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JP7210344B2 - 半導体装置及びその製造方法 - Google Patents

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JP7210344B2 JP2019050393A JP2019050393A JP7210344B2 JP 7210344 B2 JP7210344 B2 JP 7210344B2 JP 2019050393 A JP2019050393 A JP 2019050393A JP 2019050393 A JP2019050393 A JP 2019050393A JP 7210344 B2 JP7210344 B2 JP 7210344B2
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Description

本発明の実施形態は，半導体装置及びその製造方法に関する。
酸化物半導体層をチャネル層とする酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流（オフリーク電流）が比較的小さい。オフリーク電流が小さいことは、例えば、半導体メモリの消費電力低減や不揮発性向上に繋がる。
しかしながら、現状のオフリーク電流は必ずしも十分に小さいとは言えず、さらなる低減を図ることが望ましい。
特に、オフリーク電流が極めて小さいレベルにおいて、トランジスタのしきい値電圧を０Ｖ以上とすること（しきい値電圧の正側シフトを図ること）が好ましい。このようにすることで、ゲート電圧がＯＶ時でのオフリーク電流を低減できる。
特開２０１１－１５９９０８号公報
本発明は，ゲート電圧がＯＶ時でのオフリーク電流の低減のために、しきい値電圧の正側シフトを図った半導体装置及びその製造方法を提供することを目的とする。
一態様に係る半導体装置は，第1、第２の電極、半導体チャネル、絶縁層、酸化物層、およびゲート電極を備える。半導体チャネルは、第１の方向に沿って延びる部分を含み、前記第1、第２の電極を接続する。絶縁層は、前記半導体チャネルを囲む。酸化物層は、半導体チャネルおよび前記絶縁層を囲み、金属元素の酸化物を含む。ゲート電極は、半導体チャネル、前記絶縁層、および前記酸化物層を囲み、かつ前記金属元素を含む。
実施形態に係る半導体装置を模式的に表す斜視図である。 実施形態に係る半導体装置を模式的に表す縦斜視図である。 実施形態に係る半導体装置を模式的に表す横断面図である。 比較形態に係る半導体装置を模式的に表す縦断面図である。 比較形態に係る半導体装置を模式的に表す横断面図である。 製造工程中の半導体装置を模式的に表す縦断面図である。 製造工程中の半導体装置を模式的に表す縦断面図である。 製造工程中の半導体装置を模式的に表す縦断面図である。 製造工程中の半導体装置を模式的に表す縦断面図である。 半導体装置の製造工程の一例を表すフロー図である。 半導体装置の製造工程の他の例を表すフロー図である。 比較例に係る半導体装置の断面ＴＥＭ写真である。 実施例に係る半導体装置の断面ＴＥＭ写真である。 半導体装置のＸＰＳ結果を表すグラフである。 半導体装置のゲート電圧－ドレイン電流特性を表すグラフである。 温度と酸化物層の厚さの関係を表すグラフである。 酸化物層の厚さとしきい値電圧の関係を表すグラフである。
以下、図面を参照しつつ本発明の実施形態を説明する。
図１は、トランジスタ１０とキャパシタ３０が接続されてなる半導体装置（メモリセル）を表す斜視図である。図２，図３は、トランジスタ１０を模式的に表す縦断面図および横断面図である。図３は、図２のＡＡ’での断面を示す。
図１では、見易さのために、トランジスタ１０とキャパシタ３０を分離して表し、かつ後述の基板２１、層間絶縁層２２～２４の記載を省略している。
トランジスタ１０は、酸化物半導体をチャネル層１３とする酸化物半導体トランジスタであり、かつゲート電極１４がチャネル層１３を囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。
トランジスタ１０は、基板２１の厚さ方向（Ｚ方向）にソース電極１１，ゲート電極１４，ドレイン電極１２が配置されたいわゆる縦型トランジスタである。
キャパシタ３０は、セル電極３１，絶縁膜３２，プレート電極３３を有する。セル電極３１は、トランジスタ１０のドレイン電極１２に接続される。トランジスタ１０がＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のスイッチングトランジスタとして動作することで、キャパシタ３０に電荷が蓄積、保持される。
図１のメモリセルをマトリクス状に複数配置することでメモリセルアレイを構成できる。すなわち、２方向それぞれに沿って複数のビット線ＢＬとワード線ＷＬを配置し、これらの各交点にメモリセルを配置する。
このメモリセルアレイにおいて、ビット線ＢＬとワード線ＷＬを選択して、適宜に電圧を印加することで、１のメモリセルを選択してデータを書き込み、読み出すことができる。
（トランジスタ１０の詳細）
以下、トランジスタ１０の詳細を説明する。
トランジスタ１０は、ソース電極１１（ビット線ＢＬ），ドレイン電極１２，チャネル層（酸化物半導体層）１３，ゲート電極１４（ワード線ＷＬ），ゲート絶縁層１５，酸化物層１６、基板２１，層間絶縁層２２～２４を有する。
また、トランジスタ１０は、ドレイン電極１２、層間絶縁層２４、ゲート電極１４、層間絶縁層２３を貫通し、ソース電極１１に達する貫通孔Ｈを有する。貫通孔Ｈは、Ｚ方向に長い柱形状（例えば、略円柱形状）を有し、その幅（直径）Ｗ０は、例えば、１０～５０ｎｍであり、Ｚ方向の長さＬ０は、例えば、８０～３５０ｎｍである。
ソース電極１１（第１の電極の一例）、ドレイン電極１２（第２の電極の一例）は、導電性材料（例えば、金属、金属化合物、半導体、又は、導電性酸化物）から構成できる。ソース電極１１、ドレイン電極１２は、複合材料（例えば、金属と導電性酸化物の積層構造、タングステン（Ｗ）と酸化インジウムスズ（ＩＴＯ）との積層構造）とできる。例えば、ソース電極１１、ドレイン電極１２のチャネル層１３側の表面を、酸化インジウムスズとできる。
ここで、ソース電極１１は、Ｘ方向（第２の方向の一例）に長い略直方体形状を有するビット線ＢＬの一部を構成する。
ドレイン電極１２は、略円板形状を有し、キャパシタ３０のセル電極３１に接続される。ドレイン電極１２からキャパシタ３０に電流が流れることで、キャパシタ３０に電荷が注入される。
チャネル層１３（半導体チャネルの一例）は、Ｚ軸方向（第１の方向の一例）に沿って延びる部分を含み、貫通孔Ｈ内に配置され、ソース電極１１とドレイン電極１２を電気的に接続する。トランジスタ１０のオン動作時に、チャネル層１３に電流経路となるチャネルが形成される。
チャネル層１３は、Ｚ方向に延在する柱形状（例えば、略円柱形状と略円板形状を組み合わせた形状）を有する。すなわち、チャネル層１３は、ドレイン電極１２の貫通孔Ｈ内では、円板形状（円板部）を有し、層間絶縁層２４、ゲート電極１４、層間絶縁層２３の貫通孔Ｈ内では、円柱形状（円柱部）を有する。チャネル層１３の円柱部の幅（直径）Ｗ２は、円板部の幅（直径）Ｗ１よりも狭い。層間絶縁層２４、ゲート電極１４、層間絶縁層２３において、貫通孔Ｈの側壁とチャネル層１３の間に、ゲート絶縁層１５が配置されているためである。
チャネル層１３の全長Ｌ１は、貫通孔Ｈの長さＬ０と略同一である。チャネル層１３の円板部の幅（直径）Ｗ１は、貫通孔Ｈの幅Ｗ０と略同一である。
チャネル層１３の円柱部の幅（直径）Ｗ２は、例えば、５～４０ｎｍ、Ｚ方向の長さＬ２は、例えば、５０～３００ｎｍである。
チャネル層１３は、酸化物半導体であり、例えば、インジウム（Ｉｎ）を含む。チャネル層１３は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。チャネル層１３は、例えば、酸化インジウム、酸化ガリウム、及び、酸化亜鉛を含む、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）である。
ゲート電極１４は、ソース電極１１、ドレイン電極１２の間に、両者と離間して配置される。
ここでは、ゲート電極１４は、Ｙ方向（第３の方向の一例）に長い略直方体形状を有するワード線ＷＬの一部を構成する。ゲート電極１４のＸ方向の幅Ｗは、例えば、２０～１００ｎｍであり、Ｚ方向の厚さＤは、例えば、２０～２００ｎｍである。
既述のように、ゲート電極１４は、貫通孔Ｈを有し、この貫通孔Ｈ中にチャネル層１３が配置される。すなわち、ゲート電極１４は、チャネル層１３の外周の一部（さらには、ゲート絶縁層１５の一部、酸化物層１６も）を囲む。
ゲート電極１４は、例えば、金属、金属化合物、又は、半導体である。ゲート電極１４は、例えば、Ｗ、Ｔｉ、ＴｉＮ、Ｍｏのいずれかとできる。後述のように、酸化物層１６は、ゲート電極１４を構成する金属元素の酸化物を含む。酸化物層１６をＷ、Ｔｉ、またはＭｏの酸化物から構成することで、後述のように、しきい値電圧が正側にシフトし、オフリーク電流を低減できる。
ゲート絶縁層１５（絶縁層の一例）は、貫通孔Ｈ内に配置され、筒形状（例えば、略円筒形状）を有し、酸化物層１６とチャネル層１３との間に配置され、チャネル層１３の外周を囲む。ゲート絶縁層１５は、例えば、酸化物、又は、酸窒化物である。ゲート絶縁層１５の（チャネル層１３の軸に垂直な方向の）厚さｄ１は、例えば、２～２０ｎｍである。
ゲート絶縁層１５のＺ方向の長さＬ３は、チャネル層１３の円筒部の長さＬ２と略同一であり、ゲート電極１４のＺ方向の厚さＤおよび酸化物層１６のＺ方向の長さＬ４よりも大きい。
ゲート絶縁層１５の材料は、例えば、酸化物または窒化物（一例として、酸化シリコン）である。
酸化物層１６（酸化物層の一例）は、筒形状（略円筒形状）を有し、ゲート絶縁層１５とゲート電極１４の間に配置され、ゲート絶縁層１５の外周を覆う。
酸化物層１６のＺ方向の長さＬ４は、ゲート電極１４の厚さＤと略同一であり（差が１０％以内）、チャネル層１３の円柱部のＺ方向の長さＬ２およびゲート絶縁層１５のＺ方向の長さＬ３よりも小さい。
酸化物層１６の（チャネル層１３の軸に垂直な方向の）厚さｄ２は、例えば、１～１０ｎｍであり、より好ましくは、１～５ｎｍ、さらに好ましくは、１～３ｎｍである。後述のように、しきい値電圧は、酸化物層１６の厚さｄ２に依存する。
ここで、ゲート絶縁層１５、酸化物層１６の境界は、貫通孔Ｈの内壁に対応する。すなわち、ゲート絶縁層１５は貫通孔Ｈ内だが、酸化物層１６は貫通孔Ｈ外に（貫通孔の内壁面に沿って）配置される。
酸化物層１６は貫通孔Ｈ外であるのは、後述のように、ゲート電極１４の貫通孔Ｈの内壁を酸化することで、酸化物層１６が形成されるためである。すなわち、本来のゲート電極１４の一部が酸化することで、酸化物層１６が作成される。
なお、ゲート電極１４と酸化物層１６を纏めて、ゲート電極と観念してもよい。この場合、ゲート電極１４はゲート電極の本体となり、酸化物層１６はゲート電極の一部を構成することになる。
酸化物層１６をＷ、Ｔｉ、Ｍｏいずれの酸化物とすることができる。既述のように、ゲート電極１４をＷ、Ｔｉ、ＴｉＮ，またはＭｏとすることで、これらを構成する金属の酸化物となる。この結果、後述のように、ゲートリーク電流の低減を図れる。
基板２１は、半導体（例えば、シリコン）の基板である。
層間絶縁層２２～２４はそれぞれ、基板２１とソース電極１１の間、ソース電極１１とゲート電極１４との間、ゲート電極１４とドレイン電極１２の間に配置される。層間絶縁層２４は、ゲート電極１４の側面および上面を覆う。
層間絶縁層２２～２４は、基板２１、ソース電極１１、ドレイン電極１２、及び、ゲート電極１４を電気的に分離する。層間絶縁層２４は、例えば、酸化物（一例として、酸化シリコン）である。
（酸化物層１６によるゲートリーク電流の低減）
以下、酸化物層１６によるゲートリーク電流の低減につき説明する。
トランジスタ１０は、ＯＦＦ時に電流を完全に遮断できることが望ましい（オフリーク電流ゼロ）。例えば、メモリセルにおいて、オフリーク電流が存在すると、キャパシタ３０に蓄積された電荷（データ）が、漏れ出し、キャパシタ３０に記憶されたデータが消えることになる（メモリセルの不揮発性の消失）。
このため、トランジスタ１０のオフリーク電流、特に、ゲートリーク電流（ゲート電極１４からの電流リーク）の低減が進められている。
極低オフリーク電流（例えば、１×１０－２０Ａ／μｍ以下）でのトランジスタ１０のしきい値電圧を０Ｖより大きくすることで、ゲートリーク電流を低減できる。すなわち、極低オフリーク電流でのしきい値電圧が負にシフトすると、トランジスタ１０がＯＦＦ（ゼロバイアス：ゲート電圧が０Ｖ）であっても、ゲートリーク電流が存在し、例えば、メモリセルの不揮発性が消失する。
酸化物層１６（例えば、Ｗ、Ｔｉ、Ｍｏいずれかの酸化物、一例として、ＷＯｘ）を付加することで、しきい値電圧が正側にシフトする傾向がある。このシフトは、次のように説明できる。
ａ．界面ダイポール（界面電荷）
ゲート絶縁層１５，酸化物層１６間での酸素の面密度の相違によって、これらの境界にダイポール（正負の電荷の対）が形成される。酸化物層１６での酸素の面密度が、ゲート絶縁層１５での酸素の面密度より大きいと、このダイポールは酸化物層１６側が負、ゲート絶縁層１５側が正となり、しきい値電圧が正側にシフトする（最大０．５Ｖ程度）。
ゲート絶縁層１５を酸化シリコンとしたとき、酸化物層１６のカチオン（金属）のイオン半径が０．６Å以下の場合に、しきい値電圧が正側にシフトする。この観点から酸化物層１６として、Ｗ、Ｔｉ、Ｍｏいずれかの酸化物を選択できる。後述のように、酸化物層１６を用いることで、しきい値電圧が正側にシフトすることを確認できた。
なお、酸化物層１６を構成する酸化物は、導電性、絶縁性いずれでも良い。
ｂ．バルク固定電荷
酸化物層１６中に負の固定電荷が存在すれば、しきい値電圧が正側にシフトする。
後述のように、酸化物層１６がＷＯｘの場合、酸化物層１６の厚さｄ２が大きい方が、しきい値電圧が低い結果が得られる。すなわち、ＷＯｘの層中に正の固定電荷が存在すると考えられる。
以上からすると、酸化物層１６がＷＯｘの場合、基本的には、界面ダイポールによって、しきい値電圧が正側にシフトすると考えられる。
（比較形態）
図４，図５は、比較形態に係る半導体装置を示し、図２，図３に対応する。
比較形態の半導体装置は、酸化物層１６を有しない。このため、実施形態の半導体装置に比べて、しきい値電圧が低く、従って、オフリーク電流が大きい。
実施形態に係る半導体装置は、酸化物層１６を有する。この結果、しきい値電圧の正側シフトが図られ、オフリーク電流が小さくなる。
酸化物層１６は、既述のように、貫通孔Ｈ内面より外側に配置される。すなわち、実施形態では、比較形態と比べて、トランジスタ１０のサイズを変更することなく（例えば、貫通孔Ｈの幅Ｗ０が同一）、酸化物層１６を付加し、しきい値電圧を正側にシフトできる。
（製造方法）
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図６～図９は、実施形態の半導体装置の製造方法を示す模式断面図である。図１０は、半導体装置の製造手順を示すフロー図である。
（１）積層体の作成（ステップＳ１１，図６）
積層体を作成する。すなわち、次のように、基板２１上に層間絶縁層２２，ソース電極１１、層間絶縁層２３、ゲート電極１４、層間絶縁層２４，ドレイン電極１２を順に作成する。
１）基板２１上に層間絶縁層２２を形成する。
層間絶縁層２２は、例えば、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法）による膜の堆積と、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法）による平坦化により形成する。層間絶縁層２２は、例えば、酸化シリコンである。
２）層間絶縁層２２上にソース電極１１を形成する。
ソース電極１１は、例えば、ＣＶＤ法による膜の堆積と、リソグラフィ法及びＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法）によるパターニングを用いて形成する。
３）ソース電極１１の上に層間絶縁層２３を形成する。
層間絶縁層２３は、例えば、ＣＶＤ法による膜の堆積と、ＣＭＰ法による平坦化により形成する。層間絶縁層２３は、例えば、酸化シリコンである。
４）層間絶縁層２３の上に、ゲート電極１４を形成する。
ゲート電極１４は、例えば、ＣＶＤ法による膜の堆積と、リソグラフィ法及びＲＩＥ法によるパターニングを用いて形成する。
５）ゲート電極１４の上に層間絶縁層２４を形成する。
層間絶縁層２４は、例えば、ＣＶＤ法による膜の堆積と、ＣＭＰ法による平坦化により形成する。
６）層間絶縁層２４上にドレイン電極１２を形成する（図６）。
ドレイン電極１２は、例えば、ＣＶＤ法による膜の堆積と、リソグラフィ法及びＲＩＥ法によるパターニングを用いて形成する。
（２）貫通孔Ｈの形成（ステップＳ１２，図７）
積層体に貫通孔Ｈを形成する（図７）。すなわち、ドレイン電極１２、層間絶縁層２４、ゲート電極１４、及び、層間絶縁層２３を貫通し、ソース電極１１に達する貫通孔Ｈを形成する。貫通孔Ｈの形成は、例えば、リソグラフィ法とＲＩＥ法によるパターニングを用いて形成する。
（３）酸化物層１６の形成（ステップＳ１３）
貫通孔Ｈの内壁に沿って酸化物層１６を形成する。例えば、貫通孔Ｈ内壁のゲート電極１４を酸化することで、酸化物層１６を形成できる。
一例として、基板２１（積層体）を１００℃～５００℃程度に加熱し、貫通孔Ｈ内に酸化性のガスやプラズマ（例えば、酸素ガス、酸素プラズマ、オゾン）を導入する。酸素プラズマは、酸素ガスを放電することで、作成できる。オゾンは、酸素ガスに紫外線（ＵＶ）を照射することで作成できる。
この結果、貫通孔Ｈの内壁のゲート電極１４を構成する金属元素（例えば、Ｗ、Ｔｉ、Ｍｏ）が酸化して酸化物層１６が形成される。この酸化物層１６は、ゲート電極１４の貫通孔Ｈの外側に位置する。
（４）ゲート絶縁層１５の形成（ステップＳ１４，図８）
次に、ゲート絶縁層１５を堆積する（図８）。ゲート絶縁層１５は、例えば、ＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法）により堆積する。ＡＬＤ法では、次のように、ゲート絶縁層１５の基本構成材料の単分子層の形成、酸化が交互に行われる。
１）原料ガスの供給・吸着
金属元素を含む原料ガスが供給され、貫通孔Ｈ内に導入される。原料ガスの一部が貫通孔Ｈ内外に吸着する。この結果、貫通孔Ｈ内に原料ガスの単分子層が形成される。
原料ガスとして、例えば、テトラキスジメチルアミノシラン、ビスジエチルアミノシランなどを利用できる。
２）原料ガスの排出
貫通孔Ｈ内等から原料ガスが排出される。通例、原料ガスに換えて、不活性ガス（例えば、窒素ガス、アルゴンガス）が供給され、残留する原料ガスが追い出される。
３）酸化処理（例えば、酸素プラズマ処理、オゾン処理）
吸着された原料ガス（原料ガスの単分子層）を酸化することで、原料ガスに含まれる金属の酸化物層を形成する。
貫通孔Ｈ内に、例えば、酸素プラズマ、オゾンを導入することで、原料ガスを酸化できる。
酸素プラズマは、酸素ガスを放電することで、作成できる。オゾンは、酸素ガスに紫外線（ＵＶ）を照射することで作成できる。
この工程１）～３）を繰り返すことで、所望の膜厚のゲート絶縁層１５を作成できる。
以上では、ＡＬＤ法によって、ゲート絶縁層１５を作成したが、他の手法、例えば、ＣＶＤ法によって、ゲート絶縁層１５を作成してもよい。ＣＶＤ法の場合、原料ガスとして、例えば、シランやＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）を利用できる。
（５）ソース電極１１、ドレイン電極１２の露出（ステップＳ１５，図９）
ゲート絶縁層１５をエッチングして、ソース電極１１、ドレイン電極１２を露出させる。ゲート絶縁層１５を形成したときに、ソース電極１１、ドレイン電極１２もゲート絶縁層１５で覆われる。このため、ゲート絶縁層１５をエッチングして、ソース電極１１、ドレイン電極１２を露出させる。このとき、ゲート絶縁層１５の円筒内側壁も幾分エッチングされる（側壁を残す）。
（６）チャネル層１３の形成（ステップＳ１６，図２）
貫通孔Ｈをチャネル層１３で埋め込む（図２）。例えば、図示しない酸化物半導体膜をＡＬＤ法により堆積し、ＣＭＰ法で平坦化することにより、チャネル層１３を形成する。
以上により、図１～図３に示すトランジスタ１０が作成される。
ここでは、ドレイン電極１２を含む積層体を作成し、ドレイン電極１２をも貫通する貫通孔Ｈの形成等を行っている。
これに対して、ドレイン電極１２を含まない積層体を作成し、貫通孔Ｈの形成、ゲート絶縁層１５、酸化物層１６の形成、ソース電極１１の露出、チャネル層１３の形成を行った後に、ドレイン電極１２を作成してもよい。
さらに、図１１に示す製造手順によって、半導体装置を作成してもよい。すなわち、ゲート絶縁層１５、酸化物層１６を並行して形成できる。この場合、図１０のステップＳ１３，Ｓ１４が、実質的に１つのステップＳ１３ａとなる。
例えば、貫通孔Ｈを形成した後、酸化物層１６自体を作成する工程（図１０のステップＳ１３）を経ることなく、ゲート絶縁層１５を作成する（ステップＳ１３ａ）。
このとき、ゲート絶縁層１５を形成する工程が、酸化工程を含めば、ゲート絶縁層１５の作成時に、貫通孔Ｈの内壁のゲート電極１４が酸化され、酸化物層１６が形成される。
一例として、ゲート絶縁層１５をＡＬＤ法により作成する。既述のように、このＡＬＤの工程において、ゲート絶縁層１５の原料の単分子層の形成、その酸化（酸化工程）が交互に行われる。
このため、ゲート絶縁層１５の作成と並行して、酸化物層１６も作成される。ゲート絶縁層１５を介して、単分子層の酸化用の酸素が拡散し、ゲート電極１４の構成材料が酸化し、酸化物層１６が形成される。
なお、このＡＬＤの工程において、基板２１（積層体）を適宜に加熱することが好ましい（例えば、１００～５００℃に加熱）。加熱によって、ゲート絶縁層１５中での酸素の拡散が促進される。
このように、酸化物層１６を形成する手法として、酸化物層１６、ゲート絶縁層１５を順次に形成する手法（後述の手法Ａ）、酸化物層１６、ゲート絶縁層１５を並行して形成する手法（後述の手法Ｂ）を用いることができる。
ゲート電極１４とゲート絶縁層１５の間に酸化物層１６を配置することで、トランジスタ１０のしきい値電圧が増加することが実験的に示される。
酸化物層１６を有しないトランジスタ（比較例：比較形態に対応）と酸化物層１６を有するトランジスタ（実施例：実施形態に対応）を作成した。
但し、実験の容易のため、このトランジスタは縦型ではなく、平面型とした。
ここでは、比較例、実施例のいずれも、酸化物層１６のみを作成する工程を有しない。比較例、実施例の相違は、前者ではＣＶＤ法によりゲート絶縁層１５を作成しているのに対し、後者ではＡＬＤ法によりゲート絶縁層１５を作成している。ゲート絶縁層１５の作成手法の相違に対応して、酸化物層１６の有無が生じる。
図１２，図１３はそれぞれ、比較例、実施例に係るトランジスタの断面ＴＥＭ（透過型電子顕微鏡）写真である。
比較例では、ゲート電極１４（Ｗで構成）上に、ゲート絶縁層１５，チャネル層１３が順に配置され、チャネル層１３上に、ソース・ドレイン電極１１，１２が配置される。なお、層構造を見やすくするため、倍率を大きくしたことから、ソース・ドレイン電極１１，１２は、その一方のみが示される。
実施例では、ゲート電極１４とゲート絶縁層１５の間に酸化物層１６が配置される。
図１４は、ＸＰＳ（Ｘ線光電子分光）の結果を表すグラフである。比較例、実施例それぞれのグラフＧｃ，Ｇｅが表される。
比較例のグラフＧｃでは、タングステン間（Ｗ－Ｗ）の結合エネルギに対応するピークが示されるが、タングステン－酸素間（Ｗ－Ｏ）の結合エネルギに対応するピークは微少である。
一方、実施例のグラフＧｅでは、タングステン間（Ｗ－Ｗ）およびタングステン－酸素間（Ｗ－Ｏ）の結合エネルギに対応するピークの双方が示される。すなわち、酸化物層１６は、ゲート電極１４の構成材料であるＷが酸化したものと考えられる。
以上から、実施例ではゲート絶縁層１５作成時のＡＬＤで用いる酸素プラズマによってゲート電極１４を構成するＷが酸化されたものと考えられる。すなわち、実施例では、ゲート絶縁層１５の作成時に、酸化物層１６（ＷＯｘの層）も作成される。
一方、比較例では、ＣＶＤによって作成されるのはゲート絶縁層１５のみであり、酸化物層１６は作成されない。
図１５は、比較例、実施例でのゲート電圧Ｖｇ－ドレイン電流Ｉｄの測定結果を表すグラフである。グラフＧ１ｃ、Ｇ１ｅはそれぞれ、比較例、実施例での測定結果である。
比較例では、しきい値電圧は０Ｖ付近であるのに対して、実施例では、しきい値電圧は正であった。これは、いわゆるＤＣでの測定結果である。
極低オフリーク電流でのしきい値電圧は、ＤＣでのしきい値電圧と異なる可能性がある（例えば、しきい値電圧が負側にシフトする）。これを考慮すると、比較例でのしきい値電圧０Ｖ付近は、極低オフリーク電流の低減に十分とは言い難い。これに対して、実施例ではＤＣでのしきい値電圧が大きく正側にシフトしている。このため、実施例は、極低オフリーク電流についても、比較例より良好な結果を期待できる。
以上のように、酸化物層１６（ここでは、ＷＯｘ）を付加することで、しきい値電圧が正側にシフトする傾向があることが実験的に示された。
次に、酸化物層１６の膜厚ｄ２を変化させた。
既述のように、酸化物層１６を形成する２つの手法がある。具体的には、次の手法Ａ，Ｂを用いて、酸化物層１６（ここでは、ＷＯｘ）を形成した。
手法Ａ） 基板２１（積層体）を加熱した状態で酸素ガスに曝す。この結果、ゲート電極１４（ここでは、Ｗ）が酸化され、酸化物層１６（ＷＯｘ）が形成される。その後、ＣＶＤ法でゲート絶縁層１５（ここでは、酸化シリコン層）を形成する。
手法Ｂ） 基板２１（積層体）を加熱した状態で、ＡＬＤ法でゲート絶縁層１５（ここでは、酸化シリコン層）を形成する。ことで、併せて、ゲート電極１４（ここでは、Ｗ）を酸化して酸化物層１６（ＷＯｘ）を形成する。
ここでは、手法Ａにおいて、酸化処理温度（基板２１（積層体）の温度）を２００℃～４００℃の範囲で変化させた。なお、手法Ｂにおいては、酸化処理温度を２００℃と一定とした。
図１６は、基板２１の温度と酸化物層１６の厚さｄ２の関係を表すグラフである。グラフＧ２，Ｇ３はそれぞれ、手法Ａ，Ｂに対応する。
グラフＧ２に示されるように、温度が高くなるにつれて、酸化物層１６の厚さｄ２も大きくなる。また、グラフＧ３に示されるように、手法Ｂでは、同一温度（２００℃）でも、手法Ａより酸化物層１６の厚さｄ２がやや薄い。手法Ｂでは、ゲート電極１４への酸素の供給が、ゲート絶縁層１５を経由することによるものと考えられる。
図１７は、酸化物層１６の厚さｄ２としきい値電圧の関係を表すグラフである。
グラフＧ４に示されるように、厚さｄ２が厚くなるほど、しきい値電圧が負側にシフトする傾向がある。これは、酸化物層１６中に正の固定電荷が存在していることに起因すると考えられる。
以上のように、ＷＯｘの酸化物層１６を付加すると、しきい値電圧は正側にシフトするが、その厚さｄ２が厚くなるにつれて、再び負側にシフトする傾向がある。すなわち、ＷＯｘの酸化物層１６の厚さｄ２は、１～１０ｎｍ程度とできるが、好ましくは、１～５ｎｍ程度（より好ましくは、１～３ｎｍ程度）である。
また、手法Ｂで作成された（ゲート絶縁層１５と並行して作成される）酸化物層１６の厚さｄ２は、３ｎｍ程度と、前述のより好ましい範囲（１～３ｎｍ程度）に該当する。
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０： トランジスタ、１１： ソース電極、１３： チャネル層、１４： ゲート電極、１５： ゲート絶縁層、１６： 酸化物層、２１： 基板、２２-２４： 層間絶縁層、３０： キャパシタ、３１： セル電極、３２： 絶縁膜、３３： プレート電極

Claims (13)

  1. 第1、第２の電極と、
    第１の方向に沿って延びる部分を含み、前記第1、第２の電極を接続する、半導体チャネルと、
    前記半導体チャネルを囲む、ゲート絶縁層と、
    前記半導体チャネルおよび前記ゲート絶縁層を囲み、金属元素の酸化物を含む、酸化物層と、
    前記半導体チャネル、前記ゲート絶縁層、および前記酸化物層を囲み、かつ前記金属元素を含む、ゲート電極と、
    を具備し、
    前記半導体チャネルが、Ｎ型の導電型を有し、
    前記ゲート絶縁層が、酸化シリコンを含み、
    前記金属元素が、Ｗ、Ｔｉ、およびＭｏのいずれかを含み、
    前記酸化物層が、前記第１の方向に垂直な方向の、１ｎｍ以上５ｎｍ以下の厚さを有する、半導体装置。
  2. 第1、第２の電極と、
    第１の方向に沿って延びる部分を含み、前記第1、第２の電極を接続する、半導体チャネルと、
    前記半導体チャネルを囲む、ゲート絶縁層と、
    前記半導体チャネルおよび前記ゲート絶縁層を囲み、金属元素の酸化物を含む、酸化物層と、
    前記半導体チャネル、前記ゲート絶縁層、および前記酸化物層を囲み、かつ前記金属元素を含む、ゲート電極と、
    前記第１の電極と前記ゲート電極との間、又は、前記第２の電極と前記ゲート電極との間に設けられ、前記ゲート絶縁層を囲む、層間絶縁層と、
    を具備し、
    前記半導体チャネルが、Ｎ型の導電型を有し、
    前記ゲート絶縁層が、酸化シリコンを含み、
    前記金属元素が、Ｗ、Ｔｉ、およびＭｏのいずれかを含み、
    前記酸化物層が、前記第１の方向に垂直な方向の、１ｎｍ以上５ｎｍ以下の厚さを有し、
    前記酸化物層が、前記第１の方向と交差する第２の方向において、前記ゲート絶縁層と前記層間絶縁層との界面よりも前記半導体チャネルの外側に設けられる、
    半導体装置。
  3. 前記酸化物層が、前記ゲート絶縁層の前記第１の方向の長さより短い、前記第１の方向の長さを有する、
    請求項１又は２に記載の半導体装置。
  4. 前記酸化物層の前記第１の方向の長さが、前記ゲート電極の前記第１の方向の長さと、略同一である
    請求項３に記載の半導体装置。
  5. 前記酸化物層が、前記第１の方向に垂直な方向の、１ｎｍ以上３ｎｍ以下の厚さを有する、請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記酸化物層のＸＰＳスペクトルが、金属－金属の結合ピークと、このピークよりも大きい金属－酸素の結合ピークと、を有する、
    請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記半導体チャネルは、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、酸化インジウムと酸化スズ、又は酸化インジウムと酸化ガリウムと酸化亜鉛を含む、
    請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第２の電極に接続されるキャパシタ
    をさらに具備する請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記第１の方向と交差する第３の方向に沿って延びる複数のビット線と、
    前記第１の方向及び前記第３の方向と交差する第４の方向に沿って延びる複数のワード線と、
    前記複数のビット線のいずれかに接続される前記第１の電極と、前記複数のワード線のいずれかに接続される前記ゲート電極と、を有する請求項８に記載の複数の半導体装置と、
    を具備する半導体メモリ装置。
  10. 電極と、この電極と離間して配置され、かつ金属元素を含むゲート電極と、を有する積層体を形成する工程と、
    前記ゲート電極を貫通し、前記電極に達する貫通孔を形成する工程と、
    前記貫通孔内壁の前記金属元素を酸化して、酸化物層を形成する工程と、
    前記酸化物層上にゲート絶縁層を形成する工程と、
    前記酸化物層および前記ゲート絶縁層が形成された前記貫通孔内に半導体チャネルを形成する工程と、
    を具備し、
    前記半導体チャネルが、Ｎ型の導電型を有し、第１の方向に沿って延びる部分を含み、
    前記ゲート絶縁層が、酸化シリコンを含み、
    前記金属元素が、Ｗ、Ｔｉ、およびＭｏのいずれかを含み、
    前記酸化物層が、前記第１の方向に垂直な方向の、１ｎｍ以上５ｎｍ以下の厚さを有する、半導体装置の製造方法。
  11. 前記酸化物層を形成する工程と前記ゲート絶縁層を形成する工程が、並行して行われる
    請求項１０に記載の半導体装置の製造方法。
  12. 前記並行して行われる工程が、前記貫通孔内壁に前記ゲート絶縁層を形成しつつ、前記ゲート絶縁層を通じた酸素の拡散によって、前記貫通孔内壁の前記金属元素を酸化して前記酸化物層を形成する工程を有する
    請求項１１に記載の半導体装置の製造方法。
  13. 前記ゲート絶縁層を形成する工程が、酸素プラズマ、またはオゾンによる処理工程を含む、
    請求項１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
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