[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7286794B2 - ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 - Google Patents

ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 Download PDF

Info

Publication number
JP7286794B2
JP7286794B2 JP2021558686A JP2021558686A JP7286794B2 JP 7286794 B2 JP7286794 B2 JP 7286794B2 JP 2021558686 A JP2021558686 A JP 2021558686A JP 2021558686 A JP2021558686 A JP 2021558686A JP 7286794 B2 JP7286794 B2 JP 7286794B2
Authority
JP
Japan
Prior art keywords
layer
source
portions
contacts
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021558686A
Other languages
English (en)
Other versions
JP2022528871A (ja
Inventor
ウェンシアン・シュ
ウェイ・シュ
パン・フアン
ピン・ヤン
ゾンリャン・フオ
ウェンビン・ジョウ
ジ・シア
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022528871A publication Critical patent/JP2022528871A/ja
Application granted granted Critical
Publication of JP7286794B2 publication Critical patent/JP7286794B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/823475—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本開示の実施形態は、抵抗の低下したソース構造を有する三次元（３Ｄ）メモリデバイスと、３Ｄメモリデバイスを形成するための方法とに関する。
平面状のメモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改良することで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作技術は困難になり、コストが掛かるようになる。結果として、平面状のメモリセルについての記憶密度が上限に近付いている。
３Ｄメモリアーキテクチャは、平面状のメモリセルにおける密度の限度に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイス、および３Ｄメモリデバイスを形成するための方法の実施形態が提供されている
一例では、３Ｄメモリデバイスは、メモリスタックと、複数のチャネル構造と、ソース構造とを備える。メモリスタックは基板にわたり、交互の複数の導体層および複数の絶縁層を備える。複数のチャネル構造はメモリスタックにおいて鉛直に延びる。ソース構造はメモリスタックにおいて延びる。ソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトを備え、複数のソースコンタクトのうちの２つの隣接するものが互いと導電的に連結される。
他の例では、３Ｄメモリデバイスは、メモリスタックと、複数のチャネル構造と、複数のソース構造とを備える。メモリスタックは基板にわたり、交互の複数の導体層および複数の絶縁層を備える。複数のチャネル構造はメモリスタックにおいて鉛直に延びる。複数のソース構造は、メモリスタックにおいて横方向に沿って平行に延びる。複数のソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトと、横方向に沿って、隣接する絶縁構造と各々が接触する複数の支持構造と、複数のソースコンタクトのうちの少なくとも２つの隣接するものに導電的に連結される連結層とを各々が備える。
さらなる例では、３Ｄメモリデバイスを形成するための方法は以下の工程を含む。初めに、切断構造がスタック構造に形成され、スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える。切断構造に隣接するスタック構造の一部分が、スリット構造および初期支持構造を形成するために除去され、初期支持構造はスリット構造を複数のスリット開口へと分割する。複数の導体部分が、支持構造を形成するために、複数のスリット開口を通じて形成される。ソースコンタクトが、複数のスリット開口の各々において形成される。連結層の第１の部分の対が、複数のスリット開口のうちの隣接するものにおいてソースコンタクトと接触して導電的に連結されて形成される。連結層の第２の部分が、連結層の第１の部分の対と導電的に接触して形成される。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を作らせて使用させることができるように、さらに供する。
本開示の一部の実施形態による、抵抗の低下したソース構造を有する例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図１ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、図１ＡにおいてＡ－Ｂ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図２ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスの他の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図３ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスの他の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図４ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスの他の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図５ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、製作プロセスの他の段階における例示の３Ｄメモリデバイスの平面図である。 本開示の一部の実施形態による、図６ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、３Ｄメモリデバイスを形成するための製作プロセスにおける様々な構造を形成するために設定される例示のパターンの平面図である。 本開示の一部の実施形態による、図７Ａに示されて設定されたパターンの一部分の拡大図である。 変形ゲート線スリット（ＧＬＳ）を伴う既存の３Ｄメモリデバイスの断面図である。 本開示の一部の実施形態による、抵抗の低下したソース構造を有する３Ｄメモリデバイスを形成するための例示の製作プロセスの流れ図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、開示されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性に他の実施形態との関連で作用することは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容し得る。
本明細書で使用されるとき、「名目上の／名目上は」は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素またはプロセス工程についての特性またはパラメータの所望の値または目標値を言っている。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用されるとき、「約」という用語は、主題の半導体デバイスと関連する具体的な技術ノードに基づいて変化し得る所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示できる。
本明細書で使用されるとき、階段構造は、各々の水平面が水平面の第１の縁から上向きに延びる第１の鉛直面に隣接され、水平面の第２の縁から下向きに延びる第２の鉛直面に隣接されるように、少なくとも２つの水平面（例えば、ｘ－ｙ平面に沿って）と、少なくとも２つの（例えば、第１および第２の）鉛直面（例えば、ｚ軸に沿って）とを含む表面の集まりを言っている。「段差」または「階段」は、隣接する表面同士の集まりの高さにおける鉛直のずれを言っている。本開示では、「階段」という用語と、「段差」という用語とは、階段構造の１つの段を言っており、置き換え可能に使用されている。本開示では、水平方向は、基板（例えば、それ自体にわたる構造の形成のための製作プラットフォームを提供する基板）の上面と平行な方向（例えば、ｘ軸またはｙ軸）と言うことができ、鉛直方向は、構造の上面に対して垂直な方向（例えば、ｚ軸）と言うことができる。
様々な電子製品で広く使用されているＮＡＮＤフラッシュメモリは、不揮発性で軽量であり、低消費電力および良好な性能のものである。現在の平面型ＮＡＮＤフラッシュメモリデバイスはその記憶限界に到達している。記憶容量をさらに増加させ、１ビット当たりの記憶コストを低下させるために、３Ｄ型ＮＡＮＤメモリデバイスが提案されている。既存の３Ｄ型ＮＡＮＤメモリデバイスは複数のメモリブロックをしばしば備える。隣接するメモリブロックはＧＬＳによってしばしば分離され、アレイ共通ソース（ＡＣＳ： Ａｒｒａｙ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）が形成される。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するための製作方法では、段（または、導体／絶縁体の対）の数の増加のため、ＧＬＳを形成するためのエッチングプロセスが困難になっている。例えば、ＧＬＳは、例えば形体寸法の変動といった変形をより受けやすく、ＧＬＳに隣接するメモリブロックを変形またはさらには崩壊させる可能性がある。３Ｄ型ＮＡＮＤメモリデバイスの性能が影響され得る。
図８は、変形したＧＬＳおよび変形したメモリブロックを伴う既存の３Ｄメモリデバイス８００を示している。図８に示されているように、メモリスタック８１１が基板８０２にわたって形成されている。例えば８０６－１および８０６－２といった複数のＧＬＳが、基板８０２を露出させるためにメモリスタック８１１を通じて延びている。複数のチャネル構造８０４が、ＧＬＳ８０６－１と８０６－２との間でメモリブロックに配置されている。変形のため、ＧＬＳ（例えば、８０６－１または８０６－２）の例えば直径といった横寸法が鉛直方向（例えば、ｚ方向）に沿って変化してしまい、メモリブロックおよびチャネル構造８０４をそれらの所望の位置／配向から動かしている。これらの変形は、ＧＬＳにおいてＡＣＳを形成する後の製作プロセスにおいて、フォトリソグラフィのずれおよび漏電を引き起こす可能性がある。
本開示は、抵抗の低下したソース構造を伴う３Ｄメモリデバイス（例えば、３Ｄ型ＮＡＮＤメモリデバイス）と、３Ｄメモリデバイスを形成するための方法とを提供する。３Ｄメモリデバイスは、ソース接点が形成される複数のスリット開口へとスリット構造を分割する１つまたは複数の支持構造を用いる。支持構造は、隣接するメモリブロックと各々接触しており、導体層／導体部分およびソース接点の形成の間、３Ｄメモリデバイスの構造全体に支持を提供する。そのため、３Ｄメモリデバイスは、製作プロセスの間、変形または損傷をより受けにくくなる。
３Ｄメモリデバイスでは、少なくとも２つの隣接するソースコンタクトが、タングステンなどの導電性材料を含む連結層を通じて互いと接触して導電的に連結される。ソース構造における隣接するソースコンタクトの１つまたは複数の対は、連結層と接触でき、連結層によって一体に導電的に連結できる。それぞれのコンタクトプラグを用いてソース電圧を複数のソースコンタクトの各々に加える代わりに、ソース電圧が連結層を通じてソースコンタクト（例えば、連結層と接触しているソースコンタクト）に印加され、コンタクトプラグの使用を低減または排除する。ソース構造の抵抗は低下させることができる。連結層とソースコンタクトとの間の接触は、ソース構造の抵抗をさらに低下させるように十分に大きくなることができる。一部の実施形態では、連結層は、ソース構造におけるすべてのソースコンタクトと接触して導電的に連結され、ソース構造の抵抗をさらに低下させる。
図１Ａは、一部の実施形態による例示の３Ｄメモリデバイス１００の平面図を示している。図１Ｂは、図１ＡにおいてＣ－Ｄ方向に沿って示された３Ｄメモリデバイス１００の断面図を示している。図１Ｃは、図１ＡにおいてＡ－Ｂ方向に沿って示された３Ｄメモリデバイス１００の断面図を示している。図１Ａに示されているように、３Ｄメモリデバイス１００は、例えばソース領域２２の対といった１つまたは複数のソース領域２２がｘ方向に沿って延びるコア領域を備え得る。ソース構造が各々のソース領域２２に形成され得る。複数のメモリセルが形成される１つまたは複数のブロック領域２１が、ソース領域２２の対の間にあり得る。メモリブロックが各々のブロック領域２１に形成され得る。
図１Ａ～図１Ｃに示されているように、３Ｄメモリデバイス１００は、基板１０２と、基板１０２にわたるスタック構造１１１とを備え得る。ブロック領域２１では、スタック構造１１１は、基板１０２にわたって交互の複数の導体層１２３および複数の絶縁層１２４を備え得る。ブロック領域２１では、スタック構造１１１は、スタック構造１１１から鉛直方向（例えば、ｚ軸）に沿って基板１０２へと延びる複数のチャネル構造１１０も備え得る。各々のチャネル構造１１０は、最下位部分におけるエピタキシャル部分と、最上位部分におけるドレイン構造と、エピタキシャル部分とドレイン構造との間の半導体チャネルとを備え得る。半導体チャネルは、メモリ膜と、半導体層と、誘電コアとを備え得る。エピタキシャル部分は基板１０２と接触して導電的に連結され得る。半導体チャネルはドレイン構造およびエピタキシャル部分と接触して導電的に連結され得る。複数のメモリセルが半導体チャネルおよび制御導体層によって形成され得る。
ソース構造が、ｘ方向に延びるためにソース領域２２に形成され得る。ソース構造は、それぞれの絶縁構造（図示されていない）に各々がある複数のソースコンタクト１０４を備え得る。（例えば、同じソース構造内の）１つのソース領域２２に形成されるソースコンタクト１０４およびそれぞれの絶縁構造は、ｘ方向に沿って並べられ得る。ソース構造は、スタック構造１１１を通じて鉛直に各々が延びることができ、基板１０２と接触することができる。ソース電圧がソース構造および基板１０２を通じてメモリセルに印加され得る。３Ｄメモリデバイス１００は、ｘ方向に沿って並べられ、ソース構造をそれぞれの絶縁構造に各々がある複数のソースコンタクト１０４へと分割する１つまたは複数の支持構造２２０を備え得る。一部の実施形態では、支持構造２２０は、切断構造１１４と、切断構造１１４と基板１０２との間の部分スタック２２１とを備える。部分スタック２２１は、基板１０２にわたって交互の複数の導体部分２２３および絶縁部分２２４を備え得る。各々の支持構造２２０は、隣接するメモリブロック（またはブロック領域２１）とｙ方向に沿って接触でき、それぞれのソース構造の隣接する絶縁構造とｘ方向に沿って接触できる。支持構造２２０は、ソース構造および導体層１２３の形成の間、３Ｄメモリデバイス１００に支持を提供することができる。３Ｄメモリデバイス１００は、少なくとも２つの隣接するソースコンタクト１０４と、連結層１０８を部分的に網羅する誘電キャップ層１１５とに接触して導電的に連結される連結層１０８をさらに備え得る。誘電キャップ層１１５は、ソースコンタクト１０４と接触して覆う連結層１０８の一部分を覆い、隣接するソースコンタクト１０４の間の連結層１０８の一部分を露出させることができる。ソース電圧を導電的に印加するためのコンタクトプラグ（図示されていない）が連結層１０８の露出された一部分に形成され得る。一部の実施形態では、連結層１０８は、ソース電圧が連結層１０８を通じてソース構造のすべてのソースコンタクト１０４に印加され得るように、ソース構造におけるすべてのソースコンタクト１０４にわたって接触する。ソース構造の抵抗は、それぞれのコンタクトプラグを用いてソース電圧を各々のソースコンタクト１０４へ印加することと比較して低下させられ得る。一部の実施形態では、誘電キャップ層１１５はブロック領域２１の少なくとも一部分も覆う。一部の実施形態では、誘電キャップ層１１５はブロック領域２１におけるすべてのチャネル構造１１０を覆う。ドレイン電圧を導電的に印加するためのコンタクトプラグ（図示されていない）は、誘電キャップ層１１５を通じて延びるように形成でき、チャネル構造１１０との接触を形成することができる。図示の容易性のために、ブロック領域２１における誘電キャップ層１１５の覆いは描写されていない。図１Ａ～図１Ｃに示された各々の構造の詳細が以下に記載されている。
基板１０２は、シリコン（例：単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る。一部の実施形態では、基板１０２は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。一部の実施形態では、基板１０２はシリコンを含む。
チャネル構造１１０は、アレイを形成でき、基板１０２の上方で鉛直に各々延び得る。チャネル構造１１０は、導体層１２３と絶縁層１２４とを各々含む複数の対（本明細書では「導体／絶縁層の対」と称される）を通じて延びることができる。少なくとも水平方向（例えば、ｘ方向および／またはｙ方向）に沿う一方の側において、スタック構造１１１は階段構造（図示されていない）を備え得る。スタック構造１１１における導体／絶縁層の対の数（例えば、３２個、６４個、９６個、または１２８個）は３Ｄメモリデバイス１００におけるメモリセルの数を決定する。一部の実施形態では、スタック構造１１１における導体層１２３および絶縁層１２４は、ブロック領域２１において鉛直方向に沿って交互に配置される。導体層１２３は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。絶縁層１２４は、限定されることはないが、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。一部の実施形態では、導体層１２３は、複数の最上位選択導体層を有する最上位導体層と、複数の最下位選択導体層を有する最下位導体層とを備え得る。最上位選択導体層は最上位選択ゲート電極として機能でき、最下位選択導体層は最下位選択ゲート電極として機能できる。最上位導体層と最下位導体層との導体層１２３は選択ゲート電極として機能でき、交差するチャネル構造１１０とメモリセルを形成することができる。最上位選択ゲート電極および最下位選択ゲート電極は、所望のメモリブロック／指部／ページを選択するために所望の電圧がそれぞれ適用され得る。
チャネル構造１１０は、スタック構造１１１を通じて鉛直に延びる半導体チャネルを備え得る。半導体チャネルは、例えば半導体材料（例えば、半導体層として）および誘電性材料（例えば、メモリ膜として）といった、チャネル形成構造で満たされるチャネルホールを備え得る。一部の実施形態では、半導体層は、アモルフォスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜は、トンネル層、メモリ層（「電荷捕獲層」としても知られている）、およびブロック層を含む複合層である。半導体チャネルのチャネルホールの残りの空間は、酸化シリコンなどの誘電性材料を含む誘電コアで一部または全部満たされ得る。半導体チャネルは円筒形（例えば、柱の形）を有し得る。誘電コア、半導体層、トンネル層、メモリ層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。メモリ層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。一例では、メモリ層は、酸化シリコン／酸窒化シリコン（または窒化シリコン）／酸化シリコン（ＯＮＯ）の複合層を含み得る。
一部の実施形態では、チャネル構造１１０は、チャネル構造１１０の下方部分（例えば、底の下端）にエピタキシャル部分（例えば、半導体プラグ）をさらに備える。本明細書で使用されるとき、構成要素（例えば、チャネル構造１１０）の「上端」は、鉛直方向において基板１０２からより遠くに離れた端であり、構成要素（例えば、チャネル構造１１０）の「下端」は、基板１０２が３Ｄメモリデバイス１００の最も低い平面に位置付けられるとき、鉛直方向において基板１０２により近い端である。エピタキシャル部分は、任意の適切な方向において基板１０２からエピタキシャル成長させられるシリコンなどの半導体材料を含み得る。一部の実施形態では、エピタキシャル部分が基板１０２と同じ材料の単結晶シリコンを含むことは理解される。別の言い方をすれば、エピタキシャル部分は、基板１０２から成長させられるエピタキシャル成長半導体層を含み得る。エピタキシャル部分は基板１０２と異なる材料を含んでもよい。一部の実施形態では、エピタキシャル部分は、シリコン、ゲルマニウム、およびシリコンゲルマニウムのうちの少なくとも１つを含む。一部の実施形態では、エピタキシャル部分の一部は、基板１０２の上面の上方にあり、半導体チャネルと接触している。エピタキシャル部分は半導体チャネルに導電的に接続され得る。一部の実施形態では、エピタキシャル部分の上面が、最下位の絶縁層１２４（例えば、スタック構造１１１の底における絶縁層）の上面と底面との間に位置させられる。
一部の実施形態では、チャネル構造１１０は、チャネル構造１１０の上方部分（例えば、上端）にドレイン構造（例えば、チャネルプラグ）をさらに備える。ドレイン構造は、半導体チャネルの上端と接触でき、半導体チャネルに導電的に接続され得る。ドレイン構造は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含み得る。一部の実施形態では、ドレイン構造は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮと、導体材料としてのタングステンとで満たされる開口を備える。３Ｄメモリデバイス１００の製作の間に半導体チャネルの上端を覆うことで、ドレイン構造は、酸化シリコンおよび窒化シリコンなど、半導体チャネルに満たされる誘電体のエッチングを防止するために、エッチング阻止層として機能することができる。
図１Ａ～図１Ｃに示されているように、ソース構造が第２のソース領域２２に形成され得る。ｘ方向に沿って並べられたソース構造は、各々がそれぞれの絶縁構造（図示されていない）に複数のソースコンタクト１０４を備え得る。各々のソースコンタクト１０４は基板１０２と接触して導電的に連結され得る。絶縁構造は、隣接するブロック領域２１における導体層１２３からそれぞれのソースコンタクト１０４を絶縁することができる。一部の実施形態では、ソースコンタクト１０４は、ポリシリコン、アルミニウム、コバルト、銅、またはケイ化物のうちの少なくとも１つを含む。絶縁構造は、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの１つまたは複数などの適切な誘電性材料を含み得る。
１つまたは複数の支持構造２２０は、ｘ方向に沿ってそれぞれのソース構造において分布され得る。一部の実施形態では、支持構造２２０は、それぞれのソース構造を、それぞれの絶縁構造（例えば、ソースコンタクト１０４を包囲する絶縁構造）に各々がある複数のソースコンタクト１０４へと分割する。一部の実施形態では、各々のソースコンタクト１０４およびそれぞれの絶縁構造は、支持構造２２０によって他のソースコンタクト１０４および他の絶縁構造から分離される。隣接するブロック領域２１におけるスタック構造１１１の一部分と接触している支持構造２２０は、切断構造１１４と、切断構造１１４の下の部分スタック２２１とを備え得る。一部の実施形態では、部分スタック２２１は、交互の複数の導体部分２２３および複数の絶縁部分２２４を備える。一部の実施形態では、ｙ方向に沿っての切断構造１１４の幅が、ソースコンタクト１０４および絶縁構造の全体の幅（例えば、ソース構造の幅）より大きくてもよいし、等しくてもよいし、小さくてもよい。一部の実施形態では、ｙ方向に沿っての切断構造１１４の幅はソース構造の幅以下である。一部の実施形態では、ｚ方向に沿っての切断構造１１４の厚さｔが、２つの導体／絶縁の対（つまり、交互の２つの導体層１２３および２つの絶縁層１２４）と、４つの導体／絶縁の対（つまり、交互の４つの導体層１２３および４つの絶縁層１２４）との間であり得る。切断構造１１４は、隣接するブロック領域２１において、複数の交互の導体層１２３および絶縁層１２４と接触できる。導体部分２２３および絶縁部分２２４は、隣接するブロック領域２１における同じ段の対応する導体層１２３および絶縁層１２４とそれぞれ接触できる。一部の実施形態では、ソースコンタクト１０４の上面は、ｚ方向に沿って、支持構造２２０の上面より低い。一部の実施形態では、同じソース構造のうち、すべてのソースコンタクト１０４の上面がすべての支持構造２２０の上面より低い。一部の実施形態では、支持構造２２０は、切断構造１１４の下に、部分スタック２２１を包囲するスペーサ層２２５を備える。スペーサ層２２５は、部分スタック２２１と、隣接するソースコンタクト１０４との間にさらなる絶縁を提供することができる。
各々のソース構造が、少なくとも２つの隣接するソースコンタクト１０４にわたって接触する連結層１０８をさらに備え得る。例えば、連結層１０８は、隣接するソースコンタクト１０４の１つまたは複数の対と接触して導電的に連結され得る。連結層１０８は、それが接触するソースコンタクト１０４に導電的に連結され得る。一部の実施形態では、連結層１０８は、それが接触するソースコンタクト１０４を一部または全部で覆ってもよい。図１Ａ～図１Ｃに示されているように、連結層１０８は、２つの隣接するソースコンタクト１０４と、２つの隣接するソースコンタクト１０４の間の支持構造２２０とにわたり得る。例えば、連結層１０８は、２つの隣接するソースコンタクト１０４と、２つの隣接するソースコンタクト１０４の間の支持構造２２０とを一部または全部で覆ってもよい。ソースコンタクト１０４と接触して導電的に連結される連結層１０８の一部分は、連結層１０８の第１の部分１０８－１と称され得る。支持構造２２０と接触する連結層１０８の一部分は、連結層１０８の第２の部分１０８－２と称され得る。一部の実施形態では、連結層１０８の第２の部分１０８－２は、ｘ方向に沿って第２の部分１０８－２の両側における隣接する第１の部分１０８－１といった第１の部分１０８－１の対と接触して導電的に連結され得る。一部の実施形態では、連結層１０８は、ｘ方向に沿って互いと接触して導電的に連結される複数の第１の部分１０８－１および複数の第２の部分１０８－２を備え得る。一部の実施形態では、連結層１０８の第２の部分１０８－２の上面は連結層１０８の第１の部分１０８－１の上面より高くてもよい。
一部の実施形態では、連結層１０８は、互いと接触する少なくとも１つの第２の部分１０８－２および複数の第１の部分１０８－１を各々含む２つ以上の区分を含み得る。各々の区分は、ソース構造の隣接するソースコンタクト１０４の１つまたは複数の対にわたって接触し得る。例えば、連結層１０８の異なる区分に連結される隣接するソースコンタクト１０４の１つまたは複数の対は、連結層１０８と接触していない１つまたは複数のソースコンタクト１０４によって分離され得る。連結層１０８における区分の特定の数は、３Ｄメモリデバイス１００の設計および／または製作に基づかれて決定されるべきであり、本開示の実施形態によって限定されるべきではない。一部の実施形態では、連結層１０８は、それぞれのソース構造におけるすべてのソースコンタクト１０４にわたって接触し得る。ソース電圧は、連結層１０８に連結されるすべてのソースコンタクト１０４にソース電圧が供給され得るように、ソース構造の第２の部分１０８－２に印加され得る。
一部の実施形態では、ｙ方向に沿っての連結層１０８（または、存在する場合にはその区分）の幅は、３Ｄメモリデバイス１００の設計および／または製作プロセスに応じて変化し得る。一部の実施形態では、連結層１０８は、下のソースコンタクト１０４を部分的に覆ってもよい。つまり、ｙ方向に沿っての連結層１０８の幅は、ｙ方向に沿ってのソース構造の幅以下である。一部の実施形態では、誘電キャップ層１１５は、連結層１０８の第１の部分１０８－１を覆い、連結層の第２の部分１０８－２を露出させ得る。連結層１０８の第２の部分１０８－２の幅ｄ１は、ｙ方向に沿っての誘電キャップ層１１５の幅ｄ２以下であり得る。一部の実施形態では、誘電キャップ層１１５が横方向に沿って（例えば、ｘ－ｙ平面において）第２の部分１０８－２を周囲の構造および／または装置から絶縁することができるように、幅ｄ１は幅ｄ２未満である。一部の実施形態では、導電性プラグ（図示されておらず、ソース電圧を連結層１０８に印加するためのもの）が第２の部分１０８－２に形成される。一部の実施形態では、誘電キャップ層１１５はブロック領域２１に部分的に位置させられ得る。一部の実施形態では、誘電キャップ層１１５はブロック領域２１におけるすべてのチャネル構造１１０を覆う。その後、ドレイン電圧を導電的に印加するためのコンタクトプラグ（図示されていない）は、誘電キャップ層１１５を通じて延びるように形成でき、チャネル構造１１０との接触を形成することができる。
一部の実施形態では、切断構造１１４は、犠牲層と異なる適切な材料を含む。導体層１２３および導体部分２２３を形成するためのゲート置換プロセスの間、切断構造１１４は犠牲層のエッチングから守ることができる。一部の実施形態では、切断構造１１４は、酸化シリコン、窒化シリコン、および／または酸窒化シリコンのうちの１つまたは複数を含む。一部の実施形態では、導体部分２２３は、隣接するブロック領域２１における導体層１２３と同じ材料を含むことができ、絶縁部分２２４は、隣接するブロック領域２１において絶縁層１２４と同じ材料を含むことができる。例えば、導体部分２２３は、タングステン、アルミニウム、コバルト、銅、ポリシリコン、およびケイ化物のうちの１つまたは複数を含み、絶縁部分２２４は、酸化シリコン、窒化シリコン、および酸窒化シリコンのうちの１つまたは複数を含み得る。一部の実施形態では、連結層１０８は、タングステン、アルミニウム、コバルト、銅、ポリシリコン、およびケイ化物のうちの１つまたは複数を含む。一部の実施形態では、ソースコンタクト１０４はポリシリコンを含み、連結層１０８はタングステンを含む。一部の実施形態では、誘電キャップ層１１５は酸化シリコンを含む。一部の実施形態では、３Ｄメモリデバイス１００は、ソースコンタクト１０４と連結層１０８との間の接着および／または導電性を向上させるために、例えばＴｉＮといった接着層を連結層１０８との間に備える。一部の実施形態では、３Ｄメモリデバイス１００は、絶縁構造と支持構造２２０との間の接着を向上させるために、例えばＴｉＮといった他の接着層をソースコンタクト１０４のそれぞれの絶縁構造と支持構造２２０との間に備える。
３Ｄメモリデバイス１００は、モノリシックな３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイ装置）が単一の基板に形成されることを意味する。モノリシックな３Ｄメモリデバイスについて、製作は、周辺デバイスの加工およびメモリアレイ装置の加工の重畳のため、追加的な制約に直面する。例えば、メモリアレイ装置（例えば、ＮＡＮＤチャネル構造）の製作は、同じ基板に形成されたか形成される周辺デバイスに関連するサーマルバジェットによって制約される。
代替で、３Ｄメモリデバイス１００は、構成要素（例えば、周辺デバイスおよびメモリアレイ装置）が異なる基板において別に形成されてから、例えば面同士の様態で接合され得る非モノリシックの３Ｄメモリデバイスの一部であり得る。一部の実施形態では、メモリアレイ装置基板（例えば、基板１０２）は、接合された非モノリシックの３Ｄメモリデバイスの基板として残り、周辺デバイス（例えば、図示されていない、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス１００の工程を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号の周辺回路）がひっくり返され、ハイブリッドボンディングのためにメモリアレイ装置（例えば、ＮＡＮＤメモリストリング）に向けて下に向けられる。一部の実施形態では、メモリアレイ装置基板（例えば、基板１０２）は、接合された非モノリシックの３Ｄメモリデバイスにおいてメモリアレイ装置が周辺デバイスの上方になるように、ひっくり返され、ハイブリッドボンディングのために周辺デバイス（図示されていない）に向けて下に向けられる。メモリアレイ装置基板（例えば、基板１０２）は、薄くされた基板（接合された非モノリシックの３Ｄメモリデバイスの基板ではない）とでき、非モノリシックの３Ｄメモリデバイスの配線工程またはバックエンド（ＢＥＯＬ）の相互接続は、薄くされたメモリアレイ装置基板の後側に形成できる。
図７Ａは、製作プロセスにおいて使用されるエッチングマスクを形成するための例示のパターンセット７００を示している。図７Ｂは、パターンセットの単位７５０の拡大図を示している。パターンセット７００におけるパターンは、３Ｄメモリデバイス１００を形成するために、製作プロセスの異なる段階において使用され得る。様々な実施形態において、パターン形成プロセスで使用されるフォトレジストの種類に応じて、パターンセット７００におけるパターンは、エッチングマスクの一部、またはエッチングマスクを決定するためのパターンの一部であり得る。例えば、ネガ型フォトレジストがパターン形成のために使用される場合、パターンセット７００におけるパターンはエッチングマスクの一部として使用でき、ポジ型フォトレジストがパターン形成のために使用される場合、パターンセット７００におけるパターンは、エッチングマスクを決定するための補完のパターンであり得る。図７Ａおよび図７Ｂに示された形、寸法、および比率は、図示の目的のためであり、一定の縮尺ではないことは留意されるべきである。
図７Ａに示されているように、パターンセット７００はパターン７０２、７０４、７０６、および７０８を含む。明確には、パターン７０２はスリット構造のスリット開口をパターン形成するために使用でき、パターン７０４は連結層１０８をパターン形成するために使用でき、パターン７０６は切断構造１１４をパターン形成するために使用でき、パターン７０８は、連結層１０８および周辺回路に接触して導電的に連結されるコンタクトプラグを形成するために使用できる。パターンセット７００は、切断構造１１４、スリット開口、および連結層１０８の形成のために、例えば符号７５０といった複数の繰り返し単位を含み得る。パターン７０２、７０４、および７０６の寸法は、製作プロセスに基づいて決定でき、本開示の実施形態によって限定されるべきではない。
図７Ｂは、各々のパターンの例えば範囲といった詳細を示す繰り返し単位７５０を示している。製作プロセスに応じて、切断構造１１４がスリット開口を形成するためにエッチングマスクとして使用される場合、ｙ方向に沿ってのパターン７０６の幅Ｗ１は、続いて形成される支持構造２２０がブロック領域２１と接触するように、スリット開口の幅以上であり得る。例えばパターン７０２といった別のエッチングマスクがスリット開口を形成するためにエッチングマスクとして使用される場合、パターン７０６の幅Ｗ１は、パターン７０２の幅Ｗ２より小さくてもよいし、等しくてもよいし、大きくてもよく、パターン７０６の長さＤ１は、スリット開口および支持構造２２０が所望の寸法を有するのを確保するために、パターン７０２の２つの部分が両方ともパターン７０６と重なるように、パターン７０２の２つの部分の間の長さＤ２以上であり得る。パターン７０４の幅Ｗ３は、連結層１０８が続いて形成される誘電キャップ層１１５によって効果的に制限／絶縁されることを確保するために、パターン７０６の幅Ｗ１以下であり得る。パターン７０４の長さＤ３は、連結層１０８の第１の部分１０８－１の十分な領域が露出され、そのため連結層１０８の第２の部分１０８－２が連結層１０８の第１の部分１０８－１との十分な接触領域を有し得ることを確保するために、長さＤ２以上および長さＤ１以上であり得る。一部の実施形態では、Ｗ３＜Ｗ１＜Ｗ２およびＤ２＜Ｄ１＜Ｄ３である。パターンを適用するための順序が、３Ｄメモリデバイス１００を形成するための製作プロセスにおいて以下に説明され得る。
図２～図６は、３Ｄメモリデバイス１００を形成するための製作プロセスを示しており、図９は、一部の実施形態による製作プロセスの流れ図９００を示している。図示の容易性のために、図７Ａおよび図７Ｂは、製作プロセスを説明するために図２～図６と一緒に示されている。
プロセスの開始において、少なくとも１つの切断構造がスタック構造に形成される（工程９０２）。図２Ａおよび図２Ｂは、対応する構造２００を示している。
図２Ａおよび図２Ｂに示されているように、切断構造１１４がスタック構造１１１に形成される。スタック構造１１１は、基板１０２にわたって形成された交互の初期犠牲層１３３ｉおよび初期絶縁層１３４ｉの誘電性スタックを有し得る。初期犠牲層１３３ｉは、導体層１２３の続いての形成のために使用され得る。初期絶縁層１３４ｉは、絶縁層１２４の続いての形成のために使用され得る。一部の実施形態では、スタック構造１１１は、スタック構造１１１の上面に第１の誘電キャップ層（図示されていない）を備える。３Ｄメモリデバイス１００は、チャネル構造１１０を形成するためのチャネル領域を備え得る。チャネル領域は、複数のソース領域２２と、隣接するソース領域２２の間のブロック領域２１とを備え得る。
スタック構造１１１は階段構造を有し得る。階段構造は、例えば、材料スタックにわたるパターン形成されたＰＲ層といったエッチングマスクを使用して、複数の交互の犠牲材料層および絶縁材料層を備える材料スタックを繰り返しエッチングすることで形成され得る。交互の犠牲材料層および絶縁材料層は、所望の数の層に到達されるまで、基板１０２にわたって犠牲材料の層と絶縁材料の層とを交互に堆積させることで形成できる。犠牲材料層および絶縁材料層は同じ厚さまたは異なる厚さを有し得る。一部の実施形態では、犠牲材料層と、下にある絶縁材料層とは、誘電体の対と称される。一部の実施形態では、１つまたは複数の誘電体の対が１つの段／階段を形成できる。階段構造の形成の間、ＰＲ層は切り取られ（例えば、しばしばすべての方向から、材料スタックの境界から段階的に内側へエッチングされる）、材料スタックの露出部分をエッチングするためのエッチングマスクとして使用される。切り取られたＰＲの量は、階段の寸法に直接的に関連され得る（例えば、決定要因であり得る）。ＰＲ層の切り取りは、例えばウェットエッチングなどの等方性ドライエッチングといった、適切なエッチングを用いて得られる。１つまたは複数のＰＲ層が、階段構造の形成のために連続的に形成および切り取りされ得る。各々の誘電体の対が、犠牲材料層と、下にある絶縁材料層との両方の一部分を除去するために、適切なエッチング液を用いて、ＰＲ層の切り取りの後にエッチングされ得る。エッチングされた犠牲材料層および絶縁材料層は、初期犠牲層１３３ｉおよび初期絶縁層１３４ｉを形成し得る。次に、ＰＲ層は除去され得る。
絶縁材料層および犠牲材料層は、続いてのゲート交換プロセスの間、異なるエッチング選択性を有し得る。一部の実施形態では、絶縁材料層および犠牲材料層は異なる材料を含む。一部の実施形態では、絶縁材料層は酸化シリコンを含み、絶縁材料層の堆積は、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理的気相成長法（ＰＶＤ）、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層は窒化シリコンを含み、絶縁材料層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層および絶縁材料層のエッチングは、例えばドライエッチングといった、１つまたは複数の適切な異方性エッチングプロセスを含む。
切断構造１１４の形成の前または後に、複数のチャネル構造１１０がブロック領域２１に形成され得る。チャネル構造１１０は、導体層１２３の形成の前に形成され得る。例として、チャネル構造１１０は切断構造１１４の形成の前に形成される。チャネル構造１１０を形成するために、スタック構造１１１を通じて鉛直に延びる複数のチャネルホールが形成され得る。一部の実施形態では、複数のチャネルホールが、交互の初期犠牲層１３３ｉおよび初期絶縁層１３４ｉを通じて形成される。複数のチャネルホールは、スタック構造１１１の一部分を除去して基板１０２を露出させるために、パターン形成されたＰＲ層などのエッチングマスクを使用して、異方性エッチングプロセスを実施することで形成され得る。一部の実施形態では、少なくとも１つのチャネルホールが、ｙ方向に沿って切断構造１１４の各々の側方に形成される。一部の実施形態では、複数のチャネルホールが各々のブロック領域２１に形成される。リセス領域が、基板１０２の上方にチャネルホールを形成する同じエッチングプロセスによって、および／または、別のリセスエッチングプロセスによって、基板１０２の最上位部分を露出させるために各々のチャネルホールの底に形成され得る。一部の実施形態では、半導体プラグが、例えばリセス領域にわたって、各々のチャネルホールの底に形成される。半導体プラグは、エピタキシャル成長プロセスおよび／または堆積プロセスによって形成され得る。一部の実施形態では、半導体プラグがエピタキシャル成長によって形成され、エピタキシャル部分と称される。任意選択で、リセスエッチング（例えば、ドライエッチングおよび／またはウェットエッチング）が、チャネルホールの側壁における過剰な半導体材料を除去するために、および／または、所望の位置におけるエピタキシャル部分の上面を制御するために、実施され得る。一部の実施形態では、エピタキシャル部分の上面は、最下位の初期絶縁層１３４ｉの上面と底面との間に位置させられる。
一部の実施形態では、チャネルホールは、例えば異方性エッチングプロセス（ドライエッチング）および／または等方性エッチングプロセス（ウェットエッチング）といった、適切なエッチングプロセスを実施することで形成される。一部の実施形態では、エピタキシャル部分は、基板１０２からエピタキシャル成長させられることで形成される単結晶シリコンを含む。一部の実施形態では、エピタキシャル部分は、堆積プロセスによって形成されるポリシリコンを含む。エピタキシャル成長させられたエピタキシャル部分の形成は、限定されることはないが、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（ＭＰＥ）、またはそれらの任意の組み合わせを含み得る。堆積させられたエピタキシャル部分の形成は、限定されることはないが、ＣＶＤ、ＰＶＤ、および／またはＡＬＤを含み得る。
一部の実施形態では、半導体チャネルは、チャネルホールにおけるエピタキシャル部分１１５にわたって接触して形成される。半導体チャネルは、メモリ膜（例えば、ブロック層、メモリ層、およびトンネル層を含む）と、エピタキシャル部分の上方に形成されてエピタキシャル部分と連結する半導体層と、チャネルホールの残りを満たす誘電コアとを有するチャネル形成構造を備え得る。一部の実施形態では、メモリ膜は、最初に、チャネルホールの側壁およびエピタキシャル部分の上面を覆うように堆積させられ、次に、半導体層がメモリ膜にわたってエピタキシャル部分の上方で堆積させられる。ブロック層、メモリ層、およびトンネル層は、メモリ膜を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてこの順番で連続的に堆積させられ得る。次に、半導体層が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてトンネル層に堆積させられ得る。一部の実施形態では、誘電コアが、酸化シリコンなど、半導体層の堆積の後に誘電材料を堆積させることで、チャネルホールの残りの空間において満たされる。
一部の実施形態では、ドレイン構造が各々のチャネルホールの上方部分に形成される。一部の実施形態では、スタック構造１１１の上面、および各々のチャネルホールの上方部分におけるメモリ膜、半導体層、および誘電コアの一部は、半導体チャネルの上面が第１の誘電キャップ層の上面と底面との間になり得るようにチャネルホールの上方部分にリセスを形成
するために、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去され得る。次に、ドレイン構造が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、化学メッキ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、金属などの導電性材料をリセスへと堆積させることで形成され得る。それによってチャネル構造１１０が形成される。続いて、複数のメモリセルが、半導体チャネルおよび制御導体層の交差によって形成され得る。任意選択で、例えばドライ／ウェットエッチングおよび／またはＣＭＰといった平坦化プロセスが、スタック構造１１１の上面における過剰な材料を除去するために実施される。
１つまたは複数の切断開口が、ソース領域２２において、互いから分離されて形成され得る。パターン７０６が切断開口をパターン形成するために使用され得る。切断開口の深さは切断構造１１４の厚さｔと等しくてもよい。一部の実施形態では、ｔは２つの初期犠牲／絶縁層の対の厚さと４つの初期犠牲／絶縁層の対の厚さとの間である。ｔの値は、３Ｄメモリデバイス１００の設計および／または製作に基づかれて決定され、本開示の実施形態によって限定されるべきではない。一部の実施形態では、ドライエッチングなどの異方性エッチングプロセスが、所望の厚さｔに到達されるまで、スタック構造１１１の一部分を除去するために実施される。一部の実施形態では、１つまたは複数の選択的なエッチングプロセスがスタック構造１１１の一部分を除去するために使用され、そのため切断開口の底面は、ｚ方向に沿って、所望の位置（例えば、初期絶縁層１３４ｉまたは初期犠牲層１３３ｉの上面における）で停止することができる。
酸化シリコンなどの適切な誘電性材料が、切断開口を満たし、それぞれの切断構造１１４を形成するために、堆積させられる。ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、またはそれらの組み合わせなどの適切な堆積プロセスが、誘電性材料を堆積させるために実施され得る。一部の実施形態では、切断構造１１４はＡＬＤによって堆積させられる。任意選択で、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、スタック構造１１１にわたって過剰な材料を除去するために実施される。
図９に戻って参照すると、切断構造の形成の後、スタック構造の一部分が、スリット構造と、スリット構造を複数のスリット開口へと分割する少なくとも１つの初期支持構造とを形成するために、除去される（工程９０４）。少なくとも１つの初期支持構造は、切断構造と、切断構造の下の交互の複数の犠牲部分および複数の絶縁部分とを各々が有する。図３Ａおよび図３Ｂは、対応する構造３００を示している。
図３Ａおよび図３Ｂに示されているように、切断構造１１４によって露出されたソース領域２２におけるスタック構造１１１の一部分が、基板１０２を露出させるスリット構造１０６を形成するために除去される。パターン７０２がスリット構造１０６をパターン形成するために使用され得る。つまり、ソース領域２２において切断構造１１４に隣接するスタック構造１１１の一部分が、スリット構造１０６を形成するために除去される。切断構造１１４および下の交互の犠牲部分および絶縁部分２２４（例えば、スリット構造１０６のエッチングの後の初期犠牲層１３３ｉおよび初期絶縁層１３４ｉの残りの部分）は、初期支持構造を形成することができる。犠牲部分および絶縁部分２２４は、隣接するブロック領域２１における同じ段の犠牲層および絶縁層１２４と各々接触できる。１つまたは複数の初期支持構造がスリット構造１０６を複数のスリット開口へと分割でき、スリット開口の各々は、基板１０２と、隣接するブロック領域２１の交互の犠牲層および絶縁層とを露出させる。製作プロセスに応じて、ｙ方向に沿って、切断構造１１４の幅ｄ３はスリット構造１０６の幅ｄ４より小さくてもよいし、等しくてもよいし、大きくてもよい。例えばドライエッチングといった適切な異方性エッチングプロセスが、スリット構造１０６を形成するために実施され得る。
一部の実施形態では、パターン７０２はスリット構造１０６をパターン形成するために使用されなくてもよく、切断構造１１４が、スタック構造１１１の一部分を除去し、スリット構造１０６を形成するために、エッチングマスクとして使用されてもよい。この場合、切断構造１１４の幅はスリット構造１０６の幅以上であり得る。
図９に戻って参照すると、初期支持構造の形成の後、各々の初期支持構造における犠牲部分と、各々のブロック領域における犠牲層とは、導体部分と導体層とで置き換えられ、少なくとも１つの支持構造と複数のメモリブロックとを形成する（工程９０６）。図３Ａおよび図３Ｂは、対応する構造３００を示している。
図３Ａおよび図３Ｂに示されているように、各々の初期支持構造における犠牲部分は複数の導体部分２２３で置き換えられる。各々のブロック領域２１における犠牲層は、複数の導体層１２３で置き換えられる（図１Ｃに戻って参照されたい）。例えばウェットエッチングといった等方性エッチングプロセスが、スリット構造１０６を通じて犠牲部分および犠牲層を除去するために実施できる。複数の横リセスが犠牲層の除去によって各々のブロック領域２１に形成でき、複数のリセス部分が犠牲部分の除去によって各々の初期支持構造に形成され得る。次に、導体材料が横リセスおよびリセス部分を満たすために堆積させられ、各々のブロック領域に複数の導体層１２３を形成し、各々の初期支持構造に複数の導体部分２２３を形成することができる。したがって、複数の交互の導体部分２２３および絶縁部分２２４を有する部分スタック２２１が形成され得る。切断構造１１４と下の部分スタック２２１とを有する支持構造２２０が形成できる。任意選択で、スペーサ層２２５が交互の導体部分２２３および絶縁部分２２４を包囲するように形成され、さらに導体部分２２３を続いて形成されるソース構造から隔離する。一部の実施形態では、スペーサ層２２５が形成されない場合、ソースコンタクト１０４の絶縁構造がソースコンタクト１０４と導体部分２２３との間に電気的絶縁を提供する。一部の実施形態では、導体材料およびスペーサ層２２５は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの少なくとも１つによって各々堆積させられる。
図９に戻って参照すると、支持構造および導体層の形成の後、ソース構造がスリット構造に形成され、連結層の第１の部分がソース構造の各々のソースコンタクトに形成される（工程９０８）。図４Ａおよび図４Ｂは、対応する構造４００を示している。
図４Ａおよび図４Ｂに示されているように、ソース構造がスリット構造１０６に形成される。ソース構造は、スリット構造１０６の各々のスリット開口における絶縁構造と、各々の絶縁構造におけるソースコンタクト１０４とを備え得る。任意選択で、ソース構造の形成の前に、接着層（図示されていない）が支持構造２２０の上面および／または側壁にわたって堆積させられる。一部の実施形態では、絶縁構造は酸化シリコンを含み、ソースコンタクト１０４はポリシリコンを含む。絶縁構造およびソースコンタクト１０４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって各々堆積させられ得る。リセスエッチングプロセスが基板１０２を露出させるために絶縁構造において実施でき、そのため、それぞれのソースコンタクト１０４は基板１０２と接触することができる。任意選択で、リセスエッチングプロセス、ドライエッチング、および／またはウェットエッチングが、接着層の堆積の前にソースコンタクト１０４の過剰な材料を除去するために実施される。一部の実施形態では、接着層は、ＴｉＮを含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。一部の実施形態では、ソースコンタクト１０４の上面は支持構造２２０（または、この工程における切断構造１１４）の上面より低くされ得る。任意選択で、リセスエッチングプロセスが、連結層１０８の形成のためにスリット構造１０６において十分な空間を形成するために、ソースコンタクト１０４をエッチバックするために実施され得る。
一部の実施形態では、導電性材料が、スリット構造１０６を満たすためにソースコンタクト１０４にわたって堆積させられ、それぞれのソースコンタクト１０４にわたって連結層１０８の第１の部分１０８－１を形成する。第１の部分１０８－１は、それぞれのソースコンタクト１０４を一部または全部で覆うことができる。任意選択で、接着層（図示されていない）が、連結層１０８の第１の部分１０８－１の形成の前に、ソースコンタクト１０４の上面にわたって堆積させられる。一部の実施形態では、導電性材料は、タングステン、アルミニウム、銅、コバルト、ポリシリコン、およびケイ化物のうちの１つまたは複数を含む。一部の実施形態では、ソースコンタクト１０４はポリシリコンを含み、連結層１０８の第１の部分１０８－１はタングステンを含む。任意選択で、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、連結層１０８の第１の部分１０８－１および支持構造２２０にわたって過剰な材料を除去するために実施される。一部の実施形態では、支持構造２２０の上面と連結層１０８の第１の部分１０８－１とはｘ－ｙ平面において同一平面であり得る。
図９に戻って参照すると、ソース構造および連結層の第１の部分の形成の後、誘電キャップ層が、連結層の少なくとも２つの隣接する第１の部分を露出させるために、ソース構造にわたって形成される（工程９１０）。図５Ａおよび図５Ｂは、対応する構造５００を示している。
図５Ａおよび図５Ｂに示されているように、誘電キャップ層１１５が、連結層１０８の２つの隣接する第１の部分１０８－１の対を少なくとも露出させるために、各々のソース構造にわたって形成される。一部の実施形態では、誘電キャップ層１１５はブロック領域２１の少なくとも一部分も覆う。一部の実施形態では、誘電キャップ層１１５はブロック領域２１におけるすべてのチャネル構造１１０を覆う。誘電キャップ層１１５は、連結層１０８の２つの隣接する第１の部分１０８－１の少なくとも１つの対を露出させる少なくとも１つの開口２１４を備え得る。一部の実施形態では、開口２１４は切断構造１１４も露出させる。パターン７０４が開口２１４をパターン形成するために使用され得る。誘電キャップ層１１５によって覆われる領域が、連結層１０８の、続いて形成される第２の部分１０８－２の覆いに基づいて決定され得る。一部の実施形態では、誘電キャップ層１１５によって覆われる領域は、ソースコンタクト１０４を除くスタック構造１１１の他の部分から連結層１０８を絶縁するために、ｘ－ｙ平面に沿った連結層１０８の第２の部分１０８－２の領域より大きくてもよい。例えば、ｙ方向に沿って、誘電キャップ層１１５の幅ｄ２は、連結層１０８の第１の部分１０８－１の幅ｄ１（または開口２１４の幅）より大きい。一部の実施形態では、誘電キャップ層１１５はブロック領域２１を部分的に覆ってもよい。
誘電キャップ層１１５は、第１の部分１０８－１および支持構造２２０を覆うために、酸化シリコンなどの適切な誘電性材料を堆積することによって形成され得る。誘電キャップ層１１５は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられ得る。次に、堆積した誘電性材料は、連結層１０８の隣接する第１の部分１０８－１の少なくとも１つの対を露出させる開口２１４を形成するためにパターン形成させられ得る。一部の実施形態では、開口２１４は隣接する第１の部分１０８－１の対の間で支持構造２２０（または切断構造１１４）を露出させもし得る。開口２１４の深さに応じて、切断構造１１４は開口２１４の形成として部分的に形成され得る。一部の実施形態では、誘電キャップ層１１５は、すべての支持構造２２０と、連結層１０８の隣接する第１の部分１０８－１のすべての対とを露出させる。
図９に戻って参照すると、誘電キャップ層の形成の後、連結層の第２の部分が、連結層の隣接する第１の部分の対に接触して導電的に連結されるように、誘電キャップ層に形成される（工程９１２）。図６Ａおよび図６Ｂは、対応する構造６００を示している。
図６Ａおよび図６Ｂに示されているように、連結層１０８の第２の部分１０８－２が誘電キャップ層１１５に形成される。連結層１０８の第２の部分１０８－２は、連結層１０８の２つの隣接する第１の部分１０８－１の露出された対と接触して導電的に連結され、連結層１０８を形成することができる。連結層１０８の２つの隣接する第１の部分１０８－１の対は、連結層１０８の２つの隣接する第１の部分１０８－１の間で支持構造２２０の両側に分布され得る。一部の実施形態では、連結層１０８の複数の第２の部分１０８－２は、連結層１０８の隣接する第１の部分１０８－１の例えばすべての対といった複数の対に接触して導電的に連結されるように、複数の開口２１４に形成される。連結層１０８の第２の部分１０８－２は、開口２１４を満たす適切な導電性材料を堆積させることで形成され得る。導電性材料は、下の切断構造１１４と、連結層１０８の隣接する第１の部分１０８－１の対の露出された部分とを全部または一部で覆ってもよい。導電性材料は、タングステン、アルミニウム、銅、コバルト、ポリシリコン、およびケイ化物のうちの１つまたは複数を含み得る。一部の実施形態では、導電性材料は、タングステンを含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。任意選択で、例えばＣＭＰおよび／またはリセスエッチングといった平坦化プロセスが、連結層１０８の第２の部分１０８－２にわたって過剰な材料を除去するために実施される。
一部の実施形態では、３Ｄメモリデバイスは、メモリスタックと、複数のチャネル構造と、ソース構造とを備える。メモリスタックは基板にわたり、交互の複数の導体層および複数の絶縁層を備える。複数のチャネル構造はメモリスタックにおいて鉛直に延びる。ソース構造はメモリスタックにおいて延びる。ソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトを備え、複数のソースコンタクトのうちの２つの隣接するものが互いと導電的に連結される。
一部の実施形態では、複数のソースコンタクトのうちの２つの隣接するものは、連結層によって互いと接触して導電的に連結される。連結層は導電層であり、複数のソースコンタクトのうちの２つの隣接するものの各々と接触し得る。
一部の実施形態では、連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。
一部の実施形態では、連結層は、複数のソースコンタクトのうちの２つの隣接するものの各々にわたって位置決めされる。
一部の実施形態では、３Ｄメモリデバイスは、ソース構造にわたってキャップ層をさらに備える。キャップ層は、複数のソースコンタクトのうちの２つの隣接するものにわたる連結層の第１の部分の対を覆い、複数のソースコンタクトのうちの２つの隣接するものの間にある連結層の第２の部分を露出させる。
一部の実施形態では、連結層は、複数のソースコンタクトの各々にわたって接触する。
一部の実施形態では、ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、連結層の幅がソース構造の幅以下である。
一部の実施形態では、ソース構造は、複数のソースコンタクトのうちの２つの隣接するものの間に、連結層によって覆われる支持構造をさらに備える。支持構造は、ソース構造に隣接するメモリブロックと接触し得る。
一部の実施形態では、支持構造の上面が、鉛直方向に沿って、複数のソースコンタクトのうちの２つの隣接するものの上面より高く、連結層の第２の部分の上面が、鉛直方向に沿って、連結層の第１の部分の対の上面より高い。
一部の実施形態では、支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を備える。複数の導体部分の各々は、ソース構造と隣接するメモリブロックにおける対応する導体層と接触し得る。複数の絶縁部分の各々は、ソース構造と隣接するメモリブロックにおける対応する絶縁層と接触し得る。
一部の実施形態では、支持構造は、交互の複数の導体部分および絶縁部分と接触してそれらを包囲するスペーサ層を備える。
一部の実施形態では、切断構造は酸化シリコンを含む。
一部の実施形態では、切断構造の厚さが、交互の２つの導体層および２つの絶縁層と、交互の４つの導体層および４つの絶縁層との間にある。一部の実施形態では、ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、切断構造の幅がソース構造の幅以下である。
一部の実施形態では、複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。
一部の実施形態では、３Ｄメモリデバイスは、複数のソースコンタクトのうちの少なくとも２つの隣接するものの絶縁構造と支持構造との間に、および、複数のソースコンタクトのうちの少なくとも２つの隣接するものと連結層との間に、接着層をさらに備える。
一部の実施形態では、接着層は窒化チタンを含む。
一部の実施形態では、複数のチャネル構造は、基板と接触して導電的に連結されるエピタキシャル部分と、エピタキシャル部分と接触して導電的に連結される半導体チャネルと、半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える。
一部の実施形態では、３Ｄメモリデバイスは、メモリスタックと、複数のチャネル構造と、複数のソース構造とを備える。メモリスタックは基板にわたり、交互の複数の導体層および複数の絶縁層を備える。複数のチャネル構造はメモリスタックにおいて鉛直に延びる。複数のソース構造は、メモリスタックにおいて横方向に沿って平行に延びる。複数のソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトと、横方向に沿って、隣接する絶縁構造と各々が接触する複数の支持構造と、複数のソースコンタクトのうちの少なくとも２つの隣接するものに導電的に連結される連結層とを各々が備える。
一部の実施形態では、連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。
一部の実施形態では、連結層は、複数のソースコンタクトのうちの少なくとも２つの隣接するものの各々にわたって位置決めされてそれら各々と接触する。
一部の実施形態では、３Ｄメモリデバイスは、複数のソースコンタクトのうちの少なくとも２つの隣接するものにわたってキャップ層をさらに備える。キャップ層は、複数のソースコンタクトのうちの少なくとも２つの隣接するものにわたる連結層の複数の第１の部分を覆い、複数のソースコンタクトのうちの２つの隣接するものの間にある連結層の第２の部分を露出させる。
一部の実施形態では、連結層は、それぞれの複数のソースコンタクトの各々にわたって接触する。
一部の実施形態では、横方向に対して垂直な他の横方向に沿って、連結層の幅がそれぞれのソース構造の幅以下である。
一部の実施形態では、複数の支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を各々備える。複数の導体部分の各々は、それぞれのソース構造と隣接するメモリブロックにおける対応する導体層と接触し得る。複数の絶縁部分の各々は、それぞれのソース構造と隣接するメモリブロックにおける対応する絶縁層と接触し得る。
一部の実施形態では、複数の支持構造の各々の上面が、鉛直方向に沿って、複数のソースコンタクトのうちの少なくとも２つの隣接するものの上面より高い。一部の実施形態では、連結層の第２の部分の上面が、鉛直方向に沿って、連結層の第１の部分の対の上面より高い。
一部の実施形態では、切断構造は酸化シリコンを含む。
一部の実施形態では、切断構造の厚さが、交互の２つの導体層および２つの絶縁層と、交互の４つの導体層および４つの絶縁層との間にある。一部の実施形態では、それぞれのソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、切断構造の幅がそれぞれのソース構造の幅以下である。
一部の実施形態では、複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む。
一部の実施形態では、３Ｄメモリデバイスは、複数のソースコンタクトのうちの少なくとも２つの隣接するものと連結層との間に、および、複数のソースコンタクトのうちの少なくとも２つの隣接するものと支持構造との間に、接着層をさらに備える。
一部の実施形態では、接着層は窒化チタンを含む。
一部の実施形態では、複数のチャネル構造は、基板と接触して導電的に連結されるエピタキシャル部分と、エピタキシャル部分と接触して導電的に連結される半導体チャネルと、半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える。
一部の実施形態では、３Ｄメモリデバイスを形成するための方法が以下の工程を含む。初めに、切断構造がスタック構造に形成され、スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える。切断構造に隣接するスタック構造の一部分が、スリット構造および初期支持構造を形成するために除去され、初期支持構造はスリット構造を複数のスリット開口へと分割する。複数の導体部分が、支持構造を形成するために、複数のスリット開口を通じて形成される。ソースコンタクトが、複数のスリット開口の各々において形成される。連結層の第１の部分の対が、複数のスリット開口のうちの隣接するものにおいてソースコンタクトと接触して導電的に連結されて形成される。連結層の第２の部分が、連結層の第１の部分の対と導電的に接触して形成される。
一部の実施形態では、方法は、連結層の第２の部分がキャップ層を通じて連結層の第１の部分の対と接触して導電的に連結されるように、第２の部分を形成するステップの前に、第１の部分の対にわたり、第１の部分の対を露出させるキャップ層を形成するステップをさらに含む。
一部の実施形態では、キャップ層を形成するステップは、連結層の第１の部分の対を覆うようにキャップ材料層を堆積させるステップと、切断構造および連結層の第１の部分の対を露出させるためにキャップ材料層の一部分を除去するステップとを含む。
一部の実施形態では、連結層の第１の部分の対を形成するステップは、複数のスリット開口のうちの隣接するものにおいてソースコンタクトにわたって導電性材料を堆積させるステップを含み、連結層の第２の部分を形成するステップは、キャップ層の除去された一部分を満たすために導電性材料を堆積させるステップを含む。
一部の実施形態では、方法は、連結層の第１の部分の対とキャップ材料層との間に接着層を堆積させるステップをさらに含む。
一部の実施形態では、切断構造を形成するステップは、スタック構造に切断開口を形成するステップと、切断開口を満たすために誘電性材料を堆積させるステップとを含む。
一部の実施形態では、スリット構造および初期支持構造を形成するために、切断構造に隣接するスタック構造の一部分を除去するステップは、切断構造および交互の複数の犠牲部分および複数の絶縁部分が初期支持構造を形成するように、基板を露出させるスリット構造を形成するために、横方向に沿って切断構造に隣接するスタック構造の一部分を除去するステップを含む。
一部の実施形態では、複数の導体部分を形成するステップは、複数のリセス部分を形成するために、複数のスリット開口を通じて、支持構造における複数の犠牲部分を除去するステップを含む。一部の実施形態では、複数の導体部分を形成するステップは、複数のリセス部分を満たして複数の導体部分を形成するために、導体材料を堆積させるステップを含む。
一部の実施形態では、方法は、複数の導体部分を形成する同じ工程でスタック構造の複数のブロック部分に、複数のブロック部分が初期支持構造と接触するように複数の導体層を形成するステップであって、複数の導体層は、複数の横リセスを形成するために、複数のスリット開口を通じて、複数のブロック部分において複数の犠牲層を除去することと、複数の横リセスを満たして複数の導体層を形成するために、導体材料を堆積させることとによって形成される、ステップを含む。
一部の実施形態では、ソースコンタクトを形成するステップは、それぞれのスリット開口を満たすために、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを堆積させるステップを含む。
一部の実施形態では、方法は、絶縁構造が基板を露出させるように、ソースコンタクトの前にスリット開口に絶縁構造を形成するステップと、絶縁構造と支持構造との間に他の接着層を堆積させるステップとをさらに含む。
特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような実施形態を様々な用途に向けて変更および／または適合することができるように本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあると意図されている。本明細書の用語および表現が教示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによって限定されるべきでなく、以下の特許請求の範囲およびその均等に従ってのみ定められるべきである。
２１ ブロック領域
２２ ソース領域
１００ ３Ｄメモリデバイス
１０２ 基板
１０４ ソースコンタクト
１０６ スリット構造
１０８ 連結層
１０８－１ 連結層１０８の第１の部分
１０８－２ 連結層１０８の第２の部分
１１０ チャネル構造
１１１ スタック構造
１１４ 切断構造
１１５ 誘電キャップ層
１２３ 導体層
１２４ 絶縁層
１３３ｉ 初期犠牲層
１３４ｉ 初期絶縁層
２００、３００、４００、５００、６００ 構造
２１４ 開口
２２０ 支持構造
２２１ 部分スタック
２２３ 導体部分
２２４ 絶縁部分
２２５ スペーサ層
７００ パターンセット
７０２、７０４、７０６、７０８ パターン
７５０ 繰り返し単位
ｄ１ 第２の部分１０８－２の幅
ｄ２ 誘電キャップ層１１５の幅
ｄ３ 切断構造１１４の幅
ｄ４ スリット構造１０６の幅
Ｄ１ パターン７０６の長さ
Ｄ２ パターン７０２の２つの部分の間の長さ
Ｄ３ パターン７０４の長さ
ｔ 切断構造１１４の厚さ
Ｗ１ パターン７０６の幅
Ｗ２ パターン７０２の幅

Claims (31)

  1. 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
    前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
    前記メモリスタックにおいて鉛直方向と直交する横方向に延びるソース構造であって、
    前記ソース構造は、それぞれの絶縁構造に各々がある複数のソースコンタクトを備え、
    前記複数のソースコンタクトのうちの２つの隣接するものが互いと導電的に連結され、前記複数のソースコンタクトのうちの前記２つの隣接するものは、連結層によって互いと接触して導電的に連結され、前記連結層は導電層であり、前記複数のソースコンタクトのうちの前記２つの隣接するものの各々と接触し、前記連結層は、前記複数のソースコンタクトのうちの前記２つの隣接するものにわたる第１の部分の対と、前記２つの隣接するソースコンタクトの間にある第２の部分とを備える、
    ソース構造と、
    前記ソース構造にわたるキャップ層であって、前記キャップ層は、前記連結層の前記第１の部分の対を覆い、前記連結層の前記第２の部分を露出させ、ソース電圧が前記連結層の前記第２の部分に印加される、キャップ層と
    を備え、
    前記ソース構造は、前記複数のソースコンタクトのうちの前記２つの隣接するものの間に、前記連結層によって覆われる支持構造をさらに備え、前記支持構造は、前記ソース構造に隣接するメモリブロックと接触し、
    前記支持構造の上面が、鉛直方向に沿って、前記複数のソースコンタクトのうちの前記２つの隣接するものの上面より高く、前記連結層の前記第２の部分の上面が、前記鉛直方向に沿って、前記連結層の前記第１の部分の対の上面より高い、三次元メモリデバイス。
  2. 前記連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項１に記載の三次元メモリデバイス。
  3. 前記連結層は、前記複数のソースコンタクトの各々にわたって接触する、請求項１に記載の三次元メモリデバイス。
  4. 前記ソース構造が沿って延びる前記横方向に対して垂直な横方向に沿って、前記連結層の幅が前記ソース構造の幅以下である、請求項３に記載の三次元メモリデバイス。
  5. 前記支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を備え、前記複数の導体部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する導体層と接触し、前記複数の絶縁部分の各々は、前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項１に記載の三次元メモリデバイス。
  6. 前記支持構造は、前記交互の複数の導体部分および絶縁部分と接触してそれらを包囲するスペーサ層を備える、請求項５に記載の三次元メモリデバイス。
  7. 前記切断構造は酸化シリコンを含む、請求項５に記載の三次元メモリデバイス。
  8. 前記切断構造の厚さが、交互の２つの導体層および２つの絶縁層と、交互の４つの導体層および４つの絶縁層との間にあり、
    前記ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、前記切断構造の幅が前記ソース構造の幅以下である、請求項７に記載の三次元メモリデバイス。
  9. 前記複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項１から８のいずれか一項に記載の三次元メモリデバイス。
  10. 前記複数のソースコンタクトのうちの前記２つの隣接するものの絶縁構造と前記支持構造との間に、および、前記複数のソースコンタクトのうちの前記２つの隣接するものと前記連結層との間に、接着層をさらに備える、請求項１に記載の三次元メモリデバイス。
  11. 前記接着層は窒化チタンを含む、請求項１０に記載の三次元メモリデバイス。
  12. 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項１に記載の三次元メモリデバイス。
  13. 基板にわたるメモリスタックであって、交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
    前記メモリスタックにおいて鉛直に延びる複数のチャネル構造と、
    前記メモリスタックにおいて横方向に沿って平行に延びる複数のソース構造であって、
    それぞれの絶縁構造に各々がある複数のソースコンタクト、
    前記横方向に沿って、隣接する絶縁構造と各々が接触する複数の支持構造、および、
    前記複数のソースコンタクトのうちの少なくとも２つの隣接するものに導電的に連結される連結層であって、前記連結層は、前記複数のソースコンタクトのうちの前記少なくとも２つの隣接するものの各々と接触し、前記連結層は、前記複数のソースコンタクトのうちの前記２つの隣接するものにわたる第１の部分の対と、前記２つの隣接するソースコンタクトの間にある第２の部分とを備える、連結層
    を各々備える複数のソース構造と、
    前記複数のソースコンタクトのうちの前記少なくとも２つの隣接するものにわたるキャップ層であって、前記キャップ層は、前記連結層の前記複数の第１の部分を覆い、前記連結層の前記第２の部分を露出させ、ソース電圧が前記連結層の前記第２の部分に印加される、キャップ層と
    を備え、
    前記複数の支持構造の各々の上面が、鉛直方向に沿って、前記複数のソースコンタクトのうちの前記少なくとも２つの隣接するものの上面より高く、前記連結層の前記第２の部分の上面が、前記鉛直方向に沿って、前記連結層の前記第１の部分の対の上面より高い、三次元メモリデバイス。
  14. 前記連結層は、タングステン、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項１３に記載の三次元メモリデバイス。
  15. 前記連結層は、それぞれの前記複数のソースコンタクトの各々にわたって接触する、請求項１３に記載の三次元メモリデバイス。
  16. 前記横方向に対して垂直な他の横方向に沿って、前記連結層の幅がそれぞれの前記ソース構造の幅以下である、請求項１５に記載の三次元メモリデバイス。
  17. 前記複数の支持構造は、交互の複数の導体部分および複数の絶縁部分にわたって切断構造を各々が備え、前記複数の導体部分の各々は、それぞれの前記ソース構造と隣接するメモリブロックにおける対応する導体層と接触し、前記複数の絶縁部分の各々は、それぞれの前記ソース構造と隣接する前記メモリブロックにおける対応する絶縁層と接触する、請求項１６に記載の三次元メモリデバイス。
  18. 前記切断構造は酸化シリコンを含む、請求項１７に記載の三次元メモリデバイス。
  19. 前記切断構造の厚さが、交互の２つの導体層および２つの絶縁層と、交互の４つの導体層および４つの絶縁層との間にあり、
    それぞれの前記ソース構造が沿って延びる他の横方向に対して垂直な横方向に沿って、前記切断構造の幅がそれぞれの前記ソース構造の幅以下である、請求項１８に記載の三次元メモリデバイス。
  20. 前記複数のソースコンタクトは、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを含む、請求項１３に記載の三次元メモリデバイス。
  21. 前記複数のソースコンタクトのうちの前記少なくとも２つの隣接するものと前記連結層との間に、および、前記複数のソースコンタクトのうちの前記少なくとも２つの隣接するものと前記支持構造との間に、接着層をさらに備える、請求項２０に記載の三次元メモリデバイス。
  22. 前記接着層は窒化チタンを含む、請求項２１に記載の三次元メモリデバイス。
  23. 前記複数のチャネル構造は、前記基板と接触して導電的に連結されるエピタキシャル部分と、前記エピタキシャル部分と接触して導電的に連結される半導体チャネルと、前記半導体チャネルと接触して導電的に連結されるドレイン構造とを各々が備える、請求項１３に記載の三次元メモリデバイス。
  24. 三次元メモリデバイスを形成するための方法であって、
    基板上のスタック構造に切断構造を形成するステップであって、前記スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える、ステップと、
    スリット構造および初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の一部分を除去するステップであって、前記初期支持構造は前記スリット構造を複数のスリット開口へと分割する、ステップと、
    支持構造を形成するために、前記複数のスリット開口を通じて複数の導体部分を形成するステップと、
    前記複数のスリット開口の各々においてソースコンタクトを形成するステップと、
    前記複数のスリット開口のうちの隣接するものにおいてソースコンタクトと接触して導電的に連結される連結層の第１の部分の対を形成するステップと、
    前記連結層の前記第１の部分の対にわたり、前記第１の部分の対を露出させるキャップ層を形成するステップと、
    前記キャップ層を通じて前記連結層の前記第１の部分の対と導電的に接触する前記連結層の第２の部分を形成するステップであって、ソース電圧が前記連結層の前記第２の部分に印加される、ステップと
    を含み、
    前記２つの隣接するソースコンタクトは、前記連結層によって互いと接触して導電的に連結され、前記連結層は導電層であり、前記２つの隣接するソースコンタクトの各々と接触し、
    前記切断構造を形成するステップは、前記スタック構造に切断開口を形成するステップと、前記切断開口を満たすために誘電性材料を堆積させるステップとを含み、
    前記キャップ層を形成するステップは、前記連結層の前記第１の部分の対を覆うようにキャップ材料層を堆積させるステップと、前記切断構造および前記連結層の前記第１の部分の対を露出させるために前記キャップ材料層の一部分を除去するステップとを含む、方法。
  25. 前記連結層の前記第１の部分の対を形成するステップは、前記複数のスリット開口のうちの隣接するものにおいて前記ソースコンタクトにわたって導電性材料を堆積させるステップを含み、
    前記連結層の前記第２の部分を形成するステップは、前記キャップ層の前記除去された一部分を満たすために前記導電性材料を堆積させるステップを含む、請求項２４に記載の方法。
  26. 前記連結層の前記第１の部分の対と前記キャップ材料層との間に接着層を堆積させるステップをさらに含む、請求項２５に記載の方法。
  27. スリット構造および初期支持構造を形成するために、前記切断構造に隣接する前記スタック構造の前記一部分を除去するステップは、
    前記切断構造および交互の複数の犠牲部分および複数の絶縁部分が前記初期支持構造を形成するように、前記基板を露出させる前記スリット構造を形成するために、横方向に沿って前記切断構造に隣接する前記スタック構造の一部分を除去するステップを含む、請求項２４に記載の方法。
  28. 前記複数の導体部分を形成するステップは、
    複数のリセス部分を形成するために、前記複数のスリット開口を通じて、前記支持構造における前記複数の犠牲部分を除去するステップと、
    前記複数のリセス部分を満たして前記複数の導体部分を形成するために、導体材料を堆積させるステップと
    を含む、請求項２７に記載の方法。
  29. 前記複数の導体部分を形成する同じ工程で前記スタック構造の複数のブロック部分に、複数のブロック部分が前記初期支持構造と接触するように複数の導体層を形成するステップであって、前記複数の導体層は、
    複数の横リセスを形成するために、前記複数のスリット開口を通じて、前記複数のブロック部分において複数の犠牲層を除去することと、
    前記複数の横リセスを満たして前記複数の導体層を形成するために、前記導体材料を堆積させることと
    によって形成される、ステップをさらに含む、請求項２８に記載の方法。
  30. 前記ソースコンタクトを形成するステップは、それぞれの前記スリット開口を満たすために、コバルト、アルミニウム、銅、ケイ化物、またはポリシリコンのうちの少なくとも１つを堆積させるステップを含む、請求項２９に記載の方法。
  31. 絶縁構造が前記基板を露出させるように、前記ソースコンタクトが形成される前に前記スリット開口に前記絶縁構造を形成するステップと、
    前記絶縁構造と前記支持構造との間に他の接着層を堆積させるステップと
    をさらに含む、請求項３０に記載の方法。
JP2021558686A 2019-08-13 2019-08-13 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法 Active JP7286794B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/100357 WO2021026759A1 (en) 2019-08-13 2019-08-13 Three-dimensional memory device with source structure and methods for forming the same

Publications (2)

Publication Number Publication Date
JP2022528871A JP2022528871A (ja) 2022-06-16
JP7286794B2 true JP7286794B2 (ja) 2023-06-05

Family

ID=68927589

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021558686A Active JP7286794B2 (ja) 2019-08-13 2019-08-13 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法

Country Status (7)

Country Link
US (1) US11127757B2 (ja)
EP (1) EP3921868B1 (ja)
JP (1) JP7286794B2 (ja)
KR (1) KR102655098B1 (ja)
CN (2) CN113270418B (ja)
TW (1) TWI722611B (ja)
WO (1) WO2021026759A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7286794B2 (ja) 2019-08-13 2023-06-05 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN110622309A (zh) * 2019-08-13 2019-12-27 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
JP7394878B2 (ja) 2019-08-13 2023-12-08 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
KR102686658B1 (ko) * 2019-08-30 2024-07-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 접착 층에 의해 접속된 소스 접점들을 갖는 3차원 메모리 디바이스 및 그 형성 방법들
WO2021174381A1 (en) * 2020-03-02 2021-09-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079254A1 (en) 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170104000A1 (en) 2015-10-13 2017-04-13 Joo-Hee PARK Vertical memory devices
US20170194345A1 (en) 2015-12-30 2017-07-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20190115356A1 (en) 2016-11-08 2019-04-18 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20190164983A1 (en) 2017-11-30 2019-05-30 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
WO2019104896A1 (en) 2017-11-30 2019-06-06 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113765B1 (ko) 2010-12-31 2012-02-27 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
KR20120121177A (ko) 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR20130070150A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
WO2014089795A1 (zh) 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
KR101997269B1 (ko) * 2013-06-24 2019-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20150116995A (ko) 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
US9570455B2 (en) * 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
TWI595601B (zh) 2015-01-28 2017-08-11 旺宏電子股份有限公司 記憶體元件及其製作方法
US9443868B1 (en) 2015-03-19 2016-09-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US10074661B2 (en) * 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
KR20160138765A (ko) 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 슬리밍 구조물을 포함하는 반도체 메모리 장치
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US9831266B2 (en) * 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9917100B2 (en) * 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102581032B1 (ko) 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102475454B1 (ko) 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
CN107958909B (zh) * 2016-10-17 2020-09-22 中芯国际集成电路制造(北京)有限公司 闪存器件及其制造方法
US9985098B2 (en) 2016-11-03 2018-05-29 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
CN106920796B (zh) 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107968091A (zh) * 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法
KR102561009B1 (ko) * 2018-01-29 2023-07-28 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
CN109003983B (zh) 2018-07-19 2020-11-13 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109690775B (zh) 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109742083B (zh) * 2019-01-02 2021-08-31 长江存储科技有限责任公司 三维存储器及其制造方法
JP2022510650A (ja) * 2019-01-18 2022-01-27 長江存儲科技有限責任公司 三次元メモリ装置のソースコンタクト構造、および三次元メモリ装置のソースコンタクト構造の製作方法
CN109906511B (zh) * 2019-01-31 2020-09-25 长江存储科技有限责任公司 用于形成没有由凹陷引起的导体残留物的三维存储设备的方法
WO2020172798A1 (en) * 2019-02-26 2020-09-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
CN111430366B (zh) 2019-02-26 2021-02-09 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110112134B (zh) * 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110211965B (zh) 2019-06-17 2020-06-23 长江存储科技有限责任公司 3d nand存储器及其形成方法
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
JP7394878B2 (ja) 2019-08-13 2023-12-08 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7286794B2 (ja) 2019-08-13 2023-06-05 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
WO2021035739A1 (en) 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and forming methods thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160079254A1 (en) 2014-09-12 2016-03-17 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170104000A1 (en) 2015-10-13 2017-04-13 Joo-Hee PARK Vertical memory devices
US20170194345A1 (en) 2015-12-30 2017-07-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20190115356A1 (en) 2016-11-08 2019-04-18 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US20190164983A1 (en) 2017-11-30 2019-05-30 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
WO2019104896A1 (en) 2017-11-30 2019-06-06 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
JP2020527294A (ja) 2017-11-30 2020-09-03 長江存儲科技有限責任公司Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． Ｎａｎｄメモリデバイス、三次元メモリデバイスおよびｎａｎｄメモリデバイスを形成するための方法

Also Published As

Publication number Publication date
TWI722611B (zh) 2021-03-21
EP3921868A1 (en) 2021-12-15
CN113270418B (zh) 2023-04-04
CN110622312B (zh) 2021-05-14
CN113270418A (zh) 2021-08-17
US11127757B2 (en) 2021-09-21
WO2021026759A1 (en) 2021-02-18
CN110622312A (zh) 2019-12-27
EP3921868A4 (en) 2022-08-03
EP3921868B1 (en) 2024-01-31
KR102655098B1 (ko) 2024-04-04
JP2022528871A (ja) 2022-06-16
KR20210129708A (ko) 2021-10-28
TW202107630A (zh) 2021-02-16
US20210050367A1 (en) 2021-02-18

Similar Documents

Publication Publication Date Title
TWI710059B (zh) 具有在閘極線縫隙中的支撐結構的三維記憶體元件和其形成方法
TWI727459B (zh) 三維記憶裝置以及用於形成三維記憶裝置的方法
JP7345568B2 (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7427686B2 (ja) ゲート線スリットに支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7427685B2 (ja) スリット構造に支持構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7317995B2 (ja) ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法
JP7286794B2 (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7394878B2 (ja) ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
JP7325522B2 (ja) 支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス
JP7447152B2 (ja) 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法
JP2022534490A (ja) ゲート線スリットがない３次元メモリデバイスおよびそれを形成するための方法
JP7330301B2 (ja) 接着層によって連結されるソースコンタクトを伴う三次元メモリデバイス、およびそれを形成するための方法
CN111448660B (zh) 具有源极结构的三维存储器件及其形成方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210930

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230424

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230524

R150 Certificate of patent or registration of utility model

Ref document number: 7286794

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150