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JP7116139B2 - 積層セラミックキャパシター及びその実装基板 - Google Patents

積層セラミックキャパシター及びその実装基板 Download PDF

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Description

本発明は、信頼性が向上した積層セラミックキャパシター及びその実装基板に関する。
キャパシターは、電気を貯蔵することができる素子であって、基本的に、２つの電極を対向させ、電圧をかけると各電極に電気が蓄積されるものである。直流電圧を印加した場合には、電気が蓄積されながらキャパシターの内部に電流が流れるが、蓄積が完了すると、電流が流れなくなる。一方、交流電圧を印加した場合には、電極の極性が交番しながら交流電流が流れ続けるようになる。
かかるキャパシターは、電極の間に備えられる絶縁体の種類によって、アルミニウムで電極を構成し、上記アルミニウム電極の間に薄い酸化膜を備えるアルミニウム電解キャパシター、電極材料としてタンタルを用いるタンタルキャパシター、電極の間にチタンバリウムなどの高誘電率の誘電体を用いるセラミックキャパシター、電極の間に備えられる誘電体として、多層構造の高誘電率系セラミックを用いる積層セラミックキャパシター（Ｍｕｌｔｉ－Ｌａｙｅｒ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ、ＭＬＣＣ）、電極の間の誘電体としてポリスチレンフィルムを用いるフィルムキャパシターなど、様々な種類に区分され得る。
中でも、積層セラミックキャパシターは、温度特性及び周波数特性に優れており、小型に実現可能であるという利点を有することから、近年、高周波回路などの様々な分野で多く応用されている。
従来技術による積層セラミックキャパシターは、複数の誘電体シートが積層されて積層体を成し、上記積層体の外部には互いに異なる極性を有する外部電極が形成されており、上記積層体の内部に交互に積層された内部電極が、上記それぞれの外部電極に電気的に連結されることができる。
近年、電子製品の小型化及び高集積化に伴い、積層セラミックキャパシターにおいても、小型化及び高集積化のための多くの研究が行われている。特に、積層セラミックキャパシターの場合、高容量化及び小型化のために、誘電体層を薄層化して高積層化し、且つ内部電極の連結性を向上させようとする様々な試みが行われている。
特に、超高容量の積層セラミックを開発するにあたって、薄膜の誘電層及び内部電極の高積層製品に対する信頼性の確保がさらに重要となっている。積層数が増加するにつれて、内部電極と誘電層の厚さの差による段差が増加する。このような段差により、本体を圧着する緻密化工程で誘電層の横方向の伸びが発生し、これによって電極先端部の反り現象が起こるようになる。
すなわち、内部電極の先端は段差を補うために反ることとなり、マージン部は、カバーの凹陥とマージン幅の減少により、段差による空き空間を除去するようになる。段差による空き空間の除去によって減少するマージン幅の分だけ、容量層も伸びるようになる。このような内部電極の構造的な不規則な伸びにより、積層セラミックキャパシターの耐電圧特性などの信頼性が低下する。
このような段差の発生は、積層セラミックキャパシターの積層方向に垂直な第１方向と積層方向、及び第１方向に垂直な第２方向の全ての方向で問題となり得るため、これを解決するための方法が必要である。
韓国登録特許第１０－１１４１５７号公報 韓国公開特許第２００５－００７５９０３号公報 韓国公開特許第２０１３－００６３２３４号公報
本発明は、誘電層及び内部電極の厚さによる段差の問題を解消することができる構造を有する積層セラミックキャパシターを提供することをその目的とする。
本発明の一実施形態による積層セラミックキャパシターは、第１及び第２誘電層を含み、積層方向において互いに対向する第１面及び第２面、上記第１面及び上記第２面と互いに連結され、互いに対向する第３面及び第４面、上記第１面～上記第４面と連結され、互いに対向する第５面及び第６面を有する本体と、上記第１誘電層に配置されており、上記第３面、上記第５面及び上記第６面を介して露出し、上記第４面から第１空間だけ離隔して配置される第１内部電極と、上記第２誘電層に上記第１誘電層または上記第２誘電層を挟んで上記第１内部電極と対向するように配置されており、上記第４面、上記第５面及び上記第６面を介して露出し、上記第３面から第２空間だけ離隔して配置される第２内部電極と、上記第１空間の少なくとも一部に配置される第１誘電体パターンと、上記第２空間の少なくとも一部に配置される第２誘電体パターンと、上記本体の上記第５面及び上記第６面に配置される側面絶縁層と、を含み、上記第１内部電極は、第１容量部と、上記第１容量部と第１外部電極とを連結し、上記第１容量部に比べて幅が狭い第１リード部と、を含み、上記第２内部電極は、第２容量部と、上記第２容量部と第２外部電極とを連結し、上記第２容量部に比べて幅が狭い第２リード部と、を含む。
本発明の一実施形態による積層セラミックキャパシターは、第１及び第２内部電極が、本体の幅方向の両端面である第５面及び第６面に露出しているため、幅方向の両端面で内部電極による段差が生じることがなく、長さ方向の両先端の段差を補う第１及び第２誘電体パターンを含むことで、長さ方向の両端面で内部電極による段差が生じることを防止することにより、積層セラミックキャパシターの信頼性を向上させることができる。
本発明の一実施形態による積層セラミックキャパシターの斜視図を概略的に示したものである。 本発明の一実施形態による積層セラミックキャパシターの本体の斜視図を概略的に示したものである。 図１のＩ－Ｉ'に沿った断面図を概略的に示したものである。 図１のＩＩ－ＩＩ'に沿った断面図を概略的に示したものである。 比較例による積層セラミックキャパシターの断面を概略的に示したものである。 比較例による積層セラミックキャパシターの断面において、長さ方向の端部の断面を拡大したものであって、内部電極の変形角を測定したものである。 本発明の一実施形態による積層セラミックキャパシターの断面を概略的に示したものである。 本発明の一実施形態による積層セラミックキャパシターの断面において、長さ方向の端部の断面を拡大したものであって、内部電極の変形角を測定したものである。 マージン部を有する比較例の積層セラミックキャパシターの断面を撮影したものであって、耐電圧特性が不良になる位置Ｐを表示したものである。 製造過程中にセラミックシート上に配置された内部電極と誘電体パターンとの間の間隔を示す図である。 製造過程中にセラミックシート上に配置された内部電極と誘電体パターンとの間の間隔を示す図である。 製造過程中にセラミックシート上に内部電極及び誘電体パターンが印刷される形状を概略的に示したものである。 製造過程中にセラミックシート上に内部電極及び誘電体パターンが印刷される形状を概略的に示したものである。 本発明の他の実施形態による積層セラミックキャパシターの第１内部電極及び第２内部電極の平面図を概略的に示したものである。 本発明の他の実施形態による積層セラミックキャパシターの第１内部電極及び第２内部電極の平面図を概略的に示したものである。 本発明のさらに他の実施形態による積層セラミックキャパシターの実装基板の斜視図を概略的に示したものである。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）がされることがある。
積層セラミック電子部品
図１は本発明の一実施形態による積層セラミックキャパシターの斜視図を概略的に示したものであり、図２は本発明の一実施形態による積層セラミックキャパシターの本体の斜視図を概略的に示したものである。また、図３は図１のＩ－Ｉ'に沿った断面図を概略的に示したものであり、図４は図１のＩＩ－ＩＩ'に沿った断面図を概略的に示したものである。
以下、図１から図４を参照して、本発明の一実施形態による積層セラミックキャパシター１００について説明する。
本発明の一実施形態による積層セラミックキャパシター１００は、複数の第１及び第２誘電層１１１ａ、１１１ｂが積層された本体１１０と、第１外部電極１５１と、第２外部電極１５２と、を含む。
本体１１０は、複数の誘電層１１１ａ、１１１ｂを厚さ方向に積層してから焼成したものである。誘電層１１１ａ、１１１ｂの数は適宜調節可能であり、数十～数百層を積層することも可能である。この際、本体１１０の互いに隣接するそれぞれの誘電層１１１ａ、１１１ｂ同士は、その境界を確認することが困難である程度に一体化されていることができる。また、本体１１０は六面体形状であることができるが、これに限定されるものではない。
本体１１０が六面体である場合、本体１１０は、積層方向において互いに対向する第１面１及び第２面２、上記第１面１及び上記第２面２と互いに連結され、互いに対向する第３面３及び第４面４、上記第１面～上記第４面１、２、３、４と連結され、互いに対向する第５面５及び第６面６を有することができる。
この際、積層方向を厚さ方向または第１方向Ｚと定義し、第３面及び第４面が形成された方向を長さ方向または第２方向Ｘと定義し、第５面及び第６面が形成された方向を幅方向または第３方向Ｙと定義することができる。
本体１１０の最下部の内部電極の下部及び最上部の内部電極の上部には、所定の厚さを有する下部及び上部カバー層１１２、１１３が形成されることができる。この際、下部カバー層１１２及び上部カバー層１１３は、誘電層１１１ａ、１１１ｂと同一の組成からなることができ、内部電極を含まない誘電層を、本体１１０の最上部の内部電極の上部と最下部の内部電極の下部にそれぞれ少なくとも１つ以上積層することで形成されることができる。
第１及び第２誘電層１１１ａ、１１１ｂは、高誘電率のセラミック材料を含み、例えば、ＢａＴｉＯ３（チタン酸バリウム）系セラミック粉末などを含むことができるが、本発明がこれに限定されるものではない。上記ＢａＴｉＯ３系セラミック粉末としては、例えば、ＢａＴｉＯ３にＣａ（カルシウム）、Ｚｒ（ジルコニウム）などが一部固溶した（Ｂａ１－ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１－ｙＣａｙ）Ｏ３、（Ｂａ１－ｘＣａｘ）（Ｔｉ１－ｙＺｒｙ）Ｏ３またはＢａ（Ｔｉ１－ｙＺｒｙ）Ｏ３などが挙げられるが、本発明がこれに限定されるものではない。また、誘電層１１１ａ、１１１ｂには、セラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤の少なくとも１つ以上がさらに含まれてもよい。上記セラミック添加剤としては、例えば、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などが用いられることができる。
第１誘電層１１１ａには第１内部電極１２１が配置される。第１内部電極１２１は、本体１１０の第３面３、第５面５、及び第６面６を介して露出するように第１誘電層１１１ａに配置される。この際、第１内部電極１２１は、第４面４から所定距離離隔するように配置される。第１内部電極１２１と第４面４との間の離隔領域を第１空間１２１'と定義することができる。
第２誘電層１１１ｂには第２内部電極１２２が配置される。第２内部電極１２２は、本体１１０の第４面４、第５面５、及び第６面６を介して露出するように第２誘電層１１１ｂに配置される。この際、第２内部電極１２２は、第３面３から所定距離離隔するように配置される。第２内部電極１２２と第３面３との間の離隔領域を第２空間１２２'と定義することができる。
第１及び第２内部電極１２１、１２２は、第１誘電層１１１ａ及び第２誘電層１１１ｂを成すセラミックシート上に形成されて積層された後、焼成により、１つの誘電層１１１ａ、１１１ｂを挟んで本体１１０の内部に厚さ方向に交互に配置される。
このような第１及び第２内部電極１２１、１２２は、互いに異なる極性を有する電極であって、誘電層１１１ａ、１１１ｂの積層方向に沿って互いに対向するように配置されており、その間に配置された誘電層１１１ａ、１１１ｂによって互いに電気的に絶縁されることができる。
内部電極が本体の外側に露出すると、伝導性異物などの流入に起因する短絡が発生し、積層セラミックキャパシターの信頼性が低下するようになる。したがって、従来は、誘電層に内部電極を形成する際に、誘電層の面積を内部電極の面積よりも大きく形成し、内部電極のうち外部電極と連結される部分を除いた残りの縁部分にマージン部を形成していた。すなわち、マージン部は、内部電極が形成されていない誘電体の領域を意味する。製造工程で誘電層に内部電極を形成すると、内部電極がマージン部から突出したような形状を有するようになる。このような突出した形状によって段差が生じ、数十～数百層の誘電層を積層すると、誘電層が段差を補うために伸びるようになる。誘電層が伸びると、内部電極もともに反るようになる。内部電極が反ると、該当部分で耐電圧特性（ＢＤＶ；Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）が低下するという問題が発生する。
したがって、本発明の一実施形態による積層セラミックキャパシターは、本体１１０の第５面５及び第６面６のマージン部を除去することで、内部電極による段差が生じることを防止した。これにより、幅方向に内部電極が反ることを防止し、耐電圧特性が低下する問題を予防することから、積層セラミックキャパシターの信頼性を向上させることができる。
第３面３と第４面４には、それぞれ第１内部電極１２１または第２内部電極１２２が引き出されるように形成されるが、後で第３面３に第１外部電極１５１が形成され、第４面４には第２外部電極１５２が形成されるため、第１内部電極１２１と第２内部電極１２２は外部に露出せず、それぞれ第１外部電極１５１及び第２外部電極１５２によって保護されることができる。
しかし、第５面５と第６面６には、第１内部電極１２１と第２内部電極１２２が全て露出するように形成されるため、別の側面絶縁層１４０を配置して内部に形成された内部電極を保護する必要がある。
側面絶縁層１４０を形成するために、本体１１０をセラミックを含むスラリーにディッピング（ｄｉｐｐｉｎｇ）することができる。スラリーは、セラミック粉末、有機バインダー、及び有機溶剤を含むことができる。上記セラミック粉末は、高い誘電率を有する材料であって、側面絶縁層１４０を形成する際に、耐熱性及び耐久性に優れて作動可動範囲の広い材料が用いられることができる。
上記セラミック粉末としては、これに制限されるものではないが、チタン酸バリウム系材料、鉛複合ペロブスカイト系材料、チタン酸ストロンチウム系材料などが使用でき、チタン酸バリウム粉末を用いることが好ましい。
有機バインダーは、スラリー中におけるセラミック粉末の分散性を確保するためのものであって、これに制限されるものではないが、エチルセルロース、ポリビニルブチラール、及びこれらの混合物が用いられることができる。
上記のように製造されたスラリーに本体１１０をディッピング（ｄｉｐｐｉｎｇ）すると、本体１１０とスラリーが接する面にスラリーが塗布され、側面絶縁層１４０が形成されることができる。そして、所望の厚さを有する本体１１０を形成するために、ディッピング（ｄｉｐｐｉｎｇ）及び乾燥を繰り返すことで、所望の量のスラリーを本体１１０に塗布することができる。
本体１１０をスラリーにディッピング（ｄｉｐｐｉｎｇ）する際に、本体１１０の第３面３と第４面４には外部電極１５１、１５２が形成されるべきであるため、スラリーが塗布されることを防止する必要がある。したがって、第３面３と第４面４が外部に露出しないようにするために、第３面３と第４面４にフィルムを付着してスラリーにディッピング（ｄｉｐｐｉｎｇ）することができ、これに制限されるものではないが、第３面３と第４面４が切断される前に、第３面３と第４面４が露出していない状態でディッピング（ｄｉｐｐｉｎｇ）が行われることができる。すなわち、このようなディッピング（ｄｉｐｐｉｎｇ）により、本体１１０の第５面５及び第６面６にスラリーが塗布されることができる。
側面絶縁層１４０が第５面５及び第６面６に配置されることで、第５面５及び第６面６に露出している内部電極に伝導性異物が流入されることを防止することができる。
また、側面絶縁層１４０はポリマーを用いて形成されることができる。例えば、エポキシを本体１１０の側面に塗布することで形成されることができる。
特に、本発明の一実施形態による積層セラミックキャパシター１００は、第５面５及び第６面６のマージン部を除去することで、有効容量面積を最大に確保し、積層セラミックキャパシターの容量をさらに向上させることができる。すなわち、本発明の一実施形態による積層セラミックキャパシター１００は、マージン部に代わり、マージン部より相対的に薄く、且つ伝導性異物の流入を防止することができる側面絶縁層１４０を本体１１０の第５面５及び第６面６に配置することで、積層セラミックキャパシター１００において容量を実現できる体積を増加させることができる。
しかし、幅方向のマージン部による段差の発生と同様に、内部電極が外部電極と連結される長さ方向においても段差が生じる。すなわち、幅方向のマージン部による段差の発生を解消したとしても、長さ方向の段差により、積層セラミックキャパシターの耐電圧特性が目標値まで向上することができない。
第１及び第２内部電極１２１、１２２は、それぞれ本体の長さ方向の両端面である第３面３及び第４面４に交互に露出しており、第１及び第２外部電極１５１、１５２と連結される。
すなわち、第１内部電極１２１は第１外部電極１５１のみと連結され、第２内部電極１２２は第２外部電極１５２のみと連結される。したがって、第１内部電極１２１は第４面４から所定距離離隔して形成され、第２内部電極１２２は第３面３から所定距離離隔して形成される。
このような形状を有する内部電極が形成された誘電層を積層する場合、第１及び第２内部電極１２１、１２２が交互に第３面３及び第４面４に露出することにより、積層方向Ｚに第１内部電極１２１のみまたは第２内部電極１２２のみが形成された部分に段差が生じるようになる。
数十～数百の誘電層１１１を積層する場合、積層方向Ｚに第１内部電極１２１のみまたは第２内部電極１２２のみが形成された部分における段差によって誘電層１１１が伸びるようになる。誘電層の伸びにより、図５ａ及び図５ｂのように、積層方向に第１内部電極のみまたは第２内部電極のみが形成された部分の第１内部電極または第２内部電極がともに反るようになる。図５ｂに示された内部電極の反り部分で主に耐電圧特性が低下する問題が発生する。
しかし、本発明の一実施形態によるキャパシター１００は、第１内部電極１２１と第４面４との間の離隔している領域を第１空間１２１'と定義したときに、第１空間１２１'に第１誘電体パターン１３１が配置され、第２内部電極１２２と第３面３との間の離隔している領域を第２空間１２２'と定義したときに、第２空間１２２'に第２誘電体パターン１３２が配置される。これにより、第１内部電極１２１のみまたは第２内部電極１２２のみが形成された部分に段差が生じることを防止することができる。
すなわち、本発明の一実施形態によるキャパシターは、第１及び第２誘電体パターン１３１、１３２を含むことで、第１及び第２内部電極１２１、１２２のうち第１内部電極１２１のみまたは第２内部電極１２２のみが形成された部分に段差が生じることを防止し、内部電極の反り部分で発生する耐電圧特性の低下問題を解消することができる。
したがって、本発明の一実施形態による積層セラミックキャパシター１００は、第５面５及び第６面６のマージン部を除去し、側面絶縁層１４０を配置することで、幅方向の段差による耐電圧特性の低下を防止するとともに、第１及び第２誘電体パターン１３１、１３２により、第１及び第２内部電極１２１、１２２のうち第１内部電極１２１のみまたは第２内部電極１２２のみが形成された部分に段差が生じることを防止することで、長さ方向の段差による耐電圧特性の低下を解消して、実質的に、積層セラミックキャパシター１００の全体の耐電圧特性を向上させることができる。
図５ａは、比較例による積層セラミックキャパシターの断面を撮影したものであり、図５ｂは、比較例による積層セラミックキャパシターの断面において、長さ方向の端部の断面を拡大したものであって、内部電極の変形角を測定したものである。
図６ａは、本発明の一実施形態による積層セラミックキャパシターの断面を撮影したものであり、図６ｂは、本発明の一実施形態による積層セラミックキャパシターの断面において、長さ方向の端部の断面を拡大したものであって、内部電極の変形角を測定したものである。
図５ｂ及び図６ｂの内部電極の変形角は、内部電極の長さ方向Ｘの先端部の曲げ角度を意味する。図５ｂを参照すると、第１及び第２誘電体パターンが形成されていない比較例の積層セラミックキャパシターの内部電極の変形角（θ）は２５～５０°である。これに対し、図６ｂを参照すると、第１及び第２誘電体パターン１３１、１３２が、それぞれ第１及び第２内部電極１２１、１２２が形成されていない領域である第１及び第２空間１２１'、１２２'に形成された本発明の一実施形態による積層セラミックキャパシター１００は、内部電極の変形角（θ）が０～１５°であることを確認することができた。
このような内部電極の変形角は、第１及び第２誘電体パターン１３１、１３２を形成するセラミックペーストに含まれる固形分の含量と印刷厚さによって決定され得る。すなわち、本発明の一実施形態による積層セラミックキャパシター１００は、第１及び第２誘電体パターン１３１、１３２が、それぞれ第１及び第２内部電極１２１、１２２が形成されていない領域である第１及び第２空間１２１'、１２２'に形成されるため、内部電極による段差を減らし、内部電極の変形角を従来に比べて著しく減少させることができ、これにより、積層セラミックキャパシターの耐電圧特性を向上させることができる。
第１及び第２誘電体パターン１３１、１３２は、低温焼成が可能な誘電体を含むようにすることができる。図７のように、耐電圧特性の不良位置Ｐは、チップの角部分に故障が集中することが分かる。このことから、段差による影響が最も大きい上部を除くと、焼成緻密度が相対的に低いカバー層またはマージン部に故障位置が集中されていることが分かる。したがって、第１及び第２誘電体パターン１３１、１３２を低温焼成が可能な誘電体を含むペーストで形成することで、焼結性の低下位置における焼結性を促進し、積層セラミックキャパシターの信頼性を向上させることができる。低温焼成が可能な誘電体とは、低温焼成助剤を含むＢａＴｉＯ３を意味することができる。低温焼成助剤は、Ｎａ、Ｌｉなどのアルカリ金属を含むガラス成分が含まれたものを意味する。
図８ａ及び図８ｂは、製造過程中にセラミックシート上に配置された内部電極と誘電体パターンとの間の間隔を示した図であり、図９ａ及び図９ｂは、製造過程中にセラミックシート上に内部電極及び誘電体パターンが印刷される形状を概略的に示したものである。
図８ａ、図８ｂ、図９ａ及び図９ｂを参照すると、一般に、積層セラミックキャパシターの製造過程中に内部電極及び誘電体パターンを形成する段階では、治具１０にセラミックシート１１を形成し、セラミックシート１１の一面に内部電極２０を印刷した後、印刷された内部電極の長さ方向Ｘの間に誘電体パターン３０を印刷する。
この際、誘電体パターン３０を所望の位置に正確に形成することが、不良率を低める重要な要因となる。したがって、図８ａのように、誘電体パターン３０が内部電極２０の間に正確に形成されるべきであるが、製造誤差によって誘電体パターン３０が目標位置に正確に印刷されないと、図８ｂのように、誘電体パターン３０が一側に偏って形成される。図８ｂのように、誘電体パターン３０が内部電極２０の間で一側に偏って形成され、誘電体パターン３０が他側の内部電極２０と接しないと、誘電体パターン３０が形成されたにもかかわらず、内部電極２０による段差問題を解消することができない。
このような製造誤差によって誘電体パターン３０が内部電極２０の間で一側に偏って形成されることを防止するために、誘電体パターン３０は、内部電極２０の端部を覆うオーバーラップ部Ｏを有するように配置されることができる。図９ａ及び図９ｂを参照すると、誘電体パターン３０が内部電極２０の端部を覆うように配置されることで、図９ａのように、誘電体パターン３０が所望の位置に正確に形成された場合だけでなく、図９ｂのように、誘電体パターン３０が内部電極２０の間で一側に偏って形成された場合にも、内部電極２０による段差問題を解消することができる。さらに、誘電体パターン３０を内部電極２０よりも厚く形成することで、圧着時に誘電層及び内部電極のずれ現象によって積層方向に内部電極２０の間で短絡が発生することを防止することができる。
したがって、図３を参照すると、本発明の一実施形態による積層セラミックキャパシター１００は、第１誘電体パターン１３１は第１空間１２１'から第１内部電極１２１の端部を覆うように配置され、第２誘電体パターン１３２は第２空間１２２'から第２内部電極１２２の端部を覆うように配置されることができる。第１誘電体パターン１３１は第１空間１２１'から第１内部電極１２１の端部を覆うように配置され、第２誘電体パターン１３２は第２空間１２２'から第２内部電極１２２の端部を覆うように配置されることで、圧着時に第１及び第２誘電体パターンがずれて段差解消の役割を十分に担うことができないという問題を解消することができる。
結論として、本発明の一実施形態による積層セラミックキャパシターは、第１及び第２内部電極１２１、１２２が第５面５及び第６面６に露出するように配置されることで、マージン部によって発生する段差の問題を解消することができ、第１及び第２内部電極１２１、１２２のうち第１内部電極１２１のみまたは第２内部電極１２２のみが形成された部分と対応する位置である第１及び第２空間１２１'、１２２'に第１及び第２誘電体パターン１３１、１３２が配置されることで、第１及び第２内部電極１２１、１２２のうち第１内部電極１２１のみまたは第２内部電極１２２のみが形成された部分によって発生する段差の問題を解消することができる。
したがって、本発明の一実施形態による積層セラミックキャパシターは、従来の積層セラミックキャパシターに比べて耐電圧特性が著しく向上することができる。
図１０ａ及び図１０ｂは、本発明の他の実施形態による積層セラミックキャパシターの第１内部電極及び第２内部電極の平面図を概略的に示したものである。
上述の本発明の一実施形態と同一の構成についての説明は省略する。
図１０ａ及び図１０ｂを参照すると、本発明の他の実施形態による積層セラミックキャパシターの第１内部電極２２１は第１容量部２２１ａ及び第１リード部２２１ｂを含み、第２内部電極２２２は第２容量部２２２ａ及び第２リード部２２２ｂを含むことができる。
第１及び第２リード部２２１ｂ、２２２ｂは、第１及び第２容量部２２１ａ、２２２ａに比べて幅が狭く、第１及び第２外部電極と連結される部分を意味する。
上述のように、第１及び第２内部電極２２１、２２２が第５面及び第６面に露出するように配置される場合、伝導性異物による短絡、カバー層のデラミネーション現象などの問題が発生し得る。
第５面５及び第６面６の場合、側面絶縁層を第５面５及び第６面６に配置することで、伝導性異物による短絡などの問題を解消することができるが、第３面３または第４面４の場合、外部電極のみが配置されているため、耐湿信頼性などの伝導性異物による信頼性の低下が問題となる。
かかる問題を解消するために、第１及び第２リード部２２１ｂ、２２２ｂの幅を、第１及び第２容量部２２１ａ、２２２ａの幅の１０～５０％となるようにすることができる。
下記の表１は、高温高湿信頼性評価及びＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ、等価直列抵抗）を測定したものである。
Figure 0007116139000001
高温高湿信頼性評価は、幅ｗｔに対する第１及び第２リード部２２１ｂ、２２２ｂの幅ｗａ、ｗｂの比（ｗａ／ｗｔ、ｗｂ／ｗｔ）による吸湿信頼性を評価するために、１００個のチップに対して高温高湿条件下で経時による抵抗を測定し、抵抗が急減したチップの数を計算して測定した。
表１を参照すると、第１及び第２リード部２２１ｂ、２２２ｂの幅が第１及び第２容量部２２１ａ、２２２ａの幅の１０％未満である場合、高温高湿信頼性の増加効果が微小である。これと異なって、第１及び第２リード部２２１ｂ、２２２ｂの幅ｗａ、ｗｂが第１及び第２容量部２２１ａ、２２２ａの幅ｗｔの５０％を超える場合には、外部電極と内部電極の接触面積の減少により、ＥＳＲが増加するという問題がある。
したがって、本発明の他の実施形態による積層セラミックキャパシターは、第１及び第２リード部２２１ｂ、２２２ｂの幅ｗａ、ｗｂを第１及び第２容量部２２１ａ、２２２ａの幅ｗｔの１０～５０％となるようにすることで、伝導性異物による短絡などの問題を解消することができる。または、高温高湿信頼性を著しく向上させるために、第１及び第２リード部２２１ｂ、２２２ｂの幅ｗａ、ｗｂを第１及び第２容量部２２１ａ、２２２ａの幅ｗｔの１０％超、５０％以下となるようにすることができる。
第１及び第２リード部２２１ｂ、２２２ｂの幅が第１及び第２容量部２２１ａ、２２２ａの幅より小さいため、第１及び第２誘電層２１１ａ、２１１ｂに内部電極が形成されていない領域が生じる。すなわち、第１及び第２リード部２２１ｂ、２２２ｂと第１及び第２容量部２２１ａ、２２２ａとが接する地点で、内部電極の厚さによる段差が生じる。このように、第１及び第２リード部２２１ｂ、２２２ｂと第１及び第２容量部２２１ａ、２２２ａとが接する地点で生じた段差は、誘電層の積層及び圧着時に、誘電層の伸びと内部電極の伸びを誘発する。これにより、内部電極の反り部分で耐電圧特性が低下するようになる。
したがって、第１容量部２２１ａと第１リード部２２１ｂとが接する部分に第３誘電体パターン２３３を配置し、第２容量部２２２ａと第２リード部２２２ｂとが接する部分に第４誘電体パターン２３４を配置することで、段差の問題を解消することができる。すなわち、第３誘電体パターン２３３は第３面に露出し、第１誘電層２１１ａの第１容量部２２１ａと第１リード部２２１ｂとが接する部分に配置されることができる。また、第４誘電体パターン２３４は第４面に露出し、第２誘電層２１１ｂの第２容量部２２２ａと第２リード部２２２ｂとが接する部分に配置されることができる。この際、第３及び第４誘電体パターン２３３、２３４は、上述の低温焼成が可能な誘電体パターンで形成されることで、該当部分の焼結性を向上させることができる。
また、本発明の他の実施形態による積層セラミックキャパシターも、一実施形態と同様に、第１及び第２誘電体パターン２３１、２３２を含むことができる。
積層セラミックキャパシターの実装基板
図１１は、本発明のさらに他の実施形態による積層セラミックキャパシターの実装基板の斜視図を概略的に示したものである。
図１１を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシターの実装基板１０００は、基板１１００と、パッド１２０１、１２０２と、積層セラミックキャパシター１００と、を含む。
基板１１００は印刷回路基板（ＰＣＢ）であることができるが、これに制限されるものではない。基板１１００の一面には第１及び第２パッド１２０１、１２０２が配置されることができる。第１パッド１２０１は積層セラミックキャパシター１００の第１外部電極１５１と連結され、第２パッド１２０２は第２外部電極１５２と連結される。
積層セラミックキャパシターの実装基板１０００に実装される積層セラミックキャパシター１００としては、本明細書において説明している様々な実施形態の積層セラミックキャパシター１００を用いることができる。
例えば、本発明のさらに他の実施形態による積層セラミックキャパシターの実装基板１０００に実装される積層セラミックキャパシター１００は、図１～図４に示されたように、第１及び第２誘電層１１１ａ、１１１ｂを含み、積層方向において互いに対向する第１面１及び第２面２、上記第１面１及び上記第２面２と互いに連結され、互いに対向する第３面３及び第４面４、上記第１面～上記第４面１、２、３、４と連結され、互いに対向する第５面５及び第６面６を有する本体１１０と、上記第１誘電層１１１ａに配置されており、上記第３面３、上記第５面５及び上記第６面６を介して露出し、上記第４面４から第１空間１２１'だけ離隔して配置される第１内部電極１２１と、上記第２誘電層１１１ｂに上記第１誘電層１１１ａまたは第２誘電層１１１ｂを挟んで上記第１内部電極１２１と対向するように配置されており、上記第４面４、上記第５面５及び上記第６面６を介して露出し、上記第３面３から第２空間１２２'だけ離隔して配置される第２内部電極１２２と、上記第１空間１２１'の少なくとも一部に配置される第１誘電体パターン１３１と、上記第２空間１２２'の少なくとも一部に配置される第２誘電体パターン１３２と、上記本体１１０の上記第５面５及び上記第６面６に配置される側面絶縁層１４０と、を含むことができる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
また、本願によれば、以下の各項目もまた開示される。
［項目１］
第１誘電層及び第２誘電層を含み、積層方向において互いに対向する第１面及び第２面、上記第１面及び上記第２面と互いに連結され、互いに対向する第３面及び第４面、上記第１面～上記第４面と連結され、互いに対向する第５面及び第６面を有する本体と、
上記第１誘電層に配置されており、上記第３面、上記第５面及び上記第６面を介して露出し、上記第４面から第１空間だけ離隔して配置される第１内部電極と、
上記第２誘電層に上記第１誘電層または上記第２誘電層を挟んで上記第１内部電極と対向するように配置されており、上記第４面、上記第５面及び上記第６面を介して露出し、上記第３面から第２空間だけ離隔して配置される第２内部電極と、
上記第１空間の少なくとも一部に配置される第１誘電体パターンと、
上記第２空間の少なくとも一部に配置される第２誘電体パターンと、
上記本体の上記第５面及び上記第６面に配置される側面絶縁層と、を含む、積層セラミックキャパシター。
［項目２］
上記第１誘電体パターンは、上記第１空間から上記第１内部電極の端部を覆うように配置され、
上記第２誘電体パターンは、上記第２空間から上記第２内部電極の端部を覆うように配置される、項目１に記載の積層セラミックキャパシター。
［項目３］
上記第３面に露出した部分の上記第１内部電極の上記第２面に対する角度を変形角としたときに、上記第１内部電極の上記変形角は１５°以下である、項目１または２に記載の積層セラミックキャパシター。
［項目４］
上記第１誘電体パターン及び上記第２誘電体パターンは低温焼成が可能な誘電体を含む、項目１から３のいずれか一項に記載の積層セラミックキャパシター。
［項目５］
上記第１内部電極は、第１容量部と、上記第１容量部と第１外部電極とを連結し、上記第１容量部に比べて幅が狭い第１リード部と、を含む、項目１から４のいずれか一項に記載の積層セラミックキャパシター。
［項目６］
上記第１容量部に対する上記第１リード部の幅が１０～５０％である、項目５に記載の積層セラミックキャパシター。
［項目７］
上記第１誘電層の上記第１容量部と上記第１リード部とが接する部分に配置される第３誘電体パターンをさらに含む、項目５または６に記載の積層セラミックキャパシター。
［項目８］
上記第３誘電体パターンは、アルカリ金属を含むガラス成分が含まれた低温焼成助剤を含む誘電体を含む、項目７に記載の積層セラミックキャパシター。
［項目９］
上記第１誘電体パターン及び上記第２誘電体パターンは、アルカリ金属を含むガラス成分が含まれた低温焼成助剤を含む誘電体を含む、項目１から８のいずれか一項に記載の積層セラミックキャパシター。
［項目１０］
上記第１誘電体パターン及び上記第２誘電体パターンは、上記第１誘電層及び上記第２誘電層に用いられた材料と異なる材料で形成される、項目１から９のいずれか一項に記載の積層セラミックキャパシター。
［項目１１］
上記第１誘電体パターン及び上記第２誘電体パターンは、上記本体の上記第５面及び上記第６面を介して露出し、上記側面絶縁層と接している、項目１から１０のいずれか一項に記載の積層セラミックキャパシター。
［項目１２］
上記側面絶縁層はポリマーまたはセラミックを含む、項目１から１１のいずれか一項に記載の積層セラミックキャパシター。
［項目１３］
上記側面絶縁層は誘電体を含む、項目１から１２のいずれか一項に記載の積層セラミックキャパシター。
［項目１４］
一面に第１及び第２パッドが配置された基板と、
上記基板に実装される積層セラミックキャパシターと、を含む積層セラミックキャパシターの実装基板であって、
上記積層セラミックキャパシターは、
第１誘電層及び第２誘電層を含み、積層方向において互いに対向する第１面及び第２面、上記第１面及び上記第２面と互いに連結され、互いに対向する第３面及び第４面、上記第１面～上記第４面と連結され、互いに対向する第５面及び第６面を有する本体と、上記第１誘電層に配置されており、上記第３面、上記第５面及び上記第６面を介して露出し、上記第４面から第１空間だけ離隔して配置される第１内部電極と、上記第２誘電層に上記第１誘電層または上記第２誘電層を挟んで上記第１内部電極と対向するように配置されており、上記第４面、上記第５面及び上記第６面を介して露出し、上記第３面から第２空間だけ離隔して配置される第２内部電極と、上記第１空間の少なくとも一部に配置される第１誘電体パターンと、上記第２空間の少なくとも一部に配置される第２誘電体パターンと、上記本体の上記第５面及び上記第６面に配置される側面絶縁層と、を含む、
積層セラミックキャパシターの実装基板。
［項目１５］
上記第１誘電体パターンは上記第１空間から上記第１内部電極の端部を覆うように配置され、
上記第２誘電体パターンは上記第２空間から上記第２内部電極の端部を覆うように配置される、項目１４に記載の積層セラミックキャパシターの実装基板。
［項目１６］
上記第３面に露出した部分の上記第１内部電極の上記第２面に対する角度を変形角としたときに、上記第１内部電極の上記変形角は１５°以下である、項目１４または１５に記載の積層セラミックキャパシターの実装基板。
［項目１７］
上記第１誘電体パターン及び上記第２誘電体パターンは低温焼成が可能な誘電体を含む、項目１４から１６のいずれか一項に記載の積層セラミックキャパシターの実装基板。
［項目１８］
上記第１内部電極は、第１容量部と、上記第１容量部と第１外部電極とを連結し、上記第１容量部に比べて幅が狭い第１リード部と、を含む、項目１４から１７のいずれか一項に記載の積層セラミックキャパシターの実装基板。
［項目１９］
上記第１容量部に対する上記第１リード部の幅が１０～５０％である、項目１８に記載の積層セラミックキャパシターの実装基板。
［項目２０］
上記第１誘電層の上記第１容量部と上記第１リード部とが接する部分に配置される第３誘電体パターンをさらに含む、項目１８または１９に記載の積層セラミックキャパシターの実装基板。
［項目２１］
上記第３誘電体パターンは、アルカリ金属を含むガラス成分が含まれた低温焼成助剤を含む誘電体を含む、項目２０に記載の積層セラミックキャパシターの実装基板。
［項目２２］
上記第１誘電体パターン及び上記第２誘電体パターンは、アルカリ金属を含むガラス成分が含まれた低温焼成助剤を含む誘電体を含む、項目１４から２１のいずれか一項に記載の積層セラミックキャパシターの実装基板。
［項目２３］
上記第１誘電体パターン及び上記第２誘電体パターンは、上記第１誘電層及び上記第２誘電層に用いられた材料と異なる材料で形成される、項目１４から２２のいずれか一項に記載の積層セラミックキャパシターの実装基板。
［項目２４］
上記第１誘電体パターン及び上記第２誘電体パターンは、上記本体の上記第５面及び上記第６面を介して露出し、上記側面絶縁層と接している、項目１４から２３のいずれか一項に記載の積層セラミックキャパシターの実装基板。
［項目２５］
上記側面絶縁層はポリマーまたはセラミックを含む、項目１４から２４のいずれか一項に記載の積層セラミックキャパシターの実装基板。
［項目２６］
上記側面絶縁層は誘電体を含む、項目１４から２５のいずれか一項に記載の積層セラミックキャパシターの実装基板。
［項目２７］
第１誘電層及び第２誘電層を含み、積層方向において互いに対向する第１面及び第２面、上記第１面及び上記第２面と互いに連結され、互いに対向する第３面及び第４面、上記第１面～上記第４面と連結され、互いに対向する第５面及び第６面を有する本体と、
上記第１誘電層に配置されており、上記第３面を介して露出し、上記第４面から第１空間だけ離隔して配置される第１内部電極と、
上記第２誘電層に上記第１誘電層または上記第２誘電層を挟んで上記第１内部電極と対向するように配置されており、上記第４面を介して露出し、上記第３面から第２空間だけ離隔して配置される第２内部電極と、
上記第１空間の少なくとも一部に配置される第１誘電体パターンと、
上記第２空間の少なくとも一部に配置される第２誘電体パターンと、
上記本体の上記第３面及び上記第４面に配置され、上記第１内部電極及び上記第２内部電極とそれぞれ連結される第１外部電極及び第２外部電極と、を含む、積層セラミックキャパシター。
［項目２８］
上記第１誘電体パターン及び上記第２誘電体パターンは、上記第１誘電層及び上記第２誘電層に用いられた材料と異なる材料で形成される、項目２７に記載の積層セラミックキャパシター。
［項目２９］
上記第１誘電体パターンは上記第１内部電極の端部を覆うように延長されて第１空間を満たしており、
上記第２誘電体パターンは上記第２内部電極の端部を覆うように延長されて第２空間を満たす、項目２７または２８に記載の積層セラミックキャパシター。
［項目３０］
上記第３面に露出した部分の上記第１内部電極の上記第２面に対する角度を変形角としたときに、上記第１内部電極の上記変形角は１５°以下である、項目２７から２９のいずれか一項に記載の積層セラミックキャパシター。
［項目３１］
上記第１内部電極は、第１容量部と、上記第１容量部と上記第１外部電極とを連結し、上記第１容量部に比べて幅が狭い第１リード部と、を含み、上記第１誘電層の上記第１容量部と上記第１リード部とが接する部分に配置される第３誘電体パターンをさらに含む、項目２７から３０のいずれか一項に記載の積層セラミックキャパシター。
［項目３２］
上記第１内部電極は、上記第５面及び上記第６面を介して露出し、上記第２内部電極は、上記第５面及び上記第６面を介して露出し、上記本体の上記第５面及び上記第６面に配置される側面絶縁層をさらに含む、項目２７から３１のいずれか一項に記載の積層セラミックキャパシター。
［項目３３］
上記第１誘電体パターン及び上記第２誘電体パターンは、上記本体の上記第５面及び上記第６面を介して露出し、上記側面絶縁層と接している、項目３２に記載の積層セラミックキャパシター。
１１０ 本体
１１１ 誘電層
１２１、１２２ 内部電極
１３１、１３２ 誘電体パターン
１４０ 側面絶縁層
１５１、１５２ 外部電極

Claims (24)

  1. 第１誘電層及び第２誘電層を含み、積層方向において互いに対向する第１面及び第２面、前記第１面及び前記第２面と互いに連結され、互いに対向する第３面及び第４面、前記第１面～前記第４面と連結され、互いに対向する第５面及び第６面を有する本体と、
    前記第１誘電層に配置されており、前記第３面、前記第５面及び前記第６面を介して露出し、前記第４面から第１空間だけ離隔して配置される第１内部電極と、
    前記第２誘電層に前記第１誘電層または前記第２誘電層を挟んで前記第１内部電極と対向するように配置されており、前記第４面、前記第５面及び前記第６面を介して露出し、前記第３面から第２空間だけ離隔して配置される第２内部電極と、
    前記第１空間の少なくとも一部に配置される第１誘電体パターンと、
    前記第２空間の少なくとも一部に配置される第２誘電体パターンと、
    前記本体の前記第５面及び前記第６面に配置される側面絶縁層と、を含み、
    前記第１内部電極は、第１容量部と、前記第１容量部と第１外部電極とを連結し、前記第１容量部に比べて幅が狭い第１リード部と、を含み、
    前記第２内部電極は、第２容量部と、前記第２容量部と第２外部電極とを連結し、前記第２容量部に比べて幅が狭い第２リード部と、を含み、
    前記第１誘電体パターンは、前記第１空間から前記第１内部電極の端部の段差を覆うオーバーラップ部を有するが、前記第１内部電極の前記第５面及び前記第６面を介して露出する端面を覆わないように配置され、
    前記第２誘電体パターンは、前記第２空間から前記第２内部電極の端部の段差を覆うオーバーラップ部を有するが、前記第２内部電極の前記第５面及び前記第６面を介して露出する端面を覆わないように配置され、
    前記第１誘電体パターンおよび前記第２誘電体パターンは、前記第１内部電極及び前記第２内部電極よりも厚く形成される
    積層セラミックキャパシター。
  2. 前記第３面に露出した部分の前記第１内部電極の前記第２面に対する角度を変形角としたときに、前記第１内部電極の前記変形角は１５°以下である、請求項１に記載の積層セラミックキャパシター。
  3. 前記第１誘電体パターン及び前記第２誘電体パターンは低温焼成が可能な誘電体を含む、請求項１または２に記載の積層セラミックキャパシター。
  4. 前記第１容量部に対する前記第１リード部の幅が１０～５０％である、請求項１から３のいずれか一項に記載の積層セラミックキャパシター。
  5. 前記第１誘電層の前記第１容量部と前記第１リード部とが接する部分に配置される第３誘電体パターンをさらに含む、請求項１から４のいずれか一項に記載の積層セラミックキャパシター。
  6. 前記第２誘電層の前記第２容量部と前記第２リード部とが接する部分に配置される第４誘電体パターンをさらに含む、請求項５に記載の積層セラミックキャパシター。
  7. 前記第３誘電体パターンは、アルカリ金属を含むガラス成分が含まれた低温焼成助剤を含む誘電体を含む、請求項５または６に記載の積層セラミックキャパシター。
  8. 前記第１誘電体パターン及び前記第２誘電体パターンは、アルカリ金属を含むガラス成分が含まれた低温焼成助剤を含む誘電体を含む、請求項１から７のいずれか一項に記載の積層セラミックキャパシター。
  9. 前記第１誘電体パターン及び前記第２誘電体パターンは、前記第１誘電層及び前記第２誘電層に用いられた材料と異なる材料で形成される、請求項１から８のいずれか一項に記載の積層セラミックキャパシター。
  10. 前記第１誘電体パターン及び前記第２誘電体パターンは、前記本体の前記第５面及び前記第６面を介して露出し、前記側面絶縁層と接している、請求項１から９のいずれか一項に記載の積層セラミックキャパシター。
  11. 前記側面絶縁層はポリマーまたはセラミックを含む、請求項１から１０のいずれか一項に記載の積層セラミックキャパシター。
  12. 前記側面絶縁層は誘電体を含む、請求項１から１１のいずれか一項に記載の積層セラミックキャパシター。
  13. 一面に第１及び第２パッドが配置された基板と、
    前記基板に実装される積層セラミックキャパシターと、を含む積層セラミックキャパシターの実装基板であって、
    前記積層セラミックキャパシターは、
    第１誘電層及び第２誘電層を含み、積層方向において互いに対向する第１面及び第２面、前記第１面及び前記第２面と互いに連結され、互いに対向する第３面及び第４面、前記第１面～前記第４面と連結され、互いに対向する第５面及び第６面を有する本体と、前記第１誘電層に配置されており、前記第３面、前記第５面及び前記第６面を介して露出し、前記第４面から第１空間だけ離隔して配置される第１内部電極と、前記第２誘電層に前記第１誘電層または前記第２誘電層を挟んで前記第１内部電極と対向するように配置されており、前記第４面、前記第５面及び前記第６面を介して露出し、前記第３面から第２空間だけ離隔して配置される第２内部電極と、前記第１空間の少なくとも一部に配置される第１誘電体パターンと、前記第２空間の少なくとも一部に配置される第２誘電体パターンと、前記本体の前記第５面及び前記第６面に配置される側面絶縁層と、を含み、
    前記第１内部電極は、第１容量部と、前記第１容量部と第１外部電極とを連結し、前記第１容量部に比べて幅が狭い第１リード部と、を含み、
    前記第２内部電極は、第２容量部と、前記第２容量部と第２外部電極とを連結し、前記第２容量部に比べて幅が狭い第２リード部と、を含み、
    前記第１誘電体パターンは、前記第１空間から前記第１内部電極の端部の段差を覆うオーバーラップ部を有するが、前記第１内部電極の前記第５面及び前記第６面を介して露出する端面を覆わないように配置され、
    前記第２誘電体パターンは、前記第２空間から前記第２内部電極の端部の段差を覆うオーバーラップ部を有するが、前記第２内部電極の前記第５面及び前記第６面を介して露出する端面を覆わないように配置され、
    前記第１誘電体パターンおよび前記第２誘電体パターンは、前記第１内部電極及び前記第２内部電極よりも厚く形成される
    積層セラミックキャパシターの実装基板。
  14. 前記第３面に露出した部分の前記第１内部電極の前記第２面に対する角度を変形角としたときに、前記第１内部電極の前記変形角は１５°以下である、請求項１３に記載の積層セラミックキャパシターの実装基板。
  15. 前記第１誘電体パターン及び前記第２誘電体パターンは低温焼成が可能な誘電体を含む、請求項１３または１４に記載の積層セラミックキャパシターの実装基板。
  16. 前記第１容量部に対する前記第１リード部の幅が１０～５０％である、請求項１３から１５のいずれか一項に記載の積層セラミックキャパシターの実装基板。
  17. 前記第１誘電層の前記第１容量部と前記第１リード部とが接する部分に配置される第３誘電体パターンをさらに含む、請求項１３から１６のいずれか一項に記載の積層セラミックキャパシターの実装基板。
  18. 前記第２誘電層の前記第２容量部と前記第２リード部とが接する部分に配置される第４誘電体パターンをさらに含む、請求項１７に記載の積層セラミックキャパシターの実装基板。
  19. 前記第３誘電体パターンは、アルカリ金属を含むガラス成分が含まれた低温焼成助剤を含む誘電体を含む、請求項１７または１８に記載の積層セラミックキャパシターの実装基板。
  20. 前記第１誘電体パターン及び前記第２誘電体パターンは、アルカリ金属を含むガラス成分が含まれた低温焼成助剤を含む誘電体を含む、請求項１３から１９のいずれか一項に記載の積層セラミックキャパシターの実装基板。
  21. 前記第１誘電体パターン及び前記第２誘電体パターンは、前記第１誘電層及び前記第２誘電層に用いられた材料と異なる材料で形成される、請求項１３から２０のいずれか一項に記載の積層セラミックキャパシターの実装基板。
  22. 前記第１誘電体パターン及び前記第２誘電体パターンは、前記本体の前記第５面及び前記第６面を介して露出し、前記側面絶縁層と接している、請求項１３から２１のいずれか一項に記載の積層セラミックキャパシターの実装基板。
  23. 前記側面絶縁層はポリマーまたはセラミックを含む、請求項１３から２１のいずれか一項に記載の積層セラミックキャパシターの実装基板。
  24. 前記側面絶縁層は誘電体を含む、請求項１３から２３のいずれか一項に記載の積層セラミックキャパシターの実装基板。
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