JP2020098655A - 半導体記憶装置 - Google Patents

Abstract

【課題】処理能力を向上する。【解決手段】実施形態によれば、半導体記憶装置は、第１メモリセルＭＴを含むメモリセルアレイ２０と、第１ワード線ＷＬと、第１ワード線ＷＬに接続された第１回路２１と、書き込み動作及び読み出し動作に用いられる第１ドライバ３０と、消去動作に用いられる第２ドライバ４２と、電圧発生回路１３とを含む。第１回路２１は、第１ワード線ＷＬと第１配線ＧＷＬとを電気的に接続する第２回路２２と、第１配線ＧＷＬと第２配線ＣＧＩとを電気的に接続する第３回路７０と、書き込み動作及び読み出し動作のときに第２配線ＣＧＩと第１ドライバ３０とを電気的に接続する第４回路８０と、消去動作のときに第２配線ＣＧＩと第２ドライバ４２とを電気的に接続する第５回路９０とを含む。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。

米国特許第７５６２１８０号明細書 特開２００３−３０８２４７号公報 米国特許第９６００４１４号明細書

処理能力を向上できる半導体記憶装置を提供する。

上記実施形態に係る半導体記憶装置は、第１メモリセルを含むメモリセルアレイと、第１メモリセルのゲートに接続された第１ワード線と、第１ワード線に接続された第１回路と、書き込み動作及び読み出し動作に用いられる第１ドライバと、消去動作に用いられる第２ドライバと、第１及び第２ドライバにそれぞれ接続された電圧発生回路とを含む。第１回路は、第１ワード線ＷＬが選択された書き込み動作、読み出し動作、及び消去動作において、第１ワード線と、第１配線とを電気的に接続する第２回路と、書き込み動作、読み出し動作、及び消去動作において、第１配線と第２配線とを電気的に接続する第３回路と、書き込み動作及び読み出し動作のときに、第２配線と第１ドライバとを電気的に接続する第４回路と、消去動作のときに、第２配線と第２ドライバとを電気的に接続する第５回路とを含む。

図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるプレーンのブロック図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図５は、第１実施形態に係る半導体記憶装置の備えるロウドライバのブロック図である。 図６は、第１実施形態に係る半導体記憶装置の備えるロウデコーダのブロック図である。 図７は、第１実施形態に係る半導体記憶装置の備えるＷＬ選択回路のブロック図である。 図８は、第１実施形態に係る半導体記憶装置の備えるＷＬ選択回路におけるチャンク選択回路の回路図である。 図９は、第１実施形態に係る半導体記憶装置の備えるＷＬ選択回路におけるＷＲ／ＲＤゾーン選択回路のブロック図である。 図１０は、第１実施形態に係る半導体記憶装置の備えるＷＲ／ＲＤゾーン選択回路におけるゾーンＺｎ０のスイッチ回路の回路図である。 図１１は、第１実施形態に係る半導体記憶装置の備えるＷＲ／ＲＤゾーン選択回路におけるゾーンＺｎ１のスイッチ回路の回路図である。 図１２は、第１実施形態に係る半導体記憶装置の備えるＷＲ／ＲＤゾーン選択回路におけるゾーンＺｎ２のスイッチ回路の回路図である。 図１３は、第１実施形態に係る半導体記憶装置の備えるＷＲ／ＲＤゾーン選択回路におけるゾーンＺｎ３のスイッチ回路の回路図である。 図１４は、第１実施形態に係る半導体記憶装置の備えるＷＲ／ＲＤゾーン選択回路におけるゾーンＺｎ４のスイッチ回路の回路図である。 図１５は、第１実施形態に係る半導体記憶装置の備えるＷＲ／ＲＤゾーン選択回路におけるゾーンＺｎ５のスイッチ回路の回路図である。 図１６は、第１実施形態に係る半導体記憶装置の備えるＷＲ／ＲＤゾーン選択回路におけるゾーンＺｎ６のスイッチ回路の回路図である。 図１７は、第１実施形態に係る半導体記憶装置の備えるＷＲ／ＲＤゾーン選択回路におけるゾーンＺｎ７のスイッチ回路の回路図である。 図１８は、第１実施形態に係る半導体記憶装置の備えるＷＬ選択回路におけるＥＲゾーン選択回路の回路図である。 図１９は、第１実施形態に係る半導体記憶装置の備えるＳＧ＿ＷＬＤ選択回路のブロック図である。 図２０は、第１実施形態に係る半導体記憶装置の備えるＳＧＤユニットにおけるＷＲ／ＲＤ選択回路の回路図である。 図２１は、第１実施形態に係る半導体記憶装置の備えるＳＧＤユニットにおけるＥＲ選択回路の回路図である。 図２２は、第１実施形態に係る半導体記憶装置の備えるＳＧＤユニットにおけるＵＳＧ選択回路の回路図である。 図２３は、第１実施形態に係る半導体記憶装置の備えるＳＧＳ＿ＷＬＤユニットにおけるＷＲ／ＲＤ選択回路の回路図である。 図２４は、第１実施形態に係る半導体記憶装置の備えるＳＧＳ＿ＷＬＤユニットにおけるＥＲ選択回路の回路図である。 図２５は、第１実施形態に係る半導体記憶装置の備えるＳＧＳ＿ＷＬＤユニットにおけるＵＳＧ選択回路の回路図である。 図２６は、第１実施形態に係る半導体記憶装置におけるプログラム動作時の各配線の電圧を示すタイミングチャートである。 図２７は、第１実施形態に係る半導体記憶装置におけるプログラムベリファイ動作時の各配線の電圧を示すタイミングチャートである。 図２８は、第１実施形態に係る半導体記憶装置における書き込み動作、読み出し動作、及び消去動作において、各レベルシフタに供給される電圧を示すテーブルである。 図２９は、第２実施形態の第１例に係る半導体記憶装置の備えるＷＬ選択回路のブロック図である。 図３０は、第２実施形態の第２例に係る半導体記憶装置の備えるＷＬ選択回路のブロック図である。 図３１は、第２実施形態の第３例に係る半導体記憶装置の備えるＷＬ選択回路のブロック図である。 図３２は、第２実施形態の第４例に係る半導体記憶装置の備えるＷＬ選択回路のブロック図である。 図３３は、第３実施形態の第１例に係る半導体記憶装置におけるプログラムベリファイ動作時の選択ワード線の放電経路を示す模式図である。 図３４は、第３実施形態の第１例に係る半導体記憶装置における書き込み動作時の選択ワード線ＷＬの電圧とレベルシフタの出力電圧を示すタイミングチャートである。 図３５は、第３実施形態の第１例に係る半導体記憶装置における書き込み動作、読み出し動作、及び消去動作において、各レベルシフタに供給される電圧を示すテーブルである。 図３６は、第３実施形態の第２例に係る半導体記憶装置におけるプログラムベリファイ動作時の選択ワード線の放電経路を示す模式図である。 図３７は、第３実施形態の第２例に係る半導体記憶装置における書き込み動作時の選択ワード線ＷＬの電圧とレベルシフタの出力電圧を示すタイミングチャートである。 図３８は、第３実施形態の第３例に係る半導体記憶装置におけるプログラムベリファイ動作時の選択ワード線の放電経路を示す模式図である。 図３９は、第３実施形態の第３例に係る半導体記憶装置における書き込み動作時の選択ワード線ＷＬの電圧とレベルシフタの出力電圧を示すタイミングチャートである。 図４０は、第３実施形態の第３例に係る半導体記憶装置における書き込み動作、読み出し動作、及び消去動作において、各レベルシフタに供給される電圧を示すテーブルである。 図４１は、第３実施形態の第４例に係る半導体記憶装置におけるプログラムベリファイ動作時の選択ワード線の放電経路を示す模式図である。 図４２は、第３実施形態の第４例に係る半導体記憶装置における書き込み動作時の選択ワード線ＷＬの電圧とレベルシフタの出力電圧を示すタイミングチャートである。 図４３は、第４実施形態に係る半導体記憶装置の備えるＳＧ＿ＷＬＤ選択回路のブロック図である。 図４４、第４実施形態に係る半導体記憶装置の備えるＳＧ＿ＷＬＤ選択回路におけるＶＳＳ選択回路の回路図である。 図４５は、第４実施形態に係る半導体記憶装置における非選択ストリングユニットＳＵに対応する選択ゲート線の放電経路を示す模式図である。

以下、実施形態につき図面を参照して説明する。この説明に際し、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

１．１ 構成
１．１．１ 半導体記憶装置の全体構成
まず、半導体記憶装置の全体構成について、図１を用いて説明する。なお、図１の例では、各ブロックの接続の一部を矢印線により示しているが、接続は、これに限定されない。

図１に示すように、半導体記憶装置１は、大まかにコア回路部２と周辺回路部３とを含む。

コア回路部２は、例えば１６個のプレーンＰＢ（ＰＢ０〜ＰＢ１５）を含む。プレーンＰＢは、後述するメモリセルアレイを含み、メモリセルトランジスタへのデータの書き込み動作及びメモリセルトランジスタからのデータの読み出し動作等を行うユニットである。プレーンＰＢ０〜ＰＢ１５は、互いに独立して動作可能であり、同時に動作することも可能である。本実施形態におけるプレーンＰＢ０〜ＰＢ１５は、同じ構成である。例えば、プレーンＰＢ０〜ＰＢ１５は、４行×４列のマトリクス状に配置される。図１の例では、プレーンＰＢ０、ＰＢ４、ＰＢ８、及びＰＢ１２が同じ列に順に配置され、プレーンＰＢ１、ＰＢ５、ＰＢ９、及びＰＢ１３が同じ列に順に配置される。同様に、プレーンＰＢ２、ＰＢ６、ＰＢ１０、及びＰＢ１４が同じ列に順に配置され、プレーンＰＢ３、ＰＢ７、ＰＢ１１、及びＰＢ１５が同じ列に順に配置される。なお、プレーンＰＢの個数及び配置は任意である。

周辺回路部３は、ロウドライバ１０、ロウドライバ制御回路１１、ＰＢ制御回路１２、電圧発生回路１３、及びシーケンサ１４を含む。

ロウドライバ１０は、ロウドライバ制御回路１１から送信される制御信号に基づいて、電圧発生回路１３から印加された電圧を、各プレーンＰＢに供給する。

ロウドライバ制御回路１１は、シーケンサ１４の制御及びアドレス情報（例えばページアドレス）に基づいて、ロウドライバ１０及び電圧発生回路１３を制御する。ロウドライバ制御回路１１は、ロウドライバ１０を制御する。より具体的には、ロウドライバ制御回路１１は、プレーンＰＢ内に設けられたロウ方向の配線（後述するワード線及び選択ゲート線等）に印加する電圧と印加するタイミングとを制御する。

電圧発生回路１３は、シーケンサ１４またはロウドライバ制御回路１１の制御により、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生する。例えば、電圧発生回路１３は、ロウ方向の配線に必要な電圧を、ロウドライバ１０に供給する。

ＰＢ制御回路１２は、シーケンサ１４の制御及びアドレス情報（例えば、プレーンアドレス、チャンクアドレス、ブロックアドレス、またはページアドレス等）に基づいて、プレーンＰＢ内のロウ方向の配線に接続された複数の回路を制御する。

シーケンサ１４は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ１４は、外部コントローラから入力される各種コマンドに基づいて、各プレーンＰＢにおける書き込み動作、読み出し動作、及び消去動作を制御する。

１．１．２ プレーンの構成
次に、プレーンＰＢの構成について、図２を用いて説明する。図２の例は、プレーンＰＢ０を示しているが、他のプレーンＰＢも同様である。

図２に示すように、プレーンＰＢは、メモリセルアレイ２０、２つのロウ選択回路２１Ａ及び２１Ｂ、及びセンスアンプ２５を含む。

メモリセルアレイ２０は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む例えば４個のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。各ブロックＢＬＫは、例えば４個のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。なお、メモリセルアレイ２０内のブロックＢＬＫの個数及びストリングユニットＳＵの個数は、任意である。ブロックＢＬＫの詳細については後述する。

ロウ選択回路２１Ａは、ブロックＢＬＫ０及びＢＬＫ２のロウ方向の配線に電圧を供給する。ロウ選択回路２１Ａは、ロウデコーダ２２Ａ、ＷＬ選択回路２３Ａ、及びＳＧ＿ＷＬＤ選択回路２４Ａを含む。

ロウデコーダ２２Ａは、アドレス情報をデコードし、ブロックＢＬＫ０またはＢＬＫ２を選択する。より具体的には、例えば、ロウデコーダ２２Ａは、ブロックＢＬＫ０が選択された場合、配線ＧＷＬ０〜ＧＷＬ９５、ＧＳＧＤ０〜ＧＳＧＤ３、ＧＳＧＳ、ＧＳＧＳＢ、及びＧＷＬＤ０〜ＧＷＬＤ５と、選択されたブロックＢＬＫ０に対応するワード線ＷＬ０〜ＷＬ９５、選択ゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ０、及びＳＧＳＢ、並びに、ダミーワード線ＷＬＤ０〜ＷＬＤ５とを電気的にそれぞれ接続する。ブロックＢＬＫ２が選択された場合も同様である。

ＷＬ選択回路２３Ａは、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに応じて、選択ブロックＢＬＫのワード線ＷＬに印加される電圧を、ロウデコーダ２２Ａに供給する。より具体的には、ＷＬ選択回路２３Ａの複数の入力端子は、配線ＣＧＡ＜１１：０＞、ＣＧＢ＜１１：０＞、ＣＧ０、ＣＧ９５、ＣＧＵ＜７：０＞、ＣＧＥ＜７：０＞、ＣＧ４７ｅ、ＣＧ４８ｅ、ＣＧ０ｅ、ＣＧ９５ｅ、及びＵＣＧを介して、ロウドライバ１０にそれぞれ接続される。ＷＬ選択回路２３Ａの複数の出力端子は、配線ＧＷＬ０〜ＧＷＬ９５を介してロウデコーダ２２Ａにそれぞれ接続される。そして、ＷＬ選択回路２３Ａは、ブロックＢＬＫ０またはＢＬＫ２が選択された場合、ロウデコーダ２２Ａとロウドライバ１０とを電気的に接続する。

ＳＧ＿ＷＬＤ選択回路２４Ａは、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに応じて、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ、及びＳＧＳＢ、並びにダミーワード線ＷＬＤ０〜ＷＬＤ５に印加される電圧を、ロウデコーダ２２Ａに供給する。より具体的には、ＳＧ＿ＷＬＤ選択回路２４Ａの複数の入力端子は、配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、ＳＧＳＢ＿ＳＥＬ、ＣＧ＿Ｄ＜５：０＞、ＳＧＤ＿ＳＥＬｅ、ＳＧＤ＿ＵＳＥＬｅ、ＳＧＳ＿ＳＥＬｅ、ＳＧＳＢ＿ＳＥＬｅ、ＣＧ＿Ｄｅ＜５：０＞、及びＵＳＧを介して、ロウドライバ１０にそれぞれ接続される。ＳＧ＿ＷＬＤ選択回路２４Ａの複数の出力端子は、配線ＧＳＧＤ０〜ＧＳＧＤ３、ＧＳＧＳ、ＧＳＧＳＢ、及びＧＷＬＤ０〜ＧＷＬＤ５を介してロウデコーダ２２Ａにそれぞれ接続される。そして、ＳＧ＿ＷＬＤ選択回路２４Ａは、ブロックＢＬＫ０またはＢＬＫ２が選択された場合、ロウデコーダ２２Ａとロウドライバ１０とを電気的に接続する。

ロウ選択回路２１Ｂは、ブロックＢＬＫ１及びＢＬＫ３のロウ方向の配線に電圧を供給する。ロウ選択回路２１Ｂは、ロウ選択回路２１Ａと同様の構成を有しており、ロウデコーダ２２Ｂ、ＷＬ選択回路２３Ｂ、及びＳＧ＿ＷＬＤ選択回路２４Ｂを含む。以下、ロウ選択回路２１Ａ及び２１Ｂのいずれかを限定しない場合は、ロウ選択回路２１と表記する。

ロウデコーダ２２Ｂは、ロウデコーダ２２Ａと同様の構成を有しており、アドレス情報をデコードして、ブロックＢＬＫ１またはＢＬＫ３を選択する。以下、ロウデコーダ２２Ａ及び２２Ｂのいずれかを限定しない場合は、ロウデコーダ２２と表記する。

ＷＬ選択回路２３Ｂは、ＷＬ選択回路２３Ａと同様の構成を有しており、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに応じて、選択ブロックＢＬＫのワード線ＷＬに印加される電圧を、ロウデコーダ２２Ｂに供給する。以下、ＷＬ選択回路２３Ａ及び２３Ｂのいずれかを限定しない場合は、ＷＬ選択回路２３と表記する。

ＳＧ＿ＷＬＤ選択回路２４Ｂは、ＳＧ＿ＷＬＤ選択回路２４Ａと同様の構成を有しており、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに応じて、選択ブロックＢＬＫの選択ゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ、及びＳＧＳＢ、並びにダミーワード線ＷＬＤ０〜ＷＬＤ５に印加される電圧を、ロウデコーダ２２Ｂに供給する。以下、ＳＧ＿ＷＬＤ選択回路２４Ａ及び２４Ｂのいずれかを限定しない場合は、ＳＧ＿ＷＬＤ選択回路２４と表記する。

センスアンプ２５は、読み出し時には、複数のビット線ＢＬに読み出されたデータをセンスする。また書き込み時には、ビット線ＢＬを介して書き込みデータをメモリセルトランジスタに転送する。

１．１．３ メモリセルアレイの構成
次に、メモリセルアレイ２０の構成について、図３を用いて説明する。図３の例は、ブロックＢＬＫ０を示しているが、他のブロックＢＬＫも同様である。

ブロックＢＬＫ０は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリングＮＳを備えている。ＮＡＮＤストリングＮＳの各々は、例えば９６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ９５）、６個のダミーメモリセルトランジスタＭＴＤ０〜ＭＴＤ５、選択トランジスタＳＴ１、並びに２個の選択トランジスタＳＴ２（ＳＴ２ａ及びＳＴ２ｂ）を含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ９５のいずれかを限定しない場合は、メモリセルトランジスタＭＴと表記する。また、ダミーメモリセルトランジスタＭＴＤ０〜ＭＴＤ５のいずれかを限定しない場合は、ダミーメモリセルトランジスタＭＴＤと表記する。

メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、制御ゲートと電荷蓄積層とを含む。メモリセルトランジスタＭＴは、データを不揮発に保持する。ダミーメモリセルトランジスタＭＴＤは、メモリセルトランジスタＭＴと同じ構成であるが、ダミーとして用いられ、データの保持には使用されない。

なお、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。また、メモリセルトランジスタＭＴの個数は、８個や１６個、３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、ダミーメモリセルトランジスタＭＴＤ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、任意である。選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上あればよい。

メモリセルトランジスタＭＴ、ダミーメモリセルトランジスタＭＴＤ、選択トランジスタＳＴ１、並びに選択トランジスタＳＴ２ａ及びＳＴ２ｂは、その電流経路が直列に接続されている。より具体的には、選択トランジスタＳＴ２ｂ、選択トランジスタＳＴ２ａ、ダミーメモリセルトランジスタＭＴＤ０及びＭＴＤ１、メモリセルトランジスタＭＴ０〜ＭＴ４７、ダミーメモリセルトランジスタＭＴＤ２及びＭＴＤ３、メモリセルトランジスタＭＴ４８〜ＭＴ９５、ダミーメモリセルトランジスタＭＴＤ４及びＭＴＤ５、並びに選択トランジスタＳＴ１は、その電流経路が直列に接続される。そして、選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬに接続され、選択トランジスタＳＴ２ｂのソースは、ソース線ＳＬに接続されている。

ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。以下、選択ゲート線ＳＧＤ０〜ＳＧＤ３のいずれかを限定しない場合は、選択ゲート線ＳＧＤと表記する。

ストリングユニットＳＵ０〜ＳＵ３内の複数の選択トランジスタＳＴ２ａのゲートは、選択ゲート線ＳＧＳに共通に接続され、複数の選択トランジスタＳＴ２ｂのゲートは、選択ゲート線ＳＧＳＢに共通に接続される。

なお、ストリングユニットＳＵ０〜ＳＵ３に対応する選択ゲート線ＳＧＳ０〜ＳＧＳ３及びＳＧＳＢ０〜ＳＧＳＢ３が設けられてもよい。この場合、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ２ａのゲートは、選択ゲート線ＳＧＳ０に共通に接続され、複数の選択トランジスタＳＴ２ｂのゲートは、選択ゲート線ＳＧＳＢ０に共通に接続される。同様に、ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ２ａのゲートは、選択ゲート線ＳＧＳ１に共通に接続され、複数の選択トランジスタＳＴ２ｂのゲートは、選択ゲート線ＳＧＳＢ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ２ａのゲートは、選択ゲート線ＳＧＳ２に共通に接続され、複数の選択トランジスタＳＴ２ｂのゲートは、選択ゲート線ＳＧＳＢ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ２ａのゲートは、選択ゲート線ＳＧＳ３に共通に接続され、複数の選択トランジスタＳＴ２ｂのゲートは、選択ゲート線ＳＧＳＢ３に共通に接続される。

ブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴ０〜ＭＴ９５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ９５に共通接続される。ブロックＢＬＫ内にあるダミーメモリセルトランジスタＭＴＤ０〜ＭＴＤ５の制御ゲートは、それぞれダミーワード線ＷＬＤ０〜ＷＬＤ５に共通に接続される。以下、ワード線ＷＬ０〜ＷＬ９５のいずれかを限定しない場合は、ワード線ＷＬと表記する。ダミーワード線ＷＬＤ０〜ＷＬＤ５のいずれかを限定しない場合は、ダミーワード線ＷＬＤと表記する。

ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ０〜ＢＬ（Ｌ−１、但しＬは２以上の整数）に接続される。以下、ビット線ＢＬ０〜ＢＬ（Ｌ−１）のいずれかを限定しない場合は、ビット線ＢＬと表記する。各ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２ｂのソースは、ソース線ＳＬに共通に接続されている。つまり、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ２０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。

データの書き込み動作及び読み出し動作は、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して一括して行われる。

なお、メモリセルアレイ２０の構成についてはその他の構成であってもよい。すなわちメモリセルアレイ２０の構成については、例えば、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層型不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１．１．４ メモリセルアレイの断面構成
次に、メモリセルアレイ２０の断面構成について、図４を用いて説明する。なお、図４の例では、絶縁膜の一部が省略されている。また、説明を簡略化するため、メモリピラーＭＰ上に形成されるコンタクト及びコンタクトと接続されるビット線ＢＬが省略されている。

図４に示すように、半導体基板３００上には、絶縁層３０１が形成されている。絶縁層３０１には、例えばシリコン酸化膜（ＳｉＯ_２）が用いられる。絶縁層３０１が形成されている領域、すなわち半導体基板３００とソース線ＳＬとの間には、例えば、ロウ選択回路２１Ａ及び２１Ｂ、並びにセンスアンプ２５等のプレーンＰＢ内の回路が設けられてもよい。

絶縁層３０１上には、ソース線ＳＬとして機能する導電層３０２が積層されている。導電層３０２は、導電材料により構成され、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、タングステンナイトライド（ＷＮ）等の金属材料、または、シリコン（Ｓｉ）等の半導体に不純物を添加したｎ型半導体等が用いられてもよい。

導電層３０２上方には、図示せぬ絶縁層を介在させて、選択ゲート線ＳＧＳＢとして機能する配線層３０３が形成される。更に、配線層３０３の上方には、選択ゲート線ＳＧＳとして機能する配線層３０４が形成されている。

配線層３０４の上方には、下層から順に、ダミーワード線ＷＬＤ０及びＷＬＤ１、ワード線ＷＬ０〜ＷＬ４７、ダミーワード線ＷＬＤ２及びＷＬＤ３、ワード線ＷＬ４８〜ＷＬ９５、並びにダミーワード線ＷＬＤ４及びＷＬＤ５としてそれぞれ機能する１０２層の配線層３０５が離間して積層されている。

最上層の配線層３０５の上方には、選択ゲート線ＳＧＤとして機能する配線層３０６が形成されている。

配線層３０３〜３０６には、導電材料として、例えば、Ｗ等の金属材料、ｎ型半導体、またはｐ型半導体等が用いられてもよい。

１０５層の配線層３０３〜３０６を貫通して、底面が導電層３０２に達するメモリピラーＭＰが形成されている。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。

メモリピラーＭＰは、コア層３０７、半導体層３０８、トンネル絶縁膜３０９、電荷蓄積層３１０、及びブロック絶縁膜３１１、及びキャップ層３１２を含む。

より具体的には、１０５層の配線層３０３〜３０６を貫通して導電層３０２に達するメモリホールＭＨが形成されている。メモリホールＭＨの側面の一部及び底面にはブロック絶縁膜３１１、電荷蓄積層３１０、及びトンネル絶縁膜３０９が順次形成されている。メモリホールＭＨの内部は半導体層３０８及びコア層３０７により埋め込まれており、半導体層３０８及びコア層３０７上には、キャップ層３１２が設けられている。半導体層３０８は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２（ＳＴ２ａ及びＳＴ２ｂ）のチャネルが形成される領域である。導電層３０２内において、メモリホールＭＨの側面に形成された、ブロック絶縁膜３１１、電荷蓄積層３１０、及びトンネル絶縁膜３０９の一部が除去されている。これにより、半導体層３０８の側面の一部は、導電層３０２と接している。

メモリピラーＭＰの一部とワード線ＷＬ０〜ＷＬ９５として機能する配線層３０５とにより、メモリセルトランジスタＭＴ０〜ＭＴ９５が構成される。同様に、メモリピラーＭＰの一部とダミーワード線ＷＬＤ０〜ＷＬＤ５として機能する配線層３０５とにより、ダミーメモリセルトランジスタＭＴＤ0〜ＭＴＤ５が構成される。メモリピラーＭＰの一部と選択ゲート線ＳＧＳＢとして機能する配線層３０３とにより、選択トランジスタＳＴ２ｂが構成される。メモリピラーＭＰの一部と選択ゲート線ＳＧＳとして機能する配線層３０４とにより、選択トランジスタＳＴ２ａが構成される。メモリピラーＭＰの一部と選択ゲート線ＳＧＤとして機能する配線層３０６とにより、選択トランジスタＳＴ１が構成される。

ブロック絶縁膜３１１、トンネル絶縁膜３０９、コア層３０７には、例えばＳｉＯ_２が用いられる。電荷蓄積層３１０には、例えば、シリコン窒化膜（ＳｉＮ）が用いられる。半導体層３０８には、例えばポリシリコンが用いられる。キャップ層３１２には、導電材料として、例えば、ｎ型半導体等が用いられてもよい。

なお、メモリピラーＭＰは、２段以上の積層構造であってもよい。

１．１．５ ロウドライバの構成
次に、ロウドライバ１０の構成について、図５を用いて説明する。

ロウドライバ１０は、書き込み／読み出し動作用ドライバユニット１５、消去動作用ドライバユニット１６、及び共通ドライバユニット１７を含む。

書き込み／読み出し動作用ドライバユニット１５は、書き込み動作及び読み出し動作に用いられる。書き込み／読み出し動作用ドライバユニット１５は、ＣＧＡドライバ３０、ＣＧＢドライバ３１、ＣＧ０／ＣＧ９５ドライバ３２、ＣＧＵドライバ３３、ＣＧ＿Ｄドライバ３４、ＳＧＤ＿ＳＥＬドライバ３５、ＳＧＤ＿ＵＳＥＬドライバ３６、ＳＧＳ＿ＳＥＬドライバ３７、ＳＧＳＢ＿ＳＥＬドライバ３８、ＰＲＥＭＵＸドライバ３９、ＶＢＳＴドライバ４０、及びＶＣＧＳＥＬドライバ４１を含む。

ＣＧＡドライバ３０は、書き込み動作及び読み出し動作の対象となる選択ブロックＢＬＫに対応する複数のワード線ＷＬ（例えば、ワード線ＷＬ１〜ＷＬ９４のいずれか）に印加される電圧を供給する。ＣＧＡドライバ３０は、電圧発生回路１３、ＰＲＥＭＵＸドライバ３９、及びＶＣＧＳＥＬドライバ４１から供給された電圧を、１２本の配線ＣＧＡ＜１１：０＞に印加する。配線ＣＧＡ＜１１：０＞は、各プレーンＰＢに接続されている。配線ＣＧＡ＜１１：０＞は、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応する複数のワード線ＷＬに電気的に接続される。以下、１２本の配線ＣＧＡ＜１１：０＞のいずれかを限定しない場合は、配線ＣＧＡと表記する。なお、ＣＧＡドライバ３０と各プレーンＰＢとを接続する配線ＣＧＡの本数は任意である。

ＣＧＢドライバ３１は、ＣＧＡドライバ３０と同様に、選択ブロックＢＬＫに対応する複数のワード線ＷＬ（例えば、ワード線ＷＬ１〜ＷＬ９４のいずれか）に印加される電圧を供給する。ＣＧＢドライバ３１は、電圧発生回路１３、ＰＲＥＭＵＸドライバ３９、及びＶＣＧＳＥＬドライバ４１から供給された電圧を、１２本の配線ＣＧＢ＜１１：０＞に印加する。配線ＣＧＢ＜１１：０＞は、各プレーンＰＢに接続されている。配線ＣＧＢ＜１１：０＞は、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応する複数のワード線ＷＬに電気的に接続される。以下、１２本の配線ＣＧＢ＜１１：０＞のいずれかを限定しない場合は、配線ＣＧＢと表記する。なお、ＣＧＢドライバ３１と各プレーンＰＢとを接続する配線ＣＧＢの本数は任意である。

ＣＧ０／ＣＧ９５ドライバ３２は、選択ブロックＢＬＫに対応するワード線ＷＬ０及びＷＬ９５に印加される電圧を供給する。ＣＧ０／ＣＧ９５ドライバ３２は、電圧発生回路１３、ＰＲＥＭＵＸドライバ３９、及びＶＣＧＳＥＬドライバ４１から供給された電圧を、配線ＣＧ０及びＣＧ９５に印加する。配線ＣＧ０及びＣＧ９５は、各プレーンＰＢに接続されている。配線ＣＧ０及びＣＧ９５は、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応するワード線ＷＬ０及びＷＬ９５に電気的に接続される。

ＣＧＵドライバ３３は、選択ブロックＢＬＫに対応する非選択ワード線ＷＬに印加される電圧を供給する。ＣＧＵドライバ３３は、電圧発生回路１３及びＰＲＥＭＵＸドライバ３９から供給された電圧を、８本の配線ＣＧＵ＜７：０＞に印加する。配線ＣＧＵ＜７：０＞は、各プレーンＰＢに接続されている。配線ＣＧＵ＜７：０＞は、ロウ選択回路２１Ａまたは２１Ｂを介して、配線ＣＧＡ＜１１：０＞、配線ＣＧＢ＜１１：０＞、並びに配線ＣＧ０及びＣＧ９５が接続されていない選択ブロックＢＬＫ内の非選択ワード線ＷＬに電気的に接続される。以下、８本の配線ＣＧＵ＜７：０＞のいずれかを限定しない場合は、配線ＣＧＵと表記する。

ＣＧ＿Ｄドライバ３４は、選択ブロックＢＬＫに対応するダミーワード線ＷＬＤ０〜ＷＬＤ５に印加される電圧を供給する。ＣＧ＿Ｄドライバ３４は、電圧発生回路１３、ＰＲＥＭＵＸドライバ３９、及びＶＣＧＳＥＬドライバ４１から供給された電圧を、６本の配線ＣＧ＿Ｄ＜５：０＞に印加する。配線ＣＧ＿Ｄ＜５：０＞は、各プレーンＰＢに接続されている。配線ＣＧ＿Ｄ＜５：０＞は、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応するダミーワード線ＷＬＤ０〜ＷＬＤ５に電気的に接続される。以下、６本の配線ＣＧ＿Ｄ＜５：０＞のいずれかを限定しない場合は、配線ＣＧ＿Ｄと表記する。なお、ダミーワード線ＷＬＤが設けられていない場合、ＣＧ＿Ｄドライバ３４は、廃されてもよい。

ＳＧＤ＿ＳＥＬドライバ３５は、選択ブロックＢＬＫ内の選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに印加される電圧を供給する。ＳＧＤ＿ＳＥＬドライバ３５は、電圧発生回路１３、ＰＲＥＭＵＸドライバ３９、及びＶＣＧＳＥＬドライバ４１から供給された電圧を、配線ＳＧＤ＿ＳＥＬに印加する。配線ＳＧＤ＿ＳＥＬは、各プレーンＰＢに接続されている。配線ＳＧＤ＿ＳＥＬは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫの選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電気的に接続される。

ＳＧＤ＿ＵＳＥＬドライバ３６は、選択ブロックＢＬＫ内の非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに印加される電圧を供給する。ＳＧＤ＿ＵＳＥＬドライバ３６は、電圧発生回路１３、ＰＲＥＭＵＸドライバ３９、及びＶＣＧＳＥＬドライバ４１から供給された電圧を、配線ＳＧＤ＿ＵＳＥＬに印加する。配線ＳＧＤ＿ＵＳＥＬは、各プレーンＰＢに接続されている。配線ＳＧＤ＿ＵＳＥＬは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫ内の非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電気的に接続される。

ＳＧＳ＿ＳＥＬドライバ３７は、選択ブロックＢＬＫ内に対応する選択ゲート線ＳＧＳに印加される電圧を供給する。ＳＧＳ＿ＳＥＬドライバ３７は、電圧発生回路１３、ＰＲＥＭＵＸドライバ３９、及びＶＣＧＳＥＬドライバ４１から供給された電圧を、配線ＳＧＳ＿ＳＥＬに印加する。配線ＳＧＳ＿ＳＥＬは、各プレーンＰＢに接続されている。配線ＳＧＳ＿ＳＥＬは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応する選択ゲート線ＳＧＳに電気的に接続される。

ＳＧＳＢ＿ＳＥＬドライバ３８は、選択ブロックＢＬＫ内に対応する選択ゲート線ＳＧＳＢに印加される電圧を供給する。ＳＧＳＢ＿ＳＥＬドライバ３８は、電圧発生回路１３、ＰＲＥＭＵＸドライバ３９、及びＶＣＧＳＥＬドライバ４１から供給された電圧を、配線ＳＧＳＢ＿ＳＥＬに印加する。配線ＳＧＳＢ＿ＳＥＬは、各プレーンＰＢに接続されている。配線ＳＧＳＢ＿ＳＥＬは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応する選択ゲート線ＳＧＳＢに電気的に接続される。

ＰＲＥＭＵＸドライバ３９は、電圧発生回路１３から供給された複数の電圧のうち少なくとも１つを選択して、ＣＧＡドライバ３０、ＣＧＢドライバ３１、ＣＧ０／ＣＧ９５ドライバ３２、ＣＧＵドライバ３３、ＣＧ＿Ｄドライバ３４、ＳＧＤ＿ＳＥＬドライバ３５、ＳＧＤ＿ＵＳＥＬドライバ３６、ＳＧＳ＿ＳＥＬドライバ３７、及びＳＧＳＢ＿ＳＥＬドライバ３８に供給する。

ＶＣＧＳＥＬドライバ４１は、電圧発生回路１３から供給された、書き込み動作及び読み出し動作に必要な比較的高い電圧をＣＧＡドライバ３０、ＣＧＢドライバ３１、ＣＧ０／ＣＧ９５ドライバ３２、ＣＧ＿Ｄドライバ３４、ＳＧＤ＿ＳＥＬドライバ３５、ＳＧＤ＿ＵＳＥＬドライバ３６、ＳＧＳ＿ＳＥＬドライバ３７、及びＳＧＳＢ＿ＳＥＬドライバ３８に供給する。ＶＣＧＳＥＬドライバ４１は、高電圧に対応したスイッチ素子及びレベルシフタＬＳＴＰを含む。

ＶＢＳＴドライバ４０は、電圧発生回路１３から供給された、ＶＣＧＳＥＬドライバ４１を駆動させるのに必要な比較的高い電圧をＶＣＧＳＥＬドライバ４１に供給する。ＶＢＳＴドライバ４０は、高電圧に対応したスイッチ素子及びレベルシフタＬＳＴＰを含む。

次に、消去動作用ドライバユニット１６について説明する。

消去動作用ドライバユニット１６は、消去動作に用いられる。消去動作用ドライバユニット１６は、ＣＧＥドライバ４２、ＣＧ４７ｅ／ＣＧ４８ｅドライバ４３、ＣＧ０ｅ／ＣＧ９５ｅドライバ４４、ＣＧ＿Ｄｅドライバ４５、ＳＧＤ＿ＳＥＬｅドライバ４６、ＳＧＤ＿ＵＳＥＬｅドライバ４７、ＳＧＳ＿ＳＥＬｅドライバ４８、ＳＧＳＢ＿ＳＥＬｅドライバ４９、及びＰＲＥＭＵＸドライバ５０を含む。

ＣＧＥドライバ４２は、消去動作の対象となる選択ブロックＢＬＫに対応する複数のワード線ＷＬ（例えば、ワード線ＷＬ１〜ＷＬ４６、及びＷＬ４９〜ＷＬ９４のいずれか）に印加される電圧を供給する。ＣＧＥドライバ４２は、電圧発生回路１３及びＰＲＥＭＵＸドライバ５０から供給された電圧を、８本の配線ＣＧＥ＜７：０＞に印加する。配線ＣＧＥ＜７：０＞は、各プレーンＰＢに接続されている。配線ＣＧＥ＜７：０＞は、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応する複数のワード線ＷＬに電気的に接続される。以下、８本の配線ＣＧＥ＜７：０＞のいずれかを限定しない場合は、配線ＣＧＥと表記する。なお、８本の配線ＣＧＥ＜７：０＞と各プレーンＰＢとを接続する配線ＣＧＥの本数は任意である。

ＣＧ４７ｅ／ＣＧ４８ｅドライバ４３は、選択ブロックＢＬＫに対応するワード線ＷＬ４７及びＷＬ４８に印加される電圧を供給する。ＣＧ４７ｅ／ＣＧ４８ｅドライバ４３は、電圧発生回路１３及びＰＲＥＭＵＸドライバ５０から供給された電圧を、配線ＣＧ４７ｅ及びＣＧ４８ｅに印加する。配線ＣＧ４７ｅ及びＣＧ４８ｅは、各プレーンＰＢに接続されている。配線ＣＧ４７ｅ及びＣＧ４８ｅは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応するワード線ＷＬ４７及びＷＬ４８に電気的に接続される。

ＣＧ０ｅ／ＣＧ９５ｅドライバ４４は、選択ブロックＢＬＫに対応するワード線ＷＬ０及びＷＬ９５に印加される電圧を供給する。ＣＧ０ｅ／ＣＧ９５ｅドライバ４４は、電圧発生回路１３及びＰＲＥＭＵＸドライバ５０から供給された電圧を、配線ＣＧ０ｅ及びＣＧ９５ｅに印加する。配線ＣＧ０ｅ及びＣＧ９５ｅは、各プレーンＰＢに接続されている。配線ＣＧ０ｅ及びＣＧ９５ｅは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応するワード線ＷＬ０及びＷＬ９５に電気的に接続される。

ＣＧ＿Ｄｅドライバ４５は、選択ブロックＢＬＫに対応するダミーワード線ＷＬＤ０〜ＷＬＤ５に印加される電圧を供給する。ＣＧ＿Ｄｅドライバ４５は、電圧発生回路１３及びＰＲＥＭＵＸドライバ５０から供給された電圧を、６本の配線ＣＧ＿Ｄｅ＜５：０＞に印加する。配線ＣＧ＿Ｄｅ＜５：０＞は、各プレーンＰＢに接続されている。配線ＣＧ＿Ｄｅ＜５：０＞は、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応するダミーワード線ＷＬＤ０〜ＷＬＤ５に電気的に接続される。以下、６本の配線ＣＧ＿Ｄｅ＜５：０＞のいずれかを限定しない場合は、配線ＣＧ＿Ｄｅと表記する。なお、ダミーワード線ＷＬＤが設けられていない場合、ＣＧ＿Ｄｅドライバ４５は、廃されてもよい。

ＳＧＤ＿ＳＥＬｅドライバ４６は、選択ブロックＢＬＫ内の選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに印加される電圧を供給する。ＳＧＤ＿ＳＥＬｅドライバ４６は、電圧発生回路１３及びＰＲＥＭＵＸドライバ５０から供給された電圧を、配線ＳＧＤ＿ＳＥＬｅに印加する。配線ＳＧＤ＿ＳＥＬｅは、各プレーンＰＢに接続されている。配線ＳＧＤ＿ＳＥＬｅは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫの選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電気的に接続される。

ＳＧＤ＿ＵＳＥＬｅドライバ４７は、選択ブロックＢＬＫ内の非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに印加される電圧を供給する。ＳＧＤ＿ＵＳＥＬｅドライバ４７は、電圧発生回路１３及びＰＲＥＭＵＸドライバ５０から供給された電圧を、配線ＳＧＤ＿ＵＳＥＬｅに印加する。配線ＳＧＤ＿ＵＳＥＬｅは、各プレーンＰＢに接続されている。配線ＳＧＤ＿ＵＳＥＬｅは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫ内の非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電気的に接続される。

ＳＧＳ＿ＳＥＬｅドライバ４８は、選択ブロックＢＬＫ内に対応する選択ゲート線ＳＧＳに印加される電圧を供給する。ＳＧＳ＿ＳＥＬｅドライバ４８は、電圧発生回路１３及びＰＲＥＭＵＸドライバ５０から供給された電圧を、配線ＳＧＳ＿ＳＥＬｅに印加する。配線ＳＧＳ＿ＳＥＬｅは、各プレーンＰＢに接続されている。配線ＳＧＳ＿ＳＥＬｅは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応する選択ゲート線ＳＧＳに電気的に接続される。

ＳＧＳＢ＿ＳＥＬｅドライバ４９は、選択ブロックＢＬＫ内に対応する選択ゲート線ＳＧＳＢに印加される電圧を供給する。ＳＧＳＢ＿ＳＥＬｅドライバ４９は、電圧発生回路１３及びＰＲＥＭＵＸドライバ５０から供給された電圧を、配線ＳＧＳＢ＿ＳＥＬｅに印加する。配線ＳＧＳＢ＿ＳＥＬｅは、各プレーンＰＢに接続されている。配線ＳＧＳＢ＿ＳＥＬｅは、ロウ選択回路２１Ａまたは２１Ｂを介して、選択ブロックＢＬＫに対応する選択ゲート線ＳＧＳＢに電気的に接続される。

ＰＲＥＭＵＸドライバ５０は、ＰＲＥＭＵＸドライバ３９と同様に、電圧発生回路１３から供給された複数の電圧のうち少なくとも１つを選択して、ＣＧＥドライバ４２、ＣＧ４７ｅ／ＣＧ４８ｅドライバ４３、ＣＧ０ｅ／ＣＧ９５ｅドライバ４４、ＣＧ＿Ｄｅドライバ４５、ＳＧＤ＿ＳＥＬｅドライバ４６、ＳＧＤ＿ＵＳＥＬｅドライバ４７、ＳＧＳ＿ＳＥＬｅドライバ４８、及びＳＧＳＢ＿ＳＥＬｅドライバ４９に供給する。

次に、共通ドライバユニット１７について説明する。

共通ドライバユニット１７は、ＵＣＧドライバ５１及びＵＳＧドライバ５２を含む。

ＵＣＧドライバ５１は、非選択ブロックＢＬＫに対応するワード線ＷＬに印加される電圧を供給する。ＵＣＧドライバ５１は、電圧発生回路１３から供給された電圧を、配線ＵＣＧに印加する。配線ＵＣＧは、各プレーンＰＢに接続されている。配線ＵＣＧは、ロウ選択回路２１Ａまたは２１Ｂを介して、非選択ブロックＢＬＫ内のワード線ＷＬに電気的に接続される。

ＵＳＧドライバ５２は、非選択ブロックＢＬＫ内の非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ、ＳＧＳ、及びＳＧＳＢに印加される電圧を供給する。ＵＳＧドライバ５２は、電圧発生回路１３から供給された電圧を、配線ＵＳＧに印加する。配線ＵＳＧは、各プレーンＰＢに接続されている。配線ＵＳＧは、ロウ選択回路２１Ａまたは２１Ｂを介して、配線ＳＧＤ＿ＳＥＬ、ＳＧＤ＿ＵＳＥＬ、ＳＧＳ＿ＳＥＬ、ＳＧＳＢ＿ＳＥＬ、ＳＧＤ＿ＳＥＬｅ、ＳＧＤ＿ＵＳＥＬｅ、ＳＧＳ＿ＳＥＬｅ、及びＳＧＳＢ＿ＳＥＬｅが接続されていない非選択ブロックＢＬＫ内の非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ、ＳＧＳ、及びＳＧＳＢに電気的に接続される。

１．１．６ ロウ選択回路の構成
次に、ロウ選択回路の構成について説明する。以下では、ロウ選択回路２１Ａの構成を中心に説明するが、ロウ選択回路２１Ｂも同様である。

１．１．６．１ ロウデコーダの構成について
まず、ロウデコーダ２２の構成について、図６を用いて説明する。図６の例は、ロウデコーダ２２Ａを示しているが、ロウデコーダ２２Ｂも同じ構成をしている。以下の説明では、トランジスタのソース及びドレインのいずれかを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と呼び、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」あるいは単に「他端」と呼ぶ。

図６に示すように、ロウデコーダ２２Ａは、ＢＬＫ０デコーダ６０、ＢＬＫ２デコーダ６１、１０８個の高耐圧ｎチャネルＭＯＳトランジスタ６２（６２＿０〜６２＿９５、６２＿Ｄ０〜６２＿Ｄ５、６２＿ＳＤ０〜６２＿ＳＤ３、６２＿ＳＳ、及び６２＿ＳＳＢ）、及び１０８個の高耐圧ｎチャネルＭＯＳトランジスタ６３（６３＿０〜６３＿９５、６３＿Ｄ０〜６３＿Ｄ５、６３＿ＳＤ０〜６３＿ＳＤ３、６３＿ＳＳ、及び６３＿ＳＳＢ）を含む。

ＢＬＫ０デコーダ６０は、アドレス情報ＡＤＤ（例えばブロックアドレス）をデコードする。そして、ＢＬＫ０デコーダ６０は、デコード結果に応じて、対応するトランジスタ６２のオン／オフ状態を制御する。

より具体的には、ＢＬＫ０デコーダ６０は、ブロックＢＬＫ０が選択された場合、トランジスタ６２（６２＿０〜６２＿９５、６２＿Ｄ０〜６２＿Ｄ５、６２＿ＳＤ０〜６２＿ＳＤ３、６２＿ＳＳ、及び６２＿ＳＳＢ）をオン状態にする。これにより、配線ＧＷＬ０〜ＧＷＬ９５、ＧＷＬＤ０〜ＧＷＬＤ５、ＧＳＧＤ０〜ＧＳＧＤ３、ＧＳＧＳ、及びＧＳＧＳＢと、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ９５、ダミーワード線ＷＬＤ０〜ＷＬＤ５、並びに選択ゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ、及びＳＧＳＢとが電気的に接続される。

ＢＬＫ２デコーダ６１は、アドレス情報ＡＤＤ（例えばブロックアドレス）をデコードする。そして、ＢＬＫ２デコーダ６１は、デコード結果に応じて、対応するトランジスタ６３のオン／オフ状態を制御する。

より具体的には、ＢＬＫ２デコーダ６１は、ブロックＢＬＫ２が選択された場合、トランジスタ６３（６３＿０〜６３＿９５、６３＿Ｄ０〜６３＿Ｄ５、６３＿ＳＤ０〜６３＿ＳＤ３、６３＿ＳＳ、及び６３＿ＳＳＢ）をオン状態にする。これにより、配線ＧＷＬ０〜ＧＷＬ９５、ＧＷＬＤ０〜ＧＷＬＤ５、ＧＳＧＤ０〜ＧＳＧＤ３、ＧＳＧＳ、及びＧＳＧＳＢと、対応するブロックＢＬＫ２のワード線ＷＬ０〜ＷＬ９５、ダミーワード線ＷＬＤ０〜ＷＬＤ５、並びに選択ゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ、及びＳＧＳＢとが電気的に接続される。

トランジスタ６２＿０〜６２＿９５は、配線ＧＷＬ０〜ＧＷＬ９５と、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ９５とをそれぞれ接続するスイッチング素子として機能する。トランジスタ６２＿０〜６２＿９５の一端は、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ９５にそれぞれ接続され、他端は、配線ＧＷＬ０〜ＧＷＬ９５にそれぞれ接続される。また、トランジスタ６２＿０〜６２＿９５のゲートは、ＢＬＫ０デコーダ６０に共通に接続される。

トランジスタ６２＿Ｄ０〜６２＿Ｄ５は、配線ＧＷＬＤ０〜ＧＷＬＤ５と、対応するブロックＢＬＫ０のダミーワード線ＷＬＤ０〜ＷＬＤ５とをそれぞれ接続するスイッチング素子として機能する。トランジスタ６２＿Ｄ０〜６２＿Ｄ５の一端は、対応するブロックＢＬＫ０のダミーワード線ＷＬＤ０〜ＷＬＤ５にそれぞれ接続され、他端は、配線ＧＷＬＤ０〜ＧＷＬＤ５にそれぞれ接続される。また、トランジスタ６２＿Ｄ０〜６２＿Ｄ５のゲートは、ＢＬＫ０デコーダ６０に共通に接続される。

トランジスタ６２＿ＳＤ０〜６２＿ＳＤ３は、配線ＧＳＧＤ０〜ＧＳＧＤ３と、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３とをそれぞれ接続するスイッチング素子として機能する。トランジスタ６２＿ＳＤ０〜６２＿ＳＤ３の一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続され、他端は、配線ＧＳＧＤ０〜ＧＳＧＤ３にそれぞれ接続される。また、トランジスタ６２＿ＳＤ０〜６２＿ＳＤ３のゲートは、ＢＬＫ０デコーダ６０に共通に接続される。

トランジスタ６２＿ＳＳ及び６２＿ＳＳＢは、配線ＧＳＧＳ及びＧＳＧＳＢと、対応するブロックＢＬＫ０の選択ゲート線ＳＧＳ及びＳＧＳＢとをそれぞれ接続するスイッチング素子として機能する。トランジスタ６２＿ＳＳ及び６２＿ＳＳＢの一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＳ及びＳＧＳＢに接続され、他端は、配線ＧＳＧＳ及びＧＳＧＳＢに接続される。また、トランジスタ６２＿ＳＳ及び６２＿ＳＳＢのゲートは、ＢＬＫ０デコーダ６０に接続される。

なお、例えば接地電圧（ＶＳＳ）配線と、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ、及びＳＧＳＢとをそれぞれ接続するトランジスタが設けられてもよい。この場合、ＢＬＫ０デコーダ６０の反転信号が、各トランジスタのゲートに入力される。

トランジスタ６３の構成は、トランジスタ６２と同様である。

トランジスタ６３＿０〜６３＿９５の一端は、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ９５にそれぞれ接続され、他端は、配線ＧＷＬ０〜ＧＷＬ９５にそれぞれ接続される。また、トランジスタ６３＿０〜６３＿９５のゲートは、ＢＬＫ２デコーダ６１に共通に接続される。

トランジスタ６３＿Ｄ０〜６３＿Ｄ５の一端は、対応するブロックＢＬＫ０のダミーワード線ＷＬＤ０〜ＷＬＤ５にそれぞれ接続され、他端は、配線ＧＷＬＤ０〜ＧＷＬＤ５にそれぞれ接続される。また、トランジスタ６３＿Ｄ０〜６３＿Ｄ５のゲートは、ＢＬＫ２デコーダ６１に共通に接続される。

トランジスタ６３＿ＳＤ０〜６３＿ＳＤ３の一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続され、他端は、配線ＧＳＧＤ０〜ＧＳＧＤ３にそれぞれ接続される。また、トランジスタ６３＿ＳＤ０〜６３＿ＳＤ３のゲートは、ＢＬＫ２デコーダ６１に共通に接続される。

トランジスタ６３＿ＳＳ及び６３＿ＳＳＢの一端は、対応するブロックＢＬＫ０の選択ゲート線ＳＧＳ及びＳＧＳＢに接続され、他端は、配線ＧＳＧＳ及びＧＳＧＳＢに接続される。また、トランジスタ６３＿ＳＳ及び６３＿ＳＳＢのゲートは、ＢＬＫ２デコーダ６１に接続される。

１．１．６．２ ＷＬ選択回路の構成
次に、ＷＬ選択回路の構成について説明する。以下、ＷＬ選択回路２３Ａの構成を中心に説明するが、ＷＬ選択回路２３Ｂの構成もＷＬ選択回路２３Ａと同様である。

１．１．６．２．１ ＷＬ選択回路の全体構成
まず、ＷＬ選択回路２３Ａの全体構成について、図７を用いて説明する。

図７に示すように、ＷＬ選択回路２３Ａは、チャンク選択回路７０、ＷＲ／ＲＤゾーン選択回路８０、及びＥＲゾーン選択回路９０を含む。

チャンク選択回路７０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＷＬ０〜ＧＷＬ９５に電圧を印加する。チャンク選択回路７０の複数の入力端子には、配線ＵＣＧ及びＣＧＩ０〜ＣＧＩ９５がそれぞれ接続され、複数の出力端子には、配線ＧＷＬ０〜ＧＷＬ９５がそれぞれ接続される。以下、配線ＣＧＩ０〜ＣＧＩ９５のいずれかを限定しない場合は、配線ＣＧＩと表記する。

ＷＲ／ＲＤゾーン選択回路８０は、書き込み動作及び読み出し動作を実行する際に、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＣＧＩ０〜ＣＧＩ９５に電圧を印加する。ＷＲ／ＲＤゾーン選択回路８０の複数の入力端子には、配線ＣＧＵ、ＣＧＡ、ＣＧＢ、ＣＧ０、及びＣＧ９５がそれぞれ接続され、複数の出力端子には、配線ＣＧＩ０〜ＣＧＩ９５がそれぞれ接続される。

より具体的には、配線ＣＧＩ０〜ＣＧＩ９５は、ＷＲ／ＲＤゾーン選択回路８０内において、例えば、８つのゾーンに分割されている。１つのゾーンには、１２本の配線ＣＧＩが含まれる。ＷＲ／ＲＤゾーン選択回路８０は、選択ワード線ＷＬに対応する配線ＣＧＩを含むゾーンにおいては、配線ＣＧＩと配線ＣＧＡ、ＣＧＢ、ＣＧ０、またはＣＧ９５とを電気的に接続する。また、ＷＲ／ＲＤゾーン選択回路８０は、選択ワード線ＷＬに対応する配線ＣＧＩを含まないゾーンにおいては、配線ＣＧＩと配線ＣＧＵとを電気的に接続する。換言すれば、選択ワード線ＷＬに対応する選択ゾーンにおいては、配線ＣＧＩとＣＧＡドライバ３０、ＣＧＢドライバ３１、またはＣＧ０／ＣＧ９５ドライバ３２（以下、「選択ＣＧドライバ」とも表記する）とが電気的に接続され、非選択ゾーンにおいては、配線ＣＧＩとＣＧＵドライバ３３（以下、「非選択ＣＧドライバ」とも表記する）とが電気的に接続される。

ＥＲゾーン選択回路９０は、消去動作を実行する際に、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＣＧＩ０〜ＣＧＩ９５に電圧を印加する。ＥＲゾーン選択回路９０の消去パルス印加動作に対応する複数の入力端子には、配線ＣＧＥ、ＣＧ０ｅ、ＣＧ４７ｅ、ＣＧ４８ｅ、ＣＧ９５ｅがそれぞれ接続され、消去ベリファイ動作に対応する複数の入力端子には、配線ＣＧＥ、ＣＧ０ｅ、ＣＧ４７ｅ、ＣＧ４８ｅ、ＣＧ９５ｅがそれぞれ接続される。ＥＲゾーン選択回路９０の複数の出力端子には、配線ＣＧＩ０〜ＣＧＩ９５がそれぞれ接続される。本実施形態では、消去パルス印加動作と、消去ベリファイ動作とで、１つのゾーンに含まれる配線ＣＧＩの組み合わせが異なる。このため、ＥＲゾーン選択回路９０は、消去パルス印加動作と、消去ベリファイ動作とで、異なる電流経路を使用する。

消去動作について簡単に説明する。消去動作は、大まかに、消去パルス印加動作と消去ベリファイ動作とを含む。消去パルス印加動作は、メモリセルトランジスタＭＴの閾値電圧を低下させるために消去パルスを印加する動作である。消去ベリファイ動作は、消去パルス印加動作を印加した結果、メモリセルトランジスタＭＴの閾値電圧が目標とする値より低くなったか否かを判定する動作である。消去パルス印加動作と消去ベリファイ動作との組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧は、目標とする閾値電圧レベルまで低下する。

１．１．６．２．２ チャンク選択回路の構成の一例
次に、チャンク選択回路７０の構成の一例について、図８を用いて説明する。

図８に示すように、チャンク選択回路７０は、高耐圧ｎチャネルＭＯＳトランジスタ７１＿０〜７１＿９５及び７２＿０〜７２＿９５、並びに、レベルシフタＬＳＴＰ１及びＬＳＴＰ２を含む。

トランジスタ７１＿０〜７１＿９５は、配線ＧＷＬ０〜ＧＷＬ９５と配線ＣＧＩ０〜ＣＧＩ９５とを接続するスイッチ素子として機能する。トランジスタ７１＿０〜７１＿９５の一端は、配線ＧＷＬ０〜ＧＷＬ９５にそれぞれ接続され、他端は、配線ＣＧＩ０〜ＣＧＩ９５にそれぞれ接続される。また、トランジスタ７１＿０〜７１＿９５のゲートは、レベルシフタＬＳＴＰ１に共通に接続される。

トランジスタ７２＿０〜７２＿９５は、配線ＧＷＬ０〜ＧＷＬ９５と配線ＵＣＧとを接続するスイッチ素子として機能する。トランジスタ７２＿０〜７２＿９５の一端は、配線ＧＷＬ０〜ＧＷＬ９５にそれぞれ接続され、他端は、配線ＵＣＧに共通に接続される。また、トランジスタ７２＿０〜７２＿９５のゲートは、レベルシフタＬＳＴＰ２に共通に接続される。

ＬＳＴＰ１は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１に基づいて、トランジスタ７１＿０〜７１＿９５のゲートに電圧を印加する。

ＬＳＴＰ２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ２に基づいて、トランジスタ７２＿０〜７２＿９５のゲートに電圧を印加する。

例えば、配線ＧＷＬ０〜ＧＷＬ９５と、配線ＣＧＩ０〜ＣＧＩ９５とをそれぞれ電気的に接続する場合、トランジスタ７１＿０〜７１＿９５は、オン状態とされる。他方で、配線ＧＷＬ０〜ＧＷＬ９５と、配線ＵＣＧとを電気的に接続する場合、トランジスタ７２＿０〜７２＿９５は、オン状態とされる。

１．１．６．２．３ ＷＲ／ＲＤゾーン選択回路の構成の一例
次に、ＷＲ／ＲＤゾーン選択回路８０の構成の一例について、図９を用いて説明する。

図９に示すように、ＷＲ／ＲＤゾーン選択回路８０は、８つのゾーンＺｎ０〜Ｚｎ７を含む。

ゾーンＺｎ０は、１２本の配線ＣＧＩ０〜ＣＧＩ１１に対応する。ゾーンＺｎ０は、配線ＣＧＩ０〜ＣＧＩ１１にそれぞれ対応する１２個のスイッチ回路８１＿０〜８１＿１１を含む。

スイッチ回路８１＿０の第１入力端子には、配線ＣＧＵ＜０＞が接続され、第２入力端子には、ＣＧ０が接続され、出力端子には、配線ＣＧＩ０が接続される。

スイッチ回路８１＿１〜８１＿１１の第１入力端子には、配線ＣＧＵ＜０＞が共通に接続される。スイッチ回路８１＿１〜８１＿１１の第２入力端子には、配線ＣＧＡ＜１１：１＞がそれぞれ接続される。スイッチ回路８１＿１〜８１＿１１の出力端子には、配線ＣＧＩ１〜ＣＧＩ１１がそれぞれ接続される。

ゾーンＺｎ１は、１２本の配線ＣＧＩ１２〜ＣＧＩ２３に対応する。ゾーンＺｎ１は、配線ＣＧＩ１２〜ＣＧＩ２３にそれぞれ対応する１２個のスイッチ回路８１＿１２〜８１＿２３を含む。

スイッチ回路８１＿１２〜８１＿２３の第１入力端子には、配線ＣＧＵ＜１＞が共通に接続される。スイッチ回路８１＿１２〜８１＿２３の第２入力端子には、配線ＣＧＢ＜１１：０＞がそれぞれ接続される。スイッチ回路８１＿１２〜８１＿２３の出力端子には、配線ＣＧＩ１２〜ＣＧＩ２３がそれぞれ接続される。

ゾーンＺｎ２は、１２本の配線ＣＧＩ２４〜ＣＧ３５に対応する。ゾーンＺｎ２は、配線ＣＧＩ２４〜ＣＧＩ３５にそれぞれ対応する１２個のスイッチ回路８１＿２４〜８１＿３５を含む。

スイッチ回路８１＿２４〜８１＿３５の第１入力端子には、配線ＣＧＵ＜２＞が共通に接続される。スイッチ回路８１＿２４〜８１＿３５の第２入力端子には、配線ＣＧＡ＜１１：０＞がそれぞれ接続される。スイッチ回路８１＿２４〜８１＿３５の出力端子には、配線ＣＧＩ２４〜ＣＧＩ３５がそれぞれ接続される。

ゾーンＺｎ３は、１２本の配線ＣＧＩ３６〜ＣＧＩ４７に対応する。ゾーンＺｎ３は、配線ＣＧＩ３６〜ＣＧＩ４７にそれぞれ対応する１２個のスイッチ回路８１＿３６〜８１＿４７を含む。

スイッチ回路８１＿３６〜８１＿４７の第１入力端子には、配線ＣＧＵ＜３＞が共通に接続される。スイッチ回路８１＿３６〜８１＿４７の第２入力端子には、配線ＣＧＢ＜１１：０＞がそれぞれ接続される。スイッチ回路８１＿３６〜８１＿４７の出力端子には、配線ＣＧＩ３６〜ＣＧＩ４７がそれぞれ接続される。

ゾーンＺｎ４は、１２本の配線ＣＧＩ４８〜ＣＧＩ５９に対応する。ゾーンＺｎ４は、配線ＣＧＩ４８〜ＣＧＩ５９にそれぞれ対応する１２個のスイッチ回路８１＿４８〜８１＿５９を含む。

スイッチ回路８１＿４８〜８１＿５９の第１入力端子には、配線ＣＧＵ＜４＞が共通に接続される。スイッチ回路８１＿４８〜８１＿５９の第２入力端子には、配線ＣＧＡ＜１１：０＞がそれぞれ接続される。スイッチ回路８１＿４８〜８１＿５９の出力端子には、配線ＣＧＩ４８〜ＣＧＩ５９がそれぞれ接続される。

ゾーンＺｎ５は、１２本の配線ＣＧＩ６０〜ＣＧＩ７１に対応する。ゾーンＺｎ５は、配線ＣＧＩ６０〜ＣＧＩ７１にそれぞれ対応する１２個のスイッチ回路８１＿６０〜８１＿７１を含む。

スイッチ回路８１＿６０〜８１＿７１の第１入力端子には、配線ＣＧＵ＜５＞が共通に接続される。スイッチ回路８１＿６０〜８１＿７１の第２入力端子には、配線ＣＧＢ＜１１：０＞がそれぞれ接続される。スイッチ回路８１＿６０〜８１＿７１の出力端子には、配線ＣＧＩ６０〜ＣＧＩ７１がそれぞれ接続される。

ゾーンＺｎ６は、１２本の配線ＣＧＩ７２〜ＣＧＩ８３に対応する。ゾーンＺｎ６は、配線ＣＧＩ７２〜ＣＧＩ８３にそれぞれ対応する１２個のスイッチ回路８１＿７２〜８１＿８３を含む。

スイッチ回路８１＿７２〜８１＿８３の第１入力端子には、配線ＣＧＵ＜６＞が共通に接続される。スイッチ回路８１＿７２〜８１＿８３の第２入力端子には、配線ＣＧＡ＜１１：０＞がそれぞれ接続される。スイッチ回路８１＿７２〜８１＿８３の出力端子には、配線ＣＧＩ７２〜ＣＧＩ８３がそれぞれ接続される。

ゾーンＺｎ７は、１２本の配線ＣＧＩ８４〜ＣＧＩ９５に対応する。ゾーンＺｎ７は、配線ＣＧＩ８４〜ＣＧＩ９５にそれぞれ対応する１２個のスイッチ回路８１＿８４〜８１＿９５を含む。

スイッチ回路８１＿８４〜８１＿９４の第１入力端子には、配線ＣＧＵ＜７＞が共通に接続される。スイッチ回路８１＿８４〜８１＿９４の第２入力端子には、配線ＣＧＢ＜１０：０＞がそれぞれ接続される。スイッチ回路８１＿８４〜８１＿９４の出力端子には、配線ＣＧＩ８４〜ＣＧＩ９４がそれぞれ接続される。

スイッチ回路８１＿９５の第１入力端子には、配線ＣＧＵ＜７＞が接続され、第２入力端子には、ＣＧ９５が接続され、出力端子には、配線ＣＧＩ９５が接続される。

以下、スイッチ回路８１＿０〜８１＿９５のいずれかを限定しない場合は、スイッチ回路８１と表記する。

次に、各ゾーンＺｎにおけるスイッチ回路８１の一例について、図１０〜図１７を用いて説明する。

図１０に示すように、ゾーンＺｎ０には、高耐圧ｎチャネルＭＯＳトランジスタ８２＿０〜８２＿１１及び８３＿０〜８３＿１１、並びに、レベルシフタＬＳＴＰ３＿０及びＬＳＴＰ４＿０が含まれる。

スイッチ回路８１＿０は、トランジスタ８２＿０及び８３＿０を含む。スイッチ回路８１＿１は、トランジスタ８２＿１及び８３＿１を含む。他のスイッチ回路８１＿２〜８１＿１１も同様であり、例えば、スイッチ回路８１＿１１は、トランジスタ８２＿１１及び８３＿１１を含む。

トランジスタ８２＿０〜８２＿１１の一端は、配線ＣＧ０、ＣＧＡ＜１＞〜ＣＧＡ＜１１＞にそれぞれ接続され、他端は、配線ＣＧＩ０〜ＣＧＩ１１にそれぞれ接続される。また、トランジスタ８２＿０〜８２＿１１のゲートは、レベルシフタＬＳＴＰ３＿０に共通に接続される。

トランジスタ８３＿０〜８３＿１１の一端は、配線ＣＧＵ＜０＞に共通に接続され、他端は、配線ＣＧＩ０〜ＣＧＩ１１にそれぞれ接続される。また、トランジスタ８３＿０〜８３＿１１のゲートは、レベルシフタＬＳＴＰ４＿０に共通に接続される。

ＬＳＴＰ３＿０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ３＿０に基づいて、トランジスタ８２＿０〜８２＿１１のゲートに電圧を印加する。

ＬＳＴＰ４＿０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ４＿０に基づいて、トランジスタ８３＿０〜８３＿１１のゲートに電圧を印加する。

例えば、配線ＣＧＩ０〜ＣＧＩ１１のいずれかが選択ワード線ＷＬに対応する場合、トランジスタ８２＿０〜８２＿１１は、オン状態とされ、配線ＣＧＩ０〜ＣＧＩ１１と、配線ＣＧ０、ＣＧＡ＜１＞〜ＣＧＡ＜１１＞とがそれぞれ電気的に接続される。また、配線ＣＧＩ０〜ＣＧＩ１１が選択ワード線ＷＬに対応していない場合、トランジスタ８３＿０〜８３＿１１は、オン状態とされ、配線ＣＧＩ０〜ＣＧＩ１１と、配線ＣＧＵ＜０＞とが電気的に接続される。

図１１に示すように、ゾーンＺｎ１には、高耐圧ｎチャネルＭＯＳトランジスタ８２＿１２〜８２＿２３及び８３＿１２〜８３＿２３、並びに、レベルシフタＬＳＴＰ３＿１及びＬＳＴＰ４＿１が含まれる。

スイッチ回路８１＿１２は、トランジスタ８２＿１２及び８３＿１２を含む。スイッチ回路８１＿１３は、トランジスタ８２＿１３及び８３＿１３を含む。他のスイッチ回路８１＿１４〜８１＿２３も同様であり、例えば、スイッチ回路８１＿２３は、トランジスタ８２＿２３及び８３＿２３を含む。

トランジスタ８２＿１２〜８２＿２３の一端は、配線ＣＧＢ＜０＞〜ＣＧＢ＜１１＞にそれぞれ接続され、他端は、配線ＣＧＩ１２〜ＣＧＩ２３にそれぞれ接続される。また、トランジスタ８２＿１２〜８２＿２３のゲートは、レベルシフタＬＳＴＰ３＿１に共通に接続される。

トランジスタ８３＿１２〜８３＿２３の一端は、配線ＣＧＵ＜１＞に共通に接続され、他端は、配線ＣＧＩ１２〜ＣＧＩ２３にそれぞれ接続される。また、トランジスタ８３＿１２〜８３＿２３のゲートは、レベルシフタＬＳＴＰ４＿１に共通に接続される。

ＬＳＴＰ３＿１は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ３＿１に基づいて、トランジスタ８２＿１２〜８２＿２３のゲートに電圧を印加する。

ＬＳＴＰ４＿１は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ４＿１に基づいて、トランジスタ８３＿１２〜８３＿２３のゲートに電圧を印加する。

例えば、配線ＣＧＩ１２〜ＣＧＩ２３のいずれかが選択ワード線ＷＬに対応する場合、トランジスタ８２＿１２〜８２＿２３は、オン状態とされ、配線ＣＧＩ１２〜ＣＧＩ２３と、配線ＣＧＢ＜０＞〜ＣＧＢ＜１１＞とがそれぞれ電気的に接続される。また、配線ＣＧＩ１２〜ＣＧＩ２３が選択ワード線ＷＬに対応していない場合、トランジスタ８３＿１２〜８３＿２３は、オン状態とされ、配線ＣＧＩ１２〜ＣＧＩ２３と、配線ＣＧＵ＜１＞とが電気的に接続される。

図１２に示すように、ゾーンＺｎ２には、高耐圧ｎチャネルＭＯＳトランジスタ８２＿２４〜８２＿３５及び８３＿２４〜８３＿３５、並びに、レベルシフタＬＳＴＰ３＿２及びＬＳＴＰ４＿２が含まれる。

スイッチ回路８１＿２４は、トランジスタ８２＿２４及び８３＿２４を含む。スイッチ回路８１＿２５は、トランジスタ８２＿２５及び８３＿２５を含む。他のスイッチ回路８１＿２６〜８１＿３５も同様であり、例えば、スイッチ回路８１＿３５は、トランジスタ８２＿３５及び８３＿３５を含む。

トランジスタ８２＿２４〜８２＿３５の一端は、配線ＣＧＡ＜０＞〜ＣＧＡ＜１１＞にそれぞれ接続され、他端は、配線ＣＧＩ２４〜ＣＧＩ３５にそれぞれ接続される。また、トランジスタ８２＿２４〜８２＿３５のゲートは、レベルシフタＬＳＴＰ３＿３に共通に接続される。

トランジスタ８３＿２４〜８３＿３５の一端は、配線ＣＧＵ＜２＞に共通に接続され、他端は、配線ＣＧＩ２４〜ＣＧＩ３５にそれぞれ接続される。また、トランジスタ８３＿２４〜８３＿３５のゲートは、レベルシフタＬＳＴＰ４＿２に共通に接続される。

ＬＳＴＰ３＿２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ３＿２に基づいて、トランジスタ８２＿２４〜８２＿３５のゲートに電圧を印加する。

ＬＳＴＰ４＿２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ４＿２に基づいて、トランジスタ８３＿２４〜８３＿３５のゲートに電圧を印加する。

例えば、配線ＣＧＩ２４〜ＣＧＩ３５のいずれかが選択ワード線ＷＬに対応する場合、トランジスタ８２＿２４〜８２＿３５は、オン状態とされ、配線ＣＧＩ２４〜ＣＧＩ３５と、配線ＣＧＡ＜０＞〜ＣＧＡ＜１１＞とがそれぞれ電気的に接続される。また、配線ＣＧＩ２４〜ＣＧＩ３５が選択ワード線ＷＬに対応していない場合、トランジスタ８３＿２４〜８３＿３５は、オン状態とされ、配線ＣＧＩ２４〜ＣＧＩ３５と、配線ＣＧＵ＜２＞とが電気的に接続される。

図１３に示すように、ゾーンＺｎ３には、高耐圧ｎチャネルＭＯＳトランジスタ８２＿３６〜８２＿４７及び８３＿３６〜８３＿４７、並びに、レベルシフタＬＳＴＰ３＿３及びＬＳＴＰ４＿３が含まれる。

スイッチ回路８１＿３６は、トランジスタ８２＿３６及び８３＿３６を含む。スイッチ回路８１＿３７は、トランジスタ８２＿３７及び８３＿３７を含む。他のスイッチ回路８１＿３８〜８１＿４７も同様であり、例えば、スイッチ回路８１＿４７は、トランジスタ８２＿４７及び８３＿４７を含む。

トランジスタ８２＿３６〜８２＿４７の一端は、配線ＣＧＢ＜０＞〜ＣＧＢ＜１１＞にそれぞれ接続され、他端は、配線ＣＧＩ３６〜ＣＧＩ４７にそれぞれ接続される。また、トランジスタ８２＿３６〜８２＿４７のゲートは、レベルシフタＬＳＴＰ３＿３に共通に接続される。

トランジスタ８３＿３６〜８３＿４７の一端は、配線ＣＧＵ＜３＞に共通に接続され、他端は、配線ＣＧＩ３６〜ＣＧＩ４７にそれぞれ接続される。また、トランジスタ８３＿３６〜８３＿４７のゲートは、レベルシフタＬＳＴＰ４＿３に共通に接続される。

ＬＳＴＰ３＿３は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ３＿３に基づいて、トランジスタ８２＿３６〜８２＿４７のゲートに電圧を印加する。

ＬＳＴＰ４＿３は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ４＿３に基づいて、トランジスタ８３＿３６〜８３＿４７のゲートに電圧を印加する。

例えば、配線ＣＧＩ３６〜ＣＧＩ４７のいずれかが選択ワード線ＷＬに対応する場合、トランジスタ８２＿３６〜８２＿４７は、オン状態とされ、配線ＣＧＩ３６〜ＣＧＩ４７と、配線ＣＧＢ＜０＞〜ＣＧＢ＜１１＞とがそれぞれ電気的に接続される。また、配線ＣＧＩ３６〜ＣＧＩ４７が選択ワード線ＷＬに対応していない場合、トランジスタ８３＿３６〜８３＿４７は、オン状態とされ、配線ＣＧＩ３６〜ＣＧＩ４７と、配線ＣＧＵ＜３＞とが電気的に接続される。

図１４に示すように、ゾーンＺｎ４には、高耐圧ｎチャネルＭＯＳトランジスタ８２＿４８〜８２＿５９及び８３＿４８〜８３＿５９、並びに、レベルシフタＬＳＴＰ３＿４及びＬＳＴＰ４＿４が含まれる。

スイッチ回路８１＿４８は、トランジスタ８２＿４８及び８３＿４８を含む。スイッチ回路８１＿４９は、トランジスタ８２＿４９及び８３＿４９を含む。他のスイッチ回路８１＿５０〜８１＿５９も同様であり、例えば、スイッチ回路８１＿５９は、トランジスタ８２＿５９及び８３＿５９を含む。

トランジスタ８２＿４８〜８２＿５９の一端は、配線ＣＧＡ＜０＞〜ＣＧＡ＜１１＞にそれぞれ接続され、他端は、配線ＣＧＩ４８〜ＣＧＩ５９にそれぞれ接続される。また、トランジスタ８２＿４８〜８２＿５９のゲートは、レベルシフタＬＳＴＰ３＿４に共通に接続される。

トランジスタ８３＿４８〜８３＿５９の一端は、配線ＣＧＵ＜４＞に共通に接続され、他端は、配線ＣＧＩ４８〜ＣＧＩ５９にそれぞれ接続される。また、トランジスタ８３＿４８〜８３＿５９のゲートは、レベルシフタＬＳＴＰ４＿４に共通に接続される。

ＬＳＴＰ３＿４は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ３＿４に基づいて、トランジスタ８２＿４８〜８２＿５９のゲートに電圧を印加する。

ＬＳＴＰ４＿４は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ４＿４に基づいて、トランジスタ８３＿４８〜８３＿５９のゲートに電圧を印加する。

例えば、配線ＣＧＩ４８〜ＣＧＩ５９のいずれかが選択ワード線ＷＬに対応する場合、トランジスタ８２＿４８〜８２＿５９は、オン状態とされ、配線ＣＧＩ４８〜ＣＧＩ５９と、配線ＣＧＡ＜０＞〜ＣＧＡ＜１１＞とがそれぞれ電気的に接続される。また、配線ＣＧＩ４８〜ＣＧＩ５９が選択ワード線ＷＬに対応していない場合、トランジスタ８３＿４８〜８３＿５９は、オン状態とされ、配線ＣＧＩ４８〜ＣＧＩ５９と、配線ＣＧＵ＜４＞とが電気的に接続される。

図１５に示すように、ゾーンＺｎ５には、高耐圧ｎチャネルＭＯＳトランジスタ８２＿６０〜８２＿７１及び８３＿６０〜８３＿７１、並びに、レベルシフタＬＳＴＰ３＿５及びＬＳＴＰ４＿５が含まれる。

スイッチ回路８１＿６０は、トランジスタ８２＿６０及び８３＿６０を含む。スイッチ回路８１＿６１は、トランジスタ８２＿６１及び８３＿６１を含む。他のスイッチ回路８１＿６２〜８１＿７１も同様であり、例えば、スイッチ回路８１＿７１は、トランジスタ８２＿７１及び８３＿７１を含む。

トランジスタ８２＿６０〜８２＿７１の一端は、配線ＣＧＢ＜０＞〜ＣＧＢ＜１１＞にそれぞれ接続され、他端は、配線ＣＧＩ６０〜ＣＧＩ７１にそれぞれ接続される。また、トランジスタ８２＿６０〜８２＿７１のゲートは、レベルシフタＬＳＴＰ３＿５に共通に接続される。

トランジスタ８３＿６０〜８３＿７１の一端は、配線ＣＧＵ＜５＞に共通に接続され、他端は、配線ＣＧＩ６０〜ＣＧＩ７１にそれぞれ接続される。また、トランジスタ８３＿６０〜８３＿７１のゲートは、レベルシフタＬＳＴＰ４＿５に共通に接続される。

ＬＳＴＰ３＿５は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ３＿５に基づいて、トランジスタ８２＿６０〜８２＿７１のゲートに電圧を印加する。

ＬＳＴＰ４＿５は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ４＿５に基づいて、トランジスタ８３＿６０〜８３＿７１のゲートに電圧を印加する。

例えば、配線ＣＧＩ６０〜ＣＧＩ７１のいずれかが選択ワード線ＷＬに対応する場合、トランジスタ８２＿６０〜８２＿７１は、オン状態とされ、配線ＣＧＩ６０〜ＣＧＩ７１と、配線ＣＧＢ＜０＞〜ＣＧＢ＜１１＞とがそれぞれ電気的に接続される。また、配線ＣＧＩ６０〜ＣＧＩ７１が選択ワード線ＷＬに対応していない場合、トランジスタ８３＿６０〜８３＿７１は、オン状態とされ、配線ＣＧＩ６０〜ＣＧＩ７１と、配線ＣＧＵ＜５＞とが電気的に接続される。

図１６に示すように、ゾーンＺｎ６には、高耐圧ｎチャネルＭＯＳトランジスタ８２＿７２〜８２＿８３及び８３＿７２〜８３＿８３、並びに、レベルシフタＬＳＴＰ３＿６及びＬＳＴＰ４＿６が含まれる。

スイッチ回路８１＿７２は、トランジスタ８２＿７２及び８３＿７２を含む。スイッチ回路８１＿７３は、トランジスタ８２＿７３及び８３＿７３を含む。他のスイッチ回路８１＿７４〜８１＿８３も同様であり、例えば、スイッチ回路８１＿８３は、トランジスタ８２＿８３及び８３＿８３を含む。

トランジスタ８２＿７２〜８２＿８３の一端は、配線ＣＧＡ＜０＞〜ＣＧＡ＜１１＞にそれぞれ接続され、他端は、配線ＣＧＩ７２〜ＣＧＩ８３にそれぞれ接続される。また、トランジスタ８２＿７２〜８２＿８３のゲートは、レベルシフタＬＳＴＰ３＿６に共通に接続される。

トランジスタ８３＿７２〜８３＿８３の一端は、配線ＣＧＵ＜６＞に共通に接続され、他端は、配線ＣＧＩ７２〜ＣＧＩ８３にそれぞれ接続される。また、トランジスタ８３＿７２〜８３＿８３のゲートは、レベルシフタＬＳＴＰ４＿６に共通に接続される。

ＬＳＴＰ３＿６は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ３＿６に基づいて、トランジスタ８２＿７２〜８２＿８３のゲートに電圧を印加する。

ＬＳＴＰ４＿６は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ４＿６に基づいて、トランジスタ８３＿７２〜８３＿８３のゲートに電圧を印加する。

例えば、配線ＣＧＩ７２〜ＣＧＩ８３のいずれかが選択ワード線ＷＬに対応する場合、トランジスタ８２＿７２〜８２＿８３は、オン状態とされ、配線ＣＧＩ７２〜ＣＧＩ８３と、配線ＣＧＡ＜０＞〜ＣＧＡ＜１１＞とがそれぞれ電気的に接続される。また、配線ＣＧＩ７２〜ＣＧＩ８３が選択ワード線ＷＬに対応していない場合、トランジスタ８３＿７２〜８３＿８３は、オン状態とされ、配線ＣＧＩ７２〜ＣＧＩ８３と、配線ＣＧＵ＜６＞とが電気的に接続される。

図１７に示すように、ゾーンＺｎ７には、高耐圧ｎチャネルＭＯＳトランジスタ８２＿８４〜８２＿９５及び８３＿８４〜８３＿９５、並びに、レベルシフタＬＳＴＰ３＿７及びＬＳＴＰ４＿７が含まれる。

スイッチ回路８１＿８４は、トランジスタ８２＿８４及び８３＿８４を含む。スイッチ回路８１＿８５は、トランジスタ８２＿８５及び８３＿８５を含む。他のスイッチ回路８１＿８６〜８１＿９５も同様であり、例えば、スイッチ回路８１＿９５は、トランジスタ８２＿９５及び８３＿９５を含む。

トランジスタ８２＿８４〜８２＿９５の一端は、配線ＣＧＢ＜０＞〜ＣＧＢ＜１０＞及びＣＧ９５にそれぞれ接続され、他端は、配線ＣＧＩ８４〜ＣＧＩ９５にそれぞれ接続される。また、トランジスタ８２＿８４〜８２＿９５のゲートは、レベルシフタＬＳＴＰ３＿７に共通に接続される。

トランジスタ８３＿８４〜８３＿９５の一端は、配線ＣＧＵ＜７＞に共通に接続され、他端は、配線ＣＧＩ８４〜ＣＧＩ９５にそれぞれ接続される。また、トランジスタ８３＿８４〜８３＿９５のゲートは、レベルシフタＬＳＴＰ４＿７に共通に接続される。

ＬＳＴＰ３＿７は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ３＿７に基づいて、トランジスタ８２＿８４〜８２＿９５のゲートに電圧を印加する。

ＬＳＴＰ４＿７は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ４＿７に基づいて、トランジスタ８３＿８４〜８３＿９５のゲートに電圧を印加する。

例えば、配線ＣＧＩ８４〜ＣＧＩ９５のいずれかが選択ワード線ＷＬに対応する場合、トランジスタ８２＿８４〜８２＿９５は、オン状態とされ、配線ＣＧＩ８４〜ＣＧＩ９５と、配線ＣＧＢ＜０＞〜ＣＧＢ＜１０＞及びＣＧ９５とがそれぞれ電気的に接続される。また、配線ＣＧＩ８４〜ＣＧＩ９５が選択ワード線ＷＬに対応していない場合、トランジスタ８３＿８４〜８３＿９５は、オン状態とされ、配線ＣＧＩ８４〜ＣＧＩ９５と、配線ＣＧＵ＜７＞とが電気的に接続される。

ＷＲ／ＲＤゾーン選択回路８０内においては、配線ＣＧＩ０〜ＣＧＩ９５（すなわち、ワード線ＷＬ０〜ＷＬ９５）と配線ＣＧＡ、ＣＧＢ、ＣＧ０、及びＣＧ９５との間に設けられたスイッチ素子の個数（すなわち、トランジスタの段数）と、配線ＣＧＩ０〜ＣＧＩ９５（すなわち、ワード線ＷＬ０〜ＷＬ９５）と配線ＣＧＵとの間に設けられたスイッチ素子の個数とは、同じである。換言すれば、ＷＲ／ＲＤゾーン選択回路８０内では、ワード線ＷＬと選択ＣＧドライバ（ＣＧＡドライバ３０、ＣＧＢドライバ３１、またはＣＧ０／ＣＧ９５ドライバ３２）とを電気的に接続するスイッチ素子の個数（トランジスタの段数）と、ワード線ＷＬと非選択ＣＧドライバ（ＣＧＵドライバ３３）とを電気的に接続するスイッチ素子の個数（トランジスタの段数）とは、同じである。

１．１．６．２．４ ＥＲゾーン選択回路の構成の一例
次に、ＥＲゾーン選択回路９０の構成の一例について、図１８を用いて説明する。

図１８に示すように、ＥＲゾーン選択回路９０は、９６個の高耐圧ｎチャネルＭＯＳトランジスタ９１＿０〜９１＿９５、１２個の高耐圧ｎチャネルＭＯＳトランジスタ９２＿０、９２＿４７、９２＿４８、９２＿９５、及び９２＿Ｅ０〜９２＿Ｅ７、１２個の高耐圧ｎチャネルＭＯＳトランジスタ９３＿０、９３＿４７、９３＿４８、９３＿９５、及び９３＿Ｅ０〜９３＿Ｅ７、並びに３個のレベルシフタＬＳＴＰ５〜ＬＳＴＰ７を含む。なお、消去動作においてワード線ＷＬに印加される電圧は、書き込み動作及び消去動作においてワード線ＷＬに印加される電圧よりも低い。このため、ＥＲゾーン選択回路９０内の各トランジスタの耐圧は、ＷＲ／ＲＤゾーン選択回路８０内の各トランジスタの耐圧よりも低くてもよい。すなわち、ＥＲゾーン選択回路９０内の各トランジスタのトランジスタサイズ（例えば、ゲート長、ゲート幅、及びゲート酸化膜の膜厚等）は、ＷＲ／ＲＤゾーン選択回路８０内の各トランジスタのトランジスタサイズよりも小さくてもよい。同様に、レベルシフタＬＳＴＰ５〜ＬＳＴＰ７に用いられる高耐圧トランジスタのトランジスタサイズは、ＬＳＴＰ３＿０〜３＿７及び４＿０〜４＿７に用いられる高耐圧トランジスタのトランジスタサイズよりも小さくてもよい。

トランジスタ９１＿０の一端は、配線ＣＧＩ０に接続され、他端は、トランジスタ９２＿０の一端及び９３＿０の一端に接続される。また、トランジスタ９１＿０のゲートは、レベルシフタＬＳＴＰ５に接続される。

トランジスタ９１＿１〜９１＿４６の一端は、配線ＣＧＩ１〜ＣＧＩ４６にそれぞれ接続され、他端は、トランジスタ９２＿Ｅ０〜９２＿Ｅ７のいずれかの一端及びトランジスタ９３＿Ｅ０〜９３＿Ｅ７のいずれかの一端にそれぞれ接続される。また、トランジスタ９１＿１〜９１＿４６のゲートは、レベルシフタＬＳＴＰ５に共通に接続される。

トランジスタ９１＿１〜９１＿４６において、１つのトランジスタ９１の他端に接続される、トランジスタ９２＿Ｅ０〜９２＿Ｅ７のいずれかの一端とトランジスタ９３＿Ｅ０〜９３＿Ｅ７のいずれかの一端との組み合わせは任意である。

配線ＣＧＩ１〜ＣＧＩ４６及び配線ＣＧＩ４９〜ＣＧＩ９４において、１つの配線ＣＧＩに接続される。

トランジスタ９１＿４８の一端は、配線ＣＧＩ４８に接続され、他端は、トランジスタ９２＿４８の一端及び９３＿４８の一端に接続される。また、トランジスタ９１＿４８のゲートは、レベルシフタＬＳＴＰ５に接続される。

トランジスタ９１＿４９〜９１＿９４の一端は、配線ＣＧＩ４９〜ＣＧＩ９４にそれぞれ接続され、他端は、トランジスタ９２＿Ｅ０〜９２＿Ｅ７のいずれかの一端及びトランジスタ９３＿Ｅ０〜９３＿Ｅ７のいずれかの一端にそれぞれ接続される。また、トランジスタ９１＿４９〜９１＿９４のゲートは、レベルシフタＬＳＴＰ５に共通に接続される。

トランジスタ９１＿４９〜９１＿９４において、１つのトランジスタ９１の他端に接続される、トランジスタ９２＿Ｅ０〜９２＿Ｅ７のいずれかの一端とトランジスタ９３＿Ｅ０〜９３＿Ｅ７のいずれかの一端との組み合わせは任意である。

トランジスタ９１＿９５の一端は、配線ＣＧＩ９５に接続され、他端は、トランジスタ９２＿９５の一端及び９３＿９５の一端に接続される。また、トランジスタ９１＿９５のゲートは、レベルシフタＬＳＴＰ５に接続される。

トランジスタ９２＿０、９２＿４７、９２＿４８、９２＿９５、及び９２＿Ｅ０〜９２＿Ｅ７は、消去パルス印加動作の際に、配線ＣＧ０ｅ、ＣＧ４７ｅ、ＣＧ４８ｅ、ＣＧ９５ｅ、及びＣＧＥ＜７：０＞と、トランジスタ９１＿０〜９１＿９５とを電気的に接続するスイッチ素子として機能する。トランジスタ９２＿０、９２＿４７、９２＿４８、９２＿９５、及び９２＿Ｅ０〜９２＿Ｅ７の他端は、配線ＣＧ０ｅ、ＣＧ４７ｅ、ＣＧ４８ｅ、ＣＧ９５ｅ、及びＣＧＥ＜０＞〜ＣＧＥ＜７＞にそれぞれ接続され、ゲートは、レベルシフタＬＳＴＰ６に共通に接続される。

トランジスタ９３＿０、９３＿４７、９３＿４８、９３＿９５、及び９３＿Ｅ０〜９３＿Ｅ７は、消去ベリファイ動作の際に、配線ＣＧ０ｅ、ＣＧ４７ｅ、ＣＧ４８ｅ、ＣＧ９５ｅ、及びＣＧＥ＜７：０＞と、トランジスタ９１＿０〜９１＿９５とを電気的に接続するスイッチ素子として機能する。トランジスタ９３＿０、９３＿４７、９３＿４８、９３＿９５、及び９３＿Ｅ０〜９３＿Ｅ７の他端は、配線ＣＧ０ｅ、ＣＧ４７ｅ、ＣＧ４８ｅ、ＣＧ９５ｅ、及びＣＧＥ＜０＞〜ＣＧＥ＜７＞にそれぞれ接続され、ゲートは、レベルシフタＬＳＴＰ７に共通に接続される。

ＬＳＴＰ５は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ５に基づいて、トランジスタ９１＿０〜９１＿９５のゲートに電圧を印加する。

ＬＳＴＰ６は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ６に基づいて、トランジスタ９２＿０、９２＿４７、９２＿４８、９２＿９５、及び９２＿Ｅ０〜９２＿Ｅ７のゲートに電圧を印加する。

ＬＳＴＰ７は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ７に基づいて、トランジスタ９３＿０、９３＿４７、９３＿４８、９３＿９５、及び９３＿Ｅ０〜９３＿Ｅ７のゲートに電圧を印加する。

例えば、消去パルス印加動作の場合、トランジスタ９１＿０〜９１＿９５、９２＿０、９２＿４７、９２＿４８、９２＿９５、及び９２＿Ｅ０〜９２＿Ｅ７は、オン状態とされる。また、消去ベリファイ動作の場合、トランジスタ９１＿０〜９１＿９５、９３＿０、９３＿４７、９３＿４８、９３＿９５、及び９３＿Ｅ０〜９３＿Ｅ７は、オン状態とされる。

１．１．６．３ ＳＧ＿ＷＬＤ選択回路の構成
次に、ＳＧ＿ＷＬＤ選択回路の構成について説明する。以下、ＳＧ＿ＷＬＤ選択回路２４Ａの構成を中心に説明するが、ＳＧ＿ＷＬＤ選択回路２４Ｂの構成もＳＧ＿ＷＬＤ選択回路２４Ａと同様である。

１．１．６．３．１ ＳＧ＿ＷＬＤ選択回路の全体構成
まず、ＳＧ＿ＷＬＤ選択回路２４Ａの全体構成について、図１９を用いて説明する。

図１９に示すように、ＳＧ＿ＷＬＤ選択回路２４Ａは、選択ゲート線ＳＧＤに対応するＳＧＤユニット１００と、選択ゲート線ＳＧＳ及びＳＧＳＢ、並びにダミーワード線ＷＬＤに対応するＳＧＳ＿ＷＬＤユニット１０１を含む。

ＳＧＤユニット１００は、ＷＲ／ＲＤ選択回路１１０、ＥＲ選択回路１２０、及びＵＳＧ選択回路１３０を含む。

ＷＲ／ＲＤ選択回路１１０は、書き込み動作及び読み出し動作の際に、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＳＧＤ０〜ＧＳＧＤ３に電圧を印加する。ＷＲ／ＲＤ選択回路１１０の第１入力端子には、配線ＳＧＤ＿ＳＥＬが接続され、第２入力端子には、配線ＳＧＤ＿ＵＳＥＬが接続される。ＷＲ／ＲＤ選択回路１１０の４つの出力端子には、配線ＧＳＧＤ０〜ＧＳＧＤ３がそれぞれ接続される。

ＥＲ選択回路１２０は、消去動作の際に、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＳＧＤ０〜ＧＳＧＤ３に電圧を印加する。ＥＲ選択回路１２０の第１入力端子には、配線ＳＧＤ＿ＳＥＬが接続され、第２入力端子には、配線ＳＧＤ＿ＵＳＥＬが接続される。ＥＲ選択回路１２０の４つの出力端子には、配線ＧＳＧＤ０〜ＧＳＧＤ３がそれぞれ接続される。

ＵＳＧ選択回路１３０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＳＧＤ０〜ＧＳＧＤ３に電圧を印加する。ＵＳＧ選択回路１３０の入力端子には、配線ＵＳＧが接続される。ＵＳＧ選択回路１３０の４つの出力端子には、配線ＧＳＧＤ０〜ＧＳＧＤ３がそれぞれ接続される。

ＳＧＳ＿ＷＬＤユニット１０１は、ＷＲ／ＲＤ選択回路１４０、ＥＲ選択回路１５０、及びＵＳＧ選択回路１６０を含む。

ＷＲ／ＲＤ選択回路１４０は、書き込み動作及び読み出し動作の際に、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＳＧＳ、ＧＳＧＳＢ、及びＧＷＬＤ０〜ＧＷＬＤ５に電圧を印加する。ＷＲ／ＲＤ選択回路１４０の第１入力端子には、配線ＳＧＳ＿ＳＥＬが接続され、第２入力端子には、配線ＳＧＳＢ＿ＳＥＬが接続され、第３〜第８入力端子には、配線ＳＧ＿Ｄ＜５：０＞がそれぞれ接続される。ＷＲ／ＲＤ選択回路１４０の８つの出力端子には、配線ＧＳＧＳ、ＧＳＧＳＢ、及びＧＷＬＤ０〜ＧＷＬＤ５がそれぞれ接続される。

ＥＲ選択回路１５０は、消去動作の際に、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＳＧＳ、ＧＳＧＳＢ、及びＧＷＬＤ０〜ＧＷＬＤ５に電圧を印加する。ＥＲ選択回路１５０の第１入力端子には、配線ＳＧＳ＿ＳＥＬｅが接続され、第２入力端子には、配線ＳＧＳＢ＿ＳＥＬｅが接続され、第３〜第８入力端子には、配線ＳＧ＿Ｄｅ＜５：０＞がそれぞれ接続される。ＥＲ選択回路１５０の８つの出力端子には、配線ＧＳＧＳ、ＧＳＧＳＢ、及びＧＷＬＤ０〜ＧＷＬＤ５がそれぞれ接続される。

ＵＳＧ選択回路１６０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＳＧＳ、ＧＳＧＳＢ、及びＧＷＬＤ０〜ＧＷＬＤ５に電圧を印加する。ＵＳＧ選択回路１６０の入力端子には、配線ＵＳＧが接続される。ＵＳＧ選択回路１６０の８つの出力端子には、配線ＧＳＧＳ、ＧＳＧＳＢ、及びＧＷＬＤ０〜ＧＷＬＤ５がそれぞれ接続される。

１．１．６．３．２ ＳＧＤユニットの構成の一例
次に、ＳＧＤユニット１００の構成の一例について、図２０〜図２２を用いて説明する。図２０は、ＷＲ／ＲＤ選択回路１１０の回路図を示している。図２１は、ＥＲ選択回路１２０の回路図を示している。図２２は、ＵＳＧ選択回路１３０の回路図を示している。

図２０に示すように、ＷＲ／ＲＤ選択回路１１０は、選択ゲート線ＳＧＤ０〜ＳＧＤ３（配線ＧＳＧＤ０〜ＧＳＧＤ３）にそれぞれ対応する４つのＳＧＤグループ１１１＿０〜１１１＿３を含む。

ＳＧＤグループ１１１＿０は、高耐圧ｎチャネルＭＯＳトランジスタ１１２＿０及び１１３＿０並びにレベルシフタＬＳＴＰ８＿０及びＬＳＴＰ９＿０を含む。

トランジスタ１１２＿０の一端は、配線ＧＳＧＤ０に接続され、他端は、配線ＳＧＤ＿ＳＥＬに接続される。トランジスタ１１２＿０のゲートは、レベルシフタＬＳＴＰ８＿０に接続される。

トランジスタ１１３＿０の一端は、配線ＧＳＧＤ０に接続され、他端は、配線ＳＧＤ＿ＵＳＥＬに接続される。トランジスタ１１３＿０のゲートは、レベルシフタＬＳＴＰ９＿０に接続される。

ＬＳＴＰ８＿０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ８＿０に基づいて、トランジスタ１１２＿０のゲートに電圧を印加する。

ＬＳＴＰ９＿０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ９＿０に基づいて、トランジスタ１１３＿０のゲートに電圧を印加する。

ＳＧＤグループ１１１＿１は、高耐圧ｎチャネルＭＯＳトランジスタ１１２＿１及び１１３＿１並びにレベルシフタＬＳＴＰ８＿１及びＬＳＴＰ９＿１を含む。

トランジスタ１１２＿１の一端は、配線ＧＳＧＤ１に接続され、他端は、配線ＳＧＤ＿ＳＥＬに接続される。トランジスタ１１２＿１のゲートは、レベルシフタＬＳＴＰ８＿１に接続される。

トランジスタ１１３＿１の一端は、配線ＧＳＧＤ１に接続され、他端は、配線ＳＧＤ＿ＵＳＥＬに接続される。トランジスタ１１３＿１のゲートは、レベルシフタＬＳＴＰ９＿１に接続される。

ＬＳＴＰ８＿１は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ８＿１に基づいて、トランジスタ１１２＿１のゲートに電圧を印加する。

ＬＳＴＰ９＿１は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ９＿１に基づいて、トランジスタ１１３＿１のゲートに電圧を印加する。

ＳＧＤグループ１１１＿２は、高耐圧ｎチャネルＭＯＳトランジスタ１１２＿２及び１１３＿２並びにレベルシフタＬＳＴＰ８＿２及びＬＳＴＰ９＿２を含む。

トランジスタ１１２＿２の一端は、配線ＧＳＧＤ２に接続され、他端は、配線ＳＧＤ＿ＳＥＬに接続される。トランジスタ１１２＿２のゲートは、レベルシフタＬＳＴＰ８＿２に接続される。

トランジスタ１１３＿２の一端は、配線ＧＳＧＤ２に接続され、他端は、配線ＳＧＤ＿ＵＳＥＬに接続される。トランジスタ１１３＿２のゲートは、レベルシフタＬＳＴＰ９＿２に接続される。

ＬＳＴＰ８＿２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ８＿２に基づいて、トランジスタ１１２＿２のゲートに電圧を印加する。

ＬＳＴＰ９＿２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ９＿２に基づいて、トランジスタ１１３＿２のゲートに電圧を印加する。

ＳＧＤグループ１１１＿３は、高耐圧ｎチャネルＭＯＳトランジスタ１１２＿３及び１１３＿３並びにレベルシフタＬＳＴＰ８＿３及びＬＳＴＰ９＿３を含む。

トランジスタ１１２＿３の一端は、配線ＧＳＧＤ３に接続され、他端は、配線ＳＧＤ＿ＳＥＬに接続される。トランジスタ１１２＿３のゲートは、レベルシフタＬＳＴＰ８＿３に接続される。

トランジスタ１１３＿３の一端は、配線ＧＳＧＤ３に接続され、他端は、配線ＳＧＤ＿ＵＳＥＬに接続される。トランジスタ１１３＿３のゲートは、レベルシフタＬＳＴＰ９＿３に接続される。

ＬＳＴＰ８＿３は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ８＿３に基づいて、トランジスタ１１２＿３のゲートに電圧を印加する。

ＬＳＴＰ９＿３は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ９＿３に基づいて、トランジスタ１１３＿３のゲートに電圧を印加する。

例えば、書き込み動作及び読み出し動作において選択ゲート線ＳＧＤ０が選択された場合、選択ゲート線ＳＧＤ０に対応するＳＧＤグループ１１１＿０において、トランジスタ１１２＿０がオン状態とされ、トランジスタ１１３＿０がオフ状態される。また、ＳＧＤグループ１１１＿１〜１１１＿３において、トランジスタ１１２＿１〜１１２＿３は、オフ状態とされ、１１３＿１〜１１３＿３は、オン状態とされる。すなわち、配線ＧＳＧＤ０は、配線ＳＧＤ＿ＳＥＬに電気的に接続され、配線ＧＳＧＤ１〜ＧＳＧＤ３は、配線ＳＧＤ＿ＵＳＥＬに電気的に接続される。

次に、ＥＲ選択回路１２０について説明する。

図２１に示すように、ＥＲ選択回路１２０は、選択ゲート線ＳＧＤ０〜ＳＧＤ３（配線ＧＳＧＤ０〜ＧＳＧＤ３）にそれぞれ対応する４つのＳＧＤｅグループ１２１＿０〜１２１＿３、及びレベルシフタＬＳＴＰ１０を含む。

ＳＧＤｅグループ１２１＿０は、高耐圧ｎチャネルＭＯＳトランジスタ１２２＿０、１２３＿０、及び１２４＿０、並びにレベルシフタＬＳＴＰ１１＿０及びＬＳＴＰ１２＿０を含む。

トランジスタ１２２＿０の一端は、配線ＧＳＧＤ０に接続され、他端は、トランジスタ１２３＿０の一端及びトランジスタ１２４＿０の一端に接続される。トランジスタ１２２＿０のゲートは、レベルシフタＬＳＴＰ１０に接続される。

トランジスタ１２３＿０の他端は、配線ＳＧＤ＿ＳＥＬｅに接続される。トランジスタ１２３＿０のゲートは、レベルシフタＬＳＴＰ１１＿０に接続される。

トランジスタ１２４＿０の他端は、配線ＳＧＤ＿ＵＳＥＬｅに接続される。トランジスタ１２４＿０のゲートは、レベルシフタＬＳＴＰ１２＿０に接続される。

ＬＳＴＰ１１＿０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１１＿０に基づいて、トランジスタ１２３＿０のゲートに電圧を印加する。

ＬＳＴＰ１２＿０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１２＿０に基づいて、トランジスタ１２４＿０のゲートに電圧を印加する。

ＳＧＤｅグループ１２１＿１は、高耐圧ｎチャネルＭＯＳトランジスタ１２２＿１、１２３＿１、及び１２４＿１、並びにレベルシフタＬＳＴＰ１１＿１及びＬＳＴＰ１２＿１を含む。

トランジスタ１２２＿１の一端は、配線ＧＳＧＤ１に接続され、他端は、トランジスタ１２３＿１の一端及びトランジスタ１２４＿１の一端に接続される。トランジスタ１２２＿１のゲートは、レベルシフタＬＳＴＰ１０に接続される。

トランジスタ１２３＿１の他端は、配線ＳＧＤ＿ＳＥＬｅに接続される。トランジスタ１２３＿１のゲートは、レベルシフタＬＳＴＰ１１＿１に接続される。

トランジスタ１２４＿１の他端は、配線ＳＧＤ＿ＵＳＥＬｅに接続される。トランジスタ１２４＿１のゲートは、レベルシフタＬＳＴＰ１２＿１に接続される。

ＬＳＴＰ１１＿１は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１１＿１に基づいて、トランジスタ１２３＿１のゲートに電圧を印加する。

ＬＳＴＰ１２＿１は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１２＿１に基づいて、トランジスタ１２４＿１のゲートに電圧を印加する。

ＳＧＤｅグループ１２１＿２は、高耐圧ｎチャネルＭＯＳトランジスタ１２２＿２、１２３＿２、及び１２４＿２、並びにレベルシフタＬＳＴＰ１１＿２及びＬＳＴＰ１２＿２を含む。

トランジスタ１２２＿２の一端は、配線ＧＳＧＤ２に接続され、他端は、トランジスタ１２３＿２の一端及びトランジスタ１２４＿２の一端に接続される。トランジスタ１２２＿２のゲートは、レベルシフタＬＳＴＰ１０に接続される。

トランジスタ１２３＿２の他端は、配線ＳＧＤ＿ＳＥＬｅに接続される。トランジスタ１２３＿２のゲートは、レベルシフタＬＳＴＰ１１＿２に接続される。

トランジスタ１２４＿２の他端は、配線ＳＧＤ＿ＵＳＥＬｅに接続される。トランジスタ１２４＿２のゲートは、レベルシフタＬＳＴＰ１２＿２に接続される。

ＬＳＴＰ１１＿２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１１＿２に基づいて、トランジスタ１２３＿２のゲートに電圧を印加する。

ＬＳＴＰ１２＿２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１２＿２に基づいて、トランジスタ１２４＿２のゲートに電圧を印加する。

ＳＧＤｅグループ１２１＿３は、高耐圧ｎチャネルＭＯＳトランジスタ１２２＿３、１２３＿３、及び１２４＿３、並びにレベルシフタＬＳＴＰ１１＿３及びＬＳＴＰ１２＿３を含む。

トランジスタ１２２＿３の一端は、配線ＧＳＧＤ３に接続され、他端は、トランジスタ１２３＿３の一端及びトランジスタ１２４＿３の一端に接続される。トランジスタ１２２＿３のゲートは、レベルシフタＬＳＴＰ１０に接続される。

トランジスタ１２３＿３の他端は、配線ＳＧＤ＿ＳＥＬｅに接続される。トランジスタ１２３＿３のゲートは、レベルシフタＬＳＴＰ１１＿３に接続される。

トランジスタ１２４＿３の他端は、配線ＳＧＤ＿ＵＳＥＬｅに接続される。トランジスタ１２４＿３のゲートは、レベルシフタＬＳＴＰ１２＿３に接続される。

ＬＳＴＰ１１＿３は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１１＿３に基づいて、トランジスタ１２３＿３のゲートに電圧を印加する。

ＬＳＴＰ１２＿３は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１２＿３に基づいて、トランジスタ１２４＿３のゲートに電圧を印加する。

ＬＳＴＰ１０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１０に基づいて、トランジスタ１２２＿０〜１２２＿３のゲートに電圧を印加する。

例えば、消去動作の場合、トランジスタ１２２＿０〜１２２＿３は、オン状態とされる。そして、消去パルス印加動作時にはトランジスタ１２３＿０〜１２３＿３がオン状態とされる。消去ベリファイ動作時には、選択ストリングユニットＳＵに対応するトランジスタ１２３＿０〜１２３＿３のいずれかオン状態とされ、非選択ストリングユニットＳＵに対応するトランジスタ１２４＿０〜１２４＿３のいずれかオン状態とされる。これにより、配線ＧＳＧＤ０〜ＧＳＧＤ３は、配線ＳＧＤ＿ＳＥＬｅまたは配線ＳＧＤ＿ＵＳＥＬｅに電気的に接続される。

次に、ＵＳＧ選択回路１３０について説明する。

図２２に示すように、ＵＳＧ選択回路１３０は、高耐圧ｎチャネルＭＯＳトランジスタ１３１＿０〜１３１＿３及びレベルシフタＬＳＴＰ１３を含む。

トランジスタ１３１＿０の一端は、配線ＧＳＧＤ０に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１３１＿０のゲートは、レベルシフタＬＳＴＰ１３に接続される。

トランジスタ１３１＿１の一端は、配線ＧＳＧＤ１に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１３１＿１のゲートは、レベルシフタＬＳＴＰ１３に接続される。

トランジスタ１３１＿２の一端は、配線ＧＳＧＤ２に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１３１＿２のゲートは、レベルシフタＬＳＴＰ１３に接続される。

トランジスタ１３１＿３の一端は、配線ＧＳＧＤ３に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１３１＿３のゲートは、レベルシフタＬＳＴＰ１３に接続される。

ＬＳＴＰ１３は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１３に基づいて、トランジスタ１３１＿０〜１３１＿３のゲートに電圧を印加する。

例えば、配線ＧＳＧＤ０〜ＧＳＧＤ３と、配線ＵＳＧとをそれぞれ電気的に接続する場合、トランジスタ１３１＿０〜１３１＿３は、オン状態とされる。

１．１．６．３．２ ＳＧＳ＿ＷＬＤユニットの構成の一例
次に、ＳＧＳ＿ＷＬＤユニット１０１の構成の一例について、図２３〜図２５を用いて説明する。図２３は、ＷＲ／ＲＤ選択回路１４０の回路図を示している。図２４は、ＥＲ選択回路１５０の回路図を示している。図２５は、ＵＳＧ選択回路１６０の回路図を示している。

図２３に示すように、ＷＲ／ＲＤ選択回路１４０は、高耐圧ｎチャネルＭＯＳトランジスタ１４１＿０〜１４１＿７及びレベルシフタＬＳＴＰ１４を含む。

トランジスタ１４１＿０の一端は、配線ＧＷＬＤ０に接続され、他端は、配線ＣＧ＿Ｄ＜０＞に接続される。トランジスタ１４１＿０のゲートは、レベルシフタＬＳＴＰ１４に接続される。

トランジスタ１４１＿１の一端は、配線ＧＷＬＤ１に接続され、他端は、配線ＣＧ＿Ｄ＜１＞に接続される。トランジスタ１４１＿１のゲートは、レベルシフタＬＳＴＰ１４に接続される。

トランジスタ１４１＿２の一端は、配線ＧＷＬＤ２に接続され、他端は、配線ＣＧ＿Ｄ＜２＞に接続される。トランジスタ１４１＿２のゲートは、レベルシフタＬＳＴＰ１４に接続される。

トランジスタ１４１＿３の一端は、配線ＧＷＬＤ３に接続され、他端は、配線ＣＧ＿Ｄ＜３＞に接続される。トランジスタ１４１＿３のゲートは、レベルシフタＬＳＴＰ１４に接続される。

トランジスタ１４１＿４の一端は、配線ＧＷＬＤ４に接続され、他端は、配線ＣＧ＿Ｄ＜４＞に接続される。トランジスタ１４１＿４のゲートは、レベルシフタＬＳＴＰ１４に接続される。

トランジスタ１４１＿５の一端は、配線ＧＷＬＤ５に接続され、他端は、配線ＣＧ＿Ｄ＜５＞に接続される。トランジスタ１４１＿５のゲートは、レベルシフタＬＳＴＰ１４に接続される。

トランジスタ１４１＿６の一端は、配線ＧＳＧＳに接続され、他端は、配線ＳＧＳ＿ＳＥＬに接続される。トランジスタ１４１＿６のゲートは、レベルシフタＬＳＴＰ１４に接続される。

トランジスタ１４１＿７の一端は、配線ＧＳＧＳＢに接続され、他端は、配線ＳＧＳＢ＿ＳＥＬに接続される。トランジスタ１４１＿７のゲートは、レベルシフタＬＳＴＰ１４に接続される。

ＬＳＴＰ１４は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１４に基づいて、トランジスタ１４１＿０〜１４１＿７のゲートに電圧を印加する。

例えば、配線ＧＷＬＤ０〜ＧＷＬＤ５、ＧＳＧＳ、及びＧＳＧＳＢと、配線ＣＧ＿Ｄ＜５：０＞、ＳＧＳ＿ＳＥＬ、及びＳＧＳＢ＿ＳＥＬとをそれぞれ電気的に接続する場合、トランジスタ１４１＿０〜１４１＿７は、オン状態とされる。

次に、ＥＲ選択回路１５０について説明する。

図２４に示すように、ＥＲ選択回路１５０は、高耐圧ｎチャネルＭＯＳトランジスタ１５１＿０〜１５１＿７及びレベルシフタＬＳＴＰ１５を含む。

トランジスタ１５１＿０の一端は、配線ＧＷＬＤ０に接続され、他端は、配線ＣＧ＿Ｄｅ＜０＞に接続される。トランジスタ１５１＿０のゲートは、レベルシフタＬＳＴＰ１５に接続される。

トランジスタ１５１＿１の一端は、配線ＧＷＬＤ１に接続され、他端は、配線ＣＧ＿Ｄｅ＜１＞に接続される。トランジスタ１５１＿１のゲートは、レベルシフタＬＳＴＰ１５に接続される。

トランジスタ１５１＿２の一端は、配線ＧＷＬＤ２に接続され、他端は、配線ＣＧ＿Ｄｅ＜２＞に接続される。トランジスタ１５１＿２のゲートは、レベルシフタＬＳＴＰ１５に接続される。

トランジスタ１５１＿３の一端は、配線ＧＷＬＤ３に接続され、他端は、配線ＣＧ＿Ｄｅ＜３＞に接続される。トランジスタ１５１＿３のゲートは、レベルシフタＬＳＴＰ１５に接続される。

トランジスタ１５１＿４の一端は、配線ＧＷＬＤ４に接続され、他端は、配線ＣＧ＿Ｄｅ＜４＞に接続される。トランジスタ１５１＿４のゲートは、レベルシフタＬＳＴＰ１５に接続される。

トランジスタ１５１＿５の一端は、配線ＧＷＬＤ５に接続され、他端は、配線ＣＧ＿Ｄｅ＜５＞に接続される。トランジスタ１５１＿５のゲートは、レベルシフタＬＳＴＰ１５に接続される。

トランジスタ１５１＿６の一端は、配線ＧＳＧＳに接続され、他端は、配線ＳＧＳ＿ＳＥＬｅに接続される。トランジスタ１５１＿６のゲートは、レベルシフタＬＳＴＰ１５に接続される。

トランジスタ１５１＿７の一端は、配線ＧＳＧＳＢに接続され、他端は、配線ＳＧＳＢ＿ＳＥＬｅに接続される。トランジスタ１５１＿７のゲートは、レベルシフタＬＳＴＰ１５に接続される。

ＬＳＴＰ１５は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１５に基づいて、トランジスタ１５１＿０〜１５１＿７のゲートに電圧を印加する。

例えば、配線ＧＷＬＤ０〜ＧＷＬＤ５、ＧＳＧＳ、及びＧＳＧＳＢと、配線ＣＧ＿Ｄｅ＜５：０＞、ＳＧＳ＿ＳＥＬｅ、及びＳＧＳＢ＿ＳＥＬｅとをそれぞれ電気的に接続する場合、トランジスタ１５１＿０〜１５１＿７は、オン状態とされる。

次に、ＵＳＧ選択回路１６０について説明する。

図２５に示すように、ＵＳＧ選択回路１６０は、高耐圧ｎチャネルＭＯＳトランジスタ１６１＿０〜１６１＿７及びレベルシフタＬＳＴＰ１６を含む。

トランジスタ１６１＿０の一端は、配線ＧＷＬＤ０に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１６１＿０のゲートは、レベルシフタＬＳＴＰ１６に接続される。

トランジスタ１６１＿１の一端は、配線ＧＷＬＤ１に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１６１＿１のゲートは、レベルシフタＬＳＴＰ１６に接続される。

トランジスタ１６１＿２の一端は、配線ＧＷＬＤ２に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１６１＿２のゲートは、レベルシフタＬＳＴＰ１６に接続される。

トランジスタ１６１＿３の一端は、配線ＧＷＬＤ３に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１６１＿３のゲートは、レベルシフタＬＳＴＰ１６に接続される。

トランジスタ１６１＿４の一端は、配線ＧＷＬＤ４に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１６１＿４のゲートは、レベルシフタＬＳＴＰ１６に接続される。

トランジスタ１６１＿５の一端は、配線ＧＷＬＤ５に接続され、他端は、配線ＵＳＧに接続される。トランジスタ１６１＿５のゲートは、レベルシフタＬＳＴＰ１６に接続される。

トランジスタ１６１＿６の一端は、配線ＧＳＧＳに接続され、他端は配線ＵＳＧに接続される。トランジスタ１６１＿６のゲートは、レベルシフタＬＳＴＰ１６に接続される。

トランジスタ１６１＿７の一端は、配線ＧＳＧＳＢに接続され、他端は、配線ＵＳＧに接続される。トランジスタ１６１＿７のゲートは、レベルシフタＬＳＴＰ１６に接続される。

ＬＳＴＰ１６は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ１６に基づいて、トランジスタ１６１＿０〜１６１＿７のゲートに電圧を印加する。

例えば、配線ＧＷＬＤ０〜ＧＷＬＤ５、ＧＳＧＳ、及びＧＳＧＳＢと、配線ＵＳＧとを電気的に接続する場合、トランジスタ１６１＿０〜１６１＿７は、オン状態とされる。

１．２ 書き込み動作
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とプログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と表記する）を繰り返すことで、メモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。

プログラム動作は、電子を電荷蓄積層３１０に注入することにより閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。

プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧が目標とするターゲットレベルに達したか否かを判定する動作である。

以下、本実施形態では、プログラム動作において、閾値電圧を上昇させる動作を「“０”書き込み」または単に「書き込み」と表記する。他方で、閾値電圧を維持させる動作を「“１”書き込み」または「非書き込み」と表記する。以下、“０”書き込みに対応するビット線をＢＬ（“０”）と表記し、“１”書き込みに対応するビット線をＢＬ（“１”）と表記する。

１．２．１ プログラム動作時における各配線の電圧
まず、プログラム動作時における各配線の電圧について、図２６を用いて説明する。以下では、ブロックＢＬＫ０のストリングユニットＳＵ０において、書き込み動作が実行される場合について説明する。

図２６に示すように、時刻ｔ１において、ソース線ＳＬには、電圧ＶＳＲＣが印加される。電圧ＶＳＲＣは電圧ＶＳＳよりも高い電圧である。

選択ブロックＢＬＫ０に対応するロウデコーダ２２Ａは、選択ストリングユニットＳＵ０に対応する選択ゲート線ＳＧＤ０（図２６の参照符号「選択ＳＧＤ」）に電圧ＶＳＧ１を印加し、非選択ストリングユニットＳＵ１〜ＳＵ３に対応する選択ゲート線ＳＧＤ１〜ＳＧＤ３（図２６の参照符号「非選択ＳＧＤ」）に電圧ＶＳＳを印加する。電圧ＶＳＧ１は、対応するビット線ＢＬの電圧に関わらず、選択トランジスタＳＴ１をオン状態にする電圧である。これにより、選択ストリングユニットＳＵ０の選択トランジスタＳＴ１はオン状態とされ、非選択ストリングユニットＳＵ１〜ＳＵ３の選択トランジスタＳＴ１はオフ状態とされる。

また、ロウデコーダ２２Ａは、選択ゲート線ＳＧＳ（及びＳＧＳＢ）に電圧ＶＳＳを印加する。これにより、ブロックＢＬＫ０の選択トランジスタＳＴ２（ＳＴ２ａ及びＳＴ２ｂ）はオフ状態とされる。

センスアンプ２５は、ビット線ＢＬ（“１”）に電圧ＶＢＬを印加し、ビット線ＢＬ（“０”）に電圧ＶＳＳを印加する。電圧ＶＢＬは、電圧ＶＳＲＣよりも高い電圧である。

よって、選択ストリングユニットＳＵ０において、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳのチャネルには電圧ＶＢＬが印加され、ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＮＳのチャネルには電圧ＶＳＳが印加される。

時刻ｔ２において、ロウデコーダ２２Ａは、選択ストリングユニットＳＵ０の選択ゲート線ＳＧＤ０に電圧ＶＳＧ２を印加する。電圧ＶＳＧ２は、ビット線ＢＬ（“１”）に対応する選択トランジスタＳＴ１をカットオフ状態にし、ビット線ＢＬ（“０”）に対応する選択トランジスタＳＴ１をオン状態にする電圧である。よって、例えば、電圧ＶＳＧ１及びＶＳＧ２と電圧ＶＢＬとの関係は、（ＶＳＧ１−Ｖｔｈ）＞ＶＢＬ＞（ＶＳＧ２−Ｖｔｈ）（電圧Ｖｔｈは、選択トランジスタＳＴ１の閾値電圧）である。これにより、ビット線ＢＬ（“１”）が接続された選択ストリングユニットＳＵ０のＮＡＮＤストリングＮＳのチャネルはフローティング状態とされる。

時刻ｔ３において、ロウデコーダ２２Ａは、ワード線ＷＬ及びダミーワード線ＷＬＤに電圧ＶＰＡＳＳを印加する。電圧ＶＰＡＳＳは、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤの閾値電圧に関わらず、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤをオン状態にする電圧である。

時刻ｔ４において、ロウデコーダ２２Ａは、選択ワード線ＷＬに書き込み電圧ＶＰＧＭを印加する。電圧ＶＰＧＭは、電圧ＶＰＡＳＳよりも高い電圧である。

ビット線ＢＬ（“０”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がオン状態となっている。このため、メモリセルトランジスタＭＴのチャネルの電位はＶＳＳに維持される。よって、制御ゲートとチャネルとの間の電位差（ＶＰＧＭ−ＶＳＳ）が大きくなり、その結果、電子が電荷蓄積層３１０に注入されて、メモリセルトランジスタＭＴの閾値電圧が上昇する。

また、ビット線ＢＬ（“１”）に対応するＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１がカットオフ状態となっている。このため、選択ワード線ＷＬとの容量カップリングにより、チャネル電位は上昇する。よって、制御ゲートとチャネルとの間の電位差は小さくなる。その結果、電子は電荷蓄積層３１０にほとんど注入されず、メモリセルトランジスタＭＴの閾値電圧は維持される。

時刻ｔ５において、ロウデコーダ２２Ａは、選択ワード線ＷＬに電圧ＶＰＡＳＳを印加する。

時刻ｔ６において、リカバリ動作が行われ、プログラム動作が終了する。

１．２．２ プログラムベリファイ動作時における各配線の電圧
次に、プログラムベリファイ動作時における各配線の電圧について、図２７を用いて説明する。なお、消去ベリファイ動作及び読み出し動作も同様の波形となり、選択ワード線ＷＬの読み出し電圧ＶＣＧＲＶが、ベリファイレベルに応じて異なる。

図２７に示すように、時刻ｔ１において、ロウデコーダ２２Ａは、選択ブロックＢＬＫにおいて、選択ゲート線ＳＧＤ０〜ＳＧＤ３、ＳＧＳ、及びＳＧＳＢに電圧ＶＳＧを印加する。電圧ＶＳＧは、対応するビット線ＢＬの電圧に関わらず、選択トランジスタＳＴ１をオン状態にする電圧である。また、ロウデコーダ２２Ａは、選択ワード線ＷＬに電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬ及びダミーワード線ＷＬＤに電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、読み出しデータの閾値電圧レベルに応じた読み出し電圧である。電圧ＶＲＥＡＤは、閾値電圧によらず、メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤをオン状態にする電圧である。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤとの関係は、ＶＣＧＲＶ＜ＶＲＥＡＤである。これにより、非選択ストリングユニットＳＵにおいては、ＮＡＮＤストリングＮＳのチャネルにある不要な電荷が放電される。なお、図２７の例では、電圧ＶＳＧは電圧ＶＲＥＡＤよりも高いが、電圧ＶＳＧは電圧ＶＲＥＡＤより低くてもよい。

時刻ｔ２において、センスアンプ２５は、ビット線ＢＬに電圧ＶＢＬＲＤを印加する。
電圧ＶＢＬＲＤは読み出し動作時にビット線ＢＬに印加される電圧である。また、ソース線ＳＬには、電圧ＶＳＲＣが印加される。電圧ＶＢＬＲＤと電圧ＶＳＲＣとは、ＶＢＬＲＤ＞ＶＳＲＣ（＞ＶＳＳ）の関係にある。

時刻ｔ３において、ロウデコーダ２２Ａは、選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（選択ＳＧＤ）、並びに選択ゲート線ＳＧＳ及びＳＧＳＢに電圧ＶＳＧを引き続き印加し、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（非選択ＳＧＤ）に例えば電圧ＶＳＳを印加する。これにより、非選択ストリングユニットＳＵに対応する選択トランジスタＳＴ１はカットオフ状態にされる。この状態において、時刻ｔ３〜ｔ４の期間に、センスアンプ２５は、データを読み出す。

時刻ｔ４において、ロウデコーダ２２Ａは、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤに電圧ＶＳＧを印加する。

時刻ｔ５において、リカバリ動作が行われ、読み出し動作が終了する、より具体的には、ロウデコーダ２２Ａは、選択ゲート線ＳＧＤ、ＳＧＳ、及びＳＧＳＢ、ワード線ＷＬ、ダミーワード線ＷＬＤ、に電圧ＶＳＳを印加する。これにより、選択ワード線ＷＬと非選択ワード線ＷＬとは、イコライズされる。このため、選択ワード線ＷＬの電圧は、少し上昇してから電圧ＶＳＳまで低下する。

１．３ レベルシフタへの供給電圧
次に、レベルシフタＬＳＴＰへの供給電圧について、図２８を用いて説明する。

図２８に示すように、レベルシフタＬＳＴＰは、接続されている電源により、大まかに３つのグループに分けられる。例えば、電圧発生回路１３内には、レベルシフタＬＳＴＰに対応した３つの電源ＤＥＣ１〜ＤＥＣ３が設けられる。

電源ＤＥＣ１には、レベルシフタＬＳＴＰ１、ＬＳＴＰ３＿０〜ＬＳＴＰ３＿７、ＬＳＴＰ４＿０〜ＬＳＴＰ４＿７、ＬＳＴＰ５、ＬＳＴＰ６、及びＬＳＴＰ７が接続される。電源ＤＥＣ１は、プログラム動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＰＧＭＨを供給する。電圧ＶＰＧＭＨは、電圧ＶＰＧＭよりも高い電圧である。例えば、電圧ＶＰＧＭＨは、一端に電圧ＶＰＧＭが印加されたトランジスタをオン状態にできる電圧である。また、電源ＤＥＣ１は、読み出し動作時（プログラムベリファイ動作を含む）及び消去動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＧＢＳＴを供給する。電圧ＶＧＢＳＴは、電圧ＶＰＧＭＨよりも低い電圧である。例えば、電圧ＶＧＢＳＴは、一端に電圧ＶＲＥＡＤまたはＶＳＧ等が印加されたトランジスタをオン状態にできる電圧である。

電源ＤＥＣ２には、レベルシフタＬＳＴＰ２が接続される。電源ＤＥＣ２は、書き込み動作時及び読み出し動作時には、レベルシフタＬＳＴＰ２に、電圧ＶＧＢＳＴを供給する。また、電源ＤＥＣ２は、消去動作時には、レベルシフタＬＳＴＰ２に、電圧ＶＥＲＡを供給する。電圧ＶＥＲＡは、消去パルス印加動作時にソース線ＳＬに印加される電圧である。

電源ＤＥＣ３には、レベルシフタＬＳＴＰ８＿０〜ＬＳＴＰ８＿３、ＬＳＴＰ９＿０〜ＬＳＴＰ９＿３、ＬＳＴＰ１０、ＬＳＴＰ１１＿０〜ＬＳＴＰ１１＿３、ＬＳＴＰ１２＿０〜ＬＳＴＰ１２＿３、ＬＳＴＰ１３、ＬＳＴＰ１４、ＬＳＴＰ１５、及びＬＳＴＰ１６が接続される。電源ＤＥＣ３は、書き込み動作時及び読み出し動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＧＢＳＴを供給する。また、電源ＤＥＣ３は、消去パルス印加動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＥＲＡを供給する。

１．４ 本実施形態に係る構成
本実施形態に係る構成であれば、処理能力を向上できる半導体記憶装置を提供できる。以下、本効果につき詳述する。

半導体記憶装置は、コア回路部を複数のプレーンに分割して制御を行う場合があるが、複数のプレーンに同時に供給できる電圧は、ロウドライバにより制限され、複数の動作を同時に実行するのは困難である。このため、例えば、半導体記憶装置は、消去動作実行中に、コントローラから優先度の比較的高い読み出し命令を受信した場合、消去動作を中断して、読み出し動作を実行する場合がある。

これに対し、本実施形態に係る構成では、ロウドライバ１０は、書き込み／読み出し動作用ドライバユニット１５と、消去動作用ドライバユニット１６とを備える。更に、各プレーンＰＢは、書き込み動作及び読み出し動作用のＷＲ／ＲＤゾーン選択回路８０と、消去動作用のＥＲゾーン選択回路９０とを備える。これにより、半導体記憶装置１は、消去動作と、書き込み動作または読み出し動作とを並行して実行させることができる。よって、半導体記憶装置は、処理能力を向上させることができる。

更に、本実施形態に係る構成であれば、ＥＲゾーン選択回路９０内の各トランジスタのトランジスタサイズを、ＷＲ／ＲＤゾーン選択回路８０の各トランジスタのトランジスタサイズよりも小さくできる。これにより、チップ面積の増加を抑制できる。

更に、本実施形態に係る構成であれば、ＷＲ／ＲＤゾーン選択回路８０内において、ワード線ＷＬと選択ＣＧドライバ（ＣＧＡドライバ３０、ＣＧＢドライバ３１、及びＣＧ０／ＣＧ９５ドライバ３２）との間に設けられるトランジスタの個数と、ワード線ＷＬとＣＧＵドライバ３３）との間に設けられるトランジスタの個数とを同じにできる。これにより、ＣＧＵドライバ３３に接続されたワード線ＷＬの充放電期間の増加を抑制できる。

更に、本実施形態に係る構成であれば、ＳＧＤユニット１００内において、配線ＧＳＧＤ（すなわち、選択ゲート線ＳＧＤ）と、配線ＵＳＧ（すなわちロウドライバ１０）とは、ＵＳＧ選択回路１３０内の１つのトランジスタ（トランジスタ１３１＿０〜１３１＿３のいずれか）を介して、電気的に接続できる。よって、選択ゲート線ＳＧＤとロウドライバ１０との間の電流経路に設けられるトランジスタ数の増加を抑制でき、トランジスタのオン抵抗による配線抵抗の増加を抑制できる。これにより、例えば、読み出し動作において、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤを放電する際に、放電期間を短縮できる。従って、半導体記憶装置の処理能力を向上できる。

２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なるＷＬ選択回路の構成について４つの例を説明する。以下、第１実施形態とは異なる点を中心に説明する。

２．１ 第１例
まず、第１例のＷＬ選択回路の全体構成について、図２９を用いて説明する。以下、ＷＬ選択回路２３Ａの構成を中心に説明するが、ＷＬ選択回路２３Ｂの構成もＷＬ選択回路２３Ａと同様である。

図２９に示すように、ＷＬ選択回路２３Ａは、チャンク選択回路７０、ＷＲゾーン選択回路８０Ａ、ＲＤゾーン選択回路８０Ｂ、及びＥＲゾーン選択回路９０を含む。

チャンク選択回路７０及びＥＲゾーン選択回路９０は、第１実施形態と同様である。

ＷＲゾーン選択回路８０Ａは、第１実施形態のＷＲ／ＲＤゾーン選択回路８０と同じ構成であるが、書き込み動作に対応する。

ＲＤゾーン選択回路８０Ｂは、第１実施形態のＷＲ／ＲＤゾーン選択回路８０と同じ回路構成であるが、読み出し動作に対応する。

半導体記憶装置１は、ＷＲゾーン選択回路８０Ａが対応する書き込み動作と並行して、ＲＤゾーン選択回路８０Ｂが対応する読み出し動作を実行できる。

２．２ 第２例
次に、第２例のＷＬ選択回路の全体構成について、図３０を用いて説明する。

図３０に示すように、ＷＬ選択回路２３Ａは、チャンク選択回路７０、ＲＤゾーン選択回路８０Ｂ、ＷＲ／ＲＤゾーン選択回路８０、及びＥＲゾーン選択回路９０を含む。

チャンク選択回路７０、ＷＲ／ＲＤゾーン選択回路８０、及びＥＲゾーン選択回路９０は、第１実施形態と同様である。

ＲＤゾーン選択回路８０Ｂは、第１実施形態のＷＲ／ＲＤゾーン選択回路８０と同様である。

ＲＤゾーン選択回路８０Ｂは、第１実施形態のＷＲ／ＲＤゾーン選択回路８０と同じ回路構成であるが、読み出し動作に対応する。

半導体記憶装置１は、ＷＲ／ＲＤゾーン選択回路８０が対応する書き込み動作または読み出し動作と並行して、ＲＤゾーン選択回路８０Ｂが対応する読み出し動作を実行できる。

２．３ 第３例
次に、第３例のＷＬ選択回路の全体構成について、図３１を用いて説明する。

図３１に示すように、ＷＬ選択回路２３Ａは、チャンク選択回路７０、ＷＲゾーン選択回路８０Ａ、ＷＲ／ＲＤゾーン選択回路８０、及びＥＲゾーン選択回路９０を含む。

チャンク選択回路７０、ＷＲ／ＲＤゾーン選択回路８０、及びＥＲゾーン選択回路９０は、第１実施形態と同様である。

ＷＲゾーン選択回路８０Ａは、第１実施形態のＷＲ／ＲＤゾーン選択回路８０と同じ構成であるが、書き込み動作に対応する。

半導体記憶装置１は、ＷＲ／ＲＤゾーン選択回路８０が対応する書き込み動作または読み出し動作と並行して、ＷＲゾーン選択回路８０Ａが対応する書き込み動作を実行できる。

２．４ 第４例
次に、第４例のＷＬ選択回路の全体構成について、図３２を用いて説明する。

図３２に示すように、ＷＬ選択回路２３Ａは、チャンク選択回路７０、ＷＲゾーン選択回路８０Ａ、ＷＲ／ＲＤゾーン選択回路８０、並びに２つのＥＲゾーン選択回路９０Ａ及び９０Ｂを含む。

チャンク選択回路７０及びＷＲ／ＲＤゾーン選択回路８０は、第１実施形態と同様である。

ＥＲゾーン選択回路９０Ａ及び９０Ｂの各々は、第１実施形態のＥＲゾーン選択回路９０と同様である。

半導体記憶装置１は、異なるプレーンＰＢにおいて、２つの消去動作を並行して実行できる。

２．５ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、ＷＬ選択回路２３内に設けられたゾーン選択回路（例えば、ＷＲ／ＲＤゾーン選択回路８０またはＥＲゾーン選択回路９０等）の個数に応じて、複数の動作を並行して実行できる。

なお、ＷＬ選択回路２３内に設けられるゾーン選択回路の個数は、４個以上であってもよい。

３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、プログラムベリファイ動作において、選択ワード線ＷＬを放電する際の電流経路について４つの例を説明する。以下、第１実施形態と異なる点を中心に説明する。なお、以下で説明するワード線ＷＬ電圧の放電経路は、読み出し動作及び消去ベリファイ動作にも適用できる。

３．１ 第１例
まず、第１例における電流経路について、図３３を用いて説明する。図３３の例は、ＷＬ選択回路２３Ａにおいて、選択ワード線ＷＬ（本例では、ワード線ＷＬ１）に対応する放電経路を示す図である。

図３３に示すように、書き込み動作を開始すると、ＷＲ／ＲＤゾーン選択回路８０において、ワード線ＷＬ０〜ＷＬ１１に対応するゾーンＺｎ０内では、レベルシフタＬＳＴＰ３＿０が、８２＿０〜８２＿１１のゲートに、電圧ＶＰＧＭＨを印加する。これにより、ワード線ＷＬ１に対応するトランジスタ８２＿１を含むトランジスタ８２＿０〜８２＿１１は、オン状態とされる。選択ワード線ＷＬを含まないゾーンＺｎ１〜Ｚｎ７内では、レベルシフタＬＳＴＰ４＿１〜４＿７が、トランジスタ８３＿１２〜８３＿９５のゲートに、電圧ＶＰＧＭＨを印加する。これにより、ワード線ＷＬ１２〜ＷＬ９５に対応するトランジスタ８３＿１２〜８３＿９５は、オン状態とされる。

また、チャンク選択回路７０内では、レベルシフタＬＳＴＰ１がトランジスタ７１＿０〜７１＿９５のゲートに、電圧ＶＰＧＭＨを印加する。これにより、ワード線ＷＬ１に対応するトランジスタ７１＿１を含むトランジスタ７１＿０〜７１＿９５は、オン状態とされる。

プログラムベリファイ動作において、データの読み出し動作が終了すると、リカバリ動作が開始される。より具体的には、リカバリ動作を開始すると、ＥＲゾーン選択回路９０において、レベルシフタＬＳＴＰ５は、トランジスタ９１＿０〜９１＿９５のゲートに、電圧ＶＸ４を印加する。電圧ＶＸ４は、電圧ＶＧＢＳＴよりも低い電圧であり、対応するトランジスタをオン状態にできる電圧である。これにより、トランジスタ９１＿０〜９１＿９５は、オン状態とされる。レベルシフタＬＳＴＰ６は、トランジスタ９２＿０、９２＿４７、９２＿４８、９２＿９５、９２＿Ｅ０〜９２＿Ｅ７のゲートに、電圧ＶＸ４を印加する。これにより、ワード線ＷＬ１に対応するトランジスタ９２＿Ｅ０〜９２＿Ｅ７のいずれかを含むトランジスタ９２＿０、９２＿４７、９２＿４８、９２＿９５、９２＿Ｅ０〜９２＿Ｅ７は、オン状態とされる。また、レベルシフタＬＳＴＰ７は、トランジスタ９３＿０、９３＿４７、９３＿４８、９３＿９５、９３＿Ｅ０〜９３＿Ｅ７のゲートに、電圧ＶＸ４を印加する。これにより、ワード線ＷＬ１に対応するトランジスタ９３＿Ｅ０〜９３＿Ｅ７のいずれかを含むトランジスタ９３＿０、９３＿４７、９３＿４８、９３＿９５、９３＿Ｅ０〜９３＿Ｅ７は、オン状態とされる。

この結果、ワード線ＷＬの電圧は、ＥＲゾーン選択回路９０（及びＷＲ／ＲＤゾーン選択回路８０）を介して、ロウドライバ１０に放電される。このとき、選択ワード線ＷＬは、ＥＲゾーン選択回路９０内において他のワード線ＷＬと電気的に接続され、イコライズされる。

次に、書き込み動作時における選択ワード線ＷＬの電圧及び各レベルシフタＬＳＴＰの出力電圧について、図３４を用いて説明する。図３４は、３回目までのプログラムループにおける選択ワード線ＷＬ（ＷＬ１）の電圧及び各レベルシフタＬＳＴＰの出力電圧を示すタイミングチャートである。

図３４に示すように、１回目のプログラムループの期間、レベルシフタＬＳＴＰ１及び選択ワード線ＷＬに対応するＬＳＴＰ３＿０は、電圧ＶＰＧＭＨを出力する。

１回目の（プログラムループの）プログラム動作ＰＧＭにおいて、選択ワード線ＷＬには、電圧ＶＰＧＭが印加される。

１回目のプログラムベリファイ動作ＰＶＦＹにおいて、選択ワード線ＷＬには電圧ＶＣＧＲＶが印加され、データの読み出し動作が実行される。読み出し動作終了後、リカバリ動作の期間、レベルシフタＬＳＴＰ５〜ＬＳＴＰ７は、電圧ＶＸ４を出力する。これにより、ワード線ＷＬは放電される。

２回目のプログラムループ開始時に、レベルシフタＬＳＴＰ１及びＬＳＴＰ３＿０の出力電圧は、電圧（ＶＰＧＭＨ＋ＤＶ）にステップアップされる。電圧ＤＶは、プログラムループを繰り返す際に、電圧ＶＰＧＭをステップアップさせる電圧であり、電圧ＶＳＳよりも大きい電圧である。そして、２回目のプログラムループの期間、レベルシフタＬＳＴＰ１及びＬＳＴＰ３＿０の出力電圧は、電圧（ＶＰＧＭＨ＋ＤＶ）に維持される。

２回目のプログラム動作ＰＧＭにおいて、選択ワード線ＷＬには、電圧（ＶＰＧＭ＋ＤＶ）が印加される。

２回目のプログラムベリファイ動作ＰＶＦＹにおいて、選択ワード線ＷＬには電圧ＶＣＧＲＶが印加され、データの読み出し動作が実行される。読み出し動作終了後、リカバリ動作の期間、レベルシフタＬＳＴＰ５〜ＬＳＴＰ７は、電圧ＶＸ４を出力する。これにより、ワード線ＷＬは放電される。

３回目のプログラムループ開始時に、レベルシフタＬＳＴＰ１及びＬＳＴＰ３＿０の出力電圧は、電圧（ＶＰＧＭＨ＋２ＤＶ）にステップアップされる。そして、２回目のプログラムループの期間、レベルシフタＬＳＴＰ１及びＬＳＴＰ３＿０の出力電圧は、電圧（ＶＰＧＭＨ＋２ＤＶ）に維持される。

３回目のプログラム動作ＰＧＭにおいて、選択ワード線ＷＬには、電圧（ＶＰＧＭ＋３ＤＶ）が印加される。

３回目のプログラムベリファイ動作ＰＶＦＹにおいて、選択ワード線ＷＬには電圧ＶＣＧＲＶが印加され、データの読み出し動作が実行される。読み出し動作終了後、リカバリ動作の期間、レベルシフタＬＳＴＰ５〜ＬＳＴＰ７は、電圧ＶＸ４を出力する。これにより、ワード線ＷＬは放電される。

４回目以降のプログラムループにおいても、プログラムループを繰り返す毎に、電圧ＶＰＧＭＨ及びＶＰＧＭがステップアップされる。従って、書き込み動作の期間、プログラム動作に対応するレベルシフタＬＳＴＰ１及びＬＳＴＰ３＿０は、電圧ＶＰＧＭＨ以上の電圧を出力し続ける。

次に、レベルシフタＬＳＴＰへの供給電圧について、図３５を用いて説明する。

図３５に示すように、本例では、レベルシフタＬＳＴＰは、接続されている電源により、大まかに４つのグループに分けられる。本例では、電圧発生回路１３内に、電源ＤＥＣ１〜ＤＥＣ４が設けられる。

電源ＤＥＣ１には、レベルシフタＬＳＴＰ１、ＬＳＴＰ３＿０〜ＬＳＴＰ３＿７、及びＬＳＴＰ４＿０〜ＬＳＴＰ４＿７が接続される。電源ＤＥＣ１は、書き込み動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＰＧＭＨを供給し、読み出し動作時及び消去動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＧＢＳＴを供給する。

電源ＤＥＣ２には、レベルシフタＬＳＴＰ２が接続される。電源ＤＥＣ２は、書き込み動作時及び読み出し動作時には、レベルシフタＬＳＴＰ２に、電圧ＶＸ４を供給する。また、電源ＤＥＣ２は、消去動作時には、レベルシフタＬＳＴＰ２に、電圧ＶＥＲＡを供給する。

電源ＤＥＣ３には、レベルシフタＬＳＴＰ８＿０〜ＬＳＴＰ８＿３、ＬＳＴＰ９＿０〜ＬＳＴＰ９＿３、ＬＳＴＰ１０、ＬＳＴＰ１１＿０〜ＬＳＴＰ１１＿３、ＬＳＴＰ１２＿０〜ＬＳＴＰ１２＿３、ＬＳＴＰ１３、ＬＳＴＰ１４、ＬＳＴＰ１５、及びＬＳＴＰ１６が接続される。電源ＤＥＣ３は、書き込み動作時及び読み出し動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＧＢＳＴを供給する。また、電源ＤＥＣ３は、消去動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＥＲＡを供給する。

電源ＤＥＣ４には、レベルシフタＬＳＴＰ５、ＬＳＴＰ６、及びＬＳＴＰ７が接続される。電源ＤＥＣ４は、書き込み動作時及び読み出し動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＸ４を供給する。また、電源ＤＥＣ４は、消去動作時には、対応するレベルシフタＬＳＴＰに、電圧ＶＥＲＡを供給する。

３．２ 第２例
次に、第２例における電流経路について、図３６を用いて説明する。図３６の例は、ＷＬ選択回路２３Ａにおいて、選択ワード線ＷＬ（本例では、ワード線ＷＬ１）に対応する放電経路を示す図である。以下、第３実施形態の第１例と異なる点を中心に説明する。

図３６に示すように、本例では、リカバリ動作を開始すると、チャンク選択回路７０において、レベルシフタＬＳＴＰ２は、トランジスタ７２＿０〜７２＿９５のゲートに、電圧ＶＸ４を印加する。これにより、トランジスタ７２＿０〜７２＿９５は、オン状態とされる。すなわち、配線ＧＷＬ０〜ＧＷＬ９５は、配線ＵＣＧに共通に接続される。

この結果、ワード線ＷＬの電圧は、チャンク選択回路７０のトランジスタ７２＿０〜７２＿９５（及びＷＲ／ＲＤゾーン選択回路８０）を介して、ロウドライバ１０に放電される。このとき、選択ワード線ＷＬは、チャンク選択回路７０において、他のワード線ＷＬと電気的に接続され、イコライズされる。

次に、書き込み動作時における選択ワード線ＷＬの電圧及び各レベルシフタＬＳＴＰの出力電圧について、図３７を用いて説明する。図３７は、３回目までのプログラムループにおける選択ワード線ＷＬ（ＷＬ１）の電圧及び各レベルシフタＬＳＴＰの出力電圧を示すタイミングチャートである。

図３７に示すように、書き込み動作において、選択ワード線ＷＬに印加される電圧並びにレベルシフタＬＳＴＰ１及び選択ワード線ＷＬに対応するＬＳＴＰ３＿０が出力する電圧は、第１例の図３４と同様である。

本例では、プログラムベリファイ動作ＰＶＦＹにおいて、リカバリ動作の期間、レベルシフタＬＳＴＰ２は、電圧ＶＸ４を出力する。これにより、ワード線ＷＬは放電される。また、第１例とは異なり、レベルシフタＬＳＴＰ５〜ＬＳＴＰ７の出力電圧は、電圧ＶＳＳを維持する。

本例におけるレベルシフタへの供給電圧は、第１例の図３５と同様である。

３．３ 第３例
次に、第３例における電流経路について、図３８を用いて説明する。図３８の例は、ＷＬ選択回路２３Ａにおいて、選択ワード線ＷＬ（本例では、ワード線ＷＬ１）に対応する放電経路を示す図である。以下、第３実施形態の第１例及び第２例と異なる点を中心に説明する。

図３８に示すように、本例では、リカバリ動作を開始すると、選択ワード線ＷＬに対応するＷＲ／ＲＤゾーン選択回路８０のゾーンＺｎ内では、レベルシフタＬＳＴＰ４＿０が、トランジスタ８３＿１〜８３＿１１のゲートに、電圧ＶＧＢＳＴを印加する。これにより、トランジスタ８３＿１〜８３＿１１は、オン状態とされる。すなわち、配線ＧＷＬ０〜ＧＷＬ１１は、配線ＣＧＵ＜０＞に共通に接続される。

この結果、ワード線ＷＬの電圧は、ＷＲ／ＲＤゾーン選択回路８０を介して、ロウドライバ１０に放電される。このとき、選択ワード線ＷＬは、ＷＲ／ＲＤゾーン選択回路８０において、他のワード線ＷＬと電気的に接続され、イコライズされる。

次に、書き込み動作時における選択ワード線ＷＬの電圧及び各レベルシフタＬＳＴＰの出力電圧について、図３９を用いて説明する。図３９は、３回目までのプログラムループにおける選択ワード線ＷＬ（ＷＬ１）の電圧及び各レベルシフタＬＳＴＰの出力電圧を示すタイミングチャートである。

図３９に示すように、書き込み動作において、選択ワード線ＷＬに印加される電圧並びにレベルシフタＬＳＴＰ１及び選択ワード線ＷＬに対応するＬＳＴＰ３＿０が出力する電圧は、第１例の図３４と同様である。

本例では、プログラムベリファイ動作ＰＶＦＹにおいて、リカバリ動作の期間、選択ワード線ＷＬに対応するレベルシフタＬＳＴＰ４＿０は、電圧ＶＧＢＳＴを出力する。これにより、ワード線ＷＬは放電される。また、第１例とは異なり、レベルシフタＬＳＴＰ５〜ＬＳＴＰ７の出力電圧は、電圧ＶＳＳを維持する。

次に、レベルシフタＬＳＴＰへの供給電圧について、図４０を用いて説明する。

図４０に示すように、第１例と同様に、本例では、電源ＤＥＣ１〜ＤＥＣ４が設けられる。

第１例とは異なり、ＬＳＴＰ４＿０〜ＬＳＴＰ４＿７は、電源ＤＥＣ３に接続される。ＬＳＴＰ４＿０〜ＬＳＴＰ４＿７は、書き込み動作時及び読み出し動作時には、電圧ＶＧＢＳＴを供給され、消去動作時には、電圧ＶＥＲＡを供給される。他の構成は、第１例と同じである。

３．４ 第４例
次に、第４例における電流経路について、図４１を用いて説明する。図４１の例は、ＷＬ選択回路２３Ａにおいて、選択ワード線ＷＬ（本例では、ワード線ＷＬ１）に対応する放電経路を示す図である。以下、第３実施形態の第１例乃至第３例と異なる点を中心に説明する。

図３８に示すように、本例では、リカバリ動作を開始すると、チャンク選択回路７０において、レベルシフタＬＳＴＰ２は、トランジスタ７２＿０〜７２＿９５のゲートに、電圧ＶＸ４を印加する。これにより、トランジスタ７２＿０〜７２＿９５は、オン状態とされる。

選択ワード線ＷＬに対応するＷＲ／ＲＤゾーン選択回路８０のゾーンＺｎ内では、レベルシフタＬＳＴＰ４＿０が、トランジスタ８３＿１〜８３＿１１のゲートに、電圧ＶＧＢＳＴを印加する。これにより、トランジスタ８３＿１〜８３＿１１は、オン状態とされる。

ＥＲゾーン選択回路９０において、レベルシフタＬＳＴＰ５は、トランジスタ９１＿０〜９１＿９５のゲートに、電圧ＶＸ４を印加する。レベルシフタＬＳＴＰ６は、トランジスタ９２＿０、９２＿４７、９２＿４８、９２＿９５、９２＿Ｅ０〜９２＿Ｅ７のゲートに、電圧ＶＸ４を印加する。レベルシフタＬＳＴＰ７は、トランジスタ９３＿０、９３＿４７、９３＿４８、９３＿９５、９３＿Ｅ０〜９３＿Ｅ７のゲートに、電圧ＶＸ４を印加する。これにより、トランジスタ９１＿０〜９１＿９５、９２＿０、９２＿４７、９２＿４８、９２＿９５、９２＿Ｅ０〜９２＿Ｅ７、９３＿０、９３＿４７、９３＿４８、９３＿９５、９３＿Ｅ０〜９３＿Ｅ７は、オン状態とされる。

この結果、ワード線ＷＬの電圧は、チャンク選択回路７０のトランジスタ７２＿０〜７２＿９５、ＷＲ／ＲＤゾーン選択回路８０、及びＥＲゾーン選択回路９０を介して、ロウドライバ１０に放電される。

次に、書き込み動作時における選択ワード線ＷＬの電圧及び各レベルシフタＬＳＴＰの出力電圧について、図４２を用いて説明する。図４２は、３回目までのプログラムループにおける選択ワード線ＷＬ（ＷＬ１）の電圧及び各レベルシフタＬＳＴＰの出力電圧を示すタイミングチャートである。

図４２に示すように、書き込み動作において、選択ワード線ＷＬに印加される電圧並びにレベルシフタＬＳＴＰ１及び選択ワード線ＷＬに対応するＬＳＴＰ３＿０が出力する電圧は、第１例の図３４と同様である。

本例では、プログラムベリファイ動作ＰＶＦＹにおいて、リカバリ動作の期間、選択ワード線ＷＬに対応するレベルシフタＬＳＴＰ４＿０は、電圧ＶＧＢＳＴを出力する。レベルシフタＬＳＴＰ２及びＬＳＴＰ５〜ＬＳＴＰ６は、電圧ＶＸ４を出力する。

本例におけるレベルシフタへの供給電圧は、第３例の図４０と同様である。

３．５ 本実施形態に係る効果
本実施形態に係る構成を第１及び第２実施形態に適用できる。よって、第１及び第２実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、書き込み動作の期間、ＷＬ選択回路２３において、プログラム動作に対応するレベルシフタＬＳＴＰは、電圧値ＶＰＧＭＨ以上の電圧を出力し続けることができる。これにより、プログラム動作に対応するレベルシフタＬＳＴＰでは、書き込み動作中にプログラム動作とプログラムベリファイ動作との切り換えに伴う電圧ＶＰＧＭＨの出力のオン／オフ動作が不要となるため、オン状態とオフ状態との切り換えに伴う消費電力の増加を抑制できる。従って、半導体記憶装置における消費電力の増加を抑制できる。

また、本実施形態に係る構成であれば、プログラムベリファイ動作（及び読み出し動作）におけるリカバリ動作において、電圧ＶＸ４または電圧ＶＧＢＳＴを出力するレベルシフタＬＳＴＰのオン／オフ動作により、ワード線ＷＬの放電経路を設けることができる。よって、電圧ＶＰＧＭＨを出力するレベルシフタＬＳＴＰのオン／オフ動作により、ワード線ＷＬの放電経路を設ける場合よりも、レベルシフタＬＳＴＰのオン／オフ動作による消費電力の増加を抑制できる。

また、本実施形態に係る構成であれば、書き込み動作中のプログラムベリファイ動作（及び読み出し動作）におけるリカバリ動作において、電圧ＶＸ４または電圧ＶＧＢＳＴを出力するレベルシフタＬＳＴＰのオン／オフ動作により、ワード線ＷＬの放電経路を設けることができる。よって、電圧ＶＰＧＭＨを出力するレベルシフタＬＳＴＰのオン／オフ動作により、ワード線ＷＬの放電経路を設ける場合よりも、レベルシフタＬＳＴＰのオン／オフ動作に伴う消費電力の増加を抑制できる。

４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１実施形態とは異なるＳＧ＿ＷＬＤ選択回路２４の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。

４．１ ＳＧ＿ＷＬＤ選択回路の全体構成
まず、ＳＧ＿ＷＬＤ選択回路２４の全体構成について、図４３を用いて説明する。以下、ＳＧ＿ＷＬＤ選択回路２４Ａの構成を中心に説明するが、ＳＧ＿ＷＬＤ選択回路２４Ｂの構成もＳＧ＿ＷＬＤ選択回路２４Ａと同様である。

図４３に示すように、本実施形態では、ＳＧＤユニット１００は、ＷＲ／ＲＤ選択回路１１０、ＥＲ選択回路１２０、ＵＳＧ選択回路１３０、及びＶＳＳ選択回路２２０を含む。

ＷＲ／ＲＤ選択回路１１０、ＥＲ選択回路１２０、及びＵＳＧ選択回路１３０は、第１実施形態の図１９と同じである。

ＶＳＳ選択回路２２０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＳＧＤ０〜ＧＳＧＤ３に電圧ＶＳＳを印加する。ＶＳＳ選択回路２２０の入力端子には、電圧ＶＳＳが印加される（入力端子は、接地電圧配線に接続される）。ＶＳＳ選択回路２２０の４つの出力端子には、配線ＧＳＧＤ０〜ＧＳＧＤ３がそれぞれ接続される。

ＳＧＳ＿ＷＬＤユニット１０１は、ＷＲ／ＲＤ選択回路１４０、ＥＲ選択回路１５０、ＵＳＧ選択回路１６０、及びＶＳＳ選択回路２３０を含む。

ＷＲ／ＲＤ選択回路１４０、ＥＲ選択回路１５０、及びＵＳＧ選択回路１６０は、第１実施形態の図１９と同じである。

ＶＳＳ選択回路２３０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶに基づいて、配線ＧＳＧＳ及びＧＳＧＳＢに電圧ＶＳＳを印加する。ＶＳＳ選択回路２３０の入力端子には、電圧ＶＳＳが印加される。ＶＳＳ選択回路２３０の２つの出力端子には、配線ＧＳＧＳ及びＧＳＧＳＢがそれぞれ接続される。

４．２ ＶＳＳ選択回路の構成
次に、ＶＳＳ選択回路２２０及び２３０の構成について、図４４を用いて説明する。

図２２に示すように、ＶＳＳ選択回路２２０は、高耐圧ｎチャネルＭＯＳトランジスタ２２１＿０〜２２１＿３及びレベルシフタＬＳＴＰ２１＿０〜ＬＳＴＰ２１＿３を含む。

トランジスタ２２１＿０の一端は、配線ＧＳＧＤ０に接続され、他端には、電圧ＶＳＳが印加される（他端は、接地電圧配線に接続される）。トランジスタ２２１＿０のゲートは、レベルシフタＬＳＴＰ２１＿０に接続される。

ＬＳＴＰ２１＿０は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ２１＿０に基づいて、トランジスタ２２１＿０のゲートに電圧を印加する。

トランジスタ２２１＿１の一端は、配線ＧＳＧＤ０に接続され、他端には、電圧ＶＳＳが印加される（他端は、接地電圧配線に接続される）。トランジスタ２２１＿１のゲートは、レベルシフタＬＳＴＰ２１＿１に接続される。

ＬＳＴＰ２１＿１は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ２１＿１に基づいて、トランジスタ２２１＿１のゲートに電圧を印加する。

トランジスタ２２１＿２の一端は、配線ＧＳＧＤ０に接続され、他端には、電圧ＶＳＳが印加される（他端は、接地電圧配線に接続される）。トランジスタ２２１＿２のゲートは、レベルシフタＬＳＴＰ２１＿２に接続される。

ＬＳＴＰ２１＿２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ２１＿２に基づいて、トランジスタ２２１＿２のゲートに電圧を印加する。

トランジスタ２２１＿３の一端は、配線ＧＳＧＤ０に接続され、他端には、電圧ＶＳＳが印加される（他端は、接地電圧配線に接続される）。トランジスタ２２１＿３のゲートは、レベルシフタＬＳＴＰ２１＿３に接続される。

ＬＳＴＰ２１＿３は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ２１＿３に基づいて、トランジスタ２２１＿３のゲートに電圧を印加する。

次に、ＶＳＳ選択回路２３０について説明する。

ＶＳＳ選択回路２３０は、高耐圧ｎチャネルＭＯＳトランジスタ２３１＿０及び２３１＿１並びにレベルシフタＬＳＴＰ２２を含む。

トランジスタ２３１＿０の一端は、配線ＧＳＧＳに接続され、他端には、電圧ＶＳＳが印加される（他端は、接地電圧配線に接続される）。トランジスタ２３１＿０のゲートは、レベルシフタＬＳＴＰ２２に接続される。

トランジスタ２３１＿１の一端は、配線ＧＳＧＳＢに接続され、他端には、電圧ＶＳＳが印加される（他端は、接地電圧配線に接続される）。トランジスタ２３１＿１のゲートは、レベルシフタＬＳＴＰ２２に接続される。

ＬＳＴＰ２２は、ＰＢ制御回路１２から送信される制御信号ＣＳＨＶ２２に基づいて、トランジスタ２３１＿０及び２３１＿１のゲートに電圧を印加する。

４．３ 選択ゲート線ＳＧＤの放電経路の一例
次に、読み出し動作（プログラムベリファイ動作）において、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤを放電する際の電流経路についての一例を、図４５を用いて説明する。図４５の例は、ＳＧＤユニット１００において、選択ゲート線ＳＧＤ０（配線ＧＳＧＤ）に対応する放電経路を示す図である。

読み出し動作では、例えば、図２７に示すように、時刻ｔ３またはｔ５において、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤ（非選択ＳＧＤ）に印加されている電圧ＶＳＧが放電される。このような場合に、図４５に示す放電経路が適用される。

図４５に示すように、選択ゲート線ＳＧＤ０を放電する場合、ＶＳＳ選択回路２２０において、レベルシフタＬＳＴＰ２１＿０は、トランジスタ２２１＿０に、例えば電圧ＶＧＢＳＴを印加する。これにより、トランジスタ２２１＿０はオン状態とされる。

この結果、選択ゲート線ＳＧＤ０（配線ＧＳＧＤ０）は、トランジスタ２２１＿０を介して、電圧ＶＳＳを印加される（接地電圧配線に放電される）。

４．４ 本実施形態に係る効果
本実施形態に係る構成を、第１〜第３実施形態に適用できる。よって、第１乃至第３実施形態と同様の効果が得られる。

更に、本実施形態に係る構成であれば、読み出し動作において、ＳＧＤユニット１００において、非選択ストリングユニットＳＵに対応する選択ゲート線ＳＧＤを放電する際に、選択ゲート線ＳＧＤに、ロウドライバ１０を介さずに、電圧ＶＳＳを印加できる。よって、選択ゲート線ＳＧＤの放電経路におけるスイッチング素子数（トランジスタの段数）を低減でき、放電期間を短縮できる。従って、半導体記憶装置の処理能力を向上できる。

５．変形例等
上記実施形態に係る半導体記憶装置は、第１メモリセルを含むメモリセルアレイ（２０）と、第１メモリセルのゲートに接続された第１ワード線（ＷＬ）と、第１ワード線に接続された第１回路（ロウ選択回路２１）と、書き込み動作及び読み出し動作に用いられる第１ドライバ（ＣＧＡドライバ）と、消去動作に用いられる第２ドライバ（ＣＧＥドライバ）と、第１及び第２ドライバにそれぞれ接続された電圧発生回路（１３）とを含む。第１回路は、第１ワード線ＷＬが選択された書き込み動作、読み出し動作、及び消去動作において、第１ワード線と、第１配線（ＧＷＬ）とを電気的に接続する第２回路（ロウデコーダ２２）と、書き込み動作、読み出し動作、及び消去動作において、第１配線と第２配線（ＣＧＩ）とを電気的に接続する第３回路（チャンク選択回路７０）と、書き込み動作及び読み出し動作のときに、第２配線と第１ドライバとを電気的に接続する第４回路（ＷＲ／ＲＤゾーン選択回路８０）と、消去動作のときに、第２配線と第２ドライバとを電気的に接続する第５回路（ＥＲゾーン選択回路９０）とを含む。

上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。

上記実施形態は、可能な限り組み合わせることができる。

上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２…コア回路部、３…周辺回路部、１０…ロウドライバ、１１…ロウドライバ制御回路、１２…ＰＢ制御回路、１３…電圧発生回路、１４…シーケンサ、１５…書き込み／読み出し動作用ドライバユニット、１６…消去動作用ドライバユニット、１７…共通ドライバユニット、２０…メモリセルアレイ、２１Ａ…ロウ選択回路、２１Ｂ…ロウ選択回路、２２、２２Ａ、２２Ｂ…ロウデコーダ、２３、２３Ａ、２３Ｂ…ＷＬ選択回路、２４、２４Ａ、２４Ｂ…ＳＧ＿ＷＬＤ選択回路、２５…センスアンプ、３０…ＣＧＡドライバ、３１…ＣＧＢドライバ、３２…ＣＧ０／ＣＧ９５ドライバ、３３…ＣＧＵドライバ、３４…ＣＧ＿Ｄドライバ、３５…ＳＧＤ＿ＳＥＬドライバ、３６…ＳＧＤ＿ＵＳＥＬドライバ、３７…ＳＧＳ＿ＳＥＬドライバ、３８…ＳＧＳＢ＿ＳＥＬドライバ、３９、５０…ＰＲＥＭＵＸドライバ、４０…ＶＢＳＴドライバ、４１…ＶＣＧＳＥＬドライバ、４２…ＣＧＥドライバ、４３…ＣＧ４７ｅ／ＣＧ４８ｅドライバ、４４…ＣＧ０ｅ／ＣＧ９５ｅドライバ、４５…ＣＧ＿Ｄｅドライバ、４６…ＳＧＤ＿ＳＥＬｅドライバ、４７…ＳＧＤ＿ＵＳＥＬｅドライバ、４８…ＳＧＳ＿ＳＥＬｅドライバ、４９…ＳＧＳＢ＿ＳＥＬｅドライバ、５１…ＵＣＧドライバ、５２…ＵＳＧドライバ、６０…ＢＬＫ０デコーダ、６１…ＢＬＫ２デコーダ、６２＿０〜６２＿９５、６２＿Ｄ０〜６２＿Ｄ５、６２＿ＳＤ０〜６２＿ＳＤ３、６２＿ＳＳ、６２＿ＳＳＢ、６３＿０〜６３＿９５、６３＿Ｄ０〜６３＿Ｄ５、６３＿ＳＤ０〜６３＿ＳＤ３、６３＿ＳＳ、６３＿ＳＳＢ、７１＿０〜７１＿９５、７２＿０〜７２＿９５、８２＿０〜８２＿１１、８３＿０〜８３＿１１、９１＿０〜９１＿９５、９２＿０、９２＿４７、９２＿４８、９２＿９５、９２＿Ｅ０〜９２＿Ｅ７、９３＿０、９３＿４７、９３＿４８、９３＿９５、９３＿Ｅ０〜９３＿Ｅ７、１１２＿０〜１１２＿３、１１３＿０〜１１３＿３、１２２＿０〜１２２＿３、１２３＿０〜１２３＿３、１２４＿０〜１２４＿３、１３１＿０〜１３１＿３、タ１４１＿０〜１４１＿７、１５１＿０〜１５１＿７、１６１＿０〜１６１＿７、２２１＿０〜２２１＿３、２３１＿０、２３１＿１…高耐圧ｎチャネルＭＯＳトランジスタ、７０…チャンク選択回路、８０…ＷＲ／ＲＤゾーン選択回路、８０Ａ…ＷＲゾーン選択回路、８０Ｂ…ＲＤゾーン選択回路、８１＿０〜８１＿９５…スイッチ回路、９０、９０Ａ、及び９０Ｂ…ＥＲゾーン選択回路、１００…ＳＧＤユニット、１０１…ＳＧＳ＿ＷＬＤユニット、１１０、１４０…ＷＲ／ＲＤ選択回路、１１１＿０〜１１１＿３…ＳＧＤグループ、１２０、１５０…ＥＲ選択回路、１２１＿０〜１２１＿３…ＳＧＤｅグループ、１３０、１６０…ＵＳＧ選択回路、２２０、２３０…ＶＳＳ選択回路、３００…半導体基板、３０１…絶縁層、３０２…導電層、３０３〜３０６…配線層、３０７…コア層、３０８…半導体層、３０９…トンネル絶縁膜、３１０…電荷蓄積層、３１１…ブロック絶縁膜、３１２…キャップ層。

Claims (9)

1. 第１メモリセルを含むメモリセルアレイと、
   前記第１メモリセルのゲートに接続された第１ワード線と、
   前記第１ワード線に接続された第１回路と、
   書き込み動作及び読み出し動作に用いられる第１ドライバと、
   消去動作に用いられる第２ドライバと、
   前記第１及び第２ドライバにそれぞれ接続された電圧発生回路と
   を備え、前記第１回路は、
   前記第１ワード線が選択された前記書き込み動作、前記読み出し動作、及び前記消去動作において、前記第１ワード線と、第１配線とを電気的に接続する第２回路と、
   前記書き込み動作、前記読み出し動作、及び前記消去動作において、前記第１配線と第２配線とを電気的に接続する第３回路と、
   前記書き込み動作及び前記読み出し動作のときに、前記第２配線と前記第１ドライバとを電気的に接続する第４回路と、
   前記消去動作のときに、前記第２配線と前記第２ドライバとを電気的に接続する第５回路と
   を含む、半導体記憶装置。
2. 前記第１回路に接続された第２ワード線と、
   前記書き込み動作及び前記読み出し動作に用いられ、前記電圧発生回路に接続された第３ドライバと
   を更に備え、
   前記メモリセルアレイは、前記第１メモリセルと直列接続され、ゲートに前記第２ワード線が接続された第２メモリセルを更に含み、
   前記第２回路は、前記第２ワード線と第３配線とを電気的に接続可能であり、
   前記第３回路は、前記第３配線と第４配線とを電気的に接続可能であり、
   前記第１ワード線が選択された前記書き込み動作及び前記読み出し動作において、前記第４回路は、前記第４配線と前記第３ドライバとを電気的に接続する、
   請求項１に記載の半導体記憶装置。
3. 前記第１ドライバは、前記書き込み動作または読み出し動作において、書き込み電圧または読み出し電圧を前記第１回路に供給する、
   請求項２記載の半導体記憶装置。
4. 前記第１回路に接続された第１選択ゲート線と、
   前記書き込み動作及び前記読み出し動作に用いられ、前記電圧発生回路に接続された第４ドライバと、
   前記消去動作に用いられ、前記電圧発生回路に接続された第５ドライバと、
   前記電圧発生回路に接続された第６ドライバと
   を更に備え、
   前記メモリセルアレイは、前記第１メモリセルと直列接続され、ゲートに前記第１選択ゲート線が接続された第１選択トランジスタを更に含み、
   前記第２回路は、前記第１選択ゲート線と第５配線とを電気的に接続可能であり、
   前記第１回路は、
   前記書き込み動作及び前記読み出し動作のときに、前記第５配線と前記第４ドライバとを電気的に接続可能な第６回路と、
   前記消去動作のときに、前記第５配線と前記第５ドライバとを電気的に接続可能な第７回路と、
   前記第５配線と前記第６ドライバとを電気的に接続可能な第８回路と
   を更に含む、
   請求項１乃至３のいずれか一項に半導体記憶装置。
5. 前記書き込み動作及び前記読み出し動作に用いられ、前記電圧発生回路に接続された第７ドライバを更に備え、
   前記書き込み動作及び前記読み出し動作において、前記第６回路は、前記第１選択ゲート線が選択された場合、前記第５配線と前記第４ドライバとを電気的に接続し、前記第１選択ゲート線が非選択の場合、前記第５配線と前記第７ドライバとを電気的に接続する、
   請求項４に記載の半導体記憶装置。
6. 前記書き込み動作は、プログラム動作とプログラムベリファイ動作とを含み、
   前記第４回路は、前記第２配線と前記第１ドライバとを接続する第１トランジスタを含み、
   前記書き込み動作の期間、前記第１トランジスタのゲートには、第１電圧以上の電圧が印加され、
   前記プログラムベリファイ動作において前記第１配線を放電する際、前記第５回路は、前記第２配線と前記第２ドライバとを電気的に接続する、
   請求項１に記載の半導体記憶装置。
7. 前記書き込み動作は、プログラム動作とプログラムベリファイ動作とを含み、
   前記第４回路は、前記第２配線と前記第１ドライバとを接続する第１トランジスタと、前記第２配線と前記第３ドライバとを接続する第２トランジスタとを含み、
   前記書き込み動作の期間、前記第１トランジスタのゲートには、第１電圧以上の電圧が印加され、
   前記プログラムベリファイ動作において前記第１配線を放電する際、前記第４回路は、前記第２トランジスタに前記第１電圧よりも低い第２電圧を印加して、前記第２配線と前記第３ドライバとを電気的に接続する、
   請求項２に記載の半導体記憶装置。
8. 前記電圧発生回路に接続された第８ドライバを更に備え、
   前記書き込み動作は、プログラム動作とプログラムベリファイ動作とを含み、
   前記第３回路は、前記第１配線と前記第２配線とを接続する第３トランジスタと、前記第１配線と前記第８ドライバとを接続する第４トランジスタとを含み、
   前記書き込み動作の期間、前記第３トランジスタのゲートには、第１電圧以上の電圧が印加され、
   前記プログラムベリファイ動作において前記第１配線を放電する際、前記第３回路は、前記第４トランジスタに前記第１電圧よりも低い第３電圧を印加して、前記第１配線と前記第８ドライバとを電気的に接続する、
   請求項１に記載の半導体記憶装置。
9. 前記第１回路は、前記第５配線と接地電圧配線とを接続可能な第９回路を更に含む、
   請求項４に記載の半導体記憶装置。