[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7143896B2 - モジュール - Google Patents

モジュール Download PDF

Info

Publication number
JP7143896B2
JP7143896B2 JP2020550553A JP2020550553A JP7143896B2 JP 7143896 B2 JP7143896 B2 JP 7143896B2 JP 2020550553 A JP2020550553 A JP 2020550553A JP 2020550553 A JP2020550553 A JP 2020550553A JP 7143896 B2 JP7143896 B2 JP 7143896B2
Authority
JP
Japan
Prior art keywords
magnetic member
sealing resin
main surface
member wall
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020550553A
Other languages
English (en)
Other versions
JPWO2020071493A1 (ja
Inventor
喜人 大坪
秀樹 新開
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2020071493A1 publication Critical patent/JPWO2020071493A1/ja
Application granted granted Critical
Publication of JP7143896B2 publication Critical patent/JP7143896B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/552Protection against radiation, e.g. light or electromagnetic waves
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K9/00Screening of apparatus or components against electric or magnetic fields
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、モジュールに関するものである。
特開2013-222829号公報(特許文献1)では、複数の電子部品が配置されているモジュールにあって、当該電子部品が実装されている実装面を、複数の領域に隔てるように、金属材料からなる遮蔽部材を設けることが記載されている。
特開2013-222829号公報
通信機器に用いられるモジュールにあっては、近年、小型化の要求に応えるために、無線通信用の部品に加えて、電源系の回路を構成する部品が高密度に実装されるようになってきている。その場合、モジュール内での部品の実装密度が高くなってくるにつれて、電磁波の影響を抑制するための電磁シールドに加えて磁気シールドの強化が必要となり、電磁シールドと磁気シールドとを両立するシールド構造が求められている。特許文献1に記載された遮蔽部材は、電磁シールドのための「金属部材」であるか、あるいは、磁気シールドのための「軟磁性材料を含む電磁波吸収体」のいずれかであって、一方の機能しか有さない。
そこで、本発明は、実装エリアを確保しつつ、電磁シールドと磁気シールドとを両立するモジュールを提供することを目的とする。
上記目的を達成するため、本発明に基づくモジュールは、主面を有する基板と、前記主面上に配置された複数の電子部品と、上記主面および前記複数の電子部品を覆う封止樹脂と、上記主面に配置された接地電極と、上記封止樹脂を覆う導電層と、磁性部材とを備え、上記導電層は、上記封止樹脂を貫通するように配置された複数の接続導体によって、上記接地電極に電気的に接続されており、上記磁性部材は、上記封止樹脂を覆うように配置された磁性部材板状部と、上記封止樹脂内において、前記複数の電子部品のいずれかの間に壁状に配置された単一の磁性部材壁状部または上記封止樹脂内において、前記複数の電子部品のいずれかの間に断続的に壁状に配置された複数の磁性部材壁状部とを含み、上記主面に垂直な方向から見たとき、上記複数の接続導体の各々は、上記単一の磁性部材壁状部または上記複数の磁性部材壁状部の延長上に仮想される帯状領域に少なくとも一部が重なるように配列されている部分を含み、上記単一の磁性部材壁状部、または、上記複数の磁性部材壁状部のうちの任意の一片、の長さは、上記接続導体の長さより長い。
本発明によれば、実装エリアを確保しつつ、電磁シールドと磁気シールドとを両立することができる。
本発明に基づく実施の形態1におけるモジュールの第1の斜視図である。 本発明に基づく実施の形態1におけるモジュールの第2の斜視図である。 本発明に基づく実施の形態1におけるモジュールの平面図である。 図3におけるIV-IV線に関する矢視断面図である。 図3におけるV-V線に関する矢視断面図である。 本発明に基づく実施の形態2におけるモジュールの平面図である。 本発明に基づく実施の形態2におけるモジュールの製造方法の第1の工程の説明図である。 本発明に基づく実施の形態2におけるモジュールの製造方法の第2の工程の説明図である。 本発明に基づく実施の形態2におけるモジュールの製造方法の第3の工程の説明図である。 本発明に基づく実施の形態2におけるモジュールの製造方法の第4の工程の説明図である。 図10におけるXI-XI線に関する矢視断面図である。 本発明に基づく実施の形態2におけるモジュールの製造方法の第5の工程の説明図である。 図12におけるXIII-XIII線に関する矢視断面図である。 本発明に基づく実施の形態2におけるモジュールの製造方法の第6の工程の説明図である。 本発明に基づく実施の形態3におけるモジュールの第1の平面図である。 図15におけるXVI-XVI線に関する矢視断面図である。 本発明に基づく実施の形態3におけるモジュールの第2の平面図である。 本発明に基づく実施の形態4におけるモジュールの第1の平面図である。 図18におけるXIX-XIX線に関する矢視断面図である。 本発明に基づく実施の形態4におけるモジュールの第2の平面図である。 帯状領域に重なるように接続導体が配置されている第1の例の説明図である。 帯状領域に重なるように接続導体が配置されている第2の例の説明図である。 帯状領域に重なるように接続導体が配置されている第3の例の説明図である。 帯状領域に重なるように接続導体が配置されている第4の例の説明図である。 本発明に基づく実施の形態5におけるモジュールの断面図である。
図面において示す寸法比は、必ずしも忠実に現実のとおりを表しているとは限らず、説明の便宜のために寸法比を誇張して示している場合がある。以下の説明において、上または下の概念に言及する際には、絶対的な上または下を意味するとは限らず、図示された姿勢の中での相対的な上または下を意味する場合がある。
(実施の形態1)
図1~図5を参照して、本発明に基づく実施の形態1におけるモジュールについて説明する。本実施の形態におけるモジュール101の外観を図1に示す。モジュール101の上面および側面は導電層6に覆われている。図1における斜め下からモジュール101を見たところを図2に示す。モジュール101の下面は導電層6に覆われておらず、基板1が露出している。基板1の下面には、1以上の外部接続電極11が設けられている。図2で示した外部接続電極11の数、大きさ、配列はあくまで一例である。基板1は、表面または内部に配線を備えていてよい。基板1は樹脂基板であってもよくセラミック基板であってもよい。基板1は多層基板であってもよい。モジュール101の平面図を図3に示す。図3は、モジュール101の導電層6の上面を取り去った状態を上から見ているところに相当する。図3におけるIV-IV線に関する矢視断面図を図4に示す。電子部品41,42,43が基板1の主面1uに実装されている。電子部品41,42,43は封止樹脂3に覆われている。電子部品41,42は、たとえばIC(Integrated Circuit)であってよい。図3におけるV-V線に関する矢視断面図を図5に示す。図3では導電層6の上面を取り去った状態を見ていたが、図4および図5は、導電層6の上面がある状態の断面図である。外部接続電極11は、絶縁層2を貫通するように設けられた導体ビア12を介して、内部導体パターン13と電気的に接続されている。図4に示すように、基板1は、複数の絶縁層2を積層したものである。ここで示す基板1の構成は、あくまで一例であって、これに限るものではない。
本実施の形態におけるモジュール101は、主面1uを有する基板1と、主面1u上に配置された複数の電子部品と、主面1uおよび前記複数の電子部品を覆う封止樹脂3と、主面1uに配置された接地電極14と、封止樹脂3を覆う導電層6と、磁性部材5とを備える。導電層6は、封止樹脂3を貫通するように配置された複数の接続導体62によって、接地電極14に電気的に接続されている。磁性部材5は、封止樹脂3を覆うように配置された磁性部材板状部51と、「封止樹脂3内に壁状に配置された単一の磁性部材壁状部または封止樹脂3内に断続的に壁状に配置された複数の磁性部材壁状部」とを含む。「封止樹脂3内に壁状に配置された単一の磁性部材壁状部または封止樹脂3内に断続的に壁状に配置された複数の磁性部材壁状部」を、以下「磁性部材壁状部等」という。図3では、磁性部材壁状部等の一例として、モジュール101は、断続的に壁状に配置された複数の磁気部材壁状部52を含む。複数の磁性部材壁状部52は、複数の電子部品のいずれかの間に壁状に配置されている。磁性部材壁状部52は封止樹脂3に形成されたトレンチに磁性材料を充填して形成されたものであってよい。トレンチに充填する磁性材料としては、たとえばFe-Co系、Fe-Ni系などの合金、あるいは、NiZn、MnZnなどのフェライト材料であってよい。あるいは、パーマロイめっきであってもよい。ここでいう「パーマロイめっき」とは、Ni-Feの合金によるめっきを意味する。導電層6は、金属によって形成されていることが好ましい。導電層6は、たとえば銅、アルミ、金、またはこれらのいずれかを含む合金で形成されていることが好ましい。
ここで、主面1uに垂直な方向から見たとき、複数の接続導体62の各々は、磁性部材壁状部等の延長上に仮想される帯状領域に少なくとも一部が重なるように配列されている部分を含む。実際、図3では、接続導体62は磁性部材壁状部52の延長上に仮想される帯状領域にほぼ全部が重なるように配列されている。ここでいう「帯状領域」の考え方について詳しくは、後述する。
さらに、前記「単一の磁性部材壁状部」、または、前記「複数の磁性部材壁状部のうちの任意の一片、の前記帯状領域の長手方向に沿った長さは、隣接する前記接続導体の、前記帯状領域の長手方向に沿った長さより長い。すなわち、基板の主面に平行な方向における寸法を「長さ」と規定したとき、磁性部材壁状部の長さは、接続導体の長さよりも、長い。
本実施の形態においては、導電層6は電磁波をシールドする電磁シールドの役割を果たし、磁性部材5は磁気をシールドする磁気シールドの役割を果たす。
本実施の形態では、接続導体62の各々は、上述のように仮想される帯状領域に少なくとも一部が重なるように配列されている部分を含むので、主面1uにおいて磁性部材5と導電層6とが平行な別々の壁状部材として配置されることを避けることができる。したがって、本実施の形態では、実装エリアを確保しつつ、電磁シールドと磁気シールドとを両立することができる。
複数の磁性部材壁状部52と複数の接続導体62とを上述のように配列することにより、これらを所望の形状に沿って配置することができるので、たとえば特定の部品に対する電磁シールドおよび磁気シールドを強化することが可能となる。
また、本実施の形態では、磁性部材壁状部52および接続導体62の配列を断続的とすることによって、封止樹脂3を完全に分断する構造を避けることができるので、封止樹脂3の硬化収縮時の反り、あるいは、使用時の熱膨張などによる反りによる不具合を抑制することができる。
図3においては、接続導体62は正方形で示されているが、接続導体62の形状は正方形に限らず、他の形状であってもよい。接続導体62は、磁性部材壁状部52と同様に線状のものであってもよい。ただし、帯状領域の長手方向に沿った長さの大小関係に注目すると、複数の磁性部材壁状部52のうちの最短のものの長さが、複数の接続導体62のうちの最長のものの長さより長い。
また、磁性部材壁状部の長さは、接続導体の長さよりも、長いので、電磁波の影響を抑制しつつ、磁気による影響をより効率的に抑制することができる。
図4では、磁性部材壁状部52の下端に導体パターン18が接続されているが、磁性部材壁状部52の下端が何らかの導体パターンに接続されていることは必須ではない。導電層6は、接地電極14に電気的に接続されていることが好ましいが、磁性部材5は、接地電極14に電気的に接続されている必要はない。磁気シールドの役割を果たすためには、磁性部材壁状部52は、必ずしも封止樹脂3の上端から下端までを完全に隔てる必要はなく、ある程度の面積の壁として存在すればよい。たとえば磁性部材壁状部52の下端は封止樹脂3の下端よりやや上側に位置していてもよい。すなわち、磁性部材壁状部52の下端と基板1の主面1uとの間に隙間があいていてもよい。これは、磁性材料が、磁気を吸収して熱に変換するメカニズムで、磁気シールドとして機能するからである。図4において磁性部材壁状部52のすぐ下側に表示されている導体パターン18は、存在しなくてもよい。
本実施の形態におけるモジュールの製造方法は、この後、実施の形態2において説明するモジュール102の製造方法とほぼ同様である。実施の形態2において説明する製造方法の中で、磁性部材壁状部52および接続導体62の配置を適宜変更すれば、モジュール101を得ることができる。
(実施の形態2)
図6を参照して、本発明に基づく実施の形態2におけるモジュールについて説明する。本実施の形態におけるモジュール102の平面図を図6に示す。図6は、モジュール102の導電層6の上面を取り去った状態を上から見ているところに相当する。モジュール102の構成は、基本的には、実施の形態1で説明したモジュール101と同様であるが、以下の点で異なる。
モジュール102においては、封止樹脂3は封止樹脂側面3sを有する。封止樹脂3の外周のすべての側面の集合が封止樹脂側面3sに該当する。複数の磁性部材壁状部52のうち少なくとも1つが封止樹脂側面3sのうちの第1部位3s1において封止樹脂3から露出している。複数の接続導体62のうち少なくとも1つが封止樹脂側面3sのうちの第2部位3s2において封止樹脂3から露出している。複数の接続導体62は、少なくとも2通りのタイプの接続導体を含む。すなわち、複数の接続導体62は、1以上の接続導体62aと、1以上の接続導体62bとを含む。図6に示すように、接続導体62bは、電磁シールドのうち部分63に接続されている。接続導体62bは、図6に例示するように壁状に延在していてもよい。
本実施の形態においても、実施の形態1と同様の効果を得ることができる。さらに本実施の形態では、磁性部材壁状部52および接続導体62がいずれかの箇所で封止樹脂側面3sに達するように配置されており、磁性部材壁状部52が磁気シールドのうち封止樹脂3の側面および基板1の側面を覆う部分53に接続されており、さらに、接続導体62が電磁シールドのうち封止樹脂3の側面を覆う部分63に接続されているので、シールド性を向上させることができる。
(製造方法)
本実施の形態におけるモジュール102は以下のように作製することができる。図7に示すように、基板1の主表面1uに電子部品41,42を実装する。図8に示すように、封止樹脂3によって電子部品41,42を封止する。図9に示すように、封止樹脂3に磁気シールドのためのトレンチ16を形成する。トレンチ16の形成には、たとえばレーザ加工などを用いてよい。
図10に示すように、トレンチ16に磁性材料のペーストを充填する。こうして磁性部材壁状部52が形成される。図10におけるXI-XI線に関する矢視断面図を図11に示す。この構造体の上面に磁性部材板状部51を配置する。この構造体の側面を覆うように部分53を配置する。磁性部材板状部51および部分53は磁性材料によって形成される。磁性部材板状部51および部分53は一体的に形成されてもよい。この状態を図12に示す。図12におけるXIII-XIII線に関する矢視断面図を図13に示す。
封止樹脂3に電磁シールドのためのトレンチを形成する。このトレンチは、磁気シールドのためのトレンチ16より短く形成される。電磁シールドのためのトレンチの一端は、封止樹脂側面3sに露出するように形成される。さらに、電磁シールドのためのトレンチの一端は、磁性部材5の部分53を通り抜けてその外側の側面に露出するように形成される。電磁シールドのためのトレンチに導電材料のペーストを充填する。ここまでの工程を終えた状態を図14に示す。この後、スパッタなどの方法により、全体の天面および側面を覆うように導電材料の膜を付着させる。すなわち、部分61および部分63を形成する。こうして、部分61、接続導体62および部分63が組み合わさることによって導電層6が形成される。導電層6は電磁シールドとなるものである。こうして、図6に示したモジュール102が得られる。
(実施の形態3)
図15~図17を参照して、本発明に基づく実施の形態3におけるモジュールについて説明する。本実施の形態におけるモジュール103の平面図を図15に示す。図15は、モジュール103の導電層6の上面を取り去った状態を上から見ているところに相当する。図15におけるXVI-XVI線に関する矢視断面図を図16に示す。図15では導電層6の上面を取り去った状態を見ていたが、図16は、導電層6の上面がある状態の断面図である。図15において磁性部材板状部51を取り去った状態を図17に示す。モジュール103の構成は、基本的には、実施の形態1で説明したモジュール101と同様であるが、以下の点で異なる。
磁性部材板状部51は、導電層6の部分61に比べて小さな範囲のみを覆っている。磁性部材板状部51は電子部品41に対応する領域を覆っている。磁性部材板状部51のサイズは電子部品41のサイズよりひとまわり大きくなっている。磁性部材壁状部52は、電子部品41を取り囲むように配置されている。磁性部材壁状部52は、電子部品41から離隔している。磁性部材壁状部52の上端は、磁性部材板状部51の外周近傍において磁性部材板状部51に接続されている。
本実施の形態におけるモジュール103の構成を整理すると、以下のように表現することができる。
モジュール103においては、磁性部材板状部51は、導電層6と封止樹脂3との間に介在している。さらに、主面1uに垂直な方向から見たとき、磁性部材板状部51の面積は導電層6の面積より小さく、導電層6によって囲まれた第1領域の中に、前記第1領域より小さく磁性部材5によって囲まれた第2領域がある。ここでいう「第1領域」は、図16において基板1の主面1uより上側で導電層6によって囲まれている領域の全体を指す。「第2領域」は、図16において基板1の主面1uより上側で磁性部材5に囲まれている領域を指す。本実施の形態におけるモジュール103の構成は、電磁的にシールドされた大部屋の内部に磁気的にシールドされた小部屋を設けた構成と捉えることもできる。
この構成においても、複数の磁性部材壁状部52と複数の接続導体62とは、実施の形態1で述べた条件を満たしているといえる。本実施の形態においても、磁性部材壁状部52のうちの任意の一片の長さは、隣接する接続導体62の長さより長い。
本実施の形態においても、実施の形態1と同様に、実装エリアを確保しつつ、電磁シールドと磁気シールドとを両立することができる。本実施の形態では、第1領域における電磁的なシールドを実現して、なおかつ、第1領域の中の一部である所望の領域のみを磁気的にシールドすることができる。このようにして特定の部品だけを重点的に磁気的にシールドすることも可能である。
(実施の形態4)
図18~図20を参照して、本発明に基づく実施の形態4におけるモジュールについて説明する。本実施の形態におけるモジュール104の平面図を図18に示す。図18は、モジュール104の導電層6の上面を取り去った状態を上から見ているところに相当する。図18におけるXIX-XIX線に関する矢視断面図を図19に示す。図18では導電層6の上面を取り去った状態を見ていたが、図19は、導電層6の上面がある状態の断面図である。図18において磁性部材板状部51を取り去った状態を図20に示す。モジュール104の構成は、基本的には、実施の形態3で説明したモジュール103と同様であるが、以下の点で異なる。
本実施の形態におけるモジュール104では、電子部品41の上面の全体と側面のうちの約半分を磁性部材5が囲む状態となっている。図19に示されるように、電子部品41の上方においては、磁性部材板状部51と部分61とが重なった状態となっている。すなわち、電子部品41の上面に関しては、電磁シールドと磁気シールドとの両方がなされている。図20に示されるように、平面図で見たときの電子部品41の外周のうちの左側の約半分においては、電子部品41の外周に沿って接続導体62が配列されている。残りの約半分、すなわち右側の約半分においては、電子部品41の外周に沿うように磁性部材壁状部52が配置されている。したがって、図20における電子部品41の右半分に関しては、電子部品41と外部との間での磁気シールドが確保されているといえる。
本実施の形態におけるモジュール104の構成は、電磁的にシールドされた大部屋の内部に磁気的なシールドの庇を設けた構成と捉えることもできる。
本実施の形態においても、実施の形態1と同様に、実装エリアを確保しつつ、電磁シールドと磁気シールドとを両立することができる。本実施の形態では、第1領域における電磁的なシールドを実現して、なおかつ、第1領域の中に配置されている電子部品41の所望の部分について磁気的にシールドすることができる。このようにして部品1個単位ではなく、特定の部品の中の所望の部分ごとに重点的に磁気的にシールドすることも可能である。
図20において、たとえば、電子部品41の全体を取り囲むような磁気シールドまでは必要ないものの、電子部品41と電子部品42,44との間で磁気的にシールドを設けておきたいという場合には、図20に示したように磁性部材壁状部52を設けることとすれば無駄がなく、好ましい。
これまでの実施の形態において、仮想される「帯状領域」という概念が登場したが、これについて、より詳しく説明する。たとえば、単純な例としては、図21に示すようなものが挙げられる。図21においては、上と下とに分かれてそれぞれ磁性部材壁状部52が存在する。磁性部材壁状部52は、それぞれ一定の幅を有する。上下いずれかの磁性部材壁状部52から同じ幅で延長した領域を想定する。言い換えれば、磁性部材壁状部52の左側の辺および右側の辺から長手方向に延長線をひく。すなわち、一点鎖線で示すように2本の延長線を考える。これらの2本の一点鎖線で挟まれる領域が帯状領域ということになる。図21に示す例では、接続導体62は、帯状領域にちょうど収まるように配置されている。
接続導体62は、図21に示すように帯状領域の内部にきちんと収まっているとは限らず、多少ずれた位置にあってもよい。たとえば図22に示すような例であってもよい。図22では、接続導体62は帯状領域からはみ出しているが、完全に逸脱しているわけではなく、接続導体62の一部は帯状領域に重なっている。このような配置であってもよい。
図21および図22では、2つの磁性部材壁状部52が直線状に並ぶ例を示したが、直線上とは限らず、曲線状に配置されるものであってもよい。その場合は、延長線も曲線として想定すればよい。
2つの磁性部材壁状部52が異なる方向に延在していてもよい。図23では、2つの磁性部材壁状部52が互いに垂直な方向に延在している例を示す。一点鎖線で示すように、2つの磁性部材壁状部52の各々から延長線を延ばす。その結果、ある2本の一点鎖線と他の2本の一点鎖線とが直角に交わることとなる。4本の一点鎖線によって囲まれた領域が略正方形の領域として表れる。この略正方形の領域を以下では「重なり領域」と呼ぶ。図23に示した例では、接続導体62は重なり領域にちょうど一致するように配置されている。図23においては、帯状領域は、上側の磁性部材壁状部52から下側に向かって延長して重なり領域に達する部分と、重なり領域から右側に向かって延在する部分とを有する。すなわち、帯状領域は、重なり領域を頂点とするL字形の図形として仮想される。図23において重なり領域より左側の領域および重なり領域より下側の領域は帯状領域には含まれない。図24には、接続導体62が多少ずれた位置にある例を示す。このような配置である場合にも、接続導体62の一部は重なり領域に重なっている。すなわち、接続導体62の一部は、帯状領域に重なっている。図24に示すような位置関係であってもよい。
(実施の形態5)
図25を参照して、本発明に基づく実施の形態5におけるモジュールについて説明する。本実施の形態におけるモジュール105の断面図を図25に示す。本実施の形態におけるモジュール105は、基本的構成に関しては、実施の形態1で説明したモジュール101と同様であるが、以下の構成を備える。
モジュール105は、両面実装構造となっている。すなわち、モジュール105においては、基板1は、主面1aを有すると同時に、主面1aとは反対側の面として第2主面1bを有する。モジュール105は、第2主面1b上に配置された第2の電子部品を備える。すなわち、モジュール105においては、一例として、第2主面1bに、電子部品45,46が実装されている。「第2の電子部品」としては、少なくとも1つの電子部品が配置されていればよい。電子部品41,42は、封止樹脂3aによって封止されている。電子部品45,46は、第2封止樹脂3bによって封止されている。電子部品45,46は、第2封止樹脂3bから露出していてもよい。モジュール105は、第2主面1bに設けられた外部端子として柱状導体23を備える。柱状導体23は、第2封止樹脂3bを貫通している。ここで示す例では、柱状導体23の下面が外部に露出している。柱状導体23は、突起電極、金属ピンのいずれかであってもよい。柱状導体23は、めっきにより形成されてもよい。柱状導体23の下端にははんだバンプが接続されていてもよい。ここで示した外部端子の構成は、あくまで一例であり、この通りとは限らない。たとえば、柱状導体23に代えてはんだバンプを用いてもよい。
なお、上記実施の形態のうち複数を適宜組み合わせて採用してもよい。たとえば実施の形態2~4のいずれかの構成において、実施の形態5のように両面実装構造を採用してもよい。
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
1 基板、1a,1u 主面、1b 第2主面、2 絶縁層、3,3a 封止樹脂、3b 第2封止樹脂、3s 封止樹脂側面、3s1 第1部位、3s2 第2部位、5 磁性部材、6 導電層、11 外部接続電極、12 導体ビア、13 内部導体パターン、14 接地電極、16 トレンチ、18 導体パターン、23 柱状導体、41,42,43,45,46 電子部品、51 磁性部材板状部、52 磁性部材壁状部、53 (磁性部材のうち封止樹脂の側面および基板の側面を覆う)部分、61 (導電層のうち封止樹脂の上面を覆う)部分、62,62a,62b 接続導体、63 (導電層のうち封止樹脂の側面を覆う)部分、101,102,103,104 モジュール。

Claims (5)

  1. 主面を有する基板と、
    前記主面上に配置された複数の電子部品と、
    前記主面および前記複数の電子部品を覆う封止樹脂と、
    前記主面に配置された接地電極と、
    前記封止樹脂を覆う導電層と、
    磁性部材とを備え、
    前記導電層は、前記封止樹脂を貫通するように配置された複数の接続導体によって、前記接地電極に電気的に接続されており、
    前記磁性部材は、前記封止樹脂を覆うように配置された磁性部材板状部と、前記封止樹脂内において、前記複数の電子部品のいずれかの間に壁状に配置された単一の磁性部材壁状部、または、前記封止樹脂内において、前記複数の電子部品のいずれかの間に断続的に壁状に配置された複数の磁性部材壁状部とを含み、
    前記主面に垂直な方向から見たとき、前記複数の接続導体の各々は、前記単一の磁性部材壁状部または前記複数の磁性部材壁状部の延長上に仮想される帯状領域に少なくとも一部が重なるように配列されている部分を含み、
    前記単一の磁性部材壁状部、または、前記複数の磁性部材壁状部のうちの任意の一片、の、前記主面に垂直な方向から見たときの前記磁性部材壁状部の長手方向の長さは、前記接続導体の、前記主面に垂直な方向から見たときの前記磁性部材壁状部の長手方向の長さより長い、モジュール。
  2. 前記封止樹脂は封止樹脂側面を有し、
    前記複数の磁性部材壁状部のうち少なくとも1つが前記封止樹脂側面のうちの第1部位において前記封止樹脂から露出しており、
    前記複数の接続導体のうち少なくとも1つが前記封止樹脂側面のうちの第2部位において前記封止樹脂から露出している、請求項1に記載のモジュール。
  3. 前記磁性部材板状部は、前記導電層と前記封止樹脂との間に介在しており、前記主面に垂直な方向から見たとき、前記磁性部材板状部の面積は前記導電層の面積より小さく、前記導電層によって囲まれた第1領域の中に、前記第1領域より小さく前記磁性部材によって囲まれた第2領域がある、請求項1または2に記載のモジュール。
  4. 前記磁性部材は、Fe-Co系、Fe-Ni系などの合金、あるいは、NiZn、MnZnなどのフェライト材料、あるいは、パーマロイめっきからなる、請求項1から3のいずれか1項に記載のモジュール。
  5. 前記基板は、さらに前記主面とは反対側の面である第2主面を有し、
    前記モジュールは、
    前記第2主面上に配置された第2の電子部品と、
    前記第2主面および前記第2の電子部品を覆う第2封止樹脂と、
    前記第2主面に設けられた外部端子とを備える、請求項1から4のいずれかに記載のモジュール。
JP2020550553A 2018-10-05 2019-10-03 モジュール Active JP7143896B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018190262 2018-10-05
JP2018190262 2018-10-05
PCT/JP2019/039163 WO2020071493A1 (ja) 2018-10-05 2019-10-03 モジュール

Publications (2)

Publication Number Publication Date
JPWO2020071493A1 JPWO2020071493A1 (ja) 2021-09-02
JP7143896B2 true JP7143896B2 (ja) 2022-09-29

Family

ID=70055211

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020550553A Active JP7143896B2 (ja) 2018-10-05 2019-10-03 モジュール

Country Status (4)

Country Link
US (1) US11646273B2 (ja)
JP (1) JP7143896B2 (ja)
CN (1) CN112740844B (ja)
WO (1) WO2020071493A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020071492A1 (ja) * 2018-10-05 2020-04-09 株式会社村田製作所 モジュール
WO2020196752A1 (ja) * 2019-03-28 2020-10-01 株式会社村田製作所 モジュール
US11721639B2 (en) * 2020-06-29 2023-08-08 Qualcomm Incorporated Multi-component modules (MCMs) including configurable electro-magnetic isolation (EMI) shield structures, and related methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016181954A1 (ja) 2015-05-11 2016-11-17 株式会社村田製作所 高周波モジュール
WO2016186103A1 (ja) 2015-05-20 2016-11-24 株式会社村田製作所 高周波モジュール
JP2017174949A (ja) 2016-03-23 2017-09-28 Tdk株式会社 電子回路パッケージ
WO2017179586A1 (ja) 2016-04-15 2017-10-19 株式会社村田製作所 表面実装型シールド部材及び回路モジュール
WO2018101384A1 (ja) 2016-12-02 2018-06-07 株式会社村田製作所 高周波モジュール
WO2018159290A1 (ja) 2017-02-28 2018-09-07 株式会社村田製作所 薄膜シールド層付き電子部品

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2136610A4 (en) * 2008-01-25 2011-07-13 Ibiden Co Ltd MULTILAYER CONDUCTOR PLATE AND METHOD FOR THE PRODUCTION THEREOF
JP2012109307A (ja) * 2010-11-15 2012-06-07 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2013222829A (ja) 2012-04-17 2013-10-28 Taiyo Yuden Co Ltd 回路モジュール及びその製造方法
JP6328698B2 (ja) * 2016-07-26 2018-05-23 Tdk株式会社 電子回路パッケージ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016181954A1 (ja) 2015-05-11 2016-11-17 株式会社村田製作所 高周波モジュール
WO2016186103A1 (ja) 2015-05-20 2016-11-24 株式会社村田製作所 高周波モジュール
JP2017174949A (ja) 2016-03-23 2017-09-28 Tdk株式会社 電子回路パッケージ
WO2017179586A1 (ja) 2016-04-15 2017-10-19 株式会社村田製作所 表面実装型シールド部材及び回路モジュール
WO2018101384A1 (ja) 2016-12-02 2018-06-07 株式会社村田製作所 高周波モジュール
WO2018159290A1 (ja) 2017-02-28 2018-09-07 株式会社村田製作所 薄膜シールド層付き電子部品

Also Published As

Publication number Publication date
US11646273B2 (en) 2023-05-09
CN112740844B (zh) 2023-10-24
WO2020071493A1 (ja) 2020-04-09
US20210225779A1 (en) 2021-07-22
CN112740844A (zh) 2021-04-30
JPWO2020071493A1 (ja) 2021-09-02

Similar Documents

Publication Publication Date Title
JP6950757B2 (ja) 高周波モジュール
JP6806166B2 (ja) 高周波モジュール
JP5517378B1 (ja) 回路モジュール
JP2021061412A (ja) 高周波モジュール
JP7143896B2 (ja) モジュール
WO2019098316A1 (ja) 高周波モジュール
JP5517379B1 (ja) 回路モジュール
TWI459521B (zh) 半導體封裝件及其製法
KR20130117328A (ko) 회로 모듈 및 그 제조 방법
JPWO2016195026A1 (ja) 高周波モジュール
JP6919194B2 (ja) コイル部品及びこれを備える回路基板
US9907180B2 (en) Multilayer electronic device and manufacturing method therefor
US20150068795A1 (en) Substrate with built-in electronic component and core base-material for substrate with built-in electronic component
JP7131624B2 (ja) モジュール
JP6511947B2 (ja) 高周波モジュール
JP7251206B2 (ja) 電子回路モジュール
WO2020071492A1 (ja) モジュール
JP2016082022A (ja) 回路モジュール
JP2020025075A (ja) モジュール
CN221531866U (zh) 具有内埋元件的电路板
JP6083143B2 (ja) チップインダクタ内蔵配線基板
JP2630294B2 (ja) 混成集積回路装置およびその製造方法
JP2009231480A (ja) 半導体装置
JP6414639B2 (ja) 高周波モジュールおよびその製造方法
JP2006278884A (ja) 半導体チップの実装方法、半導体チップ実装用スペーサ並びに半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220118

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220816

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220829

R150 Certificate of patent or registration of utility model

Ref document number: 7143896

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150