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JP6952256B2 - 撮像装置 - Google Patents

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Description

本開示は、CMOSイメージセンサに代表される撮像装置及び撮像モジュールに関する。
自然界には、明暗差の大きい被写体が存在する。例えば車載用の撮像装置には、明るさが刻々と変化する被写体に対応するため、明るい被写体と暗い被写体とを同時に撮像すること(高ダイナミックレンジ)が求められる。高ダイナミックレンジを実現するために、特許文献1および2は以下のような方法を提案している。
特許文献1および2に開示された撮像装置では、シリコンフォトダイオードが用いられる。特許文献1では、露光時間(以下、「蓄積時間」と称する場合がある。)が互いに異なる画像を合成することによって、広いダイナミックレンジを得ることができる。その手法はすでに実用化に至っている。また、特許文献2では、1画素内に配置された感度の異なる複数の撮像セルから得られる画像を合成してダイナミックレンジを拡大する。
特開昭62−108678号公報 特開2008−99073号公報
上述した従来の撮像装置では、さらなる高ダイナミックレンジ撮影の向上が求められていた。
上記課題を解決するために、本開示の一態様による撮像装置は、半導体基板と、半導体基板内の第1の光電変換部、および一端が第1の光電変換部に電気的に接続された第1の容量素子を含む第1の撮像セルと、半導体基板内の第2の光電変換部を含む第2の撮像セルと、を備え、平面視において、第2の光電変換部の面積は、第1の光電変換部の面積よりも大きい。
なお、包括的又は具体的な態様は、素子、デバイス、システム、集積回路、及び方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、システム、集積回路、及び方法の任意な組み合わせで実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および/または利点は、明細書および図面に開示の様々な実施形態や特徴によって個々に提供され、これらの1つ以上を得るために全てを必要とはしない。
本開示の一態様によれば、広ダイナミックレンジ撮影を行うことが可能な撮像装置および撮像モジュールを提供できる。
図1は、従来の撮像セル特性と、望ましい撮像セル特性とを模式的に示す図である。 図2は、従来の撮像セル特性と、さらに望ましい撮像セル特性とを模式的に示す図である。 図3は、例示的な第1の実施形態による撮像装置100の構造の一例を模式的に示すブロック構成図である。 図4は、例示的な第1の実施形態による単位画素30の回路図である。 図5は、例示的な第1の実施形態による撮像装置100中の単位画素30のデバイス構造を模式的に示す断面図である。 図6は、例示的な第1の実施形態による撮像装置100中の単位画素30の他のデバイス構造を模式的に示す断面図である。 図7は、例示的な第1の実施形態による撮像装置100中の単位画素30の他のデバイス構造を模式的に示す断面図である。 図8は、例示的な第1の実施形態による撮像装置100中の単位画素30の他のデバイス構造を模式的に示す断面図である。 図9は、例示的な第1の実施形態による撮像装置100中の単位画素30のさらなる他のデバイス構造を模式的に示す断面図である。 図10は、例示的な第1の実施形態による撮像装置100における単位画素30の、鳥瞰視したときのレイアウト図である。 図11は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図12は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図13は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図14は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図15は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図16は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図17は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図18は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図19は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図20は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図21は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図22は、例示的な第1の実施形態による単位画素30のバリエーションを模式的に示す回路図である。 図23は、例示的な第1の実施形態による撮像装置100における、1サイクル(1フレーム)期間の露光および読み出し動作のタイミングを示すタイミングチャートである。 図24は、撮像装置100を搭載した撮像モジュール200の機能ブロックを模式的に示している。
まず、本願発明者が考察した従来技術の問題点を説明する。
特許文献1に開示された画像合成では、複数の画像データが時系列に取得される。そのため、一枚の合成画像を得るには、通常の撮像時間の数倍の時間が必要となる。また、時間差のある画像を合成するので、画像の同時性が損なわれ、動きのある被写体の画像に乱れが生じてしまう。
特許文献2では、感度および飽和電子数が同一である、同じ大きさの複数のフォトダイオードを用いている。それぞれのフォトダイオードに入射する光量を大小の2種類に分ける、オンチップトップレンズを備えている。この構成によれば、複数の撮像セルの間では、実効的に感度が異なるように見せかけられる。1画素上に2つのセルが搭載されているので、同時に撮像が可能となり、画像の同時性は確保される。
一方、1画素内に2つのセルを配置する必要があるので、フォトダイオードの面積は従来と比べて1/2以下にならざるを得なくなる。フォトダイオードの面積と、感度または飽和電子数とは、略比例関係にある。その結果、フォトダイオードの面積が1/2以下になれば、感度および飽和電子数も従来の1/2以下となる。
図1は、従来の撮像セル特性と、望ましい撮像セル特性とを模式的に示している。単一の画素内に1つの撮像セルを有する通常のセル(以下、「通常セル」と称する。)に対し、高ダイナミックレンジ撮影(HDR)では、単一の画素内の2つの撮像セルを用いる。これら2つの撮像セルはそれぞれ、(a)通常セルと同程度の感度および飽和電子数である撮像セル特性と、(b)飽和電子数は通常セルと同程度であり、感度は通常セルと比べて低い撮像セル特性と、を備えていることが望ましい。図中の「a」および「b」はその望ましい組み合わせを示している。
図1中の「a’」および「b’」は、特許文献2における2つの撮像セルの組み合わせを示している。上述したとおり、各撮像セル(フォトダイオード)の面積は、通常セルと比べて1/2以下になる。そのため、各撮像セルの感度は低下し、飽和電子数も減少する。これは、望ましい特性から乖離してしまうことを意味している。このように、特許文献2における撮像セルの特性は、要求される特性と比べると著しく劣る。
図2は、従来の撮像セル特性と、さらに望ましい撮像セル特性とを模式的に示している。図2の「b」に示すように、感度を低下させることにより、入射光の光量が高いときに発生し得る飽和が緩和される。加えて、飽和電子数そのものを増大できれば、ダイナミックレンジはさらに拡大する。
本開示の一態様の概要は以下の項目に記載のとおりである。
[項目1]
半導体基板と、
前記半導体基板内の第1の光電変換部、および一端が前記第1の光電変換部に電気的に接続された第1の容量素子を含む第1の撮像セルと、
前記半導体基板内の第2の光電変換部を含む第2の撮像セルと、
を備え、
平面視において、前記第2の光電変換部の面積は、前記第1の光電変換部の面積よりも大きい、撮像装置。
[項目2]
前記第1の撮像セルは、前記第1の光電変換部に電気的に接続された第1の電荷検出回路をさらに含み、
前記第2の撮像セルは、前記第2の光電変換部に電気的に接続された第2の電荷検出回路をさらに含む、項目1に記載の撮像装置。
[項目3]
前記第1の電荷検出回路は、ソース及びドレインの一方が前記第1の光電変換部に電気的に接続された第1のリセットトランジスタを含み、
前記第1の電荷検出回路は、ソース及びドレインの一方が前記第2の光電変換部に電気的に接続された第2のリセットトランジスタを含む、項目2に記載の撮像装置。
[項目4]
前記第1の撮像セルは、ソース及びドレインの一方が前記第1の光電変換部に電気的に接続された第1の転送トランジスタを有し、
前記第1の電荷検出回路は、
前記第1の転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第1のフローティングディフュージョンと、
ソース及びドレインの一方が前記第1のフローティングディフュージョンに電気的に接続された第1のリセットトランジスタと、
を含む、項目2に記載の撮像装置。
[項目5]
前記第2の撮像セルは、ソース及びドレインの一方が前記第2の光電変換部に電気的に接続された第2の転送トランジスタを有し、
前記第2の電荷検出回路は、
前記第2の転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第2のフローティングディフュージョンと、
ソース及びドレインの一方が前記第2のフローティングディフュージョンに電気的に接続された第2のリセットトランジスタと、
を含む、項目4に記載の撮像装置。
[項目6]
前記第2の撮像セルは、
ソース及びドレインの一方が前記第2の光電変換部に電気的に接続された転送トランジスタと、
前記転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続されたフローティングディフュージョンと、
を含む、項目1に記載の撮像装置。
[項目7]
前記第1の撮像セルは、ソース及びドレインの一方が前記第1の光電変換部に電気的に接続された第1の転送トランジスタをさらに含み、
前記第2の撮像セルは、ソース及びドレインの一方が前記第2の光電変換部に電気的に接続された第2の転送トランジスタをさらに含み、
前記第1の撮像セル及び第2の撮像セルは、
前記第1の転送トランジスタの前記ソース及び前記ドレインの他方および前記第2の転送トランジスタの前記ソース及び前記ドレインの他方の両方に電気的に接続されたフローティングディフュージョンを含む、項目1に記載の撮像装置。
[項目8]
前記第1の撮像セル及び第2の撮像セルは、ソースおよびドレインの一方が前記フローティングディフュージョンに電気的に接続されたリセットトランジスタをさらに含む、項目7に記載の撮像装置。
[項目9]
前記第2の撮像セルは容量素子を有さない、項目1〜8のいずれか1項に記載の撮像装置。
[項目10]
平面視において、前記第2の光電変換部の形状は、前記第1の光電変換部の形状と異なる、項目1〜9のいずれか1項に記載の撮像装置。
[項目11]
前記第1の撮像セルは、前記第1の光電変換部の光入射側に位置する第1のマイクロレンズをさらに備え、
前記第2の撮像セルは、前記第2の光電変換部の光入射側に位置する第2のマイクロレンズをさらに有し、
前記第2のマイクロレンズの集光面積は、前記第1のマイクロレンズの集光面積よりも大きい、項目1〜10のいずれか1項に記載の撮像装置。
[項目12]
前記第1の撮像セルと前記第2の撮像セルとは互いに隣接して配置され、
前記第1の撮像セル及び第2の撮像セルは、前記第1の光電変換部及び第2の光電変換部の光入射側に位置する共通のマイクロレンズをさらに含み、
前記第2の光電変換部は、前記マイクロレンズの光軸上に位置する、項目1〜11のいずれか1項に記載の撮像装置。
[項目13]
前記第1の容量素子は、下部電極、上部電極、および前記下部電極と前記上部電極とに挟まれた絶縁体を含み、
前記下部電極および前記上部電極のいずれか一方は前記第1の光電変換部に電気的に接続されている、項目1〜12のいずれか1項に記載の撮像装置。
[項目14]
前記第1の撮像セルと前記第2の撮像セルとは互いに隣接して配置され、
平面視において、前記第1の容量素子は、前記第1の光電変換部および第2の光電変換部の間に位置する、項目1〜13のいずれか1項請求項1に記載の撮像装置。
[項目15]
前記第1の撮像セルと前記第2の撮像セルとは互いに隣接して配置され、
平面視において、前記第1の容量素子は、前記第1の光電変換部および第2の光電変換部の一方または両方と少なくとも部分的に重なる、項目1〜14のいずれか1項に記載の撮像装置。
[項目16]
前記第1の撮像セルは、前記第1の光電変換部が生成する第1の電荷を第1の蓄積時間の間蓄積し、
前記第2の撮像セルは、前記第2の光電変換部が生成する第2の電荷を第2の蓄積時間の間蓄積し、
前記第2の蓄積時間は、前記第1の蓄積時間よりも長い、項目1〜15のいずれか1項に記載の撮像装置。
[項目17]
前記第1の電荷検出回路は、1フレーム期間において、前記第1の光電変換部が生成する第1の電荷をリセットすることなく、前記第1の電荷を少なくとも2回読み出す、項目2〜16のいずれか1項記載の撮像装置。
[項目18]
入射光を第1の電荷に変換する第1の光電変換部と、
前記第1の光電変換部に電気的に接続され、前記第1の電荷を蓄積する第1の蓄積容量と、
前記第1の蓄積容量に接続され、前記第1の蓄積容量に蓄積された前記第1の電荷を読み出す第1の電荷検出回路と、
を含む第1の撮像セルと、
入射光を第2の電荷に変換する第2の光電変換部と、
前記第2の光電変換部に接続され、前記第2の電荷を蓄積する第2の蓄積容量と、
前記第2の蓄積容量に接続され、前記第2の蓄積容量に蓄積された前記第2の電荷を読み出す第2の電荷検出回路と、
を含む第2の撮像セルと、
を備え、
前記第2の光電変換部は、前記第1の光電変換部よりも多くの光を受光するように構成され、
前記第1の蓄積容量の容量値は、第2の蓄積容量の容量値よりも大きい、撮像装置。
[項目19]
前記第1の蓄積容量は容量素子を含み、前記第2の蓄積容量は容量素子を含まない、項目18に記載の撮像装置。
[項目20]
前記第1の撮像セルと前記第2の撮像セルとは、互いに隣接して配置され、
前記第1および第2の撮像セルは、前記第1および第2の光電変換部の光入射側に位置する共通のマイクロレンズをさらに備え、
前記第2の光電変換部は、前記マイクロレンズの光軸上に位置する、項目18又は19に記載の撮像装置。
[項目21〕
前記第1の撮像セルと前記第2の撮像セルとは、互いに隣接して配置され、
前記第1及び第2の撮像セルは、前記第1の光電変換部及び第2の光電変換部の光入射側に位置する共通のマイクロレンズをさらに含み、
前記第2の光電変換部は、前記マイクロレンズにより光が集光される領域に配置される、項目1〜11のいずれか1項に記載の撮像装置。
[項目22]
前記第1の撮像セル及び第2の撮像セルを複数備え、
複数の第1および第2の撮像セルは、平面視において1次元または2次元に配列されている、項目1〜21のいずれか1項に記載の撮像装置。
[項目23]
平面視において、前記第2の電荷検出回路の面積は、前記第1の電荷検出回路の面積よりも大きい、項目2に記載の撮像装置。
[項目24]
前記第1の撮像セルは、第1のフィードバックループをさらに備え、
前記第1のフィードバックループは、第1の反転増幅回路と、前記第1のリセットトランジスタと、前記第1の電荷検出回路とを含み、
前記第2の撮像セルは、第2のフィードバックループをさらに備え、
前記第2のフィードバックループは、第2の反転増幅回路と、前記第2のリセットトランジスタと、前記第2の電荷検出回路とを含む、項目3に記載の撮像装置。
以下、図面を参照しながら、本開示による実施形態を説明する。なお、本開示は、以下の実施形態に限定されない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、一の実施形態と他の実施形態とを組み合わせることも可能である。以下の説明において、同一または類似する構成要素については同一の参照符号を付している。また、重複する説明は省略する場合がある。
(第1の実施形態)
図3は、撮像装置100の構造の一例を模式的に示している。撮像装置100は、2次元に配列された複数の単位画素30を備えている。なお、実際には、数百万個の単位画素30が2次元に配列され得るが、図3は、そのうちの2行2列の行列状に配置された単位画素30を示している。なお、撮像装置100は、ラインセンサであっても構わない。その場合、複数の単位画素30は、1次元(行方向または列方向)に配列される。
単位画素30は、第1の撮像セル31および第2の撮像セル31’を含んでいる。第1の撮像セル31は高飽和に対応した撮像セルである。第2の撮像セル31’は低ノイズに対応した撮像セルである。典型的には、第1の撮像セル31は低感度用の撮像セルとして機能し、第2の撮像セル31’は高感度用の撮像セルとして機能する。撮像装置100は、第1の撮像セル31用に、行毎に配置された、リセット信号線47と、アドレス信号線48とを備え、列毎に配置された、垂直信号線45と、電源配線46と、を備えている。また、撮像装置100は、第2の撮像セル31’用に、行毎に配置された、リセット信号線47’と、アドレス信号線48’と、列毎に配置された、垂直信号線45’と、電源配線46’と、を備えている。
撮像装置100は、第1の撮像セル31からの信号を処理する第1の周辺回路と、第2の撮像セル31’からの信号を処理する第2の周辺回路とを、個別に備えている。第1の周辺回路は、第1の垂直走査回路52、第1の水平走査回路53および第1の列AD変換回路54を有する。第2の周辺回路は、第2の垂直走査回路52’、第2の水平走査回路53’および第2の列AD変換回路54’を有している。ただし、第1の撮像セル31のアドレス信号線と、第2の撮像セル31’のアドレス信号線とは、画素の構成によっては、共通にすることが可能である。
第1の撮像セル31に着目すると、第1の垂直走査回路52は、複数のリセット信号線47および複数のアドレス信号線48を制御する。垂直信号線45は第1の水平走査回路53に接続され、画素信号を第1の水平走査回路53に伝達する。電源配線46は、すべての単位画素30に電源電圧を供給する。
(第1の撮像セル31および第2の撮像セル31’の回路構成)
次に、図4を参照しながら、第1の撮像セル31および第2の撮像セル31’の回路構成の一例を説明する。
図4は、単位画素30の回路図であり、第1の撮像セル31および第2の撮像セル31’の回路構成を模式的に示している。第1の撮像セル31は、第1の光電変換部PDSおよび第1の電荷検出回路51を含む。第2の撮像セル31’は、第2の光電変換部PDLおよび第2の電荷検出回路51’を含んでいる。第1の光電変換部PDSおよび第2の光電変換部PDLは受光素子であり、典型的にはフォトダイオード(PD)である。また、第1の光電変換部PDSは、第2の光電変換部PDLとは異なる平面形状を有していてもよい。平面視において、第2の電荷検出回路51’の面積は、第1の電荷検出回路51の面積よりも大きい。
第1の撮像セル31および第2の撮像セル31’において、半導体基板に設けられた第1の光電変換部PDSは、半導体基板に設けられた第2の光電変換部PDLよりも小さくなるように配置されている。そのため、第2の光電変換部PDLは、第1の光電変換部PDSに比べて、同一光量に対する発生電荷量が多いので高感度である。
第1の撮像セル31において、第1の光電変換部PDSは容量素子Csatと電気的に接続されており、第1の光電変換部PDSと容量素子Csatの接続点に、リセットトランジスタRSSのソース電極と、ソースフォロワ回路の入力となる増幅トランジスタSFSのゲート電極と、が接続されている。リセットトランジスタRSSは、第1の光電変換部PDSに蓄積された電荷をリセット(初期化)する。換言すると、リセットトランジスタRSSは、増幅トランジスタSFSのゲート電極の電位をリセットする。
第1の撮像セル31は、いわゆる3トランジスタ型のCMOSイメージセンサ画素の構成を備える。従来、3トランジスタ型の画素構成において、リセットトランジスタRSSのオンーオフ動作により、リセットノイズとよばれる熱ノイズが発生する。しかし、第1の撮像セル31は、第1の光電変換部PDSに接続された容量素子Csatにより、より多くの光量を受光可能な高飽和特性を有する。光量が多い状態では、取得画像において光ショットノイズが支配的となる。すなわち、光ショットノイズが回路ノイズに比べて大きくなるため、第1の撮像セル31においてリセットノイズの影響は小さい。
このように第1の撮像セル31は高飽和セルとして機能することができる。第1の撮像セル31は、従来のCMOSイメージセンサで必要とされる転送トランジスタを必要としないので、シリコン基板においてその分のスペースが空く。その結果、そのスペースを使用して第2の撮像セル31’の第2の光電変換部PDLの面積を確保することができる。
第2の撮像セル31’は、第2の光電変換部PDL、転送トランジスタTX、および、フローティングディフュージョンFDを有する。第2の光電変換部PDLは転送トランジスタTXを介してフローティングディフュージョン(以下、「FD」と表記する。)に接続されている。第2の撮像セル31’は、いわゆる4トランジスタ型の画素回路構成をとる。第2の光電変換部PDLで発生した電荷は転送トランジスタTXを介してFDに完全に転送されるので、リセットトランジスタRSLにより発生したノイズも相関2重サンプリング(correlated double sampling:CDS)動作によりノイズ減算が可能となる。
このように、フォトダイオード面積を削減して第1のセル31を低感度にしつつ、配線層を用いた容量素子Csatによる飽和電荷蓄積部を設けることにより、第1のセル31を高飽和セルにしている。ノイズ要求がそれほど高くないので、ノイズ低減用のトランジスタなどの、シリコン基板を用いて作製される素子の数を減らして、第2の撮像セル31’の第2の光電変換部PDLの面積を拡大することが可能である。
第2の撮像セル31’は高感度用セルであるので、フォトダイオード面積を十分確保しておく。さらに、従来のトランジスタ構成を採用することで第2の撮像セル31’は低ノイズ特性を有することができる。
第1の撮像セル31により高照度被写体を撮像し、同時に、第2の撮像セル31’により低照度被写体を撮像する。これにより、完全同時撮像しつつ広ダイナミックレンジ化が可能となる。
以下、図3および4を参照しながら、第1の撮像セル31に着目して単位画素30の回路構成を説明する。
第1の電荷検出回路51は、増幅トランジスタSFSと、リセットトランジスタRSSと、アドレストランジスタSELSとを含んでいる。
第1の光電変換部PDSは、リセットトランジスタRSSのソース電極と、増幅トランジスタSFSのゲート電極とに電気的に接続されている。第1の光電変換部PDSは、第1の撮像セル31に入射する光(入射光)を電荷に変換する。第1の光電変換部PDSは、入射光の光量に応じた信号電荷を生成する。生成された信号電荷は、電荷蓄積ノード44によって蓄積される。
電源配線46は、増幅トランジスタ40のドレイン電極に接続されている。電源配線46は、列方向に配線されている。これは以下の理由による。第1の撮像セル31は、行単位で選択される。そのため、電源配線46を行方向に配線すると、一行分の画素駆動電流がすべて1本の電源配線46に流れて、電圧降下が大きくなるからである。電源配線46により、撮像装置100におけるすべての第1の撮像セル31内の増幅トランジスタSFSに、共通のソースフォロア電源電圧が印加される。
増幅トランジスタSFSは、電荷蓄積ノード44に蓄積された信号電荷の量に応じた信号電圧を増幅する。アドレストランジスタSELSのゲート電極は、アドレス信号線48を介して、第1の垂直走査回路52に接続される。アドレストランジスタSELSのドレイン電極は、垂直信号線VSIGSを介して第1の水平走査回路53に接続されている。垂直信号線VSIGS、VSIGLは、図3に示される垂直信号線45、45’にそれぞれに相当する。アドレストランジスタSELSは、増幅トランジスタSFSの出力電圧を、垂直信号線VSIGSに選択的に出力する。
第1の垂直走査回路52は、アドレストランジスタSELSのオンおよびオフを制御する行選択信号を、アドレストランジスタSELSのゲート電極に印加する。これにより、垂直方向(列方向)に読み出し対象の行が走査され、読み出し対象の行が選択される。選択された行の単位画素30の第1の撮像セル31から、垂直信号線VSIGSに信号電圧が読み出される。また、第1の垂直走査回路52は、リセットトランジスタRSSのオンおよびオフを制御するリセット信号を、リセットトランジスタRSSのゲート電極に印加する。これにより、リセット動作の対象となる単位画素30の第1の撮像セル31の行が選択される。
第1の列AD変換回路54は、行毎に第1の撮像セル31から垂直信号線VSIGSに読み出された信号に対し、例えば相関2重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換(AD変換)を行う。第1の水平走査回路53は、第1の列AD変換回路54で処理された信号を読み出す。
撮像装置100では、信号電荷を転送またはリセットするときに、ランダムノイズが発生し得る。ただし、本願明細書においては、信号電荷をリセットするときに発生するリセットノイズをランダムノイズとして説明する。リセット時にランダムノイズが残存すると、残存したランダムノイズは、次に電荷蓄積ノード44に蓄積される信号電荷に加算され得る。その場合、信号電荷を読み出すときに、ランダムノイズが重畳された信号が出力される。
(単位画素30のデバイス構造)
図5は、本実施形態による撮像装置100中の単位画素30のデバイス構造の断面を模式的に示している。
単位画素30において、第1の撮像セル31と第2の撮像セル31’とは、互いに隣接して配置されている。単位画素30は、典型的にはN型シリコン基板300、第1の撮像セル31、第2の撮像セル31’、第1の光電変換部PDS、第2の光電変換部PDL、カラーフィルタ305、およびマイクロレンズ302A、302Bを有している。ただし、モノクロ撮像だけを行う場合、カラーフィルタ305は設けられていなくてもよい。また、マイクロレンズによる集光を行わない場合、マイクロレンズ302A、302Bは設けられていなくてもよい。第1および第2の光電変換部PDS、PDLは、一般的にシリコン基板への不純物注入により形成されており、その深さや広がりは図5に示す限りではない。
本実施形態において、第1の撮像セル31の感度は、第2の撮像セル31’の感度よりも低い。マイクロレンズ302Aは、第1の光電変換部PDSの全体を覆うように形成されている。マイクロレンズ302Bは、第2の光電変換部PDLの全体を覆うように形成されている。平面視において、第1の光電変換部PDSの面積は、第2の光電変換部PDLの面積と異なる。具体的には、第1の光電変換部PDSの面積は、第2の光電変換部PDLの面積よりも小さい。
図6および図7は、本実施形態による撮像装置100中の単位画素30の他のデバイス構造の断面を模式的に示している。図6に示されるように、第1の撮像セル31および第2の撮像セル31’は、共通のマイクロレンズ302を有しても良い。マイクロレンズ302は、単位画素30への入射光を各光電変換部に集光する。図7に示されるように、高感度用セルである第2の撮像セル31’にだけマイクロレンズ302を配置しても構わない。第2の光電変換部PDLは、マイクロレンズ302の光軸上に位置していても良い。
第1の光電変換部PDSおよび第2の光電変換部PDLは、シリコン基板中に形成されたSTI(Shallow Trench Isolation)分離層303により分離されていても良い。これにより、電気的に混色の低減が図られる。しかし、微細化等の目的によっては、STI層303を備えない構成を選択することも可能である。
本実施形態において、第1の光電変換部PDSおよび第2の光電変換部PDLの間のサイズの差で感度差を実現している。また、第1の撮像セル31の電荷蓄積ノード44(図4を参照)には、コンタクト304を介して、配線層301に形成された容量素子Csatが電気的に接続されている。容量素子Csatを用いて電荷蓄積容量を大きくすることで、第1の撮像セル31の飽和電子数を増大させることができる。第1の撮像セル31は、高飽和に対応した撮像セルとして機能する。低感度でより高飽和な電荷を取得することが可能となる。換言すると、より高輝度な被写体を飽和することなく撮像することが可能となる。本開示において、「蓄積容量(storage capacitance)」とは、PDに接続された全ての容量成分を意味する。
平面視において、容量素子Csatは、第1の光電変換部31および第2の光電変換部31’の間に位置する。容量素子Csatは、平面視において、第1の光電変換部31および第2の光電変換部31’の一方または両方と、少なくとも部分的に重なる。容量素子Csatとして、図5に示すように異なる配線層の間で平行平板コンデンサの構成を有したMIM(Metal Insulator Metal)容量を用いることができる。その場合、容量素子Csatは、下部電極311、上部電極310、および下部電極311と上部電極310とに挟まれた絶縁体312を含む。下部電極311および上部電極310のいずれか一方は、第1の光電変換部PDSに電気的に接続されている。
図8は、本実施形態による撮像装置100中の単位画素30の他のデバイス構造の断面を模式的に示している。容量素子Csatとして、図6に示すような同層配線の間で容量を形成するMOM(Metal Oxide Metal)容量を用いてもよい。さらに、容量素子Csatとして、シリコン基板300を用いるDMOS(Depletion Metal Oxide Semiconductor)型の容量を選択することもできる。
図6から8に示されるデバイス構造は、一般に「裏面照射型(BSI:Back Side Illumination)」の構造と呼ばれている。裏面照射型の構造には、配線エリアを容量として使用することが可能となり、かつ、容量素子Csatを配置しても開口率を広く確保することができる、といった利点がある。
図9は、本実施形態による撮像装置100中の単位画素30のさらなる他のデバイス構造の断面を模式的に示している。図示されるデバイス構造は一般に「表面照射型(FSI:Front Side Illumination)の構造と呼ばれている。その構造において、シリコン基板300の表面側に光電変換層が配置され、その表面側からの入射光が検知される。本開示の撮像装置は、表面照射型のデバイス構造も範疇である。
図10は、本実施形態による撮像装置100における単位画素30の、鳥瞰視したときのレイアウト例を模式的に示している。図10には、3行3列分の単位画素30が示されている。なお、図5または図8は、図10に示されるA−A’線に沿った、単位画素30の断面を模式的に示している。オンチップマイクロレンズ302Aは第1の光電変換部PDSに集光するような構成となっている。オンチップマイクロレンズ302Bは第2の光電変換部PDLに対して集光するような構成となっている。オンチップマイクロレンズ302Bの集光面積は、オンチップマイクロレンズ302Aの集光面積より大きい。なお、図7に示されるように、第1の光電変換部PDSにはマイクロレンズ302Aを設けず、第1の撮像セル31がより低感度になるような構成を選択してもよい。また、図6に示されるように、第1の光電変換部PDSおよび第2の光電変換部PDLに共通のマイクロレンズを配置してマイクロレンズのピッチを緩和することで集光特性の向上を図ってもよい。
なお、単位画素30の各材料として、シリコン半導体デバイスの製造に一般に用いられる材料を、広く利用することができる。
以下、図11から図21を参照しながら、単位画素30の回路構成の種々のバリエーションを説明する。
図11から図22は、本実施形態による単位画素30の回路構成(具体的には各撮像セルの回路構成)の種々のバリエーションを模式的に示している。図示されるように、本実施形態による単位画素30の回路構成には種々のバリエーションが存在する。図示する構成以外に、例えばバリエーション同士を組み合わせることも可能である。
(第1のバリエーション)
図11に、単位画素30の回路構成の第1のバリエーションを示している。第1の撮像セル31は、図4に示される第1の撮像セル31の構成とは異なり、電荷蓄積容量として、電荷蓄積ノード44に接続される容量素子Csatを備えていない。第1の撮像セル31は、リセットトランジスタRSS、増幅トランジスタSFS、アドレストランジスタSELS、および、第1の光電変換部PDSから構成される3トランジスタ型のセルである。第2の撮像セル31’の構成は、図4に示される構成と同一である。
第1のバリエーションによると、リセットトランジスタRSSのソース電極から見える寄生容量と、増幅トランジスタのゲート容量とが、第1の光電変換部PDSに付随する。したがって、容量素子を別途設ける代わりに、寄生的に付随するこれらの容量を利用することができる。
(第2のバリエーション)
図12に、単位画素30の回路構成の第2のバリエーションを示している。第1の撮像セル31は、図4に示される第1の撮像セル31の構成とは異なり、フィードバックループ(列フィードバック回路)をさらに備える。列フィードバック回路は、増幅トランジスタSFS、アドレストランジスタSELS、反転増幅回路FBAMP1およびリセットトランジスタRSSを含む。列フィードバック回路により、第1の撮像セル31はフィードバックリセットされる。第2の撮像セル31’の構成は、図4に示される構成と同一である。
第1の撮像セル31において、リセット動作時には、リセットトランジスタRSSをオンして、電荷蓄積ノード44をリセットトランジスタRSSのドレイン端子の電圧に固定する。電荷蓄積ノード44は増幅トランジスタSFSのゲート電極に接続されており、電荷蓄積ノード44の信号電圧は、オンされたアドレストランジスタSELSを介して垂直信号線VSIGSに出力される。垂直信号線VSIGSに出力された信号は、列に設けられた列フィードバック回路の第1の反転増幅回路FBAMP1に入力される。第1の反転増幅回路FBAMP1で負のゲインが掛かった電圧は、列フィードバック信号線FBSを介してリセットトランジスタRSSのドレイン端子に与えられる。
第2のバリエーションによると、電荷蓄積ノード44のリセット電圧のゆらぎであるリセットノイズを、負帰還により低減することが可能となる。さらに、図5に示すような裏面照射型のセンサにおいては、転送トランジスタTXをシリコン基板300に形成しなくてもよいので、その分開口率を上げることができる。
なお、負帰還時には、リセットトランジスタRSSのゲートに時間的に電圧が漸増または漸減するテーパ電圧を印加するテーパリセット方式を採用することもできる。また、強反転リセットと弱反転リセットとを組み合わせたフラッシュリセット方式など、3トランジスタ型CMOSイメージセンサのリセットノイズ低減のために一般に用いられる駆動手法を用いることが可能である。
(第3のバリエーション)
図13に、単位画素30の回路構成の第3のバリエーションを示している。第1の撮像セル31は、図4に示される第1の撮像セル31の構成とは異なり、転送トランジスタTXSを備える。第2の撮像セル31’の構成は、図4に示される構成と同一である。この構成においては、第1の撮像セル31および第2の撮像セル31’のいずれも転送トランジスタを備え、4トランジスタ型の構成となる。第1の撮像セル31のみが高飽和用の容量素子Csatを備える。
第3のバリエーションによると、全画素セルで発生した電荷を一時的に電荷保持部、つまりフローティングディフュージョンFDSおよびFDLに転送することによって、グローバルシャッタ動作が実現可能となる。
第1の撮像セル31は、第2のバリエーションと同様に列フィードバック回路をさらに備えてもよい。すなわち、リセットトランジスタRSS、RSLに対して図12に示すフィードバック回路を設け、リセットノイズを低減する構成としてもよい。
(第4のバリエーション)
図14に、単位画素30の回路構成の第4のバリエーションを示している。図4に示される回路構成とは異なり、第1の撮像セル31および第2の撮像セル31’は共に、3トランジスタ型の構成を備え、反転増幅回路FBAMPSまたは反転増幅回路FBAMPLを含む列フィードバック回路を備える。
第4のバリエーションによると、第1の撮像セル31および第2の撮像セル31’は共に転送トランジスタを有さないため、高感度が要求される第2の撮像セル31’の第2の光電変換部PDLの面積をより大きくすることが可能となる。
(第5および第6のバリエーション)
図15に、単位画素30の回路構成の第5のバリエーションを示している。図12に示される構成と比較して、第1の撮像セル31の構成が異なる。第1の撮像セル31は、容量素子Cc、容量素子Csおよびフィードバック制御トランジスタFBSをさらに備える。容量素子Ccの容量値は、容量素子Csの容量値よりも小さいことが望ましい。第1の撮像セル31は、図12における容量素子Csatを備えない。
図16は、単位画素30の回路構成の第5のバリエーションの変形例を示している。第5のバリエーションの変形例では、第1の光電変換部PDSに容量素子Csatを接続している。
第5のバリエーションおよびその変形例によると、容量素子Csの容量値と容量素子Ccの容量値との比率に応じてノイズを減衰させることが可能となる。その結果、図12に示される構成に比べ、リセットノイズの低減効果がより期待できる。
図17に、単位画素30の回路構成の第6のバリエーションを示している。第6のバリエーションでは、リセットトランジスタRSSのソースまたはドレインの接続先が第5のバリエーションと異なる。第6のバリエーションによっても、第5のバリエーションと同じ効果が期待できる。
(第7および第8のバリエーション)
図18に、単位画素30の回路構成の第7のバリエーションを示している。図15に示される構成と比較して、第1の撮像セル31は、画素内で負帰還を行う画素内フィードバック回路を備える。画素内フィードバック回路は、増幅トランジスタSFS、フィードバック制御トランジスタFBS、容量素子Cs、および容量素子Ccを含む。増幅トランジスタSFSのドレインVB10には複数の基準電圧が動作モードに応じて印加される。
第7のバリエーションによると、容量素子Csの容量値と容量素子Ccの容量値との比率に応じてノイズを減衰しつつ、列フィードバック回路を用いた場合の速度低減がないため高速駆動が可能となる。
図19に、単位画素30の回路構成の第8のバリエーションを示している。第8のバリエーションでは、リセットトランジスタRSSのソースまたはドレインの接続先が第7のバリエーションと異なる。第8のバリエーションによっても、第7のバリエーションと同様に、画素内フィードバックリセットによるリセットノイズ低減および高速動作を実現できる。
(第9および第10のバリエーション)
図20に、単位画素30の回路構成の第9のバリエーションを示している。図4に示される構成と比較して、第2の撮像セル31’も、第1の撮像セル31と同様に、第2の光電変換部PDLに接続された容量素子CsatLを備える。容量素子CsatLに信号線VPUMPが接続される。
第9のバリエーションによると、容量素子CsatLを介して信号線VPUMPをパルス電圧駆動することで、高感度セルの第2の光電変換部PDLの電圧レベルの引き上げが可能となる。その結果、低電圧動作時でも十分な信号レンジを確保することができる。さらに、高感度セルである第2の撮像セル31’はフィードバック回路を備えていてもよい。その場合、低電圧駆動に加え、リセットノイズの低減による低ノイズ駆動が可能となる。フィードバック回路はリセットトランジスタRSLに加えて、複数の容量素子、抵抗素子、およびトランジスタ素子を備えることにより、より高ゲインで負帰還を行うことができる。
図21に、単位画素30の回路構成の第10のバリエーションを示している。高感度セルである第2の撮像セル31’は列フィードバック回路を備えていてもよい。この構成によると、第2の撮像セル31のノイズを選択的に低減して高感度化を図ることができる。その際のリセット方式は、上述した図16、17に示される高ゲインの列フィードバックリセット、または、図18、19に示される画素内フィードバックリセットの方式であり得る。
(第11のバリエーション)
図22に、単位画素30の回路構成の第11のバリエーションを示している。第1の撮像セル31および第2の撮像セル31’は、増幅トランジスタSFLおよびアドレストランジスタSELLを有する電荷検出回路を共有している。リセット用トランジスタとして、両撮像セルの間でリセットトランジスタRSLが共有される。第1の撮像セル31および第2の撮像セル31’のうちどちらのセルをリセットまたは読み出すかは、転送トランジスタTXS、TXLを用いて選択される。
第11のバリエーションによると、単位画素30全体において使用させるトランジスタの数を削減することができる。その結果、単位画素30において第2の光電変換部PDLの面積をより大きく取ることが可能となる。
(撮像装置100の駆動方法)
図23を参照しながら、撮像装置100の動作シーケンスの一例を説明する。
図23は、撮像装置100における、1サイクル(1フレーム)期間の露光および読み出し動作を、模式的に示している。横軸は時間を示し、縦軸は読み出し行を示している。図23は、いわゆるローリングシャッタ読み出しの様子を示している。撮像装置100において、第1の撮像セル31と第2の撮像セル31’とを用いて、同じタイミングで露光および読み出し動作を行うことにより、ダイナミックレンジを拡大させることができる。
図5に示したデバイス構成においては、第1の撮像セル31と第2の撮像セル31’との間で、略1桁の感度差を生じさせた。これにより、同じ露光および読み出しを行った場合でも、通常画素に対して約1桁ダイナミックレンジを向上させることができる。
本実施形態では、ダイナミックレンジをさらに拡大するために、第1の撮像セル31と第2の撮像セル31’とは、それぞれ独立した露光および読み出しタイミングを有している。撮像動作の1サイクルで、第2の撮像セル31’に第1の蓄積時間T1において露光させて、第1の撮像セル31に第1の蓄積時間T1よりも短い第2の蓄積時間T2、T3において露光させている。以下、具体的に説明する。
本実施形態では、例えば1サイクルは1/60秒である。まず、第2の撮像セル31’では、1サイクルに近い蓄積時間T1において露光がなされ、蓄積時間経過後、第2の撮像セル31’内の電荷が行毎に順次読み出される(読み出し1)。行毎の読み出しが完了すると、その読み出し対象の行すべての第2の撮像セル31’に蓄積された電荷がリセットされる。
第1の撮像セル31では、いわゆる非破壊読み出しが1サイクルに少なくとも2回行われる。例えば、1サイクル期間の1/30(1/1800秒)の蓄積時間T2で1回目の露光が行われ、露光完了後に読み出しが行われる(読み出し2)。その後、蓄積電荷のリセットを行わずに、1サイクル期間の1/2(1/120秒)の蓄積時間T3で2回目の露光が行われ、露光完了後に読み出しが行われる(読み出し3)。このような動作シーケンスでは、1サイクル期間において露光時間の異なる3つの撮像データを取得できる。同じ露光および読み出しを行った場合には略1桁のダイナミックレンジ向上が可能であったが、これらの撮像データを合成することにより更に略1桁半、トータルで略2桁半、高ダイナミックレンジの画像を生成できる。
上述したとおり、第1の撮像セル31は、光量が大きい、明るい被写体を撮像する撮像領域として機能する。第1の撮像セル31に求められる望ましい特性は、飽和電子数が高いこと(高飽和)である。一方、第2の撮像セル31’は光量の低い、暗い被写体を撮像する撮像領域として機能する。第2の撮像セル31’に求められる望ましい特性は、ランダムノイズが小さいことである。第2の撮像セル31’は、飽和電子数が小さい、つまり低飽和でも良い。本実施形態によると、これらの特性を満足できる撮像装置100が提供される。
(第2の実施形態)
図24を参照しながら、本実施形態による撮像モジュール200を説明する。
図24は、撮像装置100を搭載した撮像モジュール200の機能ブロックを模式的に示している。
撮像モジュール200は、第1の実施形態による撮像装置100と、DSP(Digital Signal Processor)400とを備える。撮像モジュール200は、撮像装置100で得られた信号を処理して外部に出力する。
DSP400は、撮像装置100からの出力信号を処理する信号処理回路として機能する。DSP400は、撮像装置100から出力されたデジタル画素信号を受け取る。DSP400は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。なお、DSP400は、ユーザにより指定された各種設定に従い撮像装置100を制御し、撮像モジュール200の全体動作を統合する、マイクロコンピュータなどであってもよい。
DSP400は、撮像装置100から出力されたデジタル画素信号を処理して、最適なリセット電圧(VRG、VRBおよびVRR)を算出する。DSP400は、そのリセット電圧を、撮像装置100にフィードバックする。ここで、VRG、VRBおよびVRRはそれぞれ、G画素に関するリセット電圧、B画素に関するリセット電圧およびR画素に関するリセット電圧を示す。なお、リセット電圧は、フィードバック信号線49または垂直信号線45から伝達されるフィードバック信号であってもよい。撮像装置100とDSP400とは、一つの半導体装置(いわゆるSoC(System on a Chip))として製造することも可能である。これにより、撮像装置100を用いた電子機器を小型化することができる。
なお、モジュール化せずに、撮像装置100だけを製品化することも当然可能である。その場合、信号処理回路を撮像装置100に外部接続して、撮像装置100の外部で信号処理を行えばよい。
本開示による撮像装置は、例えばデジタルカメラおよび車載カメラなどのカメラに用いられるイメージセンサに有用である。
本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステム及びセンサシステムへの利用が可能である。
30 単位画素
31 第1の撮像セル
31’ 第2の撮像セル
45、45’ 垂直信号線
46、46’ 電源配線
47、47’ リセット信号線
48、48’ アドレス信号線
49、49’ フィードバック信号線
51 第1の電荷検出回路
51’ 第2の電荷検出回路
52 第1の垂直走査回路
52’ 第2の垂直走査回路
53 第1の水平走査回路
53’ 第2の水平走査回路
54 第1の列AD変換回路
54’ 第2の列AD変換回路
100 撮像装置
200 撮像モジュール
300 半導体基板
301 配線層
302A、302B マイクロレンズ
303 STI
304 コンタクト
305 カラーフィルタ
13、13’ MIM容量素子
310 下部電極
311 上部電極
312 絶縁体
400 DSP
RSS、RSSL、RSSS リセットトランジスタ
TX、TXL、TXS 転送トランジスタ
SFS、SFSS、SFSL 増幅トランジスタ
SEL、SELS、SELL アドレストランジスタ
PDS、PDL フォトダイオード
Csat、CsatS、CsatL、Cc、Cs 容量素子
FBAMPS、FMAMPL 反転増幅回路

Claims (20)

  1. 半導体基板と、
    前記半導体基板内の第1の光電変換部、および一端が前記第1の光電変換部に電気的に接続された第1の容量素子を含む第1の撮像セルと、
    前記半導体基板内の第2の光電変換部を含む第2の撮像セルと、
    を備え、
    前記第1の撮像セルと前記第2の撮像セルとは互いに隣接し、
    前記半導体基板は、前記第1の光電変換部と前記第2の光電変換部との間にトレンチ分離構造を含み、
    前記第1の容量素子は、平面視において、前記トレンチ分離構造と少なくとも部分的に重なり、
    平面視において、前記第2の光電変換部の面積は、前記第1の光電変換部の面積よりも大きい、撮像装置。
  2. 前記第1の撮像セルは、前記第1の光電変換部に電気的に接続された第1の電荷検出回路をさらに含み、
    前記第2の撮像セルは、前記第2の光電変換部に電気的に接続された第2の電荷検出回路をさらに含む、請求項1に記載の撮像装置。
  3. 前記第1の電荷検出回路は、ソース及びドレインの一方が前記第1の光電変換部に電気的に接続された第1のリセットトランジスタを含み、
    前記第1の電荷検出回路は、ソース及びドレインの一方が前記第2の光電変換部に電気的に接続された第2のリセットトランジスタを含む、請求項2に記載の撮像装置。
  4. 前記第1の撮像セルは、ソース及びドレインの一方が前記第1の光電変換部に電気的に接続された第1の転送トランジスタを有し、
    前記第1の電荷検出回路は、
    前記第1の転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第1のフローティングディフュージョンと、
    ソース及びドレインの一方が前記第1のフローティングディフュージョンに電気的に
    接続された第1のリセットトランジスタと、
    を含む、請求項2に記載の撮像装置。
  5. 前記第2の撮像セルは、ソース及びドレインの一方が前記第2の光電変換部に電気的に接続された第2の転送トランジスタを有し、
    前記第2の電荷検出回路は、
    前記第2の転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続された第2のフローティングディフュージョンと、
    ソース及びドレインの一方が前記第2のフローティングディフュージョンに電気的に接続された第2のリセットトランジスタと、
    を含む、請求項2に記載の撮像装置。
  6. 前記第2の撮像セルは、
    ソース及びドレインの一方が前記第2の光電変換部に電気的に接続された転送トランジスタと、
    前記転送トランジスタの前記ソース及び前記ドレインの他方に電気的に接続されたフローティングディフュージョンと、
    を含む、請求項1に記載の撮像装置。
  7. 前記第1の撮像セルは、ソース及びドレインの一方が前記第1の光電変換部に電気的に接続された第1の転送トランジスタをさらに含み、
    前記第2の撮像セルは、ソース及びドレインの一方が前記第2の光電変換部に電気的に接続された第2の転送トランジスタをさらに含み、
    前記第1の撮像セル及び第2の撮像セルは、前記第1の転送トランジスタの前記ソース及び前記ドレインの他方および前記第2の転送トランジスタの前記ソース及び前記ドレインの他方の両方に電気的に接続されたフローティングディフュージョンを含む、請求項1に記載の撮像装置。
  8. 前記第1の撮像セル及び第2の撮像セルは、ソースおよびドレインの一方が前記フローティングディフュージョンに電気的に接続されたリセットトランジスタをさらに含む、請求項7に記載の撮像装置。
  9. 前記第2の撮像セルは容量素子を有さない、請求項1に記載の撮像装置。
  10. 平面視において、前記第2の光電変換部の形状は、前記第1の光電変換部の形状と異なる、請求項1に記載の撮像装置。
  11. 前記第1の撮像セルは、前記第1の光電変換部の光入射側に位置する第1のマイクロレンズをさらに備え、
    前記第2の撮像セルは、前記第2の光電変換部の光入射側に位置する第2のマイクロレンズをさらに有し、
    前記第2のマイクロレンズの集光面積は、前記第1のマイクロレンズの集光面積よりも大きい、請求項1に記載の撮像装置。
  12. 前記第1の撮像セルと前記第2の撮像セルとは互いに隣接して配置され、
    前記第1の撮像セル及び第2の撮像セルは、前記第1の光電変換部及び第2の光電変換部の光入射側に位置する共通のマイクロレンズをさらに含み、
    前記第2の光電変換部は、前記マイクロレンズの光軸上に位置する、請求項1に記載の撮像装置。
  13. 前記第1の容量素子は、下部電極、上部電極、および前記下部電極と前記上部電極とに挟まれた絶縁体を含み、
    前記下部電極および前記上部電極のいずれか一方は前記第1の光電変換部に電気的に接続されている、請求項1に記載の撮像装置。
  14. 前記第1の容量素子は、平面視において、前記第2の光電変換部と少なくとも部分的に重なる、請求項1に記載の撮像装置。
  15. 前記第1の撮像セルは、前記第1の光電変換部が生成する第1の電荷を第1の蓄積時間の間蓄積し、
    前記第2の撮像セルは、前記第2の光電変換部が生成する第2の電荷を第2の蓄積時間の間蓄積し、
    前記第2の蓄積時間は、前記第1の蓄積時間よりも長い、請求項1に記載の撮像装置。
  16. 前記第1の電荷検出回路は、1フレーム期間において、前記第1の光電変換部が生成する第1の電荷をリセットすることなく、前記第1の電荷を少なくとも2回読み出す、請求項2に記載の撮像装置。
  17. 第1の光電変換部、前記第1の光電変換部に隣接する第2の光電変換部、および、前記第1の光電変換部と前記第2の光電変換部との間のトレンチ分離構造を含む半導体基板と、
    一端が前記第1の光電変換部に電気的に接続するように構成された第1の容量素子と、
    を備え、
    前記第1の容量素子は、平面視において、前記トレンチ分離構造と少なくとも部分的に重なる、撮像装置。
  18. 平面視において、前記第2の光電変換部の面積は、前記第1の光電変換部の面積よりも大きい、請求項17に記載の撮像装置。
  19. 前記第1の光電変換部および前記第2の光電変換部は、フォトダイオードである、請求項1から18のいずれか1項に記載の撮像装置。
  20. 前記第1の光電変換部は、前記第1の容量素子よりも光入射側に位置する、請求項1から19のいずれか1項に記載の撮像装置。
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