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JP6754157B2 - 撮像装置 - Google Patents

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Description

本技術は、撮像装置に関する。詳しくは、ダイナミックレンジを拡大できるようにした撮像装置に関する。
従来、様々な方式の撮像装置のダイナミックレンジ拡大技術が存在する。例えば、異なる感度で時分割に撮影し、時分割に撮影した複数の画像を合成する時分割方式が知られている。
また、例えば、感度が異なる受光素子を設け、感度が異なる受光素子でそれぞれ撮影した複数の画像を合成することによりダイナミックレンジを拡大する空間分割方式が知られている（例えば、特許文献１、２参照）。
さらに、例えば、各画素内にフォトダイオードから溢れた電荷を蓄積するメモリを設け、１回の露光期間に蓄積できる電荷量を増やすことによりダイナミックレンジを拡大する画素内メモリ方式が知られている（例えば、特許文献３参照）。
特許第３０７１８９１号公報 特開２００６−２５３８７６号公報 特許第４３１７１１５号公報
しかしながら、時分割方式や空間分割方式では、分割数を増やすことによりダイナミックレンジを拡大することができる一方、分割数が増えると、アーチファクトの発生や解像度の低下等による画質の劣化が発生する。
また、画素内メモリ方式では、メモリの容量が限られるため、拡大できるダイナミックレンジに限界があった。
本技術は、このような状況に鑑みてなされたものであり、画質を劣化させずに、撮像装置のダイナミックレンジを拡大できるようにするものである。
本技術の一側面の撮像装置は、複数の単位画素が配置されている画素アレイ部の前記単位画素が、第１の光電変換部と、前記第１の光電変換部の受光面よりも小さい受光面の第２の光電変換部とを備え、前記第２の光電変換部の光が入射する側にスリット形状の遮光膜が形成され、２×２の４画素のそれぞれの画素上の前記遮光膜は異なる４方向のスリット形状で形成されている。
前記第２の光電変換部上には、入射される光を集光するためのレンズは形成されていないようにすることができる。
隣接する光電変化部への光の漏れ込みを防ぐ遮光壁が、光電変換部間に備えられるようにすることができる。
前記スリット形状の前記遮光膜が配置された前記４画素は、同色であるようにすることができる。
裏面型のイメージセンサであるようにすることができる。
表面型のイメージセンサであるようにすることができる。
前記遮光膜は、前記第２の光電変換部上に形成されている配線層の下側または上側に形成されているようにすることができる。
前記遮光膜は、アモルファスシリコン膜、ポリシリコン膜、Ｇｅ膜、ＧａＮ膜、ＣｄＴｅ膜、ＧａＡｓ膜、ＩｎＰ膜、CuInSe2膜、Cu2S、CIGS膜、非導体構造のカーボン膜、黒色レジスト膜、有機光電変換膜、または金属膜であるようにすることができる。
本技術の一側面の撮像装置においては、複数の単位画素が配置されている画素アレイ部の単位画素に、第１の光電変換部と、第１の光電変換部の受光面よりも小さい受光面の第２の光電変換部とが備えられている。また第２の光電変換部の光が入射する側にスリット形状の遮光膜が形成され、２×２の４画素のそれぞれの画素上の前記遮光膜は異なる４方向のスリット形状で形成されている。
本技術の一側面によれば、画質を劣化させずに、撮像装置のダイナミックレンジを拡大できる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 単位画素の構成例を示す回路図である。 単位画素の露光開始時の動作を説明するためのタイミングチャートである。 単位画素の読み出し時の動作を説明するためのタイミングチャートである。 信号処理の説明に供する入射光量−出力の特性図である。 画素の第１の構成について説明するための図である。 画素の第２の構成について説明するための図である。 画素の第３の構成について説明するための図である。 画素の第４の構成について説明するための図である。 画素の第５の構成について説明するための図である。 画素の第６の構成について説明するための図である。 画素の第７の構成について説明するための図である。 画素の第８の構成について説明するための図である。 画素の第９の構成について説明するための図である。 画素の第１０の構成について説明するための図である。 画素の第１１の構成について説明するための図である。 画素の第１２の構成について説明するための図である。 画素の第１３の構成について説明するための図である。 画素の第１４の構成について説明するための図である。 画素の第１５の構成について説明するための図である。 画素の第１６の構成について説明するための図である。 異感度の画素配置について説明するための図である。 色配置について説明するための図である。 遮光膜の配置について説明するための図である。 撮像装置の使用例を示す図である。 撮像装置の構成を示す図である。
以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
１．本技術が適用される撮像装置
２．単位画素の構成（第１乃至第１６の構成）
３．第１、第２光電変換部の配置について
４．変形例
５．撮像装置の使用例
＜本技術が適用される撮像装置＞
図１は、本技術が適用される撮像装置、例えばＸ−Ｙアドレス方式撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
本適用例に係るＣＭＯＳイメージセンサ１０は、図示せぬ半導体基板（チップ）上に形成された画素アレイ部１１と、当該画素アレイ部１１と同じ半導体基板上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、垂直駆動部１２、カラム処理部１３、水平駆動部１４及びシステム制御部１５から構成されている。
ＣＭＯＳイメージセンサ１０は更に、信号処理部１８及びデータ格納部１９を備えている。信号処理部１８及びデータ格納部１９については、本ＣＭＯＳイメージセンサ１０と同じ基板上に搭載しても構わないし、本ＣＭＯＳイメージセンサ１０とは別の基板上に配置するようにしても構わない。また、信号処理部１８及びデータ格納部１９の各処理については、本ＣＭＯＳイメージセンサ１０とは別の基板に設けられる外部信号処理部、例えば、ＤＳＰ（Digital Signal Processor）回路やソフトウェアによる処理でも構わない。
画素アレイ部１１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向及び列方向に、すなわち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。単位画素の具体的な回路構成や画素構成の詳細については後述する。
画素アレイ部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１６が行方向に沿って配線され、画素列ごとに垂直信号線１７が列方向に沿って配線されている。画素駆動線１６は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線１６について１本の配線として示しているが、１本に限られるものではない。画素駆動線１６の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。
垂直駆動部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部１２は、当該垂直駆動部１２を制御するシステム制御部１５と共に、画素アレイ部１１の各画素の動作を制御する駆動部を構成している。この垂直駆動部１２はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における電荷の露光期間となる。
垂直駆動部１２によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線１７の各々を通してカラム処理部１３に入力される。カラム処理部１３は、画素アレイ部１１の画素列ごとに、選択行の各画素から垂直信号線１７を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理や、ＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、アナログの画素信号をデジタル信号に変換して出力することも可能である。
水平駆動部１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１４による選択走査により、カラム処理部１３において単位回路ごとに信号処理された画素信号が順番に出力される。
システム制御部１５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、当該タイミングジェネレータで生成された各種のタイミングを基に、垂直駆動部１２、カラム処理部１３、及び、水平駆動部１４などの駆動制御を行う。
信号処理部１８は、少なくとも演算処理機能を有し、カラム処理部１３から出力される画素信号に対して演算処理等の種々の信号処理を行う。データ格納部１９は、信号処理部１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
＜単位画素１００の回路構成＞
図２は、図１の画素アレイ部１１に配置される単位画素１００の構成例を示す回路図である。
単位画素１００は、第１光電変換部１０１、第１転送ゲート部１０２、第２光電変換部１０３、第２転送ゲート部１０４、第３転送ゲート部１０５、電荷蓄積部１０６、リセットゲート部１０７、ＦＤ（フローティングディフュージョン）部１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０を含むように構成される。
また、単位画素１００に対して、図１の画素駆動線１６として、複数の駆動線が、例えば画素行毎に配線される。そして、図１の垂直駆動部１２から複数の駆動線を介して、各種の駆動信号ＴＧＬ、ＴＧＳ、ＦＣＧ、ＲＳＴ、ＳＥＬが供給される。これらの駆動信号は、単位画素１００の各トランジスタがＮＭＯＳトランジスタなので、高レベル（例えば、電源電圧ＶＤＤ）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。
第１光電変換部１０１は、例えば、ＰＮ接合のフォトダイオードからなる。第１光電変換部１０１は、受光した光量に応じた電荷を生成し、蓄積する。
第１転送ゲート部１０２は、第１光電変換部１０１とＦＤ部１０８との間に接続されている。第１転送ゲート部１０２のゲート電極には、駆動信号ＴＧＬが印加される。駆動信号ＴＧＬがアクティブ状態になると、第１転送ゲート部１０２が導通状態になり、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介してＦＤ部１０８に転送される。
第２光電変換部１０３は、第１光電変換部１０１と同様に、例えば、ＰＮ接合のフォトダイオードからなる。第２光電変換部１０３は、受光した光量に応じた電荷を生成し、蓄積する。
第１光電変換部１０１と第２光電変換部１０３を比較すると、第１光電変換部１０１の方が受光面の面積が広く、感度が高く、第２光電変換部１０３の方が受光面の面積が狭く、感度が低い。このように、単位画素１００内には、感度の異なる２つの光電変換部が備えられている。すなわちこの場合、第１光電変換部１０１は、高感度画素として機能し、第２光電変換部１０３は、低感度画素として機能する。
第２転送ゲート部１０４は、電荷蓄積部１０６とＦＤ部１０８との間に接続されている。第２転送ゲート部１０４のゲート電極には、駆動信号ＦＣＧが印加される。駆動信号ＦＣＧがアクティブ状態になると、第２転送ゲート部１０４が導通状態になり、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。
第３転送ゲート部１０５は、第２光電変換部１０３と電荷蓄積部１０６との間に接続されている。第３転送ゲート部１０５のゲート電極には、駆動信号ＴＧＳが印加される。駆動信号ＴＧＳがアクティブ状態になると、第３転送ゲート部１０５が導通状態になり、第２光電変換部１０３に蓄積されている電荷が、第３転送ゲート部１０５を介して、電荷蓄積部１０６、或いは、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域に転送される。
また、第３転送ゲート部１０５のゲート電極の下部は、ポテンシャルが若干深くなっており、第２光電変換部１０３の飽和電荷量を超え、第２光電変換部１０３から溢れた電荷を電荷蓄積部１０６に転送するオーバーフローパスが形成されている。なお、以下、第３転送ゲート部１０５のゲート電極の下部に形成されているオーバーフローパスを、単に第３転送ゲート部１０５のオーバーフローパスと称する。
電荷蓄積部１０６は、例えば、キャパシタからなり、第２転送ゲート部１０４と第３転送ゲート部１０５との間に接続されている。電荷蓄積部１０６の対向電極は、電源電圧ＶＤＤを供給する電源ＶＤＤの間に接続されている。電荷蓄積部１０６は、第２光電変換部１０３から転送される電荷を蓄積する。
リセットゲート部１０７は、電源ＶＤＤとＦＤ部１０８との間に接続されている。リセットゲート部１０７のゲート電極には、駆動信号ＲＳＴが印加される。駆動信号ＲＳＴがアクティブ状態になると、リセットゲート部１０７が導通状態になり、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
ＦＤ部１０８は、電荷を電圧信号に電荷電圧変換して出力する。
増幅トランジスタ１０９は、ゲート電極がＦＤ部１０８に接続され、ドレイン電極が電源ＶＤＤに接続されており、ＦＤ部１０８に保持されている電荷を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ１０９は、ソース電極が選択トランジスタ１１０を介して垂直信号線１７に接続されることにより、当該垂直信号線１７の一端に接続される定電流源１１１とソースフォロワ回路を構成する。
選択トランジスタ１１０は、増幅トランジスタ１０９のソース電極と垂直信号線１７との間に接続されている。選択トランジスタ１１０のゲート電極には、選択信号ＳＥＬが印加される。選択信号ＳＥＬがアクティブ状態になると、選択トランジスタ１１０が導通状態になり、単位画素１００が選択状態となる。これにより、増幅トランジスタ１０９から出力される画素信号が、選択トランジスタ１１０を介して、垂直信号線１７に出力される。
なお、以下、各駆動信号がアクティブ状態になることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態になることを、各駆動信号がオフするともいう。また、以下、各ゲート部又は各トランジスタが導通状態になることを、各ゲート部又は各トランジスタがオンするともいい、各ゲート部又は各トランジスタが非導通状態になることを、各ゲート部又は各トランジスタがオフするともいう。
＜単位画素１００の動作＞
次に、図３及び図４のタイミングチャートを参照して、単位画素１００の動作について説明する。まず、図３のタイミングチャートを参照して、単位画素１００の露光開始時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、所定の走査順で行われる。なお、図３には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
まず、時刻ｔ１において、水平同期信号ＸＨＳが入力され、単位画素１００の露光処理が開始する。
次に、時刻ｔ２において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
次に、時刻ｔ３において、駆動信号ＴＧＬ、ＦＣＧ、ＴＧＳがオンし、第１転送ゲート部１０２、第２転送ゲート部１０４、第３転送ゲート部１０５がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合する。また、第１光電変換部１０１に蓄積されている電荷が、第１転送ゲート部１０２を介して、結合した領域に転送され、第２光電変換部１０３に蓄積されている電荷が、第３転送ゲート部１０５を介して、結合した領域に転送される。そして、結合した領域がリセットされる。
次に、時刻ｔ４において、駆動信号ＴＧＬ、ＴＧＳがオフし、第１転送ゲート部１０２、第３転送ゲート部１０５がオフする。これにより、第１光電変換部１０１及び第２光電変換部１０３への電荷の蓄積が開始され、露光期間が開始する。
次に、時刻ｔ５において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
次に、時刻ｔ６において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。これにより、電荷蓄積部１０６は、第２光電変換部１０３から溢れ、第３転送ゲート部１０５のオーバーフローパスを介して転送されてくる電荷の蓄積を開始する。
そして、時刻ｔ７において、水平同期信号ＸＨＳが入力される。
（単位画素１００の読み出し時の動作）
次に、図４のタイミングチャートを参照して、単位画素１００の画素信号の読み出し時の動作について説明する。この処理は、例えば、画素アレイ部１１の画素行毎、又は、複数の画素行毎に、図３の処理が行われてから所定の時間後に所定の走査順で行われる。なお、図４には、水平同期信号ＸＨＳ、駆動信号ＳＥＬ、ＲＳＴ、ＴＧＳ、ＦＣＧ、ＴＧＬのタイミングチャートが示されている。
まず、時刻ｔ２１において、水平同期信号ＸＨＳが入力され、単位画素１００の読み出し期間が開始する。
次に、時刻ｔ２２において、選択信号ＳＥＬがオンし、選択トランジスタ１１０がオンする。これにより、単位画素１００が選択状態になる。
次に、時刻ｔ２３において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、ＦＤ部１０８の電位が、電源電圧ＶＤＤのレベルにリセットされる。
次に、時刻ｔ２４において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
次に、時刻ｔ２５において、駆動信号ＦＣＧ、ＴＧＳがオンし、第２転送ゲート部１０４及び第３転送ゲート部１０５がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合するとともに、第２光電変換部１０３に蓄積されている電荷が、結合した領域に転送される。これにより、露光期間中に第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷が、結合した領域に蓄積される。
この時刻ｔ２５において、画素信号の読み出しが開始され、露光期間が終了する。
次に、時刻ｔ２６において、駆動信号ＴＧＳがオフし、第３転送ゲート部１０５がオフする。これにより、第２光電変換部１０３からの電荷の転送が停止する。
次に、時刻ｔ２６と時刻ｔ２７の間の時刻ｔａにおいて、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域の電位に基づく信号ＳＬが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＳＬは、露光期間中に第２光電変換部１０３で生成され、第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷に基づく信号である。
また、信号ＳＬは、露光期間中に第２光電変換部１０３及び電荷蓄積部１０６に蓄積された電荷が、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域に蓄積された状態における結合した領域の電位に基づく信号となる。従って、信号ＳＬの読み出し時に電荷を電荷電圧変換する容量は、電荷蓄積部１０６とＦＤ部１０８を合わせた容量となる。
なお、以下、信号ＳＬのことを、低感度データ信号ＳＬとも称する。
次に、時刻ｔ２７において、駆動信号ＲＳＴがオンし、リセットゲート部１０７がオンする。これにより、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域がリセットされる。
次に、時刻ｔ２８において、選択信号ＳＥＬがオフし、選択トランジスタ１１０がオフする。これにより、単位画素１００が非選択状態になる。
次に、時刻ｔ２９において、駆動信号ＲＳＴがオフし、リセットゲート部１０７がオフする。
次に、時刻ｔ３０において、選択信号ＳＥＬがオンし、選択トランジスタ１１０がオンする。これにより、単位画素１００が選択状態になる。
次に、時刻ｔ３０と時刻ｔ３１の間の時刻ｔｂにおいて、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域の電位に基づく信号ＮＬが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。この信号ＮＬは、電荷蓄積部１０６とＦＤ部１０８のポテンシャルが結合した領域がリセットされた状態における結合した領域の電位に基づく信号となる。
なお、以下、信号ＮＬのことを、低感度リセット信号ＮＬとも称する。
次に、時刻ｔ３１において、駆動信号ＦＣＧがオフし、第２転送ゲート部１０４がオフする。
次に、時刻ｔ３１と時刻ｔ３２の間の時刻ｔｃにおいて、ＦＤ部１０８の電位に基づく信号ＮＨが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＮＨは、リセットされた状態におけるＦＤ部１０８の電位に基づく信号となる。
なお、以下、信号ＮＨのことを、高感度リセット信号ＮＨとも称する。
次に、時刻ｔ３２において、駆動信号ＴＧＬがオンし、第１転送ゲート部１０２がオンする。これにより、露光期間中に第１光電変換部１０１で生成され、蓄積された電荷が、第１転送ゲート部１０２を介してＦＤ部１０８に転送される。
次に、時刻ｔ３３において、駆動信号ＴＧＬがオフし、第１転送ゲート部１０２がオフする。これにより、第１光電変換部１０１からＦＤ部１０８への電荷の転送が停止する。
次に、時刻ｔ３３と時刻ｔ３４の間の時刻ｔｄにおいて、ＦＤ部１０８の電位に基づく信号ＳＨが、増幅トランジスタ１０９及び選択トランジスタ１１０を介して垂直信号線１７に出力される。信号ＳＨは、露光期間中に第１光電変換部１０１で生成され、蓄積された電荷に基づく信号である。
また、信号ＳＨは、露光期間中に第１光電変換部１０１に蓄積された電荷がＦＤ部１０８に蓄積された状態におけるＦＤ部１０８の電位に基づく信号となる。従って、信号ＳＨの読み出し時に電荷を電荷電圧変換する容量は、ＦＤ部１０８の容量となり、時刻ｔａにおける低感度データ信号ＳＬの読み出し時より小さくなる。
なお、以下、信号ＳＨのことを、高感度データ信号ＳＨとも称する。
次に、時刻ｔ３４において、選択信号ＳＥＬがオフし、選択トランジスタ１１０がオフする。これにより、単位画素１００が非選択状態になる。
次に、時刻ｔ３５において、水平同期信号ＸＨＳが入力され、単位画素１００の画素信号の読み出し期間が終了する。
（ノイズ除去処理及び演算処理に関する説明）
上述した単位画素１００からは、低感度データ信号ＳＬ、低感度リセット信号ＮＬ、高感度リセット信号ＮＨ、及び、高感度データ信号ＳＨの順に、垂直信号線１７に対して信号が出力される。そして、後段の信号処理部、例えば、図１に示すカラム処理部１３や信号処理部１８において、低感度データ信号ＳＬ、低感度リセット信号ＮＬ、高感度リセット信号ＮＨ、及び、高感度データ信号ＳＨに対して所定のノイズ除去処理及び信号処理が行われる。以下、後段のカラム処理部１３におけるノイズ除去処理及び信号処理部１８における演算処理の例について説明する。
（ノイズ除去処理）
最初に、カラム処理部１３によるノイズ除去処理について説明する。
（ノイズ除去処理の処理例）
まず、ノイズ除去処理の処理例について説明する。
カラム処理部１３は、低感度データ信号ＳＬと低感度リセット信号ＮＬとの差分をとることにより、低感度差分信号ＳＮＬを生成する。従って、
低感度差分信号ＳＮＬ＝低感度データ信号ＳＬ−低感度リセット信号ＮＬ
となる。
次に、カラム処理部１３は、高感度データ信号ＳＨと高感度リセット信号ＮＨとの差分をとることにより、高感度差分信号ＳＮＨを生成する。従って、
高感度差分信号ＳＮＨ＝高感度データ信号ＳＨ−高感度リセット信号ＮＨ
となる。
このように、低感度の信号ＳＬ、ＮＬに対しては、画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズは除去されるもののリセットノイズは除去されないＤＤＳ処理が行われる。高感度の信号ＳＨ、ＮＨについては、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去されるＣＤＳ処理が行われる。
（画素信号の演算処理の処理例）
次に画素信号の演算処理の処理例について説明する。
信号処理部１８は、低感度差分信号ＳＮＬが所定の範囲内となったときに、低感度差分信号ＳＮＬと高感度差分信号ＳＮＨの比を画素毎、複数画素毎、色毎、共有画素単位内の特定画素毎、もしくは全画素一律にゲインとして算出してゲインテーブルを生成する。そして、信号処理部１８は、低感度差分信号ＳＮＬと当該ゲインテーブルの積を低感度差分信号ＳＮＬの補正値として算出する。
ここで、ゲインをＧ、低感度差分信号ＳＮＬの補正値（以下、補正低感度差分信号と称する）をＳＮＬ'とすると、ゲインＧ及び補正低感度差分信号ＳＮＬ'は、次式（１）、（２）に基づいて求めることができる。
Ｇ＝ＳＮＨ／ＳＮＬ＝（Ｃｆｄ＋Ｃｆｃ）／Ｃｆｄ ・・・（１）
ＳＮＬ'＝Ｇ×ＳＮＬ ・・・（２）
ここで、ＣｆｄはＦＤ部１０８の容量値、Ｃｆｃは電荷蓄積部１０６の容量値である。
従って、ゲインＧは、容量比と等価である。
図５は、入射光量に対する低感度差分信号ＳＮＬ、高感度差分信号ＳＮＨ、及び、補正低感度差分信号ＳＮＬ'の関係を示している。
次に、信号処理部１８は、図５に示すように、予め設定された所定の閾値Ｖｔを用いる。閾値Ｖｔは、光応答特性において、高感度差分信号ＳＮＨが飽和前かつ光応答特性がリニアな領域において予め設定される。
そして、信号処理部１８は、高感度差分信号ＳＮＨが所定の閾値Ｖｔを超えない場合、当該高感度差分信号ＳＮＨを処理対象画素の画素信号ＳＮとして出力する。すなわち、ＳＮＨ＜Ｖｔの場合、画素信号ＳＮ＝高感度差分信号ＳＮＨとなる。
一方、信号処理部１８は、高感度差分信号ＳＮＨが所定の閾値Ｖｔを超える場合、低感度差分信号ＳＮＬの補正低感度差分信号ＳＮＬ'を処理対象画素の画素信号ＳＮとして出力する。すなわち、Ｖｔ≦ＳＮＨの場合、画素信号ＳＮ＝補正低感度差分信号ＳＮＬ'となる。
以上のような演算処理を行うことにより、低照度時の信号から高照度時の信号へより滑らかに切り替えることが出来る。
また、ＣＭＯＳイメージセンサ１０では、低感度の第２光電変換部１０３に対して電荷蓄積部１０６を設けることにより、低感度データ信号ＳＬが飽和するレベルを引き上げることができる。これにより、ダイナミックレンジの最小値を保持したまま、ダイナミックレンジの最大値を大きくすることができ、ダイナミックレンジを拡大することができる。
例えば、車載向けのイメージセンサにおいて、ＬＥＤ光源のように点滅する被写体を、点滅するタイミングによって撮像できないＬＥＤフリッカという現象が発生する場合がある。このＬＥＤフリッカは、例えば、従来のイメージセンサのダイナミックレンジが低く、被写体毎に露光時間を調整する必要があるために生じる。
すなわち、従来のイメージセンサは、様々な照度の被写体に対応するため、低照度の被写体に対しては露光時間を長く、高照度の被写体に対しては露光時間を短くしている。これにより、低いダイナミックレンジでも様々な照度の被写体に対応することが可能になる。一方、露光時間に関わらず読み出し速度は一定であるため、読み出し時間よりも短い単位で露光時間を設定する場合、露光時間以外に光電変換部に入射した光は、光電変換されて電荷になるものの、読み出されることなく破棄される。
一方、ＣＭＯＳイメージセンサ１０では、上述したようにダイナミックレンジを拡大することができ、露光時間を長く設定することができるため、ＬＥＤフリッカの発生を抑制することができる。また、ＣＭＯＳイメージセンサ１０では、上述したように時分割方式や空間分割方式で分割数を増やした場合に発生するアーチファクトの発生や解像度の低下を防止することができる。
＜単位画素の構成＞
次に、上記したように、高感度の第１光電変換部１０１と低感度の第２光電変換部１０３を有する単位画素１００の構成についてさらに説明を加える。以下に、単位画素１００の断面図を示し、単位画素１００の構成について説明を加える。
（単位画素の第１の構成）
図６は、ＣＭＯＳイメージセンサ１０が裏面型のイメージセンサである場合の単位画素１００の断面図である。図６に示した単位画素１００は、第１の構成であることを示すために、以下、単位画素１００−１と記述する。
単位画素１００−１は、図中上側から、オンチップレンズ２０１、カラーフィルタ２０２、遮光膜２０３、およびシリコン基板２０４が積層され、シリコン基板２０４には、第１光電変換部１０１と第２光電変換部１０３が形成されている。
なお、図示はしていないが、例えば、オンチップレンズ２０１の上側には、カバーガラスなどが積層され、シリコン基板２０４の下側には、配線層や支持基板が積層されている。以下の説明において必要な部分を適宜図示し、説明を加え、その他の部分については、適宜図示や説明を省略する。
図６では、第１光電変換部１０１−１、第１光電変換部１０１−２、および第２光電変換部１０３を図示している。また、これら３箇所の光電変換部上に、それぞれオンチップレンズ２０１−１乃至２０１−３が形成されている。
遮光膜２０３は、第２光電変換部１０３上にのみ形成されている。遮光膜２０３は、光を吸収、反射する機能を有する膜である。遮光膜２０３は、金属膜で形成され、光を反射する膜として形成されていても良いし、光の一部を吸収し、一部を透過する膜として形成されていても良いし、光を吸収する光吸収膜として形成されていても良い。
遮光膜２０３は、例えば、アモルファスシリコン膜、ポリシリコン膜、ゲルマニウム（Ｇｅ）膜、窒化ガリウム（ＧａＮ）膜、テルル化カドミウム（ＣｄＴｅ）膜、ヒ化ガリウム（ＧａＡｓ）膜、リン化インジウム（ＩｎＰ）膜、CuInSe2膜、Cu2S膜、CIGS膜、非導体構造のカーボン膜、黒色レジスト膜、有機光電変換膜などとされる。
なお、以下に説明する第２乃至第１６の構成においても、遮光膜が第２光電変換部１０３上に設けられている形態を示すが、それらの形態においても、遮光膜は、上記した材料で形成されるようにすることができる。なお、上記した遮光膜の材料は、一例であり、限定を示すものではない。
このように、低感度の第２光電変換部１０３上に遮光膜２０３を形成することで、オンチップレンズ２０１−３を透過してきた光が、遮光膜２０３に吸収され、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の感度が、さらに低下することになるため、低感度の光電変化部としての性能は向上し、ダイナミックレンジを拡大することができる。
（単位画素の第２の構成）
次に、単位画素１００の第２の構成について説明する。図７は、図６に示した単位画素１００−１と同じく、ＣＭＯＳイメージセンサ１０が裏面型のイメージセンサである場合の単位画素１００−２の断面図である。
図７に示した単位画素１００−２と、図６に示した単位画素１００−１を比較するに、単位画素１００−２は、単位画素１００−１から第２光電変換部１０３上に形成されているオンチップレンズ２０１−３を削除した構成となされている点が異なり、他の部分は同一である。単位画素１００−１と同様の構成を有する部分には、同様の符号を付し、その説明を省略する。以下、他の部分も同様に、適宜同様の部分に関しては説明を省略する。
第２光電変換部１０３上にオンチップレンズ２０１−３を形成しない構成とすることで、第２光電変換部１０３に光が集光されない状態で入射される構成となり、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の感度が、さらに低下し、低感度の光電変化部のダイナミックレンジを拡大させることが可能となる。
（単位画素の第３の構成）
次に、単位画素１００の第３の構成について説明する。図８は、図６に示した単位画素１００−１と同じく、ＣＭＯＳイメージセンサ１０が裏面型のイメージセンサである場合の単位画素１００−３の断面図である。
図８に示した単位画素１００−３と、図６に示した単位画素１００−１を比較するに、単位画素１００−３は、単位画素１００−１に遮光壁２３１を追加した構成となされている点が異なり、他の部分は同一である。
遮光壁２３１は、画素間に設けられており、図８に示した単位画素１００−３においては、第１光電変換部１０１−１と第２光電変換部１０３の間、第１光電変換部１０１−２と第２光電変換部１０３の間にそれぞれ設けられている。このように、遮光壁２３１は、画素分離領域に設けられている。また遮光壁２３１は、受光面側から形成された絶縁膜で形成された溝で囲まれるように形成することができる。
また遮光壁２３１は、トレンチを形成し、そのトレンチ内に、負の固定電荷膜と酸化膜を組み合わせて形成されるようにしても良いし、負の固定電荷膜、酸化膜、および金属を組み合わせて形成されるようにしても良い。
遮光壁２３１は、隣接する光電変換部への光の漏れ込みを防ぐために設けられている。遮光壁２３１を設けることで、混色などが発生することを低減させることが可能となる。
このような構成とした場合においても、低感度の第２光電変換部１０３上に遮光膜２０３を形成することで、オンチップレンズ２０１−３を透過してきた光が、遮光膜２０３に吸収され、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の感度が、さらに低下し、ダイナミックレンジを拡大させることが可能となる。また遮光壁２３１を設けることで、混色などの発生を低減させることが可能となる。
（単位画素の第４の構成）
次に、単位画素１００の第４の構成について説明する。図９は、図７に示した単位画素１００−２と同じく、ＣＭＯＳイメージセンサ１０が裏面型のイメージセンサである場合の単位画素１００−４の断面図である。
図９に示した単位画素１００−４と、図７に示した単位画素１００−２を比較するに、単位画素１００−４は、単位画素１００−２に遮光壁２３１を追加した構成となされている点が異なり、他の部分、例えば、第２光電変換部１０３上のオンチップレンズ２０１−３が形成されていてない点などは同一である。また、遮光壁２３１を追加した構成は、図８に示した単位画素１００−３と同様の構成である。
このような構成とした場合においても、低感度の第２光電変換部１０３上に遮光膜２０３を形成することで、遮光膜２０３に入射された光が吸収され、第２光電変換部１０３に入射される光量が減少し、さらにオンチップレンズが形成されていないために、さらに第２光電変換部１０３に入射される光量が減少するため、第２光電変換部１０３の感度が、さらに低下する構成となる。よって、低感度の光電変化部のダイナミックレンジを拡大させることが可能となる。また遮光壁２３１を設けることで、混色などの発生を低減させることが可能となる。
（単位画素の第５の構成）
次に、単位画素１００の第５の構成について説明する。図１０は、図６に示した単位画素１００−１と同じく、ＣＭＯＳイメージセンサ１０が裏面型のイメージセンサである場合の単位画素１００−５の断面図である。
図１０に示した単位画素１００−５と、図６に示した単位画素１００−１を比較するに、単位画素１００−５の遮光膜２５１は、単位画素１００−１の遮光膜２０３と異なる形状をしている点が異なり、他の部分は同一である。単位画素１００−５の遮光膜２５１は、スリットがある形状に形成されている。スリットに該当する部分には、遮光膜２５１が形成されていないようにしても良いし、スリットではない部分の遮光膜２５１よりも薄く形成されているようにしても良い。
遮光膜２５１をスリット形状とすることで、第２光電変換部１０３を偏光画素として用いることができる。
例えば、第２光電変換部１０３が車載され、道路表面を含む画像を撮像する場合、道路表面から反射された光は、道路の表面に平行な偏光となる。このような偏光を除去した撮影を行う場合には、道路表面と平行となる方向に遮光膜２５１のスリットを形成することで、道路表面で反射された光を選択的に沮止し、他の被写体からの光を受光することができる。
このように、遮光膜２５１の形状をスリット形状とすることで、第２光電変換部１０３への光の量を少なくさせるだけでなく、不要な光を除去することも可能な構成とすることができる。
このように、遮光膜２５１を偏光子としても用いるようにした場合、遮光膜２５１の材料として、上記した材料の他に、金属を用いることも可能である。なお偏光子に遮光膜を使用することで、偏光子を金属で形成した場合より、効率よく直接、間接光を減光できる構成とすることができる。
このような構成とした場合においても、低感度の第２光電変換部１０３上に遮光膜２５１を形成することで、第２光電変換部１０３に入射される光量が減少し、低感度化によるダイナミックレンジの拡大を実現することができる。また、遮光膜２５１をスリット形状とすることで、遮光膜２５１を偏光子として用いることができ、反射光などの不要な光の影響を除去することができる。
（単位画素の第６の構成）
次に、単位画素１００の第６の構成について説明する。図１１は、図７に示した単位画素１００−２と同じく、ＣＭＯＳイメージセンサ１０が裏面型のイメージセンサである場合の単位画素１００−６の断面図である。
図１１に示した単位画素１００−６と、図７に示した単位画素１００−２を比較するに、単位画素１００−６の遮光膜２５１は、単位画素１００−２の遮光膜２０３と異なる形状をしている点が異なり、他の部分、例えば、第２光電変換部１０３上にオンチップレンズ２０１−３が形成されていない点などは同一である。単位画素１００−６の遮光膜２５１は、図１０に示した単位画素１００−５と同じく、スリット形状に形成されている。
遮光膜２５１をスリット形状とすることで、単位画素１００−５(図１０)と同じく、第２光電変換部１０３への光の量を少なくさせるだけでなく、不要な光を除去することも可能な構成とすることができる。
このような構成とした場合においても、低感度の第２光電変換部１０３上に遮光膜２５１を形成することで、第２光電変換部１０３に入射される光量が減少し、低感度化によるダイナミックレンジの拡大を実現することができる。また第２光電変換部１０３上にオンチップレンズを形成しないことで、第２光電変換部１０３に入射される光量がより減少し、低感度化によるダイナミックレンジの拡大を実現することができる。また、遮光膜２５１をスリット形状とすることで、遮光膜２５１を偏光子として用いることができ、反射光などの不要な光の影響を除去することができる。
（単位画素の第７の構成）
次に、単位画素１００の第７の構成について説明する。図１２は、図８に示した単位画素１００−３と同じく、ＣＭＯＳイメージセンサ１０が裏面型のイメージセンサである場合の単位画素１００−７の断面図である。
図１２に示した単位画素１００−７と、図８に示した単位画素１００−３を比較するに、単位画素１００−７は、遮光膜２５１がスリット形状に形成されている点が異なり、他の部分、例えば、画素間に遮光膜２３１が設けられている点などは同一である。
このような構成とした場合においても、低感度の第２光電変換部１０３上に遮光膜２５１を形成することで、第２光電変換部１０３に入射される光量が減少し、低感度化によるダイナミックレンジの拡大を実現することができる。また、遮光膜２５１をスリット形状とすることで、遮光膜２５１を偏光子として用いることができ、反射光などの不要な光の影響を除去することができる。また遮光壁２３１を設けることで、混色などの発生を低減させることが可能となる。
（単位画素の第８の構成）
次に、単位画素１００の第８の構成について説明する。図１３は、図９に示した単位画素１００−４と同じく、ＣＭＯＳイメージセンサ１０が裏面型のイメージセンサである場合の単位画素１００−８の断面図である。
図１３に示した単位画素１００−８と、図９に示した単位画素１００−４を比較するに、単位画素１００−８は、遮光膜２５１がスリット形状に形成されている点が異なり、他の部分、例えば、単画素間に遮光膜２３１が設けられ、第２光電変換部１０３上にオンチップレンズが形成されていない点などは同一である。
このような構成とした場合においても、低感度の第２光電変換部１０３上に遮光膜２５１を形成することで、第２光電変換部１０３に入射される光量が減少し、低感度化によるダイナミックレンジの拡大を実現することができる。また第２光電変換部１０３上にオンチップレンズを形成しないことで、第２光電変換部１０３に入射される光量がより減少し、低感度化によるダイナミックレンジの拡大を実現することができる。
また、遮光膜２５１をスリット形状とすることで、遮光膜２５１を偏光子として用いることができ、反射光などの不要な光の影響を除去することができる。また遮光壁２３１を設けることで、混色などの発生を低減させることが可能となる。
（単位画素の第９の構成）
図１４は、ＣＭＯＳイメージセンサ１０が表面型のイメージセンサである場合の単位画素１００−９の断面図である。
図１４に示した単位画素１００−９は、図中上側から、オンチップレンズ３０１、カラーフィルタ３０２、遮光膜３０３、配線層３０４、およびシリコン基板３０５が積層され、シリコン基板３０５には、第１光電変換部１０１と第２光電変換部１０３が形成されている。
なお、図示はしていないが、例えば、オンチップレンズ２０１の上側には、カバーガラスなどが積層されている。以下の説明において必要な部分を適宜図示し、説明を加え、その他の部分については、適宜図示や説明を省略する。
図１４では、第１光電変換部１０１−１、第１光電変換部１０１−２、および第２光電変換部１０３を図示している。また、これら３箇所の光電変換部上に、それぞれオンチップレンズ３０１−１乃至３０１−３が形成されている。
遮光膜３０３は、第２光電変換部１０３上にのみ形成されている。遮光膜３０３は、例えば、アモルファスシリコン膜、ポリシリコン膜、Ｇｅ膜、ＧａＮ膜、ＣｄＴｅ膜、ＧａＡｓ膜、ＩｎＰ膜、CuInSe2膜、Cu2S、CIGS膜、非導体構造のカーボン膜、黒色レジスト膜、有機光電変換膜で形成される。また、後述するように、遮光膜３０３が、スリット形状で形成される場合、金属で形成されるようにすることも可能である。なお、上記した遮光膜の材料は、一例であり、限定を示すものではない。
このように、表面型のイメージセンサにおいても、低感度の第２光電変換部１０３上に遮光膜３０３を形成することで、オンチップレンズ３０１−３を透過してきた光が、遮光膜３０３に吸収され、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の感度が、さらに低下することになるため、ダイナミックレンジは拡大することになる。
（単位画素の第１０の構成）
次に、単位画素１００の第１０の構成について説明する。図１５は、図１４に示した単位画素１００−９と同じく、ＣＭＯＳイメージセンサ１０が表面型のイメージセンサである場合の単位画素１００−１０の断面図である。
図１５に示した単位画素１００−１０と、図１４に示した単位画素１００−９を比較するに、単位画素１００−１０は、単位画素１００−９から第２光電変換部１０３上に形成されているオンチップレンズ３０１−３を削除した構成となされている点が異なり、他の部分は同一である。
第２光電変換部１０３上にオンチップレンズ３０１−３を形成しない構成とすることで、第２光電変換部１０３に光が集光されない状態で入射される構成となり、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の低感度化によるダイナミックレンジを拡大させることが可能となる。
（単位画素の第１１の構成）
次に、単位画素１００の第１１の構成について説明する。図１６は、図１４に示した単位画素１００−９と同じく、ＣＭＯＳイメージセンサ１０が表面型のイメージセンサである場合の単位画素１００−１１の断面図である。
図１６に示した単位画素１００−１１と、図１４に示した単位画素１００−９を比較するに、単位画素１００−９の遮光膜３０３は、配線層３０４の図中上側（オンチップ３０１側）に形成されているのに対して、単位画素１００−１１の遮光膜は、配線層３０４の図中下側（シリコン基板３０５側）に形成されている点が異なり、他の部分は同一である。
再度図１４を参照するに、単位画素１００−９の遮光膜３０３は、配線層３０４の上側であり、カラーフィルタ３０２の層内に形成されている。これに対して、図１５に示した単位画素１００−１１の遮光膜３３１は、配線層３０４の下側であり、シリコン基板３０５の上側の配線層３０４内に形成されている。このように、遮光膜が形成される位置は、配線層３０４の上側でも良いし、下側でも良い。
このように、表面型のイメージセンサにおいても、低感度の第２光電変換部１０３上に遮光膜３０３を形成することで、オンチップレンズ３０１−３を透過してきた光が、遮光膜３０３に吸収され、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の感度が、さらに低下し、ダイナミックレンジを拡大させることが可能となる。
（単位画素の第１２の構成）
次に、単位画素１００の第１２の構成について説明する。図１７は、図１６に示した単位画素１００−１１と同じく、ＣＭＯＳイメージセンサ１０が表面型のイメージセンサである場合の単位画素１００−１２の断面図である。
図１７に示した単位画素１００−１２と、図１６に示した単位画素１００−１１を比較するに、単位画素１００−１２は、単位画素１００−１１から第２光電変換部１０３上に形成されているオンチップレンズ３０１−３を削除した構成となされている点が異なり、他の部分は同一である。
第２光電変換部１０３上にオンチップレンズ３０１−３を形成しない構成とすることで、第２光電変換部１０３に光が集光されない状態で入射される構成となり、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の低下化のダイナミックレンジを拡大させることが可能となる。
（単位画素の第１３の構成）
次に、単位画素１００の第１３の構成について説明する。図１８は、図１４に示した単位画素１００−９と同じく、ＣＭＯＳイメージセンサ１０が表面型のイメージセンサである場合の単位画素１００−１３の断面図である。
図１８に示した単位画素１００−１３と、図１４に示した単位画素１００−９を比較するに、単位画素１００−１３の遮光膜３５１は、単位画素１００−９の遮光膜３０３と異なる形状をしている点が異なり、他の部分は同一である。単位画素１００−１３の遮光膜３５１は、スリット形状に形成され、カラーフィルタ３０２の層内に形成されている。
遮光膜３５１をスリット形状とすることで、遮光膜３５１を偏光子として用いることができ、第２光電変換部１０３を偏光画素として用いることができる。
このような構成とした場合においても、低感度の第２光電変換部１０３上に遮光膜３５１を形成することで、第２光電変換部１０３に入射される光量が減少し、低感度化によるダイナミックレンジの拡大を実現することができる。また、遮光膜３５１をスリット形状とすることで、遮光膜３５１を偏光子として用いることができ、反射光などの不要な光の影響を除去することができる。
（単位画素の第１４の構成）
次に、単位画素１００の第１４の構成について説明する。図１９は、図１８に示した単位画素１００−１３と同じく、ＣＭＯＳイメージセンサ１０が表面型のイメージセンサである場合の単位画素１００−１４の断面図である。
図１９に示した単位画素１００−１４と、図１８に示した単位画素１００−１３を比較するに、単位画素１００−１４は、単位画素１００−１３から第２光電変換部１０３上に形成されているオンチップレンズ３０１−３を削除した構成となされている点が異なり、他の部分は同一である。単位画素１００−１４の遮光膜３５１は、スリット形状で形成され、カラーフィルタ３０２の層内に形成されている。
第２光電変換部１０３上にオンチップレンズ３０１−３を形成しない構成とすることで、第２光電変換部１０３に光が集光されない状態で入射される構成となり、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の感度が、さらに低下することになるため、ダイナミックレンジを拡大させることが可能となる。また、遮光膜３５１をスリット形状とすることで、遮光膜３５１を偏光子として用いることができ、反射光などの不要な光の影響を除去することができる。
（単位画素の第１５の構成）
次に、単位画素１００の第１５の構成について説明する。図２０は、図１８に示した単位画素１００−１３と同じく、ＣＭＯＳイメージセンサ１０が表面型のイメージセンサである場合の単位画素１００−１５の断面図である。
図２０に示した単位画素１００−１５と、図１８に示した単位画素１００−１３を比較するに、単位画素１００−１３の遮光膜３５１は、配線層３０４の図中上側に形成されているのに対して、単位画素１００−１５の遮光膜３８１は、配線層３０４の図中下側に形成されている点が異なり、他の部分は同一である。すなわち、単位画素１００−１５の遮光膜３８１は、配線層３０４の下側にスリット形状で形成されている。
このような構成の表面型のイメージセンサにおいても、低感度の第２光電変換部１０３上に遮光膜３８１を形成することで、オンチップレンズ３０１−３を透過してきた光が、遮光膜３８１に吸収され、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の低感度化によるダイナミックレンジを拡大させることが可能となる。また、遮光膜３８１をスリット形状とすることで、遮光膜３５１を偏光子として用いることができ、反射光などの不要な光の影響を除去することが可能となる。
（単位画素の第１６の構成）
次に、単位画素１００の第１６の構成について説明する。図２１は、図２０に示した単位画素１００−１５と同じく、ＣＭＯＳイメージセンサ１０が表面型のイメージセンサである場合の単位画素１００−１６の断面図である。
図２１に示した単位画素１００−１６と、図２０に示した単位画素１００−１５を比較するに、単位画素１００−１６は、単位画素１００−１５から第２光電変換部１０３上に形成されているオンチップレンズ３０１−３を削除した構成となされている点が異なり、他の部分は同一である。すなわち、端画素１００−１６の遮光膜３８１は、配線層３０４の下側にスリット形状で形成されている。
第２光電変換部１０３上にオンチップレンズ３０１−３を形成しない構成とすることで、第２光電変換部１０３に光が集光されない状態で入射される構成となり、第２光電変換部１０３に入射される光量が減少する。このため、第２光電変換部１０３の低感度化によるダイナミックレンジを拡大させることが可能となる。また、遮光膜３８１をスリット形状とすることで、遮光膜３８１を偏光子として用いることができ、反射光などの不要な光の影響を除去することが可能となる。
第１乃至第１６の構成として示したように、低感度の第２光電変換部１０３上に、光を吸収する機能を有する膜を形成し、第２光電変換部１０３に入射される光の量を減少させることで、低感度化によるダイナミックレンジを拡大させることが可能となる。
また、遮光膜をスリット形状とすることで、偏光子として用いることができ、偏光子を設けることで反射光の影響（不要な光の影響）を除去し、低感度化によるダイナミックレンジを拡大することを同時に実現することができる。
また偏光子に遮光膜を使用することで、偏光子を金属で形成した場合より、効率よく直接、間接光を減光できる構成とすることができる。
＜第１、第２光電変換部の配置について＞
第１光電変換部１０１と第２光電変換部１０３を含む単位画素１００は、例えば、図２２に示すように配置されている。図２２においては、単位画素５００とし、単位画素５００は、上記した単位画素１００−１乃至１００−１８のいずれかであるとして説明を続ける。
図２２では、４×４の１６個の単位画素５００−１乃至５００−１６が配置されている例を示した。各単位画素５００は、第１光電変換部１０１と第２光電変換部１０３を含む。例えば、単位画素５００−１は、第１光電変換部１０１−１と第２光電変換部１０３−１を含む。
第１光電変換部１０１と第２光電変換部１０３は、受光面の大きさにより異なる感度となるように構成されている。すなわち、図２２に示したように、第１光電変換部１０１の受光面は、第２光電変換部１０３の受光面よりも大きくなるように構成されている。
図２２に示した例では、例えば、第１光電変換部１０１−１の右斜め下に第２光電変換部１０３−１が配置されている。図示はしていないが、第１光電変換部１０１−１の右横に第２光電変換部１０３−１が配置されるようにしても良い。また、他の配置関係でも良い。
単位画素５００内で、第１光電変換部１０１と第２光電変換部１０３が配置されていない部分には、信号処理回路などを配置するようにしても良い。すなわち、異なる受光面積の第１光電変換部１０１と第２光電変換部１０３が、単位画素５００内に配置されることで、余剰な領域が発生するが、その余剰な領域に信号処理回路などを配置することで、領域を有効利用するようにしても良い。
単位画素５００上に配置されるカラーフィルタ２０２（３０２）の色は、例えば、ベイヤ−配列とすることができる。図２３Ａに示すように、単位画素５００−１を赤色（Ｒ）、単位画素５００−２を緑色（Ｇ）、単位画素５００−５を緑色（Ｇ）、単位画素５００−６を青色（Ｂ）とする色配置にすることができる。
このような色配置とされた場合、図２２と図２３Ａを再度参照するに、例えば、単位画素５００−１には、第１光電変換部１０１−１と第２光電変換部１０３−１が配置され、カラーフィルタ２０２（３０２、以下、２０２を例に挙げて説明する）の色は、赤色（Ｒ）である。このように、同一の単位画素５００内に配置されている第１光電変換部１０１と第２光電変換部１０３は、同一のカラーフィルタ２０２の色とされている。
図２３Ｂに示すように、４画素を同色としたベイヤ−配列としても良い。図２３Ｂにおいては、単位画素５００−１、単位画素５００−２、単位画素５００−５、単位画素５００−６が赤色（Ｒ）、単位画素５００−３、単位画素５００−４、単位画素５００−７、単位画素５００−８が緑色（Ｇ）、単位画素５００−９、単位画素５００−１０、単位画素５００−１３、単位画素５００−１４が緑色（Ｇ）、単位画素５００−１１、単位画素５００−１２、単位画素５００−１５、単位画素５００−１６が緑色（Ｇ）とされている。
ここでは、色配置として、ベイヤ−配列を例に挙げて説明したが、他の色配置であっても本技術を適用できる。
第２光電変換部１０３上には、上記したように、遮光膜が形成されている。遮光膜としては、図６などに示したスリット形状ではない遮光膜２０３（以下、ベタ形状の遮光膜２０３と記述する）と、図１０などに示したスリット形状の遮光膜２５１がある。
なおここでは、ベタ形状の遮光膜として、遮光膜２０３（図６）を例に挙げて説明するが、遮光膜３０３（図１４）、遮光膜３３１（図１６）に対しても、以下の説明は適用される。また、スリット形状の遮光膜として、遮光膜２５１（図１０）を例に挙げて説明するが、遮光膜３５１（図１８）、遮光膜３８１（図２０）に対しても、以下の説明は適用される。
ベタ形状の遮光膜２０３が形成されている場合、例えば、図２４Ａに示したように遮光膜２０３は形成される。図２４Ａでは、図２２に示した４×４の１６個の単位画素５００−１乃至５００−１６のうちの左上側に配置されている４画素だけ図示してあるが、他の画素も同様に遮光膜２０３が形成されている。
図２４Ａに示すように、単位画素５００内の第２光電変換部１０３上には、ベタ形状の遮光膜２０３が形成されている。例えば、図２４Ａに示した単位画素５００−１内の右下に、第２光電変換部１０３が形成され、その第２光電変換部１０３−１が形成されている領域に、遮光膜２０３−１が形成される。
なお、図２４Ａに示したように、遮光膜２０３は、画素外周領域でウェル（WELL）に接続されているように形成されるようにすることができる。
スリット形状の遮光膜２５１が形成されている場合、例えば、図２４Ｂに示したように遮光膜２５１が形成される。図２４Ｂに示すように、単位画素５００内の第２光電変換部１０３上には、スリット形状の遮光膜２５１が形成されている。
図２４Ｂに示したスリットの方向は、図中横方向であり、４画素とも同方向のスリットとされている。このように、第２光電変換部１０３上に設けられる遮光膜２５１のスリットは、全て同一の方向を有しているように形成することができる。
遮光膜２５１のスリットの方向を、画素毎に変えるようにしても良い。図２４Ｃは、単位画素５００内の第２光電変換部１０３上に、スリット形状の遮光膜２５１が形成されている場合であり、画素毎に異なる方向のスリットが形成されている場合の遮光膜２５１を示している。
図２４Ｃに示した単位画素５００−１内の第２光電変換部１０３−１上に形成されている遮光膜２５１−１のスリットは、図中、横方向に形成されている。単位画素５００−２内の第２光電変換部１０３−２上に形成されている遮光膜２５１−２のスリットは、図中、左斜め下方向に形成されている。
単位画素５００−５内の第２光電変換部１０３−５上に形成されている遮光膜２５１−５のスリットは、図中、右斜め下方向に形成されている。単位画素５００−６内の第２光電変換部１０３−６上に形成されている遮光膜２５１−６のスリットは、図中、縦方向に形成されている。
図２４Ｃに示した例では、４方向のスリットが形成されている場合を示している。図示していない他の画素も、２×２の４画素内で、それぞれの画素上の遮光膜２５１は、異なる４方向のスリット形状で形成されている。なおここでは、４方向を例に挙げて説明したが、さらに他の方向が追加されたり、２方向または３方向など、遮光膜２５１のスリットの方向は、４方向に限定されるわけではない。
このように、画素毎にスリットの方向を変える、換言すれば、隣接する第２光電変換部１０３上に形成された遮光膜２５１のスリット方向が異なるようにすることで、異なる方向からの偏光を沮止することが可能となる。
また、このように、画素毎にスリットの方向が変わるように形成した場合、例えば、図２４Ｃに示した４画素単位で、それぞれ異なる方向のスリットが形成される場合、単位とされる４画素は同一色としても良い。すなわち、図２３Ｂに示したように、４画素が同一色とされたベイヤ−配列とされ、同一色とされている４画素内の画素同士は異なる方向のスリットとされている構成としても良い。
＜変形例＞
以上の説明では、１画素内に感度が異なる２つの光電変換部を設ける例を示したが、１画素内に３つ以上の感度が異なる光電変換部を設けることも可能である。また感度の違いは、遮光膜の材料の違いや膜厚の違いなどで調整することも可能である。
また、上記した実施の形態では、単位画素が行列状に配置されているＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本技術は、ＣＭＯＳイメージセンサへの適用に限定されるものではない。すなわち、本技術は、単位画素が行列状に２次元配置されているＸ−Ｙアドレス方式の撮像装置全般に対して適用可能である。
さらに、本技術は、可視光の入射光量の分布を検知して画像として撮像する撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像装置全般に対して適用可能である。
なお、撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
＜撮像装置の使用例＞
図２５は、上述の撮像装置の使用例を示す図である。
上述した撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
図２６は、本技術を適用した電子機器の一例である撮像装置（カメラ装置）１００１の構成例を示すブロック図である。
図２６に示すように、撮像装置１００１は、レンズ群１０１１などを含む光学系、撮像素子１０１２、カメラ信号処理部であるＤＳＰ１０１３、フレームメモリ１０１４、表示装置１０１５、記録装置１０１６、操作系１０１７、及び、電源系１０１８等を有している。そして、ＤＳＰ１０１３、フレームメモリ１０１４、表示装置１０１５、記録装置１０１６、操作系１０１７、及び、電源系１０１８がバスライン１０１９を介して相互に接続された構成となっている。
レンズ群１０１１は、被写体からの入射光（像光）を取り込んで撮像素子１０１２の撮像面上に結像する。撮像素子１０１２は、レンズ群１０１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
表示装置１０１５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置から成り、撮像素子１０１２で撮像された動画または静止画を表示する。記録装置１０１６は、撮像素子１０１２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。
操作系１０１７は、ユーザによる操作の下に、本撮像装置１００１が持つ様々な機能について操作指令を発する。電源系１０１８は、ＤＳＰ１０１３、フレームメモリ１０１４、表示装置１０１５、記録装置１０１６、及び、操作系１０１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置１００１は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１００１において、撮像素子１０１２として、上述した各実施形態に係る撮像装置を用いることができる。これにより、撮像装置１００１の画質を向上させることができる。
本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
なお、本技術は以下のような構成も取ることができる。
（１）
複数の単位画素が配置されている画素アレイ部の前記単位画素が、
第１の光電変換部と、
前記第１の光電変換部より感度が低い第２の光電変換部と
を備え、
前記第２の光電変換部の光が入射する側に、遮光膜が形成されている
撮像装置。
（２）
前記第２の光電変換部上には、入射される光を集光するためのレンズは形成されていない
前記（１）に記載の撮像装置。
（３）
隣接する光電変化部への光の漏れ込みを防ぐ遮光壁が、光電変換部間に備えられる
前記（１）または（２）に記載の撮像装置。
（４）
前記遮光膜は、スリット形状である
前記（１）乃至（３）のいずれかに記載の撮像装置。
（５）
隣接する第２の光電変換部上に形成されている前記遮光膜のスリットの方向は、異なる方向とされている
前記（４）に記載の撮像装置。
（６）
裏面型のイメージセンサである
前記（１）乃至（５）のいずれかに記載の撮像装置。
（７）
表面型のイメージセンサである
前記（１）乃至（５）のいずれかに記載の撮像装置。
（８）
前記遮光膜は、前記第２の光電変換部上に形成されている配線層の下側または上側に形成されている
前記（７）に記載の撮像装置。
（９）
前記遮光膜は、アモルファスシリコン膜、ポリシリコン膜、Ｇｅ膜、ＧａＮ膜、ＣｄＴｅ膜、ＧａＡｓ膜、ＩｎＰ膜、CuInSe2膜、Cu2S、CIGS膜、非導体構造のカーボン膜、黒色レジスト膜、有機光電変換膜、または金属膜である
前記（１）乃至（８）のいずれかに記載の撮像装置。
１０ ＣＭＯＳイメージセンサ， １１ 画素アレイ部， １２ 垂直駆動部， １３ カラム処理部， １４ 水平駆動部， １５ システム制御部， １６ 画素駆動線， １７ 垂直信号線， １８ 信号処理部， １９ データ格納部， １００ 単位画素， １０１ 第１光電変換部， １０２ 第１の転送ゲート部， １０３ 第２光電変換部， １０４ 第２転送ゲート部， １０５ 第３転送ゲート部， １０６ 電荷蓄積部， １０７ リセットゲート部， １０８ ＦＤ部， １０９ 増幅トランジスタ， １１０ 選択トランジスタ， １５１ 第４転送ゲート部， ２０３，２５１，３０３，３３１，３５１，３８１ 遮光膜

Claims (8)

  1. 複数の単位画素が配置されている画素アレイ部の前記単位画素が、
    第１の光電変換部と、
    前記第１の光電変換部の受光面よりも小さい受光面の第２の光電変換部と
    を備え、
    前記第２の光電変換部の光が入射する側にスリット形状の遮光膜が形成され、２×２の４画素のそれぞれの画素上の前記遮光膜は異なる４方向のスリット形状で形成されている
    撮像装置。
  2. 前記第２の光電変換部上には、入射される光を集光するためのレンズは形成されていない
    請求項１に記載の撮像装置。
  3. 隣接する光電変化部への光の漏れ込みを防ぐ遮光壁が、光電変換部間に備えられる
    請求項１または２に記載の撮像装置。
  4. 前記スリット形状の前記遮光膜が配置された前記４画素は、同色である
    請求項１乃至３のいずれかに記載の撮像装置。
  5. 裏面型のイメージセンサである
    請求項１乃至４のいずれかに記載の撮像装置。
  6. 表面型のイメージセンサである
    請求項１乃至４のいずれかに記載の撮像装置。
  7. 前記遮光膜は、前記第２の光電変換部上に形成されている配線層の下側または上側に形成されている
    請求項６に記載の撮像装置。
  8. 前記遮光膜は、アモルファスシリコン膜、ポリシリコン膜、Ｇｅ膜、ＧａＮ膜、ＣｄＴｅ膜、ＧａＡｓ膜、ＩｎＰ膜、CuInSe2膜、Cu2S、CIGS膜、非導体構造のカーボン膜、黒色レジスト膜、有機光電変換膜、または金属膜である
    請求項１乃至７のいずれかに記載の撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11553151B2 (en) 2018-09-28 2023-01-10 Sony Semiconductor Solutions Corporation Solid-state imaging device, method of controlling solid-state imaging device, and electronic device

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6754157B2 (ja) * 2015-10-26 2020-09-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置
CN112788224B (zh) * 2016-01-29 2023-04-04 松下知识产权经营株式会社 摄像装置
JP2017163010A (ja) * 2016-03-10 2017-09-14 ソニー株式会社 撮像装置、電子機器
JP6915608B2 (ja) * 2016-03-29 2021-08-04 ソニーグループ株式会社 固体撮像装置、及び電子機器
US9954020B1 (en) * 2016-12-30 2018-04-24 Omnivision Technologies, Inc. High-dynamic-range color image sensors and associated methods
US11424279B2 (en) * 2017-05-16 2022-08-23 Sony Semiconductor Solutions Corporation Imaging element and electronic device including imaging device
WO2019065143A1 (ja) * 2017-09-26 2019-04-04 富士フイルム株式会社 積層体、及び、固体撮像素子
KR102607473B1 (ko) * 2017-10-03 2023-11-29 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자, 고체 촬상 소자의 제조 방법 및 전자 기기
WO2019082614A1 (ja) * 2017-10-27 2019-05-02 ソニーセミコンダクタソリューションズ株式会社 撮像装置および撮像方法
US10714517B2 (en) 2018-01-23 2020-07-14 Samsung Electronics Co., Ltd. Image sensor
US11658193B2 (en) 2018-01-23 2023-05-23 Samsung Electronics Co., Ltd. Image sensor
JP2019134229A (ja) * 2018-01-29 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
JP6779929B2 (ja) 2018-02-09 2020-11-04 キヤノン株式会社 光電変換装置および機器
CN110278396B (zh) 2018-03-16 2024-07-12 松下知识产权经营株式会社 摄像装置
CN108600660B (zh) * 2018-05-16 2020-06-30 上海集成电路研发中心有限公司 一种暗电流实时校准的图像传感器及校准方法
JP2021158128A (ja) * 2018-06-25 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
KR102523851B1 (ko) * 2018-07-31 2023-04-21 에스케이하이닉스 주식회사 더미 픽셀들을 포함하는 이미지 센싱 장치
US11676980B2 (en) * 2018-10-31 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor and method of making
WO2020144910A1 (ja) * 2019-01-08 2020-07-16 パナソニックＩｐマネジメント株式会社 撮像装置
JP2020136429A (ja) * 2019-02-18 2020-08-31 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
US11217613B2 (en) * 2019-11-18 2022-01-04 Omnivision Technologies, Inc. Image sensor with split pixel structure and method of manufacturing thereof
CN114730779A (zh) 2019-12-17 2022-07-08 索尼半导体解决方案公司 摄像元件、摄像元件驱动方法和电子装置
US11329086B2 (en) * 2019-12-27 2022-05-10 Omnivision Technologies, Inc. Method and structure to improve image sensor crosstalk
KR20210094693A (ko) * 2020-01-21 2021-07-30 삼성디스플레이 주식회사 표시 패널
US11362121B2 (en) * 2020-01-28 2022-06-14 Omnivision Technologies, Inc. Light attenuation layer fabrication method and structure for image sensor
US11469264B2 (en) * 2020-01-30 2022-10-11 Omnivision Technologies, Inc. Flare-blocking image sensor
US11393861B2 (en) * 2020-01-30 2022-07-19 Omnivision Technologies, Inc. Flare-suppressing image sensor
JP2021175048A (ja) * 2020-04-22 2021-11-01 ソニーセミコンダクタソリューションズ株式会社 電子機器
JP2023182874A (ja) * 2020-11-13 2023-12-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
US11710752B2 (en) * 2020-12-10 2023-07-25 Omnivision Technologies, Inc. Flicker-mitigating pixel-array substrate
US11670648B2 (en) 2020-12-10 2023-06-06 Omnivision Technologies Inc. Flicker-mitigating pixel-array substrate
KR20220144222A (ko) * 2021-04-19 2022-10-26 삼성전자주식회사 이미지 센서
CN113764452B (zh) * 2021-09-06 2024-04-26 上海集成电路装备材料产业创新中心有限公司 像素单元结构及其形成方法
JPWO2023080197A1 (ja) * 2021-11-05 2023-05-11

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03117284A (ja) * 1989-09-29 1991-05-20 Canon Inc 画像再生装置
JPH03117281A (ja) * 1989-09-29 1991-05-20 Toshiba Corp 固体撮像装置
JP3071891B2 (ja) 1991-08-30 2000-07-31 富士写真フイルム株式会社 固体電子撮像装置
JPH05175471A (ja) * 1991-12-26 1993-07-13 Toshiba Corp 固体撮像装置
US5590048A (en) * 1992-06-05 1996-12-31 Fujitsu Limited Block exposure pattern data extracting system and method for charged particle beam exposure
JPH09162381A (ja) * 1995-12-05 1997-06-20 Sony Corp リニアセンサ
JPH1074926A (ja) * 1996-08-30 1998-03-17 Sony Corp 固体撮像素子
JP3071891U (ja) 2000-03-21 2000-09-22 株式会社滋賀山下 ロータリー式流体充填機のパッキン機構
JP4556273B2 (ja) * 2000-03-21 2010-10-06 ソニー株式会社 固体撮像素子およびこれを用いたカメラシステム
KR100617024B1 (ko) * 2000-09-20 2006-08-29 엘지.필립스 엘시디 주식회사 액정표시소자
JP4262446B2 (ja) * 2002-06-21 2009-05-13 富士フイルム株式会社 固体撮像装置
WO2004027875A1 (ja) * 2002-09-20 2004-04-01 Sony Corporation 固体撮像装置及びその製造方法
JP4264251B2 (ja) * 2002-12-09 2009-05-13 富士フイルム株式会社 固体撮像装置とその動作方法
JP4236168B2 (ja) * 2003-09-10 2009-03-11 富士フイルム株式会社 固体撮像装置
JP4236169B2 (ja) * 2003-09-10 2009-03-11 富士フイルム株式会社 固体撮像装置
JP2005116568A (ja) * 2003-10-02 2005-04-28 Sony Corp 固体撮像素子
JP4317115B2 (ja) 2004-04-12 2009-08-19 国立大学法人東北大学 固体撮像装置、光センサおよび固体撮像装置の動作方法
JP2006253876A (ja) 2005-03-09 2006-09-21 Sony Corp 物理量分布検知装置および物理量分布検知装置の駆動方法
JP2007135200A (ja) * 2005-10-14 2007-05-31 Sony Corp 撮像方法および撮像装置並びに駆動装置
US7964840B2 (en) * 2008-06-19 2011-06-21 Omnivision Technologies, Inc. High dynamic range image sensor including polarizer and microlens
JP5521312B2 (ja) * 2008-10-31 2014-06-11 ソニー株式会社 固体撮像装置及びその製造方法、並びに電子機器
CN102097076A (zh) * 2009-12-10 2011-06-15 索尼公司 显示设备
US20110175981A1 (en) * 2010-01-19 2011-07-21 Chun-Hung Lai 3d color image sensor
JP5091964B2 (ja) * 2010-03-05 2012-12-05 株式会社東芝 固体撮像装置
JP5025746B2 (ja) 2010-03-19 2012-09-12 株式会社東芝 固体撮像装置
JP2011215352A (ja) * 2010-03-31 2011-10-27 Sony Corp 光学シート積層体、照明装置および表示装置
JP2012009539A (ja) * 2010-06-23 2012-01-12 Sony Corp 固体撮像装置、電子機器、固体撮像装置の製造方法
CN102156367B (zh) * 2010-08-04 2013-06-19 京东方科技集团股份有限公司 阵列基板、液晶面板和液晶显示器
JP5682174B2 (ja) * 2010-08-09 2015-03-11 ソニー株式会社 固体撮像装置とその製造方法、並びに電子機器
KR20120080845A (ko) * 2011-01-10 2012-07-18 삼성전자주식회사 광 감지 기능을 구비한 ｏｌｅｄ 디스플레이 장치
JP5810551B2 (ja) * 2011-02-25 2015-11-11 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
JP6299058B2 (ja) * 2011-03-02 2018-03-28 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法及び電子機器
JP2012226161A (ja) * 2011-04-20 2012-11-15 Sony Corp 表示装置
JP5353965B2 (ja) * 2011-07-11 2013-11-27 ソニー株式会社 固体撮像装置の製造方法
JP5794068B2 (ja) * 2011-09-16 2015-10-14 ソニー株式会社 固体撮像素子および製造方法、並びに電子機器
JP2014175553A (ja) * 2013-03-11 2014-09-22 Canon Inc 固体撮像装置およびカメラ
US20140339606A1 (en) * 2013-05-16 2014-11-20 Visera Technologies Company Limited Bsi cmos image sensor
JP6130221B2 (ja) 2013-05-24 2017-05-17 ソニー株式会社 固体撮像装置、および電子機器
JP2015012127A (ja) 2013-06-28 2015-01-19 ソニー株式会社 固体撮像素子および電子機器
WO2015012098A1 (ja) 2013-07-22 2015-01-29 ソニー株式会社 固体撮像素子および電子機器
WO2015015722A1 (ja) 2013-07-29 2015-02-05 パナソニックＩｐマネジメント株式会社 光学フィルタおよびそれを用いた偏光撮像装置
JP2015065270A (ja) 2013-09-25 2015-04-09 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
JP2015095879A (ja) * 2013-11-14 2015-05-18 株式会社リコー 撮像装置及び偏光フィルタ
JP2015153859A (ja) * 2014-02-13 2015-08-24 株式会社東芝 固体撮像装置
KR102367384B1 (ko) * 2015-01-13 2022-02-25 삼성전자주식회사 이미지 센서 및 그 형성 방법
JP6668036B2 (ja) * 2015-10-14 2020-03-18 ソニーセミコンダクタソリューションズ株式会社 撮像素子及びその製造方法、並びに、撮像装置及びその製造方法
JP6754157B2 (ja) * 2015-10-26 2020-09-09 ソニーセミコンダクタソリューションズ株式会社 撮像装置
CN109314124B (zh) * 2016-07-20 2023-05-12 索尼公司 受光元件及其制造方法、成像器件和电子装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11553151B2 (en) 2018-09-28 2023-01-10 Sony Semiconductor Solutions Corporation Solid-state imaging device, method of controlling solid-state imaging device, and electronic device

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