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JP6756537B2 - 撮像装置、モジュール及び電子機器 - Google Patents

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Description

本発明の一態様は、撮像装置およびその動作方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、それらの動作方法、または、それらの製造方法、を一例として挙げることができる。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、記憶装置、表示装置、撮像装置、電子機器は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体材料として酸化物半導体が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、酸化物半導体を有するトランジスタを画素回路の一部に用いる構成の撮像装置が特許文献３に開示されている。
また、８Ｋ４Ｋの撮像に対応する１億３３００万画素を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）撮像素子に関する技術が非特許文献１に開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１１９７１１号公報
８Ｋ４Ｋ画像などの高精細画像ではデータ量が膨大であり、当該データを圧縮処理することにより伝送データ量を低減させることが好ましい。
一方で、撮像装置で取得したデータを圧縮することでデータ伝送の負荷は低減するが、データの圧縮に要するデジタル画像処理に膨大な電力を費やすことになる。
したがって、本発明の一態様では、低消費電力の撮像装置を提供することを目的の一つとする。または、連続するフレームにおいて差分のデータを取得する撮像装置を提供することを目的の一つとする。または、画像データを効率良く圧縮することができる撮像装置を提供することを目的の一つとする。または、ノイズの少ない画像を撮像することができる撮像装置を提供することを目的の一つとする。または、高速動作に適した撮像装置を提供することを目的の一つとする。または、解像度の高い撮像装置を提供することを目的の一つとする。または、集積度の高い撮像装置を提供することを目的の一つとする。または、低照度下で撮像することができる撮像装置を提供することを目的の一つとする。または、ダイナミックレンジの広い撮像装置を提供することを目的の一つとする。または、広い温度範囲において使用可能な撮像装置を提供することを目的の一つとする。または、高開口率の撮像装置を提供することを目的の一つとする。または、信頼性の高い撮像装置を提供することを目的の一つとする。または、新規な撮像装置などを提供することを目的の一つとする。または、上記撮像装置の駆動方法を提供することを目的の一つとする。または、新規な半導体装置などを提供することを目的の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、フレーム間の差分データを取得することによって撮像データを圧縮することができる撮像装置に関する。
本発明の一態様は、画素と、第１の回路と、第２の回路と、第３の回路と、を有する撮像装置であって、画素は電荷蓄積部に保持された第１の電位を出力する機能を有し、画素は電荷蓄積部に保持された第２の電位を出力する機能を有し、第１の電位は第１のフレームの撮像データと第２のフレームの撮像データとの差分データに相当し、第２の電位は電荷蓄積部を初期化した時のデータに相当し、第１の回路は第１の電位と第２の電位の差分の絶対値を基準電位に対して加算、または減算した第３の電位を出力する機能を有し、第２の回路は第３の電位をｎビット（ｎは１以上の自然数）の第１のデジタルデータに変換する機能を有し、第２の回路は第３の電位の基準電位に対する大小関係を１ビットの第２のデジタルデータに変換する機能を有し、第２の回路は第１のデジタルデータおよび第２のデジタルデータを組み合わせたｎ＋１ビットのデジタルデータを出力する機能を有し、第３の回路はｎ＋１ビットのデジタルデータを圧縮して記憶する機能を有することを特徴とする撮像装置である。
画素は、第１乃至第５のトランジスタ、第１の容量素子、第２の容量素子、第３の容量素子および光電変換素子を有し、光電変換素子の一方の電極は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第１の容量素子の一方の電極と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第２の容量素子の一方の電極と電気的に接続され、第２の容量素子の他方の電極は、第３のトランジスタのソースまたはドレインの一方と電気的に接続され、第２の容量素子の他方の電極は、第４のトランジスタのゲート電極と電気的に接続され、第２の容量素子の他方の電極は、第３の容量素子の一方の電極と電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第５のトランジスタのソースまたはドレインの一方と電気的に接続されている構成とすることができる。
第１のトランジスタ乃至第３のトランジスタは、チャネルが形成される領域に酸化物半導体を有していてもよい。酸化物半導体は、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｓｎ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）と、を有することが好ましい。
第１の回路は、第６のトランジスタと、第７のトランジスタと、第４の容量素子と、第５の容量素子と、を有し、第６のトランジスタのソースまたはドレインの一方は第７のトランジスタのソースまたはドレインの一方と電気的に接続され、第６のトランジスタのソースまたはドレインの一方は第４の容量素子の一方の電極と電気的に接続され、第７のトランジスタのソースまたはドレインの他方は第５の容量素子の一方の電極と電気的に接続され、第４の容量素子の他方の電極は画素と電気的に接続されている構成とすることができる。
第２の回路は、第１のコンパレータ回路と、第２のコンパレータ回路と、論理和回路と、第１のラッチ回路と、第２のラッチ回路と、カウンター回路と、第１の配線と、第２の配線と、第３の配線と、第１乃至第ｎ＋１（ｎは１以上の自然数）のバッファ回路と、を有し、第１のコンパレータ回路は第１の入力端子、第２の入力端子および第１の出力端子を有し、第２のコンパレータ回路は第３の入力端子、第４の入力端子および第２の出力端子を有し、論理和回路は第５の入力端子、第６の入力端子および第３の出力端子を有し、第１のラッチ回路は第７の入力端子、第８の入力端子および第４の出力端子を有し、第２のラッチ回路は第９の入力端子、第１０の入力端子および第５の出力端子を有し、カウンター回路は第１１の入力端子、第１２の入力端子およびｎ個の第６の出力端子を有し、第１の配線は第１の基準電位を供給することができ、第２の配線は第２の基準電位を供給することができ、第３の配線はクロック信号を供給することができ、第１の入力端子は第１の回路と電気的に接続され、第２の入力端子は第１の配線と電気的に接続され、第３の入力端子は第２の配線と電気的に接続され、第４の入力端子は第１の回路と電気的に接続され、第１の出力端子は第５の入力端子と電気的に接続され、第１の出力端子は第７の入力端子と電気的に接続され、第２の出力端子は第６の入力端子と電気的に接続され、第８の入力端子は第３の配線と電気的に接続され、第４の出力端子は第９の入力端子と電気的に接続され、第１０の入力端子は第３の出力端子と電気的に接続され、第５の出力端子は第ｎ＋１のバッファ回路の入力端子と電気的に接続され、第１１の入力端子は第３の出力端子と電気的に接続され、第１２の入力端子は第３の配線と電気的に接続され、ｎ個の第６の出力端子のそれぞれは第１乃至第ｎのバッファ回路の入力端子のそれぞれと電気的に接続されている構成とすることができる。
第３の回路は記憶素子アレイと、第４の回路と、第５の回路と、第６の回路と、第７の回路、第８の回路と、第９の回路と、第１０の回路と、第１１の回路と、第１２の回路と、第１３の回路と、第１４の回路と、第１５の回路と、を有し、第４の回路は入力されたデジタルデータを符号化処理する機能を有し、第５の回路は符号化したデジタルデータを一時的に記憶する機能を有し、第６の回路は複数ビットのデジタルデータを１ビットのデジタルデータに分割する機能を有し、第７の回路は書き込み用の行デコーダとしての機能を有し、第８の回路は書き込み用の列デコーダとしての機能を有し、第９の回路は読み出し用の行デコーダとしての機能を有し、第１０の回路は読み出し用の列デコーダとしての機能を有し、第１１の回路は記憶素子アレイの書き込みアドレスを制御する機能を有し、第１２の回路は記憶素子アレイの読み出しアドレスを制御する機能を有し、第１３の回路は第４の回路および第５の回路で指定されるアドレスの差に相当するデジタルデータを算出する機能を有し、第１４の回路はデジタルデータをアナログデータに変換する機能を有し、第１５の回路はアナログデータに応じて周波数の異なるクロック信号を生成する機能を有する構成とすることができる。
第３の回路に記憶されるデジタルデータは、ランレングス圧縮またはハフマン圧縮されたデータであることが好ましい。
光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を用いることができる。例えば、セレンとしては非晶質セレンまたは結晶セレンを用いることができる。
本発明の一態様を用いることで、低消費電力の撮像装置を提供することができる。または、連続するフレームにおいて差分のデータを取得する撮像装置を提供することができる。または、画像データを効率良く圧縮することができる撮像装置を提供することができる。または、ノイズの少ない画像を撮像することができる撮像装置を提供することができる。または、高速動作に適した撮像装置を提供することができる。または、解像度の高い撮像装置を提供することができる。または、集積度の高い撮像装置を提供することができる。または、低照度下で撮像することができる撮像装置を提供することができる。または、ダイナミックレンジの広い撮像装置を提供することができる。または、広い温度範囲において使用可能な撮像装置を提供することができる。または、高開口率の撮像装置を提供することができる。または、信頼性の高い撮像装置を提供することができる。または、新規な撮像装置などを提供することができる。または、上記撮像装置の駆動方法を提供することができる。または、新規な半導体装置などを提供することができる。
なお、本発明の一態様はこれらの効果に限定されるものではない。例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果を有さない場合もある。
撮像装置を説明する斜視図および上面図。 端子の接続の形態を説明する図。 撮像装置を説明する上面図。 画素アレイおよび周辺回路の分割の形態を説明する上面図。 撮像装置の画素を説明する回路図および撮像装置の動作を説明するタイミングチャート。 撮像装置の画素を説明する回路図および撮像装置の動作を説明するタイミングチャート。 ＣＤＳ回路の回路図およびＡ／Ｄ変換回路のブロック図。 コンパレータ回路の動作を説明するタイミングチャート。 Ａ／Ｄ変換回路の動作を説明する図。 Ａ／Ｄ変換回路の動作を説明する図。 デジタルデータを記憶する機能を有する回路のブロック図。 画素回路を説明する図。 画素回路を説明する図。 画素回路を説明する図。 撮像装置の構成を説明する断面図。 撮像装置の動作を説明する図。 光電変換素子の構成を説明する断面図。 光電変換素子の接続形態を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 光電変換素子の接続形態を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図および回路図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 撮像装置の構成を説明する断面図。 湾曲した撮像装置を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 半導体層を説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図および断面図。 トランジスタのチャネル幅方向の断面を説明する図。 トランジスタのチャネル長方向の断面を説明する図。 トランジスタを説明する上面図および断面図。 トランジスタを説明する上面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 撮像装置を収めたパッケージの斜視図および断面図。 撮像装置を収めたパッケージの斜視図および断面図。 電子機器を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。なお、図を構成する同じ要素のハッチングを異なる図面間で適宜省略または変更する場合もある。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（Ｄ／Ａ変換回路、Ａ／Ｄ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
なお、一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって大きさが決定される。したがって、「接地」「ＧＮＤ」「グラウンド」などと記載されている場合であっても、必ずしも、電位が０ボルトであるとは限らないものとする。例えば、回路で最も低い電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。または、回路で中間くらいの電位を基準として、「接地」や「ＧＮＤ」を定義する場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定されることとなる。
（実施の形態１）
本実施の形態では、本発明の一態様である撮像装置について、図面を参照して説明する。
本発明の一態様は、画素内で基準フレームと対象フレームの差分データを検出することのできる画素回路の構成、当該差分データを圧縮率が高くなるように効率的にＡ−Ｄ変換することのできる周辺回路の構成、およびその動作方法である。圧縮により符号化された差分データは記憶素子に書き込まれ、順次読み出される。このとき、データ量に応じてクロック信号の周波数を低下させることができる。読み出されたデータは外部回路により伸張され、基準フレームに付加することにより画像を構成する。
したがって、本発明の一態様の撮像装置では、画像データを効率良く圧縮し、クロック周波数を適宜低減できることなどから消費電力を抑えることができる。また、周辺回路にはノイズを低減する回路を備え、低照度下においてもノイズの少ない画像を撮像することができる。
図１（Ａ）は本発明の一態様の撮像装置の外観斜視図である。当該撮像装置は積層構成であり、層３１および層３２を有する。図１（Ｂ）は層３１の上面図であり、図１（Ｃ）は層３２の上面図である。
層３１は、複数の画素回路２０がマトリクス状に配置された画素アレイ２１を有する。各画素回路２０に接続される行配線の一方の端部には端子Ｔが設けられる。また、各画素回路２０に接続される列配線の一方の端部には端子Ｑが設けられる。つまり、端子Ｔは行数分設けられ、端子Ｑは、列数分設けられる。なお、図１等には、例としてＴ１乃至Ｔ６およびＱ１乃至Ｑ３が示されている。
層３２は、画素アレイ２１の駆動、データの変換、データの読み出し、およびデータを記憶するための周辺回路２６（回路２２、回路２３、回路２４、回路２５など）を有する。ここで、回路２２には行数分の端子Ｔ’が設けられる。また、回路２３は列数分設けられる。すなわち、端子Ｑ’は列数分設けられる。なお、図１等には、例としてＴ１’乃至Ｔ６’およびＱ１’乃至Ｑ３’が示されている。
層３１および層３２は重ねて設けられ、図２に示すように上述した端子Ｔおよび端子Ｔ’、端子Ｑおよび端子Ｑ’はそれぞれ重なるように配置されており、電気的な接続を有する。このような構成にすることによって、配線長を短くすることができ、配線抵抗および寄生容量などの影響を抑えられることから高速動作や省電力化が可能となる。また、周辺回路２６上に画素回路２０や配線を設けることができることから、撮像装置を小型化することができる。なお、周辺回路２６の一部は、層３２の外部に設けられていてもよい。
回路２２乃至回路２５は、高速動作とＣＭＯＳ回路での構成を両立させるため、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）を用いて作製することが好ましい。例えば、層３２をシリコン基板とし、当該シリコン基板に上記回路を形成することができる。また、画素アレイ２１は、酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタ）を用いて作製することが好ましい。なお、回路２２乃至回路２５を構成する一部のトランジスタを画素アレイ２１と同じ面上に設けてもよい。
図１（Ａ）、（Ｂ）、（Ｃ）は画素アレイ２１を駆動するための周辺回路２６を分割しない例である。一方で、８Ｋ４Ｋなど膨大な数の画素を駆動するには周辺回路２６を高速で動作させなければならず、周辺回路２６を複数に分割し、並行して駆動させることが好ましい。
例えば、図３（Ａ）に示すように、画素アレイ全体を画素アレイ２１ａおよび画素アレイ２１ｂの二つに分割する。また、図３（Ｂ）に示すように、画素アレイ２１ａに対応する周辺回路２６ａおよび画素アレイ２１ｂに対応する周辺回路２６ｂを層３２に設ける。このように周辺回路２６を分割し、並行して動作させることでクロック周波数を低下させることができる。
なお、図３（Ａ）、（Ｂ）では、図４（Ａ）に示すように画素アレイ２１ａ乃至画素アレイ２１ｂおよび周辺回路２６ａ乃至周辺回路２６ｂの２分割にする形態を示したが、分割数はこれに限らない。例えば、図４（Ｂ）に示すように画素アレイ２１ａ乃至画素アレイ２１ｄおよび周辺回路２６ａ乃至周辺回路２６ｄの４分割にしてもよい。または、図４（Ｃ）に示すように画素アレイ２１ａ乃至画素アレイ２１ｈおよび周辺回路２６ａ乃至周辺回路２６ｈの８分割にしてもよい。または、図４（Ｄ）に示すように画素アレイ２１ａ乃至画素アレイ２１ｑおよび周辺回路２６ａ乃至周辺回路２６ｑの１６分割にしてもよい。または、３２分割など垂直方向の画素数が等分に割り切れる任意の数で分割することもできる。または、図４（Ｅ）に示すように、画素アレイ２１および周辺回路２６を水平垂直方向に等分割してもよい。
図５（Ａ）は画素回路２０の回路図である。画素回路２０において、光電変換素子ＰＤの一方の電極は、トランジスタ４１のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、トランジスタ４２のソースまたはドレインの一方と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、容量素子Ｃ１の一方の電極と電気的に接続される。トランジスタ４１のソースまたはドレインの他方は、容量素子Ｃ２の一方の電極と電気的に接続される。容量素子Ｃ２の他方の電極は、トランジスタ４３のソースまたはドレインの一方と電気的に接続される。容量素子Ｃ２の他方の電極は、トランジスタ４４のゲート電極と電気的に接続される。容量素子Ｃ２の他方の電極は、容量素子Ｃ３の一方の電極と電気的に接続される。トランジスタ４４のソースまたはドレインの一方は、トランジスタ４５のソースまたはドレインの一方と電気的に接続される。
ここで、トランジスタ４１のソースまたはドレインの他方、トランジスタ４２のソースまたはドレインの一方、容量素子Ｃ１の一方の電極および容量素子Ｃ２の一方の電極が接続されるノードＦＤ１を第１の電荷蓄積部とする。また、容量素子Ｃ２の他方の電極、トランジスタ４３のソースまたはドレインの一方、トランジスタ４４のゲート電極および容量素子Ｃ３の一方の電極が接続されるノードＦＤ２を第２の電荷蓄積部とする。
光電変換素子ＰＤの他方の電極は、配線７１（ＶＰＤ）に電気的に接続される。トランジスタ４２のソースまたはドレインの他方は、配線７２（ＶＰＲ）に電気的に接続される。容量素子Ｃ１の他方の電極は、配線７３（ＶＳＳ）に電気的に接続される。トランジスタ４３のソースまたはドレインの他方は、配線７４（ＶＦＲ）に電気的に接続される。容量素子Ｃ３の他方の電極は、配線７５（ＶＣ）に電気的に接続される。トランジスタ４４のソースまたはドレインの他方は、配線７６（ＶＯ）に電気的に接続される。トランジスタ４５のソースまたはドレインの他方は、配線９１（ＯＵＴ１）に電気的に接続される。
配線７１（ＶＰＤ）、配線７２（ＶＰＲ）、配線７３（ＶＳＳ）、および配線７４（ＶＦＲ）、配線７５（ＶＣ）および配線７６（ＶＯ）は、電源線としての機能を有することができる。例えば、配線７２（ＶＰＲ）、配線７３（ＶＳＳ）、配線７４（ＶＦＲ）および配線７５（ＶＣ）は、低電位電源線として機能させることができる。配線７１（ＶＰＤ）および配線７６（ＶＯ）は、高電位電源線として機能させることができる。
トランジスタ４１のゲート電極は、配線６１（ＴＸ）と電気的に接続される。トランジスタ４２のゲート電極は、配線６２（ＰＲ）と電気的に接続される。トランジスタ４３のゲート電極は、配線６３（ＦＲ）と電気的に接続される。トランジスタ４５のゲート電極は、配線６４（ＳＥ）と電気的に接続される。
配線６１（ＴＸ）、配線６２（ＰＲ）、配線６３（ＦＲ）および配線６４（ＳＥ）は、トランジスタの導通を制御する信号線として機能させることができる。
トランジスタ４１は、光電変換素子ＰＤの出力に応じてノードＦＤ１の電位を制御するための転送トランジスタとして機能させることができる。トランジスタ４２は、ノードＦＤ１の電位を初期化するリセットトランジスタとして機能させることができる。トランジスタ４３は、ノードＦＤ２の電位を初期化するリセットトランジスタとして機能させることができる。トランジスタ４４は、ノードＦＤ２の電位に応じた出力を行う増幅トランジスタとして機能させることができる。トランジスタ４５は、画素回路２０を選択する選択トランジスタとして機能させることができる。
なお、上述した画素回路２０の構成は一例であり、一部のトランジスタ、一部の容量素子、または一部の配線等が含まれない場合もある。または、上述した構成に含まれないトランジスタ、容量素子、配線等が含まれる場合もある。また、一部の配線の接続形態が上述した構成とは異なる場合もある。
図５（Ａ）に示す画素回路２０の動作の一例を図５（Ｂ）に示すタイミングチャートを用いて説明する。期間Ａ（時刻Ｔ１乃至Ｔ６）は基準フレームのデータを取得する期間に相当し、期間Ｂ（時刻Ｔ７乃至Ｔ１２）は１フレーム目の差分データを取得する期間に相当し、期間Ｃ（時刻Ｔ１３乃至Ｔ１８）は２フレーム目の差分データを取得する期間に相当する。なお、配線７１（ＶＰＤ）、配線７６（ＶＯ）を高電位（”Ｈ”）、配線７２（ＶＰＲ）、配線７３（ＶＳＳ）、配線７４（ＶＦＲ）および配線７５（ＶＣ）を低電位（”Ｌ”）とする。
まず、期間Ａにおける基準フレームの撮像データの取得動作を説明する。時刻Ｔ１において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｈ”、配線６３（ＦＲ）を”Ｈ”とすると、ノードＦＤ１は配線７２（ＶＰＲ）の電位にリセットされ、ノードＦＤ２は配線７４（ＶＦＲ）の電位にリセットされる。
時刻Ｔ２において、配線６２（ＰＲ）を”Ｌ”、配線６３（ＦＲ）を”Ｌ”とすると、ノードＦＤ１の電位は照度に応じて上昇し始める。また、容量結合によりノードＦＤ２の電位も上昇し始める。このとき、ノードＦＤ１の電位変化はａ倍されてノードＦＤ２に伝わるものとする。
時刻Ｔ３において、配線６１（ＴＸ）を”Ｌ”とすると、ノードＦＤ１およびノードＦＤ２の電位は保持される。このとき、ノードＦＤ１の電位をｘとすると、ノードＦＤ２の電位はａｘとなる。表１に各時刻におけるノードＦＤ１およびノードＦＤ２の電位を示す。なお、リセット時の電位は０とする。
時刻Ｔ４において、配線６４（ＳＥ）を”Ｈ”とすると、ノードＦＤ２の電位に応じた信号（画像信号）が配線９１（ＯＵＴ１）に出力される。
時刻Ｔ５において、配線６３（ＦＲ）を”Ｈ”とすると、ノードＦＤ２は配線７４（ＶＦＲ）の電位にリセットされ、当該リセット電位に応じた信号（リセット信号）が配線９１（ＯＵＴ１）に出力される。
時刻Ｔ４、Ｔ５においては、配線９１（ＯＵＴ１）に出力された二つの信号から後述する回路２８の動作によって、その差分が取り出される。当該差分は、画素におけるノイズが除去された正味の画像信号に相当する。以上が基準フレームの撮像データの取得動作である。
なお、時刻Ｔ５において、ノードＦＤ２の電位が配線７４（ＶＦＲ）の電位にリセットされると、容量結合によりノードＦＤ１の電位も低下する。このとき、ノードＦＤ２の電位変化はｂ倍されてノードＦＤ１に伝わるものとすると、ノードＦＤ１の電位は（１−ａｂ）ｘとなる。
次に、期間Ｂにおける１フレーム目の差分データの取得動作を説明する。なお、ここでは１フレーム目の差分データが０、すなわち基準フレームと同じ画像が取得される場合を説明する。時刻Ｔ７において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｈ”とすると、ノードＦＤ１は配線７２（ＶＰＲ）の電位にリセットされ、ノードＦＤ２の電位は容量結合により（ａ２ｂ−ａ）ｘとなる。
時刻Ｔ８において、配線６２（ＰＲ）を”Ｌ”とすると、ノードＦＤ１の電位は照度に応じて上昇し始める。また、容量結合によりノードＦＤ２の電位も上昇し始める。
時刻Ｔ９において、配線６１（ＴＸ）を”Ｌ”とすると、ノードＦＤ１およびノードＦＤ２の電位は保持される。このとき、ノードＦＤ１の電位をｘとすると、ノードＦＤ２の電位はａ２ｂｘとなる。
時刻Ｔ１０において、配線６４（ＳＥ）を”Ｈ”とすると、ノードＦＤ２の電位に応じた信号（画像信号）が配線９１（ＯＵＴ１）に出力される。
時刻Ｔ１１において、配線６３（ＦＲ）を”Ｈ”とすると、ノードＦＤ２は配線７４（ＶＦＲ）の電位にリセットされ、当該リセット電位に応じた信号（リセット信号）が配線９１（ＯＵＴ１）に出力される。以上が１フレーム目の差分データの取得動作である。
次に、期間Ｃにおける２フレーム目の差分データの取得動作を説明する。なお、ここでは２フレーム目の差分データが０である場合を説明する。時刻Ｔ１３において、配線６１（ＴＸ）を”Ｈ”、配線６２（ＰＲ）を”Ｈ”とすると、ノードＦＤ１は配線７２（ＶＰＲ）の電位にリセットされ、ノードＦＤ２の電位は容量結合により（ａ２ｂ２−ａ）ｘとなる。
時刻Ｔ１４において、配線６２（ＰＲ）を”Ｌ”とすると、ノードＦＤ１の電位は照度に応じて上昇し始める。また、容量結合によりノードＦＤ２の電位も上昇し始める。
時刻Ｔ１５において、配線６１（ＴＸ）を”Ｌ”とすると、ノードＦＤ１およびノードＦＤ２の電位は保持される。このとき、ノードＦＤ１の電位をｘとすると、ノードＦＤ２の電位はａ２ｂ２ｘとなる。
時刻Ｔ１６において、配線６４（ＳＥ）を”Ｈ”とすると、ノードＦＤ２の電位に応じた信号（画像信号）が配線９１（ＯＵＴ１）に出力される。
時刻Ｔ１７において、配線６３（ＦＲ）を”Ｈ”とすると、ノードＦＤ２は配線７４（ＶＦＲ）の電位にリセットされ、当該リセット電位に応じた信号（リセット信号）が配線９１（ＯＵＴ１）に出力される。以上が２フレーム目の差分データの取得動作である。
以上のように動作させることで基準フレームと後続するフレームとの差分データを検出することができる。なお、差分データが０である場合、時刻Ｔ９、Ｔ１５などではノードＦＤ２の電位は略リセット電位となることが好ましいが、容量結合の影響によりノードＦＤ２の電位はリセット電位とは異なる値をとる。したがって、ノードＦＤ２の電位を補正して正味の撮像データを取り出すことが好ましい。当該補正は外部回路におけるハードウェア処理やソフトウェア処理などによって、基準フレームのデータと差分データとを組み合わせる際に行えばよい。
なお、ノードＦＤ１の容量をできるだけ大きくすれば上記補正が不要となる場合もある。また、一般的な設計の範囲においても、ｂが１よりも十分に小さくなれば電位変動の蓄積は問題にならない。
例えば、容量素子Ｃ１の容量を５２ｆＦ、容量素子Ｃ２の容量を２９ｆＦ、寄生容量を含めた容量素子Ｃ３の容量を２ｆＦとした場合、ａ＝２９／（２９＋２）＝０．９４、ｂ＝２９／（２９＋５２）＝０．３６である。したがって、ノードＦＤ２の電位は時刻Ｔ９においてａ２ｂｘ＝０．３２ｘ、時刻Ｔ１５においてａ３ｂ２ｘ＝０．１１ｘとなり、差分データを取得するたびに０に近づく。撮像装置が取得できる画像データを１３ビットとした場合、差分データ取得の８フレーム目にはノードＦＤ２の電位は１階調以下となり、補正が不要となる。また、１０ビットでは６フレーム目、８ビットでは５フレーム目で同様に補正が不要になる。すなわち、画像データのビット数により異なるが補正を要するフレームメモリは限定的である。
また、時刻Ｔ８、時刻Ｔ１４のノードＦＤ１の電位変化をそれぞれｙ、ｚとしたとき、時刻Ｔ９において、ノードＦＤ２の電位はＶＦＤ２＝（ａ２ｂ−ａ）ｘ＋ａｙとなる。ａおよびｂは定数であり、ｘは基準フレームで読み出された既知の値なのでｙ＝（ＶＦＤ２−（ａ２ｂ−ａ）ｘ）／ａを得ることができる。また、時刻Ｔ１５において、ノードＦＤ２の電位はＶＦＤ２＝（ａ３ｂ２−ａ２ｂ）ｘ＋（ａ２ｂ−ａ）ｙ＋ａｚとなる。ａおよびｂは定数であり、ｘおよびｙは既知なのでｚ＝（ＶＦＤ２−（ａ３ｂ２−ａ２ｂ）ｘ−（ａ２ｂ−ａ）ｙ）／ａを得ることができる。このように外部回路で本来の値を演算により得ることができる。また、上記ｂ＝０．３６の例では８フレーム分のデータを用いて演算すればよい。
また、画素回路２０は、図６（Ａ）に示す構成であってもよい。図６（Ａ）に示す画素回路２０は、光電変換素子ＰＤの接続される向きが図５（Ａ）に示す画素回路２０と異なる。この場合、画素回路２０は、図６（Ｂ）のタイミングチャートに従って動作させることができる。なお、配線７２（ＶＰＲ）、配線７４（ＶＦＲ）、配線７６（ＶＯ）を高電位（”Ｈ”）、配線７１（ＶＰＤ）配線７３（ＶＳＳ）および配線７５（ＶＣ）を低電位（”Ｌ”）とする。
また、各時刻におけるノードＦＤ１およびノードＦＤ２の電位は表２に示す通りとなる。なお、時刻Ｔ３、Ｔ９、Ｔ１５におけるノードＦＤ１の電位を−ｘとし、ノードＦＤ１の電位変化はａ倍されてノードＦＤ２に伝わり、ノードＦＤ２の電位変化はｂ倍されてノードＦＤ１に伝わるものとする。当該構成においても、必要に応じて補正を行うことで本来のノードＦＤ２の値を得ることができる。
周辺回路２６は画素回路２０を駆動する機能を有する回路２２（ロードライバ）と、画素回路２０から出力されるアナログデータからノイズを除去し、デジタルデータに変換する機能を有する回路２３と、当該デジタルデータを読み出す画素列を選択する機能を有する回路２４（カラムドライバ）と、当該デジタルデータを記憶する機能を有する回路２５と、を有する（図１（Ｃ）参照）。
図７は回路２３の一態様を示す回路図およびブロック図である。回路２３は画素回路２０が配線９１（ＯＵＴ１）に適切な信号電位を出力するための電流源となる回路２７と、配線９１（ＯＵＴ１）に出力された信号に対してＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）動作を行うための回路２８（ＣＤＳ回路）と、回路２８から出力されたアナログデータをデジタルデータに変換する機能を有する回路２９（Ａ／Ｄ変換回路）と、を有する。なお、回路２８を設けない構成とすることもできる。
回路２７はトランジスタ４８を有し、トランジスタ４８のソースまたはドレインの一方に配線９１（ＯＵＴ１）が電気的に接続され、ソースまたはドレインの他方には電源線が接続される。当該電源線は、例えば低電位電源線とすることができる。
回路２８は、トランジスタ４６、トランジスタ４７、容量素子Ｃ４および容量素子Ｃ５を有する構成とすることができる。トランジスタ４６のソースまたはドレインの一方はトランジスタ４７のソースまたはドレインの一方と電気的に接続される。トランジスタ４６のソースまたはドレインの一方は容量素子Ｃ４の一方の電極と電気的に接続される。トランジスタ４７のソースまたはドレインの他方は容量素子Ｃ５の一方の電極と電気的に接続される。容量素子Ｃ４の他方の電極は配線９１（ＯＵＴ１）と電気的に接続される。トランジスタ４６のソースまたはドレインの他方は、例えば高電位電源線（ＣＤＳＶＤＤ）と電気的に接続される。容量素子Ｃ５の他方の電極は、例えば低電位電源線（ＣＤＳＶＳＳ）と電気的に接続される。
図５（Ａ）に示す画素回路２０を用いた場合の回路２８の動作の一例を説明する。まず、回路２７のトランジスタ４８を導通させ、回路２８のトランジスタ４６およびトランジスタ４７を導通させる。次に、画素回路２０から配線９１（ＯＵＴ１）に撮像データの電位を出力し、配線９２（ＯＵＴ２）に基準電位（ＣＤＳＶＤＤ）を保持する。その後、トランジスタ４６を非導通として画素回路２０から配線９１（ＯＵＴ１）にリセット電位（ここでは撮像データの電位よりも低い電位、例えばＧＮＤ電位とする）を出力する。このとき、配線９２（ＯＵＴ２）は、撮像データの電位とリセット電位の差分の絶対値を基準電位（ＣＤＳＶＤＤ）から減算した電位となる。したがって、基準電位（ＣＤＳＶＤＤ）から正味の撮像データの電位を差し引いた、ノイズの少ない電位信号を回路２９に供給することができる。
なお、リセット電位が撮像データの電位よりも高い電位（例えばＶＤＤ電位など）である場合、配線９２（ＯＵＴ２）は撮像データの電位とリセット電位の差分の絶対値を基準電位（ＣＤＳＶＤＤ）に加算した電位となる。
回路２９は、コンパレータ回路５１（ＣＯＭＰ１）と、コンパレータ回路５２（ＣＯＭＰ２）と、論理和回路５３（ＯＲ）と、ラッチ回路５４（ＬＡＴ１）と、ラッチ回路５５（ＬＡＴ２）と、カウンター回路５６（ＣＯＵＮＴ）と、配線６５（ＲＡＭＰ１）と、配線６６（ＲＡＭＰ２）と、配線６７（ＣＬＫ）と、バッファ回路５７ａ（ＢＵＦ）と、バッファ回路５７ｂ（ＢＵＦ）を有する。なお、バッファ回路５７ｂ（ＢＵＦ）は複数であり、カウンター回路５６（ＣＯＵＮＴ）のビット数をｎビット（ｎは１以上の自然数）とすると、ｎ個設けられる。したがって、回路２９からはｎ＋１ビットのデジタルデータを出力することができる。
コンパレータ回路５１（ＣＯＭＰ１）は、第１の入力端子（＋）、第２の入力端子（−）および第１の出力端子を有する。コンパレータ回路５２（ＣＯＭＰ２）は、第３の入力端子（＋）、第４の入力端子（−）および第２の出力端子を有する。論理和回路５３（ＯＲ）は、第５の入力端子、第６の入力端子および第３の出力端子を有する。ラッチ回路５４（ＬＡＴ１）は、第７の入力端子、第８の入力端子および第４の出力端子を有する。ラッチ回路５５（ＬＡＴ２）は、第９の入力端子、第１０の入力端子および第５の出力端子を有する。カウンター回路５６（ＣＯＵＮＴ）は、第１１の入力端子、第１２の入力端子およびｎ個の第６の出力端子を有する。
コンパレータ回路５１（ＣＯＭＰ１）において、第１の入力端子（＋）は配線９２（ＯＵＴ２）と電気的に接続され、第２の入力端子（−）は配線６５（ＲＡＭＰ１）と電気的に接続され、第１の出力端子は論理和回路５３（ＯＲ）の第５の入力端子およびラッチ回路５４（ＬＡＴ１）の第７の入力端子と電気的に接続される。
コンパレータ回路５２（ＣＯＭＰ２）において、第３の入力端子（＋）は配線６６（ＲＡＭＰ２）と電気的に接続され、第４の入力端子（−）は配線９２（ＯＵＴ２）と電気的に接続され、第２の出力端子は論理和回路５３（ＯＲ）の第６の入力端子と電気的に接続される。
論理和回路５３（ＯＲ）において、第３の出力端子はラッチ回路５５（ＬＡＴ２）の第１０の入力端子およびカウンター回路５６（ＣＯＵＮＴ）の第１１の入力端子と電気的に接続される。
ラッチ回路５４（ＬＡＴ１）において、第８の入力端子は配線６７（ＣＬＫ）およびカウンター回路５６（ＣＯＵＮＴ）の第１２の入力端子と電気的に接続され、第４の出力端子はラッチ回路５５（ＬＡＴ２）の第９の入力端子と電気的に接続される。
ラッチ回路５５（ＬＡＴ２）において、第５の出力端子はバッファ回路５７ａ（ＢＵＦ）の入力端子と電気的に接続される。
カウンター回路５６（ＣＯＵＮＴ）において、ｎ個の第６の出力端子のそれぞれはｎ個のバッファ回路５７ｂの入力端子のそれぞれと電気的に接続される。
回路２９の動作を図８乃至図１０を用いて説明する。図８（Ａ）、（Ｂ）は回路２９に入力されるスロープ信号であるＲＡＭＰ１、ＲＡＭＰ２と、コンパレータ回路５１（ＣＯＭＰ１）およびコンパレータ回路５２（ＣＯＭＰ２）の出力信号を示すタイミングチャートである。
ＲＡＭＰ１はコンパレータ回路５１（ＣＯＭＰ１）に入力され、ＲＡＭＰ２はコンパレータ回路５２（ＣＯＭＰ２）に入力される。ＲＡＭＰ１およびＲＡＭＰ２の起点の電位は、回路２８に入力される基準電位（ＣＤＳＶＤＤ）とすることができ、基準フレームと対象フレームの差分データが０であるときの電位（以下、Ｖ０）に相当する。なお、ＲＡＭＰ１の終点の電位はＶ０より高電位側、ＲＡＭＰ２の終点の電位はＶ０より低電位側とし、掃引の初期において、ＲＡＭＰ１とＲＡＭＰ２はＶ０で交差させてもよい。
本発明の一態様では、基準フレームと対象フレームの差分データを利用して画像を構成する。連続する数フレーム間では、出力データに変化がない画素が多数であることが多い。つまり、当該数フレーム間においては、同一画素における差分データは０となることが多い。０を効率的に取得するには、Ｖ０をスロープ信号の起点とすることが好ましい。また、０を効率的に表現できる符号化処理を用いることで、画像データの圧縮率を高めることができる。また、二つのスロープ信号を同時に掃引することで、クロック周波数を低減し、消費電力を抑えることもできる。
一方で、基準フレームと対象フレームの差分データが０であるときにカウンター回路５６（ＣＯＵＮＴ）が中央値のデータを出力する形態とすると、１階調の変化がある場合に全ビットの出力数値が反転することがある。差分データを取得する場合は、このような変化が頻繁に起こりやすいため、画像データの圧縮率を高めることができなくなる。このような観点からもＶ０をスロープ信号の起点とすることが好ましい。
回路２８から出力された撮像データ（ＤＡＴＡ）がＶ０より高電位側にある場合（図８（Ａ）参照）の回路２９の動作を説明する。
時刻Ｔ１にスロープ信号の掃引が始まるとコンパレータ回路５１（ＣＯＭＰ１）は”Ｈ”を出力し、コンパレータ回路５２（ＣＯＭＰ２）は”Ｌ”を出力する。
図９（Ａ）に、時刻Ｔ１における各回路の出力信号を示す。論理和回路５３（ＯＲ）が”Ｈ”を出力するとカウンター回路５６（ＣＯＵＮＴ）はデジタルデータのカウントを開始する。また、ラッチ回路５４（ＬＡＴ１）が”Ｈ”を出力するとラッチ回路５５（ＬＡＴ２）は”Ｈ”を出力する。
時刻Ｔ２においてＲＡＭＰ１が撮像データ（ＤＡＴＡ）の電位より大きくなると、コンパレータ回路５１（ＣＯＭＰ１）の出力は”Ｈ”から”Ｌ”に変化し、コンパレータ回路５２（ＣＯＭＰ２）は”Ｌ”を出力する。
図９（Ｂ）に、時刻Ｔ２における各回路の出力信号を示す。論理和回路５３（ＯＲ）が”Ｌ”を出力するとカウンター回路５６（ＣＯＵＮＴ）はデジタルデータのカウントを終了し、当該デジタルデータを保持する。また、ラッチ回路５４（ＬＡＴ１）が”Ｌ”を出力するとラッチ回路５５（ＬＡＴ２）は”Ｈ”を保持する。したがって、ラッチ回路５５（ＬＡＴ２）の第５の出力端子には時刻Ｔ２直前の電位である”Ｈ”が保持された状態となる。
時刻Ｔ３以降において、カウンター回路５６（ＣＯＵＮＴ）から出力されるｎビットのデータおよびラッチ回路５５（ＬＡＴ２）の第５の出力端子に保持された１ビットのデータ（”Ｈ”＝”１”）が、バッファ回路５７ａまたはバッファ回路５７ｂを介して配線９３（ＯＵＴ３）に出力される。
回路２８から出力された撮像データ（ＤＡＴＡ）がＶ０より低電位側にある場合（図８（Ｂ）参照）の回路２９の動作を説明する。
時刻Ｔ１にスロープ信号の掃引が始まるとコンパレータ回路５１（ＣＯＭＰ１）は”Ｌ”を出力し、コンパレータ回路５２（ＣＯＭＰ２）は”Ｈ”を出力する。
図１０（Ａ）に、時刻Ｔ１における各回路の出力信号を示す。論理和回路５３（ＯＲ）が”Ｈ”を出力するとカウンター回路５６（ＣＯＵＮＴ）はデジタルデータのカウントを開始する。また、ラッチ回路５４（ＬＡＴ１）が”Ｌ”を出力するとラッチ回路５５（ＬＡＴ２）は”Ｌ”を出力する。
時刻Ｔ２においてＲＡＭＰ２が撮像データ（ＤＡＴＡ）の電位より小さくなると、コンパレータ回路５１（ＣＯＭＰ１）は”Ｌ”を出力し、コンパレータ回路５２（ＣＯＭＰ２）の出力は”Ｈ”から”Ｌ”に変化する。
図１０（Ｂ）に、時刻Ｔ２における各回路の出力信号を示す。論理和回路５３（ＯＲ）が”Ｌ”を出力するとカウンター回路５６（ＣＯＵＮＴ）はデジタルデータのカウントを終了し、当該デジタルデータを保持する。また、ラッチ回路５４（ＬＡＴ１）が”Ｌ”を出力するとラッチ回路５５（ＬＡＴ２）は”Ｌ”を保持する。したがって、ラッチ回路５５（ＬＡＴ２）の第５の出力端子には時刻Ｔ２直前の電位である”Ｌ”が保持された状態となる。
時刻Ｔ３以降において、カウンター回路５６（ＣＯＵＮＴ）から出力されるｎビットのデータおよびラッチ回路５５（ＬＡＴ２）の第５の出力端子に保持された１ビットのデータ（”Ｌ”＝”０”）が、バッファ回路５７ａまたはバッファ回路５７ｂを介して配線９３（ＯＵＴ３）に出力される。
第５の出力端子に保持された１ビットのデータは、回路２８から出力された撮像データ（ＤＡＴＡ）がＶ０より高電位側にあるか低電位側にあるか情報を表す。つまり、差分データの正負の情報を表す。したがって、当該１ビットのデータは、便宜的に最上位ビットまたは最下位ビットとすることが好ましいが、他のビット位置であってもよい。以上のような動作によって変化の小さいデジタルデータを多く出力することができるため、当該デジタルデータの符号化の際に圧縮率を高めることができる。
図１１は回路２５の一態様を示すブロック図である。回路２５は入力されたデジタルデータを符号化処理する機能を有する回路７０１と、当該符号化したデジタルデータを一時的に記憶する機能を有する回路７０２（レジスタ）と、複数ビットのデジタルデータを１ビットのデジタルデータに分割する機能を有する回路７０３（パラレルシリアル変換回路）と、当該デジタルデータを記憶する機能を有する記憶素子アレイ４００と、書き込み用の行デコーダとしての機能を有する回路４０１と、書き込み用の列デコーダとしての機能を有する回路４０２と、読み出し用の行デコーダとしての機能を有する回路４０３と、読み出し用の列デコーダとしての機能を有する回路４０４と、書き込みのメモリアドレスを制御する機能を有する回路４０５と、読み出しのメモリアドレスを制御する機能を有する回路４０６と、回路４０５および回路４０６で指定される書き込みと読み出しのアドレスの差を算出する機能を有する回路４０７と、当該アドレスの差をアナログデータに変換する機能を有する回路４０８（Ｄ／Ａ変換回路）と、当該アナログデータに応じてクロック信号を生成する機能を有する回路４０９（電圧制御発振回路）と、を有する。なお、記憶素子アレイ４００には、マルチポートのＳＲＡＭを用いることができる。
ここで、符号化処理の一例としてハフマン圧縮について説明する。例えば、差分データが０のとき２ビットのデータ”１０”を出力し、差分データが＋１のとき３ビットのデータ”１１０”を出力し、差分データが−１のとき、３ビットのデータ”１１１”を出力する。差分データが上記以外の場合、１ビットのデータ”０”および元の画像データを出力する。元画像データが１４ビットの場合は１５ビット、元画像データが８ビットの場合は９ビットの出力データとなる。
なお、ある８ビットの自然画の各画素の画像データに本圧縮を適用すると、データ量は１１２％に増加することが見積もられる。画像データに０や１が少なく、８ビットが９ビットに増えた影響が大きいためである。したがって、本発明の一態様に適用する場合、基準フレームの画像の読み出しの際は圧縮を行わずに画像データを直接出力してもよい。
一方で、ある８ビットの連続した自然画の各画素の差分データについて本圧縮を適用すると、データ量は６０％程度に圧縮されることが見積もられる。このとき、差分データは０が３０％、±１が３５％を占める。さらに±２まで拡張して次の値を割り当てると、データ量は５５％程度になることが見積もられる。
また、他の符号化処理の一例としてランレングス圧縮について説明する。画像データは８ビットとし、差分データがプラスかマイナスかの情報を最上位ビットに表すものとする。すなわち、０は”００００００００”＋１は”０００００００１”＋２は”００００００１０”−１は”１０００００００”−２は”１００００００１”であるとする。
ビット毎にランレングス変換を行う。データが０、＋１、０、−１の順に得られたとき最下位ビット（０ビット目）は０、１、０、０であり、１ビット目は０、０、０、０である。最上位ビット（７ビット目）は０、０、０、１である。差分画像データであることから、６ビット目の変化が最も少なくなる。初期値を例えば０として、０または１が続いた数をカウントする。ビットが変化したらカウント値を出力し、カウンター回路をリセットする。カウンター回路が飽和したら例えば０を出力することによって外部回路は飽和による出力か変化による出力かを判定できる。
ある自然画の差分画像において、カウンター回路のビット幅を８ビットにするとデータ量は約１１７％に見積もられる。０ビット目や７ビット目のように変化が激しいビットでは、小さいカウント値が頻繁に出力されるためデータ量が増加してしまう。ビット幅を２ビットにするとデータ量は７９％になることが見積もられる。この場合６ビット目のように０が続く場合、カウンター回路の飽和による出力が増える。そこで、７ビット目から０ビット目のビット幅を順に２、１１、８、７、６、４、２、２とするとデータ量は５４％になることが見積もられる。圧縮率は元画像に依存するが、ビット毎に異なるビット幅のカウンター回路を用いることが有効である。
上述したハフマン圧縮を用いた符号化を回路２５に適用した場合の動作の一例を説明する。
配線９３（ＯＵＴ３）に出力されたデータは回路７０１に入力される。ここで、入力されるデータは８ビットとする。回路７０１ではデータが０か、＋１か、−１か、それ以外かを比較判定し出力値を決める。回路７０１の入力データが０である場合は、回路７０２に２を出力し、回路７０３に１０ｘｘｘｘｘｘｘを出力する。ここで、ｘは０または１である。
回路７０１の入力データが＋１のとき、回路７０２に３、回路７０３に１１０ｘｘｘｘｘｘを出力する。回路７０１の入力データが−１のとき、回路７０２に３、回路７０３に１１１ｘｘｘｘｘｘを出力する。回路７０１の入力データが上記以外のｄｄｄｄｄｄｄｄのとき、回路７０２に９、回路７０３に０ｄｄｄｄｄｄｄｄを出力する。
回路７０１に次のデータが入力される前に、回路７０２は０になるまでデクリメントを繰り返す。回路７０２の値が１減るたびに回路４０５の値をインクリメントする。また、回路７０３は１ビットデータを左シフトして、上位１ビットを回路４０２に出力する。回路４０１および回路４０２は、回路４０５のアドレス値をデコードして回路７０３から入力された１ビットデータを記憶素子アレイ４００に書き込む。
読み出しは、回路４０３および回路４０４で行われ、回路４０５および回路４０６で指定される書き込みと読み出しのアドレスの差を回路４０７で算出する。回路４０７から出力されたデジタルデータは回路４０８でアナログデータに変換され、回路４０９に出力される。回路４０９では当該アナログデータに応じてクロック信号を生成し、回路４０６に供給する。このような回路構成により、回路４０６に供給するクロック信号の周波数をデータ量に応じて調整することができ、消費電力を低減させることができる。また、記憶素子アレイ４００から読み出されたデジタルデータ（圧縮された差分データ）は、外部回路によって伸張され、基準フレームに付加されることで対象フレームの画像を構成することができる。
画素回路２０は、図１２（Ａ）、（Ｂ）、（Ｃ）に示す構成であってもよい。図１２（Ａ）はトランジスタ４２を設けない構成である。当該構成では、配線７１（ＶＰＤ）の電位を低電位とすることによりノードＦＤ１の電位をリセットすることができる。図１２（Ｂ）はトランジスタ４４のソースまたはドレインの一方が配線９１（ＯＵＴ）に接続する構成である。また、図１２（Ｃ）に示すように、画素回路２０が有するトランジスタは、ｐ−ｃｈ型トランジスタを含んでいてもよい。
また、画素回路２０に用いるトランジスタは、図１３（Ａ）乃至図１３（Ｃ）に示すように、トランジスタ４１乃至トランジスタ４５にバックゲートを設けた構成であってもよい。図１３（Ａ）はバックゲートに定電位を印加する構成であり、しきい値電圧を制御することができる。図１３（Ａ）では、一例としてバックゲートが低電位を供給する配線７５（ＶＣ）または配線７７（ＶＳＳ２）と接続する例を示しているが、いずれか一つの配線に接続する構成であってもよい。また、図１３（Ｂ）はフロントゲートと同じ電位がバックゲートに印加される構成であり、オン電流を増加させ、かつオフ電流を減少させることができる。また、図１３（Ｃ）は所望のトランジスタが適切な電気特性を有するように、図１３（Ａ）および図１３（Ｂ）の構成などを組み合わせた構成である。なお、バックゲートが設けられないトランジスタがあってもよい。また、図５（Ａ）、図６（Ａ）、１２（Ａ）乃至図１２（Ｃ）、および１３（Ａ）乃至図１３（Ｃ）の構成は、必要に応じて組み合わせることができる。
画素回路２０は、図１４に示すようにトランジスタ４２乃至トランジスタ４５を複数の画素で共用する形態としてもよい。図１４では垂直方向の複数の画素でトランジスタ４２乃至トランジスタ４５を共用する構成を例示しているが、水平方向または水平垂直方向の複数の画素で共用してもよい。このような構成とすることで、一画素あたりが有するトランジスタ数を削減させることができる。
また、図１４ではトランジスタ４２乃至トランジスタ４５が４画素で共用される形態を図示しているが、２画素、３画素または５画素以上で共用される形態あってもよい。なお、当該構成と図５（Ａ）、図６（Ａ）、１２（Ａ）乃至図１２（Ｃ）、および１３（Ａ）乃至図１３（Ｃ）に示す構成は任意に組み合すことができる。
本発明の一態様の撮像装置の具体的な構成例について、図面を参照して説明する。図１５（Ａ）は、図５（Ａ）に示す画素回路２０における光電変換素子ＰＤ、トランジスタ４１、トランジスタ４２および容量素子Ｃ１の具体的な接続形態の一例を示している。なお、図１５（Ａ）にはトランジスタ４３、トランジスタ４４およびトランジスタ４５は図示されていない。トランジスタ４１乃至トランジスタ４５および容量素子Ｃ１は層１１００、光電変換素子ＰＤは層１２００に設けることができる。
なお、本実施の形態で説明する断面図において、配線、電極およびコンタクトプラグ（導電体８１）を個別の要素として図示しているが、それらが電気的に接続している場合においては、同一の要素として設けられる場合もある。また、配線と電極が導電体８１を介して接続される形態は一例であり、電極が配線と直接接続される場合もある。
また、各要素上には保護膜、層間絶縁膜または平坦化膜としての機能を有する絶縁層８２および絶縁層８３等が設けられる。例えば、絶縁層８２および絶縁層８３等は、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂、ポリイミド樹脂などの有機絶縁膜などを用いてもよい。絶縁層８２および絶縁層８３等の上面は、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。
なお、図面に示される配線等の一部が設けられない場合や、図面に示されない配線等やトランジスタ等が各層に含まれる場合もある。また、図面に示されない層が当該積層構造に含まれる場合もある。また、図面に示される層の一部が含まれない場合もある。
画素回路２０の構成要素であるトランジスタ４１乃至トランジスタ４５には、オフ電流の低いＯＳトランジスタを用いることが好ましい。ＯＳトランジスタは極めて低いオフ電流特性を有するため、撮像のダイナミックレンジを拡大することができる。図５（Ａ）に示す画素回路２０の回路構成では、光電変換素子ＰＤに入射される光の強度が小さいときにノードＡＮおよびノードＦＤの電位が小さくなる。ＯＳトランジスタは極めてオフ電流が低いため、ゲート電位が極めて小さい場合においても当該ゲート電位に応じた電流を正確に出力することができる。したがって、検出することのできる照度のレンジ、すなわちダイナミックレンジを広げることができる。
また、トランジスタ４１およびトランジスタ４３の低いオフ電流特性によってノードＦＤ１およびノードＦＤ２で電荷を保持できる期間を極めて長くすることができる。そのため、回路構成や動作方法を複雑にすることなく、全画素で同時に電荷の蓄積動作を行うグローバルシャッタ方式を適用することができる。なお、本発明の一態様の撮像装置は、ローリングシャッタ方式で動作させることもできる。
図１６（Ａ）、（Ｂ）を用いて撮像装置の動作方式の説明を行う。なお、図１６（Ａ）、（Ｂ）において、”Ｅ”は露光期間、”Ｒ”は読み出し期間を意味する。また、ｎは任意のｎ番目（ｎは２以上の自然数）のフレームである第ｎのフレームを意味する。また、ｎ−１は第ｎのフレームの一つ前のフレーム、ｎ＋１は第ｎのフレームの一つ後のフレームを意味する。また、Ｌｉｎｅ［１］は画素アレイ２１の１行目、Ｌｉｎｅ［Ｍ］は画素アレイ２１のＭ行目（図１６においてＭは４以上の自然数）を意味する。
図１６（Ａ）はローリングシャッタ方式の動作方法を模式化した図である。ローリングシャッタ方式は、行毎に露光とデータの読み出しを順次行う動作方法である。全画素において撮像の同時性がないため、動体の撮像においては画像に歪が生じる。
図１６（Ｂ）はグローバルシャッタ方式の動作方法を模式化した図である。グローバルシャッタ方式は、全画素で同時に露光を行い、その後行毎にデータを読み出す動作方法である。したがって、動体の撮像であっても歪のない画像を得ることができる。
ＯＳトランジスタは、シリコンを活性領域または活性層に用いたトランジスタよりも電気特性変動の温度依存性が小さいため、極めて広い温度範囲で使用することができる。したがって、ＯＳトランジスタを有する撮像装置および半導体装置は、自動車、航空機、宇宙機などへの搭載にも適している。
また、ＯＳトランジスタは、Ｓｉトランジスタよりもドレイン耐圧の高い特性を有する。セレン系材料を光電変換層とした光電変換素子では、アバランシェ増倍を利用するために比較的高い電圧（例えば、１０Ｖ以上）を印加して動作させることが好ましい。したがって、ＯＳトランジスタと、セレン系材料を光電変換層とした光電変換素子とを組み合わせることで、信頼性の高い撮像装置とすることができる。
図１５（Ａ）において、各トランジスタはバックゲートを有する形態を例示しているが、図１５（Ｂ）に示すように、バックゲートを有さない形態であってもよい。また、図１５（Ｃ）に示すように一部のトランジスタ、例えばトランジスタ４１のみにバックゲートを有するような形態であってもよい。当該バックゲートは、対向して設けられるトランジスタのフロントゲートと電気的に接続する場合がある。または、当該バックゲートにフロントゲートとは異なる固定電位が供給される場合がある。なお、当該バックゲート有無に関する形態は、本実施の形態で説明する他の画素の構成にも適用することができる。
層１２００に設けられる光電変換素子ＰＤは、様々な形態の素子を用いることができる。図１５（Ａ）では、セレン系材料を光電変換層５６１に用いた形態を図示している。セレン系材料を用いた光電変換素子ＰＤは、可視光に対する外部量子効率が高い特性を有する。また、セレン系材料は光吸収係数が高いため、光電変換層５６１を薄くしやすい利点を有する。セレン系材料を用いた光電変換素子ＰＤでは、アバランシェ現象により入射される光量に対する電子の増幅が大きい高感度のセンサとすることができる。つまり、セレン系材料を光電変換層５６１に用いることで、画素面積が縮小しても十分な光電流を得ることができる。したがって、セレン系材料を用いた光電変換素子ＰＤは、低照度環境における撮像にも適しているといえる。
セレン系材料としては、非晶質セレンまたは結晶セレンを用いることができる。結晶セレンは、一例として、非晶質セレンを成膜後に熱処理することで得ることができる。結晶セレンの結晶粒径を画素ピッチより小さくすることで、画素ごとの特性ばらつきを低減させることができる。また、結晶セレンは、非晶質セレンよりも可視光に対する分光感度や光吸収係数が高い特性を有する。
図１５（Ａ）では、光電変換層５６１は単層として図示しているが、図１７（Ａ）に示すように受光面側に正孔注入阻止層５６８として酸化ガリウム、酸化セリウムまたはＩｎ−Ｇａ−Ｚｎ酸化物などを設けてもよい。または、図１７（Ｂ）に示すように、電極５６６側に電子注入阻止層５６９として酸化ニッケルまたは硫化アンチモンなどを設けてもよい。または、図１７（Ｃ）に示すように、正孔注入阻止層５６８および電子注入阻止層５６９を設ける構成としてもよい。なお、図５（Ａ）および図６（Ａ）に示すように、画素回路２０では光電変換素子ＰＤの接続の向きが異なる構成とすることができる。したがって、図１７（Ａ）乃至図１７（Ｃ）に示す正孔注入阻止層５６８および電子注入阻止層５６９を入れ替える構成であってもよい。
光電変換層５６１は、銅、インジウム、セレンの化合物（ＣＩＳ）を含む層であってもよい。または、銅、インジウム、ガリウム、セレンの化合物（ＣＩＧＳ）を含む層であってもよい。ＣＩＳおよびＣＩＧＳでは、セレンの単体と同様にアバランシェ増倍を利用する光電変換素子を形成することができる。
セレン系材料を用いた光電変換素子ＰＤは、例えば、金属材料などで形成された電極５６６と透光性導電層５６２との間に光電変換層５６１を有する構成とすることができる。また、ＣＩＳおよびＣＩＧＳはｐ型半導体であり、接合を形成するために硫化カドミウムや硫化亜鉛等のｎ型半導体を接して設けてもよい。
図１５（Ａ）では透光性導電層５６２と配線７１は直接接する構成としているが、図１８（Ａ）に示すように配線８８を介して両者が接する構成としてもよい。また、図１５（Ａ）では光電変換層５６１および透光性導電層５６２を画素回路間で分離しない構成としているが、図１８（Ｂ）に示すように回路間で分離する構成としてもよい。また、画素間においては、電極５６６を有さない領域には絶縁体で隔壁５６７を設け、光電変換層５６１および透光性導電層５６２に亀裂が入らないようにすることが好ましいが、図１８（Ｃ）、（Ｄ）に示すように隔壁５６７を設けない構成としてもよい。
また、電極５６６および配線７１等は多層としてもよい。例えば、図１９（Ａ）に示すように、電極５６６を導電層５６６ａおよび導電層５６６ｂの二層とし、配線７１を導電層７１ａおよび導電層７１ｂの二層とすることができる。図１９（Ａ）の構成においては、例えば、導電層５６６ａおよび導電層７１ａを低抵抗の金属等を選択して形成し、導電層５６６ｂおよび導電層７１ｂを光電変換層５６１とコンタクト特性の良い金属等を選択して形成するとよい。このような構成とすることで、光電変換素子ＰＤの電気特性を向上させることができる。また、一部の金属は透光性導電層５６２と接触することにより電蝕を起こすことがある。そのような金属を導電層７１ａに用いた場合でも導電層７１ｂを介することによって電蝕を防止することができる。
導電層５６６ｂおよび導電層７１ｂには、例えば、モリブデンやタングステンなどを用いることができる。また、導電層５６６ａおよび導電層７１ａには、例えば、アルミニウム、チタン、またはアルミニウムをチタンで挟むような積層を用いることができる。
また、図１９（Ｂ）に示すように透光性導電層５６２と配線７１は導電体８１および配線８８を介して接続してもよい。また、絶縁層８２等が多層である構成であってもよい。例えば、図１９（Ｂ）に示すように、絶縁層８２が絶縁層８２ａおよび絶縁層８２ｂを有し、かつ絶縁層８２ａと絶縁層８２ｂとのエッチングレート等が異なる場合は、導電体８１は段差を有するようになる。層間絶縁膜や平坦化膜に用いられるその他の絶縁層が多層である場合も同様に導電体８１は段差を有するようになる。ここでは絶縁層８２が２層である例を示したが、絶縁層８２およびその他の絶縁層は３層以上の構成であってもよい。
隔壁５６７は、無機絶縁体や絶縁有機樹脂などを用いて形成することができる。また、隔壁５６７は、トランジスタ等に対する遮光、および／または１画素あたりの受光部の面積を確定するために黒色等に着色されていてもよい。
また、光電変換素子ＰＤには、非晶質シリコン膜や微結晶シリコン膜などを用いたｐｉｎ型ダイオード素子などを用いてもよい。
例えば、図２０は光電変換素子ＰＤにｐｉｎ型の薄膜フォトダイオードを用いた例である。当該フォトダイオードは、ｎ型の半導体層５６５、ｉ型の半導体層５６４、およびｐ型の半導体層５６３が順に積層された構成を有している。ｉ型の半導体層５６４には非晶質シリコンを用いることが好ましい。また、ｐ型の半導体層５６３およびｎ型の半導体層５６５には、それぞれの導電型を付与するドーパントを含む非晶質シリコンまたは微結晶シリコンなどを用いることができる。非晶質シリコンを光電変換層とするフォトダイオードは可視光の波長領域における感度が高く、微弱な可視光を検知しやすい。
図２０に示す光電変換素子ＰＤでは、カソードとして作用するｎ型の半導体層５６５がトランジスタ４１と電気的な接続を有する電極５６６と接する構成となっている。また、アノードとして作用するｐ型の半導体層５６３が配線８８を介して配線７１と電気的な接続を有する。つまり、図２０は、図６（Ａ）に示す回路図に従った構成の一例である。
なお、光電変換素子ＰＤのアノードおよびカソードと電極層および配線との接続形態を逆とすれば、図５（Ａ）に示す回路図に従った構成とすることができる。
いずれの場合においても、ｐ型の半導体層５６３が受光面となるように光電変換素子ＰＤを形成することが好ましい。ｐ型の半導体層５６３を受光面とすることで、光電変換素子ＰＤの出力電流を高めることができる。
また、ｐｉｎ型の薄膜フォトダイオードの形態を有する光電変換素子ＰＤの構成、ならびに光電変換素子ＰＤおよび配線の接続形態は、図２１（Ａ）、（Ｂ）、（Ｃ）に示す例であってもよい。なお、光電変換素子ＰＤの構成、光電変換素子ＰＤと配線の接続形態はこれらに限定されず、他の形態であってもよい。
図２１（Ａ）は、光電変換素子ＰＤのｐ型の半導体層５６３と接する透光性導電層５６２を設けた構成である。透光性導電層５６２は電極として作用し、光電変換素子ＰＤの出力電流を高めることができる。
透光性導電層５６２には、例えば、インジウム錫酸化物、シリコンを含むインジウム錫酸化物、亜鉛を含む酸化インジウム、酸化亜鉛、ガリウムを含む酸化亜鉛、アルミニウムを含む酸化亜鉛、酸化錫、フッ素を含む酸化錫、アンチモンを含む酸化錫、グラフェンまたは酸化グラフェン等を用いることができる。また、透光性導電層５６２は単層に限らず、異なる膜の積層であっても良い。
図２１（Ｂ）は、透光性導電層５６２と配線７１が導電体８１および配線８８を介して接続された構成である。なお、光電変換素子ＰＤのｐ型の半導体層５６３と配線７１が導電体８１および配線８８を介して接続された構成とすることもできる。なお、図２１（Ｂ）においては、透光性導電層５６２を設けない構成とすることもできる。
図２１（Ｃ）は、光電変換素子ＰＤを覆う絶縁層にｐ型の半導体層５６３が露出する開口部が設けられ、当該開口部を覆う透光性導電層５６２と配線７１が電気的な接続を有する構成である。
また、光電変換素子ＰＤには、図２２に示すように、シリコン基板６００を光電変換層としたフォトダイオードを用いることもできる。
上述したセレン系材料や非晶質シリコンなどを用いて形成した光電変換素子ＰＤは、成膜工程、リソグラフィ工程、エッチング工程などの一般的な半導体作製工程を用いて作製するこができる。また、セレン系材料は高抵抗であり、図１５（Ａ）に示すように、光電変換層５６１を回路間で分離しない構成とすることもできる。したがって、本発明の一態様の撮像装置は、歩留りが高く、低コストで作製することができる。一方で、シリコン基板６００を光電変換層としたフォトダイオードを形成する場合は、研磨工程や貼り合わせ工程などの難度の高い工程が必要となる。
また、本発明の一態様の撮像装置は、回路が形成されたシリコン基板６００が積層された構成としてもよい。例えば、図２３（Ａ）に示すように、シリコン基板６００に活性領域を有するトランジスタ６１０およびトランジスタ６２０を有する層１４００が画素回路と重なる構成とすることができる。図２３（Ｂ）はトランジスタのチャネル幅方向の断面図に相当する。
ここで、図２３（Ａ）、（Ｂ）において、Ｓｉトランジスタはフィン型の構成を例示しているが、図２４（Ａ）に示すようにプレーナー型であってもよい。または、図２４（Ｂ）に示すように、シリコン薄膜の活性層６５０を有するトランジスタであってもよい。また、活性層６５０は、多結晶シリコンやＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の単結晶シリコンとすることができる。
シリコン基板６００に形成された回路は、画素回路が出力する信号を読み出す機能や当該信号を変換する処理などを行う機能を有することができ、例えば、図２４（Ｃ）に示す回路図のようなＣＭＯＳインバータを含む構成とすることができる。トランジスタ６１０（ｎ−ｃｈ型）およびトランジスタ６２０（ｐ−ｃｈ型）のゲートは電気的に接続される。また、一方のトランジスタのソースまたはドレインの一方は、他方のトランジスタのソースまたはドレインの一方と電気的に接続される。また、両方のトランジスタのソースまたはドレインの他方はそれぞれ別の配線に電気的に接続される。
シリコン基板６００に形成された回路は、例えば、図１（Ｃ）に示す回路２２、回路２３、回路２４、回路２５などに相当する。
また、シリコン基板６００はバルクのシリコン基板に限らず、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体を材料とする基板を用いることもできる。
ここで、図２２および図２３（Ａ）、（Ｂ）に示すように、酸化物半導体を有するトランジスタが形成される領域と、Ｓｉデバイス（ＳｉトランジスタまたはＳｉフォトダイオード）が形成される領域との間には絶縁層８０が設けられる。
トランジスタ６１０およびトランジスタ６２０の活性領域近傍に設けられる絶縁層中の水素はシリコンのダングリングボンドを終端する。したがって、当該水素はトランジスタ６１０およびトランジスタ６２０の信頼性を向上させる効果がある。一方、トランジスタ４１等の活性層である酸化物半導体層の近傍に設けられる絶縁層中の水素は、酸化物半導体層中にキャリアを生成する要因の一つとなる。そのため、当該水素はトランジスタ４１等の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタを有する一方の層と、酸化物半導体を用いたトランジスタを有する他方の層を積層する場合、これらの間に水素の拡散を防止する機能を有する絶縁層８０を設けることが好ましい。絶縁層８０により、一方の層に水素を閉じ込めることでトランジスタ６１０およびトランジスタ６２０の信頼性が向上することができる。また、一方の層から他方の層への水素の拡散が抑制されることでトランジスタ４１等の信頼性も向上させることができる。
絶縁層８０としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。
図２３（Ａ）、（Ｂ）に示すような構成では、シリコン基板６００に形成される回路（例えば駆動回路）と、トランジスタ４１等と、光電変換素子ＰＤとを重なるように形成することができるため、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。例えば、画素数が４Ｋ２Ｋ、８Ｋ４Ｋまたは１６Ｋ８Ｋなどの撮像装置に用いることが適する。なお、画素回路２０が有するトランジスタ４４およびトランジスタ４５をＳｉトランジスタで形成し、トランジスタ４１、トランジスタ４２、トランジスタ４３、光電変換素子ＰＤ等と、重なる領域を有する構成とすることもできる。
また、本発明の一態様の撮像装置は、図２５に示す構成とすることができる。図２５に示す撮像装置は図２３（Ａ）に示す撮像装置の変形例であり、ＯＳトランジスタおよびＳｉトランジスタでＣＭＯＳインバータを構成する例を図示している。
ここで、層１４００に設けるＳｉトランジスタであるトランジスタ６２０はｐ−ｃｈ型とし、層１１００に設けるＯＳトランジスタであるトランジスタ６１０はｎ−ｃｈ型とする。ｐ−ｃｈ型トランジスタのみをシリコン基板６００に設けることで、ウェル形成やｎ型不純物層形成など工程を省くことができる。
図２５に示す撮像装置は、光電変換素子ＰＤにセレン等を用いた例を示したが、図２０と同様にｐｉｎ型の薄膜フォトダイオードを用いた構成としてもよい。
図２５に示す撮像装置において、トランジスタ６１０は、層１１００に形成するトランジスタ４１およびトランジスタ４２と同一の工程で作製することができる。したがって、撮像装置の製造工程を簡略化することができる。
また、本発明の一態様の撮像装置は、図２６に示すように、シリコン基板６６０に形成された光電変換素子ＰＤおよびその上に形成されたＯＳトランジスタで構成された画素を有する構成と、回路が形成されたシリコン基板６００とを貼り合わせた構成としてもよい。このような構成とすることで、シリコン基板６６０に形成する光電変換素子ＰＤの実効的な面積を大きくすることが容易になる。また、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
また、図２６の変形例として、図２７に示すように、ＯＳトランジスタおよびＳｉトランジスタで回路を構成する形態であってもよい。このような構成とすることで、シリコン基板６６０に形成する光電変換素子ＰＤの実効的な面積を向上することが容易になる。また、シリコン基板６００に形成する回路を微細化したＳｉトランジスタで高集積化することで高性能な半導体装置を提供することができる。
図２７の構成の場合、シリコン基板６００に形成されたＳｉトランジスタおよびその上に形成されたＯＳトランジスタでＣＭＯＳ回路を構成することができる。ＯＳトランジスタは極めてオフ電流が低いため、静的なリーク電流が極めて少ないＣＭＯＳ回路を構成することができる。
なお、本実施の形態における撮像装置が有するトランジスタおよび光電変換素子の構成は一例である。したがって、例えば、トランジスタ４１乃至トランジスタ４５のいずれか、または一つ以上を活性領域または活性層にシリコン等を有するトランジスタで構成することもできる。また、トランジスタ６１０およびトランジスタ６２０の両方また一方を活性層に酸化物半導体層を有するトランジスタで構成することもできる。
図２８（Ａ）は、撮像装置にカラーフィルタ等を付加した形態の一例の断面図である。当該断面図は、３画素分の画素回路を有する領域の一部を示している。光電変換素子ＰＤが形成される層１２００上には、絶縁層２５００が形成される。絶縁層２５００は可視光に対して透光性の高い酸化シリコン膜などを用いることができる。また、パッシベーション膜として窒化シリコン膜を積層する構成としてもよい。また、反射防止膜として、酸化ハフニウムなどの誘電体膜を積層する構成としてもよい。
絶縁層２５００上には、遮光層２５１０が形成されてもよい。遮光層２５１０は、上部のカラーフィルタを通る光の混色を防止する機能を有する。遮光層２５１０には、アルミニウム、タングステンなどの金属層や当該金属層と反射防止膜としての機能を有する誘電体膜を積層する構成とすることができる。
絶縁層２５００および遮光層２５１０上には平坦化膜として有機樹脂層２５２０を設ける構成とすることができる。また、画素別にカラーフィルタ２５３０（カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂ、カラーフィルタ２５３０ｃ）が形成される。例えば、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃに、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｙ（黄）、Ｃ（シアン）、Ｍ（マゼンタ）などの色を割り当てることにより、カラー画像を得ることができる。
カラーフィルタ２５３０上には、透光性を有する絶縁層２５６０などを設けることができる。
また、図２８（Ｂ）に示すように、カラーフィルタ２５３０の代わりに光学変換層２５５０を用いてもよい。このような構成とすることで、様々な波長領域における画像が得られる撮像装置とすることができる。
例えば、光学変換層２５５０に可視光線の波長以下の光を遮るフィルタを用いれば赤外線撮像装置とすることができる。また、光学変換層２５５０に近赤外線の波長以下の光を遮るフィルタを用いれば遠赤外線撮像装置とすることができる。また、光学変換層２５５０に可視光線の波長以上の光を遮るフィルタを用いれば紫外線撮像装置とすることができる。
また、光学変換層２５５０にシンチレータを用いれば、Ｘ線撮像装置などに用いる、放射線の強弱を可視化した画像を得る撮像装置とすることができる。被写体を透過したＸ線等の放射線がシンチレータに入射されると、フォトルミネッセンスと呼ばれる現象により可視光線や紫外光線などの光（蛍光）に変換される。そして、当該光を光電変換素子ＰＤで検知することにより画像データを取得する。また、放射線検出器などに当該構成の撮像装置を用いてもよい。
シンチレータは、Ｘ線やガンマ線などの放射線が照射されると、そのエネルギーを吸収して可視光や紫外光を発する物質を含む。例えば、Ｇｄ２Ｏ２Ｓ：Ｔｂ、Ｇｄ２Ｏ２Ｓ：Ｐｒ、Ｇｄ２Ｏ２Ｓ：Ｅｕ、ＢａＦＣｌ：Ｅｕ、ＮａＩ、ＣｓＩ、ＣａＦ２、ＢａＦ２、ＣｅＦ３、ＬｉＦ、ＬｉＩ、ＺｎＯを樹脂やセラミクスに分散させたものを用いることができる。
セレン系材料を用いた光電変換素子ＰＤにおいては、Ｘ線等の放射線を電荷に直接変換することができるため、シンチレータを不要とする構成とすることもできる。
また、図２８（Ｃ）に示すように、カラーフィルタ２５３０ａ、カラーフィルタ２５３０ｂおよびカラーフィルタ２５３０ｃ上にマイクロレンズアレイ２５４０を設けてもよい。マイクロレンズアレイ２５４０が有する個々のレンズを通る光が直下のカラーフィルタを通り、光電変換素子ＰＤに照射されるようになる。なお、図２８（Ａ）、（Ｂ）、（Ｃ）に示す層１２００以外の領域を層１６００とする。
図２９は、本発明の一態様の画素回路２０および図２８（Ｃ）に示すマイクロレンズアレイ２５４０等の具体的な積層構成を例示する図である。図２９は、図２３（Ａ）に示す画素の構成を用いた例である。図２７に示す画素を用いる場合は、図３０に示すような構成となる。
このように、光電変換素子ＰＤ、画素回路２０が有する回路、および駆動回路のそれぞれが互いに重なる領域を有するように構成することができるため、撮像装置を小型化することができる。
また、図２９および図３０に示すように回折格子１５００を設けた構成としてもよい。回折格子１５００を介した被写体の像（回折画像）を画素に取り込み、画素における撮像画像から演算処理により入力画像（被写体の像）を構成することができる。また、レンズの替わりに回折格子１５００を用いることで撮像装置のコストを下げることができる。
回折格子１５００は、透光性を有する材料で形成することができる。例えば、酸化シリコン膜、酸化窒化シリコン膜などの無機絶縁膜を用いることができる。または、アクリル樹脂膜、ポリイミド樹脂膜などの有機絶縁膜などを用いてもよい。または、上記無機絶縁膜と有機絶縁膜との積層であってもよい。
また、回折格子１５００は、感光性樹脂などを用いたリソグラフィ工程で形成することができる。また、リソグラフィ工程とエッチング工程とを用いて形成することもできる。また、ナノインプリントリソグラフィやレーザスクライブなどを用いて形成することもできる。
回折格子１５００とマイクロレンズアレイ２５４０との間に間隔Ｘを設けてもよい。間隔Ｘは、１ｍｍ以下、好ましくは１００μｍ以下とすることができる。当該間隔は空間でもよいし、透光性を有する材料を封止層または接着層として設けてもよい。例えば、窒素や希ガスなどの不活性ガスを当該間隔に封じ込めることができる。または、アクリル樹脂、エポキシ樹脂またはポリイミド樹脂などを当該間隔に設けてもよい。またはシリコーンオイルなどの液体を設けてもよい。なお、マイクロレンズアレイ２５４０を設けない場合においても、カラーフィルタ２５３０と回折格子１５００との間に間隔Ｘを設けてもよい。
また、撮像装置は、図３１（Ａ１）および図３１（Ｂ１）に示すように湾曲させてもよい。図３１（Ａ１）は、撮像装置を同図中の二点鎖線Ｙ１−Ｙ２に沿って湾曲させた状態を示している。図３１（Ａ２）は、図３１（Ａ１）中の二点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３１（Ａ３）は、図３１（Ａ１）中の二点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３１（Ｂ１）は、撮像装置を同図中の二点鎖線Ｘ３−Ｘ４に沿って湾曲させ、かつ、同図中の二点鎖線Ｙ３−Ｙ４に沿って湾曲させた状態を示している。図３１（Ｂ２）は、図３１（Ｂ１）中の二点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３１（Ｂ３）は、図３１（Ｂ１）中の二点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置の小型化や軽量化を容易とすることができる。また、撮像された画像の品質を向上させる事ができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、撮像装置に適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、撮像装置に適用しなくてもよい。例えば、本発明の一態様は、別の機能を有する半導体装置に適用してもよい。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、本発明の一態様に用いることのできる酸化物半導体を有するトランジスタについて図面を用いて説明する。なお、本実施の形態における図面では、明瞭化のために一部の要素を拡大、縮小、または省略して図示している。
図３２（Ａ）、（Ｂ）は、本発明の一態様のトランジスタ１０１の上面図および断面図である。図３２（Ａ）は上面図であり、図３２（Ａ）に示す一点鎖線Ｂ１−Ｂ２方向の断面が図３２（Ｂ）に相当する。また、図３２（Ａ）に示す一点鎖線Ｂ３−Ｂ４方向の断面が図３４（Ａ）に相当する。また、一点鎖線Ｂ１−Ｂ２方向をチャネル長方向、一点鎖線Ｂ３−Ｂ４方向をチャネル幅方向と呼称する。
トランジスタ１０１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０と、酸化物半導体層１３０、導電層１４０および導電層１５０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図３２（Ｂ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は導電層１４０および導電層１５０とそれぞれ接しており、導電層１４０および導電層１５０として酸素と結合しやすい導電材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、酸化物半導体層１３０と導電層１４０および導電層１５０とが接することで酸化物半導体層１３０内に酸素欠損が生じ、当該酸素欠損と酸化物半導体層１３０内に残留または外部から拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。また、「電極層」は、「配線」と言い換えることもできる。
また、導電層１７０は、導電層１７１および導電層１７２の二層で形成される例を図示しているが、一層または三層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、導電層１４０および導電層１５０は単層で形成される例を図示しているが、二層以上の積層であってもよい。当該構成は本実施の形態で説明する他のトランジスタにも適用できる。
また、本発明の一態様のトランジスタは、図３２（Ｃ）、（Ｄ）に示す構成であってもよい。図３２（Ｃ）はトランジスタ１０２の上面図であり、図３２（Ｃ）に示す一点鎖線Ｃ１−Ｃ２方向の断面が図３２（Ｄ）に相当する。また、図３２（Ｃ）に示す一点鎖線Ｃ３−Ｃ４方向の断面は、図３４（Ｂ）に相当する。また、一点鎖線Ｃ１−Ｃ２方向をチャネル長方向、一点鎖線Ｃ３−Ｃ４方向をチャネル幅方向と呼称する。
トランジスタ１０２は、ゲート絶縁膜として作用する絶縁層１６０の端部とゲート電極層として作用する導電層１７０の端部とを一致させない点を除き、トランジスタ１０１と同様の構成を有する。トランジスタ１０２の構造は、導電層１４０および導電層１５０が絶縁層１６０で広く覆われているため、導電層１４０および導電層１５０と導電層１７０との間の抵抗が高く、ゲートリーク電流の少ない特徴を有している。
トランジスタ１０１およびトランジスタ１０２は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有するトップゲート構造である。当該領域のチャネル長方向の幅は、寄生容量を小さくするために３ｎｍ以上３００ｎｍ未満とすることが好ましい。当該構成では、酸化物半導体層１３０にオフセット領域が形成されないため、オン電流の高いトランジスタを形成しやすい。
また、本発明の一態様のトランジスタは、図３２（Ｅ）、（Ｆ）に示す構成であってもよい。図３２（Ｅ）はトランジスタ１０３の上面図であり、図３２（Ｅ）に示す一点鎖線Ｄ１−Ｄ２方向の断面が図３２（Ｆ）に相当する。また、図３２（Ｅ）に示す一点鎖線Ｄ３−Ｄ４方向の断面は、図３４（Ａ）に相当する。また、一点鎖線Ｄ１−Ｄ２方向をチャネル長方向、一点鎖線Ｄ３−Ｄ４方向をチャネル幅方向と呼称する。
トランジスタ１０３は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて酸化物半導体層１３０と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４０はソース電極層、導電層１５０はドレイン電極層、絶縁層１６０はゲート絶縁膜、導電層１７０はゲート電極層としてそれぞれ機能することができる。
また、図３２（Ｆ）に示す領域２３１はソース領域、領域２３２はドレイン領域、領域２３３はチャネル形成領域として機能することができる。領域２３１および領域２３２は絶縁層１７５と接しており、例えば絶縁層１７５として水素を含む絶縁材料を用いれば領域２３１および領域２３２を低抵抗化することができる。
具体的には、絶縁層１７５を形成するまでの工程により領域２３１および領域２３２に生じる酸素欠損と、絶縁層１７５から領域２３１および領域２３２に拡散する水素との相互作用により、領域２３１および領域２３２は低抵抗のｎ型となる。なお、水素を含む絶縁材料としては、例えば窒化シリコンや窒化アルミニウムなどを用いることができる。
また、本発明の一態様のトランジスタは、図３３（Ａ）、（Ｂ）に示す構成であってもよい。図３３（Ａ）はトランジスタ１０４の上面図であり、図３３（Ａ）に示す一点鎖線Ｅ１−Ｅ２方向の断面が図３３（Ｂ）に相当する。また、図３３（Ａ）に示す一点鎖線Ｅ３−Ｅ４方向の断面は、図３４（Ａ）に相当する。また、一点鎖線Ｅ１−Ｅ２方向をチャネル長方向、一点鎖線Ｅ３−Ｅ４方向をチャネル幅方向と呼称する。
トランジスタ１０４は、導電層１４０および導電層１５０が酸化物半導体層１３０の端部を覆うように接している点を除き、トランジスタ１０３と同様の構成を有する。
また、図３３（Ｂ）に示す領域３３１および領域３３４はソース領域、領域３３２および領域３３５はドレイン領域、領域３３３はチャネル形成領域として機能することができる。
領域３３１および領域３３２は、トランジスタ１０１における領域２３１および領域２３２と同様に低抵抗化することができる。
また、領域３３４および領域３３５は、トランジスタ１０３における領域２３１および領域２３２と同様に低抵抗化することができる。なお、チャネル長方向における領域３３４および領域３３５の長さが１００ｎｍ以下、好ましくは５０ｎｍ以下の場合には、ゲート電界の寄与によりオン電流は大きく低下しない。したがって、領域３３４および領域３３５の低抵抗化を行わない場合もある。
トランジスタ１０３およびトランジスタ１０４は、導電層１７０と導電層１４０および導電層１５０が重なる領域を有さないセルフアライン構造である。セルフアライン構造のトランジスタはゲート電極層とソース電極層およびドレイン電極層間の寄生容量が極めて小さいため、高速動作用途に適している。
また、本発明の一態様のトランジスタは、図３３（Ｃ）、（Ｄ）に示す構成であってもよい。図３３（Ｃ）はトランジスタ１０５の上面図であり、図３３（Ｃ）に示す一点鎖線Ｆ１−Ｆ２方向の断面が図３３（Ｄ）に相当する。また、図３３（Ｃ）に示す一点鎖線Ｆ３−Ｆ４方向の断面は、図３４（Ａ）に相当する。また、一点鎖線Ｆ１−Ｆ２方向をチャネル長方向、一点鎖線Ｆ３−Ｆ４方向をチャネル幅方向と呼称する。
トランジスタ１０５は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０、導電層１４１、導電層１５１と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０５は、導電層１４１および導電層１５１を有する点、絶縁層１７５および絶縁層１８０に設けられた開口部を有する点、ならびに当該開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する点を除き、トランジスタ１０１と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
また、本発明の一態様のトランジスタは、図３３（Ｅ）、（Ｆ）に示す構成であってもよい。図３３（Ｅ）はトランジスタ１０６の上面図であり、図３３（Ｅ）に示す一点鎖線Ｇ１−Ｇ２方向の断面が図３３（Ｆ）に相当する。また、図３３（Ａ）に示す一点鎖線Ｇ３−Ｇ４方向の断面は、図３４（Ａ）に相当する。また、一点鎖線Ｇ１−Ｇ２方向をチャネル長方向、一点鎖線Ｇ３−Ｇ４方向をチャネル幅方向と呼称する。
トランジスタ１０６は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０と、酸化物半導体層１３０と電気的に接続する導電層１４１および導電層１５１と、酸化物半導体層１３０と接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、絶縁層１２０、酸化物半導体層１３０、導電層１４１、導電層１５１、絶縁層１６０、導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
ここで、導電層１４１および導電層１５１は、酸化物半導体層１３０の上面と接し、側面には接しない構成となっている。
トランジスタ１０６は、導電層１４１および導電層１５１を有する点を除き、トランジスタ１０３と同様の構成を有する。導電層１４０（導電層１４１および導電層１４２）はソース電極層として作用させることができ、導電層１５０（導電層１５１および導電層１５２）はドレイン電極層として作用させることができる。
トランジスタ１０５およびトランジスタ１０６の構成では、導電層１４０および導電層１５０が絶縁層１２０と接しない構成であるため、絶縁層１２０中の酸素が導電層１４０および導電層１５０に奪われにくくなり、絶縁層１２０から酸化物半導体層１３０中への酸素の供給を容易とすることができる。
トランジスタ１０３における領域２３１および領域２３２、トランジスタ１０４およびトランジスタ１０６における領域３３４および領域３３５には、酸素欠損を形成し導電率を高めるための不純物を添加してもよい。酸化物半導体層に酸素欠損を形成する不純物としては、例えば、リン、砒素、アンチモン、ホウ素、アルミニウム、シリコン、窒素、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、インジウム、フッ素、塩素、チタン、亜鉛、および炭素のいずれかから選択される一つ以上を用いることができる。当該不純物の添加方法としては、プラズマ処理法、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
不純物元素として、上記元素が酸化物半導体層に添加されると、酸化物半導体層中の金属元素および酸素の結合が切断され、酸素欠損が形成される。酸化物半導体層に含まれる酸素欠損と酸化物半導体層中に残存または後から添加される水素の相互作用により、酸化物半導体層の導電率を高くすることができる。
不純物元素の添加により酸素欠損が形成された酸化物半導体に水素を添加すると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。その結果、酸化物導電体を形成することができる。ここでは、導電体化された酸化物半導体を酸化物導電体という。なお、酸化物導電体は酸化物半導体と同様に透光性を有する。
酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触はオーミック接触であり、酸化物導電体層とソース電極層およびドレイン電極層として機能する導電層との接触抵抗を低減することができる。
また、本発明の一態様のトランジスタは、図３５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３４（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層１７３を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図３５（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
オン電流を増加させるには、例えば、導電層１７０と導電層１７３を同電位とし、ダブルゲートトランジスタとして駆動させればよい。また、しきい値電圧の制御を行うには、導電層１７０とは異なる定電位を導電層１７３に供給すればよい。導電層１７０と導電層１７３を同電位とするには、例えば、図３４（Ｄ）に示すように、導電層１７０と導電層１７３とをコンタクトホールを介して電気的に接続すればよい。
また、図３２および図３３におけるトランジスタ１０１乃至トランジスタ１０６では、酸化物半導体層１３０が単層である例を図示したが、酸化物半導体層１３０は積層であってもよい。トランジスタ１０１乃至トランジスタ１０６の酸化物半導体層１３０は、図３６（Ｂ）、（Ｃ）または図３６（Ｄ）、（Ｅ）に示す酸化物半導体層１３０と入れ替えることができる。
図３６（Ａ）は酸化物半導体層１３０の上面図であり、図３６（Ｂ）、（Ｃ）は、二層構造である酸化物半導体層１３０の断面図である。また、図３６（Ｄ）、（Ｅ）は、三層構造である酸化物半導体層１３０の断面図である。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃには、それぞれ組成の異なる酸化物半導体層などを用いることができる。
また、本発明の一態様のトランジスタは、図３７（Ａ）、（Ｂ）に示す構成であってもよい。図３７（Ａ）はトランジスタ１０７の上面図であり、図３７（Ａ）に示す一点鎖線Ｈ１−Ｈ２方向の断面が図３７（Ｂ）に相当する。また、図３７（Ａ）に示す一点鎖線Ｈ３−Ｈ４方向の断面が図３９（Ａ）に相当する。また、一点鎖線Ｈ１−Ｈ２方向をチャネル長方向、一点鎖線Ｈ３−Ｈ４方向をチャネル幅方向と呼称する。
トランジスタ１０７は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４０および導電層１５０と、当該積層、導電層１４０および導電層１５０と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、導電層１４０、導電層１５０、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、を有する。また、必要に応じて絶縁層１８０に平坦化膜としての機能を付加してもよい。
トランジスタ１０７は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、および導電層１４０および導電層１５０と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０１と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３７（Ｃ）、（Ｄ）に示す構成であってもよい。図３７（Ｃ）はトランジスタ１０８の上面図であり、図３７（Ｃ）に示す一点鎖線Ｉ１−Ｉ２方向の断面が図３７（Ｄ）に相当する。また、図３７（Ｃ）に示す一点鎖線Ｉ３−Ｉ４方向の断面が図３９（Ｂ）に相当する。また、一点鎖線Ｉ１−Ｉ２方向をチャネル長方向、一点鎖線Ｉ３−Ｉ４方向をチャネル幅方向と呼称する。
トランジスタ１０８は、絶縁層１６０および酸化物半導体層１３０ｃの端部が導電層１７０の端部と一致しない点がトランジスタ１０７と異なる。
また、本発明の一態様のトランジスタは、図３７（Ｅ）、（Ｆ）に示す構成であってもよい。図３７（Ｅ）はトランジスタ１０９の上面図であり、図３７（Ｅ）に示す一点鎖線Ｊ１−Ｊ２方向の断面が図３７（Ｆ）に相当する。また、図３７（Ｅ）に示す一点鎖線Ｊ３−Ｊ４方向の断面が図３９（Ａ）に相当する。また、一点鎖線Ｊ１−Ｊ２方向をチャネル長方向、一点鎖線Ｊ３−Ｊ４方向をチャネル幅方向と呼称する。
トランジスタ１０９は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０を覆う絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて当該積層と電気的に接続する導電層１４０および導電層１５０を有する。また、必要に応じて絶縁層１８０、導電層１４０および導電層１５０に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１０９は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０３と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３８（Ａ）、（Ｂ）に示す構成であってもよい。図３８（Ａ）はトランジスタ１１０の上面図であり、図３８（Ａ）に示す一点鎖線Ｋ１−Ｋ２方向の断面が図３８（Ｂ）に相当する。また、図３８（Ａ）に示す一点鎖線Ｋ３−Ｋ４方向の断面が図３９（Ａ）に相当する。また、一点鎖線Ｋ１−Ｋ２方向をチャネル長方向、一点鎖線Ｋ３−Ｋ４方向をチャネル幅方向と呼称する。
トランジスタ１１０は、領域３３１および領域３３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０４と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３８（Ｃ）、（Ｄ）に示す構成であってもよい。図３８（Ｃ）はトランジスタ１１１の上面図であり、図３８（Ｃ）に示す一点鎖線Ｌ１−Ｌ２方向の断面が図３８（Ｄ）に相当する。また、図３８（Ｃ）に示す一点鎖線Ｌ３−Ｌ４方向の断面が図３９（Ａ）に相当する。また、一点鎖線Ｌ１−Ｌ２方向をチャネル長方向、一点鎖線Ｌ３−Ｌ４方向をチャネル幅方向と呼称する。
トランジスタ１１１は、基板１１５と接する絶縁層１２０と、絶縁層１２０と接する酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂからなる積層と、当該積層と電気的に接続する導電層１４１および導電層１５１と、当該積層、導電層１４１および導電層１５１と接する酸化物半導体層１３０ｃと、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０と、当該積層、導電層１４１、導電層１５１、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０と接する絶縁層１７５と、絶縁層１７５と接する絶縁層１８０と、絶縁層１７５および絶縁層１８０に設けられた開口部を通じて導電層１４１および導電層１５１とそれぞれ電気的に接続する導電層１４２および導電層１５２を有する。また、必要に応じて絶縁層１８０、導電層１４２および導電層１５２に接する絶縁層（平坦化膜）などを有していてもよい。
トランジスタ１１１は、領域２３１および領域２３２において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域２３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点、ならびに導電層１４１および導電層１５１と絶縁層１６０との間に酸化物半導体層の一部（酸化物半導体層１３０ｃ）が介在している点を除き、トランジスタ１０５と同様の構成を有する。
また、本発明の一態様のトランジスタは、図３８（Ｅ）、（Ｆ）に示す構成であってもよい。図３８（Ｅ）はトランジスタ１１２の上面図であり、図３８（Ｅ）に示す一点鎖線Ｍ１−Ｍ２方向の断面が図３８（Ｆ）に相当する。また、図３８（Ｅ）に示す一点鎖線Ｍ３−Ｍ４方向の断面が図３９（Ａ）に相当する。また、一点鎖線Ｍ１−Ｍ２方向をチャネル長方向、一点鎖線Ｍ３−Ｍ４方向をチャネル幅方向と呼称する。
トランジスタ１１２は、領域３３１、領域３３２、領域３３４および領域３３５において酸化物半導体層１３０が二層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ）である点、領域３３３において酸化物半導体層１３０が三層（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）である点を除き、トランジスタ１０６と同様の構成を有する。
また、本発明の一態様のトランジスタは、図４０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示すチャネル長方向の断面図、ならびに図３９（Ｃ）、（Ｄ）に示すチャネル幅方向の断面図のように、酸化物半導体層１３０と基板１１５との間に導電層１７３を備えていてもよい。当該導電層を第２のゲート電極層（バックゲート）として用いることで、オン電流の増加や、しきい値電圧の制御を行うことができる。なお、図４０（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）に示す断面図において、導電層１７３の幅を酸化物半導体層１３０よりも短くしてもよい。さらに、導電層１７３の幅を導電層１７０の幅よりも短くしてもよい。
また、本発明の一態様のトランジスタは、図４１（Ａ）および図４１（Ｂ）に示す構成とすることもできる。図４１（Ａ）は上面図であり、図４１（Ｂ）は、図４１（Ａ）に示す一点鎖線Ｎ１−Ｎ２、および一点鎖線Ｎ３−Ｎ４に対応する断面図である。なお、図４１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図４１（Ａ）および図４１（Ｂ）に示すトランジスタ１１３は、基板１１５と、基板１１５上の絶縁層１２０と、絶縁層１２０上の酸化物半導体層１３０（酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃ）と、酸化物半導体層１３０に接し、間隔を開けて配置された導電層１４０および導電層１５０と、酸化物半導体層１３０ｃと接する絶縁層１６０と、絶縁層１６０と接する導電層１７０を有する。なお、酸化物半導体層１３０ｃ、絶縁層１６０および導電層１７０は、トランジスタ１１３上の絶縁層１９０に設けられた酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび絶縁層１２０に達する開口部に設けられている。
トランジスタ１１３の構成は、前述したその他のトランジスタの構成と比較して、ソース電極またはドレイン電極となる導電体とゲート電極となる導電体の重なる領域が少ないため、寄生容量を小さくすることができる。したがって、トランジスタ１１３は、高速動作を必要とする回路の要素として適している。トランジスタ１１３の上面は、図４１（Ｂ）に示すようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いて平坦化することが好ましいが、平坦化しない構成とすることもできる。
また、本発明の一態様のトランジスタにおける導電層１４０（ソース電極層）および導電層１５０（ドレイン電極層）は、図４２（Ａ）、（Ｂ）に示す上面図（酸化物半導体層１３０、導電層１４０および導電層１５０のみを図示）のように酸化物半導体層１３０の幅（ＷＯＳ）よりも導電層１４０および導電層１５０の幅（ＷＳＤ）が長く形成されていてもよいし、短く形成されていてもよい。ＷＯＳ≧ＷＳＤ（ＷＳＤはＷＯＳ以下）とすることで、ゲート電界が酸化物半導体層１３０全体にかかりやすくなり、トランジスタの電気特性を向上させることができる。また、図４２（Ｃ）に示すように、導電層１４０および導電層１５０が酸化物半導体層１３０と重なる領域のみに形成されていてもよい。
本発明の一態様のトランジスタ（トランジスタ１０１乃至トランジスタ１１３）では、いずれの構成においても、ゲート電極層である導電層１７０は、ゲート絶縁膜である絶縁層１６０を介して酸化物半導体層１３０のチャネル幅方向を電気的に取り囲み、オン電流が高められる。このようなトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｂを有するトランジスタ、ならびに酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを有するトランジスタにおいては、酸化物半導体層１３０を構成する二層または三層の材料を適切に選択することで酸化物半導体層１３０ｂに電流を流すことができる。酸化物半導体層１３０ｂに電流が流れることで、界面散乱の影響を受けにくく、高いオン電流を得ることができる。したがって、酸化物半導体層１３０ｂを厚くすることでオン電流が向上する場合がある。
以上の構成とすることで、トランジスタの電気特性を向上することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態２に示したトランジスタの構成要素について詳細を説明する。
基板１１５には、ガラス基板、石英基板、半導体基板、セラミックス基板、表面が絶縁処理された金属基板などを用いることができる。または、トランジスタやフォトダイオードが形成されたシリコン基板、および当該シリコン基板上に絶縁層、配線、コンタクトプラグとして機能を有する導電体等が形成されたものを用いることができる。なお、シリコン基板にｐ−ｃｈ型のトランジスタを形成する場合は、ｎ−型の導電型を有するシリコン基板を用いることが好ましい。または、ｎ−型またはｉ型のシリコン層を有するＳＯＩ基板であってもよい。また、シリコン基板に設けるトランジスタがｐ−ｃｈ型である場合は、トランジスタを形成する面の面方位は、（１１０）面であるシリコン基板を用いることが好ましい。（１１０）面にｐ−ｃｈ型トランジスタを形成することで、移動度を高くすることができる。
絶縁層１２０は、基板１１５に含まれる要素からの不純物の拡散を防止する役割を有するほか、酸化物半導体層１３０に酸素を供給する役割を担うことができる。したがって、絶縁層１２０は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。絶縁層１２０は、ＴＤＳ法で測定した酸素原子に換算した酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることが好ましい。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲とする。また、基板１１５が他のデバイスが形成された基板である場合、絶縁層１２０は、層間絶縁膜としての機能も有する。その場合は、表面が平坦になるようにＣＭＰ法等で平坦化処理を行うことが好ましい。
例えば、絶縁層１２０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどの酸化物絶縁膜、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの窒化物絶縁膜、またはこれらの混合材料を用いることができる。また、上記材料の積層であってもよい。
本実施の形態では、トランジスタが有する酸化物半導体層１３０が酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃを絶縁層１２０側から順に積んだ三層構造である場合を主として詳細を説明する。
なお、酸化物半導体層１３０が単層の場合は、本実施の形態に示す、酸化物半導体層１３０ｂに相当する層を用いればよい。
また、酸化物半導体層１３０が二層の場合は、本実施の形態に示す、酸化物半導体層１３０ａに相当する層および酸化物半導体層１３０ｂに相当する層を絶縁層１２０側から順に積んだ積層を用いればよい。この構成の場合、酸化物半導体層１３０ａと酸化物半導体層１３０ｂとを入れ替えることもできる。
また、酸化物半導体層１３０が四層以上である場合は、例えば、本実施の形態で説明する三層構造の酸化物半導体層１３０に対して他の酸化物半導体層を付加する構成とすることができる。
一例としては、酸化物半導体層１３０ｂには、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりも電子親和力（真空準位から伝導帯下端までのエネルギー）が大きい酸化物半導体を用いる。電子親和力は、真空準位と価電子帯上端とのエネルギー差（イオン化ポテンシャル）から、伝導帯下端と価電子帯上端とのエネルギー差（エネルギーギャップ）を差し引いた値として求めることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含み、例えば、伝導帯下端のエネルギーが酸化物半導体層１３０ｂよりも、０．０５ｅＶ、０．０７ｅＶ、０．１ｅＶ、０．１５ｅＶのいずれか以上であって、２ｅＶ、１ｅＶ、０．５ｅＶ、０．４ｅＶのいずれか以下の範囲で真空準位に近い酸化物半導体で形成することが好ましい。
このような構造において、導電層１７０に電界を印加すると、酸化物半導体層１３０のうち、伝導帯下端のエネルギーが最も小さい酸化物半導体層１３０ｂにチャネルが形成される。したがって、酸化物半導体層１３０ｂは半導体として機能する領域を有するといえるが、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは絶縁体または半絶縁体として機能する領域を有するともいえる。
また、酸化物半導体層１３０ａは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂと絶縁層１２０が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ａとの界面には界面準位が形成されにくくなる。該界面準位はチャネルを形成することがあるため、トランジスタのしきい値電圧が変動することがある。したがって、酸化物半導体層１３０ａを設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。また、当該トランジスタの信頼性を向上させることができる。
また、酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂを構成する金属元素を一種以上含んで構成されるため、酸化物半導体層１３０ｂとゲート絶縁膜（絶縁層１６０）が接した場合の界面と比較して、酸化物半導体層１３０ｂと酸化物半導体層１３０ｃとの界面ではキャリアの散乱が起こりにくくなる。したがって、酸化物半導体層１３０ｃを設けることにより、トランジスタの電界効果移動度を高くすることができる。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃには、例えば、Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆを酸化物半導体層１３０ｂよりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体層に生じることを抑制する機能を有する。すなわち、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃは、酸化物半導体層１３０ｂよりも酸素欠損が生じにくいということができる。
また、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃとして用いることのできる酸化物半導体は、少なくともＩｎもしくはＺｎを含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、Ｇａ、Ｓｎ、Ｈｆ、Ａｌ、またはＺｒ等がある。また、他のスタビライザーとしては、ランタノイドである、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ等がある。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化ガリウム、酸化亜鉛、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｌａ−Ｚｎ酸化物、Ｉｎ−Ｃｅ−Ｚｎ酸化物、Ｉｎ−Ｐｒ−Ｚｎ酸化物、Ｉｎ−Ｎｄ−Ｚｎ酸化物、Ｉｎ−Ｓｍ−Ｚｎ酸化物、Ｉｎ−Ｅｕ−Ｚｎ酸化物、Ｉｎ−Ｇｄ−Ｚｎ酸化物、Ｉｎ−Ｔｂ−Ｚｎ酸化物、Ｉｎ−Ｄｙ−Ｚｎ酸化物、Ｉｎ−Ｈｏ−Ｚｎ酸化物、Ｉｎ−Ｅｒ−Ｚｎ酸化物、Ｉｎ−Ｔｍ−Ｚｎ酸化物、Ｉｎ−Ｙｂ−Ｚｎ酸化物、Ｉｎ−Ｌｕ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ酸化物を用いることができる。
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味である。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。また、本明細書においては、Ｉｎ−Ｇａ−Ｚｎ酸化物で構成した膜をＩＧＺＯ膜とも呼ぶ。
また、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄから選ばれた一つの金属元素または複数の金属元素を示す。また、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃが、少なくともインジウム、亜鉛およびＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき、酸化物半導体層１３０ａをＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１３０ｂをＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、酸化物半導体層１３０ｃをＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１３０ｂにおいて、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であることが好ましい。
酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにおけるＺｎおよびＯを除いた場合において、ＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体層１３０ｂのＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃよりもインジウムの含有量を多くするとよい。酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、ＩｎがＭよりも多い組成となる酸化物はＩｎがＭと同等または少ない組成となる酸化物と比較して移動度が高くなる。そのため、酸化物半導体層１３０ｂにインジウムの含有量が多い酸化物を用いることで、高い電界効果移動度のトランジスタを実現することができる。
酸化物半導体層１３０ａの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、さらに好ましくは５ｎｍ以上２５ｎｍ以下とする。また、酸化物半導体層１３０ｂの厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１５０ｎｍ以下、さらに好ましくは１０ｎｍ以上１００ｎｍ以下とする。また、酸化物半導体層１３０ｃの厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上３０ｎｍ以下、さらに好ましくは３ｎｍ以上１５ｎｍ以下とする。また、酸化物半導体層１３０ｂは、酸化物半導体層１３０ｃより厚い方が好ましい。
酸化物半導体層をチャネルとするトランジスタに安定した電気特性を付与するためには、酸化物半導体層中の不純物濃度を低減し、酸化物半導体層を真性（ｉ型）または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体層のキャリア密度が、１×１０１９／ｃｍ３未満であること、１×１０１５／ｃｍ３未満であること、１×１０１３／ｃｍ３未満であること、あるいは１×１０８／ｃｍ３未満であり、１×１０−９／ｃｍ３以上であることを指す。
また、酸化物半導体層において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体層中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃの層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体層を真性または実質的に真性とするためには、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析で見積もられる水素濃度が、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下であって、１×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、窒素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であって、５×１０１６ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。
また、シリコンや炭素が高濃度で含まれると、酸化物半導体層の結晶性を低下させることがある。酸化物半導体層の結晶性を低下させないためには、シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満であり、１×１０１８ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。また、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満であって、６×１０１７ａｔｏｍｓ／ｃｍ３以上になる領域を有するように制御する。
また、上述のように高純度化された酸化物半導体層をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅あたりのオフ電流を数ｙＡ／μｍ乃至数ｚＡ／μｍにまで低減することが可能となる。
トランジスタのゲート絶縁膜としては、シリコンを含む絶縁膜が多く用いられるため、上記理由により酸化物半導体層のチャネルとなる領域は、本発明の一態様のトランジスタのようにゲート絶縁膜と接しない構造が好ましいということができる。また、ゲート絶縁膜と酸化物半導体層との界面にチャネルが形成される場合、該界面でキャリアの散乱が起こり、トランジスタの電界効果移動度が低くなることがある。このような観点からも、酸化物半導体層のチャネルとなる領域はゲート絶縁膜から離すことが好ましいといえる。
したがって、酸化物半導体層１３０を酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの積層構造とすることで、酸化物半導体層１３０ｂにチャネルを形成することができ、高い電界効果移動度および安定した電気特性を有したトランジスタを形成することができる。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃのバンド構造においては、伝導帯下端のエネルギーが連続的に変化する。これは、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃの組成が近似することにより、酸素が相互に拡散しやすい点からも理解される。したがって、酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、酸化物半導体層１３０ｃは組成が異なる層の積層体ではあるが、物性的に連続であるということもでき、図面において、当該積層体のそれぞれの界面は点線で表している。
主成分を共通として積層された酸化物半導体層１３０は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造（Ｕ Ｓｈａｐｅ Ｗｅｌｌ））が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された酸化物半導体層の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
例えば、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃにはＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：３、１：３：４、１：３：６、１：４：５、１：６：４または１：９：６、１：１０：１（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物、Ｇａ：Ｚｎ＝１０：１などのＧａ−Ｚｎ酸化物を用いることができる。また、酸化物半導体層１３０ｂにはＩｎ：Ｇａ：Ｚｎ＝１：１：１、２：１：３、５：５：６、３：１：２、４：２：３、または４：２：４．１（原子数比）などのＩｎ−Ｇａ−Ｚｎ酸化物などを用いることができる。なお、上記酸化物をスパッタターゲットとして成膜を行った場合、成膜される酸化物半導体層１３０ａ、酸化物半導体層１３０ｂ、および酸化物半導体層１３０ｃの原子数比は必ずしも同一とならず、プラスマイナス４０％程度の差を有する。
酸化物半導体層１３０における酸化物半導体層１３０ｂはウェル（井戸）となり、チャネルは酸化物半導体層１３０ｂに形成される。酸化物半導体層１３０は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
また、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃと、酸化シリコン膜などの絶縁層との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃがあることにより、酸化物半導体層１３０ｂと当該トラップ準位とを遠ざけることができる。
ただし、酸化物半導体層１３０ａおよび酸化物半導体層１３０ｃの伝導帯下端のエネルギーと、酸化物半導体層１３０ｂの伝導帯下端のエネルギーとの差が小さい場合、酸化物半導体層１３０ｂの電子が該エネルギー差を越えてトラップ準位に達することがある。電子がトラップ準位に捕獲されることで、絶縁層界面にマイナスの電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
酸化物半導体層１３０ａ、酸化物半導体層１３０ｂおよび酸化物半導体層１３０ｃには、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。また、ｃ軸に配向した結晶は歪曲に強く、フレキシブル基板を用いた半導体装置の信頼性を向上させることができる。
ソース電極層として作用する導電層１４０およびドレイン電極層として作用する導電層１５０には、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｍｎ、Ｎｄ、Ｓｃ、および当該金属材料の合金から選ばれた材料の単層、または積層を用いることができる。代表的には、特に酸素と結合しやすいＴｉや、後のプロセス温度が比較的高くできることなどから、融点の高いＷを用いることがより好ましい。また、低抵抗のＣｕやＣｕ−Ｍｎなどの合金と上記材料との積層を用いてもよい。トランジスタ１０５、トランジスタ１０６、トランジスタ１１１、トランジスタ１１２においては、例えば、導電層１４１および導電層１５１にＷ、導電層１４２および導電層１５２にＴｉとＡｌとの積層膜などを用いることができる。
上記材料は酸化物半導体層から酸素を引き抜く性質を有する。そのため、上記材料と接した酸化物半導体層の一部の領域では酸化物半導体層中の酸素が脱離し、酸素欠損が形成される。膜中に僅かに含まれる水素と当該酸素欠損が結合することにより当該領域は顕著にｎ型化する。したがって、ｎ型化した当該領域はトランジスタのソースまたはドレインとして作用させることができる。
また、導電層１４０および導電層１５０にＷを用いる場合には、窒素をドーピングしてもよい。窒素をドーピングすることで酸素を引き抜く性質を適度に弱めることができ、ｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。また、導電層１４０および導電層１５０をｎ型の半導体層との積層とし、ｎ型の半導体層と酸化物半導体層を接触させることによってもｎ型化した領域がチャネル領域まで拡大することを防ぐことができる。ｎ型の半導体層としては、窒素が添加されたＩｎ−Ｇａ−Ｚｎ酸化物、酸化亜鉛、酸化インジウム、酸化スズ、酸化インジウムスズなどを用いることができる。
ゲート絶縁膜として作用する絶縁層１６０には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層１６０は上記材料の積層であってもよい。なお、絶縁層１６０に、Ｌａ、Ｎ、Ｚｒなどを、不純物として含んでいてもよい。
また、絶縁層１６０の積層構造の一例について説明する。絶縁層１６０は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムおよび酸化アルミニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて、絶縁層１６０の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。
また、酸化物半導体層１３０と接する絶縁層１２０および絶縁層１６０は、窒素酸化物の放出量の少ない膜を用いることが好ましい。窒素酸化物の放出量の多い絶縁層と酸化物半導体が接した場合、窒素酸化物に起因する準位密度が高くなることがある。絶縁層１２０および絶縁層１６０には、例えば、窒素酸化物の放出量の少ない酸化窒化シリコン膜または酸化窒化アルミニウム膜等の酸化物絶縁層を用いることができる。
窒素酸化物の放出量の少ない酸化窒化シリコン膜は、ＴＤＳ法において、窒素酸化物の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、アンモニアの放出量は、膜の表面温度が５０℃以上６５０℃以下、好ましくは５０℃以上５５０℃以下の加熱処理による放出量とする。
絶縁層１２０および絶縁層１６０として、上記酸化物絶縁層を用いることで、トランジスタのしきい値電圧のシフトを低減することが可能であり、トランジスタの電気特性の変動を低減することができる。
ゲート電極層として作用する導電層１７０には、例えば、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ｒｕ、Ａｇ、Ｍｎ、Ｎｄ、Ｓｃ、ＴａおよびＷなどの導電膜を用いることができる。また、上記材料の合金や上記材料の導電性窒化物を用いてもよい。また、上記材料、上記材料の合金、および上記材料の導電性窒化物から選ばれた複数の材料の積層であってもよい。代表的には、タングステン、タングステンと窒化チタンの積層、タングステンと窒化タンタルの積層などを用いることができる。また、低抵抗のＣｕまたはＣｕ−Ｍｎなどの合金や上記材料とＣｕまたはＣｕ−Ｍｎなどの合金との積層を用いてもよい。本実施の形態では、導電層１７１に窒化タンタル、導電層１７２にタングステンを用いて導電層１７０を形成する。
絶縁層１７５には、水素を含む窒化シリコン膜または窒化アルミニウム膜などを用いることができる。実施の形態２に示したトランジスタ１０３、トランジスタ１０４、トランジスタ１０６、トランジスタ１０９、トランジスタ１１０、およびトランジスタ１１２では、絶縁層１７５として水素を含む絶縁膜を用いることで酸化物半導体層の一部をｎ型化することができる。また、窒化絶縁膜は水分などのブロッキング膜としての作用も有し、トランジスタの信頼性を向上させることができる。
また、絶縁層１７５としては酸化アルミニウム膜を用いることもできる。特に、実施の形態２に示したトランジスタ１０１、トランジスタ１０２、トランジスタ１０５、トランジスタ１０７、トランジスタ１０８、およびトランジスタ１１１では絶縁層１７５に酸化アルミニウム膜を用いることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、水素、水分などの不純物の酸化物半導体層１３０への混入防止、酸素の酸化物半導体層からの放出防止、絶縁層１２０からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体層中に拡散させることもできる。
また、絶縁層１７５上には絶縁層１８０が形成されていることが好ましい。当該絶縁層には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、当該絶縁層は上記材料の積層であってもよい。
ここで、絶縁層１８０は絶縁層１２０と同様に化学量論組成よりも多くの酸素を有することが好ましい。絶縁層１８０から放出される酸素は絶縁層１６０を経由して酸化物半導体層１３０のチャネル形成領域に拡散させることができることから、チャネル形成領域に形成された酸素欠損に酸素を補填することができる。したがって、安定したトランジスタの電気特性を得ることができる。
半導体装置を高集積化するにはトランジスタの微細化が必須である。一方、トランジスタの微細化によりトランジスタの電気特性が悪化することが知られており、特にチャネル幅が縮小するとオン電流が低下する。
本発明の一態様のトランジスタ１０７乃至トランジスタ１１２では、チャネルが形成される酸化物半導体層１３０ｂを覆うように酸化物半導体層１３０ｃが形成されており、チャネル形成層とゲート絶縁膜が接しない構成となっている。そのため、チャネル形成層とゲート絶縁膜との界面で生じるキャリアの散乱を抑えることができ、トランジスタのオン電流を大きくすることができる。
また、本発明の一態様のトランジスタでは、前述したように酸化物半導体層１３０のチャネル幅方向を電気的に取り囲むようにゲート電極層（導電層１７０）が形成されているため、酸化物半導体層１３０に対しては上面に垂直な方向からのゲート電界に加えて、側面に垂直な方向からのゲート電界が印加される。すなわち、チャネル形成層に対して全体的にゲート電界が印加されることになり実効チャネル幅が拡大するため、さらにオン電流を高められる。
また、本発明の一態様における酸化物半導体層１３０が二層または三層のトランジスタでは、チャネルが形成される酸化物半導体層１３０ｂを酸化物半導体層１３０ａ上に形成することで界面準位を形成しにくくする効果を有する。また、本発明の一態様における酸化物半導体層１３０が三層のトランジスタでは、酸化物半導体層１３０ｂを三層構造の中間に位置する層とすることで上下からの不純物混入の影響を排除できる効果などを併せて有する。そのため、上述したトランジスタのオン電流の向上に加えて、しきい値電圧の安定化や、Ｓ値（サブスレッショルド値）の低減をはかることができる。したがって、ゲート電圧ＶＧが０Ｖ時の電流を下げることができ、消費電力を低減させることができる。また、トランジスタのしきい値電圧が安定化することから、半導体装置の長期信頼性を向上させることができる。また、本発明の一態様のトランジスタは、微細化にともなう電気特性の劣化が抑えられることから、集積度の高い半導体装置の形成に適しているといえる。
本実施の形態で説明した金属膜、半導体膜、無機絶縁膜など様々な膜は、代表的にはスパッタ法やプラズマＣＶＤ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としては、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などがある。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、熱ＣＶＤ法では、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスをチャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入する。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入の繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、およびジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いることができる。これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを順次導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを順次導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを順次導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。
酸化物半導体層の成膜には、対向ターゲット式スパッタリング装置を用いることもできる。当該対向ターゲット式スパッタリング装置を用いた成膜法を、ＶＤＳＰ（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＳＰ）と呼ぶこともできる。
対向ターゲット式スパッタリング装置を用いて酸化物半導体層を成膜することによって、酸化物半導体層の成膜時におけるプラズマ損傷を低減することができる。そのため、膜中の酸素欠損を低減することができる。また、対向ターゲット式スパッタリング装置を用いることで低圧での成膜が可能となるため、成膜された酸化物半導体層中の不純物濃度（例えば水素、希ガス（アルゴンなど）、水など）を低減させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
以下では、本発明の一態様に用いることのできる酸化物半導体層の構造について説明する。
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４３（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４３（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４３（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４３（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４３（Ｅ）に示す。図４３（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４３（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４３（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図４４（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図４４（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図４４（Ｂ）および図４４（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４４（Ｄ）および図４４（Ｅ）は、それぞれ図４４（Ｂ）および図４４（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４４（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図４４（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図４４（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子間の結合距離が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４５（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４５（Ｂ）に示す。図４５（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４５（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図４５（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図４６に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４６（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４６（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４６（Ａ）および図４６（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４７は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４７より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４７より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４７より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、イメージセンサチップを収めたパッケージおよびモジュールの一例について説明する。当該イメージセンサチップには、本発明の一態様の撮像装置の構成を用いることができる。
図４８（Ａ）は、イメージセンサチップを収めたパッケージの上面側の外観斜視図である。当該パッケージは、イメージセンサチップ８５０を固定するパッケージ基板８１０、カバーガラス８２０および両者を接着する接着剤８３０等を有する。
図４８（Ｂ）は、当該パッケージの下面側の外観斜視図である。パッケージの下面には、半田ボールをバンプ８４０としたＢＧＡ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙ）の構成を有する。なお、ＢＧＡに限らず、ＬＧＡ（Ｌａｎｄ ｇｒｉｄ ａｒｒａｙ）やＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）などであってもよい。
図４８（Ｃ）は、カバーガラス８２０および接着剤８３０の一部を省いて図示したパッケージの斜視図であり、図４８（Ｄ）は、当該パッケージの断面図である。パッケージ基板８１０上には電極パッド８６０が形成され、電極パッド８６０およびバンプ８４０はスルーホール８８０およびランド８８５を介して電気的に接続されている。電極パッド８６０は、イメージセンサチップ８５０が有する電極とワイヤ８７０によって電気的に接続されている。
また、図４９（Ａ）は、イメージセンサチップをレンズ一体型のパッケージに収めたカメラモジュールの上面側の外観斜視図である。当該カメラモジュールは、イメージセンサチップ８５１を固定するパッケージ基板８１１、レンズカバー８２１、およびレンズ８３５等を有する。また、パッケージ基板８１１およびイメージセンサチップ８５１の間には撮像装置の駆動回路および信号変換回路などの機能を有するＩＣチップ８９０も設けられており、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）としての構成を有している。
図４９（Ｂ）は、当該カメラモジュールの下面側の外観斜視図である。パッケージ基板８１１の下面および４側面には、実装用のランド８４１が設けられるＱＦＮ（Ｑｕａｄ ｆｌａｔ ｎｏ− ｌｅａｄ ｐａｃｋａｇｅ）の構成を有する。なお、当該構成は一例であり、ＱＦＰ（Ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）や前述したＢＧＡ等であってもよい。
図４９（Ｃ）は、レンズカバー８２１およびレンズ８３５の一部を省いて図示したモジュールの斜視図であり、図４９（Ｄ）は、当該カメラモジュールの断面図である。ランド８４１の一部は電極パッド８６１として利用され、電極パッド８６１はイメージセンサチップ８５１およびＩＣチップ８９０が有する電極とワイヤ８７１によって電気的に接続されている。
イメージセンサチップを上述したような形態のパッケージに収めることでプリント基板等への実装が容易になり、イメージセンサチップを様々な半導体装置、電子機器に組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様に係る撮像装置、および当該撮像装置を含む電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図５０に示す。
図５０（Ａ）は監視カメラであり、筐体９５１、レンズ９５２、支持部９５３等を有する。当該監視カメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。なお、監視カメラとは慣用的な名称であり、用途を限定するものではない。例えば監視カメラとしての機能を有する機器はカメラ、またはビデオカメラとも呼ばれる。
図５０（Ｂ）はビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図５０（Ｃ）はデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、発光部９６７、レンズ９６５等を有する。当該デジタルカメラにおける画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図５０（Ｄ）は腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図５０（Ｅ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカー９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図５０（Ｅ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。当該携帯型ゲーム機における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
図５０（Ｆ）は携帯データ端末であり、筐体９１１、表示部９１２、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における画像を取得するための部品の一つとして本発明の一態様の撮像装置を備えることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
２０ 画素回路
２１ 画素アレイ
２１ａ 画素アレイ
２１ｂ 画素アレイ
２１ｄ 画素アレイ
２１ｈ 画素アレイ
２１ｑ 画素アレイ
２２ 回路
２３ 回路
２４ 回路
２５ 回路
２６ 周辺回路
２６ａ 周辺回路
２６ｂ 周辺回路
２６ｄ 周辺回路
２６ｈ 周辺回路
２６ｑ 周辺回路
２７ 回路
２８ 回路
２９ 回路
３１ 層
３２ 層
４１ トランジスタ
４２ トランジスタ
４３ トランジスタ
４４ トランジスタ
４５ トランジスタ
４６ トランジスタ
４７ トランジスタ
４８ トランジスタ
５１ コンパレータ回路
５２ コンパレータ回路
５３ 論理和回路
５４ ラッチ回路
５５ ラッチ回路
５６ カウンター回路
５７ａ バッファ回路
５７ｂ バッファ回路
６１ 配線
６２ 配線
６３ 配線
６４ 配線
６５ 配線
６６ 配線
６７ 配線
７１ 配線
７１ａ 導電層
７１ｂ 導電層
７２ 配線
７３ 配線
７４ 配線
７５ 配線
７６ 配線
７７ 配線
８０ 絶縁層
８１ 導電体
８２ 絶縁層
８２ａ 絶縁層
８２ｂ 絶縁層
８３ 絶縁層
８８ 配線
９１ 配線
９２ 配線
９３ 配線
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
１１０ トランジスタ
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１５ 基板
１２０ 絶縁層
１３０ 酸化物半導体層
１３０ａ 酸化物半導体層
１３０ｂ 酸化物半導体層
１３０ｃ 酸化物半導体層
１４０ 導電層
１４１ 導電層
１４２ 導電層
１５０ 導電層
１５１ 導電層
１５２ 導電層
１６０ 絶縁層
１７０ 導電層
１７１ 導電層
１７２ 導電層
１７３ 導電層
１７５ 絶縁層
１８０ 絶縁層
１９０ 絶縁層
２３１ 領域
２３２ 領域
２３３ 領域
３３１ 領域
３３２ 領域
３３３ 領域
３３４ 領域
３３５ 領域
４００ 記憶素子アレイ
４０１ 回路
４０２ 回路
４０３ 回路
４０４ 回路
４０５ 回路
４０６ 回路
４０７ 回路
４０８ 回路
４０９ 回路
５６１ 光電変換層
５６２ 透光性導電層
５６３ 半導体層
５６４ 半導体層
５６５ 半導体層
５６６ 電極
５６６ａ 導電層
５６６ｂ 導電層
５６７ 隔壁
５６８ 正孔注入阻止層
５６９ 電子注入阻止層
６００ シリコン基板
６１０ トランジスタ
６２０ トランジスタ
６５０ 活性層
６６０ シリコン基板
７０１ 回路
７０２ 回路
７０３ 回路
８１０ パッケージ基板
８１１ パッケージ基板
８２０ カバーガラス
８２１ レンズカバー
８３０ 接着剤
８３５ レンズ
８４０ バンプ
８４１ ランド
８５０ イメージセンサチップ
８５１ イメージセンサチップ
８６０ 電極パッド
８６１ 電極パッド
８７０ ワイヤ
８７１ ワイヤ
８８０ スルーホール
８８５ ランド
８９０ ＩＣチップ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイク
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９０９ カメラ
９１１ 筐体
９１２ 表示部
９１９ カメラ
９３１ 筐体
９３２ 表示部
９３３ リストバンド
９３５ ボタン
９３６ 竜頭
９３９ カメラ
９５１ 筐体
９５２ レンズ
９５３ 支持部
９６１ 筐体
９６２ シャッターボタン
９６３ マイク
９６５ レンズ
９６７ 発光部
９７１ 筐体
９７２ 筐体
９７３ 表示部
９７４ 操作キー
９７５ レンズ
９７６ 接続部
１１００ 層
１２００ 層
１４００ 層
１５００ 回折格子
１６００ 層
２５００ 絶縁層
２５１０ 遮光層
２５２０ 有機樹脂層
２５３０ カラーフィルタ
２５３０ａ カラーフィルタ
２５３０ｂ カラーフィルタ
２５３０ｃ カラーフィルタ
２５４０ マイクロレンズアレイ
２５５０ 光学変換層
２５６０ 絶縁層

Claims (6)

  1. 画素と、第１の回路と、第２の回路と、第３の回路と、を有する撮像装置であって、
    前記画素は前記第１の回路と電気的に接続され、
    前記第１の回路は前記第２の回路と電気的に接続され、
    前記第２の回路は前記第３の回路と電気的に接続され、
    前記画素は電荷蓄積部に保持された第１の電位を出力する機能を有し、
    前記画素は前記電荷蓄積部に保持された第２の電位を出力する機能を有し、
    前記第１の電位は第１のフレームの撮像データと第２のフレームの撮像データとの差分データに相当し、
    前記第２の電位は前記電荷蓄積部を初期化した時のデータに相当し、
    前記第１の回路は前記第１の電位と前記第２の電位の差分の絶対値を基準電位に対して加算、または減算した第３の電位を出力する機能を有し、
    前記第２の回路は前記第３の電位をｎビット（ｎは１以上の自然数）の第１のデジタルデータに変換する機能を有し、
    前記第２の回路は前記第３の電位の前記基準電位に対する大小関係を１ビットの第２のデジタルデータに変換する機能を有し、
    前記第２の回路は前記第１のデジタルデータおよび前記第２のデジタルデータを組み合わせたｎ＋１ビットのデジタルデータを出力する機能を有し、
    前記第３の回路は前記ｎ＋１ビットのデジタルデータを圧縮して記憶する機能を有する撮像装置。
  2. 請求項１において、
    前記第２の回路は、第１のコンパレータ回路と、第２のコンパレータ回路と、論理和回路と、第１のラッチ回路と、第２のラッチ回路と、カウンター回路と、第１の配線と、第２の配線と、第３の配線と、第１乃至第ｎ＋１（ｎは１以上の自然数）のバッファ回路と、を有し、
    前記第１のコンパレータ回路は第１の入力端子、第２の入力端子および第１の出力端子を有し、
    前記第２のコンパレータ回路は第３の入力端子、第４の入力端子および第２の出力端子を有し、
    前記論理和回路は第５の入力端子、第６の入力端子および第３の出力端子を有し、
    前記第１のラッチ回路は第７の入力端子、第８の入力端子および第４の出力端子を有し、
    前記第２のラッチ回路は第９の入力端子、第１０の入力端子および第５の出力端子を有し、
    前記カウンター回路は第１１の入力端子、第１２の入力端子およびｎ個の第６の出力端子を有し、
    前記第１の配線は第１の基準電位を供給することができ、
    前記第２の配線は第２の基準電位を供給することができ、
    前記第３の配線はクロック信号を供給することができ、
    前記第１の入力端子は前記第１の回路と電気的に接続され、
    前記第２の入力端子は前記第１の配線と電気的に接続され、
    前記第３の入力端子は前記第２の配線と電気的に接続され、
    前記第４の入力端子は前記第２の回路と電気的に接続され、
    前記第１の出力端子は前記第５の入力端子と電気的に接続され、
    前記第１の出力端子は前記第７の入力端子と電気的に接続され、
    前記第２の出力端子は前記第６の入力端子と電気的に接続され、
    前記第８の入力端子は前記第３の配線と電気的に接続され、
    前記第４の出力端子は前記第９の入力端子と電気的に接続され、
    前記第１０の入力端子は前記第３の出力端子と電気的に接続され、
    前記第５の出力端子は前記第ｎ＋１のバッファ回路の入力端子と電気的に接続され、
    前記第１１の入力端子は前記第３の出力端子と電気的に接続され、
    前記第１２の入力端子は前記第３の配線と電気的に接続され、
    前記ｎ個の第６の出力端子のそれぞれは前記第１乃至第ｎのバッファ回路の入力端子のそれぞれと電気的に接続されている撮像装置。
  3. 請求項１または２において、
    前記第３の回路は記憶素子アレイと、第４の回路と、第５の回路と、第６の回路と、第７の回路、第８の回路と、第９の回路と、第１０の回路と、第１１の回路と、第１２の回路と、第１３の回路と、第１４の回路と、第１５の回路と、を有し、
    前記第４の回路は入力されたデジタルデータを符号化処理する機能を有し、
    前記第５の回路は符号化したデジタルデータを一時的に記憶する機能を有し、
    前記第６の回路は複数ビットのデジタルデータを１ビットのデジタルデータに分割する機能を有し、
    前記第７の回路は書き込み用の行デコーダとしての機能を有し、
    前記第８の回路は書き込み用の列デコーダとしての機能を有し、
    前記第９の回路は読み出し用の行デコーダとしての機能を有し、
    前記第１０の回路は読み出し用の列デコーダとしての機能を有し、
    前記第１１の回路は前記記憶素子アレイの書き込みアドレスを制御する機能を有し、
    前記第１２の回路は前記記憶素子アレイの読み出しアドレスを制御する機能を有し、
    前記第１３の回路は前記第４の回路および前記第５の回路で指定されるアドレスの差に相当するデジタルデータを算出する機能を有し、
    前記第１４の回路は前記デジタルデータをアナログ電位に変換する機能を有し、
    前記第１５の回路は前記アナログ電位に応じて周波数の異なるクロック信号を生成する機能を有する撮像装置。
  4. 請求項１乃至３のいずれか一において、
    前記画素は、光電変換素子を有し、
    前記光電変換素子は、光電変換層にセレンまたはセレンを含む化合物を有する撮像装置。
  5. 請求項１乃至４のいずれか一に記載の撮像装置と、レンズと、を有するモジュール。
  6. 請求項１乃至５のいずれか一に記載の撮像装置と、表示装置と、を有する電子機器。
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