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JP6670672B2 - エッチング方法 - Google Patents

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Description

本発明の実施形態は、エッチング方法に関するものである。
従来から、窒化シリコンのエッチング方法が研究されている。特許文献1は、基板上の窒化物層を異方性エッチングする方法であって、水素リッチのハイドロフルオロカーボン,オキシダント、およびカーボン・ソースを含むガスでエッチングする方法を開示している。
特許文献2は、フルオロカーボンに由来するフッ素ラジカルを利用して、孔の深い位置における窒化シリコンをエッチングする方法を開示している。特許文献3は、CH、CHF又はCHFを用いて、窒化シリコンをエッチングする方法を開示している。
特開平11−260798号公報 特開2002−319574号公報 特開平10−303187号公報
しかしながら、従来のエッチング方法においては、窒化シリコンの選択エッチング性が十分ではないという課題がある。
本発明は、このような課題に鑑みてなされたものであり、窒化シリコンを高い選択性でエッチングできるエッチング方法を提供することを目的とする。
上述の課題を解決するため、第1のエッチング方法は、窒化シリコン領域と、前記窒化シリコン領域と異なる組成を有するシリコン含有領域と、を備える被処理体を、処理容器内に収容し、前記窒化シリコン領域を選択的にエッチングする方法であって、前記処理容器内においてハイドロフルオロカーボンガスを含む処理ガスのプラズマを生成して、前記窒化シリコン領域及び前記シリコン含有領域上にハイドロフルオロカーボンを含む堆積物を形成する第1工程と、前記堆積物をスパッタし、前記堆積物に含まれるハイドロフルオロカーボンのラジカルによって、前記窒化シリコン領域をエッチングする第2工程と、を備え、前記第1工程において、前記窒化シリコン領域上に形成される前記堆積物の堆積量は前記シリコン含有領域上に形成される前記堆積物の堆積量よりも少なく、前記第1工程及び前記第2工程を交互に繰り返す。
第1工程で形成されたハイドロフルオロカーボン由来の堆積物の量は、窒化シリコン領域上では、これとは異なる組成のシリコン含有領域上よりも少なめである。第2工程において当該堆積物にラジカルを与えると、窒化シリコン領域がエッチングされる。したがって、第1工程及び第2工程を交互に繰り返すことにより、窒化シリコン領域は、シリコン含有領域に対して、高い選択性でエッチングされる。
第2のエッチング方法においては、前記シリコン含有領域は、SiC、SiOC、SiON、SiCN、SiOCN及びSiOからなる群から選択される少なくとも1種のシリコン化合物を含む。これらのシリコン含有物は、窒化シリコンに比べて、ハイドロフルオロカーボン由来の堆積物の量が多くなり、窒化シリコンの選択エッチング性が十分に確保できる。
第3のエッチング方法においては、前記ハイドロフルオロカーボンガスは、CHF、CH、CHFからなる群から選択される少なくとも1種のガスを含む。これらのハイドロフルオロカーボンガスは、窒化シリコン領域の表面上では、他の材料に比べて堆積量が少ないため、窒化シリコン領域が十分にエッチングできる。
第4のエッチング方法は、前記窒化シリコン領域のエッチング量が、前記シリコン含有領域のエッチング量の5倍以上となるように、前記第1工程の期間と、前記第2工程の期間との比率を設定する。この場合、十分に高い選択比で、窒化シリコンをエッチングできるので、従来は形成できなかった深い穴や深い溝構造なども容易に形成できる。
第5のエッチング方法においては、前記第2工程は、希ガスのプラズマに前記堆積物を晒すことで、前記堆積物に含まれるハイドロフルオロカーボンのラジカルを発生させる。希ガスのプラズマが、堆積物に晒されると、希ガス原子のイオンが堆積物に衝突し、堆積物からハイドロフルオロカーボンのラジカルが発生し、堆積時の窒化シリコンの表面状態と、発生したラジカルに依存して、窒化シリコン領域がエッチングされる。
第6のエッチング方法においては、前記処理ガスは、実質的に酸素を含まない。この場合、酸素を含んだ場合と比較して、表面酸化されないので、材料差による前記堆積膜の差が出やすくなる。なお、実質的に酸素を含まないとは、意図的に処理ガス内に酸素を導入しないという意味であり、処理ガス内の酸素ガス濃度が2.0×10−10mol/cm以下(真空度0.025T(3.3Pa)、20%が酸素である空気を減圧した場合の酸素ガス濃度を計算)の場合を意味するものとする。
以上説明したように、本発明のエッチング方法によれば、窒化シリコン領域を高い選択性でエッチングすることができる。
一実施形態に係るエッチング処理対象の説明図である。 一実施形態に係るプラズマ処理装置を示す図である。 スパッタ時間(秒)とエッチング量(nm)の関係を示すグラフである。 スパッタ時間(秒)とエッチング量(nm)の関係を示すグラフである。 スパッタ時間(秒)とエッチング量(nm)の関係を示すグラフである。 スパッタ時間(秒)とエッチング量(nm)の関係を示すグラフである。 処理対象の縦断面構成を示す図である。 エッチング処理開始後の処理対象の縦断面構成を説明するための図である。 各種条件による堆積量(nm)の変化を説明するためのグラフである。 各種条件による堆積厚の比率(btm/top)の変化を説明するためのグラフである。 各種条件による堆積量(nm)の変化を説明するためのグラフである。 各種条件による堆積厚の比率(btm/top)の変化を説明するためのグラフである。
以下、図面を参照して種々の実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
図1は、一実施形態に係るエッチング処理対象の説明図である。
図1(a)は、基板SB上に、3つの層が形成されている状態を示している。すなわち、被処理体は、基板SB上に、第1領域R1、第2領域R2、第3領域R3を備えており、これらは互いに組成の異なるシリコン含有領域である。基板SBの材料は、特に限定されるものではないが、本例では、Siであるとする。また、第1領域R1は窒化シリコン領域(SiNx)(xは適当な数)、第2領域R2はSiCN領域、第3領域R3はSiC領域であるとする。
図1(b)は、エッチングの第1工程を説明する図であり、第1領域R1、第2領域R2、第3領域R3上に、堆積物DPが堆積している状態を示している。堆積物DPは、ハイドロフルオロカーボンガス(CHF、CH、又は、CHF)を含む処理ガスのプラズマに、これらの領域が晒されることで、各領域の表面上に形成される。なお、この図は、第1〜第3領域上の堆積物を説明するための図であるため、この構造で、プラズマ処理を実行した場合に、基板SB上に形成される堆積物については記載を省略している。堆積物DPを形成するためには、まず、被処理体を、処理容器内に収容し、次に、処理容器内においてハイドロフルオロカーボンガスを含む処理ガスのプラズマを生成することで、第1領域R1、第2領域R2及び第3領域R3の表面を、当該プラズマに晒す。この堆積工程において、窒化シリコンからなる第1領域R1上には、他の領域に比べて堆積物の厚みが薄くなる。また、SiCNからなる第2領域R2上の堆積物DPの厚みは、SiCからなる第3領域R3上の堆積物DPの厚みよりも薄くなる。
次に、希ガスによるスパッタが行われる。
図1(c)は、エッチングの第2工程を説明する図であり、希ガス(好適にはArであるが、He,Ne、Kr、Xe、Rnも採用可能)による表面のスパッタによって、堆積物DPの一部及び第1領域R1の表層領域が除去された状態を示している。第2工程では、希ガスのプラズマに堆積物DPを晒すことで、堆積物DPに含まれるハイドロフルオロカーボンのラジカルを発生させる。希ガスのプラズマが、堆積物DPに晒されると、希ガス原子のイオンが堆積物DPに衝突し、堆積物DPからハイドロフルオロカーボンのラジカルが発生し、堆積時の第1領域R1(窒化シリコン)の表面状態と、発生したラジカルに依存して、第1領域R1がエッチングされる。なお、希ガスのプラズマは、堆積物DPの表面をスパッタするので、堆積物DPの厚みは減少する。
以後、前記第1工程及び前記第2工程を交互に繰り返すことで、第1領域R1が選択的にエッチングされていく。
以上のように、本実施形態のエッチング方法は、窒化シリコン領域(第1領域R1)と、窒化シリコン領域と異なる組成を有するシリコン含有領域(第2領域R2、第3領域R3)と、を備える被処理体を、処理容器内に収容し、第1領域R1を選択的にエッチングする方法であって、処理容器内においてハイドロフルオロカーボンガスを含む処理ガスのプラズマを生成することで、第1領域R1、第2領域R2及び第3領域R3上にハイドロフルオロカーボンを含む堆積物DPを形成する第1工程と、堆積物DPに含まれるハイドロフルオロカーボンのラジカルによって、第1領域R1をエッチングする第2工程と、を備え、第1工程及び前記第2工程を交互に繰り返す。
第1工程で形成されたハイドロフルオロカーボン由来の堆積物DPの量は、第1領域(窒化シリコン領域)上では、これとは異なる組成のシリコン含有領域上よりも少なめである。第2工程において堆積物DPにラジカルを与えると、第1領域R1がエッチングされる。したがって、第1工程及び第2工程を交互に繰り返すことにより、窒化シリコン領域は、他のシリコン含有領域に対して、高い選択性でエッチングされることになる。
また、上記エッチング方法においては、第2領域R2又は第3領域R3を構成するシリコン含有領域は、SiC、SiOC、SiON、SiCN、SiOCN及びSiOからなる群から選択される少なくとも1種のシリコン化合物を含むことができる。後述のように、これらのシリコン含有物は、窒化シリコンに比べて、ハイドロフルオロカーボン由来の堆積物DPの量が多くなるので、窒化シリコンの選択エッチング性を十分に確保することができる。
また、ハイドロフルオロカーボンガスは、CHF、CH、CHFからなる群から選択される少なくとも1種のガスを含む。これらのハイドロフルオロカーボンガスは、窒化シリコン領域の表面上では、他の材料に比べて堆積量が少ないため、窒化シリコン領域が十分にエッチングできる。
処理容器内の圧力を30mT(4.0Pa)、プラズマ処理装置の上部電極に250Wを印加し、上部直流電圧を0V,基板温度を60℃とし、処理ガスとしてArガス(1000sccm)とハイドロフルオロカーボンガス(CHF(25sccm))を採用した場合、第1領域R1、第2領域R2及び第3領域R3上の堆積物DPの堆積量の比率は、1:3:5となった。同一の条件で、ハイドロフルオロカーボンガスとしてCHFを採用した場合、第1領域R1の堆積量と、第3領域R3上の堆積量は、例えば、60℃においては、それぞれ1:4となった。なお、CHFを採用した場合に、形成された堆積物とその直下の材料は、第2工程におけるArスパッタにより、異なるエッチング速度で、スパッタ時間の経過と共に削られていく。この場合、SiOが最も削られやすく、続いて、SiNx、SiCの順番で削られる。
次に、処理容器を有するプラズマ処理装置について説明する。
図2は、一実施形態に係るプラズマ処理装置を示す図である。図2に示すプラズマ処理装置10は、容量結合型プラズマエッチング装置であり、略円筒状の処理容器12を備えている。処理容器12の内壁面は、例えば、陽極酸化処理されたアルミニウムから構成されている。この処理容器12は保安接地されている。
処理容器12の底部上には、略円筒状の支持部14が設けられている。支持部14は、例えば、絶縁材料から構成されている。支持部14は、処理容器12内において、処理容器12の底部から鉛直方向に延在している。また、処理容器12内には、載置台PDが設けられている。載置台PDは、支持部14によって支持されている。
載置台PDは、その上面においてウエハWを保持する。載置台PDは、下部電極LE及び静電チャックESCを有している。下部電極LEは、第1プレート18a及び第2プレート18bを含んでいる。第1プレート18a及び第2プレート18bは、例えばアルミニウムといった金属から構成されており、略円盤形状をなしている。第2プレート18bは、第1プレート18a上に設けられており、第1プレート18aに電気的に接続されている。
第2プレート18b上には、静電チャックESCが設けられている。静電チャックESCは、導電膜である電極を一対の絶縁層又は絶縁シート間に配置した構造を有している。静電チャックESCの電極には、直流電源22がスイッチ23を介して電気的に接続されている。この静電チャックESCは、直流電源22からの直流電圧により生じたクーロン力等の静電力によりウエハWを吸着する。これにより、静電チャックESCは、ウエハWを保持することができる。
第2プレート18bの周縁部上には、ウエハWのエッジ及び静電チャックESCを囲むようにフォーカスリングFRが配置されている。フォーカスリングFRは、エッチングの均一性を向上させるために設けられている。フォーカスリングFRは、エッチング対象の膜の材料によって適宜選択される材料から構成されており、例えば、石英から構成され得る。
第2プレート18bの内部には、冷媒流路24が設けられている。冷媒流路24は、温調機構を構成している。冷媒流路24には、処理容器12の外部に設けられたチラーユニットから配管26aを介して冷媒が供給される。冷媒流路24に供給された冷媒は、配管26bを介してチラーユニットに戻される。このように、冷媒流路24には、冷媒が循環するよう、供給される。この冷媒の温度を制御することにより、静電チャックESCによって支持されたウエハWの温度が制御される。
また、プラズマ処理装置10には、ガス供給ライン28が設けられている。ガス供給ライン28は、伝熱ガス供給機構からの伝熱ガス、例えばHeガスを、静電チャックESCの上面とウエハWの裏面との間に供給する。
また、プラズマ処理装置10は、上部電極30を備えている。上部電極30は、載置台PDの上方において、当該載置台PDと対向配置されている。下部電極LEと上部電極30とは、互いに略平行に設けられている。これら上部電極30と下部電極LEとの間には、ウエハWにプラズマ処理を行うための処理空間Sが提供されている。
上部電極30は、絶縁性遮蔽部材32を介して、処理容器12の上部に支持されている。一実施形態では、上部電極30は、載置台PDの上面、即ち、ウエハ載置面からの鉛直方向における距離が可変であるように構成され得る。上部電極30は、電極板34及び電極支持体36を含み得る。電極板34は処理空間Sに面しており、当該電極板34には複数のガス吐出孔34aが設けられている。この電極板34は、一実施形態では、シリコンから構成されている。
電極支持体36は、電極板34を着脱自在に支持するものであり、例えばアルミニウムといった導電性材料から構成され得る。この電極支持体36は、水冷構造を有し得る。電極支持体36の内部には、ガス拡散室36aが設けられている。このガス拡散室36aからは、ガス吐出孔34aに連通する複数のガス通流孔36bが下方に延びている。また、電極支持体36には、ガス拡散室36aに処理ガスを導くガス導入口36cが形成されており、このガス導入口36cには、ガス供給管38が接続されている。
ガス供給管38には、バルブ群42及び流量制御器群44を介して、ガスソース群40が接続されている。ガスソース群40は、ハイドロフルオロカーボンガスのソース、希ガスのソースいった複数のガスソースを含んでいる。ガスソース群は、必要に応じて、酸素(O)ガスを設定することもできる。ハイドロフルオロカーボンガスは、例えば、CHF、CH、及び、CHFのうち少なくとも一種を含むガスである。また、希ガスは、Arガス、Heガスといった種々の希ガスのうち少なくとも一種を含むガスである。
バルブ群42は複数のバルブを含んでおり、流量制御器群44はマスフローコントローラといった複数の流量制御器を含んでいる。ガスソース群40の複数のガスソースはそれぞれ、バルブ群42の対応のバルブ及び流量制御器群44の対応の流量制御器を介して、ガス供給管38に接続されている。
また、プラズマ処理装置10では、処理容器12の内壁に沿ってデポシールド46が着脱自在に設けられている。デポシールド46は、支持部14の外周にも設けられている。デポシールド46は、処理容器12にエッチング副生物(デポ)が付着することを防止するものであり、アルミニウム材にY等のセラミックスを被覆することにより構成され得る。
処理容器12の底部側、且つ、支持部14と処理容器12の側壁との間には排気プレート48が設けられている。排気プレート48は、例えば、アルミニウム材にY等のセラミックスを被覆することにより構成され得る。この排気プレート48の下方、且つ、処理容器12には、排気口12eが設けられている。排気口12eには、排気管52を介して排気装置50が接続されている。排気装置50は、ターボ分子ポンプなどの真空ポンプを有しており、処理容器12内の空間を所望の真空度まで減圧することができる。また、処理容器12の側壁にはウエハWの搬入出口12gが設けられており、この搬入出口12gはゲートバルブ54により開閉可能となっている。
また、プラズマ処理装置10は、第1の高周波電源62及び第2の高周波電源64を更に備えている。第1の高周波電源62は、プラズマ生成用の第1の高周波電力を発生する電源であり、27〜100MHzの周波数、一例においては40MHzの高周波電力を発生する。第1の高周波電源62は、整合器66を介して下部電極LEに接続されている。整合器66は、第1の高周波電源62の出力インピーダンスと負荷側(下部電極LE側)の入力インピーダンスを整合させるための回路である。
第2の高周波電源64は、ウエハWにイオンを引き込むための第2の高周波電力、即ち高周波バイアス電力を発生する電源であり、400kHz〜40MHzの範囲内の周波数、一例においては13MHzの高周波バイアス電力を発生する。第2の高周波電源64は、整合器68を介して下部電極LEに接続されている。整合器68は、第2の高周波電源64の出力インピーダンスと負荷側(下部電極LE側)の入力インピーダンスを整合させるための回路である。
また、プラズマ処理装置10は、直流電源70を更に備えている。直流電源70は、上部電極30に接続されている。直流電源70は、負の直流電圧を発生し、当該直流電圧を上部電極30に与えることが可能である。直流電源70に負の直流電圧が与えられると、処理空間Sに存在する正イオンが、電極板34に衝突する。これにより、電極板34から二次電子及び/又はシリコンが放出される。
また、一実施形態においては、プラズマ処理装置10は、制御部Cntを更に備え得る。この制御部Cntは、プロセッサ、記憶部、入力装置、表示装置等を備えるコンピュータであり、プラズマ処理装置10の各部を制御する。この制御部Cntでは、入力装置を用いて、オペレータがプラズマ処理装置10を管理するためにコマンドの入力操作等を行うことができ、また、表示装置により、プラズマ処理装置10の稼働状況を可視化して表示することができる。さらに、制御部Cntの記憶部には、プラズマ処理装置10で実行される各種処理をプロセッサにより制御するための制御プログラムや、処理条件に応じてプラズマ処理装置10の各部に処理を実行させるためのプログラム、即ち、処理レシピが格納される。
上述の第1工程は、例えば、基板としてSiウエハWを用い、ガスソース群40から、流量制御器群44、バルブ群42、ガス供給管38を介して、上述のハイドロフルオロカーボンガスを処理容器12内に供給し、第1の高周波電源62からの高周波電力を下部電極LEに供給する。また。第2の高周波電源64からの高周波バイアス電力を下部電極LEに供給する。
また、第1工程では、排気装置50によって処理容器12内の空間の圧力が所定の圧力に設定される。例えば、処理容器12内の空間の圧力は、20mTorr(2.666Pa)〜50mTorr(6.666Pa)の範囲内の圧力に設定される。さらに、第1工程では、上部電極30と載置台PDの上面との間の距離が、20mm〜50mmの範囲内の距離に設定される。これにより、処理容器12内において処理ガスのプラズマが生成され、載置台PD上に載置されたウエハWが当該プラズマに晒される。なお、第1工程では、上部電極30に直流電源70からの負の直流電圧が印加されてもよい。また、第1工程の実行時のプラズマ処理装置10の各部の動作は、制御部Cntによって制御され得る。
第1工程では、初期的には第1領域R1〜第3領域R3に、ハイドロフルオロカーボンに由来する原子及び/又は分子の活性種、例えば、フッ素及び/又はハイドロフルオロカーボンの活性種が衝突する。これにより、第1工程では、第1領域R1上に堆積物DPが堆積する。この堆積物DPの膜厚は、第1工程の実行時間の経過につれて増加する。第1工程において、第1領域R1の表層状態は、多少変質したものとなる。
また、第1工程の処理ガスは、実質的に酸素を含まない。この場合、酸素を含んだ場合と比較して、表面酸化されないので、材料差による前記堆積膜の差が出やすくなる。なお、実質的に酸素を含まないとは、意図的に処理ガス内に酸素を導入しないという意味であり、処理ガス内の酸素ガス濃度が2.0×10−10mol/cm以下(真空度0.025T(3.3Pa)、20%が酸素である空気を減圧した場合の酸素ガス濃度を計算)の場合を意味するものとする。
第2工程では、希ガスとしてArを用い、これによるプラズマを発生させて、堆積物DPのスパッタを行う。堆積物DPに含まれるハイドロフルオロカーボンのラジカルにより第1領域R1がエッチングされる。第2工程では、第1工程の処理後のウエハWが、希ガスのプラズマに晒される。この第2工程の処理時間と第1工程の処理時間は任意に設定され得る。一実施形態においては、第1工程の処理時間と第2工程の処理時間の合計において第1工程の処理時間が占める割合は、5%〜30%の範囲内の割合に設定され得る。
プラズマ処理装置10を用いて第2工程を実施する場合には、ガスソース群40から希ガスが供給される。また、第2工程では、SiNx上に前記堆積物が残っている状態ならば希ガスに加えて酸素ガス(Oガス)を供給することも可能である。また、第2工程では、第1の高周波電源62からの高周波電力が下部電極LEに供給される。また、工程ST2では、第2の高周波電源64からの高周波バイアス電力が下部電極LEに供給され得る。例えば、処理容器12内の空間の圧力は、20mTorr(2.666Pa)〜50mTorr(6.666Pa)の範囲内の圧力に設定される。さらに、工程ST2では、上部電極30と載置台PDの上面との間の距離が、20mm〜50mmの範囲内の距離に設定される。これにより、処理容器12内において希ガスのプラズマが生成され、載置台PD上に載置されたウエハWが当該プラズマに晒される。なお、第2工程では、上部電極30に直流電源70からの負の直流電圧が印加されてもよい。また、第2工程の実行時のプラズマ処理装置10の各部の動作は、制御部Cntによって制御され得る。
第2工程では、希ガス原子の活性種、例えば、希ガス原子のイオンが、堆積物DPに衝突する。堆積物DP中のハイドロフルオロカーボンラジカルが、第1領域R1のエッチングを進行させる。また、この第2工程により、第1領域R1上の堆積物DPの膜厚が減少する。また、第2工程では、第2領域R2、第3領域R3上の堆積物DPの膜厚も減少する。
上記のエッチング方法では、第2工程の実行の後、再び、第1工程が実行される。先の第2工程の実行によって堆積物DPの膜厚が減少しているので、再び第1工程を実行して上述した処理ガスのプラズマにウエハWを晒すと、第1領域R1を更にエッチングすることができる。その後、更に第2工程を実行することで、堆積物DP中のハイドロフルオロカーボンラジカルにより第1領域R1をエッチングすることができる。
上記エッチング方法では、停止条件が満たされるか否かが判定される。停止条件は、例えば、第1工程及び第2工程を含むサイクルの繰り返し回数が所定回数に達したときに満たされたものと判定される。停止条件が満たされない場合には、第1工程及び第2工程を含むサイクルが再び実行される。一方、停止条件が満たされる場合には、エッチングが終了する。
以上説明したエッチング方法では、第1工程及び第2工程を交互に複数回実行することにより、第1領域R1を継続的にエッチングすることができる。さらに、上記のエッチング方法では、第1領域R1を、第2領域R2及び第3領域R3に対して選択的にエッチングすることができる。
また、エッチング方法は、第1領域R1(窒化シリコン領域)のエッチング量EA1のみが増大し、第2領域R2,第3領域R3(シリコン含有領域)のエッチング量EA2が実質的に0となる。第1工程の期間T1(秒)と、第2工程の期間T2(秒)との比率R=T2/T1を、3≦R≦20に設定することができる。
この場合、十分に高い選択比で、窒化シリコンをエッチングできるので、従来は形成できなかった深い穴や深い溝構造なども容易に形成できる。
図3は、スパッタ時間(第2工程の期間T2)(秒)と各領域のエッチング量(nm)の関係を示すグラフである。
基本条件として、第1工程における基板温度TEMPを0℃とし、処理容器内の圧力は30mT、上部電極に100W、下部電極に0Wの高周波電力を与え、処理ガスはCHFとArを50:1000の割合で混合した。また、第2工程における基板温度TEMPを0℃とし、処理容器内の圧力は30mT、上部電極に100W、下部電極に50Wの高周波電力を与え、処理ガスはCHFとArを0:1000の割合に設定した。この傾向は、基板温度を0℃以上60℃以下で試した場合においても観測された。
第1の期間T1=5秒とし、第2の期間T2は、5秒、15秒、30秒、45秒、60秒として、実験を行った。スパッタ時間である第2の期間T2が30秒以上になると、第1領域(窒化シリコン)のエッチング量が、他の材料(SiON,SiCN,SiOC,SiC,SiO)と比較して、飛躍的に増加する。なお、SiOCNが、SiONとSiCNの中間の状態と考えると、SiOCNに対しても、エッチング量が、飛躍的に増加する。
基板温度0℃において、R=T2/T1=6以上12以下の場合、第1領域(窒化シリコン)のエッチング量を他の材料に対して増大することができる。
図4は、スパッタ時間(第2工程の期間T2)(秒)と各領域のエッチング量(nm)の関係を示すグラフである。
このグラフは、上記基本条件における基板温度を20℃に変更したものである。
第1の期間T1=5秒とし、第2の期間T2は、5秒、15秒、30秒、45秒、60秒として、実験を行った。スパッタ時間である第2の期間T2が30秒以上になると、第1領域(窒化シリコン)のエッチング量が、他の材料(SiON,SiCN,SiOC,SiC,SiO)と比較して、飛躍的に増加する。
基板温度20℃において、R=T2/T1=6以上9以下の場合、第1領域(窒化シリコン)のエッチング量を他の材料に対して増大することができる。一方で、R=T2/T1=9以上の場合、SiON,SiOに対して、第1領域のエッチング量を5倍以上とすることができる。
図5は、スパッタ時間(第2工程の期間T2)(秒)と各領域のエッチング量(nm)の関係を示すグラフである。
このグラフは、上記基本条件における基板温度を60℃に変更したものである。
第1の期間T1=5秒とし、第2の期間T2は、5秒、15秒、20秒、25秒、30秒、45秒、60秒、75秒、90秒として、実験を行った。スパッタ時間である第2の期間T2が30秒以上になると、第1領域(窒化シリコン)のエッチング量が、他の材料(SiON,SiCN,SiOC,SiC,SiO)と比較して、飛躍的に増加する。
基板温度60℃において、R=T2/T1=5以上6以下の場合、第1領域(窒化シリコン)のエッチング量を他の材料に対して増大することができる。
図6は、スパッタ時間(第2工程の期間T2)(秒)と各領域のエッチング量(nm)の関係を示すグラフである。
このグラフは、上記基本条件における基板温度を100℃に変更したものである。
第1の期間T1=5秒とし、第2の期間T2は、5秒、15秒、30秒、45秒、60秒として、実験を行った。スパッタ時間である第2の期間T2が30秒以上になると、第1領域(窒化シリコン)のエッチング量が、他の材料(SiON,SiCN,SiOC,SiC,SiO)よりも、増加する。
基板温度100℃において、R=T2/T1=6以上の場合、第1領域(窒化シリコン)のエッチング量を他の材料に対して増大することができる。
以上のように、第1工程及び第2工程は、被処理体となる基板温度TEMPが、0℃以上100℃以下において、エッチングの選択比が向上するという効果があり、また、0℃以上60℃以下において、その効果が顕著であり、0℃以上20℃以下において、その効果が著しく顕著となる。
図7は、処理対象の縦断面構成を示す図である。
基板SB上に、第1領域R1が配置され、その両側に第2領域R2が配置されている。これらの領域はフィン構造を有していてもよく、縦方向に長い構造は、トランジスタやキャパシタなどの各種の電子回路素子として用いられている。この構造に上述のエッチングを施した。
図8は、エッチング処理開始後の処理対象の縦断面構成を説明するための図である。
このエッチングでは、中央に深い凹部が形成されており、底面は第1領域R1の表面となり、両サイドに第2領域R2が残留している。凹部の側面及び底面、更に、凹部の開口端面上には、堆積物DPが形成されている。
第2領域R2の頂面上の堆積物DPの厚みの最大値をts、凹部の側面から内側に向けて突出した堆積物DPの突出量の最大値をtl、凹部の底部に位置する第1領域R1の表面上に堆積した堆積物DPの厚みの最大値をtbとする。
は、各種条件による堆積量(nm)の変化を説明するためのグラフである。
基本条件として、第1工程における基板温度TEMPを60℃とし、処理ガスはCHFとし、処理容器内の圧力(Press)は30mT、上部電極の高周波(HF)は500W、下部電極に0Wの高周波電力を与え、直流電源70の直流電圧(DCS)を0Vとし、CHFとArを50:1000の割合で混合した。各種パラメータを変化させると、高周波(HF)の電力が高いほど、堆積量が増加する傾向がある。
図10は、図9の条件の場合の堆積物の厚み比率(btm/top)を示すグラフである。上述の堆積工程においては、条件を変更した場合においても、厚み比率(btm/top)は、0.25以上0.75以下の範囲に存在することができる。
図11は、各種条件による堆積量(nm)の変化を説明するためのグラフである。
基本条件として、第1工程における基板温度TEMPを60℃とし、処理ガスはCHFとし、処理容器内の圧力(Press)は30mT、上部電極の高周波(HF)は500W、下部電極に0Wの高周波電力を与え、直流電源70の直流電圧(DCS)を0Vとし、CHFとArを50:1000の割合で混合した。各種パラメータを変化させると、高周波(HF)の電力が高いほど、堆積量が増加する傾向がある。
図12は、図11の条件の場合の堆積物の厚み比率(btm/top)を示すグラフである。上述の堆積工程においては、条件を変更した場合においても、厚み比率(btm/top)は、0.45以上1.75以下の範囲に存在することができる。
なお、上述のエッチング方法においては、第1工程では、処理ガスは酸素を含んでいない。単純にCHFとArとOを30:50:0〜60(sccm)の割合で混合して、温度60℃で、60秒間、窒化シリコンをエッチングした場合、SiCに対しては、最大で12.6倍(O流量15sccm)、の選択エッチングレートが得られ、SiOCに対しては、最大で7.5倍(O流量15sccm)、の選択エッチングレートが得られたが、上述の第1工程と第2工程を用いた場合、これらのエッチング比率は、最大で無限大となり、極めて優れた選択エッチングが可能となっていることがわかる。
以上、種々の実施形態について説明してきたが、上述した実施形態に限定されることなく種々の変形態様を構成可能である。例えば、上述した説明では、容量結合型のプラズマ処理装置10を上記エッチング方法の実施に用いることが可能なプラズマ処理装置として例示したが、任意のプラズマ源を用いたプラズマ処理装置を利用可能である。例えば、誘導結合型のプラズマ処理装置、マイクロ波といった表面波をプラズマ源として用いるプラズマ処理装置といった種々のプラズマ処理装置を用いることが可能である。
10…プラズマ処理装置、12…処理容器、PD…載置台、ESC…静電チャック、LE…下部電極、30…上部電極、40…ガスソース群、50…排気装置、62…第1の高周波電源、64…第2の高周波電源、70…直流電源、W…ウエハ、DP…堆積物、R1…第1領域、R2…第2領域。

Claims (7)

  1. 窒化シリコン領域と、
    前記窒化シリコン領域と異なる組成を有するシリコン含有領域と、
    を備える被処理体を、処理容器内に収容し、前記窒化シリコン領域を選択的にエッチングする方法であって、
    前記処理容器内においてハイドロフルオロカーボンガスを含む処理ガスのプラズマを生成して、前記窒化シリコン領域及び前記シリコン含有領域上にハイドロフルオロカーボンを含む堆積物を形成する第1工程と、
    前記堆積物をスパッタし、前記堆積物に含まれるハイドロフルオロカーボンのラジカルによって、前記窒化シリコン領域をエッチングする第2工程と、
    を備え、
    前記第1工程において、前記窒化シリコン領域上に形成される前記堆積物の堆積量は前記シリコン含有領域上に形成される前記堆積物の堆積量よりも少なく、
    前記第1工程及び前記第2工程を交互に繰り返す
    エッチング方法。
  2. 前記シリコン含有領域は、SiC、SiOC、SiON、SiCN、SiOCN及びSiOからなる群から選択される少なくとも1種のシリコン化合物を含む、請求項1に記載のエッチング方法。
  3. 前記ハイドロフルオロカーボンガスは、CHF、CH、CHFからなる群から選択される少なくとも1種のガスを含む、請求項1又は2に記載のエッチング方法。
  4. 前記窒化シリコン領域のエッチング量が、前記シリコン含有領域のエッチング量の5倍以上となるように、前記第1工程の期間と、前記第2工程の期間との比率を設定する、
    請求項1乃至3のいずれか一項に記載のエッチング方法。
  5. 前記第2工程は、希ガスのプラズマに前記堆積物を晒すことで、前記堆積物に含まれるハイドロフルオロカーボンのラジカルを発生させる、
    請求項1乃至4のいずれか一項に記載のエッチング方法。
  6. 前記処理ガスは、実質的に酸素含まない、
    請求項1乃至5のいずれか一項に記載のエッチング方法。
  7. 前記処理ガス内の酸素ガス濃度は2.0×10 −10 mol/cm 以下である、
    請求項6に記載のエッチング方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
KR20200088769A (ko) 2019-01-15 2020-07-23 타이코에이엠피 주식회사 커넥터 어셈블리 및 이를 구비하는 전자기기

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4417439B2 (ja) * 1994-06-29 2010-02-17 フリースケール セミコンダクター インコーポレイテッド エッチング・ストップ層を利用する半導体装置構造とその方法
JP3681533B2 (ja) 1997-02-25 2005-08-10 富士通株式会社 窒化シリコン層のエッチング方法及び半導体装置の製造方法
US6656375B1 (en) 1998-01-28 2003-12-02 International Business Machines Corporation Selective nitride: oxide anisotropic etch process
JP2002319574A (ja) 2001-04-23 2002-10-31 Nec Corp 窒化シリコン膜の除去方法
JP4877747B2 (ja) * 2006-03-23 2012-02-15 東京エレクトロン株式会社 プラズマエッチング方法
JP5434970B2 (ja) * 2010-07-12 2014-03-05 セントラル硝子株式会社 ドライエッチング剤
US20130084707A1 (en) * 2011-09-30 2013-04-04 Tokyo Electron Limited Dry cleaning method for recovering etch process condition
US8765613B2 (en) * 2011-10-26 2014-07-01 International Business Machines Corporation High selectivity nitride etch process
US20140335679A1 (en) * 2013-05-09 2014-11-13 Applied Materials, Inc. Methods for etching a substrate
CN104253027B (zh) * 2013-06-26 2017-08-25 中芯国际集成电路制造(上海)有限公司 双重图形及其形成方法
US9543163B2 (en) * 2013-08-20 2017-01-10 Applied Materials, Inc. Methods for forming features in a material layer utilizing a combination of a main etching and a cyclical etching process
KR101814406B1 (ko) * 2013-10-30 2018-01-04 제온 코포레이션 고순도 불소화 탄화수소, 플라즈마 에칭용 가스로서의 사용, 및, 플라즈마 에칭 방법
JP6396699B2 (ja) * 2014-02-24 2018-09-26 東京エレクトロン株式会社 エッチング方法
US9318343B2 (en) * 2014-06-11 2016-04-19 Tokyo Electron Limited Method to improve etch selectivity during silicon nitride spacer etch
JP6235981B2 (ja) * 2014-07-01 2017-11-22 東京エレクトロン株式会社 被処理体を処理する方法
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法
CN104332392B (zh) * 2014-09-04 2017-04-05 北方广微科技有限公司 一种各向异性干法刻蚀vo2的方法
JP2016058590A (ja) * 2014-09-11 2016-04-21 株式会社日立ハイテクノロジーズ プラズマ処理方法
US9911620B2 (en) * 2015-02-23 2018-03-06 Lam Research Corporation Method for achieving ultra-high selectivity while etching silicon nitride

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