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JP6537043B2 - 伸張可能及び折畳み可能な電子デバイス - Google Patents

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JP6537043B2
JP6537043B2 JP2017172146A JP2017172146A JP6537043B2 JP 6537043 B2 JP6537043 B2 JP 6537043B2 JP 2017172146 A JP2017172146 A JP 2017172146A JP 2017172146 A JP2017172146 A JP 2017172146A JP 6537043 B2 JP6537043 B2 JP 6537043B2
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ジョン， エー． ロジャーズ，
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ヨンガン ホァン，
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ヒョン， チョー コー，
ヒョン， チョー コー，
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ウォン， ムック チェ，
ウォン， ムック チェ，
ジゾウ ソン，
ジゾウ ソン，
ジョン， ヒュン アン，
ジョン， ヒュン アン，
デ， ヒョン キム，
デ， ヒョン キム，
Original Assignee
ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ
ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ
ノースウェスタン ユニバーシティ
ノースウェスタン ユニバーシティ
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Description

関連出願の相互参照
[001]本出願は、２００８年３月５日出願の米国特許仮出願第６１／０３３，８６６号、２００８年６月１６日出願の米国特許仮出願第６１／０６１，９７８号、及び２００８年７月２８日出願の米国特許仮出願第６１／０８４，０４５号の利益を主張する。これらの各出願は、本出願との間に矛盾が生じない限りにおいて、参照により本明細書に明確に組み込まれる。
連邦政府の支援を受けた研究又は開発に関する陳述
[002]本発明は、全米科学財団により与えられたＤＭＩ−０３２８１６２及びＥＣＣＳ−０８２４１２９の下において、並びにエネルギー省により与えられたＤＥＦＧ０２−９１ＥＲ４５４３９、ＤＥＦＧ０２−０７ＥＲ４６４７１、及びＤＥＦＧ０２−０７ＥＲ４６４５３の下において、少なくとも一部においては米国政府支援によってなされた。米国政府は、本発明において一定の権利を有する。
[003]１９９４年に、プリントされた全ポリマートランジスタが初めて実証されて以来、プラスチック基板上に可撓性集積電子デバイスを備える新しい種類の電子システムの可能性に対して、大きな関心が向けられている。［Ｇａｒｎｉｅｒ，Ｆ．、Ｈａｊｌａｏｕｉ，Ｒ．、Ｙａｓｓａｒ，Ａ．、及びＳｒｉｖａｓｔａｖａ，Ｐ．、Ｓｃｉｅｎｃｅ、Ｖｏｌ．２６５、１６８４〜１６８６頁］最近では、多くの研究が、可撓性プラスチック電子デバイス用の導体素子、誘電体素子、及び半導体素子のための新しい溶液プロセスに適応可能な材料の開発に向けられている。しかし、可撓性エレクトロニクスの分野における進歩は、新しい溶液プロセスに適応可能な材料の開発によってだけではなく、新しいデバイス構成要素のジオメトリ（ｇｅｏｍｅｔｒｙ：幾何形状）、効率的なデバイス及びデバイス構成要素の加工方法、並びに可撓性電子システムに適用可能な高解像度パターニング技術によっても進められる。かかる材料、デバイス構成、及び製造方法は、急速に出現しつつある新しい種類の可撓性集積電子デバイス、システム、及び回路において、重要な役割を果たすこととなることが予期される。
[004]可撓性エレクトロニクスの分野への関心は、この技術によりもたらされる複数の重要な利点から生じている。例えば、これらの基板材料に固有の可撓性により、多数の形状物に組み込むことが可能となり、壊れやすい従来のシリコンベース電子デバイスでは不可能な、多数の便利なデバイス構成が実現される。さらに、溶液プロセスに適応可能な構成要素材料と可撓性基板との組合せにより、低コストで広い基板区域にわたって電子デバイスを生成することが可能な連続的な高速プリント技術による製造が可能となる。
[005]しかし、良好な電子的性能を示す可撓性電子デバイスの設計及び製造には、複数の重大な問題がある。第１に、従来のシリコンベース電子デバイスを作製するための十分に開発された方法は、殆どの可撓性材料に適合しない。例えば、単結晶シリコン半導体又はゲルマニウム半導体などの従来の高品質の無機半導体構成要素は、典型的には、殆どのプラスチック基板の融解温度又は分解温度を大幅に超える温度（＞摂氏１０００度）にて薄膜を成長させることによって、加工される。さらに、殆どの無機半導体は、溶液ベース加工及び配送を可能にする従来の溶剤中において、本質的には溶解しない。第２に、多数のアモルファスシリコン半導体、有機半導体、又はハイブリッド有機無機半導体は、可撓性基板への組込みに適合し、比較的低温にて加工が可能であるが、これらの材料は、良好な電子的特性を有する集積電子デバイスを実現することが可能な電子的特性を有さない。例えば、これらの材料から作製される半導体素子を有する薄膜トランジスタは、相補型単結晶シリコンベースデバイスより約３桁下回る電界効果移動度を示す。これらの制約の結果として、可撓性電子デバイスは、現在では、非発光画素を有するアクティブマトリクスフラットパネルディスプレイ用のスイッチング素子における使用及び発光ダイオードにおける使用など、高性能を要さない特定の用途に限定される。
[006]可撓性ディスプレイ、電子テキスタイル及び電子スキンなどの任意形状物の電気的活性表層体を含む、可撓性電子回路は、多数の分野の中でも活発な研究分野である。これらの回路は、形状変化に応じた導電性構成要素の伸張が不可能なことにより、その周囲物に対して十分に形状合致することが多くの場合できない。したがって、これらの可撓性回路は、損傷や電子的劣化が生じやすく、過酷な及び／又は繰り返される形状変化の下では信頼性が低いものとなり得る。可撓性回路は、伸張及び弛緩の繰り返しの中で完全性を維持する伸張可能及び屈曲可能な相互接続部を要する。
[007]屈曲及び弾性の両方が可能である導体は、一般的には、シリコーンなどのエラストマー中に金属粒子を埋め込むことによって作製される。これらの導電性ゴムは、機械的に弾性でもあり、電気的に導電性でもある。導電性ゴムの欠点には、高い電気抵抗率及び伸張下における著しい抵抗変化が含まれ、これらにより、結果として全体的な低い相互接続性能及び信頼性がもたらされる。
[008]Ｇｒａｙ等は、導電性を維持しつつ最大で５４％までの線形歪みが可能なシリコーンエラストマー中に封入された、微細加工された蛇行ワイヤを使用する、エラストマーエレクトロニクスの構築について説明している。この研究においては、ワイヤは、螺旋状ばね形状体として形成される。小さな歪み（例えば２．４％）で破砕する直線状ワイヤとは対照的に、蛇行ワイヤは、はるかにより大きな歪み（例えば２７．２％）においても導電性を維持した。かかるワイヤのジオメトリは、伸張よりもむしろ屈曲によってワイヤが伸びることが可能である点に依拠する。このシステムは、様々な形状物への及び追加的な平面への制御可能かつ正確なパターニングの能力において制限を受けるため、様々な歪み状況及び屈曲状況に対してシステムを調製することの能力において制約を受ける。
[009]弾性的に伸張可能な金属相互接続部が機械的な歪みに伴い抵抗の上昇を被ることを、複数の研究が示唆している。（Ｍａｎｄｌｉｋ等、２００６年）。Ｍａｎｄｌｉｋ等は、ピラミッド状ナノパターン表面上に金属膜を堆積させることによって、この抵抗変化を最小限に抑えようと試みる。しかし、この研究は、薄い金属ラインに伸張可能性を与える微小クラックを生成するために、レリーフ特徴に依拠する。微小クラックにより、面外ねじり及び変形による金属弾性変形が容易になる。しかし、これらの金属クラックは、厚い金属膜には適合せず、その代わりに、パターニングされたエラストマーの上部に堆積されたはるかに狭い範囲の薄い金属膜（例えば３０ｎｍ未満のオーダ）に適合する。
[010]金属相互接続部に伸張可能性を与える１つの方法は、導体（例えば、金属）を塗布する際に基板を予め歪ませ（例えば１５％〜２５％）、続いてこの予備歪みの自然弛緩を行い、これにより金属導体相互接続部に波状部を生じさせることによるものである。（例えば、Ｌａｃｏｕｒ等、（２００３年）、（２００５年）、（２００４年）、Ｊｏｎｅｓ等（２００４年）、Ｈｕｃｋ等（２０００年）、Ｂｏｗｄｅｎ等（１９９８年）を参照されたい）。Ｌａｃｏｕｒ等（２００３年）は、金ストライプを初めに圧縮して自然発生的にしわの寄った金ストライプを生成することによって、電気的導通が、（弾性基板上の金膜の数パーセントの破砕歪みに比較して）最大で２２％までの歪みの下において維持されることを報告している。しかし、この研究は、金属膜の比較的薄い層（例えば約１０５ｎｍ）を使用したものであり、このシステムが約１０％だけ伸張することが可能な導電体を場合によっては作成し得る点において、比較的限定的なものである。
[011]上述より、向上した伸張可能性及び電気的特性を有する相互接続部及び他の電子構成要素などの電子デバイス、並びに、多様な異なる構成の伸張可能な相互接続部の高速かつ確実な製造を行うための関連したプロセスが、必要とされていることが明らかである。可撓性エレクトロニクスの分野における進歩は、複数の重要な出現しつつある技術及び確立された技術において極めて重要な役割を果たすことが予期される。しかし、可撓性エレクトロニクス技術のこれらの応用の成功は、撓曲形状、変形形状、及び屈曲形状において良好な電子的特性、機械的特性及び光学特性を示す集積電子回路及びデバイスを作製するために、新しい材料、デバイス構成、及び商業的に実現可能な製作経路を不断に開発することに大きく依拠する。とりわけ、折畳み形状、伸張形状、及び／又は収縮形状において、有用な電子的特性及び機械的特性を示す、高性能の機械的伸張可能材料及びデバイス構成が必要とされる。
[012]高度に屈曲可能及び伸張可能な電子デバイス、並びにかかるデバイスを作製するための方法は、感歪み層に対応するようにニュートラル機械面の位置を制御することにより、又は、加えられる応力及び歪みから感歪み層を隔離するために歪み隔離層を選択的に用いることにより達成される。これらのプロセス及びデバイスは、湾曲システム及び機械的変形を受けるシステム中の電子システム及び光電子システムなど、多様な用途及びデバイスにおいて有効である。これらのプロセス及びデバイスは、多重層ニュートラル機械平面設計において、及び任意の「波状」構造レイアウトを有しつつ、超薄型のエラストマー基板に、シリコンナノリボン及び他の無機ナノ材料の整列されたアレイなどの高品質電子材料を組み合わせる。詳細な力学モデルにより誘導されるかかるアプローチにより、他の場合にはかかる用途における使用の妨げとなる固有の脆く壊れやすい機械的特性を有する十分に開発された電子材料による、様々な種類の集積回路及び高度集積オプトエレクトロニクスシステムの設計及び製造が容易になる。これらのシステム及びプロセスは、脆い半導体ウェーハの上に構築された最新技術のデバイスに相当する性能レベルにて歪みとは無関係な電気デバイスを実現することが可能である。例えば、本明細書において提示されるシステムは、デバイス性能に対する機械的歪みの影響を最小限に抑え、又はなくし、それにより、様々な用途における及び任意のジオメトリのかかるデバイスの使用を容易にする。他の態様においては、本明細書において提示されるシステムは、他の場合では歪み誘起される機械的故障を受ける形状合致電子デバイスを達成する。
[013]本明細書において提示されるプロセスは、任意には、既存の製造プロセスにおいて使用されるパターニング方法、堆積方法、エッチング方法、材料成長方法、及びドーピング方法により性質上本質的に平坦である従来のエレクトロニクス製造プロセスに適合する。本明細書において提示される伸張可能及び圧縮可能なシステムは、非線形ジオメトリを要する用途において使用するための任意の曲線形状へと従来的な平坦状ジオメトリ製造システムを幾何学的に変形させるのを容易にすることによって、平坦状ジオメトリの制約を回避する。したがって、本明細書において提示されるプロセスは、複雑な曲線物体の表面上への平坦状デバイステクノロジの組込みを可能にする。
[014]空間的に不均一な層及びかかる層のパターニングにより、機能層などの感歪み材料を含む層に対して近位に位置する、コインシデント（一致）である、又は隣接するなど、要望に応じてニュートラル機械面（ｎｅｕｔｒａｌ ｍｅｃｈａｎｉｃａｌ ｓｕｒｆａｃｅ：ＮＭＳ）を位置決めすることが可能となる。この面において、「感歪み」は、比較的低いレベルの歪みに応答して破砕する又は他の態様で損なわれる材料を指す。一態様においては、ＮＭＳは、機能層に対してコインシデントであるか、又は近位に位置する。一態様においては、ＮＭＳは、機能層に対してコインシデントであり、これは、ＮＭＳの少なくとも一部分が、ＮＭＳに沿った全ての側方位置について感歪み材料を含む機能層内に位置することを指す。一態様においては、ＮＭＳは、機能層に対して近位に位置し、この場合、ＮＭＳは、機能層に対してコインシデントではなくともよいが、ＮＭＳの位置により、他の場合ではＮＭＳの位置を除く機能層に対して課せられる歪みを大幅に低下させるなど、機能層に対して機械的利益がもたらされる。例えば、任意には、近位ＮＭＳの位置は、デバイスが折り畳まれて、曲率半径がミリメートル又はセンチメートルスケールのオーダとなるなどの、所与の折り畳まれた構成について、感歪み材料における歪みを少なくとも１０％、２０％、５０％、又は７５％低下させる、感歪み材料からの距離として定義される。一態様においては、近位ＮＭＳの位置は、数ｍｍ未満、２ｍｍ未満、１０μｍ未満、１μｍ未満、又は１００ｎｍ未満などの、感歪み材料からの距離などの絶対項において規定され得る。別の態様においては、近位層の位置は、感歪み含有層に最も近い層の５０％、２５％、又は１０％以内など、感歪み材料に隣接する層に関連して規定される。一態様においては、近位ＮＭＳは、機能層に隣接する層内に含まれる。
[015]さらに、機能層中のデバイスのジオメトリは、伸張可能性及び圧縮可能性をもたらすための一態様において使用される。一実施形態においては、システムは、材料自体において大きな歪みをもたらすことなく大きな機械的変形を幾何学的に許容することが可能な構造的形状に構成された、無機半導体ナノ材料を用いる多重層デバイスである。例えば、剛性デバイスアイランドを接続する相互接続部が、ここに参照により組み込まれる米国特許出願第１１／８５１，１８２号（米国特許公開第２００８／０１５７２３５号）においてさらに記載されるように、波状であるか又はバックリングされたものであってもよい。同様に、デバイス構成要素が上に載置される層が、波状であってもよい。かかるジオメトリは、かかる力を許容すると共に、他の比較的剛性の領域における伸張可能性の必要性を最小限に抑える又は軽減することが可能な領域において、復帰可能な伸張可能性を実現する。
[016]一態様においては、本発明は、基板層、機能層、及び１つ又は複数のニュートラル機械面調節層を備える多重層デバイスを用意することにより、伸張可能及び折畳み可能な電子デバイスを作製する方法であり、機能層は、基板層によって支持され、多重層の中の少なくとも１つの層が、空間的に不均一である特性を有し、空間的に不均一な特性により、機能層に対してコインシデントである又は近位に位置するニュートラル機械面が位置決めされる。ＮＭＳ位置において変化をもたらすために空間的不均一性をもたらすことが可能な特性の例には、ヤング率、追加層の堆積、層厚、凹部フィーチャ、前記機能層におけるデバイス構成要素の空間的パターニング、及び機能層ジオメトリの中の１つ又は複数が含まれるが、これらに限定されない。１つ又は複数のこれらの特性において変化をもたらす任意の特性は、空間的に修正され得る。したがって、層の多孔度又は架橋が、空間的に変更されて、それにより層のヤング率を空間的に修正し、それによりＮＭＳの位置を空間的に修正することができる。
[017]一実施形態においては、空間的不均一性は、任意の層を側方パターニング（ｌａｔｅｒａｌ ｐａｔｔｅｒｎｉｎｇ）することを含むステップにより実現される。側方とは、ｘ−ｙ平面座標系にわたる変動を指し、層厚は、ｘ−ｙ平面に対して直行方向であるｚ軸において規定される。かかる側方パターニングは、ＮＭＳの位置に影響を与える側方空間的不均一性をもたらす。一態様においては、側方パターニングは、薄膜又は追加層を備える１つ又は複数のニュートラル機械面調節層を有する基板をパターニングすることによって実現される。任意には、このパターニングは、１つ又は複数の封入層、エッチホールなどの１つ又は複数の凹部フィーチャ、又はこれらの両方を含む。
[018]任意には、空間的不均一性は、基板層又は１つ又は複数のニュートラル機械面調節層の厚さを選択的に変更するか、又は、多孔性、架橋の度合い、又はヤング率を調整することなどにより基板層又は１つ又は複数のニュートラル機械面調節層の機械的特性を空間的に調整する、側方パターニングによって達成される。
[019]一態様においては、１つ又は複数のニュートラル機械面調節層は、１つ又は複数の封入層である。かかる封入層は、他の場合ではデバイス作動に損傷を与え得る環境にデバイスが配置される用途におけるデバイスの隔離において、さらに有効である。任意には、封入層は、側方方向に選択的に変化する厚さを有する。本明細書において使用される際に、封入層は、デバイスの完全なコーティング、電子デバイスが載置される頂部表面のみのコーティング、又はそれらの一部を指す。
[020]一態様において、ニュートラル機械面は、平坦状又は非平坦状である形状などの、幾何学的形状を有する。別の態様においては、本明細書において開示される方法のいずれかにより作製されるデバイスを含むデバイスのいずれかが、不均一な断面を有する。
[021]一実施形態においては、不均一な層は、機能層上のパッシブ電子構成要素又はアクティブ電子構成要素の転写プリントを含むパターニングステップなどの、機能層、基板層、又は追加層の選択的パターニングによって作製される。一例においては、パターニングステップは、高い折畳み可能性及び伸張可能性の、対応する局所的デバイス領域を設けるために、１つ又は複数の層中にエッチホールを選択的に配置することを含む。別の例においては、これらの方法のいずれかが、機能層に対してコインシデントである又は近位に位置するニュートラル機械面を実現するために、１つ又は複数の側方方向に層をパターニングすることをさらに含み、機能層は、歪み誘起される破砕に対して最もセンシティブである。
[022]一実施形態においては、これらの方法のいずれかが、機能層に対してコインシデントであるニュートラル機械面を実現する。
[023]別の態様においては、これらの方法及びデバイスのいずれかが、折畳み可能性などの機械的特徴に関連して説明される。一態様においては、この方法は、電子的性能の悪化を伴わずに、及び機械的故障を伴わずに、１〜１．５ｍｍ以上の曲率半径にまで折り畳むことの可能な機能層を実現する。
[024]一態様においては、本明細書において提示される方法のいずれかが、複数の機能層及びこれらの機能層を分離させる基板層を備えるデバイスに関連し、機能層の数は、２以上及び２０以下である。
[025]本明細書において提示される方法のいずれかが、一態様においては、１０μｍ以下の厚さを有するデバイスなどの超薄型デバイスの作製に関連する。本明細書において提示される基板のいずれかが、ＰＤＭＳを含む。
[026]一実施形態においては、機能層は、伸張可能及び折畳み可能な電子デバイスが上に載置される電子デバイス構成要素を備える。一態様においては、デバイス構成要素は、米国特許出願第１１／８５１，１８２号に開示される１つ又は複数の伸張可能な構成要素を備え、本明細書において開示される１つ又は複数のプロセスにより作成される。米国特許出願第１１／８５１，１８２号は、伸張可能な構成要素、デバイス、並びに、幾何学的に波状の又は屈曲した機能層の作製において使用されるかかる伸張可能なデバイス及び構成要素を作製するための関連するプロセスについての参照により、明確に組み込まれる。一態様においては、デバイスは、例えば２つを上回る、８つを上回る、又は２〜２０個の間などの複数の機能層を備える。
[027]さらに、基板層、機能層、及び１つ又は複数のニュートラル機械面調節層を備える多重層デバイスを用意することにより、湾曲表面を有する電子デバイスを作製する方法が提示され、機能層は、基板層によって支持され、多重層の中の少なくとも１つの層が、空間的に不均一である特性を有し、空間的に不均一な特性により、機能層に対してコインシデントである又は近位に位置するニュートラル機械面が位置決めされる。多重層デバイスは、本明細書において開示されるプロセスのいずれかにより作製され得る。多重層デバイスは、折畳み可能及び屈曲可能であるため、多重層デバイスによる曲線表面の共形ラッピングにより、対応する湾曲表面を有する電子デバイスが実現される。本明細書において提示されるデバイスの屈曲可能性、伸張可能性、及び折畳み可能性により、任意の曲線表面、半球状表面、又は円筒状表面を含むがこれらに限定されない任意の形状の湾曲表面が、これらのプロセスに適合する。一例においては、デバイスは、半球状光学撮像装置又は電子アイである。さらに、従来の平坦状構成カメラに比較して匹敵する又は向上した画像キャプチャ及びレンダリングを実現する湾曲ジオメトリを有する洗練されたカメラが、実現される。良好な感度及び作動特性を有するかかるカメラは、例えば網膜インプラントのためなどの複数のターゲット用途において使用することが可能である。
[028]一実施形態においては、超薄型可撓可能及び折畳み可能な回路又はＣＭＯＳ回路などの電子デバイスの薄シートを作製するための方法が提示される。この方法の一例は、キャリア層表面を設け、犠牲層でキャリア層表面の少なくとも一部分を被覆し、犠牲層に、電子デバイスの少なくとも１つの構成要素を支持する基板層を付着し、基板層を介して複数の犠牲層アクセス開口をパターニングし、アクセス開口を介して犠牲層に犠牲除去材料を案内することによりキャリア層表面から基板層をリリース（除去）し、それにより折畳み可能な電子デバイスを得ることである。一態様においては、回路は、１０μｍ未満、５μｍ未満、又は２μｍ未満などの超薄型である。アクセス開口を介した溶剤の案内により溶解可能な犠牲層などの、任意の犠牲層材料を使用することができる。例えば、ＰＭＭＡである犠牲層は、折畳み可能な独立シートをもたらすために、アセトンで溶解され得る。一般的には、より薄いシートが、より高い屈曲を可能にする。
[029]一態様においては、犠牲層は、ＰＭＭＡを含み、犠牲除去材料は、ＰＭＭＡ溶剤である。別の態様においては、折畳み可能な電子デバイスは、超薄型である。
[030]別の態様においては、折畳み可能な電子デバイスを作製する方法は、第１のレベルの歪みを有するエラストマースタンプにリリースされた基板層を共形接触させて、前記スタンプに１つ又は複数の構成要素を結合させることと、第１のレベルの歪みから、第１のレベルとは異なる第２のレベルの歪みへと、スタンプの歪みにおいて変化を生じさせる力をエラストマースタンプに対して加えることとをさらに含む。第１のレベルから第２のレベルへのスタンプにおける歪みのレベルの変化により、１つ又は複数の構成要素が屈曲され、これにより、基板に結合される第１の端部及び第２の端部と、屈曲構成で設けられる中央領域とをそれぞれが有する、１つ又は複数の伸張可能な構成要素が生成される。一実施形態においては、結合ステップは、構成要素、スタンプ表面、又は構成要素及びスタンプ表面の両方の上に結合領域及び非結合領域のパターンを生成して、屈曲される構成要素の空間的パターンを生成するステップを含む。一態様においては、デバイスは、回路シートである。
[031]一実施形態においては、独立的な実施形態の代わりに、リリースされた電子デバイスが、波状構成を得るように加工されてもよい。かかる方法の一例は、米国特許出願公開第２００８／０１５７２３５号において提示されるように、第１のレベルの歪みを有するエラストマースタンプに、リリースされた基板層を共形接触させて、スタンプに１つ又は複数の構成要素を結合させること、及び、第１のレベルの歪みから第１のレベルとは異なる第２のレベルの歪みへとスタンプのひずみにおいて変化を生じさせる力をエラストマースタンプに加えることであり、第１のレベルから第２のレベルへのスタンプにおける歪みのレベルの変化により、１つ又は複数の構成要素が屈曲され、これにより、基板に結合される第１の端部及び第２の端部と、屈曲構成で設けられる中央領域とをそれぞれが有する、１つ又は複数の伸張可能な構成要素が生成される。このプロセスは、波状フィーチャの幾何学的構造により比較的高度に伸張可能である局所的領域を有する電子デバイスを実現するための１つの手段である。結合領域の制御を容易にするために、接着剤は、構成要素の１つ又は両方のスタンプ表面の上にパターニングされる。
[032]別の態様においては、電子構成要素のアレイ又は素子のパターン（例えば半導体）などのプリント可能な要素の高度に忠実な引き上げを容易にするために、アンカ（ａｎｃｈｏｒ）及び支持構造体を使用することにより折畳み可能な電子デバイスを作製する方法が提示される。「高度に忠実な」とは、プリント可能な要素の約９０％を上回る引き上げ、９５％を上回る除去、又は９７％を上回る除去と、所望の受容基板へのプリント可能な要素の関連する転写とを指す。このプロセスは、プリント可能な要素の溶液への損失を最小限に抑える及び／又はプリント可能な要素と基底支持基板ウェーハとの間の接着による不要な接着損失を低減させるために、エッチング溶液中で犠牲層が溶解される用途についてとりわけ適する。この態様においては、一方法は、支持基板表面の上に、電子デバイスのアレイを備える機能層を設けることと、機能層中に１つ又は複数のアクセス開口をエッチングすることと、機能層及びアクセス開口に対してポリマー材料を鋳込む（キャスティングする）ことと（アクセス開口中の鋳込まれたポリマーは、支持基板表面からのアレイの高度に忠実な引き上げを容易にするアンカを生成する）、ポリマー材料にエラストマースタンプを接触させることと、支持基板から離れる方向にエラストマースタンプを除去して、基板からポリマー材料を除去し、それにより、支持基板からポリマー材料に固定されたアレイを除去することとである。「アレイ」は、複数の空間的に変化する要素、又は層中に明確に形状設定された要素を有する連続薄膜層を指すために使用される。
[033]この態様の一実施形態においては、アクセス開口は、エッチホールである。任意には、この方法は、デバイス基板表面に、除去されたデバイスのアレイをプリントすることをさらに含む。一実施形態においては、このプロセスは、多重層電子デバイスを作製するために反復される。任意には、本明細書において開示される方法のいずれかが、ＧａＡｓ多重層太陽電池であるプリントデバイスのためのものである。
[034]一実施形態においては、この方法は、湾曲表面に対して、平坦状ジオメトリを有する電子デバイス又は電子デバイスの構成要素をプリントすることに関する。例えば、平坦状ジオメトリデバイスは、本発明のプロセスにより作成される折畳み可能なデバイスに組み込まれ、そこにおいて曲線表面に転写され得る。一態様においては、転写スタンプの弛緩した形状は、電子デバイス又は電子デバイスの構成要素が転写される湾曲受容基板に対して鋳込まれた転写要素又はスタンプなど、湾曲スタンプ上のデバイスが転写されるデバイス基板の形状に一致する。方法の一例は、実質的に平坦な基板表面の上にデバイスを設けることと、曲線ジオメトリを有するエラストマースタンプを用意することと、エラストマースタンプを変形させて実質的にフラットなスタンプ表面を用意することと、基板表面上のデバイスに実質的にフラットなスタンプ表面を接触させることと、基板から離れる方向にスタンプを引き上げることにより基板表面からデバイスを除去し、それにより、基板表面から実質的にフラットなスタンプ表面に構成要素を転写し、エラストマースタンプを弛緩させ、それにより、実質的にフラットなスタンプ表面を湾曲ジオメトリを有する表面へと変形させることとである。
[035]別の態様においては、本発明は、湾曲表面を実質的に平坦な表面に変形するためのデバイスである。「実質的に平坦な」とは、真の平坦から１０％未満、５％未満、又は１％未満の最大偏差を有する接触表面を指す。任意には、デバイスは、エラストマースタンプを固定的に受容するためのホルダと、固定的に受容されたエラストマースタンプに対する力を生成するためにホルダに作動的に連結される力生成器とを備え、この力は、曲線スタンプを実質的にフラット状にすることが可能である。この表面をフラット状にするための任意の手段を使用することができる。一例においては、ホルダにより画定されるフットプリント区域を調節するように調節される引張ステージが、対応するジオメトリを実現する。ホルダのジオメトリは、湾曲表面のジオメトリに応じて選択され得る。半球状湾曲表面については、フットプリント区域は、半球状表面をフラット状にするためにラジアル方向力を生じさせるように円形であってもよい。部分的に円筒形状である表面が、湾曲表面をフラット状にするために、矩形フットプリント区域を有する単軸力発生器を有してもよい。
[036]任意には、デバイスは、固定可能に受容されたエラストマースタンプと実質的にフラットな基板の上の電子構成要素と間に共形接触を確立するためのホルダに作動的に連結される、垂直並進器をさらに備える。一態様においては、ホルダは、円形ジオメトリを有する。一態様においては、力生成器は、ホルダに作動的に連結される引張ステージを備える。一態様においては、引張ステージは、ホルダにエラストマースタンプを固定するための、及び湾曲表面をフラット状にするためにラジアル方向に配向された力を伝達するための、複数のパドルアームを備える。
[037]別の態様においては、本発明は、エラストマーである支持層と、支持層により支持される機能層と、１つ又は複数のニュートラル機械面調節層とを有する伸張可能及び折畳み可能なデバイスであり、これらの層のいずれかの少なくとも１つ又は複数が、空間的に不均一である特性を有し、それにより、機能層に対してコインシデントである又は近位に位置するニュートラル機械面を生成する。
[038]一態様においては、不均一な特性は、ヤング率、層厚、空間的にパターニングされる追加層、凹部フィーチャ、機能層要素配置、及び機能層ジオメトリの中の１つ又は複数から選択される。
[039]一態様においては、デバイスは、集積回路、半導体、トランジスタ、ダイオード、論理ゲート、電子構成要素のアレイ、及び光学系からなる群より選択される。
[040]一態様においては、機能層は、基板又は剛性アイランド（電子デバイスを受容するための接触パッドなど）に結合される端部と、結合されない中間領域とによりバックリングされるナノリボンなどの、ナノリボンのアレイを有してもよい。これは、機能層に対してさらなる伸張可能性を与える。
[041]別の実施形態においては、本発明は、様々な従来の基板の上に伸張可能、屈曲可能、及び／又は折畳み可能な電子デバイスを作製する方法である。このデバイスは、高性能であることが可能であり、電子デバイスに対する、及び具体的には歪み誘起される故障を受けやすいデバイスの機能層に対する、他の点では必要以上である歪み及び応力を軽減する、計画的に配置される歪み隔離層の使用により達成される。一態様においては、この方法は、第１のヤング率を有する受容基板を第２のヤング率を有する隔離層で被覆することを含み、隔離層は、電子デバイスを受容するための受容表面を有し、第２のヤング率は、第１のヤング率未満である。一実施形態においては、隔離層は、ポリマー又はエラストマーである。電子デバイスは、プリント可能な構成において支持基板の上に設けられる。「プリント可能な電子デバイス」は、例えば接触転写プリントなどにより１つの基板から別の基板に転写することが可能な電子デバイス又はその構成要素（例えば、回路、ＣＭＯＳ回路、相互接続部、デバイスアイランド、半導体素子／層、トランジスタ、論理回路、及びそれらのアレイなど）を指す。プリント可能な電子デバイスは、接触転写プリントなどにより、支持基板から隔離層受容表面に転写される。隔離層は、デバイスの受容表面に加えられる歪みなどの加えられる歪みから、転写された電子デバイスの少なくとも一部分を隔離する。
[042]一態様においては、この方法は、例えば布地、ビニル、革、ラテックス、スパンデックス、紙などである受容基板を含むがそれに限定されない、非従来的な基板の上に、電子デバイス及びその構成要素を設けるために使用される。この態様においては、グローブ、衣服、建築材料（窓、屋根、壁紙、製造システムなど）から、曲線ジオメトリ及び／又は反復的に歪まされるシステムにおいてエレクトロニクスを要する他の用途に至るまでの多数の様々な用途に、高性能電子回路を組み込むことが可能である。一実施形態においては、基板は、布地を含む。別の態様においては、この方法は、ポリマー、無機ポリマー、有機ポリマー、半導体材料、エラストマー、ウェーハ、セラミック、ガラス、又は金属などの、より従来的な基板材料に関係する。
[043]一態様においては、ポリマーは、ＰＤＭＳを含む。一態様においては、隔離層のヤング率（「第２のヤング率」）は、約１０以上である第２のヤング率に対する第１のヤング率の比など（例えば隔離層が受容基板のヤング率を少なくとも１０分の１以上下回るヤング率を有するなど）、受容基板のヤング率（「第１のヤング率」）に関連して説明される。一態様においては、隔離層は、５ＭＰａ以下、１ＭＰａ以下、０．０１ＭＰａ〜１００ＭＰａの間、又は約０．１ＭＰａ〜５ＭＰａの間のヤング率を有する。一態様においては、隔離層は、２ｍｍ以下、２００μｍ以下、１００μｍ以下、又は２０μｍ以下である厚さを有する。一態様においては、隔離層は、１０μｍ〜２ｍｍの間、４０μｍ〜２００μｍの間、又は５０μｍ〜１５０μｍの間である範囲から選択される厚さを有する。
[044]一実施形態においては、本明細書において説明される方法及びデバイスは、あるレベルの歪み隔離の実現に関する。一態様においては、隔離層は、歪み隔離層を有さない対応するシステムと比較して、少なくとも２０％以上、又は９０％以上の歪み隔離を実現する。一態様において、歪み隔離の上限は、実際的に達成され得る値である。一態様においては、感歪み構成要素に対する歪み隔離は、歪み隔離層を有さないシステムに比較して、約１００の係数以下（例えば最大で約９９％の歪み隔離など）である。
[045]一態様においては、プリント可能な電子デバイスは、電子デバイス全体を形成するために追加の回路又は他の構成要素を有する電子デバイスの１つのパーツである回路などの、電子デバイスの１つの構成要素である。一態様においては、構成要素は、湾曲ジオメトリを有する複数の相互接続部などの、複数の相互接続部を備え、これらの相互接続部は、例えばデバイスアイランドなどの感歪み領域に作動可能に接続される。この湾曲は、隔離層受容表面に対して面内の、面外の、又はそれらの組合せのものであってもよい。
[046]一実施形態においては、隔離層は、受容基板に少なくとも部分的に浸透する。かかる浸透は、機械的歪み及び応力が比較的高く、それにより作動の際の剥がれの危険が高まる状況においてなど、隔離層と基底基板との間に比較的高い接着力を有することが望ましい用途について有効である場合がある。一態様においては、受容基板は、隔離層と受容基板との間の接触面積を増大させる表面テクスチャを有する。「表面テクスチャ」は、表面積の増大を機能的にもたらす任意の技術を指すために広く用いられる。例えば、基板は、内因的に又は外因的に、レリーフ特徴又は他の表面粗さを有し得る。一態様においては、受容基板は、孔を有し、孔は、１０％以上、５％以上、１％以上、又は約１％〜１０％の間である表面多孔度を有する受容基板などの受容基板中への隔離層の浸透を容易にする。パーセント多孔度は、孔又は開口を有する総表面積のパーセンテージを指す。別の態様においては、受容基板は、繊維を含み、それにより、受容基板中へのポリマーの浸透が容易になる。この態様の一実施形態においては、繊維の少なくとも一部分が、基板表面に浸透したポリマー中に完全に埋め込まれる基板表面に最も近い繊維の少なくとも一部分など、ポリマー層中に埋め込まれる。
[047]本明細書において開示されるデバイス及び方法のいずれかが、デバイスの一部分を部分的に覆う、又はデバイスを完全に封入する封入層などの封入層を任意に含む。一態様においては、封入層は、受容基板のヤング率未満である又は隔離層のヤング率未満であるヤング率などの、選択されたヤング率を有する。一態様においては、封入層は、不均一なヤング率を有する。この態様においては、「不均一なヤング率」は、特徴（例えばレリーフ特徴など）の導入、又は封入層の表面上若しくは封入層内の他の基板の選択的位置決めなどにより、空間的に変化するヤング率を指す。
[048]別の実施形態においては、本発明は、方法の組合せを含む、本明細書において開示される方法のいずれかによって作製されるデバイスなどの、伸張可能及び折畳み可能な電子デバイスである。例えば、ニュートラル機械平面メカニクスを用いる方法が、電子デバイスメカニクスをさらに向上させるために、ポリマーの薄層である歪み隔離層と組み合わされてもよい。
[049]一実施形態においては、伸張可能及び折畳み可能な電子デバイスは、受容基板と、受容基板の１つの表面を少なくとも部分的に被覆する隔離層と、隔離層により少なくとも部分的に支持される電子デバイスとを備える。隔離層は、隔離層を有さないデバイスにおける歪みと比較して、少なくとも２０％又は少なくとも９０％だけ低減される歪み隔離などの歪み隔離を電子デバイス（電子デバイスの機能層など）が受けるように構成される。一態様においては、隔離層は、２ｍｍ以下の厚さ、及び１００ＭＰａ以下のヤング率を有する。有効なデバイスの例には、接着剤又は接着剤前駆体で被覆されるデバイスアイランドの裏面に対応する共有結合部などの、隔離層との結合領域を有する電子デバイス又は機能層が含まれる。例えば、活性デバイスアイランドの裏面が、Ｃｒ／ＳｉＯ２の二重層で被覆されて、ＰＤＭＳポリマーから作成された隔離層と電子デバイス結合領域との間のＳｉ−Ｏ−Ｓｉ結合部を含む共有結合部を形成してもよい。したがって、非結合領域は、電子デバイスと隔離層との間の接着力（単位接触面積当たりの）が結合領域の接着力を実質的に下回る領域を指す。例えば、非結合領域は、接着剤又は接着剤前駆体（Ｃｒ／ＳｉＯ２など）により被覆されなくてもよい。任意には、非結合領域は、感歪み性の比較的剛性の隣接し合うデバイスアイランドを接続する屈曲相互接続部に対応する。かかる屈曲構成は、歪み又は歪み誘起される応力から、比較的剛性のデバイスアイランドなどの機能層をさらに隔離する。任意には、これらのデバイスのいずれかが、不均一なヤング率を有する封入層などの封入層をさらに備える。
（Ａ）は、シリコンナノリボンを利用し、極度のレベルの折畳み可能性（上から３番目のフレーム）又は完全に復帰可能な伸張可能性／収縮可能性（右側の最下フレーム）を可能にする、超薄型ＣＭＯＳ回路のための製造プロセスの概観図である。（Ｂ）は、キャリアウェーハ及びドープされたナノリボン上の回路の光学画像の図であり（差込み図）、（Ｃ）は、このキャリアから取り外された後の薄型ロッド上の回路の光学画像の図であり（差込み図）、（Ｄ）は、ＰＤＭＳ上の波状構成の回路の光学画像の図である（差込み図）。
多様なレベルの予備歪みεｐｒｅ（左：εｐｒｅ＝２．７％、中央：εｐ ｒｅ＝３．９％、右：εｐｒｅ＝５．７％）により形成された、ＰＤＭＳ上の波状Ｓｉ−ＣＭＯＳインバータの図である。 εｐｒｅ＝３．９％により形成されたシステムの完全な３次元有限要素モデリングにより決定される構造的構成の図（左）、及び、同様の条件で製造されたサンプルの斜視走査電子顕微鏡写真の図（右）である。 ｘ方向及びｙ方向に沿った引張歪み下における波状Ｓｉ−ＣＭＯＳインバータの光学画像の図である。 波状インバータの測定された（赤及び黒）及びシミュレートされた（青）転送特性を示す図（左）、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴ（左差込み図中の実線及び破線のそれぞれ）の転送特性を示す図、並びに、ｘ及びｙに沿った様々な加えられた歪みに対する、測定された（中実円）及びシミュレートされた（開口正四方形）インバータしきい値電圧を示す図である。
伸張可能な波状３ステージＣＭＯＳリング発振器のアレイの光学画像の図（上部左）、赤矢印の方向に沿って配向された様々な加えられた歪みにおける典型的な発振器の拡大視の光学画像の図（右のフレーム）、並びに、様々な加えられた歪みにおける発振器の測定された時間領域応答及び周波数領域応答を示す図である。 様々な増幅器の回路図（上部左）、様々な歪み値についての出力特性を示す図（下部左）、製造されたままの状態における波状差動増幅器の光学画像の図（上部右）、及び、赤矢印に沿った方向に歪みを加えられた状態の波状差動増幅器の光学画像の図（下部右）である。
顕微鏡カバースリップの端部の周囲に巻かれたＰＩの封入層を使用する、「折畳み可能な」超薄型Ｓｉ−ＣＭＯＳ回路の画像を示す図である。差込み図は、粗断面概略図を示す。 デュアルニュートラル平面設計を利用する、ねじられた（上部）及び屈曲された（下部差込み図）波状Ｓｉ−ＣＭＯＳ回路の画像を示す図である。上部の差込み図は粗断面図を示す。上部フレーム中に示されるねじられた構成におけるサンプルの中央（下部左）及び端部（下部右）におけるインバータの光学顕微鏡写真の図である。
回路作製手順に関する概略図である。
薄ロッド上に装着された超薄型デバイスに関する電圧転送曲線を示す図である。
表面形状測定（Ｓｌｏａｎ Ｄｅｋｔａｋ３）を使用した波状超薄型デバイスの波長及び振幅測定値を示す図である。薄金属電極部分（左）。ｐｍｏｓのための厚デバイス部分（中央）。ｎｍｏｓ（右）。 多層スタックの概略図である。 ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域のためのニュートラル平面の位置と、金属相互接続部の位置の図である。 ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域のためのニュートラル平面の位置と、金属相互接続部の位置の図である。 ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域のためのニュートラル平面の位置と、ＰＩキャッピング層との金属相互接続部の位置の図である。 ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域のためのニュートラル平面の位置と、ＰＩキャッピング層との金属相互接続部の位置の図である。
回路の様々な層における予備歪みに対する最大歪みを示す図である（金属相互接続部）。 回路の様々な層における予備歪みに対する最大歪みを示す図である（ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域）。
ｙ方向への伸張試験に関する光学画像の図である。 ｘ方向への伸張試験に関する光学画像の図である。 様々な加えられた歪み値におけるＮＭＯＳデバイス（左）及びＰＭＯＳデバイスに関する転送曲線及び移動度変化を示す図である。 ０％歪みにおけるＮＭＯＳ（左）及びＰＭＯＳ（右）に関するＩＶ曲線を示す図である。実線は測定に関し、破線はシミュレーションに関する。
疲労試験の光学画像の図である。 電圧転送曲線（左）、及び疲労試験の際の利得値の変動を示す図である。
超薄型波状差動増幅器の画像を示す図である。歪みを加える前の差動増幅器の拡大画像の図である（差込み図）。
折畳みの前後のインバータの拡大図である。 折り畳まれたインバータの電圧転送特性を示す図である。 折り畳まれた金属相互接続領域の断面図である。 ニュートラル機械平面を有する概略的な波状構造を示す図である。
有限要素シミュレーションモデリング及びプロセスを示す図である。
電子アイカメラを製造するために、圧縮可能なシリコン焦点面アレイ及び半球形のエラストマー転写要素を使用するためのステップの概略的な説明図である。最上フレームは、適切に設計されたテンプレートに対して鋳込み及び硬化を行うことによりＰＤＭＳ中に製造される、かかる転写要素を示す。ラジアル方向に伸張することにより、平坦なドラムヘッド膜が形成され、この膜中では、ＰＤＭＳ中の全てのポイントが張力下にある。予め製造された焦点面アレイ及び関連付けされるエレクトロニクスを、ソースウェーハがこのドラムヘッドの表面上に引き上げ、次いで、ＰＤＭＳをその初期形状に弛緩させて戻すことにより、平面デバイスレイアウトが半球形状に変形する。光硬化性接着剤（ピンク）の薄層によって被覆された整合する半球状ガラス基板の上に転写プリントを行い、一体化された結像レンズを有する半球状キャップを追加し、外部制御エレクトロニクス（ここでは図示しない）に接続させることにより、カメラシステムが完成される。
平坦状から半球状への変形に適した、圧縮可能なシリコン要素及びエラストマー要素のメカニクスを示す図である。ＰＤＭＳ半球状部の上の圧縮可能なシリコン構造体の光学画像の図である（中央；高く上げられたリムが周辺部の周囲に位置する）。シリコンは、半球状部の中央領域を覆い、この画像においては明るい灰色で示される。構造全体の直線状端部をはっきりと見ることが可能である（矢印）。このシステムは、シリコン−オン−インシュレータウェーハの平坦状表面の上に初めに形成される、１６．１４ｍｍ×１６．１４ｍｍの正四方形アレイ内にシリコン（２０×５μｍ；厚さ５０ｎｍ）のリボンによって連結された、シリコン（２０×２０μｍ；厚さ５０ｎｍ）の１６３，２１６個の正四方形要素からなる。 平坦状から半球状への変形に適した、圧縮可能なシリコン要素及びエラストマー要素のメカニクスを示す図である。図Ａにおいて図示されるサンプルの小さな領域の走査電子顕微鏡写真（ＳＥＭ）の図である。ここで見ることが可能なアーク形状をもたらす連結リボンにおける面外変形部により、平坦状から半球状への変形を許容するために必要な圧縮可能性が与えられる。 平坦状から半球状への変形に適した、圧縮可能なシリコン要素及びエラストマー要素のメカニクスを示す図である。比較的粗い特徴及び少ない要素を伴う、同様の半球状アレイの端部間のシリコン要素（５００×５００μｍ；厚さ１．２μｍ）の空間位置の、実験により測定されたマップ（黒いドット）を示す図である。重畳されたメッシュは、解析力学モデルによる、平坦状から半球状への変形についての予測を示す。メッシュノードは、アレイの予測される空間位置であり、セグメントカラーは、平坦状構成に設計されたものと比較した場合の、アレイの端部間の隣接要素同士の間の距離のパーセント変化を示唆する。これらの結果は、最小から最大に、約３％未満の変動を示唆する。 平坦状から半球状への変形に適した、圧縮可能なシリコン要素及びエラストマー要素のメカニクスを示す図である。カラーで重畳された、アーク形状部及び歪みの分布についての理論的結果を伴う、アレイ中の単一要素を強調表示したＳＥＭの図である。
圧縮可能なパッシブマトリクスレイアウトにおける、単結晶シリコン光検出器及び電流ブロッキングｐ−ｎ接合ダイオードに基づく、半球状電子アイカメラのレイアウト及び電気的特性を示す図である。アレイ中の単一ユニットセルに関連付けされるシリコン、金属、及びポリマーのレイアウトの分解概略図である。ブロッキングダイオード（ＢＤ）は、セルの中央に位置する。フォトダイオード（ＰＤ）は、ＢＤの周囲に蛇行状ジオメトリにおいて位置する。 圧縮可能なパッシブマトリクスレイアウトにおける、単結晶シリコン光検出器及び電流ブロックｐ−ｎ接合ダイオードに基づく、半球状電子アイカメラのレイアウト及び電気的特性を示す図である。ユニットセルの電気的特性及び光学顕微鏡写真を示す図である。このデータは、システムの周辺部のパッドを介して半球状アレイ中におけるこの位置を指定する行電極及び列電極を接触させることにより、測定された。このデータ（赤：光に露光されたもの、黒：暗い中にあるもの）は、露光に対する高いコントラスト応答を示す。同様に重要なこととしては、逆バイアス電流及びアレイ中の他の画素からのリークが共に、右の差込み図中で説明されるように、最小となる。 圧縮可能なパッシブマトリクスレイアウトにおける、単結晶シリコン光検出器及び電流ブロックｐ−ｎ接合ダイオードに基づく、半球状電子アイカメラのレイアウト及び電気的特性を示す図である。半球状ガラス基板上に集積されたアレイの写真を示す図（メインフレーム）、アレイの一部の光学顕微鏡写真の図（上方右差込み図）、並びに、システムの２×２セクション中のＢＤ（黒）、ＰＤ（赤）、及び電極交差部（アーク）を示す回路図である。 圧縮可能なパッシブマトリクスレイアウトにおける、単結晶シリコン光検出器及び電流ブロックｐ−ｎ接合ダイオードに基づく、半球状電子アイカメラのレイアウト及び電気的特性を示す図である。表面上に圧縮可能な焦点面アレイを有する半球状ＰＤＭＳ転写要素の写真を示す図である。 圧縮可能なパッシブマトリクスレイアウトにおける、単結晶シリコン光検出器及び電流ブロックｐ−ｎ接合ダイオードに基づく、半球状電子アイカメラのレイアウト及び電気的特性を示す図である。圧縮可能な相互接続部を示す、図Ｄにおけるアレイの一部分のＳＥＭ画像の図である。
半球状電子アイカメラ及び代表的な出力画像の写真を示す図である。リボンケーブル（上方左）を介してコンピュータ（図示せず）に外部接続された状態の、プリント回路基板（緑）の上に設置された半球状焦点面アレイ（中央）の写真を示す図である。 半球状電子アイカメラ及び代表的な出力画像の写真を示す図である。簡単な単一構成要素結像レンズ（上）を有する（視認を容易にするために）透明な半球状キャップと一体化された後のカメラの写真を示す図である。 半球状電子アイカメラ及び代表的な出力画像の写真を示す図である。結像レンズを介して直接的に見た場合の、図Ｂにおけるシステムの接写写真を示す図である。ここにおいて使用されるパラメータに関しては、このレンズは、小さな３×３の画素クラスタを示すために、焦点面アレイを拡大する。 半球状電子アイカメラ及び代表的な出力画像の写真を示す図である。焦点面アレイの表面と整合する表面上に示された１６×１６画素を有する平坦状カメラを使用して取得されたグレースケール画像の図である。平坦状の場合における下の画像は、市販の１０Ｍピクセルデジタルカメラによる、光学軸に沿いサンプルの背面から撮られた、平坦スクリーン上に投影された画像の写真を示す図である。幾何学的な糸巻き形歪みが、この光学装置については観察される。 半球状電子アイカメラ及び代表的な出力画像の写真を示す図である。焦点面アレイの表面と整合する表面上に示された１６×１６画素を有する半球状カメラを使用して取得されたグレースケール画像の図である。 半球状電子アイカメラ及び代表的な出力画像の写真を示す図である。検出器表面に整合する半球状表面の上に表示された（上）、及び平面上に投影された（下）、１６×１６画素を有する半球状カメラを使用して取得されたアイチャート中の初めの２行のグレースケール画像を示す図である。左右のこれらの画像は、それぞれスキャニングを伴わずに、及びスキャニングを伴って（０．４°インクリメントにおいてθ方向及びφ方向に−２°〜２°まで）、取得された。軸スケールは、ｍｍであり、各画像において同一である。
ＳＯＩウェーハから焦点面アレイを効率的に取り外すためのプロセス流れ図である。重要なステップは、ｄ〜ｈであり、これらのステップにおいては、ポリマー（本明細書において提示される結果についてはポリイミド）のスピンキャスト層が、予め画成されたエッチホールを貫通して、埋め込まれた酸化物のＨＦアンダーカットエッチング後に殆どのアレイを下層のシリコンハンドルウェーハから懸下された状態に維持する。このストラテジにより、他の場合にはアレイを引き上げる能力を阻害する静摩擦が回避される。ポリマーにより形成されるポストにより、ＨＦエッチングの際のアレイの不要な滑り又はしわ寄りが防がれる。
重要な寸法が示唆された、焦点面アレイのレイアウトの概略図である。明褐色領域、暗褐色領域、及び灰色領域は、それぞれポリイミド、Ｃｒ／Ａｕ、及びシリコンに対応する。
加工アプローチ、焦点面アレイ設計、相互接続方式、及び、半球状カメラについて使用されるものと同様の他のフィーチャを用いる、平坦状カメラの写真（上のフレーム）及び光学顕微鏡写真（下のフレーム）を示す図である。このシステムは、様々な態様の設計及び製造技術を評価するために使用された。これらの画像は、光学顕微鏡に関連付けされる制限された焦点深度により、半球状ジオメトリにおいて明確に示すことが困難ないくつかのフィーチャの図を提示する。
半球状ＰＤＭＳ転写要素を鋳込み及び硬化するために使用される、取付けジグの光学画像を示す図である。
重要な寸法を伴う、半球状ＰＤＭＳ転写要素のレイアウトの概略断面図である。
製造されたままの構成及びラジアル方向に引っ張られた構成における重要な寸法を伴う、半球状ＰＤＭＳ転写要素のレイアウトの概略上面図である。この画像の中央部分の重畳部は、縮尺通りに示されたパッシブマトリクスアレイのレイアウトを示す。
ラジアル方向引っ張りステージのコンピュータ支援設計図である。半球状ＰＤＭＳ要素は、中央に載置される。パドルアームは、ラジアル方向に移動して、半球状部を平坦状ドラムヘッド形状へと広げる。
ラジアル方向引っ張りステージ及びＰＤＭＳ転写要素の写真を示す図である（左フレーム）。ＰＤＭＳ要素は、左側で破線ボックスによって示唆される画像領域に対応する、ステージのパドルアーム上に載置される（中央フレーム）。右フレームは、平坦なドラムヘッド構成のＰＤＭＳ要素を示し、焦点面アレイがその表面上に位置する。
表面上に圧縮可能な焦点面アレイを有する半球状ＰＤＭＳ転写要素の写真を示す図である。ＳＥＭは、アレイの一部分を示し、圧縮可能な相互接続部を図示する。
ガラス基板上の半球状焦点面アレイ中の画素素子の空間分布を評価するための手順を示す図である。このプロセスは、システムの写真で始まり（上フレーム）、次いで、このシステムは、バイナリフォーマットに変換され（中央フレーム）、次いで、撮像処理ソフトウェアにより操作されて、画素の中央部の空間座標を位置決めする。
重要な寸法を伴う、球状キャップ及び結像レンズの概略断面図及びコンピュータ支援設計図である。
画像取得のためのマルチプレクサ／デマルチプレクサシステムの写真を示す図である。
画像取得のためのエレクトロニクスについての回路図である。
画像取得のために使用される光学装置の写真を示す図である。
撮像に使用されるソフトウェアインターフェースについての画面キャプチャを示す図である。
半球状部の上へのシリコン要素のマッピングの概略図である。（Ａ）半径ＲのＰＤＭＳ半球状キャップが示される。（Ｂ）キャップは、初めに、半径ｒ１のほぼ平坦状のプレートへと伸張される。（Ｃ）さらに、平坦状プレートは、半径ｒ２を有する平坦状プレートに伸張される。（Ｄ）シリコン要素が、プレート上に転写される。（Ｅ）Ｓｉ要素を備えるプレートが、半径ｒ１’のほぼ平坦状のプレートへと放される。（Ｆ）さらに放すことにより、半径Ｒ’の新たな半球状部が得られる。
半球状態からほぼ平坦状態へのマッピングの有限要素解析を示す図である。ＰＤＭＳ半球状キャップのための本来のメッシュが示される。 半球状態からほぼ平坦状態へのマッピングの有限要素解析を示す図である。正確に平坦化されたプレートのための変形されたメッシュが示される。 半球状態からほぼ平坦状態へのマッピングの有限要素解析を示す図である。平坦化されたプレート中における歪み分布が示される。 半球状態からほぼ平坦状態へのマッピングの有限要素解析を示す図である。有限要素結果と解析解との間のマッピングの比較が示される。
有限要素解析により計算される、平坦な弛緩されたＰＤＭＳ及びシリコンの変形形状を示す図である。 有限要素解析により計算される、球状の弛緩されたＰＤＭＳ及びシリコンの変形形状を示す図である。
マッピングプロセスの有限要素方法によって得られる画像を示す図である。
（Ａ）圧縮された接続部の形状の解析モデルを示す図である。（Ｂ）シリコン要素中の歪みの解析モデルを示す図である。
（Ａ）熱転写により、及び（Ｂ）機械的変形により、折畳み可能及びポップアップ伸張可能な電子デバイスを作製するためのプロセスを示す図である。Ｃ〜Ｅは、デバイスの写真を示す図である。
様々な歪みに対する伸張可能なデバイスアレイの機能的特徴を概説する図である。
ねじりタイプの変形を受ける、本明細書において開示されるプロセスにより作成されたデバイスの写真を示す図である。
ドープされたシリコンナノ材料を用いた波状相互接続されたＣＭＯＳインバータのための製造プロセスの概略的な比較及び概観を示す図である。（ａ）シートタイプ波状インバータが示される。（ｂ）波状ＰＩブリッジにより接続された超薄型ＣＭＯＳアイランドが示される。（ｃ）波状ＰＩ接続部及び波状金属接続部により接続された超薄型ｎＭＯＳデバイス及びｐＭＯＳデバイスが示される。
（ａ）波状ポリイミドブリッジにより相互接続されたＣＭＯＳインバータの画像を示す図である。（ｂ）伸張試験の光学画像を示す図である。（ｃ）波状ＣＭＯＳインバータの電圧転送特性（左）、及び各加えられる歪みに対するインバータしきい値電圧の変動（右）を示す図である。差込み図は、個々のデバイスについてのログスケール転送曲線を示す。
（ａ）金属波状ブリッジ及びＰＩ波状ブリッジを有するＣＭＯＳインバータの画像を示す図である。（ｂ）ＳｉＯ２キャッピング（上部左）及びＰＩキャッピング（上部右）を有する波状相互接続されるインバータの拡大図である。（ｃ）ＳｉＯ２キャッピング（上）及びＰＩキャッピング（下）に関する、図３（ｂ）における白い破線ボックスに対応する電極端部の拡大図である。右の画は、波状相互接続部に対するニュートラル機械平面の位置に関する概略図である。
（ａ）伸張試験の光学画像を示す図である。（ｂ）ｙ方向（左）及びｘ方向（右）に外部歪みを加えることに対するポアソン効果によるプロファイル変化を示す図である。（ｃ）波状相互接続されるＣＭＯＳインバータの電圧転送特性（左）と、各加えられる歪みに対するインバータしきい値電圧の変動（右）とを示す図である。
（ａ）波状相互接続された３ステージリング発振器の画像を示す図である。（ｂ）伸張試験の画像を示す図である。（ｃ）発振特性を示す図である（左：様々な歪み値におけるリング発振、右：時間領域から周波数領域への発振のフーリエ変換）。
ＧａＡｓ ＭＥＳＦＥＴ処理の流れの概略図である。
ＧａＡｓ ＭＥＳＦＥＴ処理の流れ図の梗概である。
ＰＤＭＳによるＧａＡｓ要素の引き上げを示す図である（差込み図は、引き上げ後のドナーソース基板である）。
図４８のスタンプからＰＩ被覆ガラス基板へのＧａＡｓの転写を示す図である。
残留フォトレジストを洗浄した後の、第２の機能ＧａＡｓ層のためのプロセスの反復が可能な状態の、ドナーの写真を示す図である。
（多重層の第１の層に関する）金属被覆及びデバイス特性を示す図である。
ＰＤＭＳ半球状部上の圧縮可能なシリコン構造体の写真を示す図である（中央；高く上げられたリムが、周辺部の周囲に位置する）（上画像）。シリコンは、半球状部の中央領域を覆い、この画像においては明るい灰色で示される。構造全体の直線状端部をはっきりと見ることが可能である（矢印）。このシステムは、シリコン−オン−インシュレータ（ＳＯＩ）ウェーハの平坦状表面の上に初めに形成される、１６．１４ｍｍ×１６．１４ｍｍの正四方形アレイ内にシリコン（２０×４μｍ；厚さ５０ｎｍ）のリボンによって連結された、シリコン（２０×２０μｍ；厚さ５０ｎｍ）の１６３，２１６個の正四方形要素からなる。サンプルの小さな領域の走査電子顕微鏡写真（ＳＥＭ）が、下の画像に示される。ここにおいて見ることが可能なアーク形状部をもたらす連結リボンにおける面外変形により、平坦状から半球状への変形を許容するために必要な圧縮可能性が与えられる。
平坦状カメラに比較した場合の半球状カメラにおける強調された結像を示す図である。Ａでは、イリノイ大学の「Ｉ」のロゴの高解像度画像が示され、Ｂでは、半球状カメラにより取得された眼の図の高解像度画像が示される。（右側の差込み図は、透明フィルムからスキャンされた元の画像を示す）。Ｃでは、像及びレンズを貫通して検出器スクリーン（最適な焦点表面及び平坦状カメラ）上に進む光線のパターンを示す、結像及びサンプルレイトレースのために使用される光学装置が示される。Ｄでは、最適な焦点表面（緑の円−計算された焦点、緑の曲線−放物線適合）のレイトレーシング予測、半球状カメラの検出器表面（青い曲線）のレイトレーシング予測、及び平坦状カメラの検出器表面（赤い曲線）のレイトレーシング予測が示される。Ｅでは、レンズから様々な距離の位置に配置された平坦状スクリーン上に投影された像の高解像度写真が示される。左及び右の画像は、それぞれレンズから１４．４０ｍｍ及び１６．６５ｍｍの位置で取得されたものであり、検出器位置に対して最適な焦点の変動を行う。一連のかかる画像は、図Ｄにおいて示されるような最適な曲線焦点表面を黒い正四方形部として評価するために使用された。Ｆでは、レンズから（光学軸に沿って）１６．６５ｍｍの位置に配置された平坦状カメラにより取得された高解像度画像が示される。Ｇでは、レンズから（光学軸に沿って）１６．６５ｍｍの位置に配置された半球状カメラにより取得された高解像度画像が示される。画素数に対して示されるＧを除いては、全ての軸スケールは、ｍｍである。全ての画像平面に対して垂直な軸は、ｚ方向（光学軸）を示す。
投影される像全体にわたりスキャンされた場合の（−４０〜４０°まで、θ方向及びφ方向に、１．０°インクリメントでのスキャン）、半球状カメラにおける各画素により結像された文字「Ｅ」を示す図である。これらの画像は、半球状表面の様々な部分を対応範囲に含み、平坦状表面上に投影されたものとして表示される。
投影される像全体にわたりスキャンされた場合の（−４０〜４０°まで、θ方向及びφ方向に、０．５°インクリメントでのスキャン）、半球状カメラにおける各画素により結像された眼の図である。これらの画像は、半球状表面の様々な部分を対応範囲に含み、平坦状表面上に投影されたものとして表示される。
レンズから様々な距離に配置された平坦状スクリーンの上の高解像度写真を示す図である。これらの画像は、レンズから１２．１５ｍｍ（画像＃１、左）と１８．００ｍｍ（画像＃１３、右）との間で取得されたものであり、最適な焦点表面の曲線特性を示す。
半球状カメラにおける１６×１６画素光検出器アレイの光電子応答を示す図である。４Ｖの印加バイアスでの電流応答が、ａの最も明るいレーザ光（５１４．５ｎｍ）、ｂのこの明るい場合の約１０分の１、及びｃの全くの暗闇を含む、３つの異なる光強度にて全ての画素について測定された。左側のヒストグラムは、所与の電流応答を伴う画素の分布を示し、右側のカラーマップは、半球状カメラにおいて所与の応答を伴う画素のマッピングを示す。
平坦状カメラにおける１６×１６画素光検出器アレイの光電子応答を示す図である。ａでは、ユニットセルの電気的特性が示される。このデータは、システムの周辺部のパッドを介して、半球状アレイ中のこの位置を指定する行電極及び列電極を接触させることにより、測定された。このデータ（赤：露光される、黒：暗い中にある）は、露光に対する非常に対照的な応答を示す。４Ｖの印加バイアスでの電流応答が、ｂの、ハロゲンランプによりバックライトを受け６２０〜７００ｎｍ波長へと光学的に濾波される白紙での明るい場合（図５３ｅ〜ｇを生成するために使用されるのと同じ装置）と、ｃの、完全な暗闇の場合とを含む、２つの異なる光強度にて全ての画素について測定された。左側のヒストグラムは、所与の電流応答を伴う画素の分布を示し、右側のカラーマップは、半球状カメラにおいて所与の応答を伴う画素のマッピングを示す。
レンズから様々な距離にて、組み立てられた１６×１６平坦状カメラにより取得された、投影画像の写真を示す図である。これらの画像は、レンズから１２．１５ｍｍ（画像＃１、左）と１８．００ｍｍ（画像＃１４、右）との間で取得されたものであり、最適な焦点表面の曲線特性を示す。
レンズから様々な距離にて、組み立てられた１６×１６半球状カメラにより取得された、投影画像の写真を示す図である。これらの画像は、レンズから１３．９５ｍｍ（画像＃１、左）と１９．８０ｍｍ（画像＃１４、右）との間で取得されたものである。
半球状転写要素上の１６×１６アレイにわたるシリコン要素（５００×５００μｍ、厚さ１．２μｍ）の空間位置の実験により測定されたマップ（黒いドット）を示す図である。重畳されたカラーメッシュは、解析力学モデルによる、平坦状から半球状への変形についての予測を示す。メッシュノードは、アレイの予測される空間位置であり、セグメントカラーは、平坦状構成に設計されたものと比較した場合の、アレイの端部間の隣接要素同士の間の距離のパーセント変化を示唆する。これらの結果は、最小から最大に、約３％未満の変動を示唆する。
（ａ）伸張可能な「波状」相互接続部を有するＣＭＯＳインバータ論理ゲートの画を含む、製造プロセスの概略図である。さらに、クラッキングを回避するためにニュートラル機械平面付近に重要な回路要素を位置決めするための、最上層封入のストラテジが示される。（ｂ）波状相互接続部及びブリッジ構造体を有するＣＭＯＳインバータの画像を示す図である。（ｃ）波状相互接続部を有するＣＭＯＳインバータの拡大図である。（ｄ）実験的観察との良好な一致を示す、このシステムのメカニクスの３次元有限要素シミュレーションを示す図である。
伸張試験を示す図である。伸張可能なＣＭＯＳインバータの転送特性（赤及び黒：実験、青：シミュレーション、左）と、各加えられる歪みについてのインバータしきい値電圧の変動とが示される（右）。差込み図は、個々のトランジスタについてのログスケール転送曲線を示す。（ｄ）ｎＭＯＳ（左）及びｐＭＯＳ（右）トランジスタの電流−電圧曲線が示される。実線及び破線は、それぞれ実験及びシミュレーションに相当する。
（ａ）エラストマー基板に組み込まれた非共面メッシュ設計を使用することにより高い伸張可能性のレベルを達成する代表的な回路のための製造プロセスの概観図である。（ここにおいて示される場合に関しては、ポリ（ジメチルシロキサン）；ＰＤＭＳ）。（ｂ）非変形状態（下；約２０％の予備歪み）、及び複雑なねじる動作により得られる対応する構成（上）における、このプロセスから得られるＣＭＯＳインバータのアレイのＳＥＭ画像を示す図である。（ｃ）対角線伸張、ねじり、及び屈曲の３つの異なる種類の変形を強調表示した、ＣＭＯＳインバータの自由に変形された伸張可能アレイの光学画像を示す図である。差込み図は、各場合に関するＳＥＭ画像を提示する（視認が容易になるようにカラー表示される）。 デバイス構成の近接図である。
（ａ）ブリッジ（ｘ及びｙ）に沿って伸張させるための、非共面メッシュ設計を伴う伸張可能な３ステージＣＭＯＳリング発振器の光学画像の図である。（ｂ）回路の上部表面（上）、金属層の中間点（中央）、及び下部表面（下）における、歪み分布のＦＥＭモデリングを示す図である。（ｃ）（ａ）に図示される様々な歪み構成における時間領域及び周波数領域（差込み図）において示された発振器の電気的特性を示す図である。ここでは、０ｓ及び０ｅは、それぞれ試験の開始及び終了時の０％歪みを指す。１７ｘ及び１７ｙは、（ａ）において示唆されるｘ方向及びｙ方向に沿った１７％の引張歪みを指す。（ｄ）ブリッジ（ｘ及びｙ）の方向に４５度伸張させるための非共面メッシュ設計を伴う伸張可能ＣＯＭＳインバータの光学画像の図である。（ｅ）これらの動作のＦＥＭシミュレーションを示す図である。（ｆ）インバータの転送特性を示す図である（出力電圧Ｖｏｕｔ、及び入力電圧に対する利得Ｖｉｎ）。１８ｘ及び１８ｙは、（ｄ）において示唆されるｘ方向及びｙ方向に沿った１８％の引張歪みを指す。
（ａ）ねじり構成における伸張可能ＣＭＯＳインバータのアレイの光学画像（左）、及び変形の性質を図示する単一インバータの拡大図（右）を示す図である。（ｂ）ブリッジ構造に対するねじりのメカニクスのＦＥＭシミュレーションを示す図である。（ｃ）ねじり構成における伸張可能な３ステージＣＭＯＳリング発振器のアレイのＳＥＭ画像を示す図である。（ｄ）平坦状態及びねじり状態における、インバータ（上；入力電圧Ｖｉｎに対する利得及び出力電圧Ｖｏｕｔ）及び発振器（下；時間に対する出力電圧Ｖｏｕｔ）の電気的特性を示す図である。
（ａ）ねじられたレイアウト及び（ｂ）平坦状に伸張されたレイアウトにおける伸張可能な差動増幅器のアレイの光学画像を示す図である。（ｃ）非共面レイアウトを示す代表的な増幅器の斜めに見たＳＥＭを示す図である。ｘ及びｙ方向に沿った伸張下における光学画像（ｄ）、及び正弦波入力についての時間に対する対応する電気出力（ｅ）を示す図である。（ｆ）複雑な変更モードにおけるデバイスの光学画像の図である。この場合には、１７ｘ及び１７ｙは、（ｄ）において示されるｘ方向及びｙ方向に沿った１７％の歪みを指す。
（ａ）蛇行状レイアウト（左）を有する非共面状ブリッジを伴う伸張可能なＣＭＯＳインバータのアレイのＳＥＭ画像（左）と、拡大図（右）とを示す図である。（ｂ）ｘ方向及びｙ方向における伸張試験の光学画像を示す図である。（ｃ）伸張前（３５％予備歪み）及び伸張後（７０％加えられた歪み）のＦＥＭシミュレーションを示す図である。（ｄ）薄ＰＤＭＳ基板（０．２ｍｍ）上のインバータのアレイ（左）、及び非伸張状態における画像（中央；９０％予備歪み）、及び伸張（右；１４０％引張歪み）を示す図である。（ｅ）伸張下における代表的なインバータについての転送特性及び利得（左）と、利得及び伸張サイクルに対する同様のデバイスについての最大利得時電圧（ＶＭ）のグラフ（右）とを示す図である
多重層スタックの概略図である。
（ａ）ポップアップブリッジ及び（ｂ）アイランドの解析モデルである。
アイランドブリッジ構造体の概略図である。
１０．７％の予備歪みについてのシステムレベルの加えられる歪みに対する、（ａ）ブリッジ及び（ｂ）アイランドの最大歪みを示す図である。
ＣＭＯＳインバータの電圧転送曲線（ａ）と、ｎＭＯＳ（ｂ）及びｐＭＯＳ（ｃ）についての個々のデバイスのＩＶ曲線とを示す図である。
（Ａ）ハンドルウェーハ上の蛇行状メッシュジオメトリ中に製造された超薄型シリコン回路の概略図（左）、及び光学画像（右）を示す図である。中央の差込み図は、右フレーム内の破線ボックスに対応するＣＭＯＳインバータの光学顕微鏡写真を示す。（Ｂ）Ｃｒ／ＳｉＯ２のパターニングされた堆積後の回路の転写プリントのためのプロセスの概略図（左）と、転写後の光学画像（右）を示す図である。中央の差込み図は、右のフレームの破線ボックスに相当する転写されたＣＭＯＳインバータの光学顕微鏡写真を示す。（Ｃ）蛇行状回路とＰＤＭＳとの間のボンディングの概略図（左）である。屈曲構成におけるシステムの走査電子顕微鏡写真を示す図（右）である。（Ｄ）他のフレーム内に示されるものと同様の回路から収集された代表的なｎＭＯＳトランジスタ（左）及びｐＭＯＳトランジスタ（右）についての電流（Ｉｄ；ドレイン電流）測定値、電圧（Ｖｄ；ドレイン電圧）測定値を示す図である。実線及び破線は、測定及びＰＳＰＩＣＥシミュレーションに対応する。これらの曲線に対するラベルは、ゲート電圧（Ｖｇ）に対応する。右フレーム中の差込み図は、ｎＭＯＳデバイス（破線）及びｐＭＯＳデバイス（実線）についてのセミログスケールに対してグラフ化された転送曲線を示す。
（Ａ）様々なレベルの引張歪み（上方左）下におけるＣＭＯＳインバータ回路の光学顕微鏡写真（上方フレーム）と、対応するメカニクスの有限要素モデリング（下方フレーム）とを示す図である。カラーは、回路の金属相互接続レベルにおけるピーク歪み（パーセント）を示す。（Ｂ）この層の厚さに対する（黒い実線）、及びシリコンの長さに対する（赤い破線；ＰＤＭＳの厚さはこの場合については１００μｍである）、差込み図内に概略的に図示されたシステムのシリコンにおける表面歪みの計算された比を示す図である。ＰＤＭＳは、シリコンに歪み隔離をもたらし、シリコンの長さが短縮しＰＤＭＳ厚さが増大するために効率が高まる。 伸張可能及び封入可能な電子デバイスの上面図である。 封入層を有する折畳み可能及び伸張可能なデバイスの部分封入を示す側面図である。 封入層を有する折畳み可能及び伸張可能なデバイスの完全封入を示す側面図である。
（Ａ）ＣＭＯＳインバータのアレイから構成される折り畳まれた回路の光学画像（左）、及び走査電子顕微鏡写真（中央）を示す図である。右側の画像は、折り畳まれた端部の図（右上）及び側部（右下）の図を示す。（Ｂ）ＰＤＭＳの薄層で被覆された布基板に組み込まれた同様の回路の光学画像（上）、及び拡大図（上右）を示す図である。左下フレームは、概略図を示す。右下は、平坦状態及び屈曲状態における代表的なインバータの転送曲線と、ＰＳＰＩＣＥシミュレーション（モデル）とを示す。
ＰＤＭＳにより被覆される前の様々な基板の表面の走査電子顕微鏡写真（左）と、（Ａ）ビニル基板、（Ｂ）革基板、（Ｃ）紙基板、及び（Ｄ）布基板に対するＰＤＭＳ被覆後のフリーズフラクチャ端部の対応する斜めからの図（右）とを示す図である。
放された状態（左）及び伸張された状態（右）におけるビニルグローブ（Ａ）及び革グローブ（Ｂ）の指関節上のＣＭＯＳ回路の光学画像を示す図である。差込み図は、拡大図を示す。（Ｃ）電圧転送曲線（左）と、様々な回数の屈曲サイクルの後の平坦状態において測定された利得及びインバータのしきい値電圧（ＶＭ）を示すサイクリング試験結果（右）とを示す図である。
（Ａ）平坦状態（左上）、屈曲状態（右上）、折畳み状態（右下）、及び広げた状態（左下）における、紙の上のＣＭＯＳインバータの光学画像を示す図である。差込み図は、拡大図を示す。（Ｂ）電圧転送曲線（左）と、様々な回数の屈曲サイクルの後の平坦状態において測定された利得及びインバータのしきい値電圧（ＶＭ）を示すサイクリング試験結果（右）とを示す図である。
圧縮可能回路メッシュ構造体（すなわち細いストリップにより相互接続されたアイランドのアレイ）及びエラストマー転写要素を使用して、ゴルフボールのくぼみ表面などの複雑な形状を有する共形曲線基板をラッピングするためのステップの概略図である。このプロセスは、ラッピングされることとなる物体（すなわちマスター）に対するダブルキャスティング及び熱硬化により、ポリ（ジメチルシロキサン）（ＰＤＭＳ）などのエラストマー中に転写要素を製造することから始まる。上部中央フレームを参照されたい。結果的に得られた要素をラジアル方向に伸張することにより、平坦ドラムヘッド膜が形成され、この膜においては、ＰＤＭＳ中の全てのポイントが張力下にあり、歪みのレベルは位置により異なる。シリコンウェーハ上の平坦状構成部中の超薄型メッシュジオメトリ中の予め製造された回路に対してこの伸張された膜を接触させ、次いでこれを剥がして戻すことにより、この膜の上に回路が載置される。右のフレームを参照されたい。張力を弛緩させることにより、膜及びその表面上の回路がマスターの形状へと幾何学的に変形される。下の中央フレームを参照されたい。このプロセスの際に、メッシュの相互接続ブリッジが、非共面アーク形状をとり（下中央差込み図）、これにより、アイランド領域中の大きな歪みを回避する様式において圧縮力が許容される。接着剤の薄層によりターゲット基板を被覆し、次いで、その表面の上に非共面回路メッシュを転写することにより、このプロセスが完了する（左下）。
（ａ）ゴルフボールの表面形状を有するＰＤＭＳ転写要素の表面上にラッピングされたシリコン回路メッシュの写真と、（ｂ）ゴルフボールの対応する領域にこの要素を接触させた後（ＰＤＭＳリムを切断除去した後）とを示す図である。（ｃ及びｄ）（ａ）において示されるサンプルの角度視走査電子顕微鏡写真を示す図である。この画像は、様々な領域間のコントラストを強調するためにカラーにされた。灰色、黄色、及び青色は、それぞれシリコン、ポリイミド、及びＰＤＭＳに相当する。（ｅ）（ｄ）において強調表示された断面区域におけるシリコン領域及びポリイミド領域中のシミュレートされた歪み分布を示す図である。
円錐面に対する転写プリント前（ａ）及び後（ｂ）の円錐形状を有するＰＤＭＳ転写要素の表面上のシリコン回路メッシュの写真である。（ｃ）（ａ及びｂ）において示されるサンプルの角度視走査電子顕微鏡写真を示す図である。（ｄ及びｅ）画像（ｃ）の強調表示された区域の拡大角度視走査電子顕微鏡写真を示す図である。これらの画像は、様々な領域のコントラストを強調するためにカラーにされた。灰色、黄色、及び青色は、それぞれシリコン、ポリイミド、及びＰＤＭＳに相当する。（ｅ）（ａ）に示されるシステムに相当する、回路のシリコン領域中及び下層のＰＤＭＳ転写要素中のシミュレートされた歪み分布を示す図である。
（ａ）ピラミッド基板上にラッピングされたシリコン回路メッシュの写真を示す図である。（ｂ及びｃ）（ａ）において示されるサンプルの角度視走査電子顕微鏡写真を示す図である。（ｂ）（ｃ）における画像の左中央領域中のボックスにより示唆される区域の拡大図である。灰色、黄色、及び青色は、それぞれシリコン、ポリイミド、及びＰＤＭＳに相当する。（ｄ）上から下に、低い、中間の、及び高いレベルの圧縮歪みを受けるＰＤＭＳ基板の上の相互接続されたシリコンアイランドの直線状アレイの上面図及び断面図である。（ｅ）機械的モデリング結果の梗概を示すグラフである。
（ａ）凸状放物面基板の上のシリコン回路メッシュの写真を示す図である。（ｂ及びｃ）（ａ）において示されたサンプルの角度視走査電子顕微鏡写真を示す図である。（ｂ）（ｃ）の中央領域中のボックスにより示唆される区域の拡大図である。（ｄ）凹状放物面基板の上のシリコン回路メッシュの写真である。（ｅ及びｆ）（ｄ）において示されるサンプルの角度視走査電子顕微鏡写真を示す図である。（ｅ）（ｆ）の下方中央領域中のボックスにより示唆される区域の拡大図である。画像ｂ、ｃ、ｅ、及びｆ内の灰色、黄色、及び青色は、それぞれシリコン、ポリイミド、及びＰＤＭＳに相当する。
（ａ及びｂ）心臓のモデルから得られた複雑な曲線ジオメトリを有するＰＤＭＳ転写要素の上のシリコン回路メッシュの写真を示す図である。（ｂ）（ａ）の拡大画像である。（ｃ及びｅ）（ａ）において示されるサンプルのカラーにされた角度視走査電子顕微鏡写真を示す図である。（ｄ及びｅ）は、（ｃ）内の対応するボックスにより示唆される区域の拡大図を示す。灰色、黄色、及び青色は、それぞれシリコン、ポリイミド、及びＰＤＭＳに相当する。
（ａ）シリコン回路メッシュ試験構造体のユニットセル中のシリコン層、金属層、及びポリマー層のレイアウトの分解概略図である。連続金属ライン（ａにおける赤い矢印）と非連続金属ライン（ａにおける黒矢印）とをアレイの周辺部にて接触させることにより測定される電流−電圧特性を示す図である。差込み図は、代表的な個々の画素の上面視光学顕微鏡写真画像を示す。（ｃ及びｄ）人間の手の形状を有するプラスチック基板の上の指の先端上に転写される回路メッシュの写真である。（ｄ）（ｃ）においてボックスにより示唆される領域の拡大図である。（ｅ）走査焦点技術を用いて収集される、（ｄ）においてボックスにより示唆される領域の拡大画像を示す図である。（ｆ及びｈ）（ｃ）において示されるサンプルのカラーにされた角度視走査電子顕微鏡写真を示す図である。（ｇ及びｈ）（ｆ）において破線ボックスにより示唆される区域の拡大図である。灰色、黄色、及び青色は、それぞれシリコン、ポリイミド、及びＰＤＭＳに相当する。
（ａ）ドープされたシリコン、（ｂ）ＣＭＯＳインバータの相互接続されたアレイ、（ｃ）Ｃｒ／ＳｉＯ２の選択的堆積のためのシャドウマスクにより覆われた、引き上げられたインバータ、及び（ｄ）インバータの拡大図の、概略図（左）及び対応する光学画像（右）を示す図である。
（ａ）標準的な蛇行状相互接続部、（ｂ）大きな振幅を伴う相互接続部、並びに（ｃ）大きな振幅／波長比、狭い幅、及び多数の湾曲部を有する相互接続部を有する、ＣＭＯＳインバータに関するＦＥＭシミュレーションにより評価される、光学顕微鏡画像と最大主歪み分布とを示す図である。
（ａ）共面構造及び（ｂ）非共面構造を有するＣＭＯＳインバータに関するＦＥＭシミュレーションによって計算された、光学顕微鏡画像及び最大主歪み分布を示す図である。（ｃ）外部歪みを加える前（左）及び後（中央及び右）の図３（ｂ）に関する走査電子顕微鏡写真（ＳＥＭ）画像を示す図である。（ｄ）外部歪みを加える前（左）及び後（右）の図３（ｂ）に関するＦＥＭシミュレーションを示す図である。
（ａ）ｘ方向（右）及びｙ方向（左）における９０％の外部歪みを加える前及び後の非共面蛇行状相互接続部を有するＣＭＯＳインバータの光学画像を示す図である。（ｂ）対応する電圧転送曲線（左）及びサイクリング試験結果（右）を示す図である。（ｃ）ｎＭＯＳトランジスタ（左）及びｐＭＯＳトランジスタ（右）についての電流−電圧応答及びＰＳＰＩＣＥシミュレーション結果を示す図である。差込み図は、セミログスケールにおける転送曲線を示す図である。（ｄ）非共面蛇行状相互接続部を有する差動増幅器の光学画像及び電気的特性を示す図である。
（ａ）封入された直線ブリッジ非共面相互接続部に関する伸張試験手順の概略図である。（ｂ）ゼロ歪みの場合に関する構造体の光学顕微鏡画像（上）と、非封入（左）、ソフト封入（０．１ＭＰａ、中央）、及びハード封入（１．８ＭＰａ、右）に関する視認可能なクラッキング前の最大伸張（下）とを示す図である。（ｃ）実験、解析モデリング、及びＦＥＭシミュレーションにより決定される２つのアイランド間の距離に対するブリッジの高さを示す図である。右下のグラフは、クラッキングが理論的モデリングにより評価される前の最大歪みを示す。（ｄ）ＦＥＭによりシミュレートされた、クラッキング前の最大伸張時の変形ジオメトリを示す図である。
ゼロ歪み（左）、約５０％歪み（中央）、及び約１１０％歪み（右）に関するＦＥＭシミュレーションにより決定された光学顕微鏡画像及び歪み分布を示す図であり、（ａ）は、ハードＰＤＭＳ（係数約１．８ＭＰａ）封入、（ｂ）は、ソフトＰＤＭＳ（係数約０．１ＭＰａ）封入、及び（ｃ）は、ＰＤＭＳの薄い硬質層により覆われた未硬化ＰＤＭＳプリポリマー（粘性液体）封入である。
[0142]「折畳み可能な」、「可撓性の」、及び「屈曲可能な」という語は、本説明の中では同義的に用いられ、材料、構造体、デバイス、又はデバイス構成要素の破損ポイントを特徴付ける歪みなどの著しい歪みをもたらす変形を受けることなく、材料、構造体、デバイス、又はデバイス構成要素が湾曲形状に変形することができることを指す。１つの例示の実施形態においては、可撓性材料、構造体、デバイス、又はデバイス構成要素は、感歪み領域において、約５％以上の、好ましくはいくつかの用途においては約１％以上の、より好ましくはいくつかの用途においては約０．５％以上の歪みをもたらすことなく、湾曲形状へと変形することができる。
[0143]「伸張可能な」とは、材料、構造体、デバイス、又はデバイス構成要素が破損を受けることなく歪まされることが可能であることを指す。１つの例示の実施形態においては、伸張可能材料、構造体、デバイス、又はデバイス構成要素は、破損を伴わずに約０．５％を上回る歪みを、好ましくはいくつかの用途においては破損を伴わずに約１％を上回る歪みを、より好ましくはいくつかの用途においては破損を伴わずに約３％を上回る歪みを受けることができる。
[0144]「機能層」とは、デバイスに対してある機能を与えるデバイス含有層を指す。例えば、機能層は、半導体層などの薄膜であることができる。代替としては、機能層は、支持層により分離された多重半導体層などの多重層を備えることができる。機能層は、デバイス受容パッド又はアイランド間を延在する相互接続部など、複数のパターニングされた要素を備えることができる。機能層は、異種部分からなることができ、又は１つ若しくは複数の不均一な特性を有することができる。「不均一な特性」とは、空間的に異なり得る物理パラメータを指し、これにより、多重層内のニュートラル機械面（ＮＭＳ）の位置決めがなされる。
[0145]「コインシデント（ｃｏｉｎｃｉｄｅｎｔ）」とは、機能層、基板層、又は他の層などの層内に位置決めされる又は隣接する層であるＮＭＳなどの表面を指す。一態様においては、ＮＭＳは、最も感歪み層又はこの層内の材料に相当するように位置決めされる。
[0146]「近位の」とは、感歪み材料物理特性に対して悪影響を与えることなく所望の折畳み可能性又は屈曲可能性を依然として実現しつつ、機能層、基板層、又は他の層などの層の位置に緊密に倣うＮＭＳを指す。一般的には、高い歪み感度を有し、その結果として破損を被る第１の層となりがちな層が、比較的脆い半導体又は他の感歪みデバイス素子を含む機能層などの機能層中に位置決めされる。ある層に近位するＮＭＳは、この層内に制約される必要はないが、デバイスが折り畳まれる場合に感歪みデバイス素子に対する歪みを低減させる機能的利点をもたらすように、近位に又は十分に近くに位置決めされ得る。
[0147]「電子デバイス」は、本明細書においては、集積回路、撮像装置、又は他の光電子デバイスなどのデバイスを指すために、広く用いられる。さらに、電子デバイスは、例えば、半導体、相互接続部、接触パッド、トランジスタ、ダイオード、ＬＥＤ、回路等の、受動的構成要素又は能動的構成要素などの電子デバイスの構成要素を指す。本発明は、以下の分野、すなわち、集光オプティクス、拡散オプティクス、ディスプレイ、ピックアンドプレースアセンブリ、垂直キャビティ表面放射レーザ（ＶＣＳＥＬＳ）及びそのアレイ、ＬＥＤ及びそのアレイ、透明エレクトロニクス、光起電アレイ、太陽電池及びそのアレイ、可撓性電子機器、マイクロマニピュレーション、プラスチック電子機器、ディスプレイ、ピックアンドプレースアセンブリ、転写プリント、ＬＥＤ、透明エレクトロニクス、伸張可能エレクトロニクス、及び可撓性エレクトロニクスに関する。
[0148]「構成要素」は、デバイスにおいて使用される材料又は個々の構成要素を指すように広く用いられる。「相互接続部」は、構成要素の１つの例であり、構成要素との電気接続部又は構成要素間の電気接続部を確立することが可能な導電性材料を指す。とりわけ、相互接続部は、離れている及び／又は互いに互いに対して移動することが可能な構成要素間に電気的接触を確立することができる。望ましいデバイス仕様、動作及び用途に応じて、相互接続部は適切な材料から作製される。高導電性が要求される用途においては、銅、銀、金、アルミニウム、及び同様のもの、合金を含むがこれらに限定されない、典型的な相互接続金属が使用することができる。適切な導電性材料は、シリコン、酸化インジウム錫又はＧａＡｓのような半導体を含むことができる。
[0149]「伸張可能な」相互接続部は、本明細書においては、デバイス構成要素への又はデバイス構成要素からの電気的接続に悪影響を及ぼすことなく、１つ又は複数の方向への伸張、屈曲、及び／又は圧縮などの様々な力及び歪みを受けることが可能な相互接続部を広く指すために用いられる。したがって、伸張可能な相互接続部は、ＧａＡｓなどの比較的脆弱な材料から形成され得るが、相互接続部の幾何学的構成により、著しい変形力（例えば伸張、屈曲、圧縮）にさらされた場合にも継続的な機能が可能な状態に留まる。１つの例示の実施形態においては、伸張可能な相互接続部は、破損を伴わずに約１％、１０％又は約３０％を上回る、又は最大で約１００％までの歪みを受けることができる。１つの例においては、この歪みは、相互接続部の少なくとも一部分が結合される下層のエラストマー基板を伸張させることにより、生成される。
[0150]「デバイス構成要素」は、電気デバイス、光学デバイス、機械デバイス、又は熱デバイス内の個々の構成要素を広く指すために用いられる。構成要素は、光ダイオード、ＬＥＤ、ＴＦＴ、電極、半導体、他の光収集／検出構成要素、トランジスタ、集積回路、デバイス構成要素を受容することが可能な接触パッド、薄膜デバイス、回路素子、制御素子、マイクロプロセッサ、変換器、及びそれらの組合せの中の１つ又は複数であることが可能である。デバイス構成要素は、例えば、金属蒸発、ワイヤボンディング、固体又は導電性ペーストの塗布など、当技術において既知の１つ又は複数の接触パッドに接続され得る。電気デバイスは、一般的には、複数のデバイス構成要素を組み込むデバイスを指し、広面積エレクトロニクス、プリントワイヤボード、集積回路、デバイス構成要素アレイ、生物学センサ及び／又は化学センサ、物理センサ、（例えば温度、光、放射等）、太陽電池又は光起電アレイ、表示アレイ、光学コレクタ、システム、及びディスプレイを含む。
[0151]「基板」とは、デバイス、構成要素、又は相互接続部を含む、構成要素を支持することが可能な表面を有する材料を指す。基板に「結合」された相互接続部とは、基板と物理的に接触し、結合された基板表面に対して実質的に移動することが不可能である相互接続部の一部分を指す。対照的に、結合されない部分は、基板に対して実質的に移動することが可能である。相互接続部の結合されない部分は、一般的に、歪みで誘起された相互接続屈曲などの「屈曲構成」有する部分に相当する。
[0152]「ＮＭＳ調節層」とは、デバイス内のＮＭＳの位置を調節している一次機能を有する層を指す。例えば、ＮＭＳ調節層は、封入層又はエラストマー材料などの追加層であることができる。
[0153]この説明のコンテクストにおいては、「屈曲構成」とは、力の印加によりもたらされる曲線形状を有する構造体を指す。本発明における屈曲構成体は、１つ又は複数の折畳み領域、凸状領域、凹状領域、及び任意のそれらの組合せを有することができる。本発明において有用な屈曲構造体は、例えば、コイル形状、しわ形状、バックル形状、及び／又は波状（すなわち波形状）形状において実現され得る。
[0154]伸張可能な屈曲相互接続部などの屈曲構造体は、屈曲構造体が歪み下にある形状において、ポリマー基板及び／又は弾性基板などの可撓性基板に結合され得る。いくつかの実施形態においては、屈曲リボン構造体などの屈曲構造体は、いくつかの用途に対して好ましい実施形態においては、約３０％以下の歪み、約１０％以下の歪み、約５％以下の歪み、及び約１％以下の歪みの下にある。いくつかの実施形態においては、屈曲リボン構造体などの屈曲構造体は、約０．５％〜約３０％の範囲より選択される歪み、約０．５％〜約１０％の範囲より選択される歪み、約０．５％〜約５％の範囲より選択される歪みの下にある。代替としては、伸張可能な屈曲相互接続部は、それ自体可撓性ではない基板を含む、デバイス構成要素の基板である基板に結合され得る。基板自体は、平坦、実質的に平坦、湾曲したものであってよく、鋭利な端部を有する、又はそれらの任意の組合せであってよい。伸張可能な屈曲相互接続部は、これらの複雑な基板表面形状の中の任意の１つ又は複数に対する転写のために利用可能である。
[0155]「結合サイトのパターン」とは、支持される相互接続部が基板と共に結合領域及び非結合領域を有するように、支持基板表面に対して及び／又は相互接続部に対して結合手段を空間的に塗布することを指す。例えば、その端部で基板に結合される、及び中央部分にて結合されない相互接続部。中央部分内にさらなる結合サイトを提供することにより、さらなる形状制御が可能であり、これにより、非結合領域は、２つの別個の中央部分に区分される。結合手段は、接着剤、接着剤前駆体、溶接部、フォトリソグラフィ、光硬化性ポリマーを含むことが可能である。一般的には、結合サイトは、多様な技術によりパターニングすることが可能であり、基板とフィーチャ（例えば相互接続部）との間の強い接着力を提供することが可能な表面活性（Ｗａｃｔ）区域、及び、接着力が比較的弱い表面不活性（Ｗｉｎ）に関して説明される場合がある。ラインに接着によりパターニングされる基板は、Ｗａｃｔ及びＷｉｎの寸法に関して説明されてよい。これらの変数は、予備歪みεｐｒｅの大きさと共に、相互接続部ジオメトリに影響を及ぼす。
[0156]「超薄型」とは、極度のレベルの屈曲性を呈する薄いジオメトリのデバイスを指す。一態様においては、超薄型とは、１μｍ未満の、６００ｎｍ未満の、又は５００ｎｍ未満の薄さを有する回路を指す。一態様においては、超薄型の多重層デバイスは、２００μｍ未満の、５０μｍ未満の、又は１０μｍ未満の薄さを有する。
[0157]「エラストマー」とは、伸張し又は変形し、実質的な永久変形を伴うことなくその元の形状に復帰することが可能なポリマー材料を指す。エラストマーは、一般的に、実質的に弾性の変形を受ける。本発明において有用な例示のエラストマーには、ポリマー、コポリマー、複合材料、又はポリマー及びコポリマーの混合物が含まれ得る。エラストマー層とは、少なくとも１つのエラストマーを含む層を指す。さらに、エラストマー層は、ドーパント及び他の非エラストマー材料を含んでもよい。本発明に置いて有用なエラストマーには、熱可塑性エラストマー、スチレン材料、オレフィン材料、ポリオレフィン、ポリウレタン熱可塑性エラストマー、ポリアミド、合成ゴム、ＰＤＭＳ、ポリブタジエン、ポリイソブチレン、ポリ（スチレン−ブタジエン−スチレン）、ポリウレタン、ポリクロロプレン、及びシリコーンが含まれるが、これらに限定されない。エラストマーは、本発明において有用なエラストマースタンプを提供する。
[0158]「エラストマースタンプ」又は「エラストマー転写デバイス」は、区別なく用いられ、フィーチャを受容及び転写することが可能な表面を有するエラストマー材料を指す。例示のエラストマー転写デバイスには、スタンプ、型、及びマスクが含まれる。転写デバイスは、ドナー材料からレシーバ材料へのフィーチャ転写に作用し、及び／又は容易化する。「エラストマー」又は「エラストマーの」とは、伸張又は変形されて、実質的な永久変形を伴わずにその元の形状に復帰することが可能なポリマー材料を指す。エラストマーは、一般的に、実質的に弾性の変形を受ける。本発明において有用な例示のエラストマーには、ポリマー、コポリマー、複合材料、又はポリマー及びコポリマーの混合物が含まれ得る。エラストマー層とは、少なくとも１つのエラストマーを含む層を指す。さらに、エラストマー層は、ドーパント及び他の非エラストマー材料を含んでもよい。本発明に置いて有用なエラストマーには、熱可塑性エラストマー、スチレン材料、オレフィン材料、ポリオレフィン、ポリウレタン熱可塑性エラストマー、ポリアミド、合成ゴム、並びにポリジメチルシロキサン（ＰＤＭＳ）、ポリブタジエン、ポリイソブチレン、ポリ（スチレン−ブタジエン−スチレン）、ポリウレタン、ポリクロロプレン及びシリコンを含むシリコンベース有機ポリマーが含まれるが、これらに限定されない。
[0159]「共形ラッピング」とは、表面間、被覆表面間、及び／又は、基板表面上の（プリント可能半導体要素など）構造体を転写、組付け、組織化、及び一体化するのに有用である場合のある、上に堆積される材料を有する表面間に確立される接触を指す。一態様においては、共形接触は、基板表面の形状全体又は印刷可能半導体素子などの物体の表面に対する、整合転写デバイスの１つ又は複数の接触表面の巨視的適応を伴う。別の態様においては、共形接触は、アウトボイドとの緊密な接触をもたらす、基板表面に対する整合転写デバイスの１つ又は複数の接触表面の微視的適応を伴う。共形接触という語は、ソフトリソグラフィの技術におけるこの語の使用と整合するように意図される。共形接触は、折畳み可能デバイスの１つ又は複数の剥き出しの接触表面と基板表面との間に確立され得る。代替としては、共形接触は、例えば整合転写デバイスの転写材料、プリント可能半導体素子、デバイス構成要素、及び／又は上に堆積されるデバイスなどの、１つ又は複数の被覆された接触表面と、基板表面との間に確立され得る。代替としては、共形接触は、整合転写デバイスの１つ又は複数の剥き出しの又は被覆された接触表面と、転写材料、固体フォトレジスト層、プレポリマー層、液体、薄膜、又は流体などの材料で被覆された基板表面との間で確立され得る。
[0160]「低弾性率」とは、１０ＭＰａ以下の、５ＭＰａ以下の、又は１ＭＰａ以下のヤング率を有する材料を指す。
[0161]「ヤング率」は、所与の基板の応力対歪みの比を指す、材料、デバイス、又は層の機械的特性である。ヤング率は、以下の式により表すことができる。


ここで、Ｅはヤング率であり、Ｌ０は平衡長さであり、ΔＬは、加えられた応力下での長さの変化であり、Ｆは加えられる力であり、Ａは、力が加えられる面積である。さらに、ヤング率は、以下の等式によってＬａｍｅ定数の観点から表すことができる。


ここで、λ及びμはＬａｍｅ定数である。高ヤング率（又は「高弾性率」）及び低ヤング率（又は「低弾性率」）は、所与の材料、層、又はデバイスのヤング率の大きさの相対的な記述である。本発明においては、高ヤング率は、低ヤング率よりも大きく、いくつかの用途では好ましくは約１０倍大きく、他の用途ではさらに好ましくは約１００倍大きく、さらに他の用途ではさらに好ましくは約１０００倍大きい。「不均一なヤング率」とは、空間的に異なる（例えば表面位置により変化する）ヤング率を有する材料を指す。不均一なヤング率を有する材料は、材料の層全体について「バルク」又は「平均」ヤング率の観点から任意に説明され得る。
[0162]「薄層」とは、下層基板を少なくとも部分的に覆う材料を指し、その暑さは、３００μｍ以下、２００μｍ以下、又は５０μｍ以下である。代替としては、この層は、電子デバイスに対する、より詳細には歪みに対してセンシティブな電子デバイス中の機能層に対する歪みを隔絶するか、又は実質的に低減させるのに十分な厚さなどの、機能パラメータの観点から説明される。「隔絶する」とは、デバイスが折畳み変形の伸張を受ける場合に、機能層に加えられる歪み又は応力を実質的に低減させるエラストマー層が存在することを意味する。一態様においては、歪みは、エラストマー層を伴わない同一のシステムにおける歪みに比較して、歪みが少なくとも２０分の１、少なくとも５０分の１、又は少なくとも１００分の１低減される場合に、「実質的に」低減されると言われる。
[0163]実施例１：伸張可能及び折畳み可能なシリコン集積回路
[0164]ここでは、高性能の、伸張可能及び折畳み可能な集積回路（ＩＣ）にアクセスするためのアプローチが開示される。このシステムは、超薄型プラスチック及びエラストマー基板を伴う、単結晶シリコンのナノリボンの整列されたアレイを含む、無機電子材料を組み込む。このデザインは、シリコン相補型論理ゲート、リング発振器、及び差動増幅器において、多重層ニュートラル機械平面レイアウトと「波状」構造構成とを組み合わせる。これらのＩＣにおける変形のメカニクスの３次元解析及び計算モデリングは、回路シミュレーションと共に、測定された挙動の基底を成す側面を解明する。これらのストラテジは、他の場合では壊れやすく脆い機械的特性によってかかるシステムにおける使用が妨げられる確立された高性能無機電子材料を組み込むことが可能な、高性能の、折畳み可能及び伸張可能な光電子デバイスへの一般的及び測定可能なルートを示す。
[0165]剛性半導体ウェーハを用いるが、軽量で折畳み可能及び伸張可能な形式の、確立された技術に等しい性能を有するエレクトロニクスの実現により、新たな用途の開発が容易になる。例としては、個人の健康を管理及び治療するための着用可能なシステムである、半球状基板（１−３）の上に焦点面アレイを組み込む集積されたエレクトロニクス及び電子アイタイプ撮像装置を有する「スマート」外科グローブが含まれる。プラスチック又はスチールフォイル基板の上に有機電子材料（４、５）又はいくつかの種類の無機電子材料（６−１３）を用いる回路が、ある程度の機械的可撓性をもたらすことが可能であるが、しかしこれらは折り畳む又は伸張させることはできない。さらに、殆ど例外なく（１１−１３）、かかるシステムは、適度な電気性能のみをもたらす。剛性（１４）又は伸張可能な（１５−１７）無機デバイス構成要素を有する伸張可能な金属相互連結部は、いくつかの場合においては高性能をも実現し得る代替的なストラテジを示す。しかし、それらの既存の形態においては、これらのアプローチはいずれも、実用的に有効なレベルの機能性を有する回路システムにまで高めることができない。
[0166]この例は、逆に折畳み可能及び伸張可能な、高性能の単結晶シリコン相補型金属酸化膜半導体（Ｓｉ−ＣＭＯＳ）集積回路（ＩＣ）へのルートを提示する。これらのシステムは、シリコンナノリボンの整列されたアレイなどの高品質電子材料を、多重層ニュートラル機械平面設計であり「波状」構造レイアウトを有する超薄型のエラストマー基板と組み合わせる。高性能ｎ及びｐチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ＣＭＯＳ論理ゲート、リング発振器、及び差動増幅器など、従来のシリコン−オン−インシュレータ（ＳＯＩ）ウェーハ上に構築された類似のシステムと同然の電気的特性を有するこれら全てのものは、これらのコンセプトを実証する。メカニクスの解析及び限定要素方法（ＦＥＭ）シミュレーションと、回路シミュレーションとにより、重要な物理が明らかになる。これらのアプローチは、Ｓｉ−ＣＭＯＳについて重要であるばかりでなく、他の場合では固有の脆く壊れやすい機械的特性によってかかる用途における使用が妨げられる他の様々な種類の電子材料を有するはるかに高度に集積されたシステムへの、それらの直接的なスケーラビリティについても重要である。
[0167]図１Ａは、超薄型の折畳み可能及び伸張可能な回路を形成するためのステップを概略的に概説し、プロセスの種々のステージにおける代表的なシステムの光学画像を示す。この手順は、ポリ（メチルメタクリレート）（ＰＭＭＡ）（約１００ｎｍ）の犠牲層をスピンキャスティングすることから始まり、その後に、一時的キャリアとしての役割を果たすＳｉウェーハ上にポリイミド（ＰＩ）（約１．２μｍ）の薄い基板層が続く。ポリ（ジメチルシロキサン）（ＰＤＭＳ）スタンプ（１８、１９）による転写プリントプロセスが、ＰＩの表面に、ｎ型ソースウェーハから別個に形成された一体化された接触部を有するｎ及びｐドープＳｉナノリボン（図１Ｂの差込み図）の組織化されたアレイを与える。ゲート誘電体及び相互接続交差部のためのＳｉＯ２（約５０ｎｍ）の堆積及びパターニング、並びにソース電極、ドレイン電極、及びゲート電極と相互接続部とのためのＣｒ／Ａｕ（５／１４５ｎｍ）の堆積及びパターニングにより、ＳＯＩウェーハの上に形成された同様のシステムに匹敵する性能を有する十分に集積されたＳｉ−ＣＭＯＳ回路がもたらされる（図５）。図１Ｃは、依然としてキャリア基板の上にある、この態様で形成された、Ｓｉ−ＣＭＯＳインバータのアレイと、絶縁されたｎ及びｐチャネルＭＯＳＦＥＴ（ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴのそれぞれ）との画像を示す。次のステップにおいては、反応性イオンエッチングにより、回路の非機能領域及び薄ＰＩ層を貫通して下層のＰＭＭＡ中に延在する、小ホール（直径約５０μｍ、８００μｍだけ離される）の正四方形アレイが形成される。アセトン中への浸漬により、エッチホールを通る溶剤の流れによってＰＭＭＡが溶解して、デバイスの特性を悪化させない態様で超薄型可撓性回路がリリースされる。これらのシステムは、可撓性自立型シートとして実装されることが可能であり、又は、エラストマー基板の上に波状レイアウトで一体化させて、完全に復帰可能な伸張可能性／圧縮可能性を実現することが可能である。図１Ａのフレームは、これら２つの可能性を示す。右下の概略断面図は、このＳｉ−ＣＭＯＳ／ＰＩシステムの様々な層を図示する（全厚約１．７μｍ）。かかる超薄型回路は、電子特性を損なうことなく（図６）、図１Ｃにおいて図示されるように、極度のレベルの屈曲可能性を呈する。この挙動については２つの主な理由が存在する。第１の理由は、薄膜中の基本屈曲力学に由来し、表面歪みが、屈曲に関連付けされる曲率半径ｒ（２０）の２倍でフィルム厚ｔを割ることにより、決定される。ｔ＝１．７μｍを有する膜は、ここで使用される高性能無機電子材料の種類について表面歪みが典型的な破砕歪み（張力下において約１％）に達するまでに、約８５μｍほどの小ささのｒに屈曲され得る。第２の及びより微細なフィーチャが、回路の実際の材料スタック中の屈曲力学の十分な解析から明らかになる。この結果は、歪みが任意の小さなｒに対してゼロである場合に構造体の厚さを貫通して位置を画定するニュートラル機械平面（ＮＭＰ）又はニュートラル機械面（ＮＭＳ）が、ここで実現される設計について電子デバイス層中に位置する（図７）ことを、示唆する。換言すると、電子材料の高い弾性率により、ニュートラル機械平面が、ＰＩ中に位置する幾何学的中央平面からデバイス又は「機能」層に移動される。図１の右下の図は、破線により、システムの様々な領域中のこのニュートラル機械平面のおおよその位置を示唆する。この状況は、この回路内において使用される材料の破砕歪みが、ＰＩにおける破砕又はプラスチック変形に対する破砕歪みよりもかなり低い（約７％）ために、非常に好都合である。かかる回路の２つの欠点は、伸張可能性の欠損と、いくつかの用途についての低い曲げ剛性とである。これらの制約は、図１Ａの下フレーム中に図示される手順における、シリコン及びガリウムヒ化物（１５、１６）のシート及びリボンの伸張可能な「波状」構成を実現するコンセプトの拡張を実施することにより、回避され得る。この製造は、ＰＤＭＳスタンプを使用してキャリア基板から超薄型回路を取り外すことから始まり、露出されたＰＩ表面（すなわちＰＭＭＡと接触状態にあった表面）の上にＣｒ／ＳｉＯ２（３／３０ｎｍ）の薄層を蒸着させ、次いで、紫外線ランプにより誘起されたオゾンにさらすことにより、ＳｉＯ２の表面及び二軸予備歪みＰＤＭＳ基板（εｐｒｅ＝εｘｘ＝εｙｙ、ここでｘ座標及びｙ座標は、回路の平面中に位置する）の上に−ＯＨ基を生成する。ＰＤＭＳ基板上に回路を転写プリントし、その後に緩い加熱を行うことにより、共有結合が生まれて、Ｓｉ ＣＭＯＳ／ＰＩ／Ｃｒ／ＳｉＯ２とＰＤＭＳとの間に強力な機械的結合が形成される。予備歪みを弛緩させることにより、回路に対する圧縮力が引き起こされ、これは、非直線バックリングプロセスを介したレリーフの複雑な「波状」パターンの形成につながる。先述のように、デバイス層中のニュートラル機械平面の位置により、これらの波状パターンを形成するのに必要な非破壊的な屈曲が促進される。このジオメトリ中の回路は、回路材料自体における著しい歪みを伴わずに、完全に復帰可能な伸張可能性／圧縮可能性を実現する。代わりに、波状パターンの振幅及び周期が、アコーディオンベローズ（２１）と同様の物理により、加えられる歪み（εａｐｐｌ、回路の平面中における任意の方向へ）を許容するように変化する。図１Ｄは、約５．６％の二軸予備歪みにより形成された、ＰＤＭＳ上の波状Ｓｉ−ＣＭＯＳ回路の光学画像を示す。このＰＤＭＳの厚さは、伸張可能性を損なうことなく所望のレベルの曲げ剛性を実現するように選択され得る。
[0168]図２Ａの左、中央、及び右のフレームは、それぞれεｐｒｅ＝２．７％、３．９％、５．７％で形成された波状Ｓｉ−ＣＭＯＳインバータの光学顕微鏡写真を示す。波状構造体は、機械的異種システムにおける非直線バックリング物理と関連付けされる複雑なレイアウトを有する。３つの特徴は顕著である。第１に、波状部が、最も小さな曲げ剛性の領域中に最も容易に形成される。相互接続ラインは、インバータのｐ−ＭＯＳＦＥＴ側部とｎ−ＭＯＳＦＥＴ側部との間に位置し、回路シートの電子的に不活性な部分がある。第２に、εｐｒｅが増加すると、波状構造体は、これらの位置から、比較的剛性のデバイス領域を含む回路の全部分へと拡張し始める。第３に、これらの画像の中央付近にその代表的なものが示されるエッチホールが、波状部に対して強力な影響を有する。とりわけ、波状部は、これらの位置で凝集する傾向がある。波状部は、これらの位置における無牽引端部により、ホールの周辺部に対して接線方向に配向された波状ベクトルをとる。第１の２つの挙動は、解析処置及びＦＥＭシミュレーションを用いて定量的に捉えられ、第３のものは、ＦＥＭによる。解析は、例えば、ｐ−ＭＯＳＦＥＴ領域とｎ−ＭＯＳＦＥＴ領域（ＳｉＯ２／金属／ＳｉＯ２／Ｓｉ／ＰＩ：約０．０５μｍ／０．１５μｍ／０．０５μｍ／０．２５μｍ／１．２μｍ）が１６０〜１８０μｍの間の周期をとり、金属相互接続部（ＳｉＯ２／金属／ＳｉＯ２／ＰＩ：約０．０５μｍ／０．１５μｍ／０．０５μｍ／１．２μｍ）が、９０〜１１０μｍの間の周期をとり、全てが実験と定量的に一致することを示唆する。図２Ｂは、サンプルの走査電子顕微鏡写真と共に、完全な３次元ＦＥＭモデリングの結果を示す。このコレスポンデンスは、顕著に良好であり、これらのシステムの決定的な線形弾性応答と一致する。（若干の相違は、エッチホールの正確な位置及び詳細な形状に対するバックリングパターンの感度と、種々の層の機械的特性における幾分かの不確定性とによる）。解析及びＦＥＴは共に、εｐｒｅが最大１０％及び０％＜εａｐｐｌ−εｐｒｅ＜１０％について、デバイス層中の材料歪みが、それぞれ回路及び金属の領域に応じて、０．４％〜１％を下回って留まることを示唆する（図８）。この機械的利点は、ＳｉＯ２及びＳｉなどの本質的に脆い電子材料を含むシステムにおいて復帰可能な伸張可能性／圧縮可能性を達成する能力の根底を成す。
[0169]図２Ｃ及び図２Ｄは、εｐｒｅ＝３．９％で製造された波状回路についての、様々な張力の単軸の加えられる歪みの下におけるインバータの画像及び電気測定値を示す。予期されるように、加えられる力の方向に沿って位置する波状部の振幅及び周期は、それぞれ増大及び低下して、結果的に得られる歪みを許容する（図９）。ポアソン効果により、直行方向への圧縮が引き起こされ、これにより、この配向に関する波状部の振幅及び周期においてそれぞれ増大及び低下がもたらされる。電気測定値は、この範囲の加えられる歪み全体にわたってＳｉ−ＣＭＯＳインバータが良好に作動することを示唆する。図２Ｄの左フレームは、測定された転送曲線及びシミュレートされた転送曲線を示し、差込み図のグラフは、電流出力を一致させるようにそれぞれ３００μｍ及び１００μｍのチャネル幅（Ｗ）と、１３μｍのチャネル長（Ｌｃ）とを有する、個別のｎ−ＭＯＳＦＥＴデバイス及びｐ−ＭＯＳＦＥＴデバイスの電気的特性を示す。これらのデータは、それぞれｎチャネルデバイス及びｐチャネルデバイスについての２９０ｃｍ２／Ｖｓ、１４０ｃｍ２／Ｖｓの実効移動度を示唆し、両方の場合におけるオン／オフ比は、＞１０５である。インバータが呈する利得は、５Ｖの供給電圧（ＶＤＤ）にて１００の高さであり、個別のトランジスタ応答を用いる回路シミュレーションと一致する。図２Ｄの右フレームは、ｘ及びｙに沿った様々なεａｐｐｌについての最大利得時の電圧（ＶＭ）の概要を示す。トランジスタチャネルに対して平行な（すなわちｙに沿った）引張歪みは、これらの位置における波状構造体に関連付けされる圧縮歪みを低減させる傾向があり、これにより、それぞれｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴからの電流が増加及び減少する。垂直方向引張歪みにより、ポアソン効果による逆の変化が引き起こされる。この結果は、それぞれ平行方向歪み及び垂直方向歪みについて、ＶＭにおける増大及び減少となる。これらの多様な歪み状態におけるトランジスタの個々の測定値により、インバータにおける変化のシミュレーションが可能となり（図９）、やはり図２Ｄの右フレームに含まれる結果が、実験と一致する。さらに、これらのデバイスは、（最大３０サイクルまでの）機械／熱サイクリングの下で良好な挙動を示す（図１０）。
[0170]より複雑な伸張可能回路は、構築ブロックとしてこれらのインバータを使用することで製造することが可能となる。図３Ａは、例えば、図２におけるものと同一の３つのインバータを使用するＳｉ−ＣＭＯＳリング発振器についての光学画像、電気測定値、及び伸張試験を示す。機械的応答は、インバータの説明の中に記載された考察と定性的に一致する。電気測定値は、過酷なバックリング変形及び５％及びそれ以上の歪みの下においても、１０Ｖの供給電圧で約３．０ＭＨｚの安定的な発振周波数を示唆する。この発振周波数は、ｐチャネルデバイス及びｎチャネルデバイスの移動度における変動が互いに効果的に相殺し合い、インバータによる遅延がほぼ同一に留まることにより、殆ど変化を示さないと考えられる。他方のより一般的な種類の回路は、本明細書において開示されるプロセスに適合する。図３Ｂは、一例として、４つの構成要素、すなわち電流源（ＬＣ＝３０μｍ及びＷ＝８０μｍの３つのトランジスタ）、電流ミラー（ＬＣ＝４０μｍ、Ｗ＝１２０μｍ及びＬＣ＝２０μｍ、Ｗ＝１２０μｍの２つのトランジスタ）、差動ペア（ＬＣ＝３０μｍ及びＷ＝１８０μｍの２つのトランジスタ）、及びロード（ＬＣ＝４０μｍ及びＷ＝８０μｍの２つのトランジスタ）を組み込む構造的ヘルスモニタのための差動増幅器（２２）を示す。右のフレームは、対応する波状回路（図１１）の光学画像を示す。この増幅器は、５００ｍＶのピーク間入力信号に対して約１．４の電圧利得をもたらすように設計される。赤い矢印に沿った多様な引張歪みでの測定値は、約１５％未満だけ変動する利得を示し、加えられる歪みを伴わない場合には１．０１（０％ｓ；黒）、２．５％の歪みでは１．１４（赤）、５％の歪みでは１．１９（青）、及び開放後には１．０８（０％ｅ；緑）となる。
[0171]上述の超薄型の波状回路設計は、並外れて良好な機械的特性をもたらすが、２つの追加的な最適化によりさらなる改善がもたらされる。高い加えられる歪み（εａｐｐｌ−εｐｒｅ＞約１０％）又は屈曲度（ｒ＜約０．０５ｍｍ）で観察される主要な故障モードは、（ｉ）デバイス層の剥がれ、及び／又は（ｉｉ）金属相互接続部の破砕である。これらの故障に対処する設計変更は、完成された回路の頂部上に封入層を堆積することを伴う。図４は、超薄型Ｓｉ−ＣＭＯＳ／ＰＩ回路の頂部上のＰＩの薄（約１．２μｍ）層を含む代表的な層を図示する。この結果的に得られるシステムは、図４Ａにおける顕微鏡カバースリップの端部（厚さ約１００μｍ）上に緊密に覆われたＰＩ／Ｓｉ−ＣＭＯＳ／ＰＩ回路において実証されるように、極度に屈曲可能であり、これを「折畳み可能な」と呼ぶ。この構成においても、インバータは、作動可能であり、良好な電気的特性を呈する（図１２）。かかる折畳み可能性は、頂部のＰＩ層の２つの主な効果、すなわち（ｉ）その良好な接着及び下層の封入により剥がれが防止されることと、（ｉｉ）回路の他の領域中のシリコン層から出てこの平面から移動することを伴わずにニュートラル機械平面にてそれが金属相互接続部を位置決めすることとによって可能となる（図１２）。さらに、かかる設計は、伸張可能性／圧縮可能性を可能にするために、伸張可能な波状構成体に組み込むことが可能である。しかし、伸張可能なシステムは、別の問題をもたらす。先述のように、Ｓｉ−ＣＭＯＳ／ＰＩ／ＰＤＭＳの屈曲可能性は、ＰＤＭＳの厚さに大きく影響される。この例において伸張可能でもあり非常に折畳み可能でもあるシステムは、薄いＰＤＭＳの使用を要する。薄いＰＤＭＳ基板を使用する際の予備歪みの弛緩により、波状回路構成体の形成よりもむしろシステムの望ましくない全体的な反りがもたらされる。この応答は、薄いＰＤＭＳの非常に低い曲げ剛性によって生じ、さらにこれは、ＰＩ／Ｓｉ−ＣＭＯＳ／ＰＩと比較してその薄い厚さ及び極度に低い弾性率の効果の組合せからもたらされる。ＰＩ／Ｓｉ−ＣＭＯＳ／ＰＩ／ＰＤＭＳシステムの頂部上へのＰＤＭＳの補償層の追加を伴うニュートラル機械平面コンセプトにより、この問題を回避することが可能となる。図４Ｂは、このタイプの完全に最適化されたデュアルニュートラル機械平面レイアウト（すなわちＰＤＭＳ／ＰＩ／Ｓｉ−ＣＭＯＳ／ＰＩ／ＰＤＭＳ）と、その伸張及び屈曲される能力とを図示する。図４Ｂの左下及び右下の光学顕微鏡写真は、このシステムの極度のねじれ及び伸張下において観察される様々な構成を図示する。
[0172]この例において示されるストラテジは、本質的に脆いが高性能の無機電子材料であっても、最適化された構造構成体及び多重層レイアウトを用いることにより、完全に形成された高性能集積回路においてどの程度の極度の機械的特性（すなわち伸張可能性、折畳み可能性）が達成され得るかを実証する。このアプローチにおいては、所望の機械的特性は、いかなる活性的電子機能性を実現する必要もない材料（例えば、ＰＤＭＳ、薄いＰＩ、及びそれらの多重層アセンブリなど）によって可能となる。かかる設計により、生物学的システム、医用人工装具及びモニタリングデバイス、複雑な機械部品との、又は、他のデバイスのための機械的に凹凸のある軽量パッケージとの、エレクトロニクスの直接的な一体化が可能となる。
実施例１の参照
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[0173]デバイス製造：トランジスタは、半導体についてドープされたシリコンナノリボンを使用する。この製造は、３つのステップを伴う。初めに、ｐウェルを画定するために、ｎ型シリコン−オン−インシュレータ（Ｓｉ（２６０ｎｍ）／ＳｉＯ２（１０００ｎｍ）／２．７〜５．２×１０１５ｃｍ−３のドーピングを伴うＳｉ、ＳＯＩウェーハ（ＳＯＩＴＥＣ社、フランス）を、約５５０〜６００℃の拡散温度にてスピン−オン−ドーパント（Ｂ１５３、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）を介してボロンで軽度にドーピングする。プラズマ強化化学気相蒸着（ＰＥＣＶＣ）により形成されるＳｉＯ２（約３００ｎｍ）を、拡散マスクとして使用した。このリソグラフィ手順については、ＡＺ５２１４フォトレジスト（Ｃｌｏａｒｉａｎｔ社、アメリカ合衆国）を、３０００ｒｐｍにて３０秒間スピン塗布した。次に、高度にドープされたｐ型ソース／ドレイン電極を、この場合１０００〜１０５０℃の温度にて、同一のボロンスピン−オン−ドーパントを使用してｐウェルの脇に形成する。次いで、同一の拡散マスク及びフォトリソグラフィ手順を使用することにより、９５０℃にてリンスピン−オン−ドーパント（Ｐ５０９、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）でｐウェル内部に、高度にドーピングされたｎ型ソース領域及びドレイン領域を画定する。ドーピング後に、リソグラフィステップ及びＳＦ６プラズマでのエッチングステップにより（Ｐｌａｓｍａｔｈｅｒｍ ＲＩＥシステム、５０ｍトールのチャンバ圧を有する４０Ｓｃｃｍ ＳＦ６流、１００Ｗ ｒｆ電力にて３０秒間）、Ｓｉリボンの所望の構造体を画定する。濃縮（４９％）ＨＦにて下のＳｉＯ２を除去することにより、薄い半導体リボンがリリースされる。次いで、エラストマースタンプを転写要素として用いて、これらのリリースされたＳｉリボンを、組織化されたアレイ状にてＳＯＩウェーハから、ＰＭＭＡ（ＭｉｃｒｏＣｈｅｍ社、アメリカ合衆国）（約１００ｎｍ、３０００ｒｐｍにて３０秒間スピン塗布）及びポリ（アミド酸）、ＰＩ［ポリ（アミド酸）、Ｓｉｇｍａ Ａｌｄｒｉｃｈ社］の前駆体（約１．２μｍ、４０００ｒｐｍにて６０秒間スピン塗布）の薄層で被覆されたキャリアウェーハに転写することが可能となる。３００℃にて１〜１．５時間の間ＰＩを完全に硬化した後に、ＳＦ６プラズマによりデバイスの活性領域を絶縁し、ＰＥＣＶＤによりＳｉＯ２の薄いゲート酸化物（約５０ｎｍ）を堆積させる。次いで、フォトリソグラフィによるフォトレジストパターンの層中の開口を介してＲＩＥ又は緩衝酸化物エッチング液によりソース／ドレイン領域上のＰＥＣＶＤ ＳｉＯ２を除去する。電子ビーム蒸着によりソース電極、ドレイン電極、ゲート電極、及び金属相互接続部のためのＣｒ／Ａｕ（約５ｎｍ／約１４５ｎｍ）を堆積し、次いで、フォトリソグラフィ及びウェットエッチングによりＣｒ／Ａｕをパターニングする。ＰＥＣＶＤにより均一層ＳｉＯ２（約５０ｎｍ）を堆積して、不活性化層を形成する。接触窓のためにこの層をエッチングによって除去することにより、デバイス及び回路との電気的接触が可能となり、製造が完了する。
[0174]超薄型回路シートの取り外し及びＰＤＭＳ上の波状レイアウトでの組込み：回路の製造後に、半径が３０μｍで距離が８００μｍのホールのアレイを、非機能区域中に画定して、アセトンに下層のＰＭＭＡをさらす。アセトン中への浸漬により、犠牲ＰＭＭＡ層が除去されて、ＰＩ基板を有する超薄型回路が、キャリア基板から自由になる。かかる回路は、自立的な形態で使用することができ、又は、転写プリント技術の利用により操作し別の基板に転写することが可能である。伸張可能な波状レイアウトの形成のためには、この回路は、典型的には熱膨張により二軸方向に予備歪みを受けるＰＤＭＳのエラストマー基板に転写される。回路とＰＤＭＳとの間の接着を強化するために、Ｃｒ（約３ｎｍ）及びＳｉＯ２（約３０ｎｍ）の薄層を、活性デバイスの逆側に剥き出しのＰＩの上に堆積させる。ＵＶ／オゾンに３分間さらすことにより、表面活性化を加速させることが可能である。次いで、このＳｉＯ２層上の−ＯＨ基を熱によって予め歪ませられたＰＤＭＳの表面上のものと反応させることによって、強い化学結合を達成することが可能となる。予め歪ませられたＰＤＭＳの上への転写プリントの後に、自然冷却によりＰＤＭＳ及び超薄型デバイスを収縮させることが可能であり、波状構造が形成されることとなる。
[0175]伸張試験及び測定：任意の方向に単軸引張歪み又は圧縮歪みを加えることが可能な機械屈曲ステージにより、伸張試験を実施する。これらのステージは、半導体パラメータ解析器（Ａｇｉｌｅｎｔ社、５１５５Ｃ）により結合される電気プローブステーション中に直接的に設置される。
[0176]プロファイルの測定：波長及び振幅を測定するために、表面プロファイラ（Ｓｌｏａｎ Ｄｅｋｔａｋ３）を使用した。サンプル表面に接触状態にあるダイアモンド針が、移動し、サンプル表面のプロファイルに倣い、様々な位置における物理的表面変化を測定する。
[0177]疲労試験：反復的な伸張及び解放の下での波状回路の性能を評価するために、加熱及び冷却試験の多数のサイクリングを実施した。波状回路を１６０℃で５分間加熱し、次いで、各電気的測定前に１０分間冷却した。
[0178]多重層スタックのニュートラル機械平面：ニュートラル機械平面又はＮＭＳは、歪みがゼロである位置を画定する。図７Ｂは、頂部に第１の層を有し、底部に第ｎの層を有する多重層スタックを示す。一態様においては、種々の層には、支持層２００、機能層２１０、ニュートラル機械面調節層２２０、及び、この例においては機能層２１０と同位置に位置する結果的に得られるニュートラル機械面２３０を有する封入層４５０とが含まれる。一態様においては、機能層は、可撓性又は弾性のデバイス領域２４０と、比較的機械的に剛性のアイランド領域２５０とを備える（例えば図６４を参照）。図６４を参照すると、第１の剛性領域２８０に接続される第１の端部２７０と、第２の剛性領域３００に接続される第２の端部２９０とを有するナノリボンのアレイ２６０により、追加的なデバイス伸張可能性、折畳み可能性、及び屈曲可能性がもたらされる。
[0179]ニュートラル機械面２３０（破線により示される）の位置決めに関しては、各層の（平面−歪み）係数及び厚さが、それぞれ


及びｈ１、・・・ｈｎによって示される。ニュートラル平面は、頂部表面からの距離ｂにより特徴付けられ、ｂは、


によって与えられる。ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域（ｎ＝５、ＳｉＯ２／金属／ＳｉＯ２／Ｓｉ／ＰＩ：約０．０５μｍ／０．１５μｍ／０．０５μｍ／０．２５μｍ／１．２μｍ、図７Ａの中央図及び右図を参照）については、図７Ｃは、ニュートラル平面の位置を示す。これらの弾性係数及びポアソン比は、ＥＳｉＯ２＝７０ＧＰａ、νＳｉＯ２＝０．１７、Ｅｍｅｔａｌ＝７８ＧＰＡ、νｍｅｔａｌ＝０．４４、ＥＳｉ＝１３０ＧＰａ、νｓｉ＝０．２７、ＥＰＩ＝２．５ＧＰａ、及びνＰＩ＝０．３４である。図７Ｄは、図７Ａの左図に対応する金属相互接続部（ｎ＝４、ＳｉＯ２／金属／ＳｉＯ２／ＰＩ：約０．０５μｍ／０．１５μｍ／０．０５μｍ／１．２μｍ）についてのニュートラル平面の位置を示す。
[0180]図４Ａに図示されるＰＩ層により挟まれるＳｉ−ＣＭＯＳについては、図７Ｅが、ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域（ｎ＝５、ＰＩ／金属／ＳｉＯ２／Ｓｉ／ＰＩ：約１．２μｍ／０．１５μｍ／０．０５μｍ／０．２５μｍ／１．２μｍ）についてのニュートラル平面の位置を示す。頂部のＰＩキャッピング層は、ニュートラル機械平面をＳｉＯ２／Ｓｉ境界の方向に移動させ、したがって、剥がれによるデバイス故障を減少させる。図７Ｆは、金属相互接続部（ｎ＝４、ＰＩ／金属／ＳｉＯ２／ＰＩ：約１．２μｍ／０．１５μｍ／０．０５μｍ／１．２μｍ）についてのニュートラル平面の位置を示す。頂部のＰＩキャッピング層は、ニュートラル機械平面を金属層の中央の方向に移動させ、したがって、金属相互接続部の故障を減少させる。頂部ＰＩキャッピング層の厚さは、デバイス層の剥がれ及び金属相互接続部の破砕を減らすために、最適化することが可能である。
[0181]波状システムのバックリング波長及び振幅。等価張力及び曲げ剛性：多重層スタックは、ビームとしてモデリングされる。その等価張力剛性は、


であり、ここで、図Ｓ８ａに図示されるように、第１の層は、頂部の上に位置し、第ｎの層は、底部に位置し、それらの弾性係数及び厚さは、それぞれ


及びｈ１、・・・ｈｎによって示される。等価曲げ剛性は、


によって与えられ、ここで、ｂは、等式（１）において与えられる頂部表面までのニュートラル機械平面の距離である。
[0182]ＰＤＭＳ基板上の金属相互接続部：金属相互接続部の等価張力剛性


及び、曲げ剛性


は、ｎ＝４（ＳｉＯ２／金属／ＳｉＯ２／ＰＩ）についての等式（２）及び（３）から求められる。ＰＤＭＳ基板は、半無限固体としてモデリングされる。これは、その厚さが、金属相互接続部よりも約４桁の規模で厚いことによる。図５（左図）は、バックリングパターンが主に１次元であることを示し、したがって、面外変位をｗ＝Ａｃｏｓ（ｋｘ１）で表すことが可能であり、ここで、ｘ１は、相互接続部の方向に沿った座標であり、振幅Ａ及び波数ｋは、システムの総エネルギーの最小化によって決定されるものであり、このエネルギーは、薄膜の屈曲及びメンブレンエネルギーと、基板中の歪みエネルギーからなる。これにより、波数及び振幅の解析式は、


として与えられ、ここで、


は、基板の平面−歪み係数であり、εｐｒｅは、等二軸予備歪みであり、


は、臨界バックリング歪みである。ＰＤＭＳ弾性係数Ｅｓ＝１．８ＭＰａ及びポアソン比νｓ＝０．４８については、等式（４）の波長は、９６μｍであり、これは、実験（約１００μｍ）と十分に一致する。
[0183]金属相互接続部における最大歪みは、メンブレン歪み及びバックリングジオメトリにより誘起される屈曲歪みの合計である。図８Ａは、予備歪みに対する様々なデバイス層における最大歪みを示す。金属層及びＳｉＯ２層における材料歪みは、１０％の予備歪みに対しても１％を下回る。
[0184]ＰＤＭＳ基板上のｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥＴ：ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域（ＳｉＯ２／金属／ＳｉＯ２／Ｓｉ／ＰＩ、ｎ＝５）は、図８に図示されるように、非金属領域（ＳｉＯ２／ＳｉＯ２／ＰＩ、ｎ＝３）に隣接する。それらのバックリングは、結合され、したがって、やや複雑である。各領域内において、面外変位は、それ自体の波長及び振幅を有し、これらの領域間にわたって、変位及び回転が連続する。薄膜の屈曲エネルギー及びメンブレンエネルギーと、基板中の歪みエネルギーとからなる総エネルギーの最小化により、全領域における波長及び振幅が与えられる。ｐ−ＭＯＳＦＥＴ領域及びｎ−ＭＯＳＦＥＴ領域における波長は、約１４０μｍであり、これは、実験（約１８０μｍ）と適度に十分に一致する。
[0185]図８Ｂは、予備歪みに対する種々のデバイス層における最大歪みを示す。金属層、ＳｉＯ２層、及びＳｉ層における材料歪みは、回路が伸張可能となるように、１０％予備歪みに対しても０．５％を下回る。
[0186]有限要素シミュレーション：市販のＡＢＡＱＵＳ（登録商標）パッケージを使用して、システムの３次元有限要素モデリング（ＦＥＭ）シミュレーションを実施した。基板及び薄膜のそれぞれに対して、４ノード多重層シェル要素を有する８ノード六面体ブリック要素を使用した。図１３におけるように、インバータ回路素子及び周囲基板に対応するように、適切なモデル次元を選択した。実験観察は、これらの要素が、同様のバックリングパターンを呈し、機械的に独立的な態様で挙動するのに十分に遠く離れていることを示唆する。結果として、周期的境界条件が、基板の外部境界に適用される。多重層シェルは、共有されるノードを介して基板表面に結合される。底部基板のノードは、垂直方向に沿って拘束される。薄膜（Ｓｉ−ＣＭＯＳ／ＰＩシステム）の各層は、直線状弾性材料としてモデリングされ、軟質のエラストマー基板は、圧縮不能な超弾性材料としてモデリングされる。この超弾性材料モデルは、単純な様式で応力−歪み関係における非線形性の原因となるｎｅｏ−Ｈｏｏｋｅａｎ構成則を利用する。
[0187]これらのシミュレーションは、超薄型ＣＭＯＳ回路についての材料レイアウト及び製造手順の両方に正確に対応するように実施される。バックリングモデル形状は、多重層薄膜（Ｓｉ−ＣＭＯＳ／ＰＩシステム）及び軟質ＰＤＭＳ基板を有する３次元モデルの摂動解析により決定した。ジオメトリにおける摂動により導かれる不完全性の効果を有する（薄膜を伴わない）基板は、温度（熱負荷）の上昇により、膨張する。温度が、１６０℃（約３．９％歪み）に達する場合には、多重層薄膜（シェル要素）は、ＰＤＭＳ基板（固体要素）に結合される。温度が低下すると共に、シミュレーションは、非線形バックリング解析に一致するように、薄膜が基板と共にバックリングするのを示す。このモデルは、適度に良好な精度を達成するために多数の要素を要する。現行のモデルは、約２００，０００要素を含み、バックリング波を許容するのに十分に大きい。バックリングパターン、波長、及び振幅並びにそれらの空間分布を、この解析から見出すことが可能である。これらのシミュレーションは、バックリングパターンの構成、薄膜のメカニクス挙動、及び構造体の入れ子型ヒエラルキに対する洞察を与える。
[0188]実施例２：圧縮可能なシリコンオプトエレクトロニクスに基づく半球状電子アイカメラ。人間の眼は、多数の魅力的な設計特徴１、２を有する優れた撮像デバイスの典型である。これらの中でも顕著なものは、多数の他の生物学的システムにおいて見出されるものと同様の半球状検出器ジオメトリであり、これにより、単純で構成要素の少ない結像光学系による広範囲の視野及び低い収差が可能となる。このタイプの構成は、かかるシステムを製造するために存在するパターニング方法、蒸着方法、エッチング方法、材料成長方法、及びドーピング方法が本質的に平坦状の性質のものであるために、確立されたオプトエレクトロニクス技術を使用して達成することは、極めて困難である。この例は、これらの明らかな制約を回避するプロセス及び関連するシステムを提示する。これらのデバイス及びプロセスは、単結晶シリコン技術に基づく高性能半球状電子アイカメラを製造するために使用される。このアプローチは、例外的に２次元的に圧縮可能な構成にて形成されるウェーハスケールオプトエレクトロニクスと、システムがそれらの最終実装形態のために半球状ジオメトリへと初めに製造される平坦状レイアウトを転写することが可能な弾性転写要素とを用いる。本明細書において提示されるこれらのプロセスは、それらの関連するメカニクスのコンピュータ解析と共に、従来の手段を用いては対処することが不可能な様々な用途に適した、複雑な曲線物体の表面上へ十分に開発された平坦状デバイス技術の組込みを行うための実用的なルートを提供する。
[0189]非平坦状表面の上に電子システム及び光電子システムを実装することが可能であることは、半球状カメラ及び他の種類のバイオインスパイアードデバイス設計についてのみならず、モニタリングデバイス、人工装具、及び他のものとしての生物学的システムの上又は中への共形的一体化についても有用である。残念なことには、既存の技術は、剛性の半導体ウェーハ又はガラスプレートの表面のみに対して開発され、より最近の研究においては、平坦状プラスチックシートの表面に対して開発されてきた。例えばコンパクトアイタイプカメラについては最大で約４０％までの、平坦状から半球状へのジオメトリ変形を達成するために必要な機械歪みが、波状構造レイアウトにおいてさえも、あらゆる既知の電子材料、とりわけ殆どの十分に開発された無機物３、４の破砕歪み（例えば数パーセント）を大幅に超過することにより、ここで予期される種類の用途に対しては、いずれも適さない。これらの制約を回避するための１つのストラテジは、曲線表面上において直接用いるためのあらゆる半導体加工及びリソグラフィの適合化を伴う。このタイプの多面的な努力の一片（例えば、平坦状表面の上で容易に達成可能なものにアプローチを開始する複数レベルの解像度及び多重位置合わせを伴うかかる表面５−１４に対するリソグラフィパターニングなど）でさえもが、極端に困難な技術的問題に対する解決策を要する。平坦状シートのプラスチック変形、１５、１６小チップの自己アセンブリ１７、１８、及び弾性メンブレンの折畳み、１９、２０に基づくいくつかの研究が、ある見込みを示しているが、それぞれが、欠点を有し、全てが、半球状又は湾曲状表面に対して実施されるべき特定の処理ステップを要する。部分的な結果として、ここで予期されるタイプのカメラを実現するために、いずれも使用されていない。この例は、大きな歪みレベル（約５０％以上）までの十分な圧縮可能性／伸張可能性を可能にする例外的な設計において、平坦な２次元表面上に光電子システムを生成するために、十分に確立された電子材料及び平坦状加工アプローチから始まる、曲線オプトエレクトロニクス及び電子アイ撮像装置へのルートを導く。この特徴により、平坦状レイアウトを、ほぼ任意の曲線形状に幾何学的に変形させる（すなわち共形的に覆う）ことが可能となる。この例は、半球状エラストマー転写要素を使用して、パッシブマトリクスレイアウトに組み込まれる単結晶シリコンフォトダイオード及び電流ブロッキングｐ−ｎ接合ダイオードの電気的に相互接続されたアレイに関して変形を達成する。結果的に得られる半球状焦点面アレイは、撮像光学系及び半球状ハウジングと組み合わされた場合に、人間の眼に匹敵する全体サイズ及び形状を有する電子カメラをもたらす。実験的実証及び理論的解析により、これらのシステムの重要な側面が明らかになる。
[0190]図１４は、この製造における主要なステップを概略的に図示する。このプロセスは、整合する曲率半径（約１ｃｍ）を有する対向し合う凸レンズと凹レンズとの間の隙間の中で、ポリ（ジメチルシロキサン）（ＰＤＭＳ；Ｄｏｗ Ｃｏｒｎｉｎｇ社）の液体プレポリマーを鋳込み及び硬化させることによって、半球状エラストマー転写要素を形成することから始まる。さらに、これらのレンズを保持するための特別に設計されたジグにより、結果的に得られるＰＤＭＳのピースの周辺部の周りに立ち上がるリムが形成される。この転写要素は、それぞれがリム内に挿入される１０個の個別のパドルアームのラジアル方向移動の調整を実現する機械的固定具中に設置される。このラジアル方向引張ステージのアームを外方に並進させることにより、半球状部が拡張する。ＰＤＭＳにおける関連する復帰可能な弾性変形が、十分に大きな張力にて、この半球状部を「ドラムヘッド」の平坦形状へと変形させ、ＰＤＭＳの全てのポイントが、二軸張力下に置かれる。拡張の度合い及び基底を成すメカニクスにより、この張力の規模全体が決定される。別に、従来の平坦状加工により、特定の領域を支持しシステム全体を封入するためのポリマー（ポリイミド）の膜を有する、単結晶シリコン光検出器、電流ブロッキングｐ−ｎ接合ダイオード、相互接続部のための金属（Ｃｒ／Ａｕ／Ｃｒ）からなるシリコン−オン−インシュレータ（ＳＯＩ；Ｓｏｉｔｅｃ社）ウェーハの上にパッシブマトリクス焦点面アレイが形成される。重要な設計特徴は、最も近い隣接する画素素子を接続するための細く狭いラインを使用することであり、これらの構造体により、後に説明されるように、システムにおける弾性的圧縮可能性が促進される。ポリマーポストにより支持されるが他の場合には下層のシリコン「ハンドル」ウェーハの上に立ち上がる焦点面アレイを残すように濃縮ＨＦによりエッチングすることによって、ＳＯＩウェーハの埋設された酸化物層を除去することにより、デバイス加工が完了する。確立された加工技術を用いて剛性の平坦状基板の上に相互接続された画素アレイを製造することにより、しばしばソフトエレクトロニクスにおいて直面する例えば位置合わせにおける制約が回避される。
[0191]このウェーハに対してその引っ張られた平坦状「ドラムヘッド」形状にある転送要素を接触させ、次いでそれを剥がし取ることにより、焦点面アレイが引き上げられ、非特定ファン・デル・ワールス相互作用（ｎｏｎ−ｓｐｅｃｉｆｉｃ ｖａｎ ｄｅｒ Ｗａａｌｓ ｉｎｔｅｒａｃｔｉｏｎ）２１、２２を介してエラストマーの軟質表面に対してそれが接着した状態に残される。次のステップにおいては、引張ステージのリーフアームをそれらの初期位置の方向に内方に移動させることにより、エラストマーがほぼその初期の半球形状に弛緩して戻されるが、若干（ここで調査されたシステムについては約１０％）より大きな曲率半径を有する。このプロセスにおいて、圧縮力は、著しい圧縮歪みに相当する大きさ（すなわち最大で１０〜２０％、張力による）で、画素を共により近接させるように焦点面アレイに作用する。狭く細い連結ラインは、伸張可能な半導体リボン２３における関連する応答とコンセプト的に同様であるメカニクスとをもなって、エラストマーの表面から局所的に剥がれて、検出器画素により端部上にピン留めされたアーク形状部をとる（すなわち相互接続部において許容される歪みが最大で約３０〜４０％大きい）ことによって、これらの大きな歪みを許容する。このプロセスにより、平坦状から球状への幾何学的変形が、後に説明されるように、焦点面アレイの任意の活性構成要素におけるかなりの歪みを生じさせることなく達成され得る。次いで、この態様において焦点面アレイにより「インク」される半球状エラストマー転写要素により、整合する曲率半径を有し光硬化性接着剤（ＮＯＡ７３、Ｎｏｒｌａｎｄ社）の薄層で被覆された半球状ガラス基板の上に、転写「プリント」することが可能となる。外部制御エレクトロニクスへのバスラインを有するプリント回路ボードの上に結果的に得られるシステムを設置し、検出器アレイの周辺部に沿って配置されたピン配列への電気的接続を確立し、単純な結像レンズに取り付けられた半球状キャップと一体化させることにより、半球状電子アイカメラが完成する。
[0192]図１４において概説される製造アプローチは、適切に構成された圧縮可能相互接続部が組み込まれると仮定した場合に、ほぼ任意の材料類及びデバイス（例えば高度なカメラ、網膜インプラントなど）を有する平坦状エレクトロニクス技術及びオプトエレクトロニクス技術に適応することが可能である。このストラテジの重要な利点は、このプロセスの殆どの労働集約的部分（すなわち画素アレイ自体の形成）が、既存の平坦状シリコンデバイス製造設備の能力に完全に適合するという点である。図１５は、図示を簡略化するために全て設計されているが、受動シリコン要素の高密度アレイ（２０×２０μｍ、厚さ５０ｎｍ）と、最も近接する隣接接続部（２０×４μｍ、厚さ５０ｎｍ）とにより明らかになるように、このプロセスのメカニクスの重要な側面を概説する。図１５Ａは、図１４の最終フレームの隣に対応する、半球状弾性転写要素の表面に転写されるかかるアレイの光学画像を示す。プロセスに対する高レベルの工学的制御が、この画像において示される構造体の均一性から明らかである。図１５Ｂは、図１５Ａにおけるサンプルから収集されるアレイの小領域の走査電子顕微鏡写真（ＳＥＭ）を示す。圧縮可能性に関与するアーク形状接続部を明瞭に見ることが可能である。これらのタイプの接続部の転送及び形成に関連付けされる歩留まりは高い場合があり、図１５Ｂにおいては、この視野について＞９０％の歩留まりに相当する約５欠陥のみが示される。図１５Ｃは、同様の転写アレイにおける要素の空間分布を示す。プレート理論２３に基づき、確立された有限要素解析技術２４−２６を用いて確認される、簡単な力学モデルは、シリコン要素が、平坦状から半球状へとどのようにマッピングされるかを示す。図１５Ｃにやはり図示されるこれらのモデルにより与えられる画素位置は、パラメータフィッティングを伴わずに実験と十分に一致する。これらの力学モデルは、この量における平滑な確定変動を伴いつつ、全区域にわたってローカルピッチにおいて非常に小さな約３％の変化を最大から最小まで示す。比較的均一なピッチは、ＰＤＭＳが弛緩される前に初期値よりも約１０％小さい。このプロセスのメカニクスのこの部分と同様に、隣接し合うユニットセル間の狭く細い相互接続部によりもたらされる圧縮可能性の性質を、理論的解析を介して理解することが可能である。図１５ＤのＳＥＭは、アーク形状のオーバーレイの形態と歪みの分布とにおける解析結果を伴い、図１５Ａ及び図１５Ｂに図示されるアレイの高拡大図を提示する。アーク形状接続部の面外変位ｗは、


の形態をとり、ここで、Ａは、振幅であり、ｘは、接続部に沿った位置であり、Ｌは、隣接し合う画素間の側方分離距離であり、この距離は、製造されたままの平坦状構成において測定される通りＬ０＝２０μｍである。接続ストリップにおけるメンブレンエネルギー及び屈曲エネルギーを最小限に抑えることにより、振幅


についての解析式がもたらされ、ここでεｃ、臨界バックリング歪みは、εｃ＝π２ｈ２／（３Ｌ０ ２）により与えられ、ここでｈは、厚さであり、その値は、ここで示されるシステムについては０．００２１％である。Ｌ＝１７．５μｍについては、振幅Ａ＝４．５０μｍは、実験Ａ＝４．７６μｍと十分に一致する。接続部における最大歪みは、約０．５％であり、シリコンの破砕歪みを大きく下回る。さらに、力学モデルにより、正四方形シリコン要素における歪み及び変位の分布が明らかになる。最大面外変位は、図１５Ｄに図示されるように、歪みεｘｘ及びεｙｙ（＜０．０８％）であるように、非常に小さい（＜０．１μｍ）。Ｓｉ要素における歪みεｘｘは、ｘ方向への相互接続部の付近にてピークに達し、εｙｙのピークは、ｙ方向における相互接続部の付近にて生じる。
[0193]図１４及び図１５において概説されるアプローチ及び関連付けされるメカニクスは、適切に構成された圧縮可能相互接続部を組み込むと仮定した場合には、ほぼ任意の材料類及びデバイスを伴う平坦状エレクトロニクス技術及びオプトエレクトロニクス技術に対して適応することが可能である。図１６は、本明細書において説明されるカメラのために実現される設計の概要を示す。アレイ中の各画素は、２つのデバイス、すなわち光検出器及びｐｎ接合ダイオードを支持し、これらは、ポリイミドのキャッピング層（５６０×５６０μｍ、厚さ１〜１．５μｍ）を有する単一ピースの単結晶シリコン（５００×５００μｍ、厚さ１．２μｍ）としてモノリシック形成される。第１のデバイスは、局所的光検出を行い、第２のデバイスは、電流ブロッキング及びパッシブマトリクス読出しのための絶縁の強化を可能にする。これらのデバイスを、ＰＤ（フォトダイオード）及びＢＤ（ブロッキングダイオード）とそれぞれ呼ぶこととする。各ＢＤの上の金属層は、光からそれらを遮蔽し、それによりそれらの光応答をなくす。この金属、２つのデバイス、及び電気接続部のレイアウトが、図１６Ａの分解概略図に図示される。画素間相互接続部は、従来の方式でスピンキャスティング及びパターニングされた、ポリイミドの薄層（３６０×１１０μｍ、厚さ１〜１．５μｍ）の上のパターニングされた金属の薄層（幅３６０×５０μｍ、Ｃｒ／Ａｕ／Ｃｒ厚さ３／１５０／３ｎｍ）からなる。
[0194]図１６Ｄ、図１６ＥのＳＥＭ画像は、図１４の最後から２番目のフレームに相当する、半球状エラストマー転写要素の表面上に転写されたＰＤ−ＢＤ画素の１６×１６アレイを示す。平坦状から半球状への変形を可能にするアーク形状相互接続部をはっきりと見ることが可能である。転写プロセス及びこれらのタイプの伸張可能な接続部の形成に関する歩留まりは高く、１６×１６アレイの場合には１００％の画素及び相互接続部が、再現可能に転写される。さらに、９５％を上回る歩留まりが、受動シリコン要素の比較的高い密度のアレイ（２０×２０μｍ、厚さ５０ｎｍ）及び最も近い隣接接続部（２０×４μｍ、厚さ５０ｎｍ）の転写について実証されている（図５２を参照）。
[0195]撮像アレイにおける著しい機械的変形は、転写プロセスの際に、具体的にはエラストマー転写要素の平坦状から半球状変形の際に、発生する。簡単な力学モデルが、プレート理論に基づき、及び確立された有限要素解析技術を利用して確証されて、転写プロセスの際の画素の空間分布と、相互接続部及びシリコン画素における応力及び変位の分布とを決定するために展開されている。これらのモデルは、半球状表面上の撮像アレイが、１）局所ピッチにおいて非常に小さな変動（最大から最小まで約３％）を有し、２）比較的均一なピッチが、平坦状の製造されたままのジオメトリにおけるアレイよりも約１０％小さいことを示唆する。さらに、この力学モデルは、これらのシステムにおいて観察される相互接続部長における約２０％の変化について（ピッチにおける約１０％の変化）、Ｓｉ画素における約０．０１％及びアーク形状相互接続部の金属における約０．３％の最大歪みを予測する。図１６Ｃは、図１４の最終フレームに相当する、半球状ガラス基板の上の完成されたアレイの光学画像を示す。製造プロセスに対する高レベルの工学的制御が、半球状基板に転写され得る構造体の均一性より明らかである。
[0196]図１６Ｂは、１６×１６アレイの周辺部の接触パッドを介した行電極及び列電極によりアドレス指定される、半球状検出器アレイ中の代表的な個々の画素の電流／電圧応答（黒実線曲線：暗い中、赤破線曲線：光にさらされる）を示す。同様の応答が、平坦状撮像アレイ中の個々の画素について達成される。重要な特徴は、強い光応答（メインフレーム）、非常に低い逆バイアス電流（右差込み図）、及びパッシブマトリクスアドレス指定におけるピクセル間の低いクロストーク（右差込み図）である。図１６Ｃは、半球状ガラス基板上の完成されたアレイの光学画像を示す。上方左及び上方右の差込み図は、それぞれ回路概略図（赤：ＰＤ、黒：ＢＤ）、及びアレイの一部の拡大図を提示する。図１６に図示されるデバイスに適応されるようなＳｉシステム（図１５）のための力学モデルは、これらのシステムにおいて観察される接続部長における約１２．５％の変化について、約０．０１％のＳｉにおける最大歪み（εｘｘ又はεｙｙ）を与える。アーク形状相互接続部の金属における最大歪みは、約０．３％である。
[0197]可撓性シャドウマスクを介したガラス基板の端部の上への金属の蒸着により、パッシブマトリクスアレイの周辺部の行接触部及び列接触部への電気的接続が実現される。これらの接続部により、プリント回路基板上にプレパターニングされたラインがもたらされ、これらは、カメラから画像を取得するために特別に設計されたソフトウェアを有するコンピュータへのリボンケーブルインターフェースを与える３４個のピンコネクタにて終端する。結果的に得られるシステムが、図１７Ａに示される。現行では、制御エレクトロニクスを分離するために画素アレイの周辺部を接続する電極ラインが、歩留まりを制限し、画素数について実用的限界を設けている。最適化されていない手動システムに関しては、画素アレイの周辺部からプリント回路基板への相互接続部は、±２００μｍの精度にまで位置合わせされ得る。撮像光学系を実現する簡単な単一要素のレンズに取り付けられた半球状キャップとの一体化により、図１７Ｂ、図１７Ｃの画像において図示されるカメラが完成する。
[0198]図１７Ｄ、図１７Ｅは、焦点面アレイのジオメトリを有する表面上にグレースケール表示で表された、この設計を有するカメラ（「半球状電子アイカメラ」）と従来の平坦状レイアウトの同様のカメラとにより収集された試験パターンの画像を示す。これらの結果は、限度のある解像度及び画素欠陥を克服するために生物学から採用されたストラテジを具現化する。とりわけ、一連の画像は、カメラが物体に対して移動される（平坦状の場合には並進される、及び半球状の場合には回転される）際に、収集される。図１７Ｄ、図１７Ｅのこれらの画像は、この態様で得られた数画素からの個々の画像の組み合わされたセットに相当する。
[0199]図１７Ｆは、図１７Ａ〜図１７Ｃの半球状電子アイカメラにより収集された画像を示す。これらの結果のための光学装置は、透明膜上にプリントされたパターンを照明するために、平行な緑光（Ａｒイオンレーザ）を使用した。伝達される光は、簡単な平凸レンズ（直径＝２５．４ｍｍ、焦点距離＝３５ｍｍ）を通過して、半球状カメラ上に画像を形成した（図３１を参照）。図１７Ｆの左フレームは、標準的なアイチャートの上の２行の画像の場合についてのカメラの直接出力を示す。文字の形状が、明瞭に分解されるが、比較的小さなテキストの微細空間特徴は、これらのカメラにおける比較的低い画素数により、正確には表されない。画像品質は、生物学的システムから適合化されたストラテジを具現化することによって改善することが可能であって、一連の画像は、カメラが物体に対してθ方向及びφ方向に偏心的に回転される際に、収集される。本明細書において説明される力学モデルにより予測される半球状表面上の画素位置を使用しての再構築により、高解像度画像がもたらされる。図１７Ｆの右フレームは、０．４°インクリメントにおいて小さな角度範囲（θ方向及びφ方向に−２°〜２°まで）を迅速にスキャニングすることにより取得された写真である。
[0200]図５３Ａ〜図５３Ｂに図示されるように、この単純なスキャニングアプローチ（θ方向及びφ方向に−２°〜２°まで、０．４°インクリメント）を使用して、高解像度にてさらにより複雑な写真を得ることが可能である。これらの画像の検査が示唆するところによれば、このプロセスに関連付けされるステッチングエラーは、＜４０μｍであり、これにより、これらのモデルの精度が実証される。半球状カメラにおける最も近い隣接画素は、約４°だけ離され、タイル状写真の生成においてゼロ冗長をもたらす。さらに、これらの結果は、＞９９％（２５６中２５４）の機能画素の高い歩留まりを実証する。投影される画像全体にわたってスキャンされた（θ方向及びφ方向の両方において−４０°〜４０°まで）場合に各画素から取得される画像が提示され、さらに、アレイ中の画素の高品質及び均一性が実証される。
[0201]ここで考慮される単純な単一レンズシステムにより、湾曲検出器がどれほどにカメラ性能を改善させるかについての明瞭な例を提示する。半球状カメラ及び平坦状カメラの集束能力が、組み立てられたデバイス、レイトレーシングソフトウェア、及び市販のカメラを用いて、図５３ｃ〜図５３ｆにおいて比較される。理想的な撮像システムは、検出器表面上に画像を完璧に再現するが、レンズは、画像品質を低下させる収差を生じさせる。複雑かつ高価な光学系は、平坦状検出器表面についての三次Ｓｅｉｄｅｌ収差を低減させることが可能であるが、かかる収差は、ここでの関心の単純な単一レンズ構成の集束能力において重要な役割を果たす。集束能力の実証は、非平行光源及び広視野用の幅広い開口を要し、したがって、図５３ｃ〜図５３ｆのための光学試験装置は、ハロゲンランプ及び高い開口数の平凸レンズ（直径＝１２ｍｍ、焦点距離＝１２ｍｍ）を用いて紙の上にプリントされたパターンのリア照明を用いる。入射光波長を約６２０〜７００ｎｍに制限するための光学フィルタの使用により、色収差の寄与が最小限に抑えられる。図５３ｃは、曲線画像表面を計算するために使用される光学配置及び代表的な光線トレースを示す。計算される表面は、かなり近くまで、回転放物面に対応し（図５３ｄを参照）、形状においては平坦状検出器よりも半球状検出器にはるかに近い。図５３ｅは、スクリーンとレンズとの間の２つの異なる距離（ｚ；左、１４．４０ｍｍ及び右、１６．６５ｍｍ）にて市販のカメラにより得られた平坦状スクリーン（写真用プラスチックフィルム）上に投影された画像を示す。最良の焦点の位置は、中央から画像の端部の方向に減少ｚでシフトする。かかる写真の一連のものを用いて評価される画像表面は、レイトレーシング理論により予測されるものと同様である（図５３ｄ及び図５６を参照）。図５３ｆ及び図５３ｇは、それぞれ組み立てられた平坦状カメラ及び半球状カメラにより取得された画像を比較する。半球状システムは、中央から端部までのより均一な焦点、より幅広い視野、画像全体にわたるより一様な強度、及び軽減された幾何学的歪みを含む、複数の利点を有する。これらの特徴の多くは、これらの特定のデバイスに関連付けされる適度のレベルの解像度に関してさえも、図５３ｆ、図５３ｇにおいて明らかである。
[0202]結論として、本明細書において案内された圧縮可能なオプトエレクトロニクス及びエラストマー転写要素ストラテジは、高解像度焦点面アレイ、他のより進化した材料システム、及びデバイス設計、並びに精緻な基板形状（例えば非球面表面など）に、適合可能である。
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[0203]材料及び方法：殆ど全ての材料及び方法は、平坦状加工ステップ及び回路リフトオフストラテジ、圧縮可能な相互接続部レイアウト、半球状ＰＤＭＳ転写要素、ラジアル方向引張ステージ、固定具及びレンズシステム、マルチプレクサ／デマルチプレクサインターフェース、並びにコンピュータソフトウェア制御部のうちのいくつかを含む、この特定の例のために特別に設計された装置を用い、さらに、本明細書において説明される。
[0204]焦点面アレイの平坦状加工：焦点面アレイを形成するために使用される加工ステップのシーケンスが、表１及び表２において、以下で示される。製造の重要な部分は、埋設された酸化物のアンダーカットエッチングの際にアレイを支持するポリマーポストの形成である（ステップ３４〜３７）。図１８は、この加工を強調表示する。図１９は、アレイのレイアウトを概略的に図示し、重要な寸法を提示する。図２０は、半球状システムに対して使用されるものと他においては同様である設計による平坦状カメラの単純なシステムについて、完全なアレイの画像及びユニットセルのフィーチャの顕微鏡写真を提示する。











[0205]半球状ＰＤＭＳ転写要素の製造：鋳込み手順及び硬化手順により、商業的供給業者（Ｓｙｌｇａｒ １８４、Ｄｏｗ Ｃｏｒｎｉｎｇ社）から入手されるＰＤＭＳからこれらの転写要素又はスタンプが形成される。図２１は、この目的のために使用されるジグと、対向する凸レンズ及び凹レンズ（曲率半径１２．９ｍｍ、及び直径２５．４ｍｍ）を示す。凸レンズは、ＰＤＭＳから作製され、凹ガラスレンズから成形された。図２２は、重要な寸法を伴う半球状転写要素の概略断面図を提示する。大きな立ち上がるリムが要素の周辺部の周りに位置することに留意されたい（リム幅は、１．５、２．０、又は２．５ｍｍである）。この特徴は、次に説明される引張ステージにおけるパドルアームに整合する。図２３は、弛緩された状態及び張力をかけられた状態のＰＤＭＳ転写要素の上面図を示し、焦点面アレイの縮尺図が重畳される。
[0206]ＰＤＭＳ転写要素の伸張及び転写プリント：特別に設計されたラジアル方向引張ステージは、半球状ＰＤＭＳ転写要素を平坦なドラムヘッド状態に拡張するための再現可能な制御される手段をもたらす。図２４は、スクロールプレート設計に基づくこのシステムのコンピュータ支援設計図を提示する。１０個の別個のパドルアームが、調和的に、手動回転ステージを使用して制御され得る量だけラジアル方向に移動する。ＰＤＭＳ要素の立ち上がるリムが、パドル上に設置される。図２５は、ステージ及び伸張プロセスの種々のステージにおける要素の画像を示す。図２５を参照すると、ホルダ１１０は、スタンプ１００を固定的に受けることが可能である。力生成器１２０が、スタンプを実質的に平坦状にするために、中に設置されたスタンプに対する力を生成するために、ホルダ１００に作動的に連結される（最も右のパネルを参照）。図２５は、半球形状ＰＤＭＳ転写要素であるスタンプと、１０個のパドルアームを有するラジアル方向引張ステージを備える力生成器１２０とを示す。図２６は、図１４の最後から２番目のフレームに相当する、アレイからの引き上げ及び引張ステージからの取り外しの後の図を示す。このアレイは、受動シリコン要素（２０×２０μｍ、厚さ５０ｎｍ）及び最も近い隣接する連結部（２０×４μｍ、厚さ５０ｎｍ）の比較的高密度のアレイであることに留意されたい。
[0207]かかるアレイにおける画素の空間分布は、定量化及び理解のために重要である。図２７は、これらの分布を評価するために我々が使用したプロセスに相当するフレームのシーケンスにおいて示す。上面視光学画像（上フレーム）は、バイナリフォーマット（中央フレーム）に変換され、そこから、特別に開発されたソフトウェアが、画素の中央の位置を特定し、その座標を戻す（下フレーム）。
[0208] 半球状キャップ及び結像レンズとの一体化：図２８は、重要な寸法を伴う、半球状キャップ及び一体化された結像レンズの概略断面図及びコンピュータ支援設計図を示す。これらの構成要素は、カメラを完成させるが、これらは、決定的な設計構成要素を示すわけではない。
[0209]カメラによる撮像：特別設計プリント回路基板の上に焦点面アレイを設置すること、相互接続部を形成すること、及びマルチプレクサ／デマルチプレクエレクトロニクス及びソフトウェア制御システムと一体化することにより、画像取得が可能となる。回路基板への電気的接続のために、半球状カメラ基板の端部を覆ってドレープされた可撓性シャドウマスクを介したＣｒ／Ａｕの電子ビーム蒸着を使用する。図２９は、マルチプレクサ／デマルチプレクエレクトロニクスを示し、図３０は、これらのシステムの回路図を提示する。４Ｖの印加バイアスでの電流応答が、図１７の結果を生じさせるために使用された１６×１６の半球状カメラ中の全画素について測定された。図５７を参照されたい。明るいレーザ光（５１４．５ｎｍ）から完全な暗闇に及ぶ３つの異なる光強度を使用して、検出器アレイの試験を行った。光検出画素については、最も明るいときの４００〜８００ｎＡから暗い状態における０．５〜２ｎＡまでの電流応答と、良好な範囲の感度が達成された。マップは、半球状検出器アレイ全体にわたる測定された応答の分布を図示し、応答の均一性を強調表示する（暗い中の大電流の非理想的な応答を伴う２つの画素が、ここでは見られる）。グレースケール画像（例えば図１７Ｆ及び図５３ａ、図５３ｂ）は、信号＝（Ｉｓｉｇｎａｌ−Ｉｍｉｎ）／（Ｉｍａｘ−Ｉｍｉｎ）の等式を用いた正規化後の各画素についての応答信号を表し、ここで、Ｉｓｉｇｎａｌは、露光条件での測定された電流であり、Ｉｍａｘは、最も明るい条件で測定された電流（最大電流）であり、Ｉｍｉｎは、暗い条件で測定された基準電流（最小電流）である。図５８は、１６×１６平坦状カメラにおけるがその電気的応答特性を含み、さらに、このジオメトリを有するカメラにおいて高い画素歩留まりが達成された（２５６個の画素のうちの３つが、比較的感度の低い応答を有する）。
[0210]図３１は、半球状検出器により撮像するために使用される光学装置の実例を示す。緑レーザ光（５１４．５ｎｍ）が、光ファイバを介して光ファイバカプラ及びビームエクスパンダ（Ｔｈｏｒｌａｂｓ ＢＥ１５Ｍ）に送られ、次いで市販のレーザプリンタを用いて生成された約１ｃｍ２の面積のプリント画像（１２００ｄｐｉ）を伴う透明フィルムの上に送られる。投影された像は、平凸レンズ（Ｔｈｏｒｌａｂｓ ＢＰＸ０５５）を通り、半球状電子アイカメラの上に進んだ。２つの回転モータが、検出器の表面のほぼ全体にわたり画像をスキャンするために使用され、変位ポイントを光学軸に維持する。図３２は、コンピュータ／ユーザインターフェースを示す。カメラにより画像をキャプチャするために使用されるこのコンピュータ／ユーザインターフェースは、Ｎａｔｉｏｎａｌ Ｉｎｓｔｒｕｍｅｎｔｓ ＬａｂＶｉｅｗに書き込まれ、図３２に図示される。カメラの最大取得率（秒当たり約１フレーム）が、制御システムにより制限され、より洗練されたエレクトロニクスを追加することにより改善させることが可能である。個々の画素についての最小取得時間は、制御エレクトロニクスにより制限される通りに１５ｍｓとして決定された。映像が、半球状カメラを用いたデータ取得プロセスと、より高い解像度画像を達成するのに必要な検出器の回転とを実証する。
[0211]図５４及び図５５は、画像全体にわたってスキャンされた際の、半球状１６×１６検出器アレイ中の各画素により取得された画像を示す。カメラは、０．５°のインクリメントにおいてθ方向及びφ方向の両方に−４０°〜４０°までスキャンを行い、検出器アレイの中心は、θ＝０°及びφ＝０°に位置決めされた。この０．５°スキャニング解像度は、検出器アレイにおける画素間の約７〜８ステップに相当する。機能画素の歩留まりは高く、（２、１）及び（４、７）の（行、列）位置にある２５６個の画素中の２つのみが、撮像の際に比較的低い感知応答を示し、使用されるべきでないものとなる。
[0212]半球状検出器及び平坦状検出器における収差／歪みの比較：半球状検出器及び平坦状検出器についての集束能力の実験Ａ比較は、非平行光源及び広視野のための広い開口を要した。これら２つの条件により、非近軸の、写真用カメラの標準的作動モードをシミュレートする光による撮像が可能となる。図５３ｃ〜図５３ｆにおける集束比較を行うための光学試験装置は、ハロゲンランプによる紙の上にプリントされた黒及び白のパターンの近照明を使用した。一対の光学フィルタが、約６２０〜７００ｎｍへと入射光波長を制限し、色収差による寄与を最小限に抑えた。紙は、ランプからの光の拡散を補助した。光源の方向に凸側を有する結像光学系については、高い開口数の平凸レンズ（Ｅｄｍｕｎｄ Ｏｐｔｉｃｓ ＰＣＸ ＮＴ４５−０８３、直径１２ｍｍ、焦点距離１２ｍｍ）を使用した。レンズから物体の距離は、６２．８５ｍｍに固定した。
[0213]最適な焦点表面の曲線形状を実演するために２つのタイプの平坦状スクリーンを使用した。図５６は、市販のカメラ（Ｃａｎｏｎ Ｍａｃｒｏ Ｌｅｎｓ ＥＦ １００ｍｍ ｆ／１：２．８ ＵＳＭを伴うＣａｎｏｎ ＥＯＳ３０Ｄ）を使用して得られた平坦状スクリーン（３５ｍｍ 写真用プラスチックフィルム）上に投影された像の高解像度写真を示す。図５９は、９２μｍインクリメントにおいて−４６０〜４６０μｍまでｘ方向及びｙ方向にスキャンされた場合の、組み立てられた平坦状カメラ（１６×１６画素）を使用して取得された画像を含む。一連のかかる画像は、５．８５〜２２．０５ｍｍの範囲に及ぶ検出器／レンズ（平坦側）間距離について収集された。最良焦点の位置は、検出器／レンズ間距離が短くなるにつれて中央から画像の端部へと移動し、これにより、最適焦点表面が非常に曲線化され、非平坦状であることが示唆される。
[0214]さらに、光学軸に沿って様々な位置にてこの同じ装置を撮像するために、組み立てられた半球状カメラ（１６×１６画素）を使用した。０．４°インクリメントにおいてθ方向及びφ方向の両方に−２〜２°まで検出器をスキャンし、その後画像の再構築をすることにより、高解像度写真が生成された。得られた焦点の質は、各画像にわたって一貫しており、最適焦点は、ｚ≒１６．６５ｍｍの検出器位置に対して達成される。半球状検出器表面によって、より良好な集束、より少ない歪み、及びより広い視野を有する平坦状検出器に比較して改善された撮像が実現される。
[0215]半球状検出器及び平坦状検出器における収差／歪みの比較：理論：幾何光学の法則により、湾曲した像平面上に単一の平坦状又は湾曲状物体表面を完全に結像することが可能であるが、像は、歪むことがある。歪みは、像の鮮明度に影響を与えず、除去することが可能な、純粋に幾何学的な影響である。組み立てられた半球状検出器及び平坦状検出器の上における歪み及び焦点ずれを比較するために、市販のソフトウェアプログラム（Ｒａｙｉｃａ）によりレイトレーシング解析を実施した。光線は、平凸レンズ（Ｅｄｍｕｎｄ Ｏｐｔｉｃｓ ＰＣＸ ＮＴ４５−８０３）を通過し、スクリーン上に進んだ。焦点表面を通るライン上に配列された設定点物体により形成される最小焦点（強度の二乗平均平方根が最小限にされた）の位置に対して、ｚ＝１６．６５−０．１０５ｒ２の全体的形態を有する回転放物面を合わせることによって、最適な画像表面への近似を構築した。組み立てられた半球状検出器及び光学系は、完全な結像を実現するようには整合されないが、平坦状検出器に対する歪み及び焦点ずれの両方における著しい低減が観察された。
[0216]単一レンズシステムは、おそらく、カメラの性能を改善するために湾曲状検出器をどのように使用することが可能であるかについての最も簡単な例である。平坦状電子検出器が導入されたため、検出器により記録された信号が処理前には画像として認識され得ない程度にまで、カメラの光学系及び信号処理の両方を一体的に設計する傾向がある。我々は、検出器アレイが平坦状であるという設計制約を取り除く我々の製造技術により、さらなる最適化がなされ得ると予期する。
[0217]半球状部上へのシリコン要素のマッピング：プレート理論に基づく、及び確立された有限要素解析技術を使用して確証された、簡単な力学モデルは、シリコン要素が平坦状部から半球状部へとどのようにマッピングされるかを示す。図３３は、半球状部の上へのシリコン要素のマッピングを図示する。半径ＲのＰＤＭＳ半球状キャップが、初めに、半径ｒ１の平坦状プレートへと伸張され（図３３Ｂ）、さらに、これが半径ｒ２へと伸張されて（図３３Ｃ）、サイズＬＳｉ及び間隔Ｌ０のシリコン要素が転写される（図３３Ｄ）。張力の解放により、初めに半径ｒ１’のほぼ平坦状のプレートが得られ（図３３Ｅ）、さらなる解放により、半径Ｒ’の新たな半球状部が得られる（図３３Ｆ）。
[0218]上述のマッピングプロセスは、有限要素方法を介して研究されている。ＰＤＭＳ半球状キャップをモデリングするために、シェル要素が使用される。図３４Ａは、図３３ＡにおけるＰＤＭＳ半球状キャップのための元々のメッシュを示し、図３４Ｂは、図３３Ｂに対応する、半球状部がプレートにまさに平坦化される場合（変形された半球状部の端部がプレート中心部と同一の高さにほぼ達する場合）の変形されたメッシュを示す。図３４Ｃに示される平坦状プレートにおける（軸対称）歪み分布は、経線方向歪みがεｍｅｒｉｄｉｏｎａｌ≒０とごくわずかである（＜＜周方向歪み）ことを明瞭に示唆する。これにより、半球状部のアーク長Ｒφは、平坦状プレートの半径ｒ１と同一になる。 Ｒφ＝ｒ１これは、図３４Ｄに示される有限要素解析によって実証される。次いで、周方向歪みが、


によって与えられ、これは、図３４Ｃに示されるように、有限要素解析と十分に一致する。
[0219]図３３Ｃにおけるさらなる伸張によるさらなる歪みは、プレート全体にわたって均一である。図３３Ｄにおけるシリコン要素の転写は、いかなる歪みも生じさせない。
[0220]シリコンのヤング率（１３０ＧＰａ）は、ＰＤＭＳのヤング率よりも５桁さらに剛性であるため、シリコン要素における歪みは、かなり小さく、これにより、シリコン要素の下方のＰＤＭＳは、図３３Ｅに示される平坦状ステージへの弛緩の際にリリースされることから防がれる。シリコン要素により覆われないＰＤＭＳについては、その長さは、Ｌ０から


まで短縮される。したがって、図３３Ｅにおける弛緩されたプレートの半径は、


となる。図２２における半球状ＰＤＭＳ転写要素及びＬＳｉ＝５００μｍ、Ｌ０＝４２０μｍについて、上述の式により、ｒ１’＝７．８３ｍｍが与えられ、これは、シェルによりＰＤＭＳ及びシリコンをモデリングするために有限要素方法によって求められた半径ｒ１’＝７．７１ｍｍと十分に一致する。図３５Ａは、平坦状の弛緩されたＰＤＭＳ及びシリコンの変形された形状を示す。
[0221]半球状キャップへのさらなるリリースについて（図３３Ｆ）、図３５Ｂは、球状の弛緩されたＰＤＭＳ及びシリコンの変形された形状を与える。これは、シリコン要素の補強効果により、若干より大きな半径Ｒ’＝１３．４ｍｍを有するほぼ半球状部となる。メカニクス解析により新たな半径


が与えられ、これは、Ｒ’＝１４．３ｍｍであり、有限要素解析と適度に十分に一致し、ここで、


は、ＰＤＭＳ表面上のシリコン要素の面積率であり、Ｎは、シリコン要素の個数である。
[0222]図３６は、図３３に概略的に図示されるマッピングプロセスの有限要素方法により得られた画像を示す。図６１は、力学モデルにより予測され、製造中に測定される（図２７を参照）、半球状ＰＤＭＳ要素に転写される１６×１６アレイ中の要素の空間分布を示す。機械モデルにより与えられる画素位置は、パラメータフィッティングを伴わない実験と十分に一致する。これらの力学モデルは、面積全体にわたって局所ピッチにおける非常に小さな約３％の変化（最大から最小まで）を示唆し、その量において平滑な決定論的変動を伴う。比較的均一なピッチは、ＰＤＭＳが弛緩される前には初期値よりも約１０％小さい。
[0223]シリコン要素間のアーク形状接続部：さらに、隣接し合うユニットセル間の狭く細い相互接続部により実現される圧縮可能性を、理論的解析（図３７を参照）により理解することが可能である。図３７におけるＳＥＭ画像は、半球状表面に転写される高密度受動Ｓｉアレイにおけるユニットセルの高拡大図を提示する（図５２より）。コンピュータ上で実施される解析により、アーク形状部及び歪み分布のカラーオーバーレイの形態が結果として得られる。図３７Ａに図示されるシリコン要素間の接続部のアーク形状は、


の形態をとるアーク形状相互接続部の面外変位ωによって表され、ここでＡは、振幅であり、ｘは、接続部に沿った位置であり、Ｌは、隣接し合う画素間の側方離間距離である。距離Ｌ０＝２０は、製造されたままの平坦状構成において測定される。この等式は、２つの端部（ｘ＝±Ｌ／２）における消失変位及び傾斜を満たす。次いで、力平衡から面内変位を求めることが可能である。これらにより、屈曲エネルギー


と、メンブレンエネルギー


とが与えられる。エネルギー最小化


により、振幅Ａが、振幅


についての解析式をもたらし、ここで、臨界バックリング歪みεｃは、εｃ＝π２ｈ２／（３ＬＯ ２）によって与えられ、ここでｈは、厚さであり、その値は、ここで示されるシステムについては０．００２１％である。Ｌ＝１７．５μｍについては、振幅Ａ＝４．５０μｍは、実験Ａ＝４．７６μｍと十分に一致する。接続部における最大歪みは、約０．５％であり、シリコンについての破砕歪みを実質的に下回る。
[0224]シリコン要素における歪み分布：力学モデルは、さらに、正四方形シリコン要素における歪み及び変位の分布を明らかにすることが可能である。図３７Ｂに図示されるように、接続部における面外変位は、シリコン要素に対して曲げモーメントＭ（及び軸方向力Ｆ）を課し、これは、二次元プレートとしてモデリングされる。シリコン要素における曲げエネルギーは、プレート理論によりその面外変位ｗに関して求められる。ＰＤＭＳ基板は、表面変位ｗを被る半無限固体としてモデリングされ、その歪みエネルギーもまた、ｗに関して求められる。変位ｗは、フーリエ級数へと展開することが可能であり、係数は、総計エネルギーを最小化することにより決定される。次いで、シリコン要素における屈曲歪みを、曲率から求めることが可能であり、これは、ｗの二次導関数である。軸方向力による歪みは、屈曲歪みと比較した場合に、ごくわずかなものとなって現れる。最大面外変位は、本明細書において説明されるコンピュータ上で実施される実験により決定されるように、歪みεｘｘ及びεｙｙ（＜０．０８％）と同様に、非常に小さい（＜０．１μｍ）。Ｓｉ要素における歪みεｘｘは、ｘ方向において相互接続部付近においてピークに達し、εｙｙのピークは、ｙ方向において相互接続部付近において生ずる。
[0225]参照：Walther,A. The Ray and Wave Theory of Lenses, Cambridge UniversityPress, Cambridge, UK (1995). . Rayica 3.0, Optica Software, Champaign, IL, USA(2007). Mathematica 6.01, WolframResearch, Champaign, IL, USA (2007). Mait, J. N., Athale, R.& van der Gracht, J. Evolutionary paths in imagingand recent trends, Opt.Express 18, 2093-2101 (2003).
[0226]図４６〜図５１は、層ごとのパターニング及びプリントにより多重層機能層デバイスを作製するためのプロセスの概要を示す。
[0227]実施例３：モノリシック集積された伸張可能な波状相互接続部を有するＣＭＯＳ集積回路
[0228]狭い金属ライン及びポリマーブリッジング構造体により機械的及び電気的に接続された超薄型活性デバイスを備える伸張可能なＣＭＯＳ回路が、提示される。このレイアウトは、重要回路層の付近にニュートラル機械平面を位置決めする設計と共に、歪みに左右されない電気性能と、回路性能への現実的な経路とをもたらす。機械的及び電気的モデリング並びに実験的特性評価により、これらのシステムの基底的物理が明らかになる。
[0229]伸張可能なエレクトロニクスは、共形的個人用又は構造的ヘルスモニタ及び半球状検出器アレイなど、様々な用途に対して価値があり得る技術として現れている。かかるデバイスは、従来のウェーハベース回路又は簡単な機械的屈曲可能性を提供するより最近のシステムによっても実現することはできない。現行では、エラストマー基板の使用により伸張可能性を実現するために２つのアプローチが存在する。１つは、別個に製造された伸張可能な相互接続部により相互接続される剛性デバイスアイランドを使用し、もう１つは、完全に伸張可能なデバイス及び集積回路システムを利用する。前者の欠点は、製造手順の性質により大規模の集積が困難である場合があることである。後者は、伸張に関連する歪みによって引き起こされ得るデバイス特性における若干の変化を被る。そこで、我々は、それぞれの長所を必然的に組み込んだ様式で２つのコンセプトを組み合わせるアプローチを提示するものである。これらのシステムは、相互接続部と機械的ブリッジング構造部とを隔離する様式でパターニングされた超薄型可撓性プラスチックサポートの上に形成された完成した集積回路を備える。予め歪まされたゴム基板へのボンディングと、その後のこの予備歪みの弛緩とにより、モノリシック集積された伸張可能な「波状」相互接続部及びブリッジを有するシステムがもたらされる。伸張に対する機械的応答は、主に、これらの相互接続部及びブリッジのみにおける変形を伴い、これにより、活性デバイスの領域における不要な歪みが回避される。我々は、包括的機械的解析及び単結晶シリコンに基づく伸張可能な相補型金属酸化膜半導体（ＣＭＯＳ）の電気的特性評価を介してこれらのコンセプトを実証する。
[0230]図６２Ａは、本明細書において提示されるものから導き出される手順を用いて、ＣＭＯＳインバータ論理ゲートの場合についての、このタイプのシステムの製造の概略図を示す。半導体は、１００ｎｍ及び１．２μｍの厚さを有するポリ（メチルメタクリレート）（ＰＭＭＡ、ＭｉｃｒｏＣｈｅｍ社、アメリカ合衆国）及びポリイミド（ＰＩ、Ｓｉｇｍａ Ａｌｄｒｉｃｈ社、アメリカ合衆国）の二重層により被覆された担持ウェーハ上に転写プリントされた、単結晶シリコンのドープされたナノリボンから構成した。次いで、ゲート誘電体、ソース電極、ドレイン電極、ゲート電極、適切な相互接続部及びビアを、従来の半導体プロセスにより製造した。ＰＩ層（約１．２μｍ）の層による結果的に得られた回路のスピンコーティングにより、複合構造体のニュートラル機械平面の付近に回路層を配置した。次に、フォトレジスト及びマスキング層としてのＳｉＯ２を用いた反応性イオンエッチングプロセスにより、ＰＩ封入部、基板、及び基底ＰＭＭＡ層の領域を除去して、相互接続ラインを隔離し、構造ブリッジを画成し、円形開口の周期的アレイを生成した。これらの開口により、「セグメント化」された超薄型回路をリリースするためにアセトンによるＰＭＭＡの溶解を促進した。引き上げられた回路の裏側の上にＣｒ／ＳｉＯ２（３ｎｍ／３０ｎｍ）を堆積することにより、紫外線誘発オゾンにさらすことにより化学的に活性化された表面を有する予め歪まされたポリジメチルシロキサン（ＰＤＳ、Ｄｏｗ Ｃｏｒｎｉｎｇ社、アメリカ合衆国）のピースへの共有結合が可能となった。ＰＤＭＳの熱膨張（１６０℃へ）により、約３．９％の二軸方向への予備歪みが実現された。予備歪みを解放することにより、図６２Ａの２番目のフレーム及び図６２Ｂに図示されるように、狭い相互接続部及び構造ブリッジにおける「波状」構造部の形成が引き起こされた。活性デバイスを含む「アイランド」領域は、大きくは摂動されずに留まった。図６２Ｃは、このタイプの波状ＣＭＯＳインバータの拡大図を提示し、これは、波状金属及びＰＩ相互接続部を有する平坦状アイランド領域を明瞭に示す。頂部層ＰＩは、図６２Ａの下フレームに概略的に示されるように、波状形状への屈曲に関連する金属のクラッキングを回避するのを補助するためのニュートラル機械平面設計を実現する。このシステムの完全３次元有限要素モデリングは、図６２Ｄに示されるように、観察と良好な一致を示す。これらのシミュレーションは、実験におけるものと同一の製造ステップに従うために非線形有限要素解析パッケージＡＢＡＱＵＳ３を使用して実施した。
[0231]ｘ方向及びｙ方向の両方においてこれらのインバータに対する伸張試験を実施した（図４４Ａ）。加えられた歪みを吸収する波状相互接続部及びブリッジの能力により、アイランドは、３．７％の局所歪みに対しても著しい変形を示さない。さらに、図４４Ｂのプロファイルにおいて、ポアソン効果と一致する挙動を観察することが可能である。とりわけ、ｙ方向にＰＩブリッジを伸張すると、金属ブリッジは、図４４Ｂの上の２つのフレームに示されるように、波長が１２０μｍから１１６μｍに低減し、振幅が１７μｍから２６μｍに増大するように、圧縮を被る（及び逆の場合には逆となる）。さらに、金属ブリッジがｘ方向に伸張される場合には、ＰＩブリッジは圧縮され、それにより、図４４Ｂの下フレームにおけるように、ＰＩブリッジの波長が１２２μｍから１０３μｍへと変化し、振幅が１８μｍから２４μｍへと変化する。電気的特性は、この変形のメカニクスに一致する。歪みが加えられていない状態の、製造されたままの状態においては、インバータは、約７０の高さの利得を伴う予期された転送特性を示し、これは、個々のトランジスタの個別の測定値に基づくＰＳＰＩＣＥシミュレーションに一致するものであった（図６３、上左）。移動度は、ｎＭＯＳデバイス及びｐＭＯＳデバイスについて、約３１０ｃｍ２／Ｖｓ及び約１５０ｃｍ２／Ｖｓであり、オン／オフ比は、両タイプのデバイスについて＞１０５であった（図６３、上右差込み図）。ＣＭＯＳインバータについては、チャネル長及びチャネル幅は、それぞれ、ｎＭＯＳについては１３μｍ及び１００μｍであり、ｐＭＯＳについては１３μｍ及び３００μｍであった。様々な加えられる歪みの下においては、電気的特性はわずかな変動を示した。例えば、インバータしきい値電圧は、図６３の上右フレームに図示されるように、ｘ方向への約３．７％の歪みとｙ方向への約３．７％の歪みとの間について、約０．５Ｖ未満だけ変化した。さらに、図６３（下フレーム）は、ＩＶ曲線を示し、実線は、実験結果であり、破線は、ＰＳＰＩＣＥによる推定されたシミュレーション結果である。これらの歪みに左右されない挙動は、隔離された相互接続部及びブリッジ構造体を使用しない同様の回路に対して著しい改善を示し、これにより、ここに紹介された設計が実証される。メカニクス解析は、これらの観察と一致する。実験における３．９％の予備歪みについては、エネルギー最小化に基づくメカニクス解析により、金属ブリッジに関して１２７μｍの波長及び１８．６μｍの振幅がもたらされ、これらは、それぞれ１２０μｍ及び１７μｍの実験値と十分に一致する。Ｓｉ層における最大歪みは、０．０４％にすぎない。１０％のはるかに大きな予備歪みについても、Ｓｉ層、金属層、及びＳｉＯ２層における最大歪みは、それぞれ０．０７％、０．５０％、及び０．７３％であり、これらは、隔離された相互接続部及びブリッジ構造体を有さないそれらの対応物の３分の１から２分の１である。この結果は、ブリッジ構造体が大きな予備歪みを許容するようにバックリングし、それによりデバイスアイランドがバックリングから保護され、したがって歪みが軽減されることにより生ずる。さらに、頂部ＰＩ層は、歪みをさらに軽減させるように、ニュートラル機械平面をシフトする。
[0232]さらに、図４４、図６２、及び図６３のインバータは、任意の角度に伸張させることが可能である。角度を付けられた伸張は、ブリッジ方向ｘ及びｙに沿った伸張に面内せん断を加えたものに等しい。厚さ（約２．５μｍ）は、幅（約１００μｍ）よりもはるかに小さいため、大きな面内せん断により、歪みが小さく留まるような、平面からの「側方バックリング」がもたらされる。このメカニクスは、Ｓｏｍｅｙａらにより説明されるメッシュベースアプローチのメカニクスに関係する。それらのシステムにおいては、メッシュにおけるストラットの回転及び屈曲により、全てではないがいくつかの方向における大きな度合いの伸張可能性が実現される。興味深く、多くの用途について有効なこのタイプのアプローチは、本明細書において提示されるレイアウト及び製造アプローチに完全に適合する。
[0233]このストラテジは、インバータのみならず、より複雑な回路にも適応可能である。図４５は、一例として、３ステージＣＭＯＳリング発振器と、ｘ方向及びｙ方向における伸張試験とを示す。トランジスタのジオメトリ及びＰＤＭＳ予備歪みは、左記に述べたインバータのものと同一であった。この回路においては、全てのｎＭＯＳアイランド及びｐＭＯＳアイランドが、４つの水平方向相互接続部及び３つの垂直方向相互接続部により相互接続され、各リング発振器は、図４５に図示されるように、構造ブリッジに接続された。発振器周波数は、１０Ｖの供給電圧にて約２．３ＭＨｚである。伸張による周波数における変化は、最大ほぼ４％の歪みまで、０．３ＭＨｚ未満である（図４５Ｃ）。各インバータと同様に、このレベルの歪みに左右されない性能は、先述の結果に対する重要な改善を示す。
[0234]結論として、別個に報告された伸張可能な回路設計において実現される超薄型基板のタイプを構築することにより、機械的変形を重要でない領域に局所化することが可能となり、加えられた歪みに対する電気性能の測定可能な依拠が取り除かれる。この単純な設計コンセプトは、代表的な回路についての機械的解析及び電気的測定により実証される。
D.-H.Kim, J.-H. Ahn, W. M. Choi, H.-S.Kim, T.-H. Kim, J. Song, Y. Y. Huang, Z. Liu,C. Lu and J. A. Rogers, Science25, 507 (2008). D.-H. Kim, J.-H, Ahn, H.-S. Kim,K.J. Lee, T.-H. Kim, C.-J. Yu, R. G. Nuzzo and J. A. Rogers. IEEE ElectronDeviceLett 20, 73 (2008).S. Timoshenko and J. Gere. Theory ofElastic Stability.McGraw-Hill, New York (1961). T. Someya, Y. Kato, T. Sekitani, S. Lba,Y.Noguchi, Y. Murase, H. kawaguchi, and T. Sakurai. Proceedingsof the NationalAcademy of Sciences 102, 12321 (2005).
[0235]実施例４：極度の機械的変形に対する線形弾性応答を伴う集積回路のための材料及び非共面設計
[0236]高い歪み変形に対する弾性機械応答を示す電子システムは、新しい生物医学デバイス、及び、従来のウェーハベース技術又は簡単な屈曲可能性を実現する技術によっても満たすことが不可能である要件を伴う他の用途が、それらによって可能になることにより、関心を集めつつある。この例は、極めて高い伸張可能性を実現し、きついピッチでのコークスクリューねじり（例えば約１ｃｍにおいて９０度）及び「ゴムバンド」レベルの歪みまでの線形歪み（例えば最大で約１４０％）などの、損傷を与える構成でさえも許容することが可能である種類の電子回路のための材料及び機械的設計を案内する。半導体に対して単結晶シリコンナノ材料を使用することにより、シリコンウェーハ上に形成された同等のフィーチャサイズを有する従来のデバイスの性能に迫る性能が、伸張可能な相補型金属酸化膜半導体（ＣＯＭＳ）集積回路において実現される。このメカニクスの包括的な理論的研究により、構造的設計によって、本質的に脆い活性材料の破砕を伴うことなく、又はそれらの電気的特性において著しい変化を誘起することもなく、これらの極端な機械的特性が可能となる様が明らかになる。それらの結果は、トランジスタのアレイ、ＣＭＯＳインバータ、リング発振器、及び様々な増幅器の電気的測定によって実証されるように、高性能の伸張可能なエレクトロニクスへの価値ある経路を示唆する。
[0237]ますます重要度を増している種類の用途が、半導体ウェーハ上に通常の様式では形成することのできない電子システムに関して存在する。最も顕著な例としては、大面積エレクトロニクス（例えば液晶ディスプレイ用のバックパネル）があり、この場合には、作動速度又は集積密度ではなく、システム全体のサイズが最も重要な測度となる。可撓性基板を用いる同様のシステムが、耐久性、重量、及び輸送／使用の容易さにおいて有する利点により、現在では、広範囲に広がる研究及び市場化努力の対象となっている１、２。伸張可能なエレクトロニクスは、撓曲する及び人体の表面などの複雑な曲線表面に対して形状合致するその独特の能力に対する関心という、根本的に異なる及びさらにより困難な技術である。剛性アモルファスシリコンデバイス間に伸張可能な相互接続部を用いること３から、共にエラストマー基板の上にある単結晶シリコンＣＭＯＳ回路中の「波状」レイアウト４、プラスチックシート状の有機エレクトロニクス中のネット形状構造体５に至るまで、複数の前途有望なアプローチが存在する。しかし、いずれのものも、最も要求の厳しい最も興味深いシステムのあるものが要求する、電気的性能、拡張性、及び機械的特性の組合せを実現しない。そこで我々が紹介するのは、電子アイカメラのために平坦状オプトエレクトロニクスを半球形状へと変形させることに関して最近報告された方法６により触発されたいくつかの特徴を有する、非共面メッシュ設計においてエラストマー基板の上に集積された超薄型の機械的中性回路レイアウトにおいて半導体ナノ材料（すなわちシリコンナノリボン）を利用する、伸張可能なエレクトロニクスに関する新しい設計コンセプトである。様々な回路の例において実証されるように、これらのアイデアは、高性能、及び高レベルの歪みに至るほぼあらゆるタイプの機械的変形を許容する能力の両方を固有に有する、伸張可能なエレクトロニクスの一形式を実現する。電気的応答及び機械的応答の実験的及び理論的研究により、この新たなタイプの技術に関する重要な材料及び物理的側面が解明される。
[0238]図６４（ａ）は、ＣＭＯＳインバータの正四方形アレイからなる代表的なシステムを製造するためのステップを概略的に示す。プロセス全体は、２つのパートに区分することが可能である。第１は、先述の手順７にしたがって、プリント方法及び単結晶シリコンナノリボンを用いて、超薄型プラスチック基板の上にＣＭＯＳ回路を画成する。ここで報告される全ての結果については、リボンは、ｐチャネル及びｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のそれぞれについて、厚さが２６０ｎｍ及び２９０ｎｍであった。ゲート誘電体は、プラズマ強化化学気相蒸着により堆積された５０ｎｍ厚のＳｉＯ２の層から構成されたものであった。同様のタイプの膜により、金属（Ｔｉ：５ｎｍ、Ａｕ：１５０ｎｍ）相互接続ライン及び電極のための中間層誘電体を形成した。プラスチック基板は、ポリ（メチルメタクリレート）（ＰＭＭＡ）の膜（１００ｎｍ）で被覆した担持ウェーハ（試験用シリコン）により支持されるポリイミド（ＰＩ）の薄層（１．２μｍ）から構成されたものであった８。電気的アクセス用のエッチング（反応性イオンエッチング：ＲＩＥ）されたホールを有する、ＰＩの薄い頂部コーティング（１．２μｍ）により、回路を保護し、ニュートラル機械平面の付近に最も脆弱な構成要素を配置した４。この態様で製造された個々のデバイスは、ｐチャネル及びｎチャネルＭＯＳＦＥＴのそれぞれについて、約１３０及び約３７０ｃｍ２／Ｖｓのデバイス移動度を示し、オン／オフ比は＞１０６であり、作動電圧は＜５Ｖの範囲であった。製造プロセスの第２のパートは、極度の機械的変形に対して復帰可能な弾性応答を有するシステムを生み出すために、エラストマー基板と緊密に一体化された非共面レイアウトへと回路を構成することを伴う。この結果を達成するための第１のステップにおいては、システムの電子構成要素間のＰＩ／ＰＭＭＡからなるいくつかの領域を、フォトレジストからなるパターニングされた層を介してＲＩＥにより除去した。この結果、活性デバイスアイランドが、それぞれ金属接続ラインを有する及び有さない薄いポリマーブリッジにより電気的及び／又は機械的に接続された、セグメント化されたメッシュが得られた。アセトン中に浸漬することにより、ＰＭＭＡ層を洗い去って、キャリアからシステムをリリースした。位置合わせされたシャドウマスクを介した電子ビーム蒸着によるアイランドの位置でのＣｒ／ＳｉＯ２（３ｎｍ／３０ｎｍ）からなる薄層の堆積のために、パターニングされた回路シートをポリ（ジメチルシロキサン）（ＰＤＭＳ）のスラブの上に引き上げることにより、回路シートの下側を露出させた。オゾンにさらすことにより活性化された表面を有するＰＤＭＳからなる二軸方向に予め歪まされた基板にこの回路を配することにより、アイランドの位置に強力な機械的結合部が形成された。この結合に関与する界面化学作用は、ＳｉＯ２及びＰＤＭＳの上の水酸基間の縮合応答４により、半導体ナノリボンの集合部における制御されたバックリングについて最近説明されたもの８と同様の−Ｏ−Ｓｉ−Ｏ−結合を形成することを伴う。予備歪みを解放することにより、圧縮力が得られ、これにより、連結ブリッジがＰＤＭＳを垂直方向に引き上げ、それによりアーク形状構造部が形成された。このレイアウトを非共面メッシュ設計と呼ぶ。ブリッジに対するこの面外機械的応答の局所化は、部分的には、ＰＤＭＳへの接着不良によるものであり、部分的には、デバイスアイランドに比較した場合のそれらのジオメトリの狭さ及び曲げ剛性の低さによるものである。（この後者の態様により、パターニングされたＳｉＯ２接着層を伴わなくとも同様の構造体を形成することが可能となる。）図６４（ａ）の最下フレーム及び図６４（ｂ）は、概略図及び操作電子顕微鏡（ＳＥＭ）画像を示す。このフォーマットにおいては、システムは、複雑なねじり、せん断、及び他の種類の変形を許容するのに必要とされ得るように、回路の平面中及び平面外の両方において任意の方向又は方向の組合せに、高レベルの歪みまで（後に説明するように、最大で１００％まで、及びいくつかの場合にはさらに高い程度まで）伸張又は圧縮させることが可能である。図６４（ｂ）の上フレーム及び図６４（ｃ）は、厚さ約１ｍｍを有する、及び隣接し合うデバイスアイランドの内方端部間の間隔における変化により規定される予備歪みが約１７％であるＰＤＭＳ基板を使用する回路において、これらの能力のいくつかを例示する画像を示す。実際的応用のためには、かかるシステムは、後に議論するように、機械的特性を著しくは変更させないようにＰＤＭＳの保護層によって被覆される。撮像及び電気的測定を容易化するために、以下に説明する回路は全て、封入されない。
[0239]ブリッジの方向に沿って配向された張力又は圧縮力を加えることに関連する変形の物理は、図６４の回路製造プロセスにおいて予備歪みを弛緩させることに伴われるものと同様である。ブリッジは、システムがそれぞれ圧縮又は伸張されるにつれて、（それぞれ端部間長さにおける縮小又は増大に対応して）上又は下に移動する。もう１つの比較的明らかではない特徴は、これらのブリッジの薄く狭い構造により、さらに、ブリッジが、より複雑な歪み分布を許容し得るようにねじれる及びせん断することが可能となる点である。図６４（ｃ）は、複雑なねじり変形下におけるシステムの様々な領域について、後により詳細に説明するいくつかの代表的な場合を示す。基本的メカニクスは、ＰＤＭＳにより封入されるシステムのメカニクスと同様である。例えば、図６４（ｂ）の下フレームに図示されるように、システムに加えられ得る最大歪みは、ＰＤＭＳの約１ｍｍ厚のオーバーコートの追加により約２．５％だけ低下することを計算は示す。
[0240]これらの設計により、図６４（ｂ）及び図６４（ｃ）に図示されるものなどの極端な構成においても、歪みとは大きく無関係な電子特性がもたらされる。この特徴は、機械ステージのカスタムアセンブリにより誘起される様々な明確な機械的変形について、システムに関してデバイス測定及び回路測定を行うことにより、明白に実証され得る。最も簡単な場合に相当するのは、ブリッジに対して平行な方向への面内伸張である。各アイランドがｎチャネル及びｐチャネルＭＯＳＦＥＴ（それぞれ１００μｍ及び３００μｍのチャネル幅、１３μｍのチャネル長）を支持する３つのステージリング発振器を使用して、この変形モードの試験を行った。ブリッジ上の金属電極が、必要な相互接続部を形成する。図６５（ａ）は、約１７％の予備歪みで製造されたシステムについての典型的な応答の光学顕微鏡写真を示す。ｘ方向への伸張により、ｘに沿って配向されたブリッジは、漸増的に平坦になり、ｙに沿ったブリッジは、ポアソン効果により若干立ち上がり、逆の場合には逆となる。図６４において概要が示されるストラテジの重要な側面は、製造プロセス及び使用の際に生じ得る変形に関連するほぼ全ての歪みを許容する、非共面構造体の能力である。
[0241]この機械的隔離は、回路中の金属層の頂面及び底面並びにこの金属層の厚さ部分の中間点での引張歪み分布の有限要素モデリング（ＦＥＭ）解析を介して、はっきりと理解することが可能である（図６５（ｂ））。中層については、全ての区域が、ニュートラル機械平面設計によりほぼゼロの歪みを受ける。厚さ全体にわたる及びアイランドの全ての領域におけるごくわずかな歪みは、非共面メッシュレイアウトにおけるブリッジ／相互接続部によって実現される歪み弛緩から得られる。この例については、アイランドの間隔における変化（すなわち予備歪み）は、約１７％であり、これは、隣接し合うデバイスアイランドの外方端部からの距離の変化により規定される約１１％のシステムレベル歪みに対応する。エネルギー最小化に基づくメカニクス解析（補足情報）は、４４５μｍ長ブリッジについて１１６．３μｍの振幅をもたらし、これは、約１１５μｍの実験値と十分に一致する。ブリッジ及びアイランドにおける金属層について計算された最大引張歪みは、それぞれ約０．１１％及び約０．０１％であり、アイランドのＳｉ層における最大引張歪みは、約０．０１％である。これらの値は、これらの材料における破砕歪み（約１％）よりもはるかに小さい。図６５（ｂ）の有限要素解析結果は、この解析と一致する。５７％の歪み範囲に相当する、−４０％（すなわち圧縮）と１７％（引張り）との間で加えられる歪みについては、ピーク材料歪みに対するシステムレベル歪みの比により規定される、非共面メッシュレイアウトにより実現される機械的利益は、約１８０である。これらの発振器に関する測定は、これらの歪み条件及び中間の他の条件で、良好な挙動の応答を示す。この例においてここ及び他所で報告される回路及び個々のデバイスの観察される周波数（約２ＭＨｚ、図６５（ｃ））及び他の特性は、キャリア基板からの取り外しの前の初めの平面構成（図６４（ａ））において測定されるものと同等である。
[0242]ブリッジに整列されない軸に沿った面内伸張を伴う幾分より複雑な変形モードが、非共面設計のさらなる能力を示す。そのような加えられる歪みにより、ブリッジは、図６５（ａ〜ｃ）の場合のように平坦化するだけではなく、面外に回転及びねじれる（図６５（ｄ））。この変形は、側方バックリングと呼ばれ１１、軸外伸張を許容する、ベッセル関数（傾斜について）及び正弦関数（平坦化について）によって特徴付けることが可能である（補足情報）。このタイプの伸張は、著しいせん断を伴うため、引張歪み及びせん断歪みを組み合わせる主歪み（補足情報を参照）が、変形の程度を説明するために、引張歪みに代わる。ブリッジにおいて１４％の伸張及び７．５％のせん断をもたらす軸外伸張については、エネルギー（ねじりエネルギーを含む）の最小化により、それぞれブリッジ及びアイランドの金属層において、２％及び０．８％の最大主歪みがもたらされ、アイランドのＳｉ層において０．６％の主歪みがもたらされる。図６５（ｅ）に図示されるように、これらのシステムのＦＥＭシミュレーションにより、基底を成すメカニクスがさらに定量化される。ほぼ全てのこれらの軸外歪みを吸収するブリッジの能力により、歪みに殆ど依拠しない、優れたデバイス及び回路性能が可能となる。図６５（ｆ）は、一例として、それぞれが１つのｐチャネル及び１つのｎチャネルのＭＯＳＦＥＴを支持する隣接し合うアイランド間のブリッジ上の電気的相互接続部により形成されたＣＭＯＳインバータに関して測定された、転送特性及び利得（最大で約１００）を示す。個々のトランジスタデータを使用するインバータの電気的シミュレーションもまた、この測定結果と一致する（図７３を参照）。これらのトランジスタは、図６５（ａ）のリング発振器におけるものと同一のレイアウトを有する。図６５の変形モードは、最近報告された「波状」設計４でも可能であるが、非共面メッシュレイアウトは、許容され得る歪みのレベルを５倍以上高め、歪みに対する（すなわち、図６５の場合の測定再現性極限値付近の値に対する）電気的応答の感度を実質的に低下させる。全ての場合において、電子材料における小さな歪みとＰＤＭＳの線形応答（最大で１１０％の歪み）とにより生じる基底的メカニクスの決定論的な線形弾性特性９により、後に実証されるように、長きにわたる機械的サイクリングに関する特性においても殆ど変化が生じない（図６８（ｅ））。
[0243]図６４に図示される構成において部分的に伴われる極度のタイプの変形は、狭いピッチによるコークスクリュー形状へのねじれを伴う。そのような加えられる歪みの下では、ブリッジは、主に、（ブリッジ又はアイランドの）長さに対する厚さの比に回転角を乗じたもののオーダの規模での面内せん断により変形する。かかるねじれ変形は、バックリングを伴わず、したがって、線形解析に適用しやすいため、軸外伸張とは異なる。一対のブリッジ及びアイランドに相当する距離にわたる９０度回転については、金属層及びＳｉ層における最大せん断歪みは、４４５μｍ量のブリッジ及び２６０μｍ長のアイランドに関して、それぞれ０．０８％及び０．０２％である。図６６（ａ）の左フレームは、ねじられたジオメトリにおける薄いＰＤＭＳ上の回路の画像を示し、右フレームは、このシステムにおけるＣＭＯＳインバータの拡大図を示す。先述の場合と同様に、ＦＥＭシミュレーション（図６６（ｂ））は、実験的観察を支持し、ブリッジ及びアイランドの金属層において０．３％の主歪みレベルを示す。リング発振器のためのインバータの相互接続されるアレイのＳＥＭ画像（図６６（ｃ））は、ねじられたブリッジの形状を示す。電気的測定は、インバータ（図６６（ｄ）の上フレーム）及びリング発振器（図６６（ｄ）の下フレーム）の両方について、ねじれ前及びねじれ後の安定的な電気性能を示す。全ての場合において、電気的特性は、先述のものと同等である。換言すれば、これらのシステムは、実験的不確実性の範囲までは、本明細書において論じられる全ての構成についての変形モードに対して不可知論的なものである。
[0244]図６４〜図６６は、反復的なアレイ状レイアウトにおける実装へと直接的に向かう、インバータ及びリング発振器などの回路のための例を示す。より複雑な不規則設計が、実際的に重要な多数の場合において必要とされる場合がある。さらに、これらは、非共面メッシュ設計において実装され得る。我々は、差動増幅器についてこのコンセプトを実演し１０、回路を、ポップアップブリッジの上の金属ラインにより接続されるアイランドをそれぞれが形成する４つのセクションに区分する。図６７（ａ）の左フレーム中の破線ボックスは、これら４つの領域を強調する。差込み図内の角度視ＳＥＭ画像は、その構造を示す。ブリッジは、詳細が幾分異なるものであっても、規則的なアレイレイアウトにおけるメカニクスとコンセプト的に同様であるメカニクスをもたらす。その結果、この不規則な回路は、それぞれ図６７（ｂ）及び図６７（ｃ）に図示されるように、復帰可能に伸張又はねじりを加えられ得る。図６７（ｄ）は、ｘ方向及びｙ方向における伸張の拡大図を示す。電気的測定により、この増幅器がこれらの変形の下で良好に作動することが証明される。０％伸張、１７％のｘ伸張、１７％のｙ伸張、及び、約２ｃｍの長さを有するＰＤＭＳ基板の完全な１８０度の回転までのねじりについての利得は、それぞれ、１．１５、１．１２、１．１５、及び１．０９であった（設計値約１．２）。さらに、かかるシステムは、図６７（ｆ）に図示されるように、自由に変形され得る。
[0245]先述の材料及び機械的設計は、先述の実証と比較してより大きな歪み及びより多様な構成を許容し得るが、真に「ゴムバンドのような」伸張可能性（例えば＞５０％の歪みに対する）が必要とされる、「スマート」外科用グローブのためのエレクトロニクスなど、いくつかの先進デバイスのコンセプトに対する要件を満たさない場合がある。回路を構成するスタックにおける材料又はレイアウトを変更することなく伸張可能性を高めるための簡単な方法は、デバイスアイランド間の間隔を広げること、及びブリッジの厚さを低減させることを伴う。ピーク材料歪みに対するこれらのパラメータの定量的効果は、アイランドが極めて剛性であり平坦状のままに留まる近似的ケースについては、補足情報に示される単純な解析的関係によって示され得る。一例としては、２６０μｍの幅／長さを有し、４４５μｍだけ離間される正四方形アイランドについては、０．８μｍの厚さを有するブリッジの表面での材料におけるピーク歪みは、フラットな平坦状態から始まりシステムに加えられる５０％の圧縮歪みに対して１％である。ブリッジにおける材料が、約１％の歪みにて破損する（すなわち、ニュートラル機械設計が利用されない最悪の場合のシナリオ）場合には、最大システム歪みは、５０％となる。間隔を約６０４μｍまで増大させ、ブリッジ厚さを約０．５６μｍまで低減させることにより、最大システム歪みは約１００％まで改善される。アイランドの分布のまばらさを高めることなくさらに変形性を拡大するためには、蛇行状ブリッジを使用することが可能である。図６８（ａ）は、図６４の製造手順の実施後のかかる設計のＳＥＭ画像を示す。外部歪みが、ｘ方向及びｙ方向に沿って加えられる場合には、これらの非共面蛇行状ブリッジは、高さにおける変化によってだけではなく、蛇行形状のジオメトリにおける変化によっても、加えられる歪みを効果的に補償する。図６８（ｂ）は、３５％の予備歪みで構築されたシステムについての、最大で７０％の軸内伸張歪みに対する代表的なデバイスの応答の画像を示し、蛇行状ブリッジの変形は、直感的に予期され得る構成において変化を示す。顕著には、有限要素モデリングにより、７０％の伸張歪みに対しても、図６８（ｃ）において示唆されるように、ブリッジ及びアイランド中の金属層におけるピーク歪みが、それぞれ０．２％及び０．５％であり、シリコンにおける歪みが、０．１５％であることが示される。（これらの歪みは、ＰＩのいくつかの箇所においては約３％に達する。）これらの極限値を調査するために、我々は、さらに大きな歪みへの伸張を容易にするように薄いＰＤＭＳ基板（０．２ｍｍ）を使用した。図６８（ｄ）は、約１４０％の歪みまでの伸張を可能にし、約１００％のシステム歪みに対応する、約９０％の予備歪みに相当する場合を示す。ＦＥＭにより明らかにされる活性材料における小さな歪みと一致して、電気的特性は、対応する歪まされていない平坦状システムの電気的特性に迫るものであり、動作もまた、図６８（ｅ）に示されるように、伸張の多数のサイクル（本明細書において見積もられるのは、最大で１０００まで）に対して安定的である。
[0246]最後に、ポップアップ回路の実際的な応用においては、不要な損傷から活性領域を保護するためにデバイスの頂部上に追加的な不活性層（例えば「封入層」など）が組み込まれる。したがって、我々は、ＰＤＭＳによりポップアップ回路を被覆し、流動ＰＤＭＳにより全てのブリッジ及びアイランドを組み込んだ後にそれを硬化した。この追加的な封入アプローチにより、デバイス表面に対する損傷が防がれる。さらに、頂部及び底部のＰＤＭＳ厚さを制御することにより、ダブルニュートラル機械平面を形成することが可能であり、これにより、撓曲に対する追加的な機械的強度が与えられる４。この封入の後であっても、伸張可能性は、硬化されたＰＤＭＳの内部における制限された変形により、ブリッジに関する若干比較的大きな歪みを除けばそれほど大きな変化は被らない。しかし、極めて低い含有量の硬化剤を含む又は硬化剤を含まない低弾性率ＰＤＭＳにおいては、封入とのこの違いを最小限に抑えることが可能である。
[0247]集合的には、本明細書において提示されるこれらの結果は、優れた電気的性能と、高レベルの歪みまで様々な構成において弾性的に変形される能力との両方を実現する回路のためのデザインルールを提供する。光電変換工学、マイクロ流体工学、センサネットワーク、フォトニクス、及び他などの、他の従来的には剛性の平坦状技術において利益を得るために、これと同一のアイデアを、多数の場合において使用することが可能である。これらの及び関連するタイプのシステムは、他のアプローチでは対応できない多数の重要な新たな用途にアクセスする。
方法ドープされたシリコンナノリボンの準備
[0248]ドープされたシリコンナノリボンの準備は、シリコン−オン−インシュレータ（ＳＯＩ）ウェーハ上の頂部シリコンのドーピング、すなわちｐ型ＳＯＩウェーハ（ＳＯＩＴＥＣ社、フランス）に関するｎＭＯＳソース／ドレインドーピングと、ｎ型ＳＯＩウェーハ（ＳＯＩＴＥＣ社、フランス）に関するｐＭＯＳソース／ドレインドーピングとから始まる。このプロセスは、拡散マスクのためのシリコン酸化物（ＳｉＯ２）のプラズマ強化化学気相蒸着（ＰＥＣＶＤ）、フォトリソグラフィ及びパターニングのためのＣＦ４／Ｏ２ガスでのＲＩＥ、スピンコーティング、並びに、ｐ型については１０００〜１０５０℃でのボロンスピン−オン−ドーパント（Ｂ１５３、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）の及びｎ型については９５０℃でのリンスピン−オン−ドーパント（Ｐ５０９、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）の高温拡散を利用する。ドーピング後には、フォトリソグラフィ及びＲＩＥによりリボンを画成する。リボンは、ＳＯＩウェーハの埋設された酸化物層を除去することによりマザーウェーハからリリースされる。これらのドープされたナノリボンは、ＰＤＭＳにより引き上げられ、回路集積のためにキャリアウェーハに転写プリントされる。
伸張可能な回路の製造
[0249]ドープされたｎ型及びｐ型ナノリボンは、犠牲層としてのＰＭＭＡの薄層（約１００ｎｍ）及び超薄型基板としてのＰＩの薄層（約１．２μｍ）により被覆されたキャリアウェーハに連続的に転写プリントされる。転写プリント後には、５０ｎｍのＰＥＣＶＤ ＳｉＯ２が、ゲート誘電体のために堆積され、ソース及びドレインのための接触窓が、緩衝酸化物エッチング液によりエッチングされ、１５０ｎｍの金属電極が、蒸着及びパターニングされ、別のＰＩ層が、不活性化及びニュートラル機械平面位置の制御のためにスピンキャストされる。回路製造後には、酸素ＲＩＥによりメッシュ構成を画定する。アセトンによりＰＭＭＡ層を溶解することにより、キャリアウェーハから回路をリリースする。かかる回路は、非共面の「ポップアップ」回路の形成のために、機械的に予め歪まされたＰＤＭＳに転写される。ポップアップ領域の位置の画定を助けるために、Ｃｒの薄層及びＳｉＯ２の薄層が、シャドウマスクを介した蒸着により活性アイランドの底部上に選択的に堆積されて、回路及びＰＤＭＳのこれらの領域間の接着を強化する。
伸張試験及び電気的測定
[0250]ｘ方向、ｙ方向、又は対角線方向に引張歪み又は圧縮歪みを加えることが可能な並進ステージの自動アセンブリにより伸張試験が実施される。ねじりについては、ＰＤＭＳの端部が、１８０°のねじれ角で機械的にクランプされる。伸張変形又はねじり変形下にある間に直接、プローブステーション（Ａｇｉｌｅｎｔ社、５１５５Ｃ）により電気的測定が実施される。
非共面ブリッジ構造体の解析的計算
[0251]ブリッジは、複合ビームとしてモデリングされる。その面外変位は、エネルギー最小化により決定される振幅を有する正弦波形態を有する。アイランドは、複合プレートとしてモデリングされる。その面外変位は、フーリエ級数に展開され、その係数は、エネルギー最小化により決定される。ＰＤＭＳ基板は、アイランドの面外変位と同一である表面変位を被る半無限固体としてモデリングされる。システムの総エネルギーは、ブリッジにおけるメンブレンエネルギー及び屈曲エネルギー、アイランドにおけるメンブレンエネルギー及び屈曲エネルギー、及び基板中の歪みエネルギーからなる。総エネルギーを最小化することにより、ブリッジ及びアイランドにおける変位分布及び歪み分布がもたらされる。
有限要素モデリング
[0252]システムの３次元有限要素モデリングは、市販のＡＢＡＱＵＳパッケージを利用して展開されてきた。４ノードの多重層シェル要素を有する８ノードの六面ブリック要素が、それぞれ基板及び薄膜について使用される。多重層シェルは、ノードを共有することにより基板に結合される。薄膜の各層は、線形弾性材料としてモデリングされ、軟質のエラストマー基板は、圧縮不能な超弾性材料としてモデリングされる。初めに、システムの固有値及び固有モードを決定する。次いで、固有モードは、システムのバックリングを生じさせるための初期の小さな幾何学的不完全として利用される。この不完全は、解が正確なものとなるように常に十分に小さい。シミュレーションは、集積された回路システムの重要な製造ステップと同一の手順において実施される。これらのシミュレーションは、バックリングパターンの構成、薄膜のメカニクス挙動、及び構造体の入れ子型ヒエラルキに対する洞察を与える。
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多重層スタックの有効引張剛性及び有効曲げ剛性：
[0253]図６９は、頂部の第１の層及び底部の第ｎの層を有する多重層スタックを示す。それらの（平面歪み）弾性係数及び厚さは、それぞれ


及び、ｈ１、・・・ｈｎによって示される。長さ及び幅は、ＬＳ及びＷＳにより示される。多重層スタックは、有効引張剛性１


及び有効曲げ剛性１


を有する複合ビームとしてモデリングされる。ここで、ｂは、ニュートラル機械平面と頂部表面との間の距離であり、


により与えられる。
アイランド間の非共面ブリッジ：
[0254]図６４（ｂ）におけるＳＥＭ画像により示される、隣接し合うアイランドを接続する非共面ブリッジにより得られる圧縮可能性の特性は、理論的解析を介して理解することが可能である（図６９を参照）。ブリッジ（ｎ＝４、ＰＩ／金属／ＳｉＯ２／ＰＩ：約１．２μｍ／０．１５μｍ／０．０５μｍ／１．２μｍ）は、ｎ＝４について等式（Ｓ．１）及び（Ｓ．２）より求められる有効引張剛性


及び有効曲げ剛性


を有する複合ビームとしてモデリングされる。弾性係数及びポアソン比は、ＥＳｉＯ２＝７０ＧＰａ、νＳｉＯ２＝０．１７、Ｅｍｅｔａｌ＝７８ＧＰａ、νｍｅｔａｌ＝０．４４、ＥＰＩ＝２．５ＧＰａ、及びνＰＩ＝０．３４である。
[0255]非共面ブリッジの面外変位ｕは、


の形をとり、これは、２つの端部での消失変位及び傾斜（ｘ＝±Ｌｂｒｉｄｇｅ／２）を満たし、ここで、Ａは、振幅であり、ｘは、ブリッジに沿った位置であり、Ｌｂｒｉｄｇｅは、隣接し合うアイランド間の側方離間距離である。初期距離


は、製造されたままの構成において測定される。次いで、面内変位を、力平衡から求めることが可能となる。これらにより、屈曲エネルギー


及びメンブレンエネルギー


がもたらされる。エネルギー最小化


により、振幅


に対する解析式が得られ、ここで、


は、臨界バックリング歪みであり、上記に示されるシステムについては０．００３４％である。Ｌｂｒｉｄｇｅ＝３７０μｍについては、上記の解析式より振幅Ａ＝１１６．３μｍが得られ、これは、実験Ａ＝１１５μｍと十分に一致する。ブリッジの金属層における対応する最大歪みは、約０．１１％であり、金属についての破砕歪みを大幅に下回る。
アイランドにおける歪み分布
[0256]アイランド（ｎ＝５、ＰＩ／金属／ＳｉＯ２／Ｓｉ／ＰＩ：約１．２μｍ／０．１５μｍ／０．０５μｍ／０．２５μｍ／１．２μｍ）は、ｎ＝５について等式（Ｓ．１）及び（Ｓ．２）から求められる有効引張剛性


及び有効曲げ剛性


を有する複合プレートとしてモデリングされる。上述のものを超える追加的な弾性特性は、ＥＳｉ＝１３０ＧＰａ及びνＳｉ＝０．２７である。
[0257]力学モデルは、アイランドにおける歪み及び変位の分布を与える。図７０（ｂ）に示されるように、ブリッジにおける面外変位は、アイランドに対してモーメントＭ（及び軸方向力Ｆ）を課する。アイランドにおける曲げエネルギーは、プレート理論によりその面外変位ｕに関して求められる。ＰＤＭＳ基板は、表面変位ｕを被る半無限固体としてモデリングされ、その歪みエネルギーもまた、ｕに関して求められる。変位ｕは、フーリエ級数に展開され、その係数は、総エネルギーの最小化により決定される。アイランドの各層における屈曲歪みは、ｕの二次導関数である曲率から求められる。最大面外変位は、Ｓｉ層における歪みεｙｙ及びεｚｚ（約０．０１％）と同様に、非常に小さい（＜０．４μｍ）。Ｓｉ要素における歪みεｙｙは、ｙ方向における相互接続部付近にてピークに達し、εｚｚのピークは、ｚ方向における相互接続部付近において生ずる。
軸外伸張
[0258]軸外伸張は、２つの効果を有し、すなわちブリッジ方向に沿った軸方向伸張と、ブリッジ方向に対して垂直であるせん断とを有する。かかる変形は、側方バックリングにより許容され、この側方バックリングは、図Ｓ２ｂにおいて示される正弦関数（軸方向伸張に関する）と、ベッセル関数（せん断に関する）とによって特徴付けられる。側方バックリングによる面外回転φは、対称バックリングモードについては


の、及び非対称モードについては


の形をとり、ここで、Ｊα（ｘ）は、次数αのベッセル関数であり、Ｂは、エネルギー最小化により決定されることとなる振幅であり、φＰ（ｘ）は、


の形をとり、ここで、Ｈｙｐｅｒｇｅｏｍ（ａ１、ａ２、・・・；ｂ１、ｂ２、・・・；ｘ）は、一般超幾何関数であり、Γ（ｘ）は、ガンマ関数であり、ＬｏｍｍｅｌＳ１（μ、ν、ｘ）は、ロンメル関数である。ここで、ａ１、ａ２、・・・、ｂ１、ｂ２、・・・、μ、νは、これらの特殊関数のためのパラメータである。
[0259]初めに、２つの振幅Ａ及びＢに関するエネルギー最小化（ねじりエネルギーを含む）による軸外伸張を被るブリッジに対する解を求める。ブリッジ／アイランド相互接続部での反力、曲げモーメント、及びトルクが、次いでアイランドに加えられて、アイランドにおける歪み及び変位の分布が決定される。
主歪み
[0260]εｙｙ、εｚｚ、及びεｙｚを被る構造体については、主歪みは、


である。本文書において示される主歪みは、ε１である。
ねじり
[0261]図６６に図示されるねじりは、側方バックリングを伴わないため軸外伸張とは異なる。トルクＭｘを受ける図６９に図示される多重層スタック（スタック幅＞＞スタック厚）については、せん断歪みεｙｚのみが存在し、このせん断歪みは、


によって与えられ２、ここで、


は、等価ねじり剛性であり、


によって与えられ、ここで、Ｇｉは、各層についてのせん断弾性係数である。
ポップアップ相互接続構造体の伸張可能性に対する間隔効果
[0262]図７１は、長さ


のブリッジ及び長さ


のアイランドを有する相互接続構造体を示す。予備歪みの解放後には、ブリッジはポップアップし、ブリッジ長


は、


へと変化するが、アイランド長は、アイランドの弾性剛性が得てしてブリッジの弾性剛性よりも大きいため、本質的には変化せずに留まる。次いで、ポップアップ構造体のシステムレベルでの予備歪みは、


により与えられる。
[0263]εｆｒａｃｔｕｒｅ（約１％）が、ブリッジ材料の破砕の臨界歪みを表すとすると、システムにおいて加えられ得る最大予備歪みは、


によって与えられ、ここで、ｈｂｒｉｄｇｅは、ブリッジ厚であり、これは、大きな間隔


及び小さなブリッジ厚が、システムレベルでの最大予備歪みを増大させることを明らかに示す。システムの伸張可能性は、単純に、（εｐｒｅ）ｍａｘ＋εｆｒａｃｔｕｒｅである。
封入の場合：
[0264]非共面ブリッジは、ＰＤＭＳの頂部スピンキャスト層による封入により保護することが可能である。ブリッジ及びアイランドのバックリング後解析が、結び付けられる。各領域における変位外は、固有の波長及び振幅を有し、これらの領域にわたって、変位、回転、モーメント、及びせん断力は、連続的である。ブリッジ及びアイランドの屈曲エネルギー及びメンブレンエネルギーと、基板における歪みエネルギーとからなる総エネルギーの最小化により、全ての領域における波長及び振幅が与えられる。例えば、１０．７％の予備歪み時のシステムレベルで加えられる歪み−２０％については、ブリッジの振幅は、１９６μｍであり、アイランドの振幅は、１μｍにすぎない。
[0265]図７２は、システムレベルで加えられる歪みに対する、種々のデバイス層における最大歪みを示す。封入されたシステムは、この加えられる歪みが、封入を伴わない予備歪みとは異なる予備歪み（すなわち、予備歪みプラス材料の破損歪みの１％又は２％）に達する前に、破損する。
参照1D.Gray, S.V. Hoa, and S.W. Tsai,Composite Materials: Design and Applications,CRC Press, Boca Raton, FL (2003).2S.P.Timoshenkoand J. N. Goodier, Theory of Elasticity (3rd edition), McGraw-Hill,New York, 1987.
[0266]実施例５：布地、ビニル、革、及び紙の上における高性能エレクトロニクスのための歪み隔離層及びメッシュレイアウトを有する超薄型シリコン回路
[0267]プラスチックシート、金属箔、ゴムスラブ、及び他の通常とは異なる基板の上に構築される電子システムは、等角イメージセンサ、可撓性ディスプレイ、バイオメディカルデバイス、及び他の出現しつつある用途における使用に対する大きな可能性を有する。この分野における研究は、これらのシステムにとって魅力的な優れた機械的可撓性及び低温加工可能性を有する有機導体及び半導体材料の開発を含む。かかる材料により達成され得るデバイスの特徴によって、電子ペーパディスプレイ及び他の重要な製品が可能となるが、例えば高周波動作などを要するものは容易には可能とはならない。さらに新しい研究は、半導体について、無機材料の薄膜、又は、カーボンナノチューブ、グラフェン小板、ナノ粒子、ナノワイヤ、ナノリボン、若しくはナノメンブレンを利用することにより、この制約を回避することを目指す。これらの材料のいくつかにより、屈曲可能であるだけでなく、いくつかの場合においては復帰可能に伸張可能であり、１００％以上の圧縮歪み及び引張歪みに対する弾性応答を有する、高性能回路を構築することが可能である。伸張可能性への１つのアプローチは、アコーディオンベローズと同様の物理により加えられる歪みを許容する、バックリングされた形状又は波状形状の半導体メンブレン又はリボンに依拠する。高性能トランジスタ、並びに、論理ゲート、リング発振器、及び差動増幅器におけるそれらの使用は、現実的な用途に対する可能性を示唆する。電子アイカメラのためのフォトダイオードの半球状アレイは、システムレベル実証の一例を与える。そこで、我々は、これらのコンセプトを拡張し、加えられる歪みから活性回路材料を隔離するために薄い低弾性のエラストマーを用いる新しい技術によりそれらのコンセプトを実現する。この結果は、様々な種類の基板上への集積が可能な、高性能シリコン相補型金属酸化膜半導体（ＣＭＯＳ）回路（又は他のデバイス技術）への経路となる。エレクトロニクス用の関心の基板の例には、本明細書において示されるように、紙、布地、革、及びビニルが含まれるが、それらに限定されない。データは、これらの基板上の代表的なＣＭＯＳ構成要素及び論理ゲートの電気的性能が、屈曲、折畳み、ドレープ、及び他の様式の変形時に低下を伴うことなく、シリコンウェーハ上の同様のデバイスの電気的性能に迫り得るものであることを示唆する。本明細書において説明される実験的研究及び理論的研究が、これらの結果を支持し、これらの材料及びメカニクスの重要な特徴を明らかにする。
[0268]この例においては、製造は、最近報告されたもの（Ｋｉｍら、ＰＮＡＳ ＵＳＡ ２００８、５５、２８５９）に関連する手順を利用した、平坦状の蛇行状メッシュジオメトリの超薄型ＣＭＯＳ回路の形成から始まる。ポリ（メチルメタクリレート）（ＰＭＭＡ、ＭｉｃｒｏＣｈｅｍ社、アメリカ合衆国）の基底層を溶解することにより、上に回路が形成されるキャリアウェーハ（図７４Ａ）から回路をリリースし、ポリジメチルシロキサン（ＰＤＭＳ、Ｄｏｗ Ｃｏｒｎｉｎｇ社、アメリカ合衆国）スタンプの表面上に回路を引き上げ、位置合わせされたシャドウマスクを介した蒸着により、活性デバイスアイランドに相当する回路の領域の裏側上に選択的にＣｒ／ＳｉＯ２の二重層（３ｎｍ／３０ｎｍ）を堆積し、最後に、硬化されたＰＤＭＳの薄層で被覆された基板上に転写プリントすることにより、このプロセスは完了する（図７４Ｂ）。この態様で形成された個々のトランジスタの測定値（図７４Ｄ）は、それぞれｎ型ＭＯＳ（ｎＭＯＳ）トランジスタ及びｐ型ＭＯＳ（ｐＭＯＳ）トランジスタトランジスタについて、約５３０及び約１５０ｃｍ２／Ｖｓの電子移動度及び正孔移動度と、両方の場合において＞１０５のオン／オフ比とを示唆する。ここで報告されるデバイスについてのチャネル長及びチャネル幅は、ｎＭＯＳについては１３μｍ及び１００μｍであり、ｐＭＯＳについては１３μｍ及び３００μｍである。蛇行状相互接続部を介してｎＭＯＳデバイス及びｐＭＯＳデバイスを接続することにより、ＰＳＰＩＣＥシミュレーションと一致する（図７４Ｄ）１５０の高さの利得を有するインバータがもたらされる。完全に集積された回路が、同様のレイアウトにより実現され得る。
[0269]上述のＰＤＭＳの薄層は、２つの重要な役割を果たす。第１には、及び最も単純には、この薄層は、フラット形状又は湾曲したバルーン様形状の、本明細書において報告されるような布地、ビニル、革、及び紙を含み広範囲にわたる表面に、回路の特定の計画的領域を結合する接着剤を提供する。とりわけ、アイランドの裏側上のＳｉＯ２に付随する−ＯＨ基が、ＰＤＭＳと共有結合応答して、Ｓｉ−Ｏ−Ｓｉ鎖が形成される。かかる−ＯＨ基は、ＳｉＯ２及びＰＤＭＳの上に必然的に存在する。それらの濃度は、オゾン、酸素プラズマにさらすこと、又は他の関連する処置により、高めることが可能である。蛇行状相互接続部上にＳｉＯ２が存在しない場合には、これらの領域においてファンデルワールス（ＶｄＷ）相互作用がもたらされる（図１（Ｃ）の左フレーム）。その結果、伸張時、圧縮時、又は極度の屈曲時に、相互接続部が、図７４（Ｃ）の右の走査電子顕微鏡（ＳＥＭ）画像に図示されるように、ＰＤＭＳとの接触状態から上げられて、非共面ジオメトリをとる。この動作は、相互接続部の破砕又はアイランドにおける著しい歪みを回避するように、大きな引張歪み又は圧縮歪みを許容する。全ての領域においてＰＤＭＳに結合される同様の回路レイアウトは、加えられる歪みに耐える能力についてはるかに低いもの（２〜３分の１の低さ）を示す。図７４のアプローチは、非共面レイアウトを生み出す予備歪みを利用するステップを回避しつつ、大きな伸張可能性を実現する。
[0270]ＰＤＭＳ層の第２の重要な役割は、そのメカニクスを検査することにより示される。図７５Ａは、光学顕微鏡写真と、単軸引張歪みに対する図７４に図示されるものと同様のシステムの応答についての有限要素モデリングとを示す。ここで調査される最大拡張時には、このモデリングは、相互接続部の金属層及び活性アイランドのシリコンにおいて、それぞれ０．２０％及び０．４６％のピーク歪みを、すなわち加えられる歪みよりも２００分の１を超える小ささのピーク歪みを示唆する。この挙動により、アイランドの対よりも大きな長さスケールでの伸張／圧縮に対する有用性がもたらされる。これは、例えば紙基板に関するシャープな折畳み変形などにより生じる個々のアイランド上に局所化された歪みを許容することはできない。低弾性率ＰＤＭＳ接着層は、歪み隔離をもたらすことによって、この問題を解消する。定性的な理解を得るためには、この層の弾性率が基底基板に等しく、任意には小さい、限定的な場合を考慮されたい。第１の状況においては、表面設置回路における屈曲誘起される歪みは、この屈曲の曲率半径でシステムの総厚さを割ったものの比率におおよそ依拠する。シャープな折畳み変形については、この半径は、非常に小さくなり得る。その結果、かかる折畳み部の位置に位置するアイランドにおける歪みは、ほぼ最薄のシステム（又はサンドイッチタイプのニュートラル機械平面レイアウトを有するシステム）については電子材料の破断点を超える可能性がある。第２の場合においては、基板は、回路構成要素に弱く機械的に結合され、基板の屈曲により、アイランドの比較的小さな屈曲のみがもたらされる。このメカニクスの結果、電子材料における屈曲誘起される歪みは、他の場合に予期されるものよりもはるかに低いものとなる。これは、この意味において、低弾性率層により歪み隔離がもたらされるということになる。この層の厚さに歪みが依拠することを理解するために、同様の論理を用いることが可能である。実際のシステムにおいては、全ての層の弾性率及び厚さが、重要な変数となる。これらの重要な依拠は、プラスチック基板、ＰＤＭＳ接着層、及び薄シリコン層からなる簡略化されたシステムにおいて示され得る。ＰＤＭＳの弾性率は、プラスチック及びシリコンの弾性率よりも桁違いに小さい。厳密に全てのメカニクスを含む解析的計算の顕著な結果が、図７５Ｂに示される。このグラフは、シリコンの幅及びＰＤＭＳの厚さの関数としての、プラスチックのシート（厚さ１００μｍ）の上のＰＤＭＳの層の上のシリコンのアイランド（厚さ３００ｎｍ）から構成される２次元システムについての表面歪みの比を示す。これらの結果は、隔離効率が、ＰＤＭＳ厚の増大及びシリコン幅の減少に伴って上昇することを示唆する。ここで研究される回路のパラメータに相当するパラメータについては、この隔離は、歪みにおいて約１００分の１の低下をもたらし、これにより、超薄型レイアウト又はニュートラル機械平面設計を伴うことさえもなく極度の屈曲が可能となる。蛇行状メッシュと共にこのストラテジを用いることにより、高い屈曲可能性及び伸張可能性が同時に実現される。
[0271]伸張可能及び折畳み可能なデバイス３９０の概略全体図が、図７５Ｃ〜図７５Ｅに提示される。図７５Ｃは、隔離層４１０の受容表面４１５の上の電子デバイス４２０を示す、上面図である。電子デバイス４２０は、隔離層４１０への結合領域４３０（比較的剛性のデバイスアイランドに相当する）と、非結合領域４４０（湾曲相互接続部に相当する）とを有する。隔離層４１０は、受容基板４００により支持される。図７５Ｄは、デバイス３９０の頂部表面の上の封入層４５０を図示し、図７５Ｅは、デバイス全体を封入する封入層４５０を図示する。
[0272]図７６Ａは、ＰＤＭＳの薄層の上の回路を屈曲させることにより生じる空間的非均一歪みに対する蛇行状部の応答を示す。折り畳まれる角部（右上ＳＥＭ画像）及び側部（右下ＳＥＭ画像）において、様々なレベルの変形を見ることが可能である。上述の薄い低弾性率歪み隔離及び接着層に回路を結合することにより、様々な他の種類の基板との一体化のためのストラテジが提供される。図７６（Ｂ）の上フレーム及び左下フレームは、布地上のＣＭＯＳインバータの画像及び概略図を示す。「布地」は、織成された布帛又は布などの、布帛から作製される材料を指し、個々の繊維を概して含む。差込み図は、拡大図を示す。約５ｍｍの半径にまで屈曲した後でも、図７６（Ｂ）の右下フレームに図示されるように、インバータは良好に機能する。この種の電子布帛は、アクティブ糸又はアクティブ繊維に基づく代替物よりもはるかに良好な性能をもたらすが、場合によっては魅力的である製織モードの製造をもたらさない。この意味において、ここで示されるシステムは、かかる繊維ベースアプローチを補完し得る。
[0273]図７６の例の重要な特徴は、ＰＤＭＳ接着層が、布地の繊維中に浸透して、化学結合を伴わない強力な接着をもたらし、これにより化学作用に決定的には依拠しない一体化への経路をもたらす。図７７の左フレームは、ビニル（図７７（Ａ））、革（図７７（Ｂ））、紙（図７７（Ｃ））、及び布地（図７７（Ｄ））の表面のＳＥＭ画像を示す。多孔度及び粗度は、図７７（Ａ）から図７７（Ｄ）へと上昇する。
[0274]図７７の右フレームは、ディップキャスティング及び熱硬化プロセスにおいてＰＤＭＳ（ＰＤＭＳのおおよその厚さは、ビニル、革、紙、及び布地のそれぞれについて、約２００μｍ、約１００μｍ、約８０μｍ、及び約５０μｍである）で被覆した後の各表面の破断断面を示す。表面多孔度が上昇すると、基板中へのＰＤＭＳの浸透度が上昇し、それにより接着強度が向上する。ビニルの場合には、ＰＤＭＳコーティングは、凍結破断時に剥がれる（図７７（Ａ））。布地の場合には、構成要素の繊維には、ＰＤＭＳが完全に埋め込まれ、図７７（Ｄ）において破断表面によって示されるように強力な結合をもたらす。中間的な場合である革及び紙は、強力な接着を示す。
[0275]革及びビニルの上のＣＭＯＳ回路の実証として、図７８（Ａ）及び図７８（Ｂ）に図示されるように、これらの材料から作製されるグローブの指関節にインバータのアレイを組み込んだ。指を動かすことにより、電子的特性における顕著な変化を伴うことなく回路が伸張及び解放される。疲労を検査するために、かかる動作を１０００回繰り返し、図７８（Ｃ）に図示されるように、試験の様々な段階で電気的特性を測定する。この例については、インバータしきい値電圧及び利得は、それぞれ±０．４Ｖ及び±５％未満だけ変化する。紙の上の同様の回路は、スマートカード及び関連する技術における用途に関してのみならず、紙ベースマイクロ流体診断デバイスに機能性を追加する能力に関しても、とりわけ興味深いものである。図７９（Ａ）及び図７９（Ｂ）の左フレームは、一連の屈曲試験、折畳み試験、及び開き試験における、紙の上のＣＭＯＳインバータ及びそれらの特性を示す。１０００サイクルのこれらの変形に関する電気的測定は、安定的な高性能作動（＜±０．４Ｖのインバータしきい値電圧変化、＜±１０％の利得変化）と、折畳み及び極度の屈曲時（図７９（Ａ）の右下フレーム）の実に良好な特性とを示唆する。紙の上のエレクトロニクスに対するこのアプローチは、有機又は無機材料の直接的な薄膜堆積に依拠するアプローチに対する一代替をもたらす。
[0276]要約すると、非共面蛇行状メッシュ設計及び薄い低弾性率歪み隔離層を有する回路の結合的利用により、様々な基板の上における、シリコンＣＭＯＳ集積回路などの高性能電子デバイス及び構成要素の組込みが可能となる。これらのデバイスは、任意には、機械的保護及び環境バリアをもたらす頂部封入層を有する。これらの層は、あまり大きくない歪み（＜５０％）では非共面接続部のメカニクスに著しい影響を及ぼさないが、高い歪み（＞５０％）では著しい影響を有し得る。低い弾性率を有する封入体は、最大の動作自由度をもたらし、したがって、最高レベルの伸張可能性を実現する。例えば、ＰＤＭＳの低弾性率（約０．５ＭＰａ）形成により、接着／隔離層について使用されるものと同様のＰＤＭＳの場合（１〜２ＭＰａ）に相当する６０％から１２０％まで、伸張可能性の範囲が増大される。封入材料及び蛇行状ジオメトリのさらなる最適化により、さらなる向上がもたらされ得る。
[0277]実験に基づくもの：超薄型の伸張可能なＣＭＯＳ回路の製造。この例においては、ＣＭＯＳ回路の製造は、ｎ型ＳＯＩウェーハ（ＳＯＩＴＥＣ社、フランス）から得られる単結晶シリコンナノリボン（２６０ｎｍ）のドーピングから始まる。ｐウェル、ｐＭＯＳ、及びｎＭＯＳソース／ドレインドーピングは、拡散マスクとしてプラズマ強化化学気相蒸着（ＰＥＣＶＤ）により形成されるシリコン酸化物（ＳｉＯ２）の３００ｎｍの層と、ボロンスピン−オン−ドーパント（Ｂ１５３、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）及びリンスピン−オン−ドーパント（Ｐ５０９、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）とを用いることにより達成される。拡散は、ｐウェル、ｐ型ソース／ドレイン、及びｎ型ソース／ドレインのドーピングのために、５５０〜６００℃、１０００〜１０５０℃、及び９５０〜１０００℃にて実施した。埋設された酸化物をエッチングし、次いで、犠牲層としてのＰＭＭＡ（約１００ｎｍ）の薄層及び超薄型基板としてのＰＩ（約１．２μｍ）の薄層により被覆されたキャリアウェーハの上に連続的に転写プリントすることにより、ドープされたリボンをＳＯＩウェーハからリリースした。隔離されるｎＭＯＳソース／ドレインパターン及びｐＭＯＳソース／ドレインパターンは、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）により画成した。ＰＥＣＶＤ ＳｉＯ２（約４０ｎｍ）のパターンエッチングにより、ゲート誘電体が得られ、電子ビーム蒸着により堆積され、ウェットエッチングによりパターニングされる金属電極（Ｃｒ／Ａｕ、約５ｎｍ／約１５００ｎｍ）により、ソース、ドレイン、ゲート、及び回路のための相互接続部を画成した。結果的に得られる回路の頂部上にＰＩ（１．２μｍ）をスピン塗布することにより、不活性層を形成し、さらに、脆い電子材料の付近にニュートラル機械平面を配置した。最後に、パターニングされたマスクを解した酸素ＲＩＥにより、蛇行状ブリッジを画成した。
[0278]転写プリント：アセトンによりＰＭＭＡ層を溶解することにより、キャリアウェーハから回路をリリースする。ＰＤＭＳスタンプの上に回路を引き上げることにより、位置合わせされたシャドウマスクを介した電子ビーム蒸着によるアイランドでのＣｒ／ＳｉＯ２の薄層（３ｎｍ／３０ｎｍ）の堆積のために、回路の裏側を露出させる。ＵＶ／オゾンにさらすことにより活性化されるＰＤＭＳ被覆表面（紙、ビニル、革、又は布地）に回路を転写プリントすることにより、アイランドの位置にて−Ｏ−Ｓｉ−Ｏ−結合がもたらされた。
[0279]サイクリング試験及び測定：ＣＭＯＳ回路が上に転写されたグローブの着用後に関節を反復的に屈曲させることにより、グローブに対するサイクリング試験を行う。一連のサイクリング試験後にプローブステーション（Ａｇｉｌｅｎｔ社、４１５５Ｃ）を用いて、電気的測定を行う。紙に対するサイクリングは、同様のものであった。反復的に紙を折畳み及び開き、プローブステーションで測定した。
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[0281]実施例６：非共面メッシュ設計及びエラストマー転写要素の使用による曲線シリコンエレクトロニクス
[0282]エレクトロニクス及びオプトエレクトロニクスの全ての優勢な形態は、剛性の脆い半導体ウェーハ又はガラスプレートのフラットな表面上の平坦状レイアウトにおいてもっぱら存在する。これらのおおむね２次元（２Ｄ）の構成は、多くの既存の用途に十分に適しているが、多数の予見される将来のシステムには本質的に不適合である。例えば、それらの構成では、健康管理又は治療の目的による生体系（例えば身体部分）の軟質の曲線表面との自然な一体化は可能とならない。さらに、それらは、完全に機能的な半球状電子アイカメラ（例えば本明細書において示される実施例２などを参照）において提案され、最近実証されたものなどの、多数の興味深い、多くの場合生物学的に触発された、非平坦状デバイス設計の使用を妨げる。かかる曲線システムは、フォトリソグラフィパターニングから堆積、エッチング、及びドーピングに至る、確立されたデバイス処理手順の本質的に２次元的な性質により、確立された技術を用いては容易には達成することはできない。この例は、従来的な又は適度に適合化された形態の既存の技術により２Ｄレイアウトで初めに製造されるシリコンベース回路を、広範囲に及ぶ曲線形状を有する表面の上に共形的にラッピングするための、進歩的なコンセプトを提供する。様々な種類の基板の上にラッピングされたシステムに対して理論的力学モデルを定量的に比較することにより、基底を成す科学が実証され、将来的な活動のための工学デザインルールが提供される。
[0283]図８０は、ターゲット基板と一般に呼ばれるゴルフボールの表面の上に回路を共形的に組み込む場合についてのストラテジの概略図を提示する。本明細書において報告される手順の一般化されたものを代表するアプローチは、ターゲット基板の表面ジオメトリを有する薄いエラストマーメンブレンの形成から始まる。このプロセスは、初めに、固体のエラストマーレプリカを形成するために、ターゲット基板に対してエラストマー（ポリ（ジメチルシロキサン；ＰＤＭＳ、Ｄｏｗ Ｃｏｒｎｉｎｇ社））のバルク量の液体プレポリマーを鋳込み及び熱硬化させることを伴う。特殊化された機械ジグにより位置合わせされた構成に保持された状態で、ターゲット基板（又はこの基板から形成された誘導体表面）とレプリカとの間の狭い隙間の中でＰＤＭＳの薄層を鋳込み及び硬化することにより、図８０に図示されるように、周辺部の周りに比較的厚い（約５ｍｍ）一体化されたリムを有する薄い（この例において説明される実験に関しては、約１００μｍの薄さ）メンブレンが形成される。我々は、この構造体をエラストマー転写要素又はスタンプと呼ぶ。１０個の調整されたパドルアームの作動を介してリムにラジアル方向力を加える引張ステージに取り付けることにより、全てのポイントが正味引張歪み下に置かれるように、ＰＤＭＳの薄い構造化されたメンブレンは、フラット形状のドラムヘッドへと引っ張られる。次のステップにおいては、この引っ張られた転写要素は、シリコンウェーハ（すなわちＳＯＩ基板のハンドルウェーハ）の表面により支持される（しかしそれに対して強固には接着されない）個別に製造されたシリコン回路メッシュに接触する。ここで説明される実験については、回路は、ポリイミドの狭いストリップにより相互接続されるシリコンアイランドのアレイを形成するためにシリコン−オン−インシュレータウェーハ（ＳＯＩ；Ｓｏｉｔｅｃ社）を使用する従来的な平坦状加工方法により形成した。ＨＦによりＳＯＩウェーハの埋設された酸化物（厚さ４００ｎｍ）を除去することにより、シリコンアイランド間に存在するポリイミドポスト構造体により支持される、基底のシリコンウェーハの上方に若干立ち上がる（約４００ｎｍ）頂部回路層が残される。ウェーハから転写要素を剥がし戻すことにより、ファンデルワールス力の作用による非破壊的な態様で、ＰＤＭＳメンブレンのフラットな軟質表面の上に回路が引き上げられる。引張ステージを解放することにより、ＰＤＭＳは、回路メッシュを担持した状態で、弾性的に弛緩して元の形状に戻る。このプロセスの間に、シリコンアイランドは、（ラジアル方向予備拡張歪みに依拠する）著しい圧縮歪みに対応する規模で、共により近くに移動する。薄いポリイミド相互接続ラインは、ＰＤＭＳから剥がれて非共面アーク形状をとることにより、この動きを許容する。このプロセスにより、回路メッシュのシリコン領域における著しい歪みを引き起こすことなく、フラットレイアウトから曲線レイアウトへの幾何学的変形が達成される。最終ステップにおいては、この構造体は、ターゲット基板に位置合わせされ、転写され、リム構造体は、切除される。本明細書において説明される実験的実証及び理論的解析は、このストラテジの基本的な詳細を明らかにする。
[0284]図８１は、シリコンの正四方形アイランド（１００μｍ×１００μｍ；ピッチ２５０μｍ；厚さ７００ｎｍ）及びポリイミド相互接続部（幅３０μｍ；長さ１５０μｍ；厚さ１．４μｍ）の正四方形アレイから構成されるメッシュを有する、図８０のシステムに対応する実験例における結果の概要を示す。図８１ａ及び図８１ｂは、ゴルフボールのジオメトリにおける転写要素の上のメッシュの光学画像及びボールとの一体化の後のメッシュの光学画像を示す。この特定のタイプのゴルフボール（直径約ｃｍ）におけるくぼみは、それぞれ約３．６ｍｍ及び約０．２６ｍｍの直径及び深さを有する。シリコンアイランド及びポリイミド相互接続部の厚さは、それぞれ約７００ｎｍ及び約１．４μｍである。走査電子顕微鏡（ＳＥＭ）画像は、メッシュの圧縮が、構造体の端部間の位置に応じて約２０％以上の範囲においてジオメトリ変形に伴うことを示す。これらの画像は、ラッピングされた回路における著しく高レベルの均一性を示唆する。いくつかの比較的少ない場合において、最も高く湾曲された区域（すなわちくぼみのリム端部）上に位置するシリコンアイランドの一部の部分的剥がれが観察される。システムのどこにおいても、シリコン又はポリイミドにおけるクラック又は任意の他の関連する機械的損傷は観察されない。完全なメカニクス解析により、さらなる識見が得られる。図８１ｅは、シリコンアイランドの最大歪みが、破砕歪み（１％）を大幅に下回る約０．０９％であることを示す。ポリイミドにおける最大歪みは、メッシュの最も圧縮される領域のシリコンアイランドの端部の付近で生じ、約２％であり、この材料に関する破砕歪みを大幅に下回る。
[0285]図８２は、円錐状基板上への同一タイプの回路メッシュのラッピングの一例を示す。図８２ａ及び図８２ｂは、それぞれ転写要素上及びターゲット基板上の構造体を示す。図８２ｃ〜図８２ｅのＳＥＭ画像に図示されるこのシステムの顕著な特徴は、ポリイミド相互接続部が、円錐の頂点付近においてＰＤＭＳの表面上にフラットに留まることである（図８２ｄ）。アーク形状部は、中央から端部へと曲率が上昇する（図８２ｅ）。したがって、本明細書においては、基底スタンプ又は転写要素表面の位置と共に選択的に変動する相互接続振幅、周期性、又は湾曲形状などの、空間的に変動する又は不均一の相互接続ジオメトリを有する方法及びデバイスが提示される。この挙動は、引っ張られたフラットメンブレンジオメトリにある転写要素における局所レベルの引張歪みに定量的に関係づけられ得る。図８２ｆには、ＰＤＭＳ転写要素に一体化された（ポリイミド相互接続部を有さない）回路システムの完全有限要素モデリングが示される。これらの結果は、シリコンにおける最大歪みが約０．０８％であり、中央方向に離れるにつれて小さくなることを示す。この挙動は、拡張されたフラットＰＤＭＳの周辺部における引張予備歪みが、中央領域における引張予備歪みよりもはるかに大きいことを示唆する。シリコンアイランドにおける中央での比較的高い歪みは、主に、この領域において小さな曲率半径（約２ｍｍ）を伴う屈曲変形によるものである。それに対して、ＰＤＭＳにおける最大歪みは、１２．６％であり、シリコンにおける最大歪みよりもはるかに高いが、ＰＭＤＳの破砕歪み（＞１５０％）を依然としてはるかに下回る。
[0286]図８３ａは、基底メカニクスのさらなる特徴を示すためのピラミッド型基板の場合を示す。円錐状表面と同様に、ポリイミド相互接続部は、中央におけるごくわずかな引張予備歪みにより、この領域において殆ど又は全くバックリングを示さない。しかし、ピラミッドの端部の周辺では、非共面相互接続部の様々な構成が観察される。とりわけ、輪郭形状部は、図８３ｂ及び図８３ｃのＳＥＭ画像において強調されるように、単一の（すなわち全体的な）バックリングのみならず、多数の（すなわち局所的な）バックリングを含む。この挙動に対する識見を得るために、我々は、シリコンアイランド及びポリイミド相互接続部の１次元アレイを用意し、これらを単軸方向張力下にあるＰＤＭＳの薄いピースに転写し、次いで、この張力を解放する際に構成を監視する。比較的低い歪みについては、相互接続部は、著しいバックリングを全く示さない。多数のバックリングは、中間歪み範囲にわたって生じる。全体的バックリングは、小さな多数の波状部が共に合併する際に生じる。機械モデリングは、これらの様々なバックリング挙動が、ポリイミドとＰＤＭＳとの間の圧縮応力の度合い及び接着エネルギーに関連することを示す。ピラミッドの場合においては、非応力下直径から応力下直径にリムを拡張させることによる転送要素のラジアル方向引張により、転送要素がフラット状になされ、周方向歪みをはるかに下回る経線方向歪みが生じる。この効果が、上述の基底バックリングメカニクスと組み合わされて、観察される挙動の原因となる。
[0287]先述の例は、正の曲率を有する表面を伴うが、負の曲率を有する表面もまた可能である。一例として、我々は、パラバロイドのジオメトリにおいて転写要素を作製し、凸表面（図８４ａ〜図８４ｃ）及び凹表面（図８４ｄ〜図８４ｆ）の上にシリコン回路メッシュ構造体を転写した。より複雑な不規則な形状もまた可能である。図８５ａ及び図８５ｂは、解剖学的に正確な心臓のプラスチックモデルからなるターゲット基板の例を示す。先の例におけるように、ここで、相互接続部は、様々な区域において多様な構成をとり、すなわち、若干歪まされた区域（図８５ｃ及び図８５ｄの赤い矩形領域）においてはバックリングはなく多数の波状部があり、比較的高く歪まされた区域（図８５ｃ及び図８５ｅの青い矩形領域）においては多数の波状部及び１つのポップアップ構造体がある。基底メカニクスは、当然ながら、これらの様々なバックリングされた構成の空間分布を決定する。
[0288]これらの結果の重要な側面は、このメカニクスが、活性デバイス、金属電極、並びに、アイランド及び相互接続ブリッジの上の他の関連する構造体の有無に、わずかにのみ依拠する点である。電気的に機能的なシステムを実現する可能性を明確に示すために、我々は、ポリイミド内に封入され、ビアを介してドープされたシリコンアイランドに接触される、２つの金属ラインを有する回路メッシュからなる試験構造体を構築した。サンドイッチポリイミドレイアウトにより、金属層は、構造体の幾何学的中心付近に、ニュートラル機械平面の付近に配置され、これにより、バックリング変形による金属における著しい歪みが防がれる。リン（Ｐ５０９、Ｆｉｌｍｔｒｏｎｉｃｓ社）により高濃度にｎドープされたシリコンにより、電気試験を容易にするように、金属とシリコンとの間のオーミック接触が可能となる。この場合、メッシュは、端部がプロービング用に構成された、シリコンアイランドの２８×２８アレイからなる。ビアの総数は、１４０４（各画素が２つのビアを有する）であり、金属ラインの総数は、７０２である。ラインは、アレイに沿った一方向において連続し、他方向においては不連続である。図８６ｂは、指先のプラスチックモデル（図８６ｃ〜図８６ｈ）の上にラッピングされたメッシュの端部におけるこれら２つの方向のプロービングに関連付けされる代表的な電流−電圧曲線を示す。連続金属ラインに沿った（図８６ａにおける赤矢印）電気接続部の総歩留まりは、９９．９％（７０２個中７０１個）であり、不連続金属ラインに沿った（図８６ａにおける黒矢印）電気接続部及びビアの総歩留まりは、１００％（１４０４個中１４０４個）であった。これらの結果は、様々な用途（例えば図８６の場合については電気接触シミュレーション）向けに設計され得る能動エレクトロニクスへのこれらのアプローチのスケーラビリティの明白な証拠を提供する。
[0289]様々な複雑な基板に対する共形ラッピングのための例示的な手法が、以下に概説される。ウェーハの用意
１． アセトン、ＩＰＡ、及び水により、ＳＯＩウェーハチップ（Ｓｏｉｔｅｃ社、頂部シリコンの厚さ：７００ｎｍ、ＳｉＯ２の厚さ：４００ｎｍ）を洗浄し、その後１１０℃で５分乾燥させる。
Ｓｉ絶縁
２． １．５分間のＨＤＭＳ事前処理。
３． クロムマスク（Ｋａｒｌ Ｓｕｓｓ ＭＪＢ３）を介した３６５ｎｍ光リソグラフィによるフォトレジストのパターニング（ＰＲ；Ｃｌａｒｉａｎｔ ＡＺ５２１４、３０００ｒｐｍ、３０秒）を行い、水ベース現像液（ＭＩＦ ３２７）中での現像を行う。
４． 反応性イオンエッチング（ＲＩＥ；ＰｌａｓｍａＴｈｅｒｍ ７９０シリーズ、５０ｍトール、４０ｓｃｃｍ ＳＦ６、１００Ｗ、３分）。
５． ＰＲの除去後に、アセトン及びピラニア処理（約３：１ Ｈ２ＳＯ４：Ｈ２Ｏ２、３分間）によりチップの洗浄を行う。
６． ＨＦ処理（Ｆｉｓｈｅｒ、４９％濃縮、２秒）。犠牲酸化物層による事前処理
７． １００ｎｍ ＳｉＯ２のプラズマ強化化学気相蒸着（ＰＥＣＶＤ；ＰｌａｓｍａＴｈｅｒｍ ＳＬＲ）。
８． ＰＲのパターニング及び１００℃で５分間のポストベーキング。
９． ＢＯＥを３０秒 → アセトン、ピラニア洗浄を３分 → ＢＯＥを１秒。ＰＩの堆積及び酸化物ボックス層エッチのためのホールのパターニング
１０． ポリイミド（ＰＩ、ポリ（ピロメリット酸二無水物−ｃｏ−４，４’−オキシジアニリン）アミド酸溶液、Ｓｉｇｍａｎ−Ａｌｄｒｉｃｈ、４０００ｒｐｍで６０秒間）によりスピン塗布を行う。
１１． １１０℃で３分間及び１５０℃で１０分間アニーリングを行う。
１２． ２５０℃で２時間にわたりＮ２雰囲気内にてアニーリングを行う。
１３． ５分間の紫外オゾン（ＵＶＯ）処理。
１４． ＰＥＣＶＤ ＳｉＯ２（１５０ｎｍ）。
１５． ＨＭＤＳを１．５分。
１６． ＰＲをパターニングする。
１７． ＲＩＥ（５０ｍトール、４０／１．２ｓｃｃｍ ＣＦ４／Ｏ２、１５０Ｗ、８分）。
１８． ＰＲの除去後に、アセトンによりチップを洗浄する。
１９． ＰＩを除去するためのＲＩＥ（５０ｍトール、２０ｓｃｃｍ Ｏ２、１５０Ｗ、１３分）。
２０． ＲＩＥ（５０ｍトール、４０ｓｃｃｍ ＳＦ６、１００Ｗ、３分）。
２１． ＢＯＥを３５秒。ＰＩ絶縁
２２． ＵＶＯ処理、５分。
２３． ＰＥＣＶＤ ＳｉＯ２（１５０ｎｍ）。
２４． ＨＭＤＳを１．５分。
２５． ＰＲをパターニングする。
２６． ＲＩＥ（５０ｍトール、４０／１．２ｓｃｃｍ ＣＦ４／Ｏ２、１５０Ｗ、８分）。
２７． アセトン洗浄。
２８． ＲＩＥ（５０ｍトール、２０ｓｃｃｍ Ｏ２、１５０Ｗ、１６分）。ボックスエッチング及び転写
２９． ＰＲ塗布。
３０． チップの角の研磨 → アセトン洗浄。
３１． ＨＦエッチング（２０分）。
３２． チップ及びＰＤＭＳモールドに対してＵＶＯを５分。
３３． 転写 → 基板上へのラッピング。
[0290]とりわけ、ドナーＳＯＩウェーハからＰＤＭＳ膜へのシリコン−ポリイミド相互接続アレイの転写のためのプロセスは、以下のものに関係する。ａ）ＳｉＯ２層を若干アンダーカットするために隔離層をウェットエッチングする。ｂ）Ｓｉをポストし、次のウェットエッチングステップｄにおけるくぼみを防ぐために、アンダーカット部及び残りの区域を充填するようにポリイミド層をスピンキャスティングする。ｃ）ホールを介したＨＦエッチングによりＳｉＯ２ボックス層のエッチングが可能となるようにホールをパターニングする。ｄ）チップをＨＦ溶液内に浸漬することによりＳｉＯ２層をエッチングする。ｅ）狭い圧縮可能な相互接続部を有するようにポリイミド層をパターニングする。ｆ）ＰＩ及びＰＤＭＳの両表面の間の接着を強化するために、これらの両表面に対してＵＶをさらす。
[0291]例えばゴルフボールなどの複雑な形状の表面の上の電子デバイスを使用するための成形プロセスは、以下のものを伴う。ａ）１日間室温にて元のゴルフボールに対して液体プレＰＤＭＳ溶液を鋳込み硬化させる。ｂ）反応性イオンエッチングシステムにおいて酸素プラズマ（Ｏ２ ３０ｍトール、２０ＳＣＣＭ、３０Ｗ、１５秒）にレプリカの表面をさらし、さらなる成形プロセスにおけるＰＤＭＳの取り外しを容易にするためにこれを水の中に浸漬する。次に、元のターゲット表面（又はＰＤＭＳレプリカ）と対向側のＰＤＭＳレプリカとの間の隙間内でＰＤＭＳを成形する。
[0292]成形ステージは、例えば約１００μｍから１．５ｍｍの間の厚さなど、任意の所望の範囲にわたりＰＤＭＳの厚さを容易に制御することが可能である。成形は、レプリカに鋼成形ステージを取り付け、１日間室温にてレプリカ同士の間の隙間にＰＤＭＳプレポリマー液体を充填及び硬化し、結果的に得られるＰＤＭＳモールドからベース及び側壁部を分離し、リムを有する薄いゴルフボール形状ＰＤＭＳ膜から両レプリカを取り外すことによってなど、当技術において既知の任意の手段により行われる。
[0293]本明細書において提示されるステージなどのラジアル方向引張ステージは、ＰＤＭＳリムの２次元的なラジアル方向拡張を生じさせ、それにより、転写要素を実質的にフラットなジオメトリを有する接触表面を有するジオメトリへと変形させる。次いで、転写要素を、平坦状ドナー基板と共形接触状態にすることができる。ドナー基板は、例えばシリコンアイランドアレイ及びポリイミド相互接続部などの任意の所望の電子デバイスを支持することができる。
[0294]任意の転写要素形状の表面を使用することができる。例えば、２００μｍから５００μｍまで変化するリム内部の厚さを有するなどの、リムを有するピラミッド体又は薄い円錐体などである。例示的な転写要素は、例えば、非応力下状態における約２０ｍｍの内径から、拡張状態における約３０ｍｍの内径までを有することもでき、又は、所望のバックリングジオメトリ及びバックリングジオメトリ空間分布を得るために任意の他の直径を有することもできる。
[0295]実施例７：伸張可能なシリコン集積回路のための最適化された材料及び構造設計
[0296]この例は、非共面メッシュレイアウト及びエラストマー基板を使用する伸張可能なシリコン集積回路における材料及び設計ストラテジを探る。詳細な実験的及び理論的研究が、これらのシステムの重要な基底的側面の多くを明らかにする。これらの結果は、一例としては、約９０％の加えられる歪みに対しても０．２％未満の最大主歪み（例えば９９％よりも良好な歪み隔離）を示す回路のための最適化されたメカニクス及び材料を示唆する。ＣＭＯＳインバータ及びＮＭＯＳ差動増幅器を含む単純な回路により、これらの設計を実証する例が提示される。これらの結果は、従来のウェーハベース技術では容易には対処されなかった様々な用途に適した、大きな歪み変形に対して線形弾性応答を有する高性能エレクトロニクスへの実践的な経路を示唆する。
[0297]従来のウェーハベースデバイスの性能を実現しつつ、ゴムバンドの機械的特性を有する電子回路は、最も顕著なものとしては健康管理又は治療目的のためのエレクトロニクスの人体との緊密な一体化を伴う応用［１］など、多数の新しい応用の可能性を切り開く可能性を有する。大きな（＞＞１％）圧縮歪み又は引張歪みに対する復帰可能な弾性機械的応答によって定義されるような伸張可能な回路を実現するために、複数の興味深い手法が実証されてきた。ナノリボン又はナノメンブレンの形態において単結晶半導体ナノ材料を使用するものは、実現し得る優れた電気的特性により魅力的なものである。最も進んだストラテジは、線形の復帰可能な応答に対して小さな材料歪みを維持し、良好な疲労特性を維持する態様で、最大で約１００％までの伸張可能性を実現するために、非共面ブリッジにより（機械的に及び／又は電気的に）相互接続される超薄型デバイス（例えばトランジスタ）の活性材料について、単結晶シリコンを使用する［７、８］。この例においては、我々は、ブリッジ設計及び封入の面を含む多数の重要な設計変数を理論的に及び実験的に研究する。これらの結果は、基底材料及びマイクロ／ナノメカニクスの重要な特徴を明らかにし、この種類の伸張可能なエレクトロニクス技術のための設計ストラテジを提供する。
[0298]伸張可能なシリコン回路を製造するためのプロセスは、最近の報告［２、８］のものと同様である。図８７は、非共面蛇行状ブリッジ構造体を使用するシステムの全体図を提示する。シーケンスは、図８７（ａ）に図示されるように、ｎ型シリコンオンインシュレータウェーハ（２６０ｎｍ頂部シリコン、１μｍ埋設酸化物；ＳＯＩＴＥＣ社、フランス）で開始される、高温ドーピングプロセスで始まる。このように用意されたドープされたシリコンナノメンブレンは、ポリ（メチルメタクリレート）／ポリイミド（ＰＭＭＡ／ＰＩ、１００ｎｍ／１．２μｍ、ＭｉｃｒｏＣｈｅｍ社／Ｓｉｇｍａ Ａｌｄｒｉｃｈ社、アメリカ合衆国）により被覆されたキャリアウェーハの上に転写プリントされ、次いで、加工されて、超薄型回路がもたらされる（図８７（ｂ））。別の転写プリントステップにより、キャリアウェーハから超薄型回路が引き上げられて、位置合わせされたシャドウマスクを介したＣｒ／ＳｉＯ２（３ｎｍ／３０ｎｍ）の選択区域堆積のために裏面が露出され（図８７（ｃ））、次いで、これらの回路は、表面に−ＯＨ基を有するポリジメチルシロキサン（ＰＤＭＳ、Ｄｏｗ Ｃｏｒｎｉｎｇ社、アメリカ合衆国）の二軸方向に予め歪まされたピースへと送られる。強力な共有結合が、接触及び緩い加熱の際にＰＤＭＳとＳｉＯ２との間に形成される（図８７（ｄ））。ＰＤＭＳと回路の他の領域との間の比較的弱いファンデルワールス接着に加えて、この結合によって、予備歪みの解放時にブリッジ構造体において制御された非共面レイアウトが得られる（図８７（ｄ））。
[0299]このシステムの体系的研究は、図８８に図示されるように、ブリッジ設計に対するメカニクスの依拠の調査から始めた。図８８（ａ）は、約３０％の予備歪み値で形成された、低振幅及び広い幅の標準的な蛇行状構造体を示す。約９０％の加えられる歪みについては、ブリッジは、形状を変えて、初めに、加えられる歪みが予備歪みと等しい場合にその元のレイアウトに達し、その後、より高い歪みで破砕することなくさらに変形する。予備歪みを上回る歪みを許容するこの能力は、先に調べた直線ブリッジ設計にはない。それにもかかわらず、図８８ａの蛇行状レイアウトは、最も高い曲率のポイントの角付近にて応力集中を示し、これらの領域における機械的故障の可能性を示唆する。完全３次元有限要素モデリング（ＦＥＭ）解析（図８８（ａ）の下フレーム）は、約９０％の加えられる歪みに対する約１．７％の最大主歪みを示唆する。蛇行状構造体の波長に対する振幅の比を上昇させる、図８８（ｂ）に図示される異なる設計は、同一の加えられる歪みの下において１．２６％まで最大主歪みを低下させる。ラインの幅を縮小し、蛇行状部における「コイル」の数を増加させ、同時に波長に対する振幅の比を維持することによりこのストラテジを拡張することによって（図８８（ｃ））、同一条件について０．１３％にまで劇的に最大主歪みが低減される。この一連の設計は、ブリッジ又は相互接続部の設計（例えば振幅、周波数、コイリング、厚さ、幅など）がこれらのシステムのマイクロメカニクスに影響を与え得る度合いを示す。
[0300]別の重要な設計特徴は、これらなどの蛇行丈夫の非共面レイアウトである。これらの効果を明らかにするために、図８９は、図８８（ｃ）のブリッジ設計を有する共面システム（回路の裏側の上に均一に堆積されたＣｒ／ＳｉＯ２接着層により形成される）と非共面システムとを比較する。比較を簡易化するために、予備歪みは、両方の場合についてゼロとし、図８９（ａ）及び図８９（ｂ）の左フレームに図示される歪まされていない場合について同一の歪み分布を得た。約６０％の加えられる引張歪みに関しては、共面におけるブリッジは、ＰＤＭＳ基板への接着により、おおむねフラットに留まる。それに対して、非共面の場合のブリッジは、ＰＤＭＳから剥がれ、加えられる歪みをより効果的に許容するように面外に移動する。図８９（ｃ）は、走査電子顕微鏡（ＳＥＭ）画像においてこの挙動を示す。左フレーム（６０°傾斜）は、加えられる歪みを伴わないシステムに相当し、中央フレーム（６０°傾斜）及び右フレーム（上面図）は、６０％の歪みについてのものである。共面ブリッジの場合には、制約される動作により、非共面設計に比較してはるかに高いピーク歪みが回路においてもたらされる。その結果、図８９（ａ）及び図８９（ｂ）の中央及び右画像に図示されるように、クラック及びしわ寄りが、共面システムとは逆に活性デバイス領域内部に現れる。ＦＥＭ解析により計算される歪み分布及び最大主歪みは、これらの実験的観察を裏付ける（図８９（ａ）及び図８９（ｂ）の下フレーム）。共面構造体及び非共面構造体に関する約６０％の加えられる歪みの下における最大主歪みは、それぞれ６．８％及び０．１７７％である。図８９（ｄ）は、歪みを加える前及び後の非共面構造体に関するＦＥＭシミュレーション結果の斜視図を示す。
[0301]これらの単純な最適化された設計の値を説明するために、我々は、ＣＭＯＳインバータ及びＮＭＯＳ差動増幅器を構築した。インバータは、約１３０の高さの利得を示し、これは、それぞれｎＭＯＳデバイス及びｐＭＯＳデバイスについて約４００ｃｍ２／Ｖｓ及び約１６０ｃｍ２／Ｖｓの移動度と、両タイプのデバイスについて＞１０５のオン／オフ比と（図９０（ｃ）、差込み図）を示す、個々のトランジスタの個別の測定に基づくＰＳＰＩＣＥシミュレーション（図９０（ｂ）、左）と一致した。これらのインバータは、それぞれ、ｎＭＯＳについては１３μｍ及び１００μｍのチャネル長及びチャネル幅を有し、ｐＭＯＳについては１３μｍ及び３００μｍのチャネル長及びチャネル幅を有するデバイスを組み込んだ。大きな加えられる歪みの下では、電気的特性は、ブリッジの歪み隔離効果により、殆ど変動を示さなかった。例えば、インバータしきい値電圧は、図９０（ｂ）の右フレームに図示されるように、ｘ方向及びｙ方向における約９０％の歪みについて約０．５Ｖ未満だけ変化した。疲労を探るために、我々は、ｘ方向に２０００回、０％から約９０％までの歪みを繰り返した。インバータは、これらの試験の間にわたり、特性（利得及びしきい値電圧、ＶＭ）において殆ど変化を示さなかった。この非共面蛇行状ブリッジストラテジは、インバータに対してのみならず、より複雑な回路に対しても適応することが可能である。図９０（ｄ）は、一例として、他で報告された設計及び特性を有する異なる増幅器を示す。我々は、回路を、非共面蛇行状ブリッジにより接続されるアイランドをそれぞれが形成する４つのセクションに分割した。図９０ｄは、ｘ方向及びｙ方向への伸張の拡大画像を示す。電気的測定は、これらの増幅器がこれらの変形下において十分に機能することを証明する。０％伸張、５０％ｘ伸張、及び５０％ｙ伸張に対する利得は、それぞれ１．１９、１．１７、及び１．１６（設計値１．２）であった。同様のストラテジが、より複雑なシステムに対して適用可能である。
[0302]実際には、及び特に非共面デバイス設計については、電子回路は、好ましくは、機械的及び環境的隔離を実現するために頂部表面封入層を有する。この目的のための理想的な材料は、基板と大幅には異ならない特性を有するエラストマーである。最適化された機械的応答のために、この層は、非共面蛇行状ブリッジなどの相互接続部の自由な変形に対する最小限の制限を与えるはずである。この制限の度合いは、大部分においては、封入層の弾性により制御される。材料及びメカニクスの面に対する識見をもたらすために、及び解析的計算を可能にするために、我々は、直線状ブリッジ構造体の挙動を研究した。対応する非共面回路を製造した後に、頂部上に異なる弾性（１．８ＭＰａ及び０．１ＭＰａ）を有するＰＤＭＳを鋳込み及び硬化することにより、システムを封入した（図９１（ａ））。これらの弾性を有するＰＤＭＳを用意するために、それぞれ１０：１及び４５：１の比で、プレポリマー及び硬化剤（触媒）を混合した［１０］。伸張可能性を試験するために、光学顕微鏡により観察される破断点まで張力歪みを加えた（図９１（ａ））。約６０％の予備歪みに関しては、封入を伴わないインバータは、破砕することなく約５９％まで伸張され得る。それに対して、０．１ＭＰａ及び１．８ＭＰａの弾性を有するＰＤＭＳを使用して封入された同様のインバータにおいては、最大伸張可能性は、図９１（ｂ）に図示されるように、それぞれ５５％及び４９％まで低下した。これらの変化を証明するために、我々は、解析モデルを展開し、数値ＦＥＭシミュレーションを実施する。
[0303]これらのモデルは、各システムの伸張する際の非共面ブリッジ振幅を測定し、ＦＥＭにより得られた値に対して測定された値を比較することによって、さらに実証される。これらの結果は、図９１（ｃ）の上フレーム及び左下フレームに図示されるように、良好な一致を示す。これらの理論的モデリングに基づき、我々は、最大伸張可能性を推定する。伸張可能性は、我々が高弾性封入を利用する場合には、実験（図９１（ｃ）の右下フレーム）及びＦＥＭシミュレーションと一致して、低下する。図９１（ｄ）は、各封入の場合の非伸張及び最大伸張についてのＦＥＭシミュレーション画像を示す。
[0304]図９１の単純な場合からの識見に基づき、我々は、１．８ＭＰａ及び０．１ＭＰａの弾性を有するＰＤＭＳについての応答と、さらに硬化されない液体ＰＤＭＳの場合についての応答とを検査するために、非共面蛇行状ブリッジに対してＰＤＭＳ封入を適用する。１．８ＭＰａの場合については、大きな加えられる歪み（約１１０％、図９２（ａ）の右フレーム）により、クラックが生じる一方で、小さな歪み（約５０％、図９２（ａ）の中央フレーム）では、クラックは生じない。０．１ＭＰａのＰＤＭＳは、約１１０％の歪みでは視認可能なクラックを防ぐが、これらの画像は、デバイスアイランドにおける著しいしわ寄りを伴う、ＦＥＭシミュレーションによりやはり示唆されるような（図９２（ｂ）の下フレーム）著しい歪みを示唆する。さらなる改善のために、硬化剤を伴わないＰＤＭＳの硬化されていない液体プレポリマーを、回路レベルとＰＤＭＳの追加的な薄い頂部固体封入層との間に注入することが可能である。予期されるように、液体ＰＤＭＳは、図９２（ｃ）に図示されるように、約１２０％の外部歪みの後でさえも、基本メカニクスに対してごくわずかな影響を有する。これら３つのケースは、有限要素モデリング（ＦＥＭ）シミュレーションを介した理論的解析により支持される。
[0305]伸張可能なシリコン集積回路の機械的特性に対する材料及び設計レイアウトの重要な効果の体系的研究により、これらのシステムを工学設計するための基本ストラテジが明らかになる。比較的単純なストラテジを用いることにより、優れた電気的性能と１００％の範囲における加えられる歪みに対する復帰可能な弾性機械的応答とを有する回路が可能となる。回路における電気的特性の設計のために現行で使用されるものとコンセプト的に同様の自動化された設計ツールの使用を含む、より洗練されたアプローチにより、所望の用途に対して機械的特性及び材料の選択をさらに最適化することができる。
[0306]伸張可能なシリコンＣＭＯＳ回路の製造における第１のステップは、ソース、ドレイン、及びウェルのドーピングのための高温拡散である。この例においては、２６０ｎｍの頂部シリコン及び１μｍの埋設される酸化物を有するｎ型ＳＯＩウェーハ（ＳＯＩＴＥＣ社、フランス）により、シリコンナノリボン／メンブレンのソースを提供する。マザーウェーハがｎ型であるため、ｐ型ウェルが初めに形成される。ｐウェルについては、スピンオンドーパント（Ｂ１５３、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）からのボロンの５５０〜６００°拡散を実施した。次に、それぞれボロンスピン−オン−ドーパント（Ｂ１５３、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）及びリンスピン−オン−ドーパント（Ｐ５０９、Ｆｉｌｍｔｒｏｎｉｃｓ社、アメリカ合衆国）により、ｐＭＯＳ（１０００〜１０５０℃）及びｎＭＯＳ（９５０〜１０００℃）のための連続高温ソース及びドレインドーピングを遂行した。高温ドーピングの後に、ドープされたナノリボン／メンブレンを、ＰＭＭＡの層（約１００ｎｍ）及びＰＩの層（約１．２μｍ）により被覆されたキャリアウェーハの上に転写プリントした。反応性イオンエッチング（ＲＩＥ）による各トランジスタの電気的絶縁と、その後のＰＥＣＶＤ ＳｉＯ２（約４０ｎｍ）を用いたゲート誘電体及び電子ビーム蒸着を利用した金属電極（Ｃｒ／Ａｕ、約５ｎｍ／約１５００ｎｍ）の堆積とにより、ＣＭＯＳ回路を形成した。不活性層としてＰＩの薄層（１．２μｍ）を被覆し、ＲＩＥによりセグメント化されたメッシュ構造体を形成することにより、デバイス製造が完了した。基底ＰＭＭＡ層を溶解することにより、超薄型回路をリリースした。これらの回路を予め歪まされたＰＤＭＳに引き上げることにより、活性デバイス領域上へのＳｉＯ２の選択的堆積のために、回路の裏側表面を露出させた。ＰＤＭＳの予め歪まされた基板に転写することにより、このプロセスは完了した。プローブステーション（Ａｇｉｌｅｎｔ社、４１５５Ｃ）を利用して、電気的測定を行った。カスタムメイドの屈曲及び伸張ステージにより、疲労サイクリングを含む機械的試験を行った。基板、スタンプ、及び封入層については、市販のＰＤＭＳキット（Ｓｙｌｇａｒｄ １８４、Ｄｏｗ Ｃｏｒｎｉｎｇ社、アメリカ合衆国）を使用した。適切な比率でＰＤＭＳプレポリマーと硬化剤（触媒）とを混合した後に、１時間の間サンプルを脱気して、混合の際に生じた気泡を取り除いた。７０℃で２時間の間オーブン内において硬化を行った。
[0307]実施例６のための参照
[1] R.H. Reuss, et al., Proc. IEEE. 2005,93, 1239.
[2]D.-H. Kim et al., Science 2008, 320, 507.
[3] T.Someya et al., Proc. Natl. Acad. Sci.USA 2005, 102, 12321.
[4] T.Sekitani, et al., Science 2008, 321,1468.
[5] S.P. Lacour, et al., Proc. IEEE. 2005, 93, 1459.
[6]D.-H. Kim, et al. Adv. Mater. 2008, 20, 1.
[7] H.C. Ko, et al., Nature 2008, 454, 748.
[8]D.-H. Kim, et al., Proc. Natl. Acad. Sci. USA 2008, 105, 18675.
[9] X.Lu, Y. Xia, Nature Nanotechnology2006, 1, 161.
[10]Xin Q. et al., Biomaterials 2005, 26,3123.
参照による組込み及び変形形態に関する陳述
[0308]例えば、発行若しくは授与された特許又は均等物を含む特許文献、特許出願公開、及び非特許文献又は他のソース資料などの、本出願全体にわたる全ての参照は、各参照が本出願における開示と少なくとも部分的には一致しないことのない範囲において（例えば、部分的に一致しない参照が、参照の部分的に一致しない部分を除いて参照により組み込まれる）、参照により個別に組み込まれるのと同様に、ここに参照によりその全体として本明細書に組み込まれる。
[0309]本明細書において使用された用語及び表現は、説明の用語として使用され、限定の用語としては使用されず、かかる用語及び表現の使用においては、示され説明される特徴の任意の均等物及びその一部を排除することは意図されず、種々の修正形態が、特許請求される本発明の範囲内において可能であることが理解される。したがって、好ましい実施形態、例示的な実施形態、及び任意の特徴により本発明を具体的に開示したが、当業者は、本明細書に開示されるコンセプトの修正形態及び変形形態を利用することが可能であり、かかる修正形態及び変形形態は、添付の特許請求の範囲により規定されるような本発明の範囲内に含まれるものと見なされることを、理解されたい。本明細書において提示される特定の実施形態は、本発明の有効な実施形態の例であり、本発明は、本説明において示されるようなデバイス、デバイス構成要素、及び方法ステップの多数の変形形態を使用して実施され得ることが、当業者には明らかであろう。当業者には明らかであろうが、方法及び本方法について有効なデバイスは、多数の任意の構成要素及び処理要素及びステップを含むことが可能である。
[0310]置換基のグループが、本明細書において開示される場合には、このグループメンバーの任意の異性体、鏡像異性体、及びジアステレオマーを含む、このグループ及び全てのサブグループの全ての個々のメンバーが個別に開示されることが理解される。マーカッシュグループ又は他のグルーピングが、本明細書において用いられる場合には、このグループの全ての個々のメンバー並びにこのグループの可能な全ての組合せ及び下位組合せは、本開示に個別に含まれることが意図される。ある化合物が、その化合物の特定の異性体、鏡像異性体、又はジアステレオマーを例えば式において又は化学名において指定しない形で本明細書において説明される場合には、この説明は、個別に又は任意の組合せにおいて説明される化合物の各異性体及び鏡像異性体を含むことが意図される。さらに、特に明示しない限り、本明細書において開示される化合物の全ての同位変種は、本開示により包含されるものとして意図される。例えば、開示される分子内のいずれの１つ又は複数の水素を、重水素又は三重水素と置換することも可能であることが理解されよう。分子の同位変種は、分子の分析における、並びに分子又はその使用に関連する化学的及び生物学的研究における標準として、一般的に有効である。かかる同位変種を生成するための方法は、当技術において知られている。当業者が同じ化合物を様々に呼ぶことが可能であることが知られているため、化合物の特定の名称は、例示的なものとして意図される。
[0311]特に明示しない限り、本明細書において説明される又は例示される成分の全ての配合及び組合せを、本発明を実施するために使用することが可能である。
[0312]例えば、温度範囲、時間範囲、又は組成範囲若しくは濃度範囲などの、ある範囲が、本明細書において与えられる場合には常に、全ての中間範囲及び部分範囲、並びに所与の範囲に含まれる全ての個々の値は、本開示に含まれるように意図される。本明細書において説明の中に含まれる、任意の部分範囲又はある範囲若しくは部分範囲内の個々の値は、本文献における特許請求の範囲から除外され得ることが理解されよう。
[0313]本明細書において述べられる全ての特許及び公開は、本発明が関係する技術の当業者の技術水準を示唆するものである。本明細書において引用される参照は、それらの公開日又は出願日時点における最新技術を示唆するために、参照によりその全体として本明細書に組み込まれ、この情報は、必要な場合には、先行技術に含まれる特定の実施形態を除外するために本明細書において使用され得ることが意図される。例えば、物質の組成が特許請求される場合には、本明細書において引用される参照において実施可能な程度の開示が提示される化合物を含む、本出願者の発明に先立つ技術において知られている及び利用可能な化合物は、本文献における物質組成クレームに含まれるようには意図されないことを理解されたい。
[0314]米国特許出願第１１／９８１，３８０号、米国特許出願第１１／８５１，１８２号（公開第２００８／０１５７２３５号）、米国特許出願第１１／１１５，９５４号（公開第２００５／０２３８９６７号）、米国特許出願第１１／１４５，５７４号、米国特許出願第１１／１４５，５４２号（公開第２００６／００３８８１２号）、米国特許出願第１１／６７５，６５９号（公開第２００８／００５５５８１号）、米国特許出願第１１／４６５，３１７号、米国特許出願第１１／４２３，２８７号（公開第２００６／０２８６７８５号）、米国特許出願第１１／４２３，１９２号、米国特許出願第１１／００１，６８９号（公開第２００６／０２８６４８８号）、及び米国特許出願第１１／４２１，６５４号（公開第２００７／００３２０８９号）は、本説明と一致しないことのない範囲において、ここに参照により組み込まれる。
[0315]本明細書において使用される場合に、「備える」は、「含む」、「包含する」、又は「により特徴付けられる」と同義であり、包括的又はオープンエンドなものであり、追加的な列挙されない要素又は方法ステップを排除しない。本明細書において使用される場合に、「から構成される」は、クレーム要素内に明示されないいずれの要素、ステップ、又は成分をも排除する。本明細書において使用される場合に、「実質的にからなる」は、クレームの基本的及び新規の特徴に実質的に影響を及ぼさない材料又はステップを排除しない。本明細書における各場合においては、「備える」、「実質的にからなる」、及び「から構成される」という用語のいずれかを、他の２つの用語のいずれかと置換することが可能である。本明細書において例示的に説明される本発明は、本明細書において具体的に開示されない要素又は複数の要素、限定又は複数の限定を欠く場合に、適切に実施し得る。
[0316]必要以上の実験を行うことなく、具体的に例示されるもの以外の出発材料、生物学的材料、試薬、合成方法、浄化方法、解析方法、分析方法、及び生物学的方法を、本発明の実施において使用することが可能であることを、当業者は理解するであろう。任意のかかる材料及び方法の、全ての技術的に既知の機能的均等物は、本発明に含まれるように意図される。使用されている用語及び表現は、説明の用語として使用され、限定の用語としては使用されず、かかる用語及び表現の使用においては、示され説明される特徴の任意の均等物及びその一部を排除することは意図されず、種々の修正形態が、特許請求される本発明の範囲内において可能であることが理解される。したがって、好ましい実施形態及び任意の特徴により本発明を具体的に開示したが、当業者は、本明細書に開示されるコンセプトの修正形態及び変形形態を利用することが可能であり、かかる修正形態及び変形形態は、添付の特許請求の範囲により規定されるような本発明の範囲内に含まれるものと見なされることを理解されたい。
発明の概念
［概念１］
伸張可能及び折畳み可能な電子デバイスを作製する方法であって、
ａ．第１のヤング率を有する受容基板を第２のヤング率を有する隔離層で被覆するステップであり、前記隔離層が受容表面を有し、前記第２のヤング率が前記第１のヤング率より小さい、ステップと、
ｂ．支持基板上にプリント可能な電子デバイスを設けるステップと、
ｃ．前記支持基板から前記隔離層の前記受容表面に前記プリント可能な電子デバイスを転写するステップと
を含み、前記隔離層が、前記転写された電子デバイスの少なくとも一部分を、加えられる歪みから隔離する、方法。
［概念２］
前記受容基板が、ポリマー、エラストマー、セラミック、金属、ガラス、半導体、無機ポリマー及び有機ポリマーからなる群より選択される材料を含む、概念１に記載の方法。
［概念３］
前記受容基板が、布地、ビニル、ラテックス、スパンデックス、皮、及び紙からなる群より選択される材料を含む、概念１に記載の方法。
［概念４］
前記隔離層が、前記歪みが加えられる隔離層を有さないデバイスと比較して少なくとも２０％以上の歪みの隔離を実現する、概念１に記載の方法。
［概念５］
前記第２のヤング率に対する前記第１のヤング率の比は１０以上である、概念１に記載の方法。
［概念６］
前記プリント可能な電子デバイスが電子デバイスの構成要素を備え、前記構成要素が複数の相互接続部を備える、概念１に記載の方法。
［概念７］
前記相互接続部の少なくとも一部分が、湾曲ジオメトリを有する、概念６に記載の方法。
［概念８］
前記隔離層がポリマーを含み、前記ポリマーが前記受容基板に少なくとも部分的に浸透する、概念１に記載の方法。
［概念９］
前記受容基板が繊維を含み、前記繊維の少なくとも一部分が前記隔離層に埋め込まれる、概念８に記載の方法。
［概念１０］
前記受容基板が、前記隔離層と前記受容基板との間の接触面積を増大させる表面テクスチャを有する、概念１に記載の方法。
［概念１１］
封入層内に前記転写された電子デバイスの少なくとも一部分を封入するステップをさらに含み、
前記封入層が、前記第２のヤング率以下のヤング率を有する、概念１に記載の方法。
［概念１２］
前記封入層が、不均一なヤング率を有する、概念１１に記載の方法。
［概念１３］
ａ．受容基板と、
ｂ．前記受容基板の１つの表面を少なくとも部分的に被覆する隔離層であって、前記受容基板のヤング率以下のヤング率を有する隔離層と、
ｃ．前記隔離層により少なくとも部分的に支持される電子デバイスと
を備え、前記隔離層は、前記電子デバイスが伸張される場合に又は折り畳まれる場合に、前記隔離層を有さない電子デバイスに比較して少なくとも２０％以上の歪みの隔離を実現することが可能である、伸張可能及び折畳み可能な電子デバイス。
［概念１４］
前記電子デバイスが、前記隔離層に結合される結合領域を備える、概念１３に記載の電子デバイス。
［概念１５］
前記電子デバイスが、隣合う結合領域同士を接続する複数の非結合領域を備え、前記複数の非結合領域が屈曲相互接続部を備える、概念１３に記載の電子デバイス。
［概念１６］
前記電子デバイスを少なくとも部分的に封入する封入層をさらに備え、前記封入層が、前記隔離層のヤング率以下のヤング率を有する、概念１３に記載の電子デバイス。
［概念１７］
前記封入層が、不均一質なヤング率を有する、概念１６に記載のデバイス。
［概念１８］
伸張可能及び折畳み可能な電子デバイスを作製する方法であって、
ａ．基板層と、機能層と、１つ又は複数のニュートラル機械面調節層とを備える多重層のデバイスを用意するステップであり、前記機能層が、前記基板層によって支持され、前記多重層の少なくとも１つの層が、空間的に不均一な特性を有し、前記空間的に不均一な特性により、前記機能層に対してコインシデントである又は近位に位置するニュートラル機械面が位置決めされる、ステップ
を含む、方法。
［概念１９］
ａ．前記デバイス中に１つ又は複数の可撓可能及び折畳み可能な領域を設け、前記デバイス中に１つ又は複数の剛性領域を設けるために、前記空間的に不均一な層中に空間的に不均一な特性のパターンを生成するステップ
をさらに含む、概念１８に記載の方法。
［概念２０］
前記不均一な特性が、
ａ．ヤング率、
ｂ．追加層の堆積、
ｃ．層厚、
ｄ．凹部フィーチャ、
ｅ．前記機能層中におけるデバイス構成要素の空間的パターニング、又は
ｆ．前記機能層中の電子構成要素のジオメトリ
の中の１つ又は複数から選択される、概念１８に記載の方法。
［概念２１］
前記空間的な不均一は、前記基板層、前記機能層及び前記１つ又は複数のニュートラル機械面調節層のいずれかを側方パターニングすることを含むステップにより実現される、概念１８に記載の方法。
［概念２２］
前記側方パターニングが、薄膜又は追加層を備える１つ又は複数のニュートラル機械面調節層を有する前記基板をパターニングすることにより実現される、概念２１に記載の方法。
［概念２３］
前記側方パターニングが、１つ又は複数の封入層を備える１つ又は複数のニュートラル機械面調節層を有する前記基板をパターニングすることにより実現される、概念２１に記載の方法。
［概念２４］
前記側方パターニングが、１つ又は複数の凹部フィーチャを有する前記基板をパターニングすることにより実現される、概念２１に記載の方法。
［概念２５］
前記１つ又は複数の凹部フィーチャが、エッチホールである、概念２４に記載の方法。
［概念２６］
前記基板層、前記機能層及び前記１つ又は複数のニュートラル機械面調節層のそれぞれが、ある厚さを有し、前記側方パターニングが、前記基板層又は前記１つ又は複数のニュートラル機械面調節層の厚さを選択的に変更することにより実現される、概念２１に記載の方法。
［概念２７］
前記側方パターニングが、前記基板層又は前記１つ又は複数のニュートラル機械面調節層の機械的特性を調節することにより実現され、前記機械的特性が、多孔度、架橋の度合い、及びヤング率からなる群より選択される、概念２１に記載の方法。
［概念２８］
前記１つ又は複数のニュートラル機械面調節層が、１つ又は複数の封入層である、概念１８に記載の方法。
［概念２９］
前記封入層が、側方方向において選択的に変化する厚さを有する、概念２８に記載の方法。
［概念３０］
前記機能層が、ポップアップ相互接続部を備える、概念１８に記載の方法。
［概念３１］
歪みにより誘起される破損に対して最もセンシティブである機能層に対してコインシデントである又は近位に位置するように、前記ニュートラル機械平面を位置決めするステップをさらに含む、概念１８に記載の方法。
［概念３２］
湾曲表面を有する電子デバイスを作製する方法であって、
ａ．基板層、機能層、及び１つ又は複数のニュートラル機械面調節層を備える多重層のデバイスを用意するステップであり、前記機能層が、基板層によって支持され、前記多重層の少なくとも１つの層が、空間的に不均一な特性を有し、前記空間的に不均一な特性により、機能層に対してコインシデントである又は近位に位置するニュートラル機械面が位置決めされる、ステップと、
ｂ．曲線表面を設けるステップと、
ｃ．前記多重層のデバイスにより前記曲線表面を共形ラッピングし、それにより湾曲表面を有する電子デバイスを作製するステップと
を含む、方法。
［概念３３］
折畳み可能な電子デバイスを作製する方法であって、
ａ．キャリア層表面を設けるステップと、
ｂ．犠牲層により前記キャリア層表面の少なくとも一部分を被覆するステップと、
ｃ．前記犠牲層に基板層を付着するステップであり、前記基板層が、前記電子デバイスの少なくとも１つの構成要素を支持する、ステップと、
ｄ．前記基板層を貫通する複数の犠牲層アクセス開口をパターニングするステップと、
ｅ．前記複数のアクセス開口を介して前記犠牲層に犠牲除去材料を案内することにより、前記キャリア層表面から前記基板層を除去し、それにより、折畳み可能な電子デバイスを得るステップと
を含む、方法。
［概念３４］
表面上に電子デバイスのアレイをパターニングする方法であって、
ａ．支持基板表面上に機能層を設けるステップであり、前記機能層が、電子デバイスのアレイを備える、ステップと、
ｂ．前記機能層に１つ又は複数のアクセス開口をエッチングするステップと、
ｃ．前記機能層及び前記アクセス開口に対してポリマー材料を鋳込むステップであり、前記アクセス開口の前記鋳込まれたポリマーが、前記支持基板表面からの前記アレイの高度に忠実な引き上げを容易にするアンカを生成する、ステップと、
ｄ．前記ポリマー材料にエラストマースタンプを接触させるステップと、
ｅ．前記支持基板から離れる方向に前記エラストマースタンプを除去して、前記基板から前記ポリマー材料を除去し、それにより、前記支持基板から前記ポリマー材料に固定された前記アレイを除去するステップと
を含む、方法。
［概念３５］
湾曲表面に平坦な電子デバイスをプリントするための方法であって、
ａ．実質的に平坦な基板表面にデバイスを設けるステップと、
ｂ．曲線ジオメトリを有するエラストマースタンプを用意するステップと、
ｃ．前記エラストマースタンプを変形させるステップであり、前記変形により、実質的にフラットなスタンプ表面が得られる、ステップと、
ｄ．前記基板表面上の前記デバイスに前記実質的にフラットなスタンプ表面を接触させるステップと、
ｅ．前記基板から離れる方向に前記エラストマースタンプを引き上げることにより前記基板表面から前記デバイスを除去し、それにより、前記基板表面から前記実質的にフラットなスタンプ表面に前記構成要素を転写するステップと、
ｆ．前記エラストマースタンプを弛緩させ、それにより、前記実質的にフラットなスタンプ表面を、湾曲ジオメトリを有する表面に変形させるステップと
を含む、方法。
［概念３６］
前記基板表面上の前記デバイスが、第１の剛性デバイスアイランドに接続される１つの端部と、第２の剛性デバイスアイランドに接続される第２の端部とを有する、圧縮可能な相互接続部を備える、概念３５に記載の方法。
［概念３７］
前記相互接続部が、前記エラストマースタンプ表面全体にわたって空間的に変化するジオメトリを有する、概念３６に記載の方法。
［概念３８］
変形させる前記ステップが、
ａ．前記曲線スタンプに側方力を加え、それにより、前記スタンプを実質的にフラットにするサブステップ
を含む、概念３５に記載の方法。
［概念３９］
曲線ジオメトリを有する前記エラストマースタンプが、
ａ．湾曲表面を有する受容基板を用意するステップと、
ｂ．前記受容基板湾曲表面に対して前記エラストマースタンプを鋳込み、それにより、曲線ジオメトリを有する前記スタンプを得るステップと
により用意される、概念３５に記載の方法。
［概念４０］
曲線状のエラストマースタンプに力を加えて、前記スタンプを実質的にフラットにするためのデバイスであって、
ａ．前記エラストマースタンプを固定可能に受容するためのホルダと、
ｂ．固定可能に受容されたエラストマースタンプに対する力を生成するために、前記ホルダに作動的に連結される力生成器であり、前記力が、前記曲線状のエラストマースタンプを実質的にフラットにすることが可能である、力生成器と
を備える、デバイス。
［概念４１］
ａ．エラストマーである支持層と、
ｂ．前記支持層により支持される機能層と、
ｃ．１つ又は複数のニュートラル機械面調節層と
を備え、前記支持層、前記機能層及び前記１つ又は複数のニュートラル機械面調節層の少なくとも１つ又は複数のいずれかの層が、空間的に不均一な特性を有し、これにより、前記機能層に対してコインシデントである又は近位に位置するニュートラル機械面が生成される、伸張可能及び折畳み可能な電子デバイス。
［概念４２］
前記不均一層特性が、１つ又は複数の機械的に剛性のアイランド領域間に散在された１つ又は複数の可撓可能な又は弾性のデバイス領域をもたらす、概念４１に記載の電子デバイス。
［概念４３］
前記機能層が、ナノリボンのアレイを備える、概念４１に記載の電子デバイス。
［概念４４］
前記ナノリボンは、バックリングされ、第１の剛性アイランド領域に接続される第１の端部と、第２の剛性アイランド領域に接続される第２の領域とを有する、概念４３に記載の電子デバイス。

Claims (33)

  1. 電子デバイスであって、
    基板と、
    前記基板によって支持されたデバイスアイランドのアレイと、
    第１のデバイスアイランドに電気的に接続された第１の端部および第２のデバイスアイランドに電気的に接続された第２の端部を有する蛇行状電気的相互接続部であり、隣接するデバイスアイランドが、該蛇行状電気的相互接続部の一つ又は複数によって電気的に相互接続されている、蛇行状電気的相互接続部と、
    前記蛇行状電気的相互接続部および前記基板の上に配置され、前記蛇行状電気的相互接続部を埋めこむ封入層と、
    を備える、電子デバイス。
  2. 隣接するデバイスアイランドが、複数の蛇行状相互接続部によって電気的に相互接続されている、請求項１に記載の電子デバイス。
  3. 前記蛇行状電気的相互接続部が、前記基板の基板表面に対して非共面である、請求項１に記載の電子デバイス。
  4. 前記蛇行状電気的相互接続部が、前記基板の基板表面に対して共面である、請求項１に記載の電子デバイス。
  5. 共面である前記蛇行状電気的相互接続部が、前記基板に結合されており、加えられる力のもとで前記基板表面との共面整列を維持する、請求項４に記載の電子デバイス。
  6. 前記第１のデバイスアイランド及び前記第２のデバイスアイランドを電気的に接続する第２の蛇行状電気的相互接続部を備える、請求項１に記載の電子デバイス。
  7. 前記蛇行状電気的相互接続部が、前記第１の端部と前記第２の端部との間に少なくとも三つの別個の湾曲した部分を有する、請求項１に記載の電子デバイス。
  8. 少なくとも一つの別個の他の湾曲した部分に対して反対に配置されている別個の湾曲した部分を備える、請求項７に記載の電子デバイス。
  9. 少なくとも一つの別個の湾曲した部分が、弛緩した状態の電子デバイスにおいて少なくとも一つの他の別個の湾曲した部分と物理的に接触している、請求項７に記載の電子デバイス。
  10. 前記蛇行状電気的相互接続部が面内の振幅及び波長を有しており、前記面内の振幅が前記波長より大きい、請求項１に記載の電子デバイス。
  11. 前記蛇行状電気的相互接続部は、前記基板からの分離距離の変化、前記蛇行状電気的相互接続部の形状の変化又は両方によって、加えられる歪みを許容する、請求項１に記載の電子デバイス。
  12. 最大で７０％の加えられる歪みについて、前記蛇行状電気的相互接続部におけるピーク歪みが０．２％以下である、請求項１に記載の電子デバイス。
  13. 前記蛇行状電気的相互接続部におけるピーク歪みが、前記電子デバイスに加えられる歪みの０．５％より小さい、請求項１に記載の電子デバイス。
  14. 電子デバイスの伸張、圧縮又は屈曲時に、前記蛇行状電気的相互接続部の少なくとも一部分が非共面ジオメトリをとる、請求項１に記載の電子デバイス。
  15. 前記非共面ジオメトリは、前記基板からの少なくとも部分的なリフトオフ又は前記蛇行状電気的相互接続部の変形に対応する、請求項１４に記載の電子デバイス。
  16. 前記蛇行状電気的相互接続部が、電子デバイスの性能に影響を与えずに５ｍｍまでの電子デバイス屈曲半径を許容する、請求項１に記載の電子デバイス。
  17. 前記蛇行状電気的相互接続部が、コイル状またはねじられた形状である、請求項１に記載の電子デバイス。
  18. 前記蛇行状電気的相互接続部が前記基板に結合されておらず、前記蛇行状電気的相互接続部が、前記基板に対する前記蛇行状電気的相互接続部の一部分の移動によって、加えられる力を許容する、請求項１に記載の電子デバイス。
  19. 前記電子デバイスが、少なくとも１０００サイクルの伸張に対して安定的である電気的特性を有する、請求項１に記載の電子デバイス。
  20. 前記第１のデバイスアイランドに電気的に接続された第２の蛇行状電気的相互接続部を備えており、該第２の蛇行状電気的相互接続部が、前記蛇行状電気的相互接続部に対して異なる側方方向に延び、前記第１のデバイスアイランド及び前記第２のデバイスアイランドと整列しない第３のデバイスアイランドに前記第１のデバイスアイランドを電気的に接続する、第２の蛇行状電気的相互接続部を備える、請求項１に記載の電子デバイス。
  21. 前記アレイのデバイスアイランドが、前記蛇行状電気的相互接続部によって、複数の隣接するデバイスアイランドに電気的に接続されている、請求項２０に記載の電子デバイス。
  22. ０．２％以下である前記蛇行状電気的相互接続部におけるピーク歪みにより、最大で７０％のデバイス伸張歪みを許容する、請求項１に記載の電子デバイス。
  23. 前記封入層が、硬質ポリマー層によって覆われた液体を含む、請求項２２に記載の電子デバイス。
  24. 前記液体が液体ポリマーを含む、請求項２３に記載の電子デバイス。
  25. 前記液体ポリマーがプリポリマーＰＤＭＳを含み、前記硬質ポリマー層がＰＤＭＳを含む、請求項２４に記載の電子デバイス。
  26. 前記デバイスアイランドが前記基板に結合されている、請求項１に記載の電子デバイス。
  27. 前記第１の端部と前記第２の端部との間の前記蛇行状電気的相互接続部の領域が前記基板に結合されていない、請求項２６に記載の電子デバイス。
  28. 前記蛇行状電気的相互接続部は、前記基板と物理的に接触していない屈曲領域を含む、請求項１に記載の電子デバイス。
  29. 前記蛇行状電気的相互接続部の少なくとも一部分が前記基板に結合されている、請求項１に記載の電子デバイス。
  30. 前記第１の端部が前記第１のデバイスアイランドに結合されており、前記第２の端部が前記第２のデバイスアイランドに結合されている、請求項１に記載の電子デバイス。
  31. 前記第１の端部と前記第２の端部との間の前記蛇行状電気的相互接続部の中央部分が前記基板から分離されている、請求項１に記載の電子デバイス。
  32. 前記蛇行状電気的相互接続部のアレイが、前記基板から物理的に分離されている部分を有する、請求項３１に記載の電子デバイス。
  33. 基板によって支持されたデバイスアイランドのアレイと、
    蛇行状電気的相互接続部のアレイであって、各蛇行状電気的相互接続部が、デバイスアイランドに電気的に接続された第１の端部と、前記デバイスアイランドに隣接する異なるデバイスアイランドに電気的に接続された第２の端部とを含み、蛇行状電気的相互接続部の該アレイが互いに直交する２つの整列方向を形成する、蛇行状電気的相互接続部のアレイと、
    前記蛇行状電気的相互接続部および前記基板の上に配置され、前記蛇行状電気的相互接続部を埋めこむ封入層と、
    を備える、電子デバイス。
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