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JP6559444B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、またはそれらの製造方法に関する。特に、本発明の一態様は、電界効果トランジスタを有する半導体装置に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、入出力装置、および電子機器は、半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、チャネルが形成される酸化物半導体膜の下地絶縁膜として、加熱により酸素を放出する絶縁膜を用いる半導体装置が開示されている（例えば、特許文献１参照）。
特開２０１２−９８３６号公報
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜のチャネル領域に含まれる酸素欠損は、トランジスタの電気特性の不良に繋がる。例えば、酸化物半導体膜のチャネル領域に酸素欠損が含まれているトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。これは、チャネル領域に含まれる酸素欠損に起因して電荷が生じてしまい、低抵抗化するためである。
また、酸化物半導体膜のチャネル領域に酸素欠損が含まれると、経時変化や光ゲートＢＴ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験により、トランジスタの電気特性、代表的にはしきい値電圧が変動してしまうという問題がある。
上記問題に鑑み、本発明の一態様は、電気特性の変動が抑制されると共に、信頼性が向上した半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、消費電力が低減された半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置の作製方法を提供することを課題の一とする。または、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることを課題の一とする。または、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体膜上に絶縁膜を形成し、絶縁膜上に緩衝膜を形成し、緩衝膜及び絶縁膜に酸素を添加し、酸素が添加された緩衝膜上に導電膜を形成し、導電膜をマスクとして、酸化物半導体膜に不純物元素を添加する半導体装置の作製方法である。
なお、酸化物半導体膜に不純物元素を添加した後、酸化物半導体膜と重なる水素を有する絶縁膜を形成してもよい。
または、酸素が添加された絶縁膜及び酸素が添加された緩衝膜をエッチングして、酸化物半導体膜の一部を露出させた後、導電膜をマスクとして、酸化物半導体膜に不純物元素を添加し、酸化物半導体膜と重なる水素を有する絶縁膜を形成してもよい。
本発明の一態様は、酸化物半導体膜上に絶縁膜を形成し、酸化物半導体膜と重なる端部を有する緩衝膜を絶縁膜上に形成し、緩衝膜及び絶縁膜に酸素を添加し、酸素が添加された緩衝膜上に導電膜を形成し、導電膜をマスクとして、酸化物半導体膜に不純物元素を添加する半導体装置の作製方法である。
なお、酸化物半導体膜に不純物元素を添加した後、酸化物半導体膜と重なる水素を有する絶縁膜を形成してもよい。
または、酸素が添加された絶縁膜をエッチングして、酸化物半導体膜の一部を露出させた後、導電膜をマスクとして、酸化物半導体膜に不純物元素を添加し、酸化物半導体膜と重なる水素を有する絶縁膜を形成してもよい。
または、緩衝膜及び絶縁膜に酸素を添加した後、加熱処理を行ってもよい。
なお、酸素が添加された緩衝膜が絶縁体の場合、導電膜はゲート電極として機能する。または、酸素が添加された緩衝膜が半導体の場合、導電膜及び酸素が添加された緩衝膜はゲート電極として機能する。
また、緩衝膜が、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、及びモリブデンの一以上を有してもよい。
なお、不純物元素は、水素、ホウ素、窒素、フッ素、アルミニウム、リン、および希ガスの一以上である。または、不純物元素は、ホウ素、窒素、フッ素、アルミニウム、リン、および希ガスの一以上と、水素とである。
また、酸化物半導体膜は、水素を有する絶縁膜と接する領域を有する。水素を有する絶縁膜の代表例としては、窒化物絶縁膜があり、窒化物絶縁膜の代表例としては、窒化シリコン膜がある。
また、ゲート電極は、酸化物半導体膜と同じ金属元素を有してもよい。その場合、ゲート電極は、導電性を有する酸化物半導体膜で形成される。
本発明の一態様により、電気特性の変動が抑制されると共に、信頼性が向上した半導体装置を作製することができる。または、本発明の一態様により、消費電力が低減された半導体装置を作製することができる。または、本発明の一態様により、新規な半導体装置の作製方法を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 半導体装置の作製工程の一形態を説明する断面図。 計算モデルを説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 初期状態と最終状態を説明する図。 活性化障壁を説明する図。 ＶｏＨの遷移レベルを説明する図。 抵抗率の温度依存性を説明する図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 本発明の一形態に係るトランジスタの構造およびバンド構造を説明する図。 半導体装置の一形態を説明する断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 実施の形態に係る入出力装置の構成を説明する投影図。 実施の形態に係る入出力装置の構成を説明する断面図。 実施の形態に係る検知回路１９および変換器ＣＯＮＶの構成および駆動方法を説明する図。 電子機器を説明する図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、半導体装置および半導体装置の作製方法の一形態を、図１乃至図４を用いて説明する。
＜半導体装置の構成＞
図１（Ａ）乃至図１（Ｄ）に、半導体装置に含まれるトランジスタの一例として、トップゲート・セルフアライン構造のトランジスタの断面図を示す。
図１（Ａ）に示すトランジスタは、酸化物半導体膜５５と、酸化物半導体膜５５に接する絶縁膜５７と、絶縁膜５７上の緩衝膜６０と、緩衝膜６０と接し且つ酸化物半導体膜５５と重畳する導電膜６１と、を有する。
酸化物半導体膜５５は、第１の領域５５ａおよび該第１の領域５５ａを挟む第２の領域５５ｂ、５５ｃを有する。第１の領域５５ａは、チャネル領域としての機能を有する。第２の領域５５ｂ、５５ｃは、ソース領域およびドレイン領域の機能を有する。なお、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと比較して抵抗率が低いため、低抵抗領域ということもできる。
また、トランジスタにおける酸化物半導体膜５５は、基板５１上の絶縁膜５３上に形成される。また、酸化物半導体膜５５における第２の領域５５ｂ、５５ｃに接して、水素を有する絶縁膜６５が設けられてもよい。
また、水素を有する絶縁膜６５に接して、絶縁膜６７が設けられてもよい。また、水素を有する絶縁膜６５および絶縁膜６７の開口部において、酸化物半導体膜５５における第２の領域５５ｂ、５５ｃと接する一対の導電膜６８、６９が、設けられてもよい。また、絶縁膜６７、一対の導電膜６８、６９上に、絶縁膜７９が設けられてもよい。
酸化物半導体膜５５において、第１の領域５５ａは、第２の領域５５ｂ、５５ｃと比較して、酸素欠損が少ないことを特徴とする。
トランジスタのチャネル領域において、酸素欠損が形成されると、酸素欠損に起因してキャリアである電子が生じ、ノーマリーオン特性になりやすい。酸化物半導体膜５５において第１の領域５５ａはチャネル領域としての機能を有するため、第１の領域５５ａの酸素欠損を減らすことが、安定したトランジスタ特性を得る上でも重要となる。
本実施の形態のトランジスタの作製方法においては、絶縁膜（図１に示す絶縁膜５７となる絶縁膜）上に緩衝膜（図１に示す緩衝膜６０となる膜）を形成し、緩衝膜を介して絶縁膜に過剰な酸素を添加する。緩衝膜は、酸素の添加工程において、酸素の脱離を抑制すると共に、絶縁膜へのダメージを低減する。この結果、絶縁膜に過剰な酸素が添加される。また、加熱処理によって、絶縁膜に含まれる過剰な酸素を酸化物半導体膜（図１に示す酸化物半導体膜５５となる酸化物半導体膜）に移動させる。この結果、酸化物半導体膜の酸素欠損を低減することができる。上記過剰な酸素を導入する方法としては、例えば、イオン注入法、イオンドーピング法、プラズマ処理等を用いることができる。
なお、緩衝膜を絶縁膜上に形成せず、過剰な酸素を絶縁膜に直接導入すると、絶縁膜の表面が数ｎｍ程度エッチングされてしまう。絶縁膜の表面には添加された酸素が含まれるため、該エッチングにより、添加された酸素の一部が放出されてしまう。この結果、酸化物半導体膜の酸素欠損を低減するのに十分な量の酸素が、絶縁膜に添加されない。しかしながら、絶縁膜上に緩衝膜を設けて、絶縁膜に酸素を添加することで、緩衝膜が、絶縁膜の表面のエッチングを防ぐことが可能である。この結果、酸化物半導体膜の酸素欠損を低減するのに十分な酸素を絶縁膜に添加することができる。
また、緩衝膜を介して絶縁膜に酸素を添加するため、絶縁膜に与えるダメージを軽減しつつ、絶縁膜に過剰な酸素を添加することができる。したがって、緩衝膜を介して絶縁膜に過剰な酸素を導入することで、緩衝膜は、絶縁膜の緩衝材としての機能を有する。
緩衝膜６０は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、及びモリブデンの一以上を有する。例えば、上述した金属元素を有する金属酸化物、または上述した金属元素を有する金属酸化窒化物等を用いて形成する。
また、緩衝膜６０は、金属元素の種類によって、絶縁体または半導体の特性を有する。緩衝膜６０が絶縁体で形成される場合、即ち、緩衝膜６０が絶縁膜の場合、絶縁膜５７及び緩衝膜６０がゲート絶縁膜としての機能を有し、導電膜６１はゲート電極としての機能を有する。または、緩衝膜６０が半導体で形成される場合、即ち、緩衝膜６０が半導体膜の場合、絶縁膜５７がゲート絶縁膜としての機能を有し、緩衝膜６０及び導電膜６１がゲート電極としての機能を有する。
酸化物半導体膜５５において、第２の領域５５ｂ、５５ｃは、不純物元素を有する領域を有する。
また、酸化物半導体膜の原料ガスに不純物元素が含まれる場合、第１の領域５５ａおよび第２の領域５５ｂ、５５ｃは、不純物元素を有する。この場合、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと不純物元素の濃度が異なる領域を有する。代表的には、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと比較して不純物元素の濃度が高い領域を有する。例えば、スパッタリングガスとして希ガスを用いたスパッタリング法により酸化物半導体膜５５が形成される場合、酸化物半導体膜５５に希ガスが含まれる。一方、酸素欠損を形成するために、第２の領域５５ｂ、５５ｃに意図的に希ガスを添加することで、第２の領域５５ｂ、５５ｃにおいて、希ガスの濃度が高い領域が形成される。これらの結果、第２の領域５５ｂ、５５ｃにおいて、第１の領域５５ａと比較して希ガスの濃度が高い領域が形成される。なお、第２の領域５５ｂ、５５ｃにおいて、第１の領域５５ａと異なる不純物元素が添加されていてもよい。
不純物元素の代表例としては、希ガス、水素、ホウ素、窒素、フッ素、アルミニウム、およびリンの一以上がある。希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトンおよびキセノンがある。
不純物元素として、ホウ素、窒素、フッ素、アルミニウム、またはリンが第２の領域５５ｂ、５５ｃに含まれる場合、第１の領域５５ａと比較して、第２の領域５５ｂ、５５ｃの方が、不純物元素の濃度が高い。
また、酸化物半導体膜５５において、第２の領域５５ｂ、５５ｃは、希ガス、ホウ素、窒素、フッ素、アルミニウム、およびリンの一以上と、水素とを有する。さらに、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと水素の濃度が異なる領域を有する。具体的には、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと比較して、水素の濃度が高い領域を有する。これは、酸化物半導体膜５５が水素を有する絶縁膜６５と接することで、もしくは絶縁膜５７を介して、絶縁膜６５に含まれる水素が酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃに拡散するためである。
第２の領域５５ｂ、５５ｃの二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。なお、第１の領域５５ａの二次イオン質量分析法により得られる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下である。
第１の領域５５ａの水素濃度を上記範囲とすることで、第１の領域５５ａにおけるキャリアである電子の生成を抑制することが可能であり、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
不純物元素の添加により酸素欠損が形成された酸化物半導体膜に水素が含まれると、酸素欠損サイトに水素が入り伝導帯近傍にドナー準位が形成される。この結果、酸化物半導体膜は、導電性が高くなり、導電体化する。導電体化された酸化物半導体膜を酸化物導電体膜ということができる。即ち、酸化物半導体膜５５において、第１の領域５５ａは、酸化物半導体で形成され、第２の領域５５ｂ、５５ｃは酸化物導電体で形成されるといえる。酸化物半導体膜５５において、第２の領域５５ｂ、５５ｃは、第１の領域５５ａと比較して水素濃度が高く、且つ不純物元素の添加による酸素欠損量が多い。代表的には、第２の領域５５ｂ、５５ｃの抵抗率は、１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満、さらに好ましくは、抵抗率が１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であることが好ましい。
なお、一般に、酸化物半導体は、エネルギーギャップが大きいため、可視光に対して透光性を有する。一方、酸化物導電体は、伝導帯近傍にドナー準位を有する酸化物半導体である。したがって、該ドナー準位による吸収の影響は小さく、可視光に対して酸化物半導体と同程度の透光性を有する。
なお、緩衝膜６０が絶縁膜で形成される場合、図１（Ａ）に示すトランジスタは、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、導電膜６１の端部と略一致してもよい。この場合、チャネル長は、第２の領域５５ｂと、第２の領域５５ｃとの間の距離となる。
または、緩衝膜６０が絶縁膜で形成される場合、図１（Ｂ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１の一部と重なる領域を有してもよい。該領域をオーバーラップ領域Ｌｏｖということができる。なお、オーバーラップ領域Ｌｏｖの長さは、チャネル長Ｌの２０％未満、または１０％未満、または５％未満、または２％未満であることが好ましい。この場合、チャネル長は、第２の領域５５ｂと、第２の領域５５ｃとの間の距離となる。
または、緩衝膜６０が絶縁膜で形成される場合、図１（Ｃ）に示すトランジスタのように、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの間に、第３の領域５５ｄ、５５ｅを有してもよい。なお、第３の領域５５ｄ、５５ｅは、第２の領域５５ｂ、５５ｃより、不純物元素濃度が低く、抵抗率が高く、電界緩和領域として機能する。この場合、チャネル長は、第３の領域５５ｄと、第３の領域５５ｅとの間の距離となる。
または、緩衝膜６０が絶縁膜で形成される場合、図１（Ｄ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１と重ならなくともよい。即ち、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、導電膜６１より外側に位置してもよい。第１の領域５５ａにおいて、導電膜６１と重ならない領域をオフセット領域Ｌｏｆｆということができる。この場合、チャネル長は、第１の領域５５ａであって、且つ導電膜６１と重なる領域の幅となる。なお、オフセット領域Ｌｏｆｆの長さは、チャネル長の２０％未満、または１０％未満、または５％未満、または２％未満であることが好ましい。
なお、図１（Ａ）乃至図１（Ｄ）に示すトランジスタにおいて、緩衝膜６０が半導体膜で形成される場合、緩衝膜６０及び導電膜６１がゲート電極として機能する。
このため、緩衝膜６０が半導体膜で形成される場合、図１（Ａ）において、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、緩衝膜６０の端部と略一致してもよい。
また、緩衝膜６０が半導体膜で形成される場合、図１（Ｂ）において、オーバーラップ領域Ｌｏｖは、第２の領域５５ｂ、５５ｃにおいて、少なくとも緩衝膜６０と重なる領域である。
また、緩衝膜６０が半導体膜で形成される場合、図１（Ｄ）において、チャネル長は、第１の領域５５ａであって、且つ緩衝膜６０と重なる領域の幅となる。
以下に、図１に示す構成の詳細について説明する。
基板５１としては、様々な基板を用いることができ、特定のものに限定されることはない。基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
また、基板５１として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板５１とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板５１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
絶縁膜５３は、酸素を有する絶縁膜または窒素を有する絶縁膜を、単層または積層して形成することができる。酸素を有する絶縁膜の代表例としては、酸化物絶縁膜がある。また、窒素を有する絶縁膜の代表例としては、窒化物絶縁膜がある。なお、酸化物半導体膜５５との界面特性を向上させるため、絶縁膜５３において少なくとも酸化物半導体膜５５と接する領域は、酸素を有する絶縁膜で形成されることが好ましい。また、絶縁膜５３として、加熱処理により酸素を放出する機能を有する酸化物絶縁膜を用いることで、該加熱処理によって、絶縁膜５３が有する酸素を、酸化物半導体膜５５に移動させることが可能であるため好ましい。
絶縁膜５３として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、積層または単層で設けることができる。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指し、好ましくは窒素が５５乃至６５原子％、酸素が１乃至２０原子％、シリコンが２５乃至３５原子％、水素が０．１乃至１０原子％の濃度範囲で含まれるものをいう。
酸化物半導体膜５５は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、またはＮｄ）等の金属酸化物で形成される。
なお、酸化物半導体膜５５がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、Ｉｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜５５は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。
酸化物半導体膜５５の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜５５がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、またはＮｄ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎの原子数がＭの原子数以上、且つＺｎの原子数がＭの原子数以上であることを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等が好ましい。なお、成膜される酸化物半導体膜５５の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
また、酸化物半導体膜５５において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜５５において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜５５におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜５５において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜５５のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、酸化物半導体膜５５に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜５５の第１の領域５５ａにおいて、窒素はできる限り低減されていることが好ましい。例えば、二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
酸化物半導体膜５５の第１の領域５５ａの不純物を低減することで、酸化物半導体膜５５の第１の領域５５ａのキャリア密度を低減することができる。このため、酸化物半導体膜５５の第１の領域５５ａは、キャリア密度が８×１０１１／ｃｍ３未満であること、好ましくは１×１０１１／ｃｍ３未満であること、さらに好ましくは、１×１０１０／ｃｍ３未満１×１０−９／ｃｍ３以上であることが好ましい。
酸化物半導体膜５５の第１の領域５５ａとして、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜５５の第１の領域５５ａにチャネル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）になりやすい。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの半導体素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜５５の第１の領域５５ａにチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
また、酸化物半導体膜５５は、例えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
なお、酸化物半導体膜５５が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。
絶縁膜５７は、酸素を有する絶縁膜または窒素を有する絶縁膜を、単層または積層して形成することが好ましい。代表的には、酸素を有する絶縁膜として酸化物絶縁膜を用いることが可能であり、窒素を有する絶縁膜として窒化物絶縁膜を用いることが可能である。なお、酸化物半導体膜５５との界面特性を向上させるため、絶縁膜５７において少なくとも酸化物半導体膜５５と接する領域は酸素を有する絶縁膜で形成することが好ましく、代表的には酸化物絶縁膜で形成することが好ましい。
酸化物絶縁膜として、例えば酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いることができる。また、窒化物絶縁膜として、窒化酸化シリコン、窒化シリコンなどを用いることができる。
また、絶縁膜５７として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜５５における第１の領域５５ａからの酸素の外部への拡散と、外部から酸化物半導体膜５５における第１の領域５５ａへの水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて形成することができる。
また、絶縁膜５７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
導電膜６１は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、導電膜６１は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電膜６１は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを含むインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
また、図２に示すように、導電膜６１は、積層構造であり、緩衝膜６０と接する導電膜６１ａ、および導電膜６１ａに接する導電膜６１ｂを有してもよい。また、導電膜６１ａの端部は、導電膜６１ｂの端部より外側に位置してもよい。即ち、導電膜６１ａが、導電膜６１ｂから迫り出した形状を有してもよい。
水素を有する絶縁膜６５は、窒化物絶縁膜を用いて形成することが好ましい。窒化物絶縁膜として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。絶縁膜６５に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であると、酸化物半導体膜に水素を拡散させることが可能であるため、好ましい。
一対の導電膜６８、６９は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、鉄、コバルト、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む銅膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、マンガンを含む銅膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
絶縁膜６７、７９は、絶縁膜５３または絶縁膜５７の材料を適宜用いることができる。
なお、一対の導電膜６８、６９が銅を含む場合、絶縁膜７９は、窒素を有する絶縁膜を用いて形成することで、銅の拡散を防ぐことが可能であり好ましい。窒素を有する絶縁膜の代表例としては、窒化物絶縁膜がある。窒化物絶縁膜は、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することができる。
＜半導体装置の作製方法＞
次に、図１（Ａ）に示すトランジスタの作製方法について、図３および図４を用いて説明する。
トランジスタを構成する膜（絶縁膜、酸化物半導体膜、金属酸化物膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法を用いて形成することができる。あるいは、塗布法や印刷法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、ＭＯＣＶＤ（有機金属化学堆積：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（原子層成膜：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使ってもよい。また、ロードロック室を備えたマルチチャンバー方式の成膜装置を用いて各膜を大気に触れさせることなく連続して積層することで、各膜の界面における不純物量を低減できるため好ましい。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行う。例えば、それぞれのスイッチングバルブ（高速バルブともよぶ。）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。
このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
図３（Ａ）に示すように、基板５１上に、絶縁膜５３および酸化物半導体膜５４を形成する。次に、酸化物半導体膜５４上に絶縁膜５６を形成し、絶縁膜５６上に緩衝膜５８を形成する。次に、緩衝膜５８を介して、絶縁膜５６に、酸素６２を添加する。
絶縁膜５３は、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、基板５１上に絶縁膜を形成した後、該絶縁膜に酸素を添加して、絶縁膜５３を形成することができる。絶縁膜に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。
酸化物半導体膜５４の形成方法について以下に説明する。絶縁膜５３上にスパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法、熱ＣＶＤ法等により酸化物半導体膜を形成する。次に、酸化物半導体膜上にリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図３（Ａ）に示すように、酸化物半導体膜５４を形成することができる。この後、マスクを除去する。
また、酸化物半導体膜５４として印刷法を用いることで、素子分離された酸化物半導体膜５４を直接形成することができる。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガスおよび酸素の混合ガスを適宜用いる。なお、希ガスおよび酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成することができる。
また、後述するＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を抑制することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気および酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分以上２４時間以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜することで、さらには酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜において、水素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングしたＨ２Ｏガスを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスにかえて、Ｚｎ（Ｃ２Ｈ５）２ガスを用いてもよい。
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングする。次に、マスクを除去した後、窒素および酸素を含む混合ガス雰囲気で加熱処理を行うことで、酸化物半導体膜５４を形成する。
なお、加熱処理は、３５０℃より高く６５０℃以下、好ましくは４５０℃以上６００℃以下で行うことで、後述するＣＡＡＣ化率が、６０％以上１００％未満、好ましくは８０％以上１００％未満、より好ましくは９０％以上１００％未満、さらに好ましくは９５％以上９８％以下である酸化物半導体膜を得ることができる。また、水素、水等の含有量が低減された酸化物半導体膜を得ることが可能である。すなわち、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を形成することができる。
絶縁膜５６は、のちの工程によりゲート絶縁膜となる絶縁膜である。絶縁膜５６は、スパッタリング法、ＣＶＤ法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等で形成する。
絶縁膜５６として酸化シリコン膜または酸化窒化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁膜５６として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ法を用いて形成することができる。
また、絶縁膜５６として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
また、絶縁膜５６として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウムＴＭＡなど）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。なお、ＡＬＤ法で形成することで、被覆率が高く、膜厚の薄い絶縁膜５６を形成することが可能である。
また、絶縁膜５６として、ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法を用いて、酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
ここでは、絶縁膜５６として、プラズマＣＶＤ法により酸化窒化シリコン膜を形成する。
緩衝膜５８は、インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデンの中から選ばれる少なくとも１以上を有する。例えば、上述した金属元素を有する合金、上述した金属元素を有する金属酸化物、上述した金属元素を有する金属窒化物、または上述した金属元素を有する金属窒化酸化物等の導電性を有する材料を用いて形成する。
緩衝膜５８としては、例えば、窒化タンタル膜、チタン膜、インジウム錫酸化物（以下ＩＴＯともいう）膜、アルミニウム膜、酸化物半導体膜（例えば、ＩＧＺＯ膜（Ｉｎ：Ｇａ：Ｚｎ＝１：４：５（原子数比））等）を用いることができる。
緩衝膜５８の厚さは、１ｎｍ以上２０ｎｍ以下、または２ｎｍ以上１０ｎｍ以下とすることができる。緩衝膜５８の厚さを上記範囲とすることで、緩衝膜５８と共に、絶縁膜５６により多くの酸素を添加することができる。
また、緩衝膜５８の物性が、半導体または導電体の場合、イオンドーピング法、イオン注入法、プラズマ処理法等において、イオン化された酸素が緩衝膜５８に引きよせられやすい。このため、半導体または導電体を用いて形成された緩衝膜５８を用いることで、緩衝膜５８を介して絶縁膜５６により多くの酸素を添加することが可能であり、好ましい。
本実施の形態では、緩衝膜５８としては、スパッタリング装置を用いて、厚さ５ｎｍの窒化タンタル膜を形成する。
緩衝膜５８を介して絶縁膜５６に酸素６２を添加する方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。該プラズマ処理としては、例えば、ドライエッチング装置またはアッシング装置を用いて、平行平板のカソード側に基板を設置し、基板側にバイアスが印加されるようにＲＦ電力を供給すればよい。基板側にバイアスを印加することによって、酸素６２を絶縁膜５６に効率よく導入することができるため好適である。絶縁膜５６上に緩衝膜５８を設けることで、酸素６２を添加する際に、絶縁膜５６に与えられるダメージを緩和することができる。また、緩衝膜５８が絶縁膜５６から酸素が脱離することを抑制する保護膜として機能する。このため、絶縁膜５６により多くの酸素を添加することができる。または、絶縁膜５６と、緩衝膜５８との界面近傍に酸素を添加することができる。
また、プラズマ処理で酸素の導入を行う場合、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させることで、絶縁膜５６への酸素導入量を増加させることができる。
なお、緩衝膜５８に酸素が添加されることで形成された緩衝膜５９を図３（Ｂ）に示す。図３（Ａ）に示す緩衝膜５８は、酸素６２が添加されることにより、緩衝膜５８に含まれる金属元素の一部が酸化される場合がある。この場合、図３（Ｂ）に示す緩衝膜５９は、金属元素（インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデン）を有する金属酸化物、または上述した金属元素を有する金属酸化窒化物となる。なお、緩衝膜５９の物性は、絶縁体または半導体である。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。当該工程により、絶縁膜５６に含まれる酸素が酸化物半導体膜５４に移動し、酸化物半導体膜５４に含まれる酸素欠損量を低減することができる。なお、ここで加熱処理を行わず、のちに行われる加熱処理によって、絶縁膜５６に含まれる酸素を酸化物半導体膜５４に移動させてもよい。
次に、緩衝膜５９上に導電膜６１を形成する（図３（Ｃ）参照）。
導電膜６１の形成方法を以下に示す。はじめに、スパッタリング法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、熱ＣＶＤ法等により導電膜を形成し、導電膜上にリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、導電膜６１を形成する。この後、マスクを除去する。
なお、導電膜６１は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
また、ＡＬＤを利用する成膜装置により導電膜としてタングステン膜を成膜することができる。この場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
次に、図３（Ｄ）に示すように、導電膜６１をマスクとして絶縁膜５６及び緩衝膜５９をエッチングして、絶縁膜５７及び緩衝膜６０を形成する。
次に、図４（Ａ）に示すように、導電膜６１をマスクとして、酸化物半導体膜５４に不純物元素６３を添加する。この結果、酸化物半導体膜５４の露出部に不純物元素が添加される。不純物元素６３の添加によるダメージを受け、酸化物半導体膜５４には、欠陥、代表的には酸素欠損が形成される。なお、不純物元素によっては、酸化物半導体膜５４に酸素欠損を形成するが、酸化物半導体膜５４内には残存せず、放出される不純物元素もあるが、このような現象も含めて、ここでは、酸化物半導体膜に不純物元素を添加する、と表記して説明する。
不純物元素６３の添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、加速させた不純物元素イオンを酸化物半導体膜５４に衝突させ、酸化物半導体膜５４に酸素欠損を形成することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、マイクロ波を用いた高密度プラズマＣＶＤ装置等を用いることができる。また、プラズマ処理を行う場合は、平行平板のカソード側に基板を設置し、基板５１側にバイアスが印加されるように、ＲＦ電力を供給すればよい。該ＲＦ電力としては、例えば、電力密度を０．１Ｗ／ｃｍ２以上２Ｗ／ｃｍ２以下とすればよい。この結果、酸化物半導体膜５４へ不純物元素の添加量を増加させることが可能であり、酸化物半導体膜５４により多くの酸素欠損を形成できる。
なお、不純物元素６３の原料ガスとして、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２および希ガスの一以上を用いることができる。または、希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦおよびＨ２の一以上を用いることができる。希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦおよびＨ２の一以上を用いて酸化物半導体膜５４に添加することで、希ガスと、水素、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リンおよび塩素の一以上とを同時に酸化物半導体膜５４に添加することができる。
または、希ガスを酸化物半導体膜５４に添加した後、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦおよびＨ２の一以上を酸化物半導体膜５４に添加してもよい。
または、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦおよびＨ２の一以上を酸化物半導体膜５４に添加した後、希ガスを酸化物半導体膜５４に添加してもよい。
イオンドーピング法またはイオン注入法を用いる場合、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧１０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１４ｉｏｎｓ／ｃｍ２とすればよい。また、イオン注入法でリンイオンの添加を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１０１５ｉｏｎｓ／ｃｍ２とすればよい。
なお、不純物元素６３の代わりに、酸化物半導体膜５４に紫外線等を照射して、酸化物半導体膜５４に酸素欠損を形成してもよい。または、酸化物半導体膜５４にレーザ光を照射して、酸化物半導体膜５４に酸素欠損を形成してもよい。
なお、導電膜６１が露出した状態で不純物元素６３を添加すると、導電膜６１の一部が剥離し、絶縁膜５７の側面に付着してしまう場合がある。この結果、トランジスタのリーク電流が増大してしまう。このため、導電膜６１の上面をマスクで覆った状態で、酸化物半導体膜５４に不純物元素６３を添加することで、導電膜６１の一部が絶縁膜５７の側壁に付着することを防ぐことができる。
次に、図４（Ｂ）に示すように、酸化物半導体膜５４、絶縁膜５７、緩衝膜６０および導電膜６１上に、水素を有する絶縁膜６４を形成する。水素を有する絶縁膜６４の形成方法としては、スパッタリング法、ＣＶＤ法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法等がある。なお、水素を有する絶縁膜６４の成膜方法として、ＡＬＤ（原子層成膜）法を用いることで、段差被覆性に優れた水素を有する絶縁膜６４を形成することができる。
水素を有する絶縁膜６４には水素が含まれている。このため、酸化物半導体膜５４において不純物元素が添加された領域と、水素を有する絶縁膜６４とが接することで、絶縁膜６４に含まれる水素が、酸化物半導体膜５４において不純物元素が添加された領域に移動する。この結果、不純物元素が添加されない第１の領域５５ａと、不純物元素および水素を有する第２の領域５５ｂ、５５ｃとが形成される。また、第１の領域５５ａ及び第２の領域５５ｂ、５５ｃを有する酸化物半導体膜５５が形成される。なお、絶縁膜６４に含まれる水素は、絶縁膜５７の一部を介して酸化物半導体膜５５の一部に拡散する。この結果、第２の領域５５ｂ、５５ｃの一部は、絶縁膜５７と重なる場合がある。以上の工程により、導電膜６１の一部と重なる第２の領域５５ｂ、５５ｃを形成することができる。
また、第２の領域５５ｂ、５５ｃは、不純物元素の添加により生じた酸素欠損、および水素を有する。酸素欠損および水素の相互作用により、第２の領域５５ｂ、５５ｃは導電性が高くなる。すなわち、第２の領域５５ｂ、５５ｃは、低抵抗領域となる。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。当該工程により、第２の領域５５ｂ、５５ｃの導電性がさらに高まる。また、当該工程により、絶縁膜５７に含まれる酸素を酸化物半導体膜５５に移動させることができる。
次に、水素を有する絶縁膜６４上に、のちに開口部を有する絶縁膜６７となる絶縁膜を形成してもよい。該絶縁膜を形成することで、のちに形成される一対の導電膜６８、６９と、導電膜６１との間における寄生容量を低減することができる。
次に、水素を有する絶縁膜６４の一部をエッチングして、開口部を有する絶縁膜６５を形成し、第２の領域５５ｂ、５５ｃの一部を露出させる。その後、一対の導電膜６８、６９を形成する。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成する（図４（Ｃ）参照。）。
一対の導電膜６８、６９は、導電膜６１と同様の形成方法を適宜用いることができる。絶縁膜７９は、絶縁膜５３、絶縁膜５６と同様に形成することができる。
以上の工程により、図１（Ａ）に示すトランジスタを作製することができる。
本実施の形態では、緩衝膜を介して絶縁膜に酸素を添加し、該絶縁膜に含まれる酸素を酸化物半導体膜に移動させることで、酸化物半導体膜の酸素欠損量を低減することができる。また、ゲート電極としての機能を有する導電膜をマスクとして、酸化物半導体膜に不純物元素を添加する。酸化物半導体膜において、ゲート電極としての機能を有する導電膜と重畳する領域は、チャネル領域としての機能を有し、不純物元素が添加された領域はソース領域及びドレイン領域としての機能を有する。このため、本実施の形態に示すトランジスタにおいて、チャネル領域は酸素欠損量が少なく、且つ不純物元素が添加されない。一方、ソース領域及びドレイン領域には、不純物元素が添加されるため、抵抗率が低い。以上のことから、本実施の形態では、ノーマリーオフ特性を有し、且つオン電流の高いトランジスタを作製することができる。また、信頼性の高いトランジスタを作製することができる。
また、本実施の形態に示すトランジスタは、抵抗率の変動量の小さい領域を形成できるため、従来と比べ、オン電流が向上すると共に、トランジスタのばらつきを低減できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示す半導体装置の構造及び作製方法と異なる形態を、図５乃至図９を用いて説明する。
本実施の形態に示すトランジスタは、導電膜６１の側面より、緩衝膜６０の側面が外側にせり出している点が実施の形態１と異なる。
＜半導体装置の構成１＞
半導体装置が有するトランジスタの構造について、図５（Ａ）乃至（Ｄ）を用いて説明する。
図５（Ａ）に示すトランジスタは、酸化物半導体膜５５と、酸化物半導体膜５５に接する絶縁膜５７と、絶縁膜５７上の緩衝膜６０と、緩衝膜６０と接し且つ酸化物半導体膜５５と重畳する導電膜６１と、を有する。緩衝膜６０は、導電膜６１の側面より外側にせり出している。即ち、緩衝膜６０の上面形状における面積は、導電膜６１より大きい。また、絶縁膜５７の側面は、緩衝膜６０の側面と、略一致している。
その他の構造は、実施の形態１に示すトランジスタと同じ構造であるため、ここでは詳細な説明を省略する。
本実施の形態に示すトランジスタの作製工程において、少なくともチャネル領域を覆う島状の緩衝膜（図５に示す緩衝膜６０となる緩衝膜）を介して、酸化物半導体膜（図５に示す酸化物半導体膜５５となる酸化物半導体膜）と接する絶縁膜（図５に示す絶縁膜５７となる絶縁膜）に酸素を添加する。この結果、絶縁膜に過剰な酸素が添加される。また、加熱処理により、絶縁膜に含まれる過剰な酸素を酸化物半導体膜に移動させる。この結果、少なくともチャネル領域の酸素欠損を低減することができる。一方、ソース領域及びドレイン領域は抵抗率が低い方が好ましいため、酸素欠損が多くてもよい。このため、少なくともチャネル領域を覆う島状の緩衝膜を介して絶縁膜に酸素を添加し、該絶縁膜に含まれる酸素を選択的に酸化物半導体膜５５に添加することで、オフ電流が小さく、オン電流が大きいトランジスタを作製することができる。即ち、電気特性の優れたトランジスタを作製することができる。
なお、緩衝膜６０が絶縁膜で形成される場合、図５（Ａ）に示すトランジスタは、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、導電膜６１の端部と略一致してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図５（Ｂ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１の一部と重なるオーバーラップ領域Ｌｏｖを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図５（Ｃ）に示すトランジスタのように、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの間に、第３の領域５５ｄ、５５ｅを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図５（Ｄ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１と重ならず、オフセット領域Ｌｏｆｆを有してもよい。
なお、図５（Ａ）乃至図５（Ｄ）に示すトランジスタにおいて、緩衝膜６０が半導体膜で形成される場合、緩衝膜６０及び導電膜６１がゲート電極として機能する。
このため、緩衝膜６０が半導体膜で形成される場合、図５（Ａ）において、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、緩衝膜６０の端部と略一致してもよい。
また、緩衝膜６０が半導体膜で形成される場合、図５（Ｂ）において、オーバーラップ領域Ｌｏｖは、第２の領域５５ｂ、５５ｃにおいて、少なくとも緩衝膜６０と重なる領域である。
また、緩衝膜６０が半導体膜で形成される場合、図５（Ｄ）において、チャネル長は、第１の領域５５ａであって、且つ緩衝膜６０と重なる領域の幅となる。
＜半導体装置の構成２＞
半導体装置が有するトランジスタの構造について、図６（Ａ）乃至（Ｄ）を用いて説明する。
図６（Ａ）乃至（Ｄ）に示すトランジスタは、図５に示すトランジスタと比較して、酸化物半導体膜５５と緩衝膜６０の間に設けられる絶縁膜５６が分離されていない点が異なる。即ち、絶縁膜５６は、酸化物半導体膜５５の緩衝膜６０側の面を覆う。
その他の構造は、実施の形態１に示すトランジスタと同じ構造であるため、ここでは詳細な説明を省略する。
なお、絶縁膜５６の厚さは、絶縁膜５６を介して酸化物半導体膜５５に不純物元素が移動する厚さで形成することが好ましい。絶縁膜５６の厚さは、代表的には５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。
なお、緩衝膜６０が絶縁膜で形成される場合、図６（Ａ）に示すトランジスタは、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、導電膜６１の端部と略一致してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図６（Ｂ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１の一部と重なるオーバーラップ領域Ｌｏｖを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図６（Ｃ）に示すトランジスタのように、第１の領域５５ａと、第２の領域５５ｂ、５５ｃの間に、第３の領域５５ｄ、５５ｅを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図６（Ｄ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１と重ならず、オフセット領域Ｌｏｆｆを有してもよい。
なお、図６（Ａ）乃至図６（Ｄ）に示すトランジスタにおいて、緩衝膜６０が半導体膜で形成される場合、緩衝膜６０及び導電膜６１がゲート電極として機能する。
このため、緩衝膜６０が半導体膜で形成される場合、図６（Ａ）において、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、緩衝膜６０の端部と略一致してもよい。
また、緩衝膜６０が半導体膜で形成される場合、図６（Ｂ）において、オーバーラップ領域Ｌｏｖは、第２の領域５５ｂ、５５ｃにおいて、少なくとも緩衝膜６０と重なる領域である。
また、緩衝膜６０が半導体膜で形成される場合、図６（Ｄ）において、チャネル長は、第１の領域５５ａであって、且つ緩衝膜６０と重なる領域の幅となる。
＜半導体装置の作製方法１＞
次に、図５（Ａ）に示すトランジスタの作製方法について、図７および図８を用いて説明する。
実施の形態１と同様に、図７（Ａ）に示すように、基板５１上の絶縁膜５３と、絶縁膜５３上の酸化物半導体膜５４と、酸化物半導体膜５４上の絶縁膜５６と、絶縁膜５６上の緩衝膜５８ａとを形成する。なお、緩衝膜５８ａは分離されており、緩衝膜５８ａの側面が酸化物半導体膜５４と重なる。
また、ゲート電極としての機能を有する導電膜６１が形成される領域と重なる領域に、緩衝膜５８ａを形成する。即ち、のちに酸化物半導体膜５５のチャネル領域となる領域と重なる領域に、緩衝膜５８ａを形成する。即ち、絶縁膜５６のゲート絶縁膜として機能する領域と重なる領域に、緩衝膜５８ａを形成する。なお、絶縁膜５６においてゲート絶縁膜として機能する領域は、酸化物半導体膜５４及び導電膜６１の間の領域を少なくとも含む。
次に、図７（Ｂ）に示すように、実施の形態１と同様に、緩衝膜５８ａに酸素６２を添加する。絶縁膜５６において、酸素６２が直接添加される領域においては、酸素６２の添加と共に、絶縁膜５６の表面が数ｎｍ程度エッチングされてしまい、添加された酸素の一部が放出してしまう。このため、絶縁膜５６に十分な量の酸素が添加されない場合がある。一方、絶縁膜５６において、緩衝膜５８ａを介して酸素６２が添加される領域においては、緩衝膜５８ａが、絶縁膜５６の表面の数ｎｍ程度のエッチングを防ぐ保護膜として機能するため、のちに酸化物半導体膜５５のチャネル領域となる領域の酸素欠損を低減するのに十分な酸素を、絶縁膜５６に添加することができる。
また、緩衝膜５８ａを介して絶縁膜５６に酸素を添加するため、絶縁膜５６においてゲート絶縁膜として機能する領域に与えるダメージを軽減しつつ、絶縁膜５６に過剰な酸素を添加することができる。
のちに酸化物半導体膜５５のチャネル領域となる領域と重なる領域に島状に形成された緩衝膜５８ａを介して絶縁膜５６に酸素を添加する。このため、絶縁膜５６に含まれる酸素を、のちに酸化物半導体膜５５のチャネル領域となる領域に選択的に添加することができる。
なお、緩衝膜５８ａは、酸素６２が添加されることにより、金属元素（インジウム、亜鉛、チタン、アルミニウム、タングステン、タンタル、またはモリブデン）を有する金属酸化物、または上述した金属元素を有する金属酸化窒化物で形成される緩衝膜６０となる（図７（Ｃ）参照）。なお、緩衝膜６０の物性は、絶縁体または半導体である。
次に、実施の形態１と同様に、加熱処理を行ってもよい。当該工程により、絶縁膜５６に含まれる酸素が酸化物半導体膜５４に移動し、酸化物半導体膜５４に含まれる酸素欠損量を低減することができる。なお、ここで加熱処理を行わず、のちに行われる加熱処理によって、絶縁膜５６に含まれる酸素が酸化物半導体膜５４に移動させてもよい。
次に、図７（Ｄ）に示すように、実施の形態１と同様に、緩衝膜６０上に導電膜６１を形成する。
次に、図８（Ａ）に示すように、緩衝膜６０及び導電膜６１をマスクとして、絶縁膜５６をエッチングして、絶縁膜５７を形成する。
次に、図８（Ｂ）に示すように、実施の形態１と同様に、緩衝膜６０及び導電膜６１をマスクとして、酸化物半導体膜５４に不純物元素６３を添加する。
次に、実施の形態１と同様に、加熱処理を行って、第２の領域５５ｂ、５５ｃとなる領域の導電性を高めてもよい。また、当該工程により、絶縁膜５７に含まれる酸素を酸化物半導体膜５４に移動させることができる。
次に、図８（Ｃ）に示すように、実施の形態１と同様に、酸化物半導体膜５４、絶縁膜５７、緩衝膜６０および導電膜６１上に水素を有する絶縁膜６４を形成する。この結果、不純物元素が添加されない第１の領域５５ａと、不純物元素および水素を有する第２の領域５５ｂ、５５ｃとが形成される。また、第１の領域５５ａ及び第２の領域５５ｂ、５５ｃを有する酸化物半導体膜５５が形成される。
次に、実施の形態１に示すように、水素を有する絶縁膜６４上に、のちに開口部を有する絶縁膜６７となる絶縁膜を形成してもよい。次に、水素を有する絶縁膜６４の一部をエッチングして、開口部を有する絶縁膜６５を形成し、第２の領域５５ｂ、５５ｃの一部を露出させる。その後、一対の導電膜６８、６９を形成してもよい。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成してもよい（図８（Ｄ）参照。）。
以上の工程により、図５（Ａ）に示すトランジスタを作製することができる。
＜半導体装置の作製方法２＞
次に、図６（Ａ）に示すトランジスタの作製方法について、図７及び図９を用いて説明する。
上述した＜半導体装置の作製方法１＞に示す図７（Ａ）乃至図７（Ｄ）の工程を経て、図９（Ａ）に示すように、基板５１上の絶縁膜５３と、絶縁膜５３上の酸化物半導体膜５４と、酸化物半導体膜５４上の絶縁膜５６と、絶縁膜５６上の緩衝膜６０と、緩衝膜６０上の導電膜６１とを形成する。
次に、図９（Ａ）に示すように、緩衝膜６０及び導電膜６１をマスクとして、絶縁膜５６を介して酸化物半導体膜５４に不純物元素６３を添加する。
次に、図９（Ｂ）に示すように、絶縁膜５６、緩衝膜６０および導電膜６１上に水素を有する絶縁膜６４を形成する。この結果、不純物元素が添加されない第１の領域５５ａと、不純物元素および水素を有する第２の領域５５ｂ、５５ｃとが形成される。また、第１の領域５５ａ及び第２の領域５５ｂ、５５ｃを有する酸化物半導体膜５５が形成される。
次に、実施の形態１に示すように、水素を有する絶縁膜６４上に、のちに開口部を有する絶縁膜６７となる絶縁膜を形成してもよい。次に、水素を有する絶縁膜６４の一部をエッチングして、開口部を有する絶縁膜６５を形成し、第２の領域５５ｂ、５５ｃの一部を露出させる。その後、一対の導電膜６８、６９を形成してもよい。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成してもよい（図９（Ｃ）参照。）。
以上の工程により、図６（Ａ）に示すトランジスタを作製することができる。
本実施の形態では、緩衝膜を介して絶縁膜に酸素を添加し、該絶縁膜に含まれる酸素を酸化物半導体膜に移動させることで、酸化物半導体膜の酸素欠損量を低減することができる。また、ゲート電極としての機能を有する導電膜をマスクとして、酸化物半導体膜に不純物元素を添加する。酸化物半導体膜において、ゲート電極としての機能を有する導電膜と重畳する領域は、チャネル領域としての機能を有し、不純物元素が添加された領域はソース領域及びドレイン領域としての機能を有する。このため、本実施の形態に示すトランジスタにおいて、チャネル領域は酸素欠損量が少なく、且つ不純物元素が添加されない。一方、ソース領域及びドレイン領域には、不純物元素が添加されるため、抵抗率が低い。以上のことから、本実施の形態では、ノーマリーオフ特性を有し、且つオン電流の高いトランジスタを作製することができる。また、信頼性の高いトランジスタを作製することができる。
また、本実施の形態では、酸化物半導体膜のチャネル領域と重なる絶縁膜に選択的に酸素を添加することが可能であるため、選択的にチャネル領域の酸素欠損量を低減する。この結果、本実施の形態では、ノーマリーオフ特性を有し、且つオン電流の高いトランジスタを作製することができる。また、信頼性の高いトランジスタを作製することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２に示す半導体装置の構造及び作製方法と異なる一形態を、図３、図７、図１０乃至図１３を用いて説明する。
本実施の形態に示すトランジスタは、酸化物半導体膜５５または絶縁膜５７上に、水素を有する絶縁膜が形成されない点が実施の形態１及び実施の形態２と異なる。
＜半導体装置の構成１＞
半導体装置が有するトランジスタの構造について、図１０（Ａ）乃至（Ｄ）を用いて説明する。
図１０（Ａ）に示すトランジスタは、酸化物半導体膜５５と、酸化物半導体膜５５に接する絶縁膜５７と、絶縁膜５７上の緩衝膜６０と、緩衝膜６０と接し且つ酸化物半導体膜５５と重畳する導電膜６１と、を有する。
また、トランジスタに含まれる酸化物半導体膜５５は、基板５１上の絶縁膜５３上に形成される。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃに接する絶縁膜６７と、絶縁膜６７の開口部において、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃと接する一対の導電膜６８、６９が、設けられてもよい。また、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９が、設けられてもよい。
その他の構造は、実施の形態１に示すトランジスタと同じ構造であるため、ここでは詳細な説明を省略する。
なお、緩衝膜６０が絶縁膜で形成される場合、図１０（Ａ）に示すトランジスタは、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、導電膜６１の端部と略一致してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１０（Ｂ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１の一部と重なるオーバーラップ領域Ｌｏｖを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１０（Ｃ）に示すトランジスタのように、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの間に、第３の領域５５ｄ、５５ｅを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１０（Ｄ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１と重ならず、オフセット領域Ｌｏｆｆを有してもよい。
なお、図１０（Ａ）乃至図１０（Ｄ）に示すトランジスタにおいて、緩衝膜６０が半導体膜で形成される場合、緩衝膜６０及び導電膜６１がゲート電極として機能する。
このため、緩衝膜６０が半導体膜で形成される場合、図１０（Ａ）において、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、緩衝膜６０の端部と略一致してもよい。
また、緩衝膜６０が半導体膜で形成される場合、図１０（Ｂ）において、オーバーラップ領域Ｌｏｖは、第２の領域５５ｂ、５５ｃにおいて、少なくとも緩衝膜６０と重なる領域である。
また、緩衝膜６０が半導体膜で形成される場合、図１０（Ｄ）において、チャネル長は、第１の領域５５ａであって、且つ緩衝膜６０と重なる領域の幅となる。
＜半導体装置の構成２＞
半導体装置が有するトランジスタの構造について、図１１（Ａ）乃至（Ｄ）を用いて説明する。
図１１（Ａ）に示すトランジスタは、図１０に示すトランジスタと比較して、緩衝膜６０が、導電膜６１の側面より外側にせり出している点が異なる。即ち、緩衝膜６０の上面形状における面積は、導電膜６１より大きい。また、絶縁膜５７の側面は、緩衝膜６０の側面と、略一致している。
その他の構造は、図１０に示すトランジスタと同じ構造であるため、ここでは詳細な説明を省略する。
なお、緩衝膜６０が絶縁膜で形成される場合、図１１（Ａ）に示すトランジスタは、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、導電膜６１の端部と略一致してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１１（Ｂ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１の一部と重なるオーバーラップ領域Ｌｏｖを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１１（Ｃ）に示すトランジスタのように、第１の領域５５ａと、第２の領域５５ｂ、５５ｃの間に、第３の領域５５ｄ、５５ｅを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１１（Ｄ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１と重ならず、オフセット領域Ｌｏｆｆを有してもよい。
なお、図１１（Ａ）乃至図１１（Ｄ）に示すトランジスタにおいて、緩衝膜６０の物性が半導体の場合、緩衝膜６０及び導電膜６１がゲート電極として機能する。
このため、緩衝膜６０の物性が半導体の場合、図１１（Ａ）において、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、緩衝膜６０の端部と略一致してもよい。
また、緩衝膜６０の物性が半導体の場合、図１１（Ｂ）において、オーバーラップ領域Ｌｏｖは、第２の領域５５ｂ、５５ｃにおいて、少なくとも緩衝膜６０と重なる領域である。
また、緩衝膜６０の物性が半導体の場合、図１１（Ｄ）において、チャネル長は、第１の領域５５ａであって、且つ緩衝膜６０と重なる領域の幅となる。
＜半導体装置の構成３＞
半導体装置が有するトランジスタの構造について、図１２（Ａ）乃至（Ｄ）を用いて説明する。
図１２（Ａ）に示すトランジスタは、図１１に示すトランジスタと比較して、酸化物半導体膜５５と緩衝膜６０の間に設けられる絶縁膜５６が分離されていない点が異なる。即ち、絶縁膜５６は、酸化物半導体膜５５の緩衝膜６０側の面を覆う。
その他の構造は、図１１に示すトランジスタと同じ構造であるため、ここでは詳細な説明を省略する。
なお、緩衝膜６０が絶縁膜で形成される場合、図１２（Ａ）に示すトランジスタは、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、導電膜６１の端部と略一致してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１２（Ｂ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１の一部と重なるオーバーラップ領域Ｌｏｖを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１２（Ｃ）に示すトランジスタのように、第１の領域５５ａと、第２の領域５５ｂ、５５ｃの間に、第３の領域５５ｄ、５５ｅを有してもよい。
または、緩衝膜６０が絶縁膜で形成される場合、図１２（Ｄ）に示すトランジスタのように、第２の領域５５ｂ、５５ｃの一部は、導電膜６１と重ならず、オフセット領域Ｌｏｆｆを有してもよい。
なお、図１２（Ａ）乃至図１２（Ｄ）に示すトランジスタにおいて、緩衝膜６０の物性が半導体の場合、緩衝膜６０及び導電膜６１がゲート電極として機能する。
このため、緩衝膜６０の物性が半導体の場合、図１２（Ａ）において、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとの界面は、緩衝膜６０の端部と略一致してもよい。
また、緩衝膜６０の物性が半導体の場合、図１２（Ｂ）において、オーバーラップ領域Ｌｏｖは、第２の領域５５ｂ、５５ｃにおいて、少なくとも緩衝膜６０と重なる領域である。
また、緩衝膜６０の物性が半導体の場合、図１２（Ｄ）において、チャネル長は、第１の領域５５ａであって、且つ緩衝膜６０と重なる領域の幅となる。
＜半導体装置の作製方法１＞
次に、図１０（Ａ）に示すトランジスタの作製方法について、図３および図１３を用いて説明する。
上述した実施の形態１の＜半導体装置の作製方法＞に示すように、図３の工程を経て、基板５１上の絶縁膜５３と、絶縁膜５３上の酸化物半導体膜５４と、酸化物半導体膜５４上の絶縁膜５７と、絶縁膜５７上の緩衝膜６０と、緩衝膜６０上の導電膜６１とを形成する。
次に、図１３（Ａ）に示すように、緩衝膜６０及び導電膜６１をマスクとして、酸化物半導体膜５４に不純物元素６３を添加する。ここでは、不純物元素６３として、希ガス、ホウ素、窒素、フッ素、アルミニウム、およびリンの一以上と、水素とを同時または別々に添加することで、図１３（Ｂ）に示すように、不純物元素が添加されない第１の領域５５ａと、不純物元素および水素を有する第２の領域５５ｂ、５５ｃとを形成することができる。また、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとを有する酸化物半導体膜５５を形成することができる。
次に、酸化物半導体膜５５、絶縁膜５７、緩衝膜６０および導電膜６１上に、開口部を有する絶縁膜６７を形成してもよい。次に、一対の導電膜６８、６９を形成してもよい。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成してもよい（図１３（Ｃ）参照。）。
以上の工程により、図１０（Ａ）に示すトランジスタを作製することができる。
＜半導体装置の作製方法２＞
次に、図１１（Ａ）に示すトランジスタの作製方法について、図７（Ａ）乃至（Ｄ）および図８（Ａ）（Ｂ）を用いて説明する。
上述した実施の形態２の＜半導体装置の作製方法１＞に示すように、図７及び図８（Ａ）の工程を経て、基板５１上の絶縁膜５３と、絶縁膜５３上の酸化物半導体膜５４と、酸化物半導体膜５４上の絶縁膜５７と、絶縁膜５７上の緩衝膜６０と、緩衝膜６０上の導電膜６１とを形成する。
次に、図８（Ｂ）に示すように、緩衝膜６０及び導電膜６１をマスクとして、酸化物半導体膜５４に不純物元素６３を添加する。ここでは、不純物元素６３として、希ガス、ホウ素、窒素、フッ素、アルミニウム、およびリンの一以上と、水素とを同時または別々に添加することで、図１１（Ａ）に示すように、不純物元素が添加されない第１の領域５５ａと、不純物元素および水素を有する第２の領域５５ｂ、５５ｃとを形成することができる。また、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとを有する酸化物半導体膜５５を形成することができる。
次に、酸化物半導体膜５５、絶縁膜５７、緩衝膜６０および導電膜６１上に、開口部を有する絶縁膜６７を形成してもよい。次に、一対の導電膜６８、６９を形成してもよい。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成してもよい。
以上の工程により、図１１（Ａ）に示すトランジスタを作製することができる。
＜半導体装置の作製方法３＞
次に、図１２（Ａ）に示すトランジスタの作製方法について、図７（Ａ）乃至（Ｄ）および図９（Ａ）を用いて説明する。
上述した実施の形態２の＜半導体装置の作製方法１＞に示すように、図７の工程を経て、基板５１上の絶縁膜５３と、絶縁膜５３上の酸化物半導体膜５４と、酸化物半導体膜５４上の絶縁膜５６と、絶縁膜５６上の緩衝膜６０と、緩衝膜６０上の導電膜６１とを形成する。
次に、図９（Ａ）に示すように、緩衝膜６０及び導電膜６１をマスクとして、酸化物半導体膜５４に不純物元素６３を添加する。ここでは、不純物元素６３として、希ガス、ホウ素、窒素、フッ素、アルミニウム、およびリンの一以上と、水素とを同時または別々に添加することで、図１２（Ａ）に示すように、不純物元素が添加されない第１の領域５５ａと、不純物元素および水素を有する第２の領域５５ｂ、５５ｃとを形成することができる。また、第１の領域５５ａと、第２の領域５５ｂ、５５ｃとを有する酸化物半導体膜５５を形成することができる。
次に、絶縁膜５６、緩衝膜６０および導電膜６１上に、開口部を有する絶縁膜６７を形成してもよい。また、絶縁膜５６に開口部を形成し、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃの一部を露出してもよい。次に、一対の導電膜６８、６９を形成してもよい。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成してもよい。
以上の工程により、図１２（Ａ）に示すトランジスタを作製することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
実施の形態１乃至実施の形態３において、絶縁膜５３に過剰な酸素を添加する方法を、図１４を用いて説明する。
図１４（Ａ）に示すように、基板５１上に絶縁膜５３を形成する。次に、絶縁膜５３上に緩衝膜８１を形成する。次に、実施の形態１と同様に、緩衝膜８１に酸素８２を添加する。この結果、図１４（Ｂ）に示すように、酸素が添加された絶縁膜５３ａと、酸素が添加された緩衝膜８３を形成することができる。
緩衝膜８１は、実施の形態１に示す緩衝膜５８と同様の材料及び形成方法を適宜用いることができる。また、緩衝膜８３は、実施の形態１に示す緩衝膜５９と同様に形成される。
こののち、図１４（Ｃ）に示すように、緩衝膜８３を除去してもよい。さらには、酸素が添加された絶縁膜５３ａ上に酸化物半導体膜を形成してもよい。この結果、のちの加熱処理工程において、絶縁膜５３ａに含まれる酸素を酸化物半導体膜に移動させることが可能であり、酸化物半導体膜の酸素欠損量を低減することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４に適用可能な構成を有するトランジスタおよびトランジスタの作製方法の一形態を、図１５乃至図１８を用いて説明する。ここでは、実施の形態１を用いて説明する。
＜半導体装置の構成＞
図１５に、半導体装置に含まれるトランジスタの一例として、トップゲート・セルフアライン構造のトランジスタの断面図を示す。本実施の形態に示すトランジスタは、実施の形態１に示すトランジスタと比較して、ゲート絶縁膜が積層構造である点が異なる。
図１５（Ａ）に示すトランジスタは、酸化物半導体膜５５と、酸化物半導体膜５５に接するゲート絶縁膜と、ゲート絶縁膜と接し、且つ酸化物半導体膜５５と重畳する導電膜６１と、を有する。ゲート絶縁膜は、絶縁膜５７および緩衝膜６０が、酸化物半導体膜５５側から順に積層されている。即ち、絶縁膜５７は、酸化物半導体膜５５に接する。緩衝膜６０は、絶縁膜５７および導電膜６１の間に設けられる。なお、ここでは、図示しないが、絶縁膜５７及び緩衝膜６０の間に、別途絶縁膜を有してもよい。または、緩衝膜６０及び導電膜６１の間に、別途絶縁膜を有してもよい。
絶縁膜５７は、実施の形態１に示す絶縁膜５７を適宜用いることが可能である。なお、絶縁膜５７は、酸化物半導体膜５５との界面において欠陥準位を形成しにくい材料を用いて形成することが好ましい。
緩衝膜６０は、実施の形態１に示す緩衝膜６０を適宜用いることが可能である。なお、緩衝膜６０は、エッチングされる際において、等方的にエッチングされる材料を用いて形成することが好ましい。
その他の構造は、実施の形態１に示すトランジスタと同じ構造であるため、ここでは詳細な説明を省略する。
本実施の形態に示すトランジスタは、緩衝膜６０が、側面において、凹部を有することを特徴とする。具体的には、緩衝膜６０が、導電膜６１と比較して、幅が狭い領域を有する。即ち、緩衝膜６０の側面が、導電膜６１の側面の一部より内側である領域を有する。
絶縁膜５７は、第２の領域５５ｂ、５５ｃに不純物元素を添加することが可能な厚さとすることが好ましい。絶縁膜５７の厚さは、代表的には５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。
緩衝膜６０は、絶縁膜５７と共に、ゲート絶縁膜として機能できる厚さとすることが好ましい。
また、本実施の形態に示すトランジスタは、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃが、導電膜６１の一部と重なる領域を有することを特徴とする。
ここで、図１５（Ｂ）乃至図１５（Ｄ）に、図１５（Ａ）に示すトランジスタに含まれる酸化物半導体膜５５近傍の拡大断面図を示す。
図１５（Ｂ）に示すように、緩衝膜６０の側面の一部または全部は、導電膜６１の側面より内側に位置する。さらに、絶縁膜５７の幅は、導電膜６１と比較して、狭い。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、導電膜６１の一部と重なる領域を有する。該領域をオーバーラップ領域Ｌｏｖということができる。
または、図１５（Ｃ）に示すように、緩衝膜６０の側面の一部または全部は、導電膜６１の側面より内側に位置する。さらに、絶縁膜５７の幅は、導電膜６１と比較して、広い。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、導電膜６１の一部と重なるオーバーラップ領域Ｌｏｖを有する。
または、図１５（Ｄ）に示すように、緩衝膜６０の側面の一部または全部は、導電膜６１の側面より内側に位置する。さらに、絶縁膜５７の幅は、導電膜６１の幅と略同一である。また、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃは、導電膜６１の一部と重なるオーバーラップ領域Ｌｏｖを有する。
なお、オーバーラップ領域Ｌｏｖの長さは、チャネル長Ｌの２０％未満、または１０％未満、または５％未満、または２％未満であることが好ましい。
絶縁膜５７は、酸化物半導体膜５５との界面における欠陥準位を形成しにくい材料を用いて形成される。このため、絶縁膜５７が酸化物半導体膜５５と接することから、酸化物半導体膜５５および絶縁膜５７の界面における欠陥準位密度を低くすることができる。また、緩衝膜６０は、等方的にエッチングすることが可能な材料を用いて形成される。このため、導電膜６１をマスクとしてエッチングすることで、導電膜６１より幅の狭い緩衝膜６０を形成することができる。なお、緩衝膜６０は、エッチング工程におけるエッチング速度が酸化物半導体膜と異なってもよい。この場合、酸化物半導体膜が露出した状態において、緩衝膜６０を選択的に、且つ等方的に、エッチングすることができる。
また、絶縁膜５７は膜厚が薄いため、絶縁膜５７を介して、第２の領域５５ｂ、５５ｃに不純物元素を添加することが可能である。さらには、絶縁膜６５に含まれる水素を第２の領域５５ｂ、５５ｃに拡散させることが可能である。この結果、絶縁膜５７の下に第２の領域５５ｂ、５５ｃを形成することが可能である。
図１５に示すトランジスタは、緩衝膜６０が、側面において、凹部を有する。このため、酸素欠損を形成するために酸化物半導体膜５５に不純物元素を添加する際に、ゲート絶縁膜の側面の凹部内にも不純物元素が侵入する。さらには、絶縁膜５７は、膜厚が薄いため、絶縁膜５７を介して、酸化物半導体膜５５に不純物元素が添加される。これらの結果、酸化物半導体膜５５であって、導電膜６１の一部と重なる領域に、不純物元素が添加されると共に、酸素欠損が形成される。
また、不純物元素が添加された領域に水素を有する絶縁膜６５が接することで、もしくは絶縁膜５７を介して、絶縁膜６５に含まれる水素が、酸化物半導体膜５５における不純物元素が添加された領域に拡散する。
これらの結果、酸化物半導体膜５５において、導電膜６１の一部と重なる領域に、酸素欠損及び水素を有する第２の領域５５ｂ、５５ｃが形成される。
即ち、本実施の形態は、緩衝膜６０及び絶縁膜５７の形状を利用して酸化物半導体膜に選択的に不純物元素を添加すること、あるいは緩衝膜６０及び絶縁膜５７の形状を利用して酸化物半導体膜に選択的に水素を拡散させること、により、酸化物半導体膜に酸素欠損及び水素を有する第２の領域５５ｂ、５５ｃを選択的に形成する。実施の形態６で後述するが、水素は、酸素欠損において安定であり、酸素欠損から水素は放出されにくい。このため、第２の領域５５ｂ、５５ｃに含まれる水素は、チャネル領域である第１の領域５５ａへ拡散しにくく、トランジスタの電気特性の劣化を低減することができる。
また、酸素欠損に水素が入り伝導帯近傍にドナー準位が形成され、導電性が高くなる。このため、第２の領域５５ｂ、５５ｃは、ソース領域およびドレイン領域としての機能を有する。第２の領域５５ｂ、５５ｃが導電膜６１の一部と重なる領域は、オーバーラップ領域Ｌｏｖとなる。本実施の形態に示すトランジスタは、オーバーラップ領域Ｌｏｖを有するため、チャネル領域とソース領域およびドレイン領域との間に、高抵抗領域が形成されない。この結果、本実施の形態に示すトランジスタは、オン電流が高い。また、トランジスタにおいて、チャネル領域とソース領域およびドレイン領域との間に高抵抗領域を有すると、トランジスタの電気特性の劣化が生じやすいが、本実施の形態に示すトランジスタは、オーバーラップ領域Ｌｏｖを有するため、電気特性の劣化が少なく、信頼性が高い。
また、本実施の形態に示すトランジスタにおいて、第２の領域５５ｂ、５５ｃは、不純物元素の添加により酸素欠損が形成されると共に、水素を有する。このため、第２の領域５５ｂ、５５ｃにおける抵抗率を低減することが可能であるとともに、トランジスタごとの第２の領域５５ｂ、５５ｃの抵抗率のばらつきを低減することが可能である。すなわち、酸化物半導体膜に不純物元素を添加し、酸素欠損を形成することで、第２の領域５５ｂ、５５ｃの抵抗率の制御が可能である。
＜半導体装置の作製方法１＞
次に、図１５（Ａ）に示すトランジスタの作製方法について、図１６および図１７を用いて説明する。
実施の形態１と同様に、図１６（Ａ）に示すように、基板５１上の絶縁膜５３と、絶縁膜５３上の酸化物半導体膜５４と、酸化物半導体膜５４上の絶縁膜５６と、絶縁膜５６上の緩衝膜５８とを形成する。次に、緩衝膜５８に酸素６２を添加する。この結果、絶縁膜５６に、より多くの酸素を添加することができる。
ここでは、絶縁膜５６として、酸化シリコン膜を形成し、緩衝膜５８として、ＩＴＯ膜を形成する。
なお、緩衝膜５８に酸素が添加されることで形成された緩衝膜５９を図１６（Ｂ）に示す。次に、緩衝膜５９上に、導電膜６１を形成する。
次に、図１６（Ｃ）に示すように、導電膜６１をマスクとして緩衝膜５９をエッチングして、緩衝膜６０を形成する。ここでは、絶縁膜５６と比較して、緩衝膜５９のエッチング速度の速いエッチャントを用いたウエットエッチング法を用いることができる。または、絶縁膜５６と比較して、緩衝膜５９のエッチング速度が速く、且つ等方的にエッチングすることが可能なエッチングガスを用いたドライエッチング法を用いることができる。この結果、側面に凹部を有する緩衝膜６０を形成することができる。
ここでは、エッチャントとしてシュウ酸を含む水溶液を用いることで、絶縁膜５６を残存させつつ、緩衝膜５９を選択的にエッチングすることができる。また、等方的に緩衝膜５９をエッチングすることが可能である。これらの結果、側面が凹状である緩衝膜６０を形成することができる。
次に、図１６（Ｄ）に示すように、導電膜６１をマスクとして、絶縁膜５６をエッチングして、絶縁膜５７を形成する。以上の工程により、絶縁膜５７を形成すると共に、酸化物半導体膜５４の一部を露出させることができる。ここでは、歩留まりを高めるために、酸化物半導体膜５４をエッチングせず、絶縁膜５６を選択的にエッチングすることが好ましく、ドライエッチング法を用いることが好ましい。
次に、実施の形態１と同様に、図１７（Ａ）に示すように、導電膜６１をマスクとして、酸化物半導体膜５４に不純物元素６３を添加する。この結果、酸化物半導体膜５４の露出部に不純物元素が添加される。また、絶縁膜５７を介して、酸化物半導体膜５４に不純物元素が添加される。なお、不純物元素６３の添加によるダメージを受け、酸化物半導体膜５４には、欠陥、代表的には酸素欠損が形成される。
次に、実施の形態１と同様に、図１７（Ｂ）に示すように、酸化物半導体膜５４、絶縁膜５７、および導電膜６１上に、水素を有する絶縁膜６４を形成する。
水素を有する絶縁膜６４には水素が含まれている。このため、酸化物半導体膜５４において不純物元素が添加された領域と、水素を有する絶縁膜６４とが接することで、絶縁膜６４に含まれる水素が、酸化物半導体膜５４において不純物元素が添加された領域に移動する。この結果、不純物元素が添加されない第１の領域５５ａと、不純物元素および水素を有する第２の領域５５ｂ、５５ｃとを有する酸化物半導体膜５５が形成される。なお、絶縁膜６４に含まれる水素は、絶縁膜５７を介して酸化物半導体膜５５の一部に拡散する。この結果、第２の領域５５ｂ、５５ｃの一部は、絶縁膜５７と重なる場合がある。以上の工程により、導電膜６１の一部と重なる第２の領域５５ｂ、５５ｃを形成することができる。
次に、加熱処理を行って、第２の領域５５ｂ、５５ｃの導電性を高めてもよい。
次に、図１７（Ｃ）に示すように、水素を有する絶縁膜６４上に、のちに開口部を有する絶縁膜６７となる絶縁膜を形成してもよい。該絶縁膜を形成することで、のちに形成される一対の導電膜６８、６９と、導電膜６１との間における寄生容量を低減することができる。
次に、実施の形態１と同様に、水素を有する絶縁膜６４の一部をエッチングして、開口部を有する絶縁膜６５を形成し、第２の領域５５ｂ、５５ｃの一部を露出させる。その後、一対の導電膜６８、６９を形成してもよい。次に、絶縁膜６７、一対の導電膜６８、６９上に絶縁膜７９を形成してもよい。
以上の工程により、図１５（Ａ）に示すトランジスタを作製することができる。
＜半導体装置の作製方法２＞
絶縁膜５７および緩衝膜６０の形成方法の変形例を説明する。
実施の形態１と同様に、図１８（Ａ）に示すように、基板５１上の絶縁膜５３と、絶縁膜５３上の酸化物半導体膜５４と、酸化物半導体膜５４上の絶縁膜５６と、絶縁膜５６上の緩衝膜５９と、緩衝膜５９上の導電膜６１とを形成する。
次に、図１８（Ｂ）に示すように、導電膜６１をマスクとして、絶縁膜５６および緩衝膜５９をそれぞれエッチングして、絶縁膜５７および緩衝膜６０ａを形成する。
歩留まりを高めるために、酸化物半導体膜５４をエッチングせず、絶縁膜５６および緩衝膜５９を選択的にエッチングすることが好ましい。このため、ここでは、ドライエッチング法を用いる。
次に、図１８（Ｃ）に示すように、緩衝膜６０ａをエッチングして、側面に凹部を有する緩衝膜６０を形成する。
こののち、上記の＜半導体装置の作製方法１＞と同様の工程を経て、トランジスタを作製することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃが、酸素欠損及び水素を有することで、抵抗率が低減することについて説明する。具体的には、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃに形成されるＶｏＨについて説明する。なお、ここでは、酸素欠損Ｖｏ中に水素原子Ｈがある状態をＶｏＨと表記する。
＜（１）． ＶｏＨの形成しやすさおよび安定性＞
酸化物半導体膜（以下、ＩＧＺＯと示す。）が結晶の場合、室温では、Ｈは、優先的にａｂ面に沿って拡散する。また、４５０℃の加熱処理の際には、Ｈは、ａｂ面およびｃ軸方向それぞれに拡散する。そこで、ここでは、ＩＧＺＯに酸素欠損Ｖｏが存在する場合、Ｈは酸素欠損Ｖｏ中に入りやすいか否かについて説明する。
計算には、図１９に示すＩｎＧａＺｎＯ４結晶モデルを用いた。ここで、ＶｏＨ中のＨがＶｏから出ていき、酸素と結合する反応経路の活性化障壁（Ｅａ）を、ＮＥＢ（Ｎｕｄｇｅｄ Ｅｌａｓｔｉｃ Ｂａｎｄ）法を用いて計算した。計算条件を表１に示す。
また、ＩｎＧａＺｎＯ４結晶モデルにおいて、酸素が結合する金属元素およびその数の違いから、図１９に示すように酸素サイト１乃至酸素サイト４がある。ここでは、酸素欠損Ｖｏを形成しやすい酸素サイト１および酸素サイト２について計算を行った。
はじめに、酸素欠損Ｖｏを形成しやすい酸素サイト１として、３個のＩｎと１個のＺｎと結合した酸素サイトについて計算を行った。
初期状態のモデルを図２０（Ａ）に示し、最終状態のモデルを図２０（Ｂ）に示す。また、初期状態および最終状態において、算出した活性化障壁（Ｅａ）を図２１に示す。なお、ここでの初期状態とは、酸素欠損Ｖｏ中にＨがある状態（ＶｏＨ）であり、最終状態とは、酸素欠損Ｖｏと、１個のＧａおよび２個のＺｎと結合した酸素とＨとが結合した状態（Ｈ−Ｏ）を有する構造である。
計算の結果、酸素欠損Ｖｏ中のＨが他のＯと結合するには約１．５２ｅＶのエネルギーが必要であるのに対して、Ｏと結合したＨが酸素欠損Ｖｏ中に入るには約０．４６ｅＶのエネルギーが必要であった。
ここで、計算により得られた活性化障壁（Ｅａ）と式（１）より、反応頻度（Γ）を算出した。なお、式（１）において、ｋＢはボルツマン定数であり、Ｔは絶対温度である。
頻度因子ν＝１０１３／ｓと仮定して３５０℃における反応頻度を算出した。図２０（Ａ）に示すモデルから図２０（Ｂ）に示すモデルへＨが移動する頻度は５．５２×１００／ｓであった。また、図２０（Ｂ）に示すモデルから図２０（Ａ）に示すモデルへＨが移動する頻度は１．８２×１０９／ｓであった。このことから、ＩＧＺＯ中を拡散するＨは、近くに酸素欠損ＶｏがあるとＶｏＨを形成しやすく、一旦ＶｏＨを形成すると酸素欠損Ｖｏから放出されにくいと考えられる。
次に、酸素欠損Ｖｏを形成しやすい酸素サイト２として、１個のＧａと２個のＺｎと結合した酸素サイトについて計算を行った。
初期状態のモデルを図２２（Ａ）に示し、最終状態のモデルを図２２（Ｂ）に示す。また、初期状態および最終状態において、算出した活性化障壁（Ｅａ）を図２３に示す。なお、ここでの初期状態とは、酸素欠損Ｖｏ中にＨがある状態（ＶｏＨ）であり、最終状態とは、酸素欠損Ｖｏと、１個のＧａおよび２個のＺｎと結合した酸素とＨとが結合した状態（Ｈ−Ｏ）を有する構造である。
計算の結果、酸素欠損Ｖｏ中のＨが他のＯと結合するには約１．７５ｅＶのエネルギーが必要であるのに対して、Ｏと結合したＨが酸素欠損Ｖｏ中に入るには約０．３５ｅＶのエネルギーが必要であった。
また、計算により得られた活性化障壁（Ｅａ）と上記の式（１）より、反応頻度（Γ）を算出した。
頻度因子ν＝１０１３／ｓと仮定して３５０℃における反応頻度を算出した。図２２（Ａ）に示すモデルから図２２（Ｂ）に示すモデルへＨが移動する頻度は７．５３×１０−２／ｓであった。また、図２２（Ｂ）に示すモデルから図２２（Ａ）に示すモデルへＨが移動する頻度は１．４４×１０１０／ｓであった。このことから、一旦ＶｏＨを形成すると酸素欠損ＶｏからＨは放出されにくいと考えられる。
以上のことから、加熱処理時にＩＧＺＯ中のＨは拡散し易く、酸素欠損Ｖｏがある場合は酸素欠損Ｖｏの中に入ってＶｏＨとなりやすいことが分かった。
＜（２）． ＶｏＨの遷移レベル＞
ＩＧＺＯ中において酸素欠損ＶｏとＨが存在する場合、＜（１）． ＶｏＨの形成しやすさおよび安定性＞で示した、ＮＥＢ法を用いた計算より、酸素欠損ＶｏとＨはＶｏＨを形成しやすく、さらにＶｏＨは安定であると考えられる。そこで、ＶｏＨがキャリアトラップに関与するかを調べるため、ＶｏＨの遷移レベルの算出を行った。
計算にはＩｎＧａＺｎＯ４結晶モデル（１１２原子）を用いた。図１９に示す酸素サイト１および酸素サイト２に対してＶｏＨモデルを作成し、遷移レベルの算出を行った。計算条件を表２に示す。
実験値に近いバンドギャップが出るよう、交換項の混合比を調整したことで、欠陥のないＩｎＧａＺｎＯ４結晶モデルのバンドギャップは３．０８ｅＶとなり、実験値の３．１５ｅＶと近い結果となった。
欠陥Ｄをもつモデルの遷移レベル（ε（ｑ／ｑ’））は、以下の式（２）により算出される。なお、ΔＥ（Ｄｑ）は欠陥Ｄの電荷ｑにおける形成エネルギーであり、式（３）より算出される。
式（２）および式（３）において、Ｅｔｏｔ（Ｄｑ）は欠陥Ｄを含むモデルの電荷ｑにおける全エネルギー、Ｅｔｏｔ（ｂｕｌｋ）は欠陥のないモデルの全エネルギー、Δｎｉは欠陥に関する原子ｉの増減数、μｉは原子ｉの化学ポテンシャル、εＶＢＭは欠陥のないモデルにおける価電子帯上端のエネルギー、ΔＶｑは静電ポテンシャルに関する補正項、ＥＦはフェルミエネルギーである。
算出したＶｏＨの遷移レベルを図２４に示す。図２４中の数値は伝導帯下端からの深さである。図２４より、酸素サイト１に対するＶｏＨの遷移レベルは伝導帯下端の下０．０５ｅＶに存在し、酸素サイト２に対するＶｏＨの遷移レベルは伝導帯下端の下０．１１ｅＶに存在するため、それぞれのＶｏＨは電子トラップに関与すると考えられる。すなわち、ＶｏＨはドナーとして振る舞うことが明らかになった。また、ＶｏＨを有するＩＧＺＯは抵抗率が低く、導電性を有することが明らかになった。
＜（３）抵抗率の温度依存性＞
ここで、酸化物導電体で形成される膜（以下、酸化物導電体膜という。）における、抵抗率の温度依存性について、図２５を用いて説明する。
ここでは、酸化物導電体膜を有する試料を作製した。酸化物導電体膜としては、酸化物半導体膜が窒化シリコン膜に接することで形成された酸化物導電体膜（ＯＣ＿ＳｉＮｘ）、ドーピング装置において酸化物半導体膜にアルゴンが添加され、且つ窒化シリコン膜と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）、およびプラズマ処理装置において酸化物半導体膜がアルゴンプラズマに曝され、且つ窒化シリコン膜と接することで形成された酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）を作製した。なお、窒化シリコン膜は、水素を有する。
酸化物導電体膜（ＯＣ＿ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。
酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝し、酸素イオンを酸化窒化シリコン膜に添加することで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。次に、ドーピング装置を用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物膜に、加速電圧を１０ｋＶとし、ドーズ量が５×１０１４／ｃｍ２のアルゴンを添加して、Ｉｎ−Ｇａ−Ｚｎ酸化物膜に酸素欠損を形成した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。
酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）を含む試料の作製方法を以下に示す。ガラス基板上に、厚さ４００ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により形成した後、酸素プラズマに曝すことで、加熱により酸素を放出する酸化窒化シリコン膜を形成した。次に、加熱により酸素を放出する酸化窒化シリコン膜上に、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．２のスパッタリングターゲットを用いたスパッタリング法により、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成し、４５０℃の窒素雰囲気で加熱処理した後、４５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。次に、プラズマ処理装置において、アルゴンプラズマを発生させ、加速させたアルゴンイオンをＩｎ−Ｇａ−Ｚｎ酸化物膜に衝突させることで酸素欠損を形成した。次に、プラズマＣＶＤ法で、厚さ１００ｎｍの窒化シリコン膜を形成した。次に、３５０℃の窒素および酸素の混合ガス雰囲気で加熱処理した。
次に、各試料の抵抗率を測定した結果を図２５に示す。ここで、抵抗率の測定は４端子のｖａｎ−ｄｅｒ−Ｐａｕｗ法で行った。図２５において、横軸は測定温度を示し、縦軸は抵抗率を示す。また、酸化物導電体膜（ＯＣ＿ＳｉＮｘ）の測定結果を四角印で示し、酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）の測定結果を丸印で示し、酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）の測定結果を三角印で示す。
なお、図示しないが、窒化シリコン膜と接しない酸化物半導体膜は、抵抗率が高く、抵抗率の測定が困難であった。このため、酸化物導電体膜は、酸化物半導体膜より抵抗率が低いことがわかる。
図２５からわかるように、酸化物導電体膜（ＯＣ＿Ａｒ ｄｏｐｅ＋ＳｉＮｘ）および酸化物導電体膜（ＯＣ＿Ａｒ ｐｌａｓｍａ＋ＳｉＮｘ）が、酸素欠損および水素を含む場合、抵抗率の変動が小さい。代表的には、８０Ｋ以上２９０Ｋ以下において、抵抗率の変動率は、プラスマイナス２０％未満である。または、１５０Ｋ以上２５０Ｋ以下において、抵抗率の変動率は、プラスマイナス１０％未満である。即ち、酸化物導電体は、縮退半導体であり、伝導帯端とフェルミ準位とが一致または略一致していると推定される。このため、酸化物導電体膜をトランジスタのソース領域およびドレイン領域として用いることで、酸化物導電体膜とソース電極およびドレイン電極として機能する導電膜との接触がオーミック接触となり、酸化物導電体膜とソース電極およびドレイン電極として機能する導電膜との接触抵抗を低減できる。また、酸化物導電体の抵抗率は温度依存性が低いため、酸化物導電体膜とソース電極およびドレイン電極として機能する導電膜との接触抵抗の変動量が少なく、信頼性の高いトランジスタを作製することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態７）
実施の形態１乃至実施の形態６に適用可能なゲート電極の構成について、図２６を用いて説明する。
本実施の形態では、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃと同様に、導電性を有する酸化物半導体膜を用いて導電膜６１を形成してもよい（図２６参照。）。導電性を有する酸化物半導体膜は、酸化物半導体膜５５と同様に透光性を有するため、透光性を有するトランジスタを作製することができる。
なお、導電性を有する酸化物半導体膜は、金属で形成された導電膜と比較すると抵抗率が高いため、基板５１として大面積基板を用いる場合、導電膜６１に接続する導電膜７７を絶縁膜６７上に設けることが好ましい。
図２６に示すトランジスタの作製方法を、図３および図４を用いて説明する。
図３（Ｃ）の工程において、導電膜６１の代わりに酸化物半導体膜を形成する。
次に、図４（Ａ）に示すように、絶縁膜５７を形成した後、酸化物半導体膜５４および絶縁膜５７上の酸化物半導体膜に不純物元素６３を添加する。
次に、図４（Ｂ）に示すように、水素を有する絶縁膜６４を形成することで、酸化物半導体膜５５に含まれる第２の領域５５ｂ、５５ｃと同様に、導電膜６１（図２６参照。）を形成することができる。
次に、開口部を有する絶縁膜６７を形成した後、一対の導電膜６８、６９を形成する。次に、開口部を有する絶縁膜７９を形成した後、一対の導電膜６８、６９と同様の方法を用いて、導電膜６１に接続する導電膜７７（図２６参照。）を作製する。
以上の工程により、セルフアライン構造のトランジスタを作製することが可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、先に示す実施の形態に適用可能な酸化物半導体膜の構造について、図２７を用いて説明する。なお、ここでは、実施の形態１に示すトランジスタを用いて説明するが、適宜先に示す実施の形態に示すトランジスタに本実施の形態を適用することが可能である。
図２７（Ａ）に示すトランジスタは、実施の形態１の図１（Ａ）に示すトランジスタと同じ構造であるが、酸化物半導体膜５５の構造が異なる。酸化物半導体膜５５近傍を囲む領域７１の拡大図を図２７（Ｂ）乃至図２７（Ｄ）に示す。
図２７（Ｂ）に示すように、酸化物半導体膜５５は、絶縁膜５３と接する第１の酸化物半導体膜５５＿１と、第１の酸化物半導体膜５５＿１および絶縁膜５７と接する第２の酸化物半導体膜５５＿２を有する。
または、図２７（Ｃ）に示すように、酸化物半導体膜５５は、絶縁膜５３と接する第２の酸化物半導体膜５５＿２と、第２の酸化物半導体膜５５＿２および絶縁膜５７と接する第３の酸化物半導体膜５５＿３を有する。
または、図２７（Ｄ）に示すように、酸化物半導体膜５５は、絶縁膜５３と接する第１の酸化物半導体膜５５＿１と、第１の酸化物半導体膜５５＿１と接する第２の酸化物半導体膜５５＿２と、第２の酸化物半導体膜５５＿２および絶縁膜５７と接する第３の酸化物半導体膜５５＿３を有する。
第１の酸化物半導体膜５５＿１、第２の酸化物半導体膜５５＿２、および第３の酸化物半導体膜５５＿３がＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）の場合、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、第２の酸化物半導体膜５５＿２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きく、より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きい。このとき、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３において、ｙ１がｘ１以上であると、当該第２の酸化物半導体膜５５＿２を用いたトランジスタに安定した電気特性を付与できるため好ましい。一方、ｙ１がｘ１の３倍以上になると、当該第２の酸化物半導体膜５５＿２を用いたトランジスタの電界効果移動度が低下してしまうため、ｙ１はｘ１の３倍未満であると好ましい。
第２の酸化物半導体膜５５＿２がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第２の酸化物半導体膜５５＿２を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、第２の酸化物半導体膜５５＿２としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３を成膜するために用いるターゲットにおいて、金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ましい。なお、ｚ２／ｙ２を１以上６以下とすることで、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９等がある。
なお、第１の酸化物半導体膜５５＿１、第２の酸化物半導体膜５５＿２および第３の酸化物半導体膜５５＿３の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。
なお、原子数比はこれらに限られず、必要とする半導体特性に応じて適切な原子数比のものを用いればよい。
また、第１の酸化物半導体膜５５＿１または／および第３の酸化物半導体膜５５＿３として、酸化ガリウムを用いて形成することができる。第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３として、酸化ガリウムを用いることで、トランジスタのリーク電流を低減することが可能である。
また、図２７（Ｄ）において、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３は同じ組成でもよい。例えば、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３としてＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、または１：４：５の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
または、図２７（Ｄ）において、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３は異なった組成でもよい。例えば、第１の酸化物半導体膜５５＿１としてＩｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用い、第３の酸化物半導体膜５５＿３としてＩｎ：Ｇａ：Ｚｎ＝１：３：４または１：４：５の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いてもよい。
第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。第２の酸化物半導体膜５５＿２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。なお、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３はそれぞれ第２の酸化物半導体膜５５＿２より厚さを薄くすることで、トランジスタのしきい値電圧の変動量を低減することが可能である。また、第３の酸化物半導体膜５５＿３に含まれる酸素が一対の導電膜６８、６９に拡散し、一対の導電膜６８、６９が酸化するのを防ぐため、第３の酸化物半導体膜５５＿３の膜厚は薄い方が好ましい。
第１の酸化物半導体膜５５＿１、第２の酸化物半導体膜５５＿２、および第３の酸化物半導体膜５５＿３それぞれの界面は、ＳＴＥＭ（Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察することができる。
第１の酸化物半導体膜５５＿１、第２の酸化物半導体膜５５＿２、および第３の酸化物半導体膜５５＿３は、実施の形態１に示す酸化物半導体膜５５の結晶構造を適宜用いることができる。
第２の酸化物半導体膜５５＿２と比較して酸素欠損の生じにくい酸化物半導体膜を第２の酸化物半導体膜５５＿２の上または／および下に接して設けることで、第２の酸化物半導体膜５５＿２における酸素欠損を低減することができる。また、第２の酸化物半導体膜５５＿２は、第２の酸化物半導体膜５５＿２を構成する金属元素の一以上を有する第１の酸化物半導体膜５５＿１または／および第３の酸化物半導体膜５５＿３と接するため、第１の酸化物半導体膜５５＿１と第２の酸化物半導体膜５５＿２との界面、第２の酸化物半導体膜５５＿２と第３の酸化物半導体膜５５＿３との界面における界面準位密度が極めて低い。このため、第２の酸化物半導体膜５５＿２に含まれる酸素欠損を低減することが可能である。
また、第２の酸化物半導体膜５５＿２が、構成元素の異なる絶縁膜（例えば、酸化シリコン膜を含むゲート絶縁膜）と接する場合、界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、第２の酸化物半導体膜５５＿２を構成する金属元素を一種以上含む第１の酸化物半導体膜５５＿１が第２の酸化物半導体膜５５＿２と接するため、第１の酸化物半導体膜５５＿１と第２の酸化物半導体膜５５＿２の界面に界面準位を形成しにくくなる。よって第１の酸化物半導体膜５５＿１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
また、絶縁膜５７と第２の酸化物半導体膜５５＿２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低くなる。しかしながら、第２の酸化物半導体膜５５＿２を構成する金属元素を一種以上含む第３の酸化物半導体膜５５＿３が第２の酸化物半導体膜５５＿２に接して設けられるため、第２の酸化物半導体膜５５＿２と第３の酸化物半導体膜５５＿３との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
また、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３は、絶縁膜５３および絶縁膜５７の構成元素が第２の酸化物半導体膜５５＿２へ混入して、不純物による準位が形成されることを抑制するためのバリア膜としても機能する。
例えば、絶縁膜５３および絶縁膜５７がシリコンを有する場合、絶縁膜５３および絶縁膜５７中のシリコン、または絶縁膜５３および絶縁膜５７中に混入されうる炭素が、第１の酸化物半導体膜５５＿１または／および第３の酸化物半導体膜５５＿３の中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が第２の酸化物半導体膜５５＿２中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。
しかしながら、第１の酸化物半導体膜５５＿１および第３の酸化物半導体膜５５＿３の膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が第２の酸化物半導体膜５５＿２にまで到達しないため、不純物準位の影響は低減される。
以上のことから、本実施の形態に示すトランジスタは、しきい値電圧などの電気特性のばらつきが低減されたトランジスタである。
＜バンド構造＞
次に、本実施の形態に示すトランジスタの代表例として、図２８（Ａ）に示すトランジスタの任意断面におけるバンド構造について説明する。なお、図２８（Ａ）に示す破線で囲まれた領域７１ａの拡大図を図２８（Ｂ）に示し、破線で囲まれた領域７１ｂの拡大図を図２８（Ｃ）に示し、破線で囲まれた領域７１ｃの拡大図を図２８（Ｄ）に示す。即ち、図２８（Ａ）に示すトランジスタは、第１の領域５５ａ、第２の領域５５ｂ、５５ｃを有する酸化物半導体膜５５を有する。また、図２８（Ｂ）に示すように、第１の領域５５ａは、第１の領域５５＿２ａおよび第１の領域５５＿３ａが、絶縁膜５３および絶縁膜５７の間に設けられる。また、図２８（Ｃ）に示すように、第２の領域５５ｂは、第２の領域５５＿２ｂおよび第２の領域５５＿３ｂが、絶縁膜５３および水素を有する絶縁膜６５の間に設けられる。また、図２８（Ｄ）に示すように、第２の領域５５ｃは、第２の領域５５＿２ｃおよび第２の領域５５＿３ｃが、絶縁膜５３および水素を有する絶縁膜６５の間に設けられる。
図２８（Ｅ）に、図２８（Ａ）に示すトランジスタのチャネル領域を含むＯ−Ｐ断面におけるバンド構造を示す。なお、第１の領域５５＿３ａは、第１の領域５５＿２ａよりもエネルギーギャップが少し大きいとする。また、絶縁膜５３および絶縁膜５７は、第１の領域５５＿２ａおよび第１の領域５５＿３ａよりも十分にエネルギーギャップが大きいとする。また、第１の領域５５＿２ａ、第１の領域５５＿３ａ、絶縁膜５３および絶縁膜５７のフェルミ準位（Ｅｆと表記する。）は、それぞれの真性フェルミ準位（Ｅｉと表記する。）の位置とする。また、導電膜６１の仕事関数は、該フェルミ準位と同じ位置とする。また、伝導帯下端のエネルギーをＥｃと表記し、価電子帯上端のエネルギーをＥｖと表記する。
ゲート電圧をトランジスタのしきい値電圧以上としたとき、第１の領域５５＿２ａと第１の領域５５＿３ａとの間の伝導帯下端のエネルギーの差により、電子は第１の領域５５＿２ａを優先的に流れる。即ち、第１の領域５５＿２ａに電子が埋め込まれると推定することができる。
したがって、本発明の一態様に係るトランジスタは、電子の埋め込みによって界面散乱の影響が低減されている。そのため、本発明の一態様に係るトランジスタは、チャネル領域における抵抗が小さい。
次に、図２８（Ｆ）に、図２８（Ａ）に示すトランジスタのソース領域またはドレイン領域を含むＱ−Ｒ断面におけるバンド構造を示す。なお、第２の領域５５＿２ｂ、５５＿２ｃ、第２の領域５５＿３ｂ、５５＿３ｃは、縮退状態とする。また、第２の領域５５＿２ｂにおいて、伝導帯下端のエネルギーは第１の領域５５＿２ａのフェルミ準位と同程度とする。また、第２の領域５５＿３ｂにおいて、伝導帯下端のエネルギーは第１の領域５５＿３ａのフェルミ準位と同程度とする。第２の領域５５＿２ｃおよび第２の領域５５＿３ｃも同様である。
このとき、導電膜６８と、第２の領域５５＿３ｂと、はエネルギー障壁が十分小さいため、オーミック接触となる。また、第２の領域５５＿３ｂと、第２の領域５５＿２ｂと、はオーミック接触となる。同様に、導電膜６９と、第２の領域５５＿３ｃと、はエネルギー障壁が十分小さいため、オーミック接触となる。また、第２の領域５５＿３ｃと、第２の領域５５＿２ｃと、はオーミック接触となる。したがって、導電膜６８および導電膜６９と、第１の領域５５＿２ａおよび第１の領域５５＿３ａと、の間で、電子の授受がスムーズに行われることがわかる。
以上に示したように、本発明の一態様に係るトランジスタは、ソース電極およびドレイン電極と、チャネル領域との間の電子の授受がスムーズに行われるため、チャネル領域における抵抗の小さいトランジスタである。即ち、優れたスイッチング特性を有するトランジスタであることがわかる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、先に示す実施の形態に適用可能なトランジスタの構造について、図２９を用いて説明する。なお、ここでは、実施の形態１に示すトランジスタを用いて説明するが、適宜先に示す実施の形態に示すトランジスタに本実施の形態を適用することが可能である。図２９（Ａ）は、トランジスタのチャネル長方向における断面図であり、図２９（Ｂ）は、トランジスタのチャネル幅方向における断面図である。
本実施の形態に示すトランジスタは、図２９に示すように、絶縁膜５３を介して酸化物半導体膜５５と重なるゲート電極７３を有することを特徴とする。
ゲート電極７３の電位を導電膜６１と異なる電位とすることで、トランジスタのしきい値電圧を制御することが可能であり、ノーマリーオフのトランジスタを作製することができる。または、図２９（Ｂ）に示すように、絶縁膜５３および絶縁膜５７に設けられる開口部において、導電膜６１およびゲート電極７３が接続されることで、ゲート電極７３の電位を導電膜６１と同じ電位とすることが可能であり、トランジスタのオン電流を増大させることが可能である。
その他の構造は、実施の形態１に示すトランジスタと同じ構造であるため、ここでは詳細な説明を省略する。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１０）
本実施の形態では、先に示す実施の形態に適用可能な酸化物半導体の詳細について、以下説明する。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図３０（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図３０（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図３０（Ｂ）に示す。図３０（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図３０（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図３０（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図３０（Ｂ）および図３０（Ｃ）より、ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図３０（Ｄ）参照。）。図３０（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図３０（Ｄ）に示す領域５１６１に相当する。
また、図３１（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３１（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図３１（Ｂ）、図３１（Ｃ）および図３１（Ｄ）に示す。図３１（Ｂ）、図３１（Ｃ）および図３１（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図３２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図３２（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図３２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図３３（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図３３（Ｂ）に示す。図３３（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図３３（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図３３（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図３４は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図３４より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図３４中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図３４中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態１１）
本実施の形態では、本発明の一態様の入出力装置の構成について、図３５および図３６を参照しながら説明する。なお、入出力装置はタッチパネルということもできる。
図３５（Ａ）（Ｂ）は本発明の一態様の入出力装置の構成を説明する投影図である。
図３５（Ａ）は本発明の一態様の入出力装置５００の投影図であり、図３５（Ｂ）は入出力装置５００が備える検知ユニット１０Ｕの構成を説明する投影図である。
図３６（Ａ）乃至（Ｃ）は本発明の一態様の入出力装置５００の構成を説明する断面図である。
図３６（Ａ）は図３５（Ａ）に示す本発明の一態様の入出力装置５００のＺ１−Ｚ２における断面図である。
＜入出力装置の構成例＞
本実施の形態で説明する入出力装置５００は、可視光を透過する窓部１４を具備し且つマトリクス状に配設される複数の検知ユニット１０Ｕ、行方向（図中に矢印Ｒで示す）に配置される複数の検知ユニット１０Ｕと電気的に接続する走査線Ｇ１、列方向（図中に矢印Ｃで示す）に配置される複数の検知ユニット１０Ｕと電気的に接続する信号線ＤＬならびに、検知ユニット１０Ｕ、走査線Ｇ１および信号線ＤＬを支持する可撓性の基材１６を備える可撓性の入力装置１００と、窓部１４に重なり且つマトリクス状に配設される複数の画素５０２および画素５０２を支持する可撓性の第２の基材５１０を備える表示部５０１と、を有する（図３５（Ａ）乃至図３５（Ｃ）参照）。
検知ユニット１０Ｕは、窓部１４に重なる検知素子Ｃおよび検知素子Ｃと電気的に接続される検知回路１９を備える（図３５（Ｂ）参照）。
検知素子Ｃは、絶縁膜１３、絶縁膜１３を挟持する第１の電極１１および第２の電極１２を備える（図３６（Ａ）参照）。
検知回路１９は、選択信号を供給され且つ検知素子Ｃの容量の変化に基づいて検知信号ＤＡＴＡを供給する。
走査線Ｇ１は、選択信号を供給することができ、信号線ＤＬは、検知信号ＤＡＴＡを供給することができ、検知回路１９は、複数の窓部１４の間隙に重なるように配置される。
また、本実施の形態で説明する入出力装置５００は、検知ユニット１０Ｕおよび検知ユニット１０Ｕの窓部１４と重なる画素５０２の間に、着色膜を備える。
本実施の形態で説明する入出力装置５００は、可視光を透過する窓部１４を具備する検知ユニット１０Ｕを複数備える可撓性の入力装置１００と、窓部１４に重なる画素５０２を複数備える可撓性の表示部５０１と、を有し、窓部１４と画素５０２の間に着色膜を含んで構成される。
これにより、入出力装置は容量の変化に基づく検知信号およびそれを供給する検知ユニットの位置情報を供給すること、検知ユニットの位置情報と関連付けられた画像情報を表示すること、ならびに曲げることができる。その結果、利便性または信頼性に優れた新規な入出力装置を提供することができる。
また、入出力装置５００は、入力装置１００が供給する信号を供給されるフレキシブル基板ＦＰＣ１または／および画像情報を含む信号を表示部５０１に供給するフレキシブル基板ＦＰＣ２を備えていてもよい。
また、傷の発生を防いで入出力装置５００を保護する保護膜１７ｐまたは／および入出力装置５００が反射する外光の強度を弱める反射防止膜５６７ｐを備えていてもよい。
また、入出力装置５００は、表示部５０１の操作線に選択信号を供給する走査線駆動回路５０３ｇ、信号を供給する配線５１１およびフレキシブル基板ＦＰＣ２と電気的に接続される端子５１９を有する。
以下に、入出力装置５００を構成する個々の要素について説明する。なお、これらの構成は明確に分離できず、一つの構成が他の構成を兼ねる場合や他の構成の一部を含む場合がある。
例えば、複数の窓部１４に重なる位置に着色膜を備える入力装置１００は、入力装置１００であるとともにカラーフィルタでもある。
また、例えば入力装置１００が表示部５０１に重ねられた入出力装置５００は、入力装置１００であるとともに表示部５０１でもある。
＜全体の構成＞
入出力装置５００は、入力装置１００と、表示部５０１と、を備える（図３５（Ａ）参照）。
＜入力装置１００＞
入力装置１００は複数の検知ユニット１０Ｕおよび検知ユニットを支持する可撓性の基材１６を備える。例えば、４０行１５列のマトリクス状に複数の検知ユニット１０Ｕを可撓性の基材１６に配設する。
＜窓部１４、着色膜および遮光膜ＢＭ＞
窓部１４は可視光を透過する。
窓部１４に重なる位置に所定の色の光を透過する着色膜を備える。例えば、青色の光を透過する着色膜ＣＦＢ、緑色の光を透過する着色膜ＣＦＧまたは赤色の光を透過する着色膜ＣＦＲを備える（図３５（Ｂ）参照）。
なお、青色、緑色または／および赤色に加えて、白色の光を透過する着色膜または黄色の光を透過する着色膜などさまざまな色の光を透過する着色膜を備えることができる。
着色膜に金属材料、顔料または染料等を用いることができる。
窓部１４を囲むように遮光膜ＢＭを備える。遮光膜ＢＭは窓部１４より光を透過しにくい。
カーボンブラック、金属酸化物、複数の金属酸化物の固溶体を含む複合酸化物等を遮光膜ＢＭに用いることができる。
遮光膜ＢＭと重なる位置に走査線Ｇ１、信号線ＤＬ、配線ＶＰＩ、配線ＲＥＳおよび配線ＶＲＥＳならびに検知回路１９を備える。
なお、着色膜および遮光膜ＢＭを覆う透光性のオーバーコート膜を備えることができる。
＜検知素子Ｃ＞
検知素子Ｃは、第１の電極１１、第２の電極１２および第１の電極１１と第２の電極１２の間に絶縁膜１３を有する（図３６（Ａ）参照）。
第１の電極１１は他の領域から分離されるように、例えば島状に形成される。特に、入出力装置５００の使用者に第１の電極１１が識別されないように、第１の電極１１と同一の工程で作製することができる層を第１の電極１１に近接して配置する構成が好ましい。より好ましくは、第１の電極１１および第１の電極１１に近接して配置する層の間隙に配置する窓部１４の数をできるだけ少なくするとよい。特に、当該間隙に窓部１４を配置しない構成が好ましい。
第１の電極１１と重なるように第２の電極１２を備え、第１の電極１１と第２の電極１２の間に絶縁膜１３を備える。
例えば、大気中に置かれた検知素子Ｃの第１の電極１１または第２の電極１２に、大気と異なる誘電率を有するものが近づくと、検知素子Ｃの容量が変化する。具体的には、指などのものが検知素子Ｃに近づくと、検知素子Ｃの容量が変化する。これにより、近接検知器に用いることができる。
例えば、変形することができる検知素子Ｃの容量は、変形に伴い変化する。
具体的には、指などのものが検知素子Ｃに触れることにより、第１の電極１１と第２の電極１２の間隔が狭くなると、検知素子Ｃの容量は大きくなる。これにより、接触検知器に用いることができる。
具体的には、検知素子Ｃを折り曲げることにより、第１の電極１１と第２の電極１２の間隔が狭くなる。これにより、検知素子Ｃの容量は大きくなる。これにより、屈曲検知器に用いることができる。
第１の電極１１および第２の電極１２は、導電性の材料を含む。
例えば、無機導電性材料、有機導電性材料、金属または導電性セラミックスなどを第１の電極１１および第２の電極１２に用いることができる。
具体的には、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、ニッケル、銀またはマンガンから選ばれた金属元素、上述した金属元素を成分とする合金または上述した金属元素を組み合わせた合金などを用いることができる。なお、光が透過する厚さとすることが好ましい。
または、酸化インジウム、インジウム錫酸化物、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などの導電性酸化物を用いることができる。
または、グラフェンまたはグラファイトを用いることができる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。還元する方法としては、熱を加える方法や還元剤を用いる方法等を挙げることができる。
または、導電性高分子を用いることができる。
＜検知回路１９＞
検知回路１９は例えばトランジスタＭ１乃至トランジスタＭ３を含む。また、検知回路１９は電源電位および信号を供給する配線を含む。例えば、信号線ＤＬ、配線ＶＰＩ、配線ＣＳ、走査線Ｇ１、配線ＲＥＳ、配線ＶＲＥＳなどを含む。なお、検知回路１９の具体的な構成は実施の形態１２で詳細に説明する。
なお、検知回路１９を窓部１４と重ならない領域に配置してもよい。例えば、窓部１４と重ならない領域に配線を配置することにより、入力装置１００の一方の側から他方の側にあるものを視認し易くできる。
例えば、同一の工程で形成することができるトランジスタをトランジスタＭ１乃至トランジスタＭ３に用いることができる。
トランジスタＭ１は半導体膜を有する。例えば、４族の元素、化合物半導体または酸化物半導体を半導体膜に用いることができる。具体的には、シリコンを含む半導体、ガリウムヒ素を含む半導体またはインジウムを含む酸化物半導体などを適用できる。また、トランジスタＭ１は、先の実施の形態で説明したトランジスタを適宜用いることができる。
導電性を有する材料を配線に適用できる。
例えば、無機導電性材料、有機導電性材料、金属または導電性セラミックスなどを配線に用いることができる。具体的には、第１の電極１１および第２の電極１２に用いることができる材料と同一の材料を適用できる。
アルミニウム、金、白金、銀、ニッケル、チタン、タングステン、クロム、モリブデン、鉄、コバルト、銅、またはパラジウム等の金属材料や、該金属材料を含む合金材料を走査線Ｇ１、信号線ＤＬ、配線ＶＰＩ、配線ＲＥＳおよび配線ＶＲＥＳに用いることができる。
基材１６に形成した膜を加工して、基材１６に検知回路１９を形成してもよい。
または、他の基材に形成された検知回路１９を基材１６に転置してもよい。
＜基材１６＞
有機材料、無機材料または有機材料と無機材料の複合材料を可撓性の基材１６に用いることができる。
５μｍ以上２５００μｍ以下、好ましくは５μｍ以上６８０μｍ以下、より好ましくは５μｍ以上１７０μｍ以下、より好ましくは５μｍ以上４５μｍ以下、より好ましくは８μｍ以上２５μｍ以下の厚さを有する材料を、基材１６に用いることができる。
また、不純物の透過が抑制された材料を基材１６に好適に用いることができる。例えば、水蒸気の透過率が１０−５ｇ／（ｍ２・ｄａｙ）以下、好ましくは１０−６ｇ／（ｍ２・ｄａｙ）以下である材料を好適に用いることができる。
また、線膨張率がおよそ等しい材料を基材１６および基材５１０に好適に用いることができる。例えば、線膨張率が１×１０−３／Ｋ以下、好ましくは５×１０−５／Ｋ以下、より好ましくは１×１０−５／Ｋ以下である材料を好適に用いることができる。
例えば、樹脂、樹脂フィルムまたはプラスチックフィルム等の有機材料を、基材１６に用いることができる。
例えば、金属板または厚さ１０μｍ以上５０μｍ以下の薄板状のガラス板等の無機材料を、基材１６に用いることができる。
例えば、金属板、薄板状のガラス板または無機材料の膜を、樹脂膜を用いて樹脂フィルム等に貼り合せて形成された複合材料を、基材１６に用いることができる。
例えば、繊維状または粒子状の金属、ガラスもしくは無機材料を樹脂または樹脂フィルムに分散した複合材料を、基材１６に用いることができる。
例えば、熱硬化性樹脂や紫外線硬化樹脂を樹脂膜に用いることができる。
具体的には、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルムまたは樹脂板を用いることができる。
具体的には、無アルカリガラス、ソーダ石灰ガラス、カリガラス若しくはクリスタルガラス等を用いることができる。
具体的には、金属酸化物膜、金属窒化物膜若しくは金属酸窒化物膜等を用いることができる。例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、アルミナ膜等を適用できる。
具体的には、開口部が設けられたステンレス・スチルまたはアルミニウム等を用いることができる。
具体的には、アクリル、ウレタン、エポキシ、またはシロキサン結合を有する樹脂などの樹脂を用いることができる。
例えば、可撓性を有する基材１６ｂと、不純物の拡散を防ぐバリア膜１６ａと、基材１６ｂおよびバリア膜１６ａを貼り合わせる樹脂膜１６ｃと、が積層された積層体を基材１６に好適に用いることができる（図３６（Ａ）参照）。
具体的には、６００ｎｍの酸化窒化シリコン膜および厚さ２００ｎｍの窒化シリコン膜が積層された積層材料を含む膜を、バリア膜１６ａに用いることができる。
具体的には、厚さ６００ｎｍの酸化窒化シリコン膜、厚さ２００ｎｍの窒化シリコン膜、厚さ２００ｎｍの酸化窒化シリコン膜、厚さ１４０ｎｍの窒化酸化シリコン膜および厚さ１００ｎｍの酸化窒化シリコン膜がこの順に積層された積層材料を含む膜を、バリア膜１６ａに用いることができる。
ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルム、樹脂板または積層体等を基材１６ｂに用いることができる。
例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミド等）、ポリイミド、ポリカーボネートまたはアクリル、ウレタン、エポキシもしくはシロキサン結合を有する樹脂を含む材料を樹脂膜１６ｃに用いることができる。
＜保護基材１７、保護膜１７ｐ＞
可撓性の保護基材１７または／および保護膜１７ｐを備えることができる。可撓性の保護基材１７または保護膜１７ｐは傷の発生を防いで入力装置１００を保護する。
例えば、ポリエステル、ポリオレフィン、ポリアミド、ポリイミド、ポリカーボネート若しくはアクリル樹脂等の樹脂フィルム、樹脂板または積層体等を保護基材１７に用いることができる。
例えば、ハードコート層またはセラミックコート層を保護膜１７ｐに用いることができる。具体的には、紫外線硬化樹脂または酸化アルミニウムを含む層を第２の電極１２に重なる位置に形成してもよい。
＜表示部５０１＞
表示部５０１は、マトリクス状に配置された複数の画素５０２を備える（図３５（Ｃ）参照）。
例えば、画素５０２は副画素５０２Ｂ、副画素５０２Ｇおよび副画素５０２Ｒを含み、それぞれの副画素は表示素子と表示素子を駆動する画素回路を備える。
なお、画素５０２の副画素５０２Ｂは着色膜ＣＦＢと重なる位置に配置され、副画素５０２Ｇは着色膜ＣＦＧと重なる位置に配置され、副画素５０２Ｒは着色膜ＣＦＲと重なる位置に配置される。
本実施の形態では、白色の光を射出する有機エレクトロルミネッセンス素子を表示素子に適用する場合について説明するが、表示素子はこれに限られない。
例えば、副画素毎に射出する光の色が異なるように、発光色が異なる有機エレクトロルミネッセンス素子を副画素毎に適用してもよい。
また、有機エレクトロルミネッセンス素子の他、電気泳動方式や電子粉流体（登録商標）方式やエレクトロウェッティング方式などにより表示を行う表示素子（電子インクともいう）、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、液晶素子など、様々な表示素子を表示素子に用いることができる。
また、透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイなどにも適用できる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。また、適用する表示素子に好適な構成を様々な画素回路から選択して用いることができる。
また、表示部において、画素に能動素子を有するアクティブマトリクス方式、または、画素に能動素子を有しないパッシブマトリクス方式を用いることが出来る。
アクティブマトリクス方式では、能動素子（アクティブ素子、非線形素子）として、トランジスタだけでなく、さまざまな能動素子（アクティブ素子、非線形素子）を用いることが出来る。例えば、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）、またはＴＦＤ（Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ）などを用いることも可能である。これらの素子は、製造工程が少ないため、製造コストの低減、または歩留まりの向上を図ることができる。または、これらの素子は、素子のサイズが小さいため、開口率を向上させることができ、低消費電力化や高輝度化をはかることが出来る。
アクティブマトリクス方式以外のものとして、能動素子（アクティブ素子、非線形素子）を用いないパッシブマトリクス型を用いることも可能である。能動素子（アクティブ素子、非線形素子）を用いないため、製造工程が少ないため、製造コストの低減、または歩留まりの向上を図ることができる。または、能動素子（アクティブ素子、非線形素子）を用いないため、開口率を向上させることができ、低消費電力化、または高輝度化などを図ることが出来る。
＜基材５１０＞
可撓性を有する材料を基材５１０に用いることができる。例えば、基材１６に用いることができる材料を基材５１０に適用することができる。
例えば、可撓性を有する基材５１０ｂと、不純物の拡散を防ぐバリア膜５１０ａと、基材５１０ｂおよびバリア膜５１０ａを貼り合わせる樹脂膜５１０ｃと、が積層された積層体を基材５１０に好適に用いることができる（図３６（Ａ）参照）。
＜封止材５６０＞
封止材５６０は基材１６と基材５１０を貼り合わせる。封止材５６０は空気より大きい屈折率を備える。また、封止材５６０側に光を取り出す場合は、封止材５６０は封止材５６０と接する層との屈折率段差を低減することができる。
画素回路および発光素子（例えば発光素子５５０Ｒ）は基材５１０と基材１６の間にある。
＜画素の構成＞
副画素５０２Ｒは発光モジュール５８０Ｒを備える。
副画素５０２Ｒは、発光素子５５０Ｒおよび発光素子５５０Ｒに電力を供給することができるトランジスタ５０２ｔを含む画素回路を備える。また、発光モジュール５８０Ｒは発光素子５５０Ｒおよび光学素子（例えば着色膜ＣＦＲ）を備える。
発光素子５５０Ｒは、下部電極、上部電極、下部電極と上部電極の間に発光性の有機化合物を含む層を有する。
発光モジュール５８０Ｒは、光を取り出す方向に着色膜ＣＦＲを有する。着色膜は特定の波長を有する光を透過するものであればよく、例えば赤色、緑色または青色等を呈する光を選択的に透過するものを用いることができる。なお、他の副画素を着色膜が設けられていない窓部に重なるように配置して、着色膜を透過しないで発光素子の発する光を射出させてもよい。
また、封止材５６０が光を取り出す側に設けられている場合、封止材５６０は、発光素子５５０Ｒと着色膜ＣＦＲに接する。
着色膜ＣＦＲは発光素子５５０Ｒと重なる位置にある。これにより、発光素子５５０Ｒが発する光の一部は着色膜ＣＦＲを透過して、図中に示す矢印の方向の発光モジュール５８０Ｒの外部に射出される。
着色膜（例えば着色膜ＣＦＲ）を囲むように遮光膜ＢＭがある。
＜画素回路の構成＞
画素回路に含まれるトランジスタ５０２ｔを覆う絶縁膜５２１を備える。絶縁膜５２１は画素回路に起因する凹凸を平坦化するための膜として用いることができる。また、不純物の拡散を抑制できる層を含む積層膜を、絶縁膜５２１に適用することができる。これにより、不純物の拡散によるトランジスタ５０２ｔ等の信頼性の低下を抑制できる。
絶縁膜５２１の上に下部電極が配置され、下部電極の端部に重なるように隔壁５２８が絶縁膜５２１の上に配設される。
下部電極は、上部電極との間に発光性の有機化合物を含む層を挟持して発光素子（例えば発光素子５５０Ｒ）を構成する。画素回路は発光素子に電力を供給する。
また、隔壁５２８上に、基材１６と基材５１０の間隔を制御するスペーサを有する。
＜走査線駆動回路の構成＞
走査線駆動回路５０３ｇ（１）は、トランジスタ５０３ｔおよび容量５０３ｃを含む。なお、画素回路と同一の工程で同一基板上に形成することができるトランジスタを駆動回路に用いることができる。
＜変換器ＣＯＮＶ＞
検知ユニット１０Ｕが供給する検知信号ＤＡＴＡを変換してフレキシブル基板ＦＰＣ１に供給することができるさまざまな回路を、変換器ＣＯＮＶに用いることができる（図３５（Ａ）および図３６（Ａ）参照）。
例えば、トランジスタＭ４を変換器ＣＯＮＶに用いることができる。
＜他の構成＞
表示部５０１は、反射防止膜５６７ｐを画素に重なる位置に備える。反射防止膜５６７ｐとして、例えば円偏光板を用いることができる。
表示部５０１は、信号を供給することができる配線５１１を備え、端子５１９が配線５１１に設けられている。なお、画像信号および同期信号等の信号を供給することができるフレキシブル基板ＦＰＣ２が端子５１９に電気的に接続されている。
なお、フレキシブル基板ＦＰＣ２にはプリント配線基板（ＰＷＢ）が取り付けられていても良い。
表示部５０１は、走査線、信号線および電源線等の配線を有する。様々な導電膜を配線に用いることができる。
具体的には、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、ニッケル、イットリウム、ジルコニウム、銀またはマンガンから選ばれた金属元素、上述した金属元素を成分とする合金または上述した金属元素を組み合わせた合金等を用いることができる。とくに、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンの中から選択される一以上の元素を含むと好ましい。特に、銅とマンガンの合金がウエットエッチング法を用いた微細加工に好適である。
または、アルミニウム膜上にチタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合金膜、もしくは窒化膜を積層する積層構造を用いることができる。
具体的には、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等を用いることができる。
また、酸化インジウム、酸化錫または酸化亜鉛を含む透光性を有する導電材料を用いてもよい。
＜表示部の変形例＞
様々なトランジスタを表示部５０１に適用できる。
ボトムゲート型のトランジスタを表示部５０１に適用する場合の構成を図３６（Ａ）および図３６（Ｂ）に図示する。
例えば、酸化物半導体、アモルファスシリコン等を含む半導体膜を図３６（Ａ）に図示するトランジスタ５０２ｔおよびトランジスタ５０３ｔに適用することができる。
トップゲート型のトランジスタを表示部５０１に適用する場合の構成を、図３６（Ｃ）に図示する。
例えば、多結晶シリコン膜または単結晶シリコン基板等から転置された単結晶シリコン膜等を含む半導体膜を、図３６（Ｃ）に図示するトランジスタ５０２ｔおよびトランジスタ５０３ｔに適用することができる。または、先の実施の形態に示すトランジスタをトランジスタ５０２ｔおよびトランジスタ５０３ｔに用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１２）
本実施の形態では、本発明の一態様の入出力装置の検知ユニットに用いることができる検知回路の構成および駆動方法について、図３７を参照しながら説明する。
図３７は本発明の一態様の検知回路１９および変換器ＣＯＮＶの構成および駆動方法を説明する図である。
図３７（Ａ）は本発明の一態様の検知回路１９および変換器ＣＯＮＶの構成を説明する回路図であり、図３７（Ｂ−１）および図３７（Ｂ−２）は駆動方法を説明するタイミングチャートである。
本発明の一態様の検知回路１９は、ゲートが検知素子Ｃの第１の電極１１と電気的に接続され、第１の電極が例えば接地電位を供給することができる配線ＶＰＩと電気的に接続される第１のトランジスタＭ１を備える（図３７（Ａ）参照）。
また、ゲートが選択信号を供給することができる走査線Ｇ１と電気的に接続され、第１の電極が第１のトランジスタＭ１の第２の電極と電気的に接続され、第２の電極が例えば検知信号ＤＡＴＡを供給することができる信号線ＤＬと電気的に接続される第２のトランジスタＭ２を備える構成であってもよい。
また、ゲートがリセット信号を供給することができる配線ＲＥＳと電気的に接続され、第１の電極が検知素子Ｃの第１の電極１１と電気的に接続され、第２の電極が例えば接地電位を供給することができる配線ＶＲＥＳと電気的に接続される第３のトランジスタＭ３を備える構成であってもよい。
検知素子Ｃの容量は、例えば、第１の電極１１または第２の電極１２にものが近接すること、もしくは第１の電極１１および第２の電極１２の間隔が変化することにより変化する。これにより、検知回路１９は検知素子Ｃの容量の変化に基づく検知信号ＤＡＴＡを供給することができる。
なお、検知素子Ｃの第１の電極１１、第１のトランジスタＭ１のゲートおよび第３のトランジスタの第１の電極が電気的に接続される結節部をノードＡという。
配線ＶＲＥＳおよび配線ＶＰＩは例えば接地電位を供給することができ、配線ＶＰＯおよび配線ＢＲは例えば高電源電位を供給することができる。
また、配線ＲＥＳはリセット信号を供給することができ、走査線Ｇ１は選択信号を供給することができ、配線ＣＳは検知素子の第２の電極１２の電位を制御する制御信号を供給することができる。
また、信号線ＤＬは検知信号ＤＡＴＡを供給することができ、端子ＯＵＴは検知信号ＤＡＴＡに基づいて変換された信号を供給することができる。
なお、検知信号ＤＡＴＡを変換して端子ＯＵＴに供給することができるさまざまな回路を、変換器ＣＯＮＶに用いることができる。例えば、変換器ＣＯＮＶを検知回路１９と電気的に接続することにより、ソースフォロワ回路またはカレントミラー回路などが構成されるようにしてもよい。
具体的には、トランジスタＭ４を用いた変換器ＣＯＮＶを用いて、ソースフォロワ回路を構成できる（図３７（Ａ）参照）。なお、第１のトランジスタＭ１乃至第３のトランジスタＭ３と同一の工程で作製することができるトランジスタをトランジスタＭ４に用いてもよい。
また、トランジスタＭ１乃至トランジスタＭ３は半導体膜を有する。例えば、４族の元素、化合物半導体または酸化物半導体を半導体膜に用いることができる。具体的には、シリコンを含む半導体、ガリウムヒ素を含む半導体またはインジウムを含む酸化物半導体などを適用できる。また、トランジスタＭ１乃至トランジスタＭ３として、先の実施の形態に示すトランジスタを用いることができる。
＜検知回路１９の駆動方法＞
検知回路１９の駆動方法について説明する。
＜第１のステップ＞
第１のステップにおいて、第３のトランジスタを導通状態にした後に非導通状態にするリセット信号をゲートに供給し、検知素子Ｃの第１の電極の電位を所定の電位にする（図３７（Ｂ−１）期間Ｔ１参照）。
具体的には、リセット信号を配線ＲＥＳに供給させる。リセット信号が供給された第３のトランジスタは、ノードＡの電位を例えば接地電位にする（図３７（Ａ）参照）。
＜第２のステップ＞
第２のステップにおいて、第２のトランジスタＭ２を導通状態にする選択信号をゲートに供給し、第１のトランジスタの第２の電極を信号線ＤＬに電気的に接続する。
具体的には、走査線Ｇ１に選択信号を供給させる。選択信号が供給された第２のトランジスタＭ２は、第１のトランジスタの第２の電極を信号線ＤＬに電気的に接続する（図３７（Ｂ−１）期間Ｔ２参照）。
＜第３のステップ＞
第３のステップにおいて、制御信号を検知素子の第２の電極に供給し、制御信号および検知素子Ｃの容量に基づいて変化する電位を第１のトランジスタＭ１のゲートに供給する。
具体的には、配線ＣＳに矩形の制御信号を供給させる。矩形の制御信号を第２の電極１２に供給された検知素子Ｃでは、検知素子Ｃの容量に基づいてノードＡの電位が上昇する（図３７（Ｂ−１）期間Ｔ２の後半を参照）。
例えば、検知素子が大気中に置かれている場合、大気より誘電率の高いものが、検知素子Ｃの第２の電極１２に近接して配置された場合、検知素子Ｃの容量は見かけ上大きくなる。
これにより、矩形の制御信号がもたらすノードＡの電位の変化は、大気より誘電率の高いものが近接して配置されていない場合に比べて小さくなる（図３７（Ｂ−２）実線参照）。
＜第４のステップ＞
第４のステップにおいて、第１のトランジスタＭ１のゲートの電位の変化がもたらす信号を信号線ＤＬに供給する。
例えば、第１のトランジスタＭ１のゲートの電位の変化がもたらす電流の変化を信号線ＤＬに供給する。
変換器ＣＯＮＶは、信号線ＤＬを流れる電流の変化を電圧の変化に変換して供給する。
＜第５のステップ＞
第５のステップにおいて、第２のトランジスタを非導通状態にする選択信号をゲートに供給する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態１３）
本実施の形態では、本発明の一態様の半導体装置を用いることができる電子機器について、図３８を用いて説明を行う。
図３８（Ａ）乃至図３８（Ｄ）は、電子機器を示す図である。これらの電子機器は、筐体６００、表示部６０１、スピーカ６０３、ＬＥＤランプ６０４、操作キー６０５（電源スイッチ、または操作スイッチを含む）、接続端子６０６、センサ６０７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン６０８、等を有することができる。
図３８（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ６０９、赤外線ポート６２０、等を有することができる。図３８（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部６０２、記録媒体読込部６２１、等を有することができる。図３８（Ｃ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図３８（Ｄ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器６２７等を有することができる。
図３８（Ｅ）乃至図３８（Ｇ）に、折りたたみ可能な携帯情報端末６１０を示す。図３８（Ｅ）に展開した状態の携帯情報端末６１０を示す。図３８（Ｆ）に展開した状態または折りたたんだ状態の一方から他方に変化する途中の状態の携帯情報端末６１０を示す。図３８（Ｇ）に折りたたんだ状態の携帯情報端末６１０を示す。携帯情報端末６１０は、折りたたんだ状態では可搬性に優れ、展開した状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。
表示部６１２はヒンジ６１３によって連結された３つの筐体６１５に支持されている。ヒンジ６１３を介して２つの筐体６１５間を屈曲させることにより、携帯情報端末６１０を展開した状態から折りたたんだ状態に可逆的に変形させることができる。本発明の一態様を適用して作製された表示装置を表示部６１２に用いることができる。例えば、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる表示装置を適用できる。
図３８（Ａ）乃至図３８（Ｇ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信または受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図３８（Ａ）乃至図３８（Ｇ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。なお、本発明の一態様の半導体装置は、表示部を有さない電子機器にも適用することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電膜、絶縁膜、半導体膜、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
１０Ｕ 検知ユニット
１１ 電極
１２ 電極
１３ 絶縁膜
１４ 窓部
１６ 基材
１６ａ バリア膜
１６ｂ 基材
１６ｃ 樹脂膜
１７ 保護基材
１７ｐ 保護膜
１９ 検知回路
５１ 基板
５３ 絶縁膜
５３ａ 絶縁膜
５４ 酸化物半導体膜
５５ 酸化物半導体膜
５５＿１ 酸化物半導体膜
５５＿２ 酸化物半導体膜
５５＿２ａ 領域
５５＿２ｂ 領域
５５＿２ｃ 領域
５５＿３ 酸化物半導体膜
５５＿３ａ 領域
５５＿３ｂ 領域
５５＿３ｃ 領域
５５ａ 領域
５５ｂ 領域
５５ｃ 領域
５５ｄ 領域
５５ｅ 領域
５６ 絶縁膜
５７ 絶縁膜
５８ 緩衝膜
５８ａ 緩衝膜
５９ 緩衝膜
６０ 緩衝膜
６０ａ 緩衝膜
６１ 導電膜
６１ａ 導電膜
６１ｂ 導電膜
６２ 酸素
６３ 不純物元素
６４ 絶縁膜
６５ 絶縁膜
６７ 絶縁膜
６８ 導電膜
６９ 導電膜
７１ 領域
７１ａ 領域
７１ｂ 領域
７１ｃ 領域
７３ ゲート電極
７７ 導電膜
７９ 絶縁膜
８１ 緩衝膜
８２ 酸素
８３ 緩衝膜
１００ 入力装置
５００ 入出力装置
５０１ 表示部
５０２ 画素
５０２Ｂ 副画素
５０２Ｇ 副画素
５０２Ｒ 副画素
５０２ｔ トランジスタ
５０３ｃ 容量
５０３ｇ 走査線駆動回路
５０３ｔ トランジスタ
５１０ 基材
５１０ａ バリア膜
５１０ｂ 基材
５１０ｃ 樹脂膜
５１１ 配線
５１９ 端子
５２１ 絶縁膜
５２８ 隔壁
５５０Ｒ 発光素子
５６０ 封止材
５６７ｐ 反射防止膜
５８０Ｒ 発光モジュール
６００ 筐体
６０１ 表示部
６０２ 表示部
６０３ スピーカ
６０４ ＬＥＤランプ
６０５ 操作キー
６０６ 接続端子
６０７ センサ
６０８ マイクロフォン
６０９ スイッチ
６１０ 携帯情報端末
６１２ 表示部
６１３ ヒンジ
６１５ 筐体
６２０ 赤外線ポート
６２１ 記録媒体読込部
６２７ 充電器
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (1)

  1. 酸化物半導体膜上に絶縁膜を形成し、
    前記絶縁膜上に緩衝膜を形成し、
    前記緩衝膜及び前記絶縁膜に酸素を添加し、
    前記酸素が添加された緩衝膜上に導電膜を形成し、
    前記酸素が添加された絶縁膜及び前記酸素が添加された緩衝膜をエッチングして、前記酸化物半導体膜の一部を露出させ、
    前記エッチングされた緩衝膜は、断面視において、Ｌ長方向の長さが前記導電膜より小さく、
    前記導電膜をマスクとして、前記酸化物半導体膜に不純物元素を添加し、
    前記酸化物半導体膜と重なる絶縁膜を形成する、半導体装置の作製方法。
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2016009715A1 (ja) * 2014-07-16 2016-01-21 株式会社Ｊｏｌｅｄ トランジスタ、表示装置および電子機器
KR20160114511A (ko) * 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
JP6850096B2 (ja) 2015-09-24 2021-03-31 株式会社半導体エネルギー研究所 半導体装置の作製方法及び電子機器の作製方法
WO2017064590A1 (en) * 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20170104090A1 (en) * 2015-10-12 2017-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN108292683A (zh) 2015-11-20 2018-07-17 株式会社半导体能源研究所 半导体装置、包括该半导体装置的显示装置以及包括该半导体装置的电子设备
CN108292684B (zh) 2015-11-20 2022-06-21 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
KR102448033B1 (ko) * 2015-12-21 2022-09-28 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 박막 트랜지스터 기판, 및 평판 표시 장치
JP6884569B2 (ja) 2015-12-25 2021-06-09 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US10700212B2 (en) 2016-01-28 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method thereof
DE112017000905T5 (de) * 2016-02-18 2018-10-25 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür, Anzeigevorrichtung und elektronisches Gerät
KR102476806B1 (ko) * 2016-04-01 2022-12-13 에스케이하이닉스 주식회사 강유전체막을 포함하는 반도체 메모리 장치
KR102522595B1 (ko) * 2016-04-29 2023-04-17 삼성디스플레이 주식회사 트랜지스터 패널 및 그 제조 방법
KR102643111B1 (ko) * 2016-07-05 2024-03-04 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
WO2018020350A1 (en) 2016-07-26 2018-02-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10205008B2 (en) * 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101960390B1 (ko) * 2016-10-18 2019-03-20 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 디스플레이 장치
KR20180066848A (ko) 2016-12-09 2018-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
JP7126823B2 (ja) 2016-12-23 2022-08-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6925819B2 (ja) * 2017-02-17 2021-08-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2018170326A (ja) * 2017-03-29 2018-11-01 株式会社ジャパンディスプレイ 表示装置
WO2018197988A1 (ja) * 2017-04-28 2018-11-01 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR20190062695A (ko) 2017-11-29 2019-06-07 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
US11322442B2 (en) 2018-01-05 2022-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor with oxide semiconductor and method for manufacturing the semiconductor device
KR102638143B1 (ko) * 2018-01-24 2024-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11527657B2 (en) * 2018-02-28 2022-12-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2019166925A1 (ja) * 2018-03-01 2019-09-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP7240383B2 (ja) 2018-04-12 2023-03-15 株式会社半導体エネルギー研究所 半導体装置
JPWO2020012276A1 (ja) * 2018-07-09 2021-08-12 株式会社半導体エネルギー研究所 半導体装置
TW202032242A (zh) * 2018-08-03 2020-09-01 日商半導體能源研究所股份有限公司 半導體裝置
US11069796B2 (en) 2018-08-09 2021-07-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2020089762A1 (ja) * 2018-11-02 2020-05-07 株式会社半導体エネルギー研究所 半導体装置
WO2020089733A1 (ja) * 2018-11-02 2020-05-07 株式会社半導体エネルギー研究所 半導体装置
CN112997335A (zh) * 2018-11-02 2021-06-18 株式会社半导体能源研究所 半导体装置
KR102655208B1 (ko) * 2018-12-21 2024-04-04 엘지디스플레이 주식회사 다층의 게이트 절연막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20210010700A (ko) * 2019-07-17 2021-01-28 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210016111A (ko) * 2019-07-31 2021-02-15 삼성디스플레이 주식회사 표시 장치
KR20210016114A (ko) * 2019-07-31 2021-02-15 삼성디스플레이 주식회사 표시 장치
JP7575383B2 (ja) * 2019-08-09 2024-10-29 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN112635571B (zh) * 2019-09-24 2024-08-02 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备
KR20210129294A (ko) * 2020-04-17 2021-10-28 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
WO2023189550A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 半導体装置
WO2024218627A1 (ja) * 2023-04-20 2024-10-24 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法

Family Cites Families (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US7019457B2 (en) * 2000-08-03 2006-03-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device having both electrodes formed on the insulating layer
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
CN100468638C (zh) 2001-12-18 2009-03-11 松下电器产业株式会社 半导体元件的制造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US20040229051A1 (en) * 2003-05-15 2004-11-18 General Electric Company Multilayer coating package on flexible substrates for electro-optical devices
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP3851914B2 (ja) 2003-07-09 2006-11-29 株式会社東芝 不揮発性半導体記憶装置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR101078483B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 Lcd 또는 유기 el 디스플레이의 스위칭 소자
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4449076B2 (ja) 2004-04-16 2010-04-14 セイコーエプソン株式会社 半導体装置の製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007220818A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP5015471B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP5584960B2 (ja) 2008-07-03 2014-09-10 ソニー株式会社 薄膜トランジスタおよび表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010205987A (ja) 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
EP2256795B1 (en) 2009-05-29 2014-11-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for oxide semiconductor device
KR20130025871A (ko) 2010-02-26 2013-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
WO2011132591A1 (en) * 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
DE112011106082B3 (de) 2010-04-23 2019-05-16 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
KR102344452B1 (ko) 2010-04-23 2021-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011145467A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102110724B1 (ko) 2010-06-11 2020-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
US8546892B2 (en) 2010-10-20 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8569754B2 (en) * 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5668917B2 (ja) * 2010-11-05 2015-02-12 ソニー株式会社 薄膜トランジスタおよびその製造方法
US8936965B2 (en) 2010-11-26 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI570920B (zh) 2011-01-26 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI787452B (zh) 2011-01-26 2022-12-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI602249B (zh) 2011-03-11 2017-10-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8686416B2 (en) 2011-03-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9093538B2 (en) 2011-04-08 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6104522B2 (ja) 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8772130B2 (en) * 2011-08-23 2014-07-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate
US9287405B2 (en) 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
JP5873324B2 (ja) 2011-12-20 2016-03-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8785258B2 (en) 2011-12-20 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8748240B2 (en) 2011-12-22 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102100425B1 (ko) 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5917385B2 (ja) 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20130187150A1 (en) 2012-01-20 2013-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8916424B2 (en) 2012-02-07 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

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