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WO2020089733A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

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Publication number
WO2020089733A1
WO2020089733A1 PCT/IB2019/059035 IB2019059035W WO2020089733A1 WO 2020089733 A1 WO2020089733 A1 WO 2020089733A1 IB 2019059035 W IB2019059035 W IB 2019059035W WO 2020089733 A1 WO2020089733 A1 WO 2020089733A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating layer
layer
film
region
metal oxide
Prior art date
Application number
PCT/IB2019/059035
Other languages
English (en)
French (fr)
Inventor
山崎　舜平
岡崎　健一
正美 神長
行徳 島
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to CN201980072751.5A priority Critical patent/CN113016090A/zh
Priority to JP2020554606A priority patent/JP7475282B2/ja
Priority to US17/288,680 priority patent/US12237389B2/en
Priority to KR1020217013217A priority patent/KR102815258B1/ko
Priority to KR1020257017533A priority patent/KR20250079078A/ko
Publication of WO2020089733A1 publication Critical patent/WO2020089733A1/ja
Priority to JP2024066047A priority patent/JP7668404B2/ja
Priority to US19/028,799 priority patent/US20250169109A1/en

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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
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    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
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    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
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    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6736—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes characterised by the shape of gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO

Definitions

  • One embodiment of the present invention relates to a semiconductor device.
  • One embodiment of the present invention relates to a display device.
  • One embodiment of the present invention relates to a method for manufacturing a semiconductor device or a display device.
  • the technical field of one embodiment of the present invention disclosed in this specification and the like includes a semiconductor device, a display device, a light-emitting device, a power storage device, a storage device, an electronic device, a lighting device, an input device, an input / output device, and a driving method thereof. , Or their manufacturing method can be mentioned as an example.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • Oxide semiconductors using metal oxides are drawing attention as semiconductor materials applicable to transistors.
  • a plurality of oxide semiconductor layers are stacked, and in the plurality of oxide semiconductor layers, the oxide semiconductor layer serving as a channel contains indium and gallium, and the proportion of indium is the proportion of gallium.
  • the field-effect mobility (which may be simply referred to as mobility or ⁇ FE) is increased by increasing the thickness.
  • the metal oxide that can be used for the semiconductor layer can be formed by a sputtering method or the like, it can be used for the semiconductor layer of a transistor included in a large-sized display device.
  • the metal oxide that can be used for the semiconductor layer can be formed by a sputtering method or the like, it can be used for the semiconductor layer of a transistor included in a large-sized display device.
  • it is possible to improve and utilize a part of the production equipment of a transistor using polycrystalline silicon or amorphous silicon capital investment can be suppressed.
  • a transistor including a metal oxide has higher field-effect mobility than a transistor including amorphous silicon, a high-performance display device including a driver circuit can be realized.
  • the screen resolution is also full high-definition (pixels 1920 ⁇ 1080, also known as “2K”), ultra high-vision (pixels 3840 ⁇ 2160, also known as “4K”), super high-definition (pixels) 7680 ⁇ 4320, or "8K").
  • Patent Document 2 discloses a technique of forming a low-resistance wiring layer using copper (Cu) in order to suppress an increase in wiring resistance in a liquid crystal display device using an amorphous silicon transistor.
  • One object of one embodiment of the present invention is to provide a semiconductor device with favorable electric characteristics. Alternatively, it is an object of one embodiment of the present invention to provide a highly reliable semiconductor device. Alternatively, it is an object of one embodiment of the present invention to provide a novel semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a semiconductor layer, a first insulating layer, a second insulating layer, a third insulating layer, a metal oxide layer, and a conductive layer.
  • the semiconductor layer, the second insulating layer, the metal oxide layer, and the conductive layer are stacked in this order on the first insulating layer.
  • the end portion of the second insulating layer is located inside the end portion of the semiconductor layer, and the end portions of the conductive layer and the metal oxide layer are respectively the end portions of the second insulating layer. It is located inside.
  • the third insulating layer is in contact with the top surface of the first insulating layer, the top surface and side surface of the semiconductor layer, the top surface and side surface of the second insulating layer, the side surface of the metal oxide layer, and the top surface and side surface of the conductive layer.
  • the semiconductor layer has a first region, a pair of second regions, and a pair of third regions.
  • the first region overlaps with the first insulating layer and the metal oxide layer.
  • the second region sandwiches the first region, overlaps with the second insulating layer, and does not overlap with the metal oxide layer.
  • the third region sandwiches the first region and the pair of second regions, and does not overlap with the second insulating layer.
  • the third region includes a portion which is in contact with the third insulating layer and has lower resistance than that of the first region.
  • the second region includes a portion having higher resistance than the third region.
  • the second insulating layer have a portion in which a film thickness of a region which does not overlap with the metal oxide layer is smaller than a film thickness of a region which overlaps with the metal oxide layer.
  • the second region preferably includes a portion having a sheet resistance of 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 9 ⁇ / ⁇ or less.
  • the electric resistance of the first region is preferably 1 ⁇ 10 0 times or more and 1 ⁇ 10 9 times or less of the electric resistance of the second region.
  • the electric resistance of the second region is preferably 1 ⁇ 10 0 times or more and 1 ⁇ 10 9 times or less of the electric resistance of the third region.
  • the width of the second region in the cross section in the channel length direction is preferably 100 nm or more and 2 ⁇ m or less.
  • the first insulating layer contains a nitride and the third insulating layer contains a nitride.
  • the semiconductor device described above preferably further has a fourth insulating layer.
  • the fourth insulating layer is preferably in contact with the top surface of the third insulating layer and contains a nitride.
  • the third insulating layer preferably has a region having a lower hydrogen concentration than the fourth insulating layer.
  • the third insulating layer preferably has a region having a higher film density than the fourth insulating layer.
  • the conductive layer and the metal oxide layer have substantially the same top surface shape.
  • the end portion of the conductive layer is preferably located inside the end portion of the metal oxide layer.
  • the end portion of the second insulating layer and the end portion of the metal oxide layer each have a tapered shape.
  • the semiconductor layer and the metal oxide layer contain the same metal element.
  • the metal element is preferably at least one of indium and zinc.
  • a semiconductor device with favorable electric characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a novel semiconductor device can be provided.
  • FIG. 1A is a top view of a semiconductor device.
  • 1B and 1C are cross-sectional views of the semiconductor device.
  • 2A, 2B, and 2C are cross-sectional views of the semiconductor device.
  • 3A, 3B, and 3C are cross-sectional views of the semiconductor device.
  • 4A, 4B, and 4C are cross-sectional views of the semiconductor device.
  • FIG. 5A is a top view of the semiconductor device.
  • 5B and 5C are cross-sectional views of the semiconductor device.
  • 6A and 6B are cross-sectional views of the semiconductor device.
  • FIG. 7A is a top view of the semiconductor device.
  • 7B and 7C are cross-sectional views of the semiconductor device.
  • 8A, 8B, and 8C are cross-sectional views of the semiconductor device.
  • 9A is a top view of the semiconductor device.
  • 9B and 9C are cross-sectional views of the semiconductor device.
  • 10A, 10B, 10C, and 10D are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 11A, 11B, and 11C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 12A, 12B, and 12C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 13A, 13B, and 13C are cross-sectional views illustrating a method for manufacturing a semiconductor device.
  • 14A and 14B are diagrams illustrating a method for manufacturing a semiconductor device.
  • 15A, 15B, and 15C are top views of the display device.
  • FIG. 16 is a sectional view of the display device.
  • FIG. 17 is a sectional view of the display device.
  • FIG. 18 is a sectional view of the display device.
  • FIG. 19 is a sectional view of the display device.
  • FIG. 20A is a block diagram of a display device.
  • 20B and 20C are circuit diagrams of the display device.
  • 21A, 21C, and 21D are circuit diagrams of the display device.
  • FIG. 21B is a timing chart of the display device.
  • FIG. 22A is a configuration example of the display module.
  • FIG. 22B is a schematic sectional view of the display module.
  • FIG. 23A is a configuration example of an electronic device.
  • FIG. 23B is a schematic sectional view of an electronic device.
  • 24A, 24B, 24C, 24D, and 24E are configuration examples of electronic devices.
  • FIG. 27 is a diagram showing Id-Vd characteristics of a transistor.
  • FIG. 28 is a diagram showing the Id-Vd characteristics of the transistor.
  • FIG. 29 is a diagram showing the resistance of the metal oxide film.
  • 30A and 30B are cross-sectional STEM images.
  • FIG. 31 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 32 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 33 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 34 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 35 is a diagram showing a reliability evaluation result of a transistor.
  • FIG. 36 is a diagram showing the resistance of the metal oxide film.
  • FIG. 37 is a diagram showing Id-Vd characteristics of a transistor.
  • FIG. 38 is a diagram showing the operation result of the gate driver.
  • 39A, 39B, 39C, 39D, and 39E are cross-sectional views showing the sample structure.
  • 40A and 40B are cross-sectional views showing the sample structure.
  • FIG. 41 is a sectional view showing the sample structure.
  • FIG. 42 is a diagram showing a TDS measurement result.
  • FIG. 43 is a diagram showing a TDS measurement result.
  • FIG. 44 is a diagram showing a TDS measurement result.
  • FIG. 45 is a diagram showing a TDS measurement result.
  • FIG. 45 is a diagram showing a TDS measurement result.
  • FIG. 46 is a diagram showing a TDS measurement result.
  • FIG. 47 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 48 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 49 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 50 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 51 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 52 is a diagram showing Id-Vg characteristics of a transistor.
  • FIG. 53 is a diagram showing Id-Vg characteristics of a transistor.
  • 54A and 54B are diagrams showing reliability evaluation results of transistors.
  • 55A and 55B are TEM images of a cross section of a transistor.
  • the functions of the source and the drain of the transistor may be switched when a transistor of different polarity is used or the direction of current is changed in circuit operation. Therefore, the terms source and drain can be used interchangeably.
  • the channel length direction of a transistor refers to one of directions parallel to a straight line connecting a source region and a drain region with the shortest distance. That is, the channel length direction corresponds to one of the directions of current flowing through the semiconductor layer when the transistor is on. Further, the channel width direction means a direction orthogonal to the channel length direction. Note that depending on the structure and shape of the transistor, the channel length direction and the channel width direction may not be defined as one.
  • the term “electrically connected” includes the case of being connected via “something having an electrical action”.
  • the “object having some kind of electrical action” is not particularly limited as long as it can transfer an electric signal between the connection targets.
  • “things having some kind of electrical action” include electrodes and wirings, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • film and “layer” can be interchanged with each other.
  • conductive layer and “insulating layer” may be interchangeable with the terms “conductive film” and “insulating film”.
  • the top shapes are substantially the same.
  • it includes a case where the upper layer and the lower layer are processed with the same mask pattern or a part of the same mask pattern.
  • the contours do not overlap with each other, and the edge of the upper layer may be located inside the edge of the lower layer, or the edge of the upper layer may be located outside the edge of the lower layer.
  • the top shape is roughly the same.
  • off-state current refers to drain current when a transistor is in an off state (also referred to as a non-conducting state or a blocking state).
  • the off state is a state in which the voltage V gs between the gate and the source is lower than the threshold voltage V th in the n-channel transistor (higher than V th in the p-channel transistor) unless otherwise specified.
  • a display panel which is one mode of a display device, has a function of displaying (outputting) an image or the like on a display surface. Therefore, the display panel is one mode of the output device.
  • a connector of FPC Flexible Printed Circuit
  • TCP Transmission Carrier Package
  • a connector of FPC Flexible Printed Circuit
  • TCP Transmission Carrier Package
  • COG Chip On Glass
  • a touch panel which is one mode of a display device has a function of displaying an image or the like on a display surface, and a touch surface of a detected object such as a finger or a stylus touches, presses, or approaches the display surface. And a function as a touch sensor for detecting. Therefore, the touch panel is an aspect of the input / output device.
  • the touch panel can also be called, for example, a display panel (or display device) with a touch sensor or a display panel (or display device) with a touch sensor function.
  • the touch panel can also be configured to have a display panel and a touch sensor panel. Alternatively, the inside or the surface of the display panel may have a function as a touch sensor.
  • a touch panel substrate on which connectors and ICs are mounted may be referred to as a touch panel module, a display module, or simply a touch panel.
  • One embodiment of the present invention is a semiconductor device including a semiconductor layer in which a channel is formed, a second insulating layer functioning as a gate insulating layer, and a conductive layer functioning as a gate electrode over a first insulating layer.
  • the semiconductor layer is preferably configured to include a metal oxide having semiconductor characteristics (hereinafter, also referred to as an oxide semiconductor).
  • a metal oxide layer is provided between the second insulating layer and the conductive layer.
  • the metal oxide layer preferably has conductivity, and at this time, the metal oxide layer functions as a part of the gate electrode.
  • the end (outline) of the second insulating layer is located inside the end (outline) of the semiconductor layer. Further, in the cross section in the channel length direction, it is preferable that the end portions (outline) of the conductive layer and the metal oxide layer be located inside the end portions (outline) of the second insulating layer.
  • the semiconductor device which is one embodiment of the present invention further includes a third insulating layer.
  • the third insulating layer is in contact with the top surface of the first insulating layer, the top surface and side surface of the semiconductor layer, the top surface and side surface of the second insulating layer, the side surface of the metal oxide layer, and the top surface and side surface of the conductive layer. It is preferably provided.
  • a material that suppresses diffusion of impurities is preferably used.
  • nitride can be used for each of the first insulating layer and the third insulating layer.
  • the semiconductor layer includes a first region in which a channel is formed, a pair of second regions sandwiching the first region, and a pair of first and second regions sandwiching each other and functioning as a source region and a drain region. And a third region of.
  • the first region is a region overlapping with the first insulating layer and the metal oxide layer.
  • the second region is a region that overlaps with the second insulating layer and does not overlap with the metal oxide layer.
  • the third region is a region which does not overlap with the second insulating layer.
  • the third region preferably includes a portion which is in contact with the third insulating layer and has lower resistance than that of the first region.
  • the second region preferably includes a portion having a higher resistance than the third region.
  • the second area functions as an LDD (Lightly Doped Drain) area.
  • LDD Lightly Doped Drain
  • FIG. 1A is a top view of the transistor 100
  • FIG. 1B corresponds to a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. 1A
  • FIG. 1C is a sectional view taken along the dashed-dotted line B1-B2 in FIG. 1A. It corresponds to a sectional view of the plane.
  • a part of components of the transistor 100 (a protective layer or the like) is omitted.
  • the dashed-dotted line A1-A2 direction corresponds to the channel length direction
  • the dashed-dotted line B1-B2 direction corresponds to the channel width direction.
  • the top view of the transistor some of the components are omitted in the following drawings, as in FIG. 1A.
  • the transistor 100 is provided over the substrate 102 and includes an insulating layer 103, a semiconductor layer 108, an insulating layer 110, a metal oxide layer 114, a conductive layer 112, an insulating layer 116, an insulating layer 118, and the like.
  • the island-shaped semiconductor layer 108 is provided over the insulating layer 103.
  • the insulating layer 110 is provided so as to cover part of the upper surface of the insulating layer 103 and part of the semiconductor layer 108.
  • the metal oxide layer 114 and the conductive layer 112 are stacked over the insulating layer 110 in this order and have a portion overlapping with the semiconductor layer 108.
  • FIG. 2A shows an enlarged view of a region P surrounded by the alternate long and short dash line in FIG. 1B.
  • the ends of the conductive layer 112 and the metal oxide layer 114 are located inside the ends of the insulating layer 110.
  • the insulating layer 110 has a portion which projects outward from the end portions of the conductive layer 112 and the metal oxide layer 114 at least over the semiconductor layer 108.
  • the semiconductor layer 108 has a region 108C functioning as a channel formation region, a pair of regions 108L sandwiching the region 108C, and a pair of regions 108N outside thereof.
  • the region 108L is a region of the semiconductor layer 108 which overlaps with the insulating layer 110 and does not overlap with the conductive layer 112.
  • the width of the region 108C in the channel length direction of the transistor 100 is L1
  • the width of the region 108L is L2.
  • the region 108C functions as a channel formation region.
  • the metal oxide layer 114 has conductivity, it functions as a part of the gate electrode; therefore, an electric field is applied from the gate electrode to the region 108C through the insulating layer 110 which functions as a gate insulating layer, so that the channel Is formed.
  • the region 108L has a function as a buffer region for relaxing the drain electric field. Since the region 108L is a region which does not overlap with the conductive layer 112 and the metal oxide layer 114, a channel is hardly formed even when a gate voltage is applied to the conductive layer 112.
  • the region 108L preferably has a higher carrier concentration than the region 108C. This allows the region 108L to function as an LDD region.
  • the region 108L is also referred to as a region having similar or lower resistance, a region having similar or higher carrier concentration, a region having similar or higher oxygen defect density, or a region having similar or higher impurity concentration than the region 108C. it can.
  • the region 108L may also be referred to as a region having similar or higher resistance, a region having similar or lower carrier concentration, a region having similar or lower oxygen defect density, and a region having similar or lower impurity concentration than the region 108N. it can.
  • the region 108L functioning as an LDD region between the region 108C which is a channel formation region and the region 108N which is a source region or a drain region, a high drain breakdown voltage and a high on-current can be obtained. It is possible to realize a highly reliable transistor.
  • the region 108N functions as a source region or a drain region and has the lowest resistance as compared with other regions of the semiconductor layer 108.
  • the region 108N can be referred to as a region having the highest carrier concentration, a region having a high oxygen defect density, or a region having a highest impurity concentration as compared with the other regions of the semiconductor layer 108.
  • the value of the sheet resistance of the region 108N is 1 ⁇ / ⁇ or more and less than 1 ⁇ 10 3 ⁇ / ⁇ , preferably 1 ⁇ / ⁇ or more and 8 ⁇ 10 2 ⁇ / ⁇ or less. Is preferred.
  • the sheet resistance value of the region 108C is preferably 1 ⁇ 10 9 ⁇ / ⁇ or more, preferably 5 ⁇ 10 9 ⁇ / ⁇ or more, and more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more.
  • the value of the sheet resistance in the region 108C is 1 ⁇ 10 9 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less, preferably 5 ⁇ 10 9 ⁇ / ⁇ or more 1 ⁇ 10 12 ⁇ . / ⁇ or less, more preferably 1 ⁇ 10 10 ⁇ / ⁇ or more and 1 ⁇ 10 12 ⁇ / ⁇ or less.
  • the value of the sheet resistance of the region 108L is, for example, 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 9 ⁇ / ⁇ or less, preferably 1 ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 8 ⁇ / ⁇ or less, and more preferably 1 It can be set to ⁇ 10 3 ⁇ / ⁇ or more and 1 ⁇ 10 7 ⁇ / ⁇ . By setting the resistance within such a range, a transistor having favorable electric characteristics and high reliability can be obtained.
  • the sheet resistance can be calculated from the resistance value.
  • the source-drain breakdown voltage of the transistor 100 can be increased by providing such a region 108L between the region 108N and the region 108C.
  • the electric resistance of the region 108C in the state where no channel is formed is 1 ⁇ 10 6 times or more and 1 ⁇ 10 12 times or less, preferably 1 ⁇ 10 6 times or more and 1 ⁇ 10 11 times or less of the electric resistance of the region 108N. It is preferably 1 ⁇ 10 6 times or more and 1 ⁇ 10 10 times or less.
  • the electric resistance of the region 108C in the state where no channel is formed is 1 ⁇ 10 0 times or more and 1 ⁇ 10 9 times or less, preferably 1 ⁇ 10 1 times or more and 1 ⁇ 10 8 times or less of the electric resistance of the region 108L. It is preferably 1 ⁇ 10 2 times or more and 1 ⁇ 10 7 times or less.
  • the electric resistance of the region 108L is 1 ⁇ 10 0 times or more and 1 ⁇ 10 9 times or less, preferably 1 ⁇ 10 1 time or more and 1 ⁇ 10 8 times or less, more preferably 1 ⁇ 10 1 times or more of the electric resistance of the region 108N. It can be set to 1 ⁇ 10 7 times or less.
  • the source-drain breakdown voltage of the transistor 100 can be increased by providing the region 108L having the above resistance between the region 108N and the channel formation region.
  • the carrier concentration in the semiconductor layer 108 has a distribution such that the region 108C has the lowest carrier concentration and the region 108L and the region 108N successively have higher concentrations.
  • the carrier concentration of the region 108C can be kept extremely low even when impurities such as hydrogen diffuse from the region 108N during the manufacturing process. ..
  • the lower the carrier concentration in the region 108C functioning as a channel formation region is, the more preferable it is, and it is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably 1 ⁇ 10 17 cm ⁇ 3 or less, and 1 ⁇ 10 16 cm 3. -3 or less is more preferable, 1 ⁇ 10 13 cm -3 or less is more preferable, and 1 ⁇ 10 12 cm -3 or less is further preferable.
  • the lower limit of the carrier concentration in the region 108C is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the carrier concentration in the region 108N can be, for example, 5 ⁇ 10 18 cm ⁇ 3 or higher, preferably 1 ⁇ 10 19 cm ⁇ 3 or higher, more preferably 5 ⁇ 10 19 cm ⁇ 3 or higher.
  • the upper limit of the carrier concentration in the region 108N is not particularly limited, but may be 5 ⁇ 10 21 cm ⁇ 3 , 1 ⁇ 10 22 cm ⁇ 3 , or the like, for example.
  • the carrier concentration in the region 108L can be a value between the regions 108C and 108N.
  • the value may be in the range of 1 ⁇ 10 14 cm ⁇ 3 or more and less than 1 ⁇ 10 20 cm ⁇ 3 .
  • the carrier concentration in the region 108L may not be uniform, and may have a gradient such that the carrier concentration decreases from the region 108N side to the channel formation region.
  • the hydrogen concentration and the oxygen deficiency concentration in the region 108L may have a gradient such that the concentration decreases from the region 108N side to the channel formation region side.
  • the semiconductor layer 108 preferably contains a metal oxide.
  • oxide films are preferably used for the insulating layers 103 and 110 which are in contact with the channel formation region of the semiconductor layer 108.
  • oxide films are preferably used.
  • an oxide film such as a silicon oxide film, a silicon oxynitride film, or an aluminum oxide film can be used.
  • oxygen desorbed from the insulating layer 103 or the insulating layer 110 can be supplied to the channel formation region of the semiconductor layer 108 by heat treatment or the like in the manufacturing process of the transistor 100, so that oxygen vacancies in the semiconductor layer 108 can be reduced.
  • the insulating layer 110 has a portion which overlaps with the conductive layer 112 and functions as a gate insulating layer, and a portion which does not overlap with the conductive layer 112 and the metal oxide layer 114 (that is, a portion which overlaps with the region 108L).
  • the insulating layer 110 may have a laminated structure of two or more layers.
  • 1B, 1C, and 2A show an example in which the insulating layer 110 has a three-layer structure including an insulating layer 110a, an insulating layer 110b over the insulating layer 110a, and an insulating layer 110c over the insulating layer 110b. ..
  • the insulating layers 110a, 110b, and 110c can be formed using insulating films of the same material, the interfaces between the insulating layers 110a, 110b, and 110c may not be clearly confirmed. Therefore, in this embodiment, interfaces of the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c are shown by broken lines.
  • the insulating layer 110a has a region in contact with the channel formation region of the semiconductor layer 108.
  • the insulating layer 110c has a region in contact with the metal oxide layer 114.
  • the insulating layer 110b is located between the insulating layer 110a and the insulating layer 110c.
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c are preferably insulating films each containing an oxide. At this time, it is preferable that the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c be continuously formed by the same film forming apparatus.
  • An insulating layer containing one or more of a tantalum oxide film, a magnesium oxide film, a lanthanum oxide film, a cerium oxide film, and a neodymium oxide film can be used as the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c.
  • the insulating layer 110 that is in contact with the semiconductor layer 108 preferably has a stacked-layer structure of oxide insulating films and more preferably has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating layer 110 has an insulating film that can release oxygen.
  • the insulating layer 110 is formed in an oxygen atmosphere, heat treatment in an oxygen atmosphere, plasma treatment, or the like is performed on the formed insulating layer 110, or the insulating layer 110 is formed over the insulating layer 110 in an oxygen atmosphere.
  • Oxygen can be supplied into the insulating layer 110 by forming an oxide film or the like.
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c are formed by a sputtering method, a chemical vapor deposition (CVD) method, a vacuum deposition method, a pulsed laser deposition (PLD: Pulsed Laser Deposition) method, an atomic layer deposition method. It can be formed by using (ALD: Atomic Layer Deposition) method or the like. Further, the CVD method includes a plasma chemical vapor deposition (PECVD: Plasma Enhanced CVD) method and a thermal CVD method.
  • PECVD plasma chemical vapor deposition
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c are preferably formed by a plasma CVD method.
  • the insulating layer 110a is formed on the semiconductor layer 108, it is preferable that the insulating layer 110a is a film formed under conditions that do not damage the semiconductor layer 108 as much as possible.
  • the film formation can be performed under the condition that the film formation rate (also referred to as a film formation rate) is sufficiently low.
  • the damage to the semiconductor layer 108 can be made extremely small by forming the insulating layer 110a under low power conditions.
  • a deposition gas used for forming the silicon oxynitride film includes a deposition gas containing silicon such as silane and disilane, and oxygen.
  • a deposition gas containing silicon such as silane and disilane, and oxygen.
  • An ozone gas, an oxidizing gas such as dinitrogen monoxide, or nitrogen dioxide can be used.
  • a diluent gas such as argon, helium or nitrogen may be contained.
  • the deposition rate can be reduced, and a dense film with few defects can be deposited. it can.
  • the insulating layer 110b is preferably a film formed under the condition that the film forming rate is higher than that of the insulating layer 110a. Thereby, the productivity can be improved.
  • the insulating layer 110b can be deposited under the condition that the deposition rate is increased by increasing the flow rate ratio of the deposition gas to that of the insulating layer 110a.
  • the insulating layer 110c is preferably an extremely dense film in which surface defects are reduced and impurities such as water contained in the atmosphere are not easily adsorbed.
  • the film can be formed under the condition that the film formation rate is sufficiently low.
  • the insulating layer 110c is formed on the insulating layer 110b, the influence on the semiconductor layer 108 at the time of forming the insulating layer 110c is smaller than that of the insulating layer 110a. Therefore, the insulating layer 110c can be formed under a condition of higher power than that of the insulating layer 110a. By reducing the flow rate ratio of the deposition gas and forming the film with relatively high power, a dense film with reduced surface defects can be obtained.
  • a laminated film formed under the conditions in which the insulating layer 110b, the insulating layer 110a, and the insulating layer 110c are arranged in this order from the one having the highest film forming rate can be used as the insulating layer 110.
  • the insulating layer 110 has a higher etching rate under the same conditions for wet etching or dry etching in the order of the insulating layer 110b, the insulating layer 110a, and the insulating layer 110c.
  • the insulating layer 110b is preferably formed thicker than the insulating layers 110a and 110c. By thickly forming the insulating layer 110b having the highest film forming rate, the time required for the film forming process of the insulating layer 110 can be shortened.
  • the boundary between the insulating layer 110a and the insulating layer 110b and the boundary between the insulating layer 110b and the insulating layer 110c may be unclear, these boundaries are illustrated by broken lines in FIG. 1A and the like. Since the insulating layers 110a and 110b have different film densities, it is possible to observe these boundaries as differences in contrast in a transmission electron microscope (TEM) image in a cross section of the insulating layer 110. Sometimes you can. Similarly, the boundary between the insulating layer 110b and the insulating layer 110c can be observed in some cases.
  • TEM transmission electron microscope
  • the thickness of the insulating layer 110 in a region which does not overlap with the conductive layer 112 may be thin.
  • 1B, 1C, and 2A show a structure in which the insulating layer 110c in a region which does not overlap with the conductive layer 112 is removed and the insulating layers 110a and 110b remain. Further, the thickness of the insulating layer 110b in a region which does not overlap with the conductive layer 112 may be smaller than that of the insulating layer 110b in a region which overlaps with the conductive layer 112.
  • a step difference at an end portion of the insulating layer 110 is reduced and a step coverage of a layer formed over the insulating layer 110 (eg, the insulating layer 116) is covered. It is possible to suppress the occurrence of defects such as step breaks and voids in the layer.
  • FIG. 2B shows a structure in which the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c remain in a region that does not overlap with the conductive layer 112. Further, the thickness of the insulating layer 110c in a region which does not overlap with the conductive layer 112 may be smaller than that of the insulating layer 110c in a region which overlaps with the conductive layer 112. As shown in FIG. 2B, it is particularly preferable that the insulating layer 110c remains in a region that does not overlap with the conductive layer 112. With the structure in which the insulating layer 110c remains in a region which does not overlap with the conductive layer 112, water adsorption to the insulating layer 110 can be suppressed.
  • the thickness of the insulating layer 110c in a region overlapping with the conductive layer 112 is 1 nm to 50 nm inclusive, preferably 2 nm to 40 nm inclusive, more preferably 3 nm to 30 nm inclusive.
  • the insulating layer 110a, the insulating layer 110b, and the insulating layer 110c remain in a region which does not overlap with the conductive layer 112, and the insulating layer 110c in a region overlapping with the conductive layer 112 and the insulating layer 110c in a region not overlapping with the conductive layer 112.
  • the insulating layer 110 may have a two-layer structure including the insulating layer 110a and the insulating layer 110c on the insulating layer 110a.
  • the insulating layer 110 may have a single-layer structure.
  • any of the above-described insulating layers 110a, 110b, and 110c can be appropriately selected depending on the purpose.
  • the insulating layer 116 is provided so as to cover the top surface and the side surface of the conductive layer 112, the side surface of the metal oxide layer 114, the top surface and the side surface of the insulating layer 110, the top surface and the side surface of the semiconductor layer 108, and the top surface of the insulating layer 103. ..
  • the insulating layer 118 is provided so as to cover the insulating layer 116.
  • the insulating layers 116 and 118 function as protective layers and can suppress diffusion of impurity elements from the outside.
  • the insulating layer 116 has a function of suppressing diffusion of impurities from above the insulating layer 116 into the semiconductor layer 108. Further, the insulating layer 116 has a function of lowering the resistance of the semiconductor layer 108 which is in contact with the insulating layer 116 at the time of film formation. The insulating layer 116 is provided in contact with the top surface and the side surface of the region 108N.
  • an insulating film that can supply impurities to the region 108N by heating at the time of forming the insulating layer 116 or by heating after the film can be used. Alternatively, an insulating film which can generate oxygen vacancies in the region 108N can be used by heating during or after the insulating layer 116 is formed.
  • the insulating layer 116 is preferably a film formed by using a gas containing an impurity element such as hydrogen as a film forming gas used for film formation.
  • an impurity element such as hydrogen
  • silane, ammonia, or the like can be used as the gas containing hydrogen.
  • the film formation temperature of the insulating layer 116 is, for example, preferably 200 ° C. or higher and 500 ° C. or lower, more preferably 220 ° C. or higher and 450 ° C. or lower, further preferably 230 ° C. or higher and 430 ° C. or lower, and further 250 ° C. or higher and 400 ° C. or lower.
  • a gas containing an impurity element such as hydrogen
  • silane, ammonia, or the like can be used as the gas containing hydrogen.
  • the film formation temperature of the insulating layer 116 is, for example, preferably 200 ° C. or higher and 500 ° C. or lower, more preferably 220 ° C. or
  • the insulating layer 116 By forming the insulating layer 116 under reduced pressure and heating, the desorption of oxygen in the region of the semiconductor layer 108, which is the region 108N, can be promoted. By supplying impurities such as hydrogen to the semiconductor layer 108 in which a large number of oxygen vacancies are formed, the carrier concentration in the region 108N is increased and the resistance of the region 108N can be reduced more effectively.
  • an insulating film containing a nitride such as silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, or aluminum nitride oxide can be preferably used.
  • silicon nitride has a blocking property against hydrogen and oxygen, it is possible to prevent both diffusion of hydrogen from the outside to the semiconductor layer 108 and desorption of oxygen from the semiconductor layer 108 to the outside, which has high reliability.
  • a transistor can be realized.
  • the insulating layer 116 may be an insulating film having a function of drawing oxygen in the semiconductor layer 108 to generate oxygen vacancies.
  • a metal nitride such as aluminum nitride for the insulating layer 116.
  • a metal nitride for the insulating layer 116 it is preferable to use a nitride of aluminum, titanium, tantalum, tungsten, chromium, or ruthenium. In particular, it is particularly preferable to contain aluminum or titanium.
  • aluminum as a sputtering target, an aluminum nitride film formed by a reactive sputtering method using a gas containing nitrogen as a film forming gas, by appropriately controlling the flow rate of nitrogen gas with respect to the total flow rate of the film forming gas, A film having both extremely high insulating properties and extremely high blocking properties against hydrogen and oxygen can be obtained.
  • the thickness of the insulating layer containing the aluminum nitride is preferably 5 nm or more. Even with such a thin film, a high blocking property against hydrogen and oxygen and a function of reducing the resistance of the semiconductor layer can both be achieved. Although there is no particular upper limit on the thickness of the insulating layer, it is preferably 500 nm or less, preferably 200 nm or less, more preferably 50 nm or less in consideration of productivity.
  • a film whose composition formula satisfies AlN x (x is a real number greater than 0 and 2 or less, preferably x is greater than 0.5 and less than or equal to 1.5) is used. Is preferred. Accordingly, a film having excellent insulating properties and excellent thermal conductivity can be provided, so that heat dissipation of heat generated when the transistor 100 is driven can be improved.
  • an aluminum titanium nitride film, a titanium nitride film, or the like can be used as the insulating layer 116.
  • the insulating layer 116 can suck oxygen in the region 108N and form oxygen vacancies in the region 108N.
  • the insulating layer 116 sucks oxygen in the semiconductor layer 108, so that the metal included in the insulating layer 116 is provided between the insulating layer 116 and the region 108N.
  • a layer containing an oxide of an element eg, aluminum may be formed.
  • the region 108L Since the region 108L is not in contact with the insulating layer 116 because the insulating layer 110 is provided therebetween, the amount of hydrogen supplied from the insulating layer 116 is less than that in the region 108N. Further, since the impurity concentration is lower than that of the region 108N, the region 108L can have a higher resistance than that of the region 108N.
  • the region 108L can be formed in a self-aligned manner, a photomask for forming the region 108L is not needed and the manufacturing cost can be reduced. Further, by forming the region 108L in a self-aligning manner, relative displacement between the region 108L and the conductive layer 112 does not occur, so that the width of the region 108L in the semiconductor layer 108 can be approximately matched.
  • a region 108L that functions as an offset region where the electric field of the gate is not applied (or is less likely to be applied than the channel formation region) between the channel formation region and the low resistance region 108N in the semiconductor layer 108 can be stably formed without variation.
  • the source-drain breakdown voltage of the transistor can be improved, and a highly reliable transistor can be realized.
  • the width L2 of the region 108L is preferably 100 nm or more and 2 ⁇ m or less, more preferably 150 nm or more and 1 ⁇ m or less, and further preferably 200 nm or more and 1 ⁇ m or less.
  • concentration of an electric field near the drain is relieved, and deterioration of the transistor can be suppressed especially in a state where the drain voltage is high.
  • the width L2 of the region 108L larger than the thickness of the insulating layer 110, the electric field concentration near the drain can be effectively suppressed.
  • the width L2 is longer than 2 ⁇ m, the source-drain resistance is increased, and the driving speed of the transistor may be slowed down.
  • the width L2 of the region 108L can be determined depending on the thickness of the semiconductor layer 108, the thickness of the insulating layer 110, and the magnitude of the voltage applied between the source and the drain when the transistor 100 is driven.
  • the region 108L between the channel formation region and the low-resistance region 108N By providing the region 108L between the channel formation region and the low-resistance region 108N, the current density at the boundary between the channel formation region and the region 108N can be relaxed, heat generation at the boundary between the channel and the source or drain can be suppressed, and reliability can be improved. It is possible to obtain a high-performance transistor or a semiconductor device.
  • the insulating layer 103 can have a laminated structure.
  • FIG. 1 illustrates an example in which the insulating layer 103 has a structure in which an insulating layer 103a, an insulating layer 103b, an insulating layer 103c, and an insulating layer 103d are stacked in this order from the substrate 102 side.
  • the insulating layer 103a is in contact with the substrate 102.
  • the insulating layer 103d is in contact with the semiconductor layer 108.
  • the insulating layer 103 has a high withstand voltage, a small stress in the film, a difficulty in releasing hydrogen and water, a small number of defects in the film, and suppression of diffusion of impurities contained in the substrate 102. It is preferable to satisfy one or more, and most preferable to satisfy all of them.
  • the four insulating films included in the insulating layer 103 it is preferable to use insulating films containing nitrogen for the insulating layers 103a, 103b, and 103c located on the substrate 102 side. On the other hand, it is preferable to use an insulating film containing oxygen for the insulating layer 103d which is in contact with the semiconductor layer 108. In addition, it is preferable that the four insulating films included in the insulating layer 103 be successively formed using a plasma CVD apparatus without being exposed to the air.
  • a nitrogen-containing insulating film such as a silicon nitride film, a silicon nitride oxide film, an aluminum nitride film, or a hafnium nitride film can be preferably used.
  • a nitrogen-containing insulating film such as a silicon nitride film, a silicon nitride oxide film, an aluminum nitride film, or a hafnium nitride film can be preferably used.
  • the description of the insulating film which can be used for the insulating layer 110 can be referred to.
  • the insulating layers 103a and 103c are preferably dense films that can prevent diffusion of impurities from below.
  • the insulating layer 103a is preferably a film capable of blocking impurities contained in the substrate 102
  • the insulating layer 103c is preferably a film capable of blocking hydrogen or water contained in the insulating layer 103b. Therefore, for the insulating layers 103a and 103c, an insulating film formed at a lower film formation rate than the insulating layer 103b can be used.
  • the insulating layer 103b it is preferable to use an insulating film formed under the condition of low stress and high film formation rate.
  • the insulating layer 103b is preferably formed thicker than the insulating layers 103a and 103c.
  • the insulating layer 103b is a film more than the other two insulating films.
  • the film has a low density. Therefore, in a transmission electron microscope image or the like in the cross section of the insulating layer 103, it may be possible to observe as a difference in contrast. Note that the boundary between the insulating layer 103a and the insulating layer 103b and the boundary between the insulating layer 103b and the insulating layer 103c may be unclear in some cases, and therefore, in FIG.
  • the insulating layer 103d in contact with the semiconductor layer 108 is preferably a dense insulating film in which impurities such as water are less likely to be adsorbed on the surface.
  • impurities such as water are less likely to be adsorbed on the surface.
  • the same insulating film as the insulating layer 110c included in the insulating layer 110 can be used as the insulating layer 103d.
  • the transistor 100 preferably has a region where the insulating layer 103c and the insulating layer 116 are in contact with each other.
  • An enlarged view of a region Q surrounded by a chain line in FIG. 1B is shown in FIG. 3A, and an enlarged view of a region R surrounded by a chain line in FIG. 1C is shown in FIG. 3B.
  • the insulating layer 116 in a region which does not overlap with the semiconductor layer 108 in the channel length direction is provided in contact with the insulating layer 103c.
  • the end portion of the insulating layer 103d is substantially aligned with the end portion of the semiconductor layer 108.
  • the insulating layer 116 in a region that does not overlap the insulating layer 110 in the channel width direction is provided in contact with the insulating layer 103c. Further, the end portion of the insulating layer 103d is substantially aligned with the end portion of the insulating layer 110. For example, when the insulating layer 110 is formed, the insulating film to be the insulating layer 103d in a region which does not overlap with the insulating layer 110 is also removed so that the end portion of the insulating layer 103d and the end portion of the insulating layer 110 are approximately aligned with each other. You can
  • an insulating film containing nitrogen can be preferably used as each of the insulating layer 116 and the insulating layer 103c.
  • the end portion of the insulating layer 103d may be configured to substantially match the end portion of the semiconductor layer 108.
  • the insulating film to be the insulating layer 103d in a region which does not overlap with the semiconductor layer 108 is also removed so that the end portion of the insulating layer 103d and the end portion of the semiconductor layer 108 are approximately aligned with each other.
  • the film thickness of the insulating layer 103c in the region which does not overlap with the semiconductor layer 108 may be smaller than the film thickness of the insulating layer 103c in the region overlapping with the semiconductor layer 108.
  • FIG. 4A shows an enlarged view of a region Q surrounded by the alternate long and short dash line in FIG. 1B.
  • FIG. 4A shows that the insulating layer 103c in a region which does not overlap with the semiconductor layer 108 has a smaller film thickness than the insulating layer 103c in a region overlapping with the semiconductor layer 108, and the insulating layer 103c has a small film thickness in an insulating region.
  • the layer 103c and the insulating layer 116 are in contact with each other.
  • the film thickness of the insulating layer 103c in a region not overlapping the insulating layer 110 may be smaller than the film thickness of the insulating layer 103c in a region overlapping the insulating layer 110.
  • An enlarged view of the region R surrounded by the alternate long and short dash line in FIG. 1C is shown in FIGS. 4B and 4C.
  • the thickness of the insulating layer 103c in a region which does not overlap with the insulating layer 110 is smaller than the thickness of the insulating layer 103c in a region overlapping with the insulating layer 110, and the thickness of the insulating layer 103c is small.
  • the end portion of the insulating layer 103d is substantially aligned with the end portion of the insulating layer 110.
  • the end portion of the insulating layer 103d is substantially aligned with the end portion of the semiconductor layer 108.
  • FIGS. 4A, 4B, and 4C show an example in which the insulating layer 103c and the insulating layer 116 are in contact with each other, one embodiment of the present invention is not limited to this.
  • the insulating layer 103b may be exposed and the insulating layer 103b and the insulating layer 116 may be in contact with each other.
  • the insulating layer 103a may be exposed and the insulating layer 103a and the insulating layer 116 may be in contact with each other.
  • the end portion of the insulating layer 110 and the end portion of the metal oxide layer 114 each have a tapered shape.
  • the coverage with a layer (eg, the insulating layer 116) formed over the insulating layer 110 and the metal oxide layer 114 is improved, and a defect such as a step break or a void occurs in the layer. Can be suppressed.
  • a part of the conductive layer 112 functions as a gate electrode.
  • Part of the insulating layer 110 functions as a gate insulating layer.
  • the transistor 100 is a so-called top-gate transistor in which a gate electrode is provided over the semiconductor layer 108.
  • the transistor 100 may include a conductive layer 120a and a conductive layer 120b over the insulating layer 118.
  • the conductive layers 120a and 120b function as a source electrode or a drain electrode.
  • the conductive layers 120a and 120b are electrically connected to the region 108N through the openings 141a and 141b provided in the insulating layer 118 and the insulating layer 116, respectively.
  • the semiconductor layer 108 preferably contains a metal oxide.
  • the semiconductor layer 108 includes indium and an element M (the element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, It is preferable to have one or more kinds selected from neodymium, hafnium, tantalum, tungsten, or magnesium) and zinc.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, or tin.
  • an oxide containing indium, gallium, and zinc for the semiconductor layer 108.
  • the semiconductor layer 108 may have a stacked structure in which layers having different compositions, layers having different crystallinity, or layers having different impurity concentrations are stacked.
  • parasitic resistance can be reduced, a transistor having high on-state current can be obtained, and a semiconductor device with high on-state current can be obtained.
  • the wiring resistance is reduced to suppress signal delay and high-speed driving becomes possible.
  • the conductive layer 112 copper, silver, gold, aluminum, or the like can be used. In particular, copper is preferable because it has low resistance and is excellent in mass productivity.
  • the conductive layer 112 may have a laminated structure.
  • the second conductive layer is provided over or under the low-resistance first conductive layer or both.
  • the second conductive layer it is preferable to use a conductive material that is less likely to be oxidized (has oxidation resistance) than the first conductive layer. Further, it is preferable to use a material that suppresses the diffusion of the components of the first conductive layer as the second conductive layer.
  • the second conductive layer for example, indium oxide, indium zinc oxide, indium tin oxide (ITO), indium tin oxide containing silicon (ITSO), metal oxide such as zinc oxide, titanium nitride, or nitride.
  • a metal nitride such as tantalum, molybdenum nitride, or tungsten nitride can be preferably used.
  • the metal oxide layer 114 located between the insulating layer 110 and the conductive layer 112 functions as a barrier film that prevents oxygen contained in the insulating layer 110 from diffusing to the conductive layer 112 side. Further, the metal oxide layer 114 also functions as a barrier film which prevents hydrogen and water contained in the conductive layer 112 from diffusing to the insulating layer 110 side.
  • a material that is less permeable to oxygen and hydrogen than at least the insulating layer 110 can be used.
  • the metal oxide layer 114 can prevent diffusion of oxygen from the insulating layer 110 to the conductive layer 112 even when a metal material such as aluminum or copper which easily absorbs oxygen is used for the conductive layer 112. .. Even when the conductive layer 112 contains hydrogen, hydrogen can be prevented from diffusing from the conductive layer 112 to the semiconductor layer 108 through the insulating layer 110. As a result, the carrier concentration in the channel formation region of the semiconductor layer 108 can be extremely low.
  • the metal oxide layer 114 can use an insulating material or a conductive material. When the metal oxide layer 114 has an insulating property, it functions as part of the gate insulating layer. On the other hand, when the metal oxide layer 114 has conductivity, it functions as part of the gate electrode.
  • an insulating material having a higher dielectric constant than silicon oxide for the metal oxide layer 114.
  • a metal oxide can be used as the metal oxide layer 114.
  • an oxide containing indium such as indium oxide, indium zinc oxide, indium tin oxide (ITO), or indium tin oxide containing silicon (ITSO) can be used.
  • ITO indium tin oxide
  • ITSO indium tin oxide containing silicon
  • a conductive oxide containing indium is preferable because it has high conductivity.
  • ITSO does not easily crystallize due to the inclusion of silicon and has high flatness, adhesion with a film formed on ITSO is increased.
  • a metal oxide such as zinc oxide or zinc oxide containing gallium can be used.
  • the metal oxide layer 114 may have a stacked structure.
  • the metal oxide layer 114 it is preferable to use an oxide material containing one or more elements that are the same as those of the semiconductor layer 108. In particular, it is preferable to use an oxide semiconductor material applicable to the semiconductor layer 108. At this time, it is preferable to use, as the metal oxide layer 114, a metal oxide film formed using the same sputtering target as that for the semiconductor layer 108 because the device can be shared.
  • the metal oxide material containing indium and gallium is used for both the semiconductor layer 108 and the metal oxide layer 114
  • a material having a higher gallium composition (content ratio) than that of the semiconductor layer 108 is used, oxygen blocking is achieved. It is preferable because the property can be further enhanced.
  • the field-effect mobility of the transistor 100 can be increased.
  • the metal oxide layer 114 is preferably formed using a sputtering device.
  • oxygen can be added to the insulating layer 110 and the semiconductor layer 108 by forming the oxide film in an atmosphere containing oxygen gas.
  • the semiconductor layer 108 has a channel formation region which overlaps with the conductive layer 112 with the insulating layer 110 interposed therebetween. Further, the semiconductor layer 108 has a pair of regions 108N sandwiching the channel formation region. The region 108N is a region of the semiconductor layer 108 which does not overlap with the conductive layer 112 or the insulating layer 110 and is in contact with the insulating layer 116.
  • the region 108N can also be referred to as a region having lower resistance than the channel formation region, a region having high carrier concentration, a region having high oxygen defect density, a region having high impurity concentration, or an n-type region.
  • the region 108N is a region containing an impurity element (first element).
  • the impurity element include hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, arsenic, aluminum, magnesium, or a rare gas.
  • typical examples of rare gases include helium, neon, argon, krypton, xenon, and the like.
  • the impurity concentration in the region 108N has a concentration gradient such that the concentration is higher as it is closer to the insulating layer 116.
  • the total amount of the impurity elements in the region 108N can be reduced as compared with the case where the concentration is uniform over the entire region 108N, so that impurities which can diffuse into the channel formation region due to heat or the like in the manufacturing process can be reduced.
  • the amount can be kept low. Further, since the resistance becomes lower toward the upper portion of the region 108N, the contact resistance with the conductive layer 120a (or the conductive layer 120b) can be reduced more effectively.
  • the treatment of adding the impurity element to the region 108N can be performed using the insulating layer 110 as a mask. Thereby, the region 108N can be formed in a self-aligned manner.
  • the region 108N has an impurity concentration of 1 ⁇ 10 19 atoms / cm 3 or more and 1 ⁇ 10 23 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or more, 5 ⁇ 10 22 atoms / cm 3 or less, It is more preferable to include a region of 1 ⁇ 10 20 atoms / cm 3 or more and 1 ⁇ 10 22 atoms / cm 3 or less.
  • the concentration of impurities included in the region 108N can be analyzed by, for example, an analysis method such as secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • an analysis method such as secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • SIMS Secondary Ion Mass Spectrometry
  • XPS X-ray Photoelectron Spectroscopy
  • the impurity element preferably exists in an oxidized state.
  • an easily oxidizable element such as boron, phosphorus, magnesium, aluminum, or silicon
  • Such an element that is easily oxidized can exist stably in a state where it is oxidized by being combined with oxygen in the semiconductor layer 108, and therefore, at a high temperature (for example, 400 ° C or higher, 600 ° C or higher, or 800 ° C or higher) in a later step. ), The desorption is suppressed. Further, a large number of oxygen vacancies (V 2 O 3 ) are generated in the region 108N because the impurity element deprives oxygen in the semiconductor layer 108.
  • the oxygen vacancy (V O) containing hydrogen in the film defects hereinafter, referred to as V O H
  • V O H oxygen vacancy
  • the semiconductor layer 108 be covered with the insulating layer 116 having a high barrier property against oxygen.
  • the insulating layer 116 is provided in contact with the region 108N of the semiconductor layer 108.
  • the insulating layer 116 functions as a hydrogen supply source for the region 108N.
  • the insulating layer 116 is preferably a film which releases hydrogen by heating.
  • the insulating layer 116 is preferably a film formed by using a gas containing hydrogen as a film forming gas used during film formation. Accordingly, hydrogen can be effectively supplied to the region 108N even when the insulating layer 116 is formed.
  • an insulating film of silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum nitride, aluminum nitride oxide, or the like can be used.
  • the region 108N is in a state of containing a large amount of oxygen deficiency by adding the impurity element as described above. Therefore, by further supplying hydrogen from the insulating layer 116 in addition to hydrogen contained in the semiconductor layer 108, the carrier concentration can be further increased.
  • the insulating layer 118 functions as a protective layer that protects the transistor 100.
  • an inorganic insulating material such as an oxide or a nitride can be used.
  • an inorganic insulating material such as silicon nitride, silicon nitride oxide, silicon oxynitride, aluminum oxide, aluminum oxynitride, aluminum nitride, hafnium oxide, or hafnium aluminate can be used.
  • the insulating layer 118 can be used as a planarization layer. In that case, an organic resin material can be used for the insulating layer 118.
  • the insulating layer 118 may not be provided if unnecessary. Further, the insulating layer 118 may have a stacked structure including two or more layers.
  • Oxygen deficiency formed in the channel formation region of the semiconductor layer 108 is a problem because it affects transistor characteristics. For example, when oxygen vacancies are formed in the semiconductor layer 108, hydrogen enters the oxygen vacancies and can serve as a carrier supply source. When a carrier supply source is generated in the channel formation region, variation in electric characteristics of the transistor 100, typically, shift in threshold voltage occurs. Therefore, it is preferable that the oxygen deficiency is smaller in the channel formation region.
  • the insulating film in the vicinity of the channel formation region of the semiconductor layer 108, specifically, the insulating layer 110 above the channel formation region and the insulating layer 103 below is oxidized.
  • the structure includes a physical film. Oxygen vacancies in the channel formation region can be reduced by moving oxygen from the insulating layer 103 and the insulating layer 110 to the channel formation region by heat during the manufacturing process.
  • the semiconductor layer 108 preferably has a region in which the atomic ratio of In to the element M is larger than 1. The higher the In content, the higher the field effect mobility of the transistor.
  • the bond strength between In and oxygen is weaker than the bond strength between Ga and oxygen. Oxygen deficiency is easily formed in the. Further, the same tendency is obtained when the metal element represented by M is used instead of Ga. When many oxygen vacancies are present in the metal oxide film, electric characteristics of the transistor are deteriorated and reliability is deteriorated.
  • an extremely large amount of oxygen can be supplied to the channel formation region of the semiconductor layer 108 containing a metal oxide; thus, a metal oxide material with a high In content can be used.
  • a transistor having extremely high field-effect mobility, stable electrical characteristics, and high reliability can be realized.
  • a metal oxide having an atomic ratio of In to the element M of 1.5 or more, or 2 or more, or 3 or more, or 3.5 or more, or 4 or more can be preferably used.
  • a display device with a narrow frame width (also referred to as a narrow frame) can be provided by using the above transistor with high field-effect mobility for a gate driver that generates a gate signal. Further, by using the above transistor having high field-effect mobility as a source driver (in particular, a demultiplexer connected to an output terminal of a shift register included in the source driver), a display with a small number of wirings connected to a display device can be displayed. A device can be provided.
  • the field effect mobility may be low if the semiconductor layer 108 has high crystallinity.
  • the crystallinity of the semiconductor layer 108 can be analyzed, for example, by using X-ray diffraction (XRD: X-Ray Diffraction) or by using a transmission electron microscope (TEM).
  • the carrier concentration in the film can be lowered by lowering the impurity concentration and lowering the defect level density (reducing oxygen vacancies).
  • a transistor including such a metal oxide film in a channel formation region of a semiconductor layer rarely has negative threshold voltage (is rarely normally on).
  • a transistor including such a metal oxide film can have characteristics in which off-state current is extremely small.
  • the semiconductor layer 108 is a metal oxide film having a CAAC (c-axis aligned crystal) structure described later, a metal oxide film having an nc (nano crystal) structure, or a metal oxide film having a mixed CAAC structure and nc structure. Is preferably used.
  • the semiconductor layer 108 may have a laminated structure of two or more layers.
  • the semiconductor layer 108 in which two or more metal oxide films having different compositions are laminated can be used.
  • two or more of the films formed by a sputtering target which are in the vicinity of the above, are preferably used by stacking.
  • a semiconductor layer 108 in which two or more metal oxide films having different crystallinity are stacked can be used. In that case, it is preferable that the same oxide target is used and the film forming conditions are made different so that the film is continuously formed without being exposed to the atmosphere.
  • the semiconductor layer 108 can have a stacked structure of a metal oxide film having an nc structure and a metal oxide film having a CAAC structure.
  • a stacked structure of a metal oxide film having an nc structure and a metal oxide film having an nc structure may be used. Note that the description of CAC (Cloud-Aligned Composite) described later can be referred to for the function of the metal oxide or the structure of the material that can be preferably used for the metal oxide film.
  • CAC Cloud-Aligned Composite
  • the oxygen flow rate ratio at the time of forming the first metal oxide film to be formed first is made smaller than the oxygen flow rate ratio at the time of forming the second metal oxide film to be formed later.
  • the condition is that oxygen is not flowed at the time of forming the first metal oxide film. This makes it possible to effectively supply oxygen during the formation of the second metal oxide film.
  • the first metal oxide film has lower crystallinity and higher electrical conductivity than the second metal oxide film.
  • the second metal oxide film provided thereover has higher crystallinity than that of the first metal oxide film, damage during processing of the semiconductor layer 108 or formation of the insulating layer 110 is prevented. Can be suppressed.
  • the oxygen flow rate ratio at the time of forming the first metal oxide film is 0% or more and less than 50%, preferably 0% or more and 30% or less, more preferably 0% or more and 20% or less, typically The target is 10%.
  • the oxygen flow rate ratio during the formation of the second metal oxide film is 50% or more and 100% or less, preferably 60% or more and 100% or less, more preferably 80% or more and 100% or less, and further preferably 90% or more. 100% or less, typically 100%.
  • the first metal oxide film and the second metal oxide film may have different conditions such as pressure, temperature, and power at the time of film formation, but the conditions other than the oxygen flow rate ratio are the same. This is preferable because the time required for the film formation process can be shortened.
  • the transistor 100 having excellent electrical characteristics and high reliability can be realized.
  • FIG. 5A is a top view of the transistor 100A
  • FIG. 5B is a cross-sectional view of the transistor 100A in the channel length direction
  • FIG. 5C is a cross-sectional view of the transistor 100A in the channel width direction.
  • An enlarged view of the region P surrounded by the alternate long and short dash line in FIG. 5B is shown in FIG. 6A.
  • An enlarged view of the region R surrounded by the alternate long and short dash line in FIG. 5C is shown in FIG. 6B.
  • the transistor 100A mainly differs from the transistor 100 in that the end of the conductive layer 112 is located inside the end of the metal oxide layer 114.
  • the insulating layer 116 is provided in contact with the top surface and the side surface of the metal oxide layer.
  • the end of the conductive layer 112 is located inside the end of the metal oxide layer 114.
  • the metal oxide layer 114 has a portion which projects outward from the end portion of the conductive layer 112 at least over the insulating layer 110.
  • the step difference between the side surfaces of the conductive layer 112 and the metal oxide layer 114 becomes gentle, so that the conductive layer 112 and the metal oxide layer 114 can be formed.
  • the step coverage of the layer (eg, the insulating layer 116) formed over the layer 114 can be improved, and defects such as step breaks and voids in the layer can be suppressed.
  • a wet etching method can be preferably used for forming the conductive layer 112 and the metal oxide layer 114.
  • the end portion of the conductive layer 112 can be located inside the end portion of the metal oxide layer 114.
  • the metal oxide layer 114 and the conductive layer 112 can be formed in the same step, and productivity can be improved.
  • FIG. 7A is a top view of the transistor 100B
  • FIG. 7B is a cross-sectional view of the transistor 100B in the channel length direction
  • FIG. 7C is a cross-sectional view of the transistor 100B in the channel width direction.
  • An enlarged view of the region P surrounded by the one-dot chain line in FIG. 7B is shown in FIG. 8A.
  • An enlarged view of the region Q surrounded by the alternate long and short dash line in FIG. 7B is shown in FIG. 8B.
  • An enlarged view of the region R surrounded by the alternate long and short dash line in FIG. 7C is shown in FIG. 8C.
  • the transistor 100B mainly differs from the transistor 100A in that the insulating layer 116 has a laminated structure.
  • the insulating layer 116 can have a stacked structure including two or more layers.
  • the insulating layer 116 has a laminated structure, it is not limited to a laminated structure made of the same material and may have a laminated structure made of different materials.
  • the insulating layer 116 has a two-layer structure including an insulating layer 116a and an insulating layer 116b on the insulating layer 116a.
  • a material that can be used for the insulating layer 116 can be used.
  • the insulating layer 116a and the insulating layer 116b may be made of the same material or different materials. Note that since the insulating layers 116a and 116b can be formed using insulating films of the same material, the interfaces between the insulating layers 116a and 116b may not be clearly confirmed. Therefore, in this embodiment, the interface between the insulating layer 116a and the insulating layer 116b is illustrated by a dashed line.
  • the insulating layer 116 is in contact with the region 108N and functions as a hydrogen supply source to the region 108N.
  • the insulating layer 116 is preferably a film which releases hydrogen when heat is applied.
  • the insulating layer 116 can be formed in an atmosphere containing hydrogen.
  • the insulating layer 116 is preferably formed by a plasma CVD method using a deposition gas containing hydrogen.
  • a silicon nitride film can be formed using a deposition gas containing silane gas and ammonia gas.
  • a large amount of hydrogen can be contained in the insulating layer 116 by using ammonia gas in addition to silane gas. Further, even when the insulating layer 116 is formed, hydrogen can be supplied to the exposed portion of the semiconductor layer 108.
  • the exposed region of the semiconductor layer 108 may be reduced when the insulating layer 116 is formed.
  • the surface of the semiconductor layer 108 is reduced, the roughness of the surface of the semiconductor layer 108 becomes large, and defects such as step breaks and voids occur in a layer formed over the semiconductor layer 108 (eg, the insulating layer 116). There is.
  • the atmosphere used for forming the insulating layer 116a located on the semiconductor layer 108 side contains less hydrogen than the atmosphere used for forming the insulating layer 116b.
  • a mixed gas of silane, nitrogen, and ammonia is used for forming each of the insulating layer 116a and the insulating layer 116b, and the flow rate of ammonia used for forming the insulating layer 116a is lower than the flow rate of ammonia used for forming the insulating layer 116b. be able to.
  • the insulating layer 116a preferably has a region with a low hydrogen concentration. With such a structure, reduction of the surface of the semiconductor layer 108 can be suppressed.
  • the film densities are different; therefore, a transmission electron microscope (TEM) image in a cross section of the insulating layer 110 is used.
  • TEM transmission electron microscope
  • these boundaries can be observed as a difference in contrast.
  • the insulating layer 116a may have a region with a higher film density than the insulating layer 116b.
  • TE transmitted electron
  • TE transmitted electron
  • the insulating layer 116a may have a darker (darker) image than the insulating layer 116b. Further, the insulating layer 116a may have a region where the hydrogen concentration in the film is lower than that of the insulating layer 116b.
  • the difference in hydrogen concentration between the insulating layer 116a and the insulating layer 116b can be evaluated by, for example, secondary ion mass spectrometry (SIMS).
  • SIMS secondary ion mass spectrometry
  • the insulating layer 116b is preferably made of a material having a blocking property against hydrogen, water and oxygen. Further, the insulating layer 116b preferably has higher blocking properties against hydrogen, water, and oxygen than the insulating layer 116a. Since the insulating layer 116b provided over the insulating layer 116a has a blocking property with respect to hydrogen, water, and oxygen, diffusion of hydrogen from the outside to the semiconductor layer 108 and diffusion of water are suppressed, and at the same time, from the semiconductor layer 108 Oxygen desorption to the outside can be suppressed, and a highly reliable transistor can be realized.
  • the insulating layer 116 in contact with the semiconductor layer 108 preferably has few defects in the film.
  • a defect in the silicon nitride film is typically a K center or the like.
  • the K center is caused by a dangling bond of silicon and can be evaluated by an electron spin resonance method (ESR: Electron Spin Resonance).
  • the number of defects in the insulating layer 116a may be larger than that of the insulating layer 116b. is there. Therefore, when the insulating layer 116 has a single-layer structure including only the insulating layer 116a, defects in the film of the entire insulating layer 116 increase. Therefore, when the insulating layer 116 has a stacked-layer structure of the insulating layer 116a and the insulating layer 116b, defects in the film of the insulating layer 116 as a whole can be reduced.
  • the film thickness of the insulating layer 116b is preferably 0.5 times or more and 30 times or less, more preferably 1 time or more and 25 times or less, further preferably 2 times or more and 20 times or less, and further more than the film thickness of the insulating layer 116a. It is preferably 3 times or more and 10 times or less, and more preferably 4 times or more and 5 times or less.
  • the insulating layer 116 has a stacked-layer structure, the insulating layer 116 has a blocking property against hydrogen, water, and oxygen, and suppresses reduction of the surface of the semiconductor layer 108 when the insulating layer 116 is formed, The amount of defects in the insulating layer 116 can be reduced.
  • the insulating layer 116a and the insulating layer 116b are preferably formed continuously using a plasma CVD apparatus without being exposed to the atmosphere. By continuously forming the films, impurities can be suppressed from being attached to the interface between the insulating layers 116a and 116b. Further, it is preferable that the insulating layer 116a, the insulating layer 116b, and the insulating layer 118 be successively formed using a plasma CVD apparatus without being exposed to the air. By continuously forming the films, impurities can be suppressed from being attached to the interface between the insulating layer 116a and the insulating layer 116b and the interface between the insulating layer 116b and the insulating layer 118.
  • FIG. 9A is a top view of the transistor 100C
  • FIG. 9B is a cross-sectional view of the transistor 100C in the channel length direction
  • FIG. 9C is a cross-sectional view of the transistor 100C in the channel width direction.
  • the transistor 100C mainly differs from the transistor 100 in that the conductive layer 106 is provided between the substrate 102 and the insulating layer 103.
  • the conductive layer 106 has a region overlapping with the channel formation region of the semiconductor layer 108, the metal oxide layer 114, and the conductive layer 112.
  • the conductive layer 106 has a function as a first gate electrode (also referred to as a bottom gate electrode) and the conductive layer 112 has a function as a second gate electrode (also referred to as a top gate electrode). ..
  • part of the insulating layer 103 functions as a first gate insulating layer and part of the insulating layer 110 functions as a second gate insulating layer.
  • a portion of the semiconductor layer 108 which overlaps with at least one of the conductive layer 112 and the conductive layer 106, functions as a channel formation region. Note that in the following, a portion of the semiconductor layer 108 which overlaps with the conductive layer 112 may be referred to as a channel formation region in order to facilitate description; however, actually, the portion of the semiconductor layer 108 does not overlap with the conductive layer 112 but overlaps with the conductive layer 106. A channel can be formed in a portion (a portion including the region 108N).
  • the conductive layer 106 is electrically connected to the conductive layer 112 through the openings 142 provided in the metal oxide layer 114, the insulating layer 110, and the insulating layer 103. May be. Accordingly, the same potential can be applied to the conductive layer 106 and the conductive layer 112.
  • the conductive layer 106 can be made of the same material as the conductive layer 112, the conductive layer 120a, or the conductive layer 120b. In particular, it is preferable to use a material containing copper for the conductive layer 106 because wiring resistance can be reduced. When a material containing a refractory metal such as tungsten or molybdenum is used for the conductive layer 106, treatment can be performed at a high temperature in a later step.
  • the conductive layer 112 and the conductive layer 106 project outward from the end portion of the semiconductor layer 108 in the channel width direction.
  • the entire semiconductor layer 108 in the channel width direction is covered with the conductive layer 112 and the conductive layer 106 with the insulating layer 110 and the insulating layer 103 interposed therebetween.
  • the semiconductor layer 108 can be electrically surrounded by an electric field generated by the pair of gate electrodes. At this time, it is particularly preferable to apply the same potential to the conductive layer 106 and the conductive layer 112. Thus, an electric field for inducing a channel can be effectively applied to the semiconductor layer 108, so that the on-state current of the transistor 100C can be increased. Therefore, the transistor 100C can be miniaturized.
  • the conductive layer 112 and the conductive layer 106 may not be connected. At this time, a constant potential may be supplied to one of the pair of gate electrodes and a signal for driving the transistor 100C may be supplied to the other. At this time, the threshold voltage when the transistor 100C is driven by the other electrode can be controlled by the potential applied to the one electrode.
  • the insulating layer 103 may have a laminated structure.
  • 9B and 9C show an example in which an insulating layer 103a, an insulating layer 103b, an insulating layer 103c, and an insulating layer 103d are stacked in this order from the conductive layer 106 side.
  • the insulating layer 103a is in contact with the conductive layer 106.
  • the insulating layer 103a is preferably a film which can block a metal element contained in the conductive layer 106. Since the above description can be referred to for the insulating layer 103a, the insulating layer 103b, the insulating layer 103c, and the insulating layer 103d, detailed description thereof is omitted.
  • the insulating layer 103a is not provided and the three insulating films of the insulating layer 103b, the insulating layer 103c, and the insulating layer 103d are provided. May be laminated.
  • Example 1 of manufacturing method> A method for manufacturing a semiconductor device of one embodiment of the present invention will be described below with reference to the drawings.
  • the transistor 100C illustrated in the above configuration example will be described as an example.
  • the thin films (insulating film, semiconductor film, conductive film, etc.) constituting the semiconductor device are sputtering method, chemical vapor deposition (CVD) method, vacuum vapor deposition method, pulse laser deposition (PLD) method, atomic layer deposition (ALD). ) Method etc. can be used.
  • CVD method include a plasma chemical vapor deposition (PECVD) method and a thermal CVD method.
  • PECVD plasma chemical vapor deposition
  • MOCVD metal organic chemical vapor deposition
  • Thin films (insulating films, semiconductor films, conductive films, etc.) that compose semiconductor devices are spin coat, dip, spray coat, inkjet, dispense, screen print, offset print, doctor knife, slit coat, roll coat, curtain coat, knife. It can be formed by a method such as coating.
  • the thin film that constitutes the semiconductor device can be processed using photolithography.
  • the thin film may be processed by a nanoimprint method, a sandblast method, a lift-off method, or the like.
  • the island-shaped thin film may be directly formed by a film forming method using a shielding mask such as a metal mask.
  • the photolithography method typically has the following two methods. One is a method of forming a resist mask on a thin film to be processed, processing the thin film by etching or the like, and removing the resist mask. The other is a method in which a thin film having photosensitivity is formed and then exposed and developed to process the thin film into a desired shape.
  • the light used for exposure can be, for example, i-line (wavelength 365 nm), g-line (wavelength 436 nm), h-line (wavelength 405 nm), or a mixture thereof.
  • ultraviolet light, KrF laser light, ArF laser light, or the like can be used.
  • the exposure may be performed by a liquid immersion exposure technique.
  • extreme ultraviolet light (EUV) may be used or X-ray.
  • an electron beam may be used instead of the light used for exposure.
  • the use of extreme ultraviolet light, X-rays or electron beams is preferable because it enables extremely fine processing. Note that a photomask is not necessary when exposure is performed by scanning a beam such as an electron beam.
  • etching of the thin film a dry etching method, a wet etching method, a sandblast method, etc. can be used.
  • FIGS. 10 to 14 shows a cross section at each stage of the manufacturing process of the transistor 100C.
  • a cross section in the channel length direction is shown on the left side of the central broken line, and a cross section in the channel width direction is shown on the right side.
  • a conductive film is formed over the substrate 102 and processed by etching to form the conductive layer 106 which functions as a first gate electrode (FIG. 10A).
  • the insulating layer 103 is formed so as to cover the substrate 102 and the conductive layer 106 (FIG. 10B).
  • the insulating layer 103 can be formed by a PECVD method, an ALD method, a sputtering method, or the like.
  • the insulating layer 103 is formed by stacking an insulating layer 103a, an insulating layer 103b, an insulating layer 103c, and an insulating layer 103d.
  • each insulating layer forming the insulating layer 103 is preferably formed by a PECVD method.
  • the insulating layer 103a preferably has a function of blocking impurities. Providing the insulating layer 103a can suppress diffusion of impurities from a layer lower than the insulating layer 103 to a layer higher than the insulating layer 103.
  • the insulating layer 103b preferably has low stress and high withstand voltage. By providing the insulating layer 103b, the insulating layer 103 with low stress and high withstand voltage can be obtained. It is preferable that the insulating layer 103c emit less impurities including hydrogen and have a function of blocking impurities including hydrogen. By providing the insulating layer 103c, hydrogen can be prevented from diffusing into the channel formation region. It is preferable that the insulating layer 103d have a low defect density and emit a small amount of impurities containing hydrogen.
  • the insulating layer 103a is formed by a plasma CVD method using a mixed gas of silane, nitrogen, and ammonia. Next, a mixed gas having a higher ammonia flow rate than the insulating layer 103a is used to form an insulating layer 103b having low stress and high withstand voltage.
  • an insulating layer 103c which has a small amount of hydrogen-containing impurities released and has a function of blocking the hydrogen-containing impurities is formed using a mixed gas in which an ammonia flow rate is lower than that of the insulating layer 103b.
  • the insulating layer 103d can be formed by using a mixed gas of silane and dinitrogen monoxide to form the insulating layer 103d which has a low defect density and emits less hydrogen-containing impurities.
  • the insulating layer 103a, the insulating layer 103b, the insulating layer 103c, and the insulating layer 103d can be continuously formed in a vacuum, and the insulating layer 103 is formed with high productivity. it can.
  • plasma treatment is performed in an atmosphere containing oxygen to oxidize the surface of the insulating layer 103c, whereby the insulating layer 103d can be formed over the insulating layer 103c.
  • the film density of the insulating layer 103b may be lower than that of the insulating layers 103a and 103c.
  • the difference in film density among the insulating layers 103a, 103b, and 103c can be evaluated by, for example, the density (luminance) of the TEM image.
  • the hydrogen concentration in the insulating layer 103b is higher than that in the insulating layers 103a and 103c.
  • the difference in hydrogen concentration between the insulating layer 103a, the insulating layer 103b, and the insulating layer 103c can be evaluated by, for example, secondary ion mass spectrometry (SIMS).
  • SIMS secondary ion mass spectrometry
  • a process of supplying oxygen to the insulating layer 103 may be performed.
  • plasma treatment or heat treatment in an oxygen atmosphere can be performed.
  • oxygen may be supplied to the insulating layer 103 by a plasma ion doping method, an ion implantation method, or the like.
  • the metal oxide film 108f is preferably formed by a sputtering method using a metal oxide target.
  • an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • an inert gas for example, helium gas, argon gas, xenon gas, etc.
  • the crystallinity of the metal oxide film can be increased as the proportion of oxygen gas in the entire deposition gas when forming the metal oxide film (hereinafter also referred to as an oxygen flow rate ratio) can be increased, and the reliability can be improved.
  • an oxygen flow rate ratio the lower the oxygen flow rate ratio, the lower the crystallinity of the metal oxide film, and the transistor with higher on-current can be obtained.
  • the semiconductor layer 108 has a layered structure, it is preferable to continuously form films in the same film formation chamber using the same sputtering target because the interface can be made favorable.
  • the conditions such as pressure, temperature, and power at the time of film formation may be different, but by making the conditions other than the oxygen flow rate ratio the same, This is preferable because the time can be shortened.
  • the deposition conditions are set so that the metal oxide film 108f is a metal oxide film having a CAAC structure, a metal oxide film having an nc structure, or a metal oxide film in which a CAAC structure and an nc structure are mixed.
  • the film formation conditions for forming a metal oxide film having a CAAC structure and the film formation conditions for having an nc structure are different depending on the composition of a sputtering target to be used; In addition to the flow rate ratio, pressure, power, etc. may be set appropriately.
  • the metal oxide film 108f may be formed at a substrate temperature of room temperature or higher and 450 ° C. or lower, preferably room temperature or higher and 300 ° C. or lower, more preferably room temperature or higher and 200 ° C. or lower, still more preferably room temperature or higher and 140 ° C. or lower.
  • a substrate temperature of room temperature or higher and 450 ° C. or lower preferably room temperature or higher and 300 ° C. or lower, more preferably room temperature or higher and 200 ° C. or lower, still more preferably room temperature or higher and 140 ° C. or lower.
  • the film forming temperature to room temperature or higher and lower than 140 ° C. because productivity becomes high.
  • the crystallinity can be lowered by forming the metal oxide film with the substrate temperature kept at room temperature or without heating.
  • a treatment for desorbing water, hydrogen, an organic component, or the like adsorbed on the surface of the insulating layer 103 or a treatment for supplying oxygen into the insulating layer 103 can be performed.
  • heat treatment can be performed at a temperature of 70 ° C to 200 ° C in a reduced pressure atmosphere.
  • plasma treatment may be performed in an atmosphere containing oxygen.
  • organic substances on the surface of the insulating layer 103 can be preferably removed. After such treatment, it is preferable to continuously form a metal oxide film without exposing the surface of the insulating layer 103 to the air.
  • the metal oxide film 108f is processed to form the island-shaped semiconductor layer 108 (FIG. 10D).
  • either one or both of the wet etching method and the dry etching method may be used.
  • a part of the insulating layer 103d which does not overlap with the semiconductor layer 108 may be etched and removed.
  • the top surface shapes of the semiconductor layer 108 and the insulating layer 103d are approximately the same.
  • a part of the insulating layer 103c is exposed, so that the insulating layer 116 formed later and the insulating layer 103c can be in contact with each other.
  • heat treatment may be performed in order to remove hydrogen or water in the metal oxide film or the semiconductor layer 108.
  • the temperature of the heat treatment can be typically 150 ° C. or higher and lower than the strain point of the substrate, 250 ° C. or higher and 450 ° C. or lower, or 300 ° C. or higher and 450 ° C. or lower. Note that heat treatment may not be performed after the metal oxide film is formed or after the semiconductor layer 108 is processed.
  • the heat treatment may be performed at any stage after the metal oxide film is formed. It may also serve as a heat treatment or a step to which heat is applied later.
  • Heat treatment can be performed in an atmosphere containing a rare gas or nitrogen. Alternatively, after heating in the atmosphere, heating may be performed in an atmosphere containing oxygen. Ultra dry air (CDA: Clean Dry Air) may be used as the atmosphere containing nitrogen or the atmosphere containing oxygen. Note that it is preferable that the atmosphere for the heat treatment does not contain hydrogen, water, or the like. By using a gas highly purified to a dew point of ⁇ 60 ° C. or lower, preferably ⁇ 100 ° C. or lower, hydrogen, water, and the like can be prevented from being taken into the semiconductor layer 108 as much as possible. An electric furnace, a rapid heating (RTA: Rapid Thermal Annealing) device, or the like can be used for the heat treatment. The heat treatment time can be shortened by using the RTA device.
  • RTA Rapid Thermal Annealing
  • the insulating film 110f is preferably formed immediately after the semiconductor layer 108 is formed.
  • water may be adsorbed on the surface of the semiconductor layer 108.
  • V O H is formed. Since V OH can be a carrier generation source, it is preferable that the amount of adsorbed water in the semiconductor layer 108 is small.
  • an insulating film 110f is formed so as to cover the insulating layer 103 and the semiconductor layer 108 (FIG. 11A).
  • the insulating film 110f is a film that will later become the insulating layer 110.
  • the insulating film 110f is preferably formed using an oxide film such as a silicon oxide film or a silicon oxynitride film by using a plasma chemical vapor deposition apparatus (PECVD apparatus or simply plasma CVD apparatus). Alternatively, it may be formed by a PECVD method using microwaves.
  • PECVD apparatus plasma chemical vapor deposition apparatus
  • microwaves microwaves.
  • an insulating film 110A to be the insulating layer 110a, an insulating film 110B to be the insulating layer 110b, and an insulating film 110C to be the insulating layer 110c are laminated in this order.
  • each insulating film forming the insulating film 110f is preferably formed by PECVD.
  • the insulating film 110A is formed by a plasma CVD method using a mixed gas of silane and dinitrogen monoxide.
  • the insulating film 110B is formed under a high power condition using a mixed gas having a higher silane flow rate ratio to the nitrous oxide flow rate than the insulating film 110A.
  • the insulating film 110C can be formed by using a mixed gas having a lower silane flow rate ratio to the nitrous oxide flow rate than the insulating film 110B and under a low pressure condition.
  • the insulating film 110A, the insulating film 110B, and the insulating film 110C can be continuously formed in a vacuum, and the insulating film 110f can be formed with high productivity.
  • Heat treatment may be performed after the insulating film 110f is formed. By performing the heat treatment, impurities in the insulating film 110f and adsorbed water on the surface of the insulating film 110f can be removed.
  • the heat treatment can be performed at a temperature of 200 ° C. to 400 ° C. in an atmosphere containing one or more of nitrogen, oxygen, and a rare gas. Note that heat treatment may not be performed after the insulating film 110f is formed.
  • the heat treatment may be performed at any stage after the insulating film 110f is formed. It may also serve as a heat treatment or a step to which heat is applied later.
  • the plasma treatment can be performed on the surface of the semiconductor layer 108 before forming the insulating film 110f.
  • impurities such as water adsorbed on the surface of the semiconductor layer 108 can be reduced. Therefore, impurities at the interface between the semiconductor layer 108 and the insulating film 110f can be reduced, so that a highly reliable transistor can be realized.
  • the plasma treatment can be performed in an atmosphere of oxygen, ozone, nitrogen, dinitrogen monoxide, argon, or the like.
  • the plasma treatment and the formation of the insulating film 110f be continuously performed without being exposed to the air.
  • the insulating film 110f it is preferable to perform heat treatment after forming the insulating film 110f. Through the heat treatment, hydrogen or water contained in the insulating film 110f or adsorbed on the surface can be removed. In addition, defects in the insulating film 110f can be reduced.
  • the treatment of supplying oxygen to the insulating film 110f may be performed.
  • plasma treatment, heat treatment, or the like can be performed in an atmosphere containing oxygen.
  • oxygen may be supplied to the insulating film 110f by a plasma ion doping method, an ion implantation method, or the like.
  • a PECVD device can be preferably used.
  • plasma treatment be continuously performed in a vacuum after the insulating film 110f is formed. The productivity can be improved by continuously forming the insulating film 110f and performing plasma treatment in a vacuum.
  • the heat treatment is preferably performed after the film (eg, the metal oxide film 114f) is formed over the insulating film 110f.
  • the film eg, the metal oxide film 114f
  • oxygen supplied to the insulating film 110f might be released to the outside of the insulating film 110f.
  • the metal oxide film 114f is a film that will later become the metal oxide layer 114.
  • the metal oxide film 114f is preferably formed by a sputtering method in an atmosphere containing oxygen, for example. Accordingly, oxygen can be supplied to the insulating film 110f when the metal oxide film 114f is formed.
  • the metal oxide film 114f is formed by a sputtering method using an oxide target containing a metal oxide similar to the case of the semiconductor layer 108.
  • a metal oxide film may be formed by a reactive sputtering method using a metal target using oxygen as a film forming gas.
  • a metal target using oxygen as a film forming gas.
  • aluminum oxide film can be formed.
  • the oxygen supplied to the layer 110 can be increased, which is preferable.
  • the oxygen flow rate or the oxygen partial pressure is, for example, higher than 0% and 100% or less, preferably 10% or more and 100% or less, more preferably 20% or more and 100% or less, further preferably 30% or more and 100% or less, and further preferably Is 40% or more and 100% or less.
  • the oxygen flow rate ratio be 100% and the oxygen partial pressure be as close to 100% as possible.
  • oxygen is supplied to the insulating film 110f and oxygen is generated from the insulating film 110f when the metal oxide film 114f is formed. It is possible to prevent detachment. As a result, an extremely large amount of oxygen can be trapped in the insulating film 110f. Then, a large amount of oxygen is supplied to the channel formation region of the semiconductor layer 108 by heat treatment performed later, oxygen vacancies in the channel formation region can be reduced, and a highly reliable transistor can be realized.
  • the metal oxide film 114f may have a substrate temperature of room temperature or higher and 450 ° C. or lower, preferably a substrate temperature of room temperature or higher and 300 ° C. or lower, more preferably room temperature or higher and 200 ° C. or lower, still more preferably room temperature or higher and 140 ° C. or lower.
  • a substrate temperature of room temperature or higher and 300 ° C. or lower preferably room temperature or higher and 200 ° C. or lower
  • the film formation temperature of the metal oxide film 114f is high, the crystallinity of the metal oxide film 114f may be high, and the etching rate may be slow.
  • the deposition temperature of the metal oxide film 114f When the deposition temperature of the metal oxide film 114f is low, the crystallinity of the metal oxide film 114f may be low and the etching rate may be high.
  • the deposition temperature of the metal oxide film 114f may be appropriately selected so that a desired etching rate can be obtained with respect to an etchant used for processing the metal oxide film 114f.
  • Oxygen may be supplied from the insulating film 110f to the semiconductor layer 108 by performing heat treatment after the formation of the metal oxide film 114f.
  • the heat treatment can be performed at a temperature of 200 ° C to 400 ° C in an atmosphere containing one or more of nitrogen, oxygen, and a rare gas. Note that heat treatment may not be performed after the metal oxide film 114f is formed. Further, the heat treatment may be performed at any stage after the metal oxide film 114f is formed. It may also serve as a heat treatment or a step to which heat is applied later.
  • a conductive film 112f to be the conductive layer 112 is formed on the metal oxide film 114f (FIG. 11C).
  • the conductive film 112f is preferably formed by a sputtering method using a metal or alloy sputtering target.
  • a wet etching method can be preferably used for forming the conductive layer 112 and the metal oxide layer 114.
  • an etchant containing hydrogen peroxide can be used for example.
  • an etchant having one or more of phosphoric acid, acetic acid, nitric acid, hydrochloric acid, or sulfuric acid can be used.
  • an etchant containing phosphoric acid, acetic acid, and nitric acid can be preferably used.
  • Processing is performed so that the end portions of the conductive layer 112 and the metal oxide layer 114 are located inside the contour of the resist mask 115.
  • a wet etching method is preferably used for forming the conductive layer 112 and the metal oxide layer 114.
  • the width L2 of the region 108L can be controlled by adjusting the etching time.
  • the conductive layer 112 and the metal oxide layer 114 are formed by etching the conductive film 112f and the metal oxide film 114f by an anisotropic etching method and then by using an isotropic etching method.
  • the side faces of the metal oxide film 114f may be etched to make the end faces recede (also referred to as side etching).
  • the conductive layer 112 and the metal oxide layer 114 located inside the insulating layer 110 can be formed in a plan view.
  • the thickness of the insulating film 110f in a region overlapping with the conductive layer 112 is larger than that of the insulating film 110f in a region not overlapping with the conductive layer 112.
  • the thickness may be thin.
  • etching conditions or techniques may be used for forming the conductive layer 112 and the metal oxide layer 114, and etching may be performed at least twice.
  • the conductive film 112f may be etched first, and then the metal oxide film 114f may be etched under different etching conditions.
  • the insulating film 110f is removed in a region not covered with the resist mask 115 to form the insulating layer 110 (FIG. 12C).
  • Either one or both of a wet etching method and a dry etching method can be used for forming the insulating layer 110.
  • the insulating layer 110 may be formed in a state where the resist mask 115 is removed; however, by leaving the resist mask 115, it is possible to prevent the conductive layer 112 from being thinned. Further, when the insulating layer 110 is formed, the insulating layer 103d in a region not covered with the resist mask 115 may be removed.
  • the width L2 of the region 108L can be controlled by adjusting the formation conditions of the insulating layer 110.
  • the width of the resist mask 115 is reduced by using the condition that the resist mask 115 recedes when the insulating layer 110 is formed.
  • the width of the resist mask 115 By reducing the width of the resist mask 115, the distance between the end portion of the resist mask 115 and the end portion of the conductive layer 112 is reduced, and as a result, the width L2 of the region 108L can be reduced.
  • the resist mask 115 is removed.
  • cleaning may be performed to remove impurities.
  • impurities attached to exposed regions of the insulating layer 110 and the semiconductor layer 108 can be removed, and deterioration in electrical characteristics and reliability of the transistor can be suppressed.
  • the impurities include, for example, a component of an etching gas or an etchant, a component of the conductive film 112f, a component of the metal oxide film 114f, or the like which is attached when the insulating film 110f is etched.
  • cleaning method wet cleaning using a cleaning liquid or the like, or plasma treatment can be used. Further, these washings may be appropriately combined.
  • a cleaning liquid containing oxalic acid, phosphoric acid, aqueous ammonia, hydrofluoric acid, or the like can be used.
  • the insulating layer 116 is preferably formed by a plasma CVD method using a film forming gas containing hydrogen.
  • a film forming gas containing hydrogen For example, a silicon nitride film is formed using a film forming gas containing silane gas and ammonia gas.
  • ammonia gas in addition to silane gas, a large amount of hydrogen can be contained in the film. Further, even during film formation, hydrogen can be supplied to the exposed portion of the semiconductor layer 108.
  • part of hydrogen released from the insulating layer 116 be supplied to part of the semiconductor layer 108 by performing heat treatment after the insulating layer 116 is formed.
  • the heat treatment is preferably performed in an atmosphere containing at least one of nitrogen, oxygen, and a rare gas at a temperature of 150 ° C to 450 ° C inclusive, preferably 200 ° C to 400 ° C inclusive.
  • an extremely low resistance region 108N can be formed in the semiconductor layer 108.
  • oxygen can be supplied from the insulating layer 110 to the channel formation region of the semiconductor layer 108.
  • the film formation temperature of the insulating layer 116 or the insulating layer 118 is, for example, 150 ° C to 400 ° C inclusive, preferably 180 ° C to 360 ° C inclusive, more preferably 200 ° C to 250 ° C inclusive.
  • Heat treatment may be performed after the insulating layer 118 is formed.
  • Opening 141a and Opening 141b [Formation of Opening 141a and Opening 141b] Subsequently, a mask is formed at a desired position of the insulating layer 118 by lithography, and then the insulating layer 118 and the insulating layer 116 are partly etched to form openings 141a and 141b reaching the region 108N.
  • the transistor 100C can be manufactured.
  • a wet etching method can be preferably used for forming the conductive layer 112 and the metal oxide layer 114. At this time, processing is performed so that the end portion of the metal oxide layer 114 is located inside the contour of the resist mask 115 and the end portion of the conductive layer 112 is located inside the contour of the metal oxide layer 114.
  • the width L2 of the region 108L can be controlled by adjusting the etching time.
  • the conductive layer 112 and the metal oxide layer 114 are formed by etching the conductive film 112f and the metal oxide film 114f by an anisotropic etching method and then by using an isotropic etching method.
  • the side surface of the metal oxide film 114f may be etched to retreat the end surface.
  • insulation of a region which does not overlap with the metal oxide layer 114 is larger than the thickness of the insulating film 110f in a region which overlaps with the metal oxide layer 114.
  • the film thickness of the film 110f may be thin.
  • the insulating film 110f is removed in a region not covered with the resist mask 115 to form the insulating layer 110 (FIG. 14B).
  • Either one or both of a wet etching method and a dry etching method can be used for forming the insulating layer 110.
  • the insulating layer 110 may be formed in a state where the resist mask 115 is removed; however, by leaving the resist mask 115, it is possible to prevent the conductive layer 112 from being thinned.
  • the resist mask 115 is removed.
  • the substrate 102 there is no particular limitation on the material of the substrate 102, but it is necessary that the substrate 102 have at least heat resistance high enough to withstand heat treatment performed later.
  • a single crystal semiconductor substrate made of silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate such as silicon germanium, an SOI substrate, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like is used as the substrate 102.
  • a substrate provided with a semiconductor element may be used as the substrate 102.
  • a flexible substrate may be used as the substrate 102, and the transistor 100 and the like may be directly formed on the flexible substrate.
  • a separation layer may be provided between the substrate 102 and the transistor 100 or the like.
  • the peeling layer can be used for separating a semiconductor device over the peeling layer, separating the substrate 102 from the substrate 102, and transferring the semiconductor device to another substrate. At that time, the transistor 100 and the like can be transferred to a substrate having low heat resistance or a flexible substrate.
  • the insulating layer 103 can be formed by a sputtering method, a CVD method, an evaporation method, a pulsed laser deposition (PLD) method, or the like as appropriate.
  • the insulating layer 103 can be formed as a single layer or a stacked layer of an oxide insulating film or a nitride insulating film, for example. Note that in order to improve interface characteristics with the semiconductor layer 108, at least a region of the insulating layer 103 which is in contact with the semiconductor layer 108 is preferably formed using an oxide insulating film.
  • a film which releases oxygen by heating is preferably used for the insulating layer 103.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, hafnium oxide, gallium oxide, Ga—Zn oxide, or the like may be used and can be provided as a single layer or a stacked layer.
  • the surface in contact with the semiconductor layer 108 is subjected to pretreatment such as oxygen plasma treatment, or It is preferable to oxidize the vicinity of the surface.
  • the conductive layer 106, the conductive layer 120a functioning as a source electrode, and the conductive layer 120b functioning as a drain electrode are chromium, copper, aluminum, gold, silver, zinc, molybdenum, tantalum, titanium, tungsten, manganese, nickel, iron, cobalt. It can be formed by using a metal element selected from the above, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • the conductive layer 106, the conductive layer 120a, and the conductive layer 120b include an In—Sn oxide, an In—W oxide, an In—W—Zn oxide, an In—Ti oxide, an In—Ti—Sn oxide, and an In layer.
  • an oxide conductor such as a -Zn oxide, an In-Sn-Si oxide, or an In-Ga-Zn oxide or a metal oxide film can be applied.
  • the oxide conductor (OC: Oxide Conductor)
  • OC Oxide Conductor
  • a donor level is formed in the vicinity of the conduction band.
  • the metal oxide has high conductivity and becomes a conductor.
  • the metal oxide converted into a conductor can be referred to as an oxide conductor.
  • the conductive layer 106 and the like may have a laminated structure of a conductive film containing the above oxide conductor (metal oxide) and a conductive film containing a metal or an alloy.
  • a conductive film containing a metal or an alloy wiring resistance can be reduced.
  • a conductive film containing an oxide conductor is preferably applied to the side which is in contact with the insulating layer functioning as a gate insulating film.
  • the conductive layer 106, the conductive layer 120a, and the conductive layer 120b have any one or more selected from the above-mentioned metal elements, in particular, titanium, tungsten, tantalum, and molybdenum.
  • metal elements in particular, titanium, tungsten, tantalum, and molybdenum.
  • the insulating layer 110 functioning as a gate insulating film of the transistor 100 or the like can be formed by a PECVD method, a sputtering method, or the like.
  • the insulating layer 110 is a silicon oxide film, a silicon oxynitride film, a silicon nitride oxide film, a silicon nitride film, an aluminum oxide film, a hafnium oxide film, a yttrium oxide film, a zirconium oxide film, a gallium oxide film, a tantalum oxide film, a magnesium oxide film.
  • An insulating layer containing one or more of a lanthanum oxide film, a cerium oxide film, and a neodymium oxide film can be used. Note that the insulating layer 110 may have a stacked structure of two layers or a stacked structure of three or more layers.
  • the insulating layer 110 in contact with the semiconductor layer 108 is preferably an oxide insulating film and more preferably has a region containing oxygen in excess of the stoichiometric composition.
  • the insulating layer 110 is an insulating film capable of releasing oxygen.
  • the insulating layer 110 is formed in an oxygen atmosphere, heat treatment in an oxygen atmosphere, plasma treatment, or the like is performed on the formed insulating layer 110, or the insulating layer 110 is formed over the insulating layer 110 in an oxygen atmosphere.
  • Oxygen can be supplied into the insulating layer 110 by forming an oxide film or the like.
  • the insulating layer 110 a material such as hafnium oxide having a higher relative dielectric constant than silicon oxide or silicon oxynitride can be used. This makes it possible to increase the thickness of the insulating layer 110 and suppress the leak current due to the tunnel current.
  • Hafnium oxide having crystallinity is particularly preferable because it has a higher relative dielectric constant than amorphous hafnium oxide.
  • the sputtering target used for forming the In-M-Zn oxide preferably has an atomic ratio of In to the element M of 1 or more.
  • the atomic ratio of the semiconductor layer 108 to be formed includes a fluctuation of ⁇ 40% in the atomic ratio of the metal element contained in the above sputtering target.
  • the semiconductor layer 108 has an energy gap of 2 eV or more, preferably 2.5 eV or more.
  • the off-state current of the transistor can be reduced by using the metal oxide whose energy gap is wider than that of silicon.
  • a metal oxide having a low carrier concentration for the semiconductor layer 108.
  • the concentration of impurities in the metal oxide may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the impurities in the metal oxide include, for example, hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to the metal atom to become water, which may form oxygen deficiency in the metal oxide. If the channel formation region in the metal oxide contains oxygen vacancies, the transistor might have normally-on characteristics. Further, a defect in which hydrogen is contained in an oxygen vacancy may function as a donor and an electron which is a carrier may be generated. Further, part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including a metal oxide containing a large amount of hydrogen is likely to have normally-on characteristics.
  • the metal oxide may be evaluated not by the donor concentration but by the carrier concentration. Therefore, in this specification and the like, the carrier concentration which is assumed to be a state where no electric field is applied may be used as the parameter of the metal oxide, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably less than 1 ⁇ 10 19 atoms / cm 3. Is less than 5 ⁇ 10 18 atoms / cm 3 , and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier concentration of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less, more preferably less than 1 ⁇ 10 17 cm ⁇ 3, and less than 1 ⁇ 10 16 cm ⁇ 3 . It is more preferable that it is less than 1 ⁇ 10 13 cm ⁇ 3 , and it is further preferable that it is less than 1 ⁇ 10 12 cm ⁇ 3 .
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the semiconductor layer 108 preferably has a non-single crystal structure.
  • the non-single-crystal structure includes, for example, a CAAC structure, a polycrystalline structure, a microcrystalline structure, or an amorphous structure described later.
  • the amorphous structure has the highest defect level density
  • the CAAC structure has the lowest defect level density.
  • CAAC c-axis aligned aligned crystal
  • the CAAC structure is one of crystal structures such as a thin film including a plurality of nanocrystals (a crystal region whose maximum diameter is less than 10 nm), in which each nanocrystal has a c-axis oriented in a specific direction and an a-axis.
  • the b-axis and the b-axis have a crystal structure having no orientation, and the nanocrystals are continuously connected to each other without forming grain boundaries.
  • a thin film having a CAAC structure is characterized in that the c-axis of each nanocrystal is likely to be oriented in the thickness direction of the thin film, the normal direction of the formation surface, or the normal direction of the thin film surface.
  • CAAC-OS Oxide Semiconductor
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • the CAAC-OS a clear crystal grain boundary cannot be confirmed, so that it can be said that a decrease in electron mobility due to the crystal grain boundary is unlikely to occur.
  • the crystallinity of an oxide semiconductor might be lowered due to the inclusion of impurities, the generation of defects, or the like; therefore, it can be said that the CAAC-OS is an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the oxide semiconductor including the CAAC-OS has stable physical properties. Therefore, the oxide semiconductor including the CAAC-OS is highly heat resistant and highly reliable.
  • crystallography it is common to take a unit cell having a specific axis as the c-axis among the three axes (crystal axes) of the a-axis, the b-axis, and the c-axis that form the unit cell. ..
  • the two axes parallel to the plane direction of the layer are the a-axis and the b-axis, and the axis intersecting the layer is the c-axis.
  • a crystal having such a layered structure there is graphite classified into a hexagonal system, and the a-axis and the b-axis of its unit cell are parallel to the cleavage plane, and the c-axis is orthogonal to the cleavage plane.
  • InGaZnO 4 crystals having a YbFe 2 O 4 type crystal structure which is a layered structure, can be classified into a hexagonal system, and the a-axis and the b-axis of the unit cell are parallel to the plane direction of the layer and the c-axis.
  • Are orthogonal to the layers ie the a-axis and the b-axis).
  • an oxide semiconductor film having a microcrystalline structure crystal parts may not be clearly confirmed.
  • the crystal part included in the microcrystalline oxide semiconductor film is often 1 nm to 100 nm inclusive, or 1 nm to 10 nm inclusive.
  • an oxide semiconductor film having nanocrystals nc: nanocrystals
  • an oxide semiconductor film having nanocrystals nc: nanocrystals
  • the crystal grain boundary may not be clearly confirmed in an observation image by TEM.
  • the nc-OS film has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less).
  • a minute region for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less.
  • the nc-OS film may be indistinguishable from the amorphous oxide semiconductor film depending on the analysis method. For example, when structural analysis is performed on an nc-OS film using an XRD apparatus that uses X-rays having a diameter larger than that of a crystal part, a peak indicating a crystal plane is not detected in the analysis by the out-of-plane method.
  • the nc-OS film has a lower density of defect states than the amorphous oxide semiconductor film.
  • the nc-OS film there is no regularity in crystal orientation between different crystal parts. Therefore, the nc-OS film has a higher density of defect states than the CAAC-OS film. Therefore, the nc-OS film has higher carrier concentration and higher electron mobility than the CAAC-OS film in some cases. Therefore, a transistor including the nc-OS film may have high field-effect mobility.
  • the nc-OS film can be formed by reducing the oxygen flow rate ratio during film formation as compared with the CAAC-OS film. Further, the nc-OS film can be formed by lowering the substrate temperature at the time of film formation as compared with the CAAC-OS film. For example, since an nc-OS film can be formed even when the substrate temperature is set to a relatively low temperature (for example, a temperature of 130 ° C. or lower) or the substrate is not heated, a large glass substrate or a resin substrate is used. Suitable for high productivity.
  • a crystal structure of a metal oxide is used.
  • a metal oxide formed by a sputtering method using the above target at a substrate temperature of 100 ° C. or higher and 130 ° C. or lower has a crystal structure of either an nc (nano crystal) structure or a CAAC structure, or a structure in which these are mixed. Easy to take.
  • a metal oxide formed by a sputtering method with a substrate temperature of room temperature (RT) is likely to have an nc crystal structure.
  • the room temperature (RT) referred to here includes the temperature when the substrate is not heated.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is the function of electrons serving as carriers. It is a function that does not flow.
  • CAC-OS or CAC-metal oxide has a conductive area and an insulating area.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed as a cloudy connection at the periphery and connected in a cloud shape.
  • the conductive region and the insulating region may be dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less. ..
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • a carrier when flowing a carrier, a carrier mainly flows in the component which has a narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a high on-current and a high field-effect mobility can be obtained in the on state of the transistor.
  • CAC-OS or CAC-metal oxide can also be referred to as a matrix composite material or a metal matrix composite material.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described in this specification.
  • FIG. 15A shows a top view of the display device 700.
  • the display device 700 includes a first substrate 701 and a second substrate 705 which are attached to each other with a sealant 712.
  • a pixel portion 702, a source driver circuit portion 704, and a gate driver circuit portion 706 are provided over the first substrate 701 in a region sealed with the first substrate 701, the second substrate 705, and the sealant 712. Be done.
  • the pixel portion 702 is provided with a plurality of display elements.
  • An FPC terminal portion 708 to which an FPC 716 (FPC: Flexible printed circuit) is connected is provided in a portion of the first substrate 701 that does not overlap with the second substrate 705.
  • the FPC 716 supplies various signals and the like to the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706 through the FPC terminal portion 708 and the signal line 710.
  • a plurality of gate driver circuit units 706 may be provided. Further, the gate driver circuit unit 706 and the source driver circuit unit 704 may be in the form of IC chips separately formed and packaged on a semiconductor substrate or the like. The IC chip can be mounted on the first substrate 701 or the FPC 716.
  • the transistor which is the semiconductor device of one embodiment of the present invention can be applied to the transistors included in the pixel portion 702, the source driver circuit portion 704, and the gate driver circuit portion 706.
  • the display element provided in the pixel portion 702 may be a liquid crystal element, a light emitting element, or the like.
  • a liquid crystal element a transmissive liquid crystal element, a reflective liquid crystal element, a semi-transmissive liquid crystal element, or the like can be used.
  • the light emitting element may be a self-luminous light emitting element such as an LED (Light Emitting Diode), an OLED (Organic LED), a QLED (Quantum-dot LED), or a semiconductor laser.
  • a shutter type or optical interference type MEMS (Micro Electro Mechanical Systems) element a display element to which a microcapsule method, an electrophoresis method, an electrowetting method, or an electronic powder fluid (registered trademark) method is applied is used. You can also
  • the display device 700A shown in FIG. 15B is an example of a display device to which a flexible resin layer 743 is applied instead of the first substrate 701 and which can be used as a flexible display.
  • the pixel portion 702 does not have a rectangular shape, but the corner portion has an arc shape. Further, as shown in a region P1 in FIG. 15B, the pixel portion 702 and the resin layer 743 have a cutout portion in which a part is cut out.
  • the pair of gate driver circuit portions 706 are provided on both sides with the pixel portion 702 interposed therebetween. The gate driver circuit portion 706 is provided along the arcuate contour at the corner of the pixel portion 702.
  • the resin layer 743 has a shape in which a portion where the FPC terminal portion 708 is provided protrudes. Further, a part of the resin layer 743 including the FPC terminal portion 708 can be folded back to the back side in the region P2 in FIG. 15B. By folding a part of the resin layer 743, the display device 700A can be mounted in an electronic device in a state where the FPC 716 is overlapped and arranged on the back side of the pixel portion 702, and space saving of the electronic device can be achieved. ..
  • An IC 717 is mounted on the FPC 716 connected to the display device 700A.
  • the IC 717 has a function as a source driver circuit, for example.
  • the source driver circuit portion 704 in the display device 700A can be configured to include at least one of a protection circuit, a buffer circuit, a demultiplexer circuit, and the like.
  • the display device 700B shown in FIG. 15C is a display device that can be suitably used for an electronic device having a large screen.
  • the display device 700B can be suitably used for, for example, a television device, a monitor device, a personal computer (including a notebook type or a desktop type), a tablet terminal, a digital signage, and the like.
  • the display device 700B has a plurality of source driver ICs 721 and a pair of gate driver circuit units 722.
  • a plurality of source driver ICs 721 are attached to the FPC 723, respectively.
  • one terminal of each of the plurality of FPCs 723 is connected to the first board 701 and the other terminal is connected to the printed board 724.
  • the printed board 724 can be arranged on the back side of the pixel portion 702 and mounted on an electronic device, so that space saving of the electronic device can be achieved.
  • the gate driver circuit portion 722 is formed on the first substrate 701. Thereby, an electronic device with a narrow frame can be realized.
  • a display device having a screen size of 30 inches or more, 40 inches or more, 50 inches or more, or 60 inches or more can be realized. Further, it is possible to realize a display device having an extremely high resolution such as 4K2K or 8K4K.
  • FIGS. 16 to 18 are cross-sectional views taken along the alternate long and short dash line QR shown in FIG. 15A.
  • FIG. 19 is a cross-sectional view taken along alternate long and short dash line ST in the display device 700A shown in FIG. 15B.
  • 16 and 17 show a configuration using a liquid crystal element as a display element
  • FIGS. 18 and 19 show a configuration using an EL element.
  • the display device illustrated in FIGS. 16 to 19 includes a lead wiring portion 711, a pixel portion 702, a source driver circuit portion 704, and an FPC terminal portion 708.
  • the lead wiring portion 711 has a signal line 710.
  • the pixel portion 702 includes a transistor 750 and a capacitor 790.
  • the source driver circuit portion 704 includes a transistor 752.
  • FIG. 17 shows the case where the capacitor 790 is not provided.
  • the transistors illustrated in Embodiment 1 can be applied to the transistors 750 and 752.
  • the transistor used in this embodiment has a highly purified oxide semiconductor film in which formation of oxygen vacancies is suppressed.
  • the transistor can have low off-state current. Therefore, the holding time of the electric signal such as the image signal can be lengthened, and the writing interval of the image signal can be set longer. Therefore, the frequency of refresh operations can be reduced, which leads to an effect of reducing power consumption.
  • the transistor used in this embodiment has a relatively high field-effect mobility, it can be driven at high speed.
  • a switching transistor in a pixel portion and a driver transistor used in a driver circuit portion can be formed over the same substrate. That is, a configuration in which a drive circuit formed of a silicon wafer or the like is not applied is also possible, and the number of parts of the display device can be reduced. Further, even in the pixel portion, a high-quality image can be provided by using a transistor which can be driven at high speed.
  • the capacitor 790 illustrated in FIGS. 16, 18, and 19 includes a lower electrode formed by processing the same film as the first gate electrode included in the transistor 750 and a metal oxide that is the same as the semiconductor layer. And an upper electrode formed by.
  • the upper electrode has a low resistance like the source region and the drain region of the transistor 750.
  • a part of an insulating film functioning as a first gate insulating layer of the transistor 750 is provided between the lower electrode and the upper electrode. That is, the capacitor 790 has a stacked structure in which an insulating film functioning as a dielectric film is sandwiched between a pair of electrodes. Further, a wiring obtained by processing the same film as the source electrode and the drain electrode of the transistor is connected to the upper electrode.
  • a planarization insulating film 770 is provided over the transistor 750, the transistor 752, and the capacitor 790.
  • a transistor having a different structure from the transistor 750 included in the pixel portion 702 and the transistor 752 included in the source driver circuit portion 704 may be used.
  • a top-gate transistor may be applied to either one and a bottom-gate transistor may be applied to the other.
  • the gate driver circuit unit 706 is similar to the source driver circuit unit 704.
  • the signal line 710 is formed of the same conductive film as the source and drain electrodes of the transistors 750 and 752. At this time, it is preferable to use a low-resistance material such as a material containing a copper element because a signal delay or the like due to wiring resistance is small and a large screen can be displayed.
  • the FPC terminal portion 708 has a wiring 760, a part of which functions as a connection electrode, an anisotropic conductive film 780, and an FPC 716.
  • the wiring 760 is electrically connected to a terminal included in the FPC 716 through the anisotropic conductive film 780.
  • the wiring 760 is formed using the same conductive film as the source electrode, the drain electrode, and the like of the transistors 750 and 752.
  • a flexible substrate such as a glass substrate or a plastic substrate can be used.
  • an insulating layer having a barrier property against water or hydrogen is preferably provided between the first substrate 701 and the transistor 750 or the like.
  • a light-shielding film 738, a coloring film 736, and an insulating film 734 in contact with these are provided on the second substrate 705 side.
  • the display device 700 illustrated in FIG. 16 includes a liquid crystal element 775 and a spacer 778.
  • the liquid crystal element 775 includes a conductive layer 772, a conductive layer 774, and a liquid crystal layer 776 therebetween.
  • the conductive layer 774 is provided on the second substrate 705 side and has a function as a common electrode.
  • the conductive layer 772 is electrically connected to a source electrode or a drain electrode included in the transistor 750.
  • the conductive layer 772 is formed over the planarization insulating film 770 and functions as a pixel electrode.
  • a material that transmits visible light or a material that reflects visible light can be used.
  • the light-transmitting material for example, an oxide material containing indium, zinc, tin, or the like may be used.
  • the reflective material for example, a material containing aluminum, silver, or the like may be used.
  • the display device 700 becomes a reflective liquid crystal display device.
  • a transmissive liquid crystal display device is obtained.
  • a polarizing plate is provided on the viewing side.
  • a pair of polarizing plates are provided so as to sandwich the liquid crystal element.
  • the display device 700 shown in FIG. 17 shows an example in which a horizontal electric field type (for example, FFS mode) liquid crystal element 775 is used.
  • a conductive layer 774 serving as a common electrode is provided over the conductive layer 772 with an insulating layer 773 provided therebetween.
  • the alignment state of the liquid crystal layer 776 can be controlled by an electric field generated between the conductive layers 772 and 774.
  • a storage capacitor can be formed by a laminated structure of a conductive layer 774, an insulating layer 773, and a conductive layer 772. Therefore, it is not necessary to separately provide a capacitive element, and the aperture ratio can be increased.
  • an alignment film in contact with the liquid crystal layer 776 may be provided.
  • a polarizing member, a retardation member, an optical member (optical substrate) such as an antireflection member, and a light source such as a backlight and a sidelight can be appropriately provided.
  • the liquid crystal layer 776 includes thermotropic liquid crystal, low molecular weight liquid crystal, polymer liquid crystal, polymer dispersed liquid crystal (PDLC: Polymer Dispersed Liquid Crystal), polymer network liquid crystal (PNLC: Polymer Network Liquid Crystal), and ferroelectric liquid crystal.
  • PDLC Polymer Dispersed Liquid Crystal
  • PNLC Polymer Network Liquid Crystal
  • ferroelectric liquid crystal An antiferroelectric liquid crystal or the like can be used.
  • liquid crystal exhibiting a blue phase for which an alignment film is unnecessary may be used.
  • the modes of the liquid crystal element are a TN (Twisted Nematic) mode, a VA (Vertical Alignment) mode, an IPS (In-Plane-Switching) mode, an FFS (Fringe Field Switching), an ASM (Axially Symmetrical Micric), and an ASM (Axially Symmetrical Micromatic) mode. It is possible to use (Optically Compensated Birefringence) mode, ECB (Electrically Controlled Birefringence) mode, guest host mode, and the like.
  • a liquid crystal layer 776 may be a scattering type liquid crystal using a polymer dispersion type liquid crystal or a polymer network type liquid crystal. At this time, a monochrome display may be performed without providing the coloring film 736, or a color display may be performed using the coloring film 736.
  • a time-division display method (also referred to as a field sequential driving method) in which color display is performed based on the successive additive color mixing method may be applied.
  • the coloring film 736 can be omitted.
  • the time-division display method it is not necessary to provide sub-pixels that exhibit R (red), G (green), and B (blue), so that it is possible to improve the aperture ratio of pixels and There are advantages such as increasing the degree.
  • the display device 700 illustrated in FIG. 18 includes a light emitting element 782.
  • the light emitting element 782 includes a conductive layer 772, an EL layer 786, and a conductive film 788.
  • the EL layer 786 includes an organic compound or an inorganic compound such as a quantum dot.
  • Materials that can be used for organic compounds include fluorescent materials and phosphorescent materials.
  • Examples of materials that can be used for the quantum dots include colloidal quantum dot materials, alloy type quantum dot materials, core / shell type quantum dot materials, core type quantum dot materials, and the like.
  • an insulating film 730 which covers a part of the conductive layer 772 is provided over the planarization insulating film 770.
  • the light emitting element 782 is a top emission type light emitting element having a light-transmitting conductive film 788.
  • the light-emitting element 782 may have a bottom emission structure in which light is emitted to the conductive layer 772 side or a dual emission structure in which light is emitted to both the conductive layer 772 side and the conductive film 788 side.
  • the colored film 736 is provided in a position overlapping with the light emitting element 782, and the light shielding film 738 is provided in a position overlapping with the insulating film 730, the leading wiring portion 711, and the source driver circuit portion 704. Further, the coloring film 736 and the light shielding film 738 are covered with the insulating film 734. A space between the light emitting element 782 and the insulating film 734 is filled with a sealing film 732. Note that when the EL layer 786 is formed in an island shape for each pixel or in a stripe shape for each pixel column, that is, when the EL layer 786 is formed by coating separately, the coloring film 736 may not be provided.
  • FIG. 19 shows the configuration of a display device that can be suitably applied to a flexible display.
  • FIG. 19 is a cross-sectional view taken along alternate long and short dash line ST in the display device 700A shown in FIG. 15B.
  • the display device 700A shown in FIG. 19 has a structure in which a supporting substrate 745, an adhesive layer 742, a resin layer 743, and an insulating layer 744 are laminated in place of the first substrate 701 shown in FIG.
  • the transistor 750, the capacitor 790, and the like are provided over the insulating layer 744 provided over the resin layer 743.
  • the support substrate 745 is a thin substrate that includes organic resin, glass, etc. and is flexible enough.
  • the resin layer 743 is a layer containing an organic resin such as a polyimide resin or an acrylic resin.
  • the insulating layer 744 includes an inorganic insulating film such as silicon oxide, silicon oxynitride, or silicon nitride.
  • the resin layer 743 and the supporting substrate 745 are attached to each other with an adhesive layer 742.
  • the resin layer 743 is preferably thinner than the supporting substrate 745.
  • the display device 700 shown in FIG. 19 has a protective layer 740 instead of the substrate 705 shown in FIG.
  • the protective layer 740 is attached to the sealing film 732.
  • a glass substrate, a resin film, or the like can be used as the protective layer 740.
  • an optical member such as a polarizing plate or a scattering plate, an input device such as a touch sensor panel, or a structure in which two or more of these are stacked may be applied.
  • the EL layer 786 included in the light emitting element 782 is provided in an island shape over the insulating film 730 and the conductive layer 772. By forming the EL layer 786 so that emission colors are different for each subpixel, color display can be realized without using the coloring film 736. Further, a protective layer 741 is provided so as to cover the light emitting element 782.
  • the protective layer 741 has a function of preventing impurities such as water from diffusing into the light emitting element 782.
  • FIG. 19 shows a bendable area P2.
  • the region P2 in addition to the supporting substrate 745 and the adhesive layer 742, there is a portion where an inorganic insulating film such as the insulating layer 744 is not provided. Further, in the region P2, the resin layer 746 is provided so as to cover the wiring 760.
  • the inorganic insulating film By preventing the inorganic insulating film from being provided in the bendable region P2 as much as possible and by stacking only a conductive layer containing a metal or an alloy and a layer containing an organic material, it is possible to prevent a crack from being generated when bending. be able to.
  • the support substrate 745 since the support substrate 745 is not provided in the region P2, part of the display device 700A can be bent with an extremely small radius of curvature.
  • An input device may be provided in the display device shown in FIGS.
  • Examples of the input device include a touch sensor and the like.
  • various systems such as a capacitance system, a resistive film system, a surface acoustic wave system, an infrared system, an optical system, and a pressure sensitive system can be used. Alternatively, these two or more may be used in combination.
  • the touch panel has a structure in which an input device is formed between a pair of substrates, a so-called in-cell touch panel, an input device is formed over a display device, a so-called on-cell touch panel, or is used by being attached to a display device. There is a so-called out-cell type touch panel.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described in this specification.
  • the display device illustrated in FIG. 20A includes a pixel portion 502, a driver circuit portion 504, a protection circuit 506, and a terminal portion 507. Note that the protection circuit 506 may not be provided.
  • the transistor of one embodiment of the present invention can be applied to the transistors included in the pixel portion 502 and the driver circuit portion 504.
  • the transistor of one embodiment of the present invention may also be applied to the protection circuit 506.
  • the pixel portion 502 has a plurality of pixel circuits 501 that drive a plurality of display elements arranged in X rows and Y columns (X and Y are each independently a natural number of 2 or more).
  • the driver circuit portion 504 includes driver circuits such as a gate driver 504a that outputs a scan signal to the scan lines GL_1 to GL_X and a source driver 504b that supplies a data signal to the data lines DL_1 to DL_Y.
  • the gate driver 504a may have at least a shift register.
  • the source driver 504b is configured using, for example, a plurality of analog switches and the like. Alternatively, the source driver 504b may be formed using a shift register or the like.
  • the terminal portion 507 is a portion provided with a terminal for inputting a power supply, a control signal, an image signal, and the like to a display device from an external circuit.
  • the protection circuit 506 is a circuit which, when a potential outside a certain range is applied to the wiring to which it is connected, makes the wiring and another wiring electrically conductive.
  • the protection circuit 506 illustrated in FIG. 20A includes, for example, scan lines GL_1 to GL_X which are wirings between the gate driver 504a and the pixel circuits 501, data lines DL_1 to DL_Y which are wirings between the source driver 504b, and the pixel circuits 501. Connected to various wiring.
  • the gate driver 504a and the source driver 504b may each be provided over the same substrate as the pixel portion 502, or may be provided over a substrate on which a gate driver circuit or a source driver circuit is separately formed (for example, a single crystal semiconductor or a polycrystalline semiconductor).
  • the formed drive circuit board may be mounted on the board by COG or TAB (Tape Automated Bonding).
  • the plurality of pixel circuits 501 shown in FIG. 20A can be configured, for example, as shown in FIGS. 20B and 20C.
  • the pixel circuit 501 illustrated in FIG. 20B includes a liquid crystal element 570, a transistor 550, and a capacitor 560. Further, the data line DL_n, the scan line GL_m, the potential supply line VL, and the like are connected to the pixel circuit 501.
  • the potential of one of the pair of electrodes of the liquid crystal element 570 is appropriately set according to the specifications of the pixel circuit 501.
  • the alignment state of the liquid crystal element 570 is set according to the written data. Note that a common potential (common potential) may be applied to one of the pair of electrodes of the liquid crystal element 570 included in each of the plurality of pixel circuits 501. Further, different potentials may be applied to one of the pair of electrodes of the liquid crystal element 570 of the pixel circuit 501 in each row.
  • the pixel circuit 501 illustrated in FIG. 20C includes a transistor 552, a transistor 554, a capacitor 562, and a light emitting element 572. Further, the data line DL_n, the scan line GL_m, the potential supply line VL_a, the potential supply line VL_b, and the like are connected to the pixel circuit 501.
  • the high power supply potential VDD is applied to one of the potential supply line VL_a and the potential supply line VL_b, and the low power supply potential VSS is applied to the other.
  • the luminance of light emitted from the light emitting element 572 is controlled by controlling the current flowing through the light emitting element 572 according to the potential applied to the gate of the transistor 554.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described in this specification.
  • Embodiment 4 a pixel circuit including a memory for correcting the gradation displayed in the pixel and a display device including the pixel circuit will be described.
  • the transistors illustrated in Embodiment 1 can be applied to the transistors used in the pixel circuits illustrated below.
  • FIG. 21A shows a circuit diagram of the pixel circuit 400.
  • the pixel circuit 400 includes a transistor M1, a transistor M2, a capacitor C1, and a circuit 401.
  • the wiring S1, the wiring S2, the wiring G1, and the wiring G2 are connected to the pixel circuit 400.
  • the gate is connected to the wiring G1, one of the source and the drain is connected to the wiring S1, and the other of the source and the drain is connected to one electrode of the capacitor C1.
  • the gate is connected to the wiring G2, one of the source and the drain is connected to the wiring S2, the other of the source and the drain is connected to the other electrode of the capacitor C1, and the circuit 401.
  • the circuit 401 is a circuit including at least one display element.
  • Various elements can be used as the display element, but typically, a light emitting element such as an organic EL element or an LED element, a liquid crystal element, or a MEMS (Micro Electro Mechanical Systems) element can be applied.
  • a node connecting the transistor M1 and the capacitor C1 is a node N1
  • a node connecting the transistor M2 and the circuit 401 is a node N2.
  • the pixel circuit 400 can hold the potential of the node N1 by turning off the transistor M1. Further, by turning off the transistor M2, the potential of the node N2 can be held. In addition, by writing a predetermined potential to the node N1 via the transistor M1 with the transistor M2 in the off state, the potential of the node N2 changes in accordance with the displacement of the potential of the node N1 due to capacitive coupling via the capacitor C1. Can be changed.
  • the transistor to which an oxide semiconductor is applied which is illustrated in Embodiment 1, can be applied to one or both of the transistor M1 and the transistor M2. Therefore, the potential of the node N1 and the node N2 can be held for a long period of time by an extremely low off-state current. Note that in the case where the period for holding the potential of each node is short (specifically, when the frame frequency is 30 Hz or higher), a transistor to which a semiconductor such as silicon is applied may be used.
  • FIG. 21B is a timing chart regarding the operation of the pixel circuit 400.
  • influences of various resistances such as wiring resistance, parasitic capacitances of transistors and wirings, and threshold voltage of transistors are not taken into consideration.
  • one frame period is divided into a period T1 and a period T2.
  • the period T1 is a period for writing a potential to the node N2
  • the period T2 is a period for writing a potential to the node N1.
  • Period T1 a potential for turning on the transistor is applied to both the wiring G1 and the wiring G2. Further, the potential V ref which is a fixed potential is supplied to the wiring S1, and the first data potential V w is supplied to the wiring S2.
  • the potential V ref is applied to the node N1 from the wiring S1 through the transistor M1. Further, the node N2 is supplied with the first data potential V w from the wiring S2 through the transistor M2. Therefore, a state where the potential difference V w -V ref is held in the capacitor C1.
  • Period T2 a potential for turning on the transistor M1 is applied to the wiring G1 and a potential for turning off the transistor M2 is applied to the wiring G2.
  • the second data potential V data is supplied to the wiring S1.
  • a predetermined constant potential may be applied to the wiring S2 or the wiring S2 may be in a floating state.
  • the node N1 is supplied with the second data potential V data from the wiring S1 through the transistor M1.
  • the potential of the node N2 changes by the potential dV according to the second data potential V data due to the capacitive coupling by the capacitance C1. That is, a potential obtained by adding the first data potential Vw and the potential dV is input to the circuit 401.
  • the potential dV is shown as a positive value in FIG. 21B, it may be a negative value. That is, the second data potential V data may be lower than the potential V ref .
  • the potential dV is generally determined by the capacitance value of the capacitance C1 and the capacitance value of the circuit 401.
  • the potential dV becomes a potential close to the second data potential V data .
  • the pixel circuit 400 can generate a potential to be supplied to the circuit 401 including a display element by combining two types of data signals, it is possible to correct the gradation in the pixel circuit 400.
  • the pixel circuit 400 can also generate a potential that exceeds the maximum potential that can be supplied to the wiring S1 and the wiring S2. For example, when a light emitting element is used, high dynamic range (HDR) display or the like can be performed. Moreover, when a liquid crystal element is used, overdrive drive or the like can be realized.
  • HDR high dynamic range
  • the pixel circuit 400LC illustrated in FIG. 21C includes a circuit 401LC.
  • the circuit 401LC includes a liquid crystal element LC and a capacitor C2.
  • one electrode is connected to the other electrode of the capacitor C1, the other electrode of the source and the drain of the transistor M2, and one electrode of the capacitor C2, and the other electrode is a wiring to which the potential Vcom2 is applied. Connecting. The other electrode of the capacitor C2 is connected to a wiring to which the potential Vcom1 is applied.
  • the capacity C2 functions as a storage capacity.
  • the capacitor C2 can be omitted if unnecessary.
  • the pixel circuit 400LC can supply a high voltage to the liquid crystal element LC, it is possible to realize a high-speed display by overdriving and apply a liquid crystal material having a high driving voltage, for example. Further, by supplying a correction signal to the wiring S1 or the wiring S2, the gradation can be corrected in accordance with the operating temperature, the deterioration state of the liquid crystal element LC, or the like.
  • the pixel circuit 400EL illustrated in FIG. 21D includes a circuit 401EL.
  • the circuit 401EL includes a light emitting element EL, a transistor M3, and a capacitor C2.
  • a gate is connected to one electrode of the capacitor C2, one of a source and a drain is connected to a wiring to which the potential VH is applied, and the other is connected to one electrode of the light emitting element EL.
  • the other electrode of the capacitor C2 is connected to the wiring to which the potential Vcom is applied.
  • the other electrode of the light-emitting element EL is connected to a wiring to which the potential V L is applied.
  • the transistor M3 has a function of controlling the current supplied to the light emitting element EL.
  • the capacitor C2 functions as a storage capacitor. The capacitor C2 can be omitted if unnecessary.
  • the transistor M3 may be connected to the cathode side. At that time, the values of the potential V H and the potential V L can be changed as appropriate.
  • the pixel circuit 400EL can flow a large current to the light emitting element EL by applying a high potential to the gate of the transistor M3, and thus, for example, HDR display can be realized. Further, by supplying a correction signal to the wiring S1 or the wiring S2, it is possible to correct the variation in the electrical characteristics of the transistor M3 or the light emitting element EL.
  • circuit is not limited to the circuits illustrated in FIGS. 21C and 21D, and may have a configuration in which a transistor and a capacitance are added separately.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described in this specification.
  • the display module 6000 illustrated in FIG. 22A includes a display device 6006 to which an FPC 6005 is connected, a frame 6009, a printed board 6010, and a battery 6011 between an upper cover 6001 and a lower cover 6002.
  • a display device manufactured using one embodiment of the present invention can be used as the display device 6006.
  • the display device 6006 can realize a display module with extremely low power consumption.
  • the shape and dimensions of the upper cover 6001 and the lower cover 6002 can be appropriately changed according to the size of the display device 6006.
  • the display device 6006 may have a function as a touch panel.
  • the frame 6009 may have a function of protecting the display device 6006, a function of blocking electromagnetic waves generated by the operation of the printed circuit board 6010, a function of a heat sink, and the like.
  • the printed circuit board 6010 has a power supply circuit, a signal processing circuit for outputting a video signal and a clock signal, a battery control circuit, and the like.
  • FIG. 22B is a schematic sectional view of a display module 6000 including an optical touch sensor.
  • the display module 6000 includes a light emitting unit 6015 and a light receiving unit 6016 provided on the printed board 6010.
  • a pair of light guide portions (a light guide portion 6017a and a light guide portion 6017b) are provided in a region surrounded by the upper cover 6001 and the lower cover 6002.
  • the display device 6006 is provided so as to overlap with the printed circuit board 6010 and the battery 6011 with the frame 6009 interposed therebetween.
  • the display device 6006 and the frame 6009 are fixed to the light guide portions 6017a and 6017b.
  • the light 6018 emitted from the light emitting unit 6015 passes through the upper portion of the display device 6006 by the light guiding unit 6017a and reaches the light receiving unit 6016 through the light guiding unit 6017b.
  • a touch operation can be detected by blocking the light 6018 by a detected object such as a finger or a stylus.
  • a plurality of light emitting units 6015 are provided, for example, along two adjacent sides of the display device 6006.
  • a plurality of light receiving units 6016 are provided at positions facing the light emitting unit 6015. This makes it possible to obtain information on the position where the touch operation is performed.
  • the light emitting unit 6015 can use a light source such as an LED element, and it is particularly preferable to use a light source that emits infrared rays.
  • the light receiving unit 6016 can use a photoelectric element that receives the light emitted by the light emitting unit 6015 and converts the light into an electric signal.
  • a photodiode capable of receiving infrared rays can be used.
  • the light emitting portion 6015 and the light receiving portion 6016 can be arranged below the display device 6006, and external light reaches the light receiving portion 6016 and touch sensor Can be prevented from malfunctioning.
  • malfunction of the touch sensor can be suppressed more effectively.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described in this specification.
  • the electronic device 6500 shown in FIG. 23A is a personal digital assistant that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and the like.
  • the display portion 6502 has a touch panel function.
  • the display device of one embodiment of the present invention can be applied to the display portion 6502.
  • FIG. 23B is a schematic cross-sectional view including an end portion of the housing 6501 on the microphone 6506 side.
  • a protective member 6510 having a light-transmitting property is provided on a display surface side of the housing 6501, and a display panel 6511, an optical member 6512, a touch sensor panel 6513, a print are provided in a space surrounded by the housing 6501 and the protective member 6510.
  • a substrate 6517, a battery 6518, and the like are arranged.
  • a display panel 6511, an optical member 6512, and a touch sensor panel 6513 are fixed to the protective member 6510 by an adhesive layer (not shown).
  • a part of the display panel 6511 is folded back in the area outside the display portion 6502. Further, the FPC 6515 is connected to the folded back portion. An IC 6516 is mounted on the FPC 6515. Further, the FPC 6515 is connected to a terminal provided on the printed board 6517.
  • the flexible display panel of one embodiment of the present invention can be applied to the display panel 6511. Therefore, an extremely lightweight electronic device can be realized. Further, since the display panel 6511 is extremely thin, a large-capacity battery 6518 can be mounted while suppressing the thickness of the electronic device. In addition, a part of the display panel 6511 is folded back and a connection portion with the FPC 6515 is provided on the back side of the pixel portion, whereby an electronic device with a narrow frame can be realized.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described in this specification.
  • the electronic devices exemplified below are provided with a display device of one embodiment of the present invention in a display portion. Therefore, the electronic device achieves high resolution. Further, it is possible to provide an electronic device having both a high resolution and a large screen.
  • the display unit of the electronic device of one embodiment of the present invention can display an image having a resolution of, for example, full high-definition, 4K2K, 8K4K, 16K8K, or higher.
  • the electronic device includes, for example, a digital camera, a digital video camera, a digital photo frame, as well as an electronic device having a relatively large screen such as a television device, a notebook personal computer, a monitor device, a digital signage, a pachinko machine, and a game machine. , Mobile phones, portable game machines, personal digital assistants, sound reproduction devices, and the like.
  • the electronic device to which one embodiment of the present invention is applied can be incorporated along a flat surface or a curved surface of an inner wall or an outer wall of a house or a building, an interior or exterior of an automobile, or the like.
  • FIG. 24A is a diagram showing an appearance of the camera 8000 with the finder 8100 attached.
  • the camera 8000 has a housing 8001, a display portion 8002, operation buttons 8003, a shutter button 8004, and the like.
  • a detachable lens 8006 is attached to the camera 8000.
  • the camera 8000 may have a lens 8006 and a housing integrated with each other.
  • the camera 8000 can take an image by pressing a shutter button 8004 or touching a display portion 8002 which functions as a touch panel.
  • the housing 8001 has a mount having electrodes, and can be connected to a strobe device and the like in addition to the finder 8100.
  • the finder 8100 has a housing 8101, a display portion 8102, buttons 8103, and the like.
  • the housing 8101 is attached to the camera 8000 by a mount that engages with the mount of the camera 8000.
  • the finder 8100 can display an image or the like received from the camera 8000 on the display portion 8102.
  • the button 8103 has a function as a power button or the like.
  • the display device of one embodiment of the present invention can be applied to the display portion 8002 of the camera 8000 and the display portion 8102 of the finder 8100.
  • the camera 8000 with a built-in viewfinder may be used.
  • FIG. 24B is a diagram showing an appearance of the head mounted display 8200.
  • the head mounted display 8200 has a mounting portion 8201, a lens 8202, a main body 8203, a display portion 8204, a cable 8205 and the like.
  • a battery 8206 is built in the mounting portion 8201.
  • the cable 8205 supplies electric power from the battery 8206 to the main body 8203.
  • the main body 8203 includes a wireless receiver and the like, and can display received video information on the display portion 8204.
  • the main body 8203 is provided with a camera, and information about movements of a user's eyeballs and eyelids can be used as input means.
  • the mounting portion 8201 may be provided with a plurality of electrodes capable of detecting a current flowing with the movement of the eyeball of the user at a position where the user touches it, and may have a function of recognizing the line of sight. Further, it may have a function of monitoring the pulse of the user by the current flowing through the electrode.
  • the mounting portion 8201 may have various sensors such as a temperature sensor, a pressure sensor, and an acceleration sensor, and has a function of displaying biological information of the user on the display portion 8204 and movement of the head of the user. It may have a function of changing the image displayed on the display portion 8204 in accordance with the above.
  • the display device of one embodiment of the present invention can be applied to the display portion 8204.
  • the head mounted display 8300 includes a housing 8301, a display portion 8302, a band-shaped fixture 8304, and a pair of lenses 8305.
  • the user can view the display on the display portion 8302 through the lens 8305.
  • the display portion 8302 it is preferable to arrange the display portion 8302 so as to be curved because the user can feel a high sense of reality. Further, another image displayed in a different region of the display portion 8302 can be viewed through the lens 8305 so that three-dimensional display using parallax can be performed.
  • the structure is not limited to one display portion 8302 provided, and two display portions 8302 may be provided and one display portion may be arranged for one eye of the user.
  • the display device of one embodiment of the present invention can be applied to the display portion 8302. Since a display device including the semiconductor device of one embodiment of the present invention has extremely high definition, even if the display device including the semiconductor device is enlarged using the lens 8305 as illustrated in FIG. You can display high-quality images.
  • the electronic devices illustrated in FIGS. 25A to 25G include a housing 9000, a display portion 9001, a speaker 9003, operation keys 9005 (including a power switch or an operation switch), a connection terminal 9006, a sensor 9007 (force, displacement, position, speed). , Acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, voice, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared (Including a function to perform), a microphone 9008, and the like.
  • the electronic devices illustrated in FIGS. 25A to 25G have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of controlling processing by various software (programs), It can have a wireless communication function, a function of reading and processing a program or data recorded in a recording medium, and the like. Note that the functions of the electronic device are not limited to these and can have various functions.
  • the electronic device may have a plurality of display units.
  • the electronic device is provided with a camera or the like and has a function of shooting a still image or a moving image and storing it in a recording medium (external or built in the camera), a function of displaying the taken image on the display unit Good.
  • FIGS. 25A to 25G The details of the electronic devices shown in FIGS. 25A to 25G will be described below.
  • FIG. 25A is a perspective view showing the television device 9100.
  • the television device 9100 can incorporate a large screen, for example, a display portion 9001 having a size of 50 inches or more, or 100 inches or more.
  • FIG. 25B is a perspective view showing the portable information terminal 9101.
  • the mobile information terminal 9101 can be used as, for example, a smartphone.
  • the portable information terminal 9101 may be provided with a speaker 9003, a connection terminal 9006, a sensor 9007, and the like.
  • the mobile information terminal 9101 can display characters and image information on its plurality of surfaces.
  • FIG. 25B shows an example in which three icons 9050 are displayed.
  • the information 9051 indicated by a dashed rectangle can be displayed on another surface of the display portion 9001. Examples of the information 9051 include notification of an incoming call such as email, SNS, and telephone, title of email, SNS, and the like, sender name, date and time, time, battery level, antenna reception strength, and the like.
  • the icon 9050 or the like may be displayed at the position where the information 9051 is displayed.
  • FIG. 25C is a perspective view showing portable information terminal 9102.
  • the mobile information terminal 9102 has a function of displaying information on three or more surfaces of the display portion 9001.
  • the information 9052, the information 9053, and the information 9054 are displayed on different surfaces is shown.
  • the user can check the information 9053 displayed at a position where it can be observed from above the mobile information terminal 9102 while the mobile information terminal 9102 is stored in the chest pocket of clothes. The user can confirm the display without taking out the portable information terminal 9102 from the pocket, and can judge whether or not to receive a call, for example.
  • FIG. 25D is a perspective view showing a wrist watch type portable information terminal 9200.
  • the mobile information terminal 9200 can be used as, for example, a smart watch (registered trademark). Further, the display portion 9001 is provided with a curved display surface, and display can be performed along the curved display surface.
  • the mobile information terminal 9200 can also make a hands-free call by mutual communication with, for example, a headset capable of wireless communication. Further, the portable information terminal 9200 can also perform data transmission with another information terminal or charge by using the connection terminal 9006. Note that the charging operation may be performed by wireless power feeding.
  • 25E, 25F, and 25G are perspective views showing a foldable portable information terminal 9201.
  • 25E is a perspective view showing a state where the mobile information terminal 9201 is expanded
  • FIG. 25G is a state where it is folded
  • FIG. 25F is a perspective view showing a state in which the portable information terminal 9201 is being changed from one of FIG. 25E and FIG. 25G to the other.
  • the portable information terminal 9201 is excellent in portability in a folded state and excellent in displayability due to a wide display area without a joint in an expanded state.
  • a display portion 9001 included in the portable information terminal 9201 is supported by three housings 9000 connected by a hinge 9055.
  • the display portion 9001 can be bent with a radius of curvature of 1 mm or more and 150 mm or less.
  • FIG. 26A shows an example of a television device.
  • a display portion 7500 is incorporated in a housing 7101 of the television device 7100.
  • a structure is shown in which the housing 7101 is supported by a stand 7103.
  • the television device 7100 shown in FIG. 26A can be operated with an operation switch included in the housing 7101 or a remote controller 7111 which is a separate body.
  • a touch panel may be applied to the display portion 7500 and the television device 7100 may be operated by touching the touch panel.
  • the remote controller 7111 may have a display portion in addition to the operation buttons.
  • the television device 7100 may include a television broadcast receiver and a communication device for network connection.
  • FIG. 26B shows a notebook personal computer 7200.
  • the laptop personal computer 7200 includes a housing 7211, a keyboard 7212, a pointing device 7213, an external connection port 7214, and the like.
  • a display portion 7500 is incorporated in the housing 7211.
  • 26C and 26D show an example of digital signage (digital signage).
  • the digital signage 7300 illustrated in FIG. 26C includes a housing 7301, a display portion 7500, a speaker 7303, and the like. Further, an LED lamp, an operation key (including a power switch or an operation switch), a connection terminal, various sensors, a microphone, and the like can be provided.
  • FIG. 26D is a digital signage 7400 attached to a column 7401.
  • the digital signage 7400 includes a display portion 7500 provided along the curved surface of the pillar 7401.
  • the wider the display unit 7500 the more information that can be provided at one time, and the more noticeable it is. Therefore, for example, the advertising effect of an advertisement is enhanced.
  • a touch panel to the display portion 7500 so that the user can operate it.
  • it can be used not only for advertising purposes but also for purposes such as providing route information, traffic information, guidance information for commercial facilities, and other information required by users.
  • the digital signage 7300 or the digital signage 7400 can cooperate with an information terminal device 7311 such as a smartphone owned by the user by wireless communication.
  • the display of the display unit 7500 can be switched by displaying the advertisement information displayed on the display unit 7500 on the screen of the information terminal device 7311 or operating the information terminal device 7311.
  • the digital signage 7300 or the digital signage 7400 can execute a game using the information terminal device 7311 as an operation means (controller). This allows an unspecified number of users to simultaneously participate in the game and enjoy it.
  • the display device of one embodiment of the present invention can be applied to the display portion 7500 in FIGS. 26A to 26D.
  • the electronic device has a structure including a display portion; however, one embodiment of the present invention can be applied to an electronic device without a display portion.
  • This embodiment can be implemented by appropriately combining at least part of it with other embodiments described in this specification.
  • samples (sample A1 to sample A6) corresponding to the transistor 100C shown in FIG. 9 were manufactured, and the drain current-drain voltage characteristics (Id-Vd characteristics) of the transistors were evaluated.
  • a 30-nm-thick titanium film and a 100-nm-thick copper film were sequentially formed over a glass substrate by a sputtering method and processed to obtain a first gate electrode (bottom gate).
  • a first silicon nitride film having a thickness of 50 nm, a second silicon nitride film having a thickness of 150 nm, a third silicon nitride film having a thickness of 100 nm, and a thickness of 3 nm are formed.
  • the first silicon oxynitride film of was formed in this order.
  • the first silicon nitride film and the third silicon nitride film were formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 200 sccm, a nitrogen gas having a flow rate of 2000 sccm, and an ammonia gas having a flow rate of 100 sccm.
  • the pressure during film formation was 100 Pa
  • the film formation power was 2000 W
  • the substrate temperature was 350 ° C. Note that the first silicon nitride film corresponds to the insulating layer 103a described in Embodiment 1 and the third silicon nitride film corresponds to the insulating layer 103c described in Embodiment 1.
  • the second silicon nitride film was formed by the PECVD method using a mixed gas of silane gas having a flow rate of 290 sccm, nitrogen gas having a flow rate of 2000 sccm, and ammonia gas having a flow rate of 2000 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 3000 W
  • the substrate temperature was 350 ° C.
  • the second silicon nitride film corresponds to the insulating layer 103b described in Embodiment 1.
  • the first silicon oxynitride film was formed by a PECVD method using a mixed gas of a silane gas having a flow rate of 20 sccm and a nitrous oxide gas having a flow rate of 3000 sccm.
  • the pressure during film formation was 40 Pa
  • the film formation power was 3000 W
  • the substrate temperature was 350 ° C. Note that the first silicon oxynitride film corresponds to the insulating layer 103d described in Embodiment 1.
  • the pressure during film formation was 0.3 Pa
  • the power supply was 4.5 kW
  • the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as the film forming gas, and the ratio of the flow rate of the oxygen gas to the total flow rate of the film forming gas (hereinafter referred to as the oxygen flow rate ratio) was set to 10%.
  • the first metal oxide film was processed into an island shape to form a first metal oxide layer.
  • a second silicon oxynitride film having a thickness of 5 nm, a third silicon oxynitride film having a thickness of 130 nm, and a fourth silicon oxynitride film having a thickness of 5 nm are formed in this order as a second gate insulating layer. A film was formed.
  • the second silicon oxynitride film was formed by a PECVD method using a mixed gas of a silane gas having a flow rate of 24 sccm and a nitrous oxide gas having a flow rate of 18000 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 130 W
  • the substrate temperature was 350 ° C.
  • the second silicon oxynitride film corresponds to the insulating layer 110a described in Embodiment 1.
  • the third silicon oxynitride film was formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 200 sccm and a nitrous oxide gas having a flow rate of 10,000 sccm.
  • the pressure during film formation was 300 Pa
  • the film formation power was 750 W
  • the substrate temperature was 350 ° C.
  • the third silicon oxynitride film corresponds to the insulating layer 110b described in Embodiment 1.
  • the fourth silicon oxynitride film was formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 20 sccm and a nitrous oxide gas having a flow rate of 3000 sccm.
  • the pressure during film formation was 40 Pa
  • the film formation power was 500 W
  • the substrate temperature was 350 ° C.
  • the fourth silicon oxynitride film corresponds to the insulating layer 110c described in Embodiment 1.
  • heat treatment was performed at 370 ° C for 1 hour in a nitrogen atmosphere.
  • An oven device was used for the heat treatment.
  • the pressure during film formation was 0.8 Pa
  • the power supply power was 3.5 kW
  • the substrate temperature was room temperature.
  • Oxygen gas oxygen flow rate ratio 100%
  • an ITSO film having a thickness of 10 nm and a copper film having a thickness of 100 nm were formed in this order on the second metal oxide film.
  • the ITSO film and the copper film were formed by the sputtering method.
  • a Cu target was used for forming the copper film.
  • a resist mask was formed on the copper film, the second metal oxide film, the ITSO film and the copper film were processed to form the second metal oxide layer, the ITSO layer and the copper layer.
  • Wet etching was used for processing.
  • a chemical liquid in which two chemical liquids A and B were mixed at a volume ratio of 5: 1 immediately before use was used.
  • As the chemical liquid A an aqueous solution of phosphoric acid (less than 5 weight%), hydrofluoric acid (less than 1 weight%), nitric acid (less than 10 weight%), and additive (less than 22 weight%) was used.
  • As the chemical liquid B an aqueous solution of hydrogen peroxide (31 weight%) was used.
  • the etchant temperature during etching was 30 ° C.
  • the wet etching process time was made different for each of sample A1 to sample A6, and the width L2 of the region 108L was made different.
  • the sample A1 has a wet etching processing time of 60 sec
  • the sample A2 has a wet etching processing time of 75 sec
  • the sample A3 has a wet etching processing time of 90 sec
  • the sample A4 has a wet etching processing time of 105 sec
  • the sample A5 has a wet etching processing time of 120 sec.
  • the wet etching process time of sample A6 was set to 135 seconds.
  • I washed.
  • an aqueous solution obtained by diluting 85 weight% phosphoric acid 500 times was used.
  • the etchant temperature during etching was room temperature, and the processing time was 15 sec.
  • the second silicon oxynitride film to the fourth silicon oxynitride film were processed using the above resist mask as a mask to form a second gate insulating layer. Further, when forming the second gate insulating layer, the first silicon oxynitride film in a region which does not overlap with the resist mask was removed to expose part of the third silicon nitride film. A dry etching method was used for processing. After this, the resist mask was removed.
  • a 100-nm-thick fourth silicon nitride film and a 300-nm-thick fifth silicon oxynitride film were formed in this order.
  • the fourth silicon nitride film was formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 150 sccm, a nitrogen gas having a flow rate of 5000 sccm, and an ammonia gas having a flow rate of 100 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 2000 W
  • the substrate temperature was 350 ° C.
  • the fifth silicon oxynitride film was formed by a PECVD method using a mixed gas of a silane gas having a flow rate of 290 sccm and a nitrous oxide gas having a flow rate of 4000 sccm.
  • the pressure during film formation was 133 Pa
  • the film formation power was 1000 W
  • the substrate temperature was 350 ° C.
  • a part of the protective layer covering the transistor is opened, and a titanium film having a thickness of 30 nm, a copper film having a thickness of 100 nm, and a titanium film having a thickness of 50 nm are formed in this order by a sputtering method, and then formed. It processed and obtained the source electrode and the drain electrode. Then, an acrylic resin film having a thickness of about 1.5 ⁇ m was formed as a flattening layer, and heat treatment was performed under a nitrogen atmosphere at a temperature of 250 ° C. for 1 hour.
  • the transistors (sample A1 to sample A6) formed on the glass substrate were obtained.
  • the Id-Vd characteristics of the transistor were measured by setting the source potential to the ground potential (GND) and sweeping the drain voltage (Vd) from 0V to 30V at 0.25V intervals. Id-Vd measurement was continuously performed using the same transistor under four conditions of gate voltage (Vg) of 0V, 2V, 4V and 6V.
  • the transistor had a channel length of 3 ⁇ m and a channel width of 10 ⁇ m.
  • FIGS. 27 and 28 The Id-Vd characteristics of sample A1 to sample A6 are shown in FIGS. 27 and 28. 27 and 28, the horizontal axis represents the drain voltage (Vd) and the vertical axis represents the drain current (Id).
  • the width L2 of sample A1 is approximately 200 nm
  • the width L2 of sample A2 is approximately 300 nm
  • the width L2 of sample A3 is approximately 400 nm
  • the width L2 of sample A4 is approximately 500 nm
  • the width L2 of sample A5 is approximately 600 nm
  • the sample A6 is sample A6.
  • the width L2 was about 700 nm.
  • Single Gate indicates the result of performing Id-Vd measurement by applying a gate voltage (Vg) to the conductive layer 112 in the transistor having no conductive layer 106.
  • Source Sync In the transistor having the conductive layer 106, the conductive layer 106 (bottom gate electrode) is electrically connected to the source electrode (GND), and the conductive layer 112 (top gate electrode) has a gate voltage (Vg). The results of Id-Vd measurement by applying a voltage are shown.
  • Top Gate Sync In the transistor having the conductive layer 106, the conductive layer 106 (bottom gate electrode) is electrically connected to the source electrode (GND), and the conductive layer 112 (top gate electrode) has a gate voltage (Vg). The results of Id-Vd measurement by applying a voltage are shown.
  • Top Gate Sync In the transistor having the conductive layer 106, the conductive layer 106 (bottom gate electrode) is electrically connected to the source electrode (GND), and the conductive layer 112 (top gate electrode) has a gate voltage (
  • the conductive layer 106 (bottom gate electrode) is electrically connected to the conductive layer 112 (top gate electrode), and the gate voltage is applied to the conductive layer 112 (top gate electrode).
  • the result of applying (Vg) and performing Id-Vd measurement is shown.
  • samples (sample B1 to sample B3) corresponding to the regions 108C, 108L, and 108N shown in FIG. 2 were produced, and the resistances of the regions 108C, 108L, and 108N were evaluated.
  • the sample B1 corresponds to the area 108C
  • the sample B2 corresponds to the area 108L
  • the sample B3 corresponds to the area 108N.
  • a 25-nm-thick first metal oxide film was formed over a glass substrate.
  • the pressure during film formation was 0.6 Pa
  • the power supply was 2.5 kW
  • the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as a film forming gas, and the oxygen flow rate ratio was set to 10%.
  • a first silicon oxynitride film having a thickness of 5 nm, a second silicon oxynitride film having a thickness of 130 nm, and a third silicon oxynitride film having a thickness of 5 nm were formed in this order.
  • the first silicon oxynitride film was formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 24 sccm and a nitrous oxide gas having a flow rate of 18000 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 130 W
  • the substrate temperature was 350 ° C.
  • the second silicon oxynitride film was formed by a PECVD method using a mixed gas of a silane gas having a flow rate of 200 sccm and a nitrous oxide gas having a flow rate of 10,000 sccm.
  • the pressure during film formation was 300 Pa
  • the film formation power was 750 W
  • the substrate temperature was 350 ° C.
  • the third silicon oxynitride film was formed by a PECVD method using a mixed gas of a silane gas having a flow rate of 20 sccm and a nitrous oxide gas having a flow rate of 3000 sccm.
  • the pressure during film formation was 40 Pa
  • the film formation power was 500 W
  • the substrate temperature was 350 ° C.
  • heat treatment was performed at 370 ° C for 1 hour in a nitrogen atmosphere.
  • An oven device was used for the heat treatment.
  • a second metal oxide film having a thickness of 20 nm was formed on the third silicon oxynitride film.
  • the pressure during film formation was 0.8 Pa
  • the power supply power was 3.5 kW
  • the substrate temperature was room temperature.
  • Oxygen gas oxygen flow rate ratio 100%
  • an ITSO film having a thickness of 10 nm and a copper film having a thickness of 100 nm were formed in this order on the second metal oxide film.
  • the ITSO film and the copper film were formed by the sputtering method.
  • a Cu target was used for forming the copper film.
  • the silicon nitride film was formed by the PECVD method using a mixed gas of silane gas having a flow rate of 150 sccm, nitrogen gas having a flow rate of 5000 sccm, and ammonia gas having a flow rate of 100 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 2000 W
  • the substrate temperature was 350 ° C.
  • the silicon nitride film, the copper film, the ITSO film, and the second metal oxide film were removed to expose the third silicon oxynitride film.
  • ⁇ Preparation of sample sample B2> First, on a glass substrate, a first metal oxide film, a first silicon oxynitride film, a second silicon oxynitride film, a third silicon oxynitride film, a second metal oxide film, an ITSO film, and A copper film was formed. Up to the formation of the copper film, the description of ⁇ Sample preparation sample B1> can be referred to, and detailed description thereof will be omitted.
  • the copper film, the ITSO film, and the second metal oxide film were removed to expose the third silicon oxynitride film.
  • the silicon nitride film was formed by the PECVD method using a mixed gas of silane gas having a flow rate of 150 sccm, nitrogen gas having a flow rate of 5000 sccm, and ammonia gas having a flow rate of 100 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 2000 W
  • the substrate temperature was 350 ° C.
  • ⁇ Sample preparation sample B3> First, on a glass substrate, a first metal oxide film, a first silicon oxynitride film, a second silicon oxynitride film, a third silicon oxynitride film, a second metal oxide film, an ITSO film, and A copper film was formed. Up to the formation of the copper film, the description of ⁇ Sample preparation sample B1> can be referred to, and detailed description thereof will be omitted.
  • the copper film, the ITSO film, the second metal oxide film, the first silicon oxynitride film, the second silicon oxynitride film, and the third silicon oxynitride film are removed to remove the first metal oxide.
  • the membrane was exposed.
  • the silicon nitride film was formed by the PECVD method using a mixed gas of silane gas having a flow rate of 150 sccm, nitrogen gas having a flow rate of 5000 sccm, and ammonia gas having a flow rate of 100 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 2000 W
  • the substrate temperature was 350 ° C.
  • FIG. 29 shows the sheet resistance values of sample B1 to sample B3.
  • the horizontal axis represents the sample name and the vertical axis represents the sheet resistance Rs.
  • the sheet resistance of sample B1 corresponding to the region 108C was about 1.5 ⁇ 10 11 ⁇ / ⁇ .
  • the sheet resistance of the sample B2 corresponding to the region 108L was 4.6 ⁇ 10 5 ⁇ / ⁇ .
  • the sheet resistance of sample B3 corresponding to the region 108N was 8.0 ⁇ 10 2 ⁇ / ⁇ .
  • samples (sample C1 and sample C2) corresponding to the transistor 100A shown in FIG. 5 were prepared and the cross-sectional shape was evaluated.
  • a 30-nm-thick titanium film and a 100-nm-thick copper film were sequentially formed over a glass substrate by a sputtering method and processed to obtain a first gate electrode (bottom gate).
  • a first silicon nitride film having a thickness of 50 nm, a second silicon nitride film having a thickness of 150 nm, a third silicon nitride film having a thickness of 100 nm, and a thickness of 3 nm are formed.
  • the first silicon oxynitride film of was formed in this order. Since the description of Embodiment 1 can be referred to for the first to third silicon nitride films to the third silicon nitride film and the first silicon oxynitride film, detailed description thereof is omitted.
  • Example 1 Since the description of Example 1 can be referred to for the first metal oxide film, detailed description thereof is omitted.
  • the first metal oxide film was processed into an island shape to form a first metal oxide layer.
  • a second silicon oxynitride film having a thickness of 5 nm, a third silicon oxynitride film having a thickness of 130 nm, and a fourth silicon oxynitride film having a thickness of 5 nm are formed in this order as a second gate insulating layer.
  • a film was formed. Since the description in Embodiment 1 can be referred to for the second silicon oxynitride film to the fourth silicon oxynitride film, detailed description thereof is omitted.
  • heat treatment was performed at 370 ° C for 1 hour in a nitrogen atmosphere.
  • An oven device was used for the heat treatment.
  • Example 1 Since the description of Example 1 can be referred to for the second metal oxide film, detailed description thereof is omitted.
  • Example 1 an ITSO film having a thickness of 10 nm and a copper film having a thickness of 100 nm were formed in this order on the second metal oxide film. Since the description of Example 1 can be referred to for the ITSO film and the copper film, detailed description thereof is omitted.
  • a resist mask was formed on the copper film, the second metal oxide film, the ITSO film and the copper film were processed to form the second metal oxide layer, the ITSO layer and the copper layer.
  • Wet etching was used for processing. Since the description of Example 1 can be referred to for the etchant, detailed description will be omitted.
  • the wet etching time was 60 seconds.
  • the second silicon oxynitride film to the fourth silicon oxynitride film were processed using the above resist mask as a mask to form a second gate insulating layer.
  • a dry etching method was used for processing.
  • different dry etching conditions were used for sample C1 and sample C2.
  • Sample C1 used C 4 F 8 as an etching gas.
  • ICP high frequency power was 6000 W
  • Bias high frequency power was 1000 W
  • pressure was 0.67 Pa
  • C 4 F 8 gas flow rate was 100 sccm
  • etching time was 140 sec
  • lower electrode temperature was 10 ° C.
  • sample C2 was used CF 4 as an etching gas.
  • the ICP high frequency power was 6000 W
  • the Bias high frequency power was 750 W
  • the pressure was 0.67 Pa
  • the CF 4 gas flow rate was 100 sccm
  • the etching time was 112 sec
  • the lower electrode temperature was 10 ° C.
  • Example 1 As a protective layer covering the transistor, a 100-nm-thick fourth silicon nitride film and a 300-nm-thick fifth silicon oxynitride film were formed in this order. Since the description of Example 1 can be referred to for the fourth silicon nitride film and the fifth silicon oxynitride film, detailed description thereof is omitted.
  • a part of the protective layer covering the transistor is opened, and a titanium film having a thickness of 30 nm, a copper film having a thickness of 100 nm, and a titanium film having a thickness of 50 nm are formed in this order by a sputtering method, and then formed. It processed and obtained the source electrode and the drain electrode. Thereafter, an acrylic resin having a thickness of about 1.5 ⁇ m was applied as a flattening layer, and heat treatment was performed under a nitrogen atmosphere at a temperature of 250 ° C. for 1 hour.
  • transistors (sample C1 and sample C2) formed on the glass substrate were obtained.
  • etching rate was evaluated under the dry etching conditions used for etching the second silicon oxynitride film to the fourth silicon oxynitride film in the fabrication of sample C1 and sample C2.
  • the etching rate is shown in Table 1.
  • Table 1 the upper row shows the etching rate by the C 4 F 8 gas used for manufacturing sample C1, and the lower row shows the etching rate by the CF 4 gas used for manufacturing sample C2.
  • the type of the film to be etched is shown in the horizontal direction.
  • SiON indicates a silicon oxynitride film
  • SiN indicates a silicon nitride film
  • IGZO indicates a metal oxide film
  • PR indicates a resist film.
  • FIG. 30A A STEM image of the cross section of sample C1 is shown in FIG. 30A, and a STEM image of the cross section of sample C2 is shown in FIG. 30B.
  • 30A and 30B are transmission electron images (TE image: Transmission Electron Image) at a magnification of 80,000 times.
  • TE image Transmission Electron Image
  • a silicon oxynitride layer is denoted by SiON
  • a silicon nitride layer is denoted by SiN
  • a metal oxide layer is denoted by IGZO
  • ITSO layer an ITSO layer
  • Cu a copper layer is denoted by Cu.
  • the width L2 of the region 108L in the sample C1 was 233 nm.
  • the width L2 of the region 108L in the sample C2 was 157 nm.
  • the CF 4 gas used for manufacturing the sample C2 has a higher etching rate with respect to the resist film, and the CF 4 gas used for the second gate insulating layer has a higher etching rate. It is presumed that the amount of recession of the resist used during formation is large. It is considered that the width L2 of the sample C2 is reduced due to the large amount of resist receding in the etching using the CF 4 gas. That is, it was found that the width L2 of the region 108L can be controlled by adjusting the formation condition of the second gate insulating layer.
  • samples (sample D1 to sample D4) corresponding to the transistor 100C shown in FIG. 9 were manufactured, and the drain current-drain voltage characteristics (Id-Vd characteristics) and reliability of the transistors were evaluated.
  • an indium zinc oxide layer is used as the metal oxide layer 114.
  • the conductive layer 112 a sample using a copper layer, a sample using a stacked structure of a copper layer, and an indium zinc oxide layer over the copper layer were manufactured.
  • a 30-nm-thick titanium film and a 100-nm-thick copper film were sequentially formed over a glass substrate by a sputtering method and processed to obtain a first gate electrode (bottom gate).
  • a first silicon nitride film having a thickness of 50 nm, a second silicon nitride film having a thickness of 150 nm, a third silicon nitride film having a thickness of 100 nm, and a thickness of 3 nm are formed.
  • the first silicon oxynitride film of was formed in this order. Since the description of Example 1 can be referred to for the first silicon nitride film, the second silicon nitride film, the third silicon nitride film, and the first silicon oxynitride film, detailed description thereof is omitted.
  • the pressure during film formation was 0.3 Pa, the power supply was 4.5 kW, and the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as a film forming gas, and the oxygen flow rate ratio was set to 10%.
  • the first metal oxide film was processed into an island shape to form a first metal oxide layer.
  • a second silicon oxynitride film having a thickness of 5 nm, a third silicon oxynitride film having a thickness of 130 nm, and a fourth silicon oxynitride film having a thickness of 5 nm are formed in this order as a second gate insulating layer.
  • a film was formed. Since the description of Example 1 can be referred to for the second gate insulating layer, the third silicon oxynitride film, and the fourth silicon oxynitride film, detailed description thereof is omitted.
  • heat treatment was performed at 370 ° C for 1 hour in a nitrogen atmosphere.
  • An oven device was used for the heat treatment.
  • the pressure during film formation was 0.6 Pa, the power supply was 2.5 kW, and the substrate temperature was room temperature.
  • Oxygen gas oxygen flow rate ratio 100% was used as a film forming gas.
  • sample D1 and sample D2 a 100 nm-thick copper film was formed on the second metal oxide film as a conductive film.
  • sample D3 and sample D4 a 100 nm-thick copper film and a 30 nm-thick indium zinc oxide film were formed in this order as conductive films on the second metal oxide film.
  • the copper film and the indium zinc oxide film were formed by the sputtering method.
  • a Cu target was used for forming the copper film.
  • the pressure during film formation was 0.6 Pa, the power supply was 2.5 kW, and the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as a film forming gas, and the oxygen flow rate ratio was set to 30%.
  • Example 1 the description of Example 1 can be referred to, and thus the detailed description thereof will be omitted.
  • the processing time for wet etching was 55 sec for all the samples.
  • the second silicon oxynitride film to the fourth silicon oxynitride film were processed using the above resist mask as a mask to form a second gate insulating layer. Further, when forming the second gate insulating layer, the first silicon oxynitride film in a region which does not overlap with the resist mask was removed to expose part of the third silicon nitride film. A dry etching method was used for processing. After this, the resist mask was removed.
  • sample D2 and sample D4 were washed.
  • an aqueous solution obtained by diluting 85 weight% phosphoric acid 500 times was used.
  • the etchant temperature during etching was room temperature, and the processing time was 15 sec.
  • Sample D1 and sample D3 were not washed.
  • Example 1 As a protective layer covering the transistor, a 100-nm-thick fourth silicon nitride film and a 300-nm-thick fifth silicon oxynitride film were formed in this order.
  • the description of Example 1 can be referred to for the fourth silicon nitride film and the fifth silicon oxynitride film, and thus detailed description thereof is omitted.
  • a part of the protective layer covering the transistor is opened, and a titanium film having a thickness of 30 nm, a copper film having a thickness of 100 nm, and a titanium film having a thickness of 50 nm are formed in this order by a sputtering method, and then formed. It processed and obtained the source electrode and the drain electrode. Thereafter, an acrylic resin having a thickness of about 1.5 ⁇ m was applied as a flattening layer, and heat treatment was performed under a nitrogen atmosphere at a temperature of 250 ° C. for 1 hour.
  • the transistors (sample D1 to sample D4) formed on the glass substrate were obtained.
  • the Id-Vg characteristics of the transistor include a voltage applied to the first gate electrode (hereinafter also referred to as a gate voltage (Vg)) and a voltage applied to the second gate electrode (hereinafter also referred to as a gate voltage (Vbg)).
  • Vg gate voltage
  • Vbg gate voltage
  • Vd drain voltage
  • FIGS. 31 to 34 show conditions in which the channel lengths of the transistors are different in the vertical direction, and three types of transistors having channel lengths of 2 ⁇ m, 3 ⁇ m, 6 ⁇ m, and channel width of 3 ⁇ m are shown.
  • the horizontal axis represents the gate voltage (Vg)
  • the left vertical axis represents the drain current (Id)
  • the Id-Vg characteristics of 20 transistors were measured for each sample. 31 to 34, the Id-Vg characteristic results of 20 transistors are shown in an overlapping manner.
  • the 31 to 34 also show the difference (2 ⁇ L) between the design channel length and the effective channel length.
  • the effective channel length was determined by TLM (Transmission Line Model) analysis.
  • the substrate on which the transistor was formed was kept at 60 ° C., a voltage of 0.1 V was applied to the drain of the transistor, and a voltage of 20 V was applied to the gate, and this state was kept for 1 hour.
  • the test was conducted in a dark environment.
  • the substrate on which the transistor was formed was held at 60 ° C, a voltage of 10V was applied to the drain of the transistor, and a voltage of -20V was applied to the gate, and this state was maintained for 1 hour.
  • the test was performed in a light irradiation environment (a white LED emits light of about 3400 lux).
  • a transistor with a channel length of 2 ⁇ m and a channel width of 3 ⁇ m was used in the reliability test, and the fluctuation amount ( ⁇ Vth) of the threshold voltage before and after the gate bias stress test was evaluated.
  • FIG. 35 shows the variation amount ( ⁇ Vth) of the threshold voltage of sample E1 to sample E4.
  • sample D2 and sample D4 which were washed were changed in the threshold voltage in the PBTS test ( It was confirmed that ⁇ Vth) was small. It was confirmed that the impurities attached to the gate insulating layer and the semiconductor layer were removed and the reliability of the transistor was improved by performing cleaning before the formation of the protective layer.
  • sample E1 to sample 7 in which the conditions of the plasma treatment and the conditions of the heat treatment after the plasma treatment were different were produced.
  • a 25-nm-thick metal oxide film was formed as a semiconductor film over a glass substrate.
  • the pressure during film formation was 0.6 Pa
  • the power supply was 2.5 kW
  • the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as a film forming gas, and the oxygen flow rate ratio was set to 10%.
  • a first silicon oxynitride film having a thickness of 5 nm, a second silicon oxynitride film having a thickness of 130 nm, and a third silicon oxynitride film having a thickness of 5 nm were formed in this order. .. Since the description of Example 2 can be referred to for the first silicon oxynitride film, the second silicon oxynitride film, and the third silicon oxynitride film, detailed description thereof is omitted.
  • plasma treatment was performed.
  • the plasma treatment was performed continuously using a PECVD apparatus after the formation of the above-described first silicon oxynitride film, second silicon oxynitride film, and third silicon oxynitride film.
  • oxygen gas with a flow rate of 3000 sccm was used, the pressure was 40 Pa, and the electric power was 3000 W.
  • the substrate temperature during the plasma processing was 350 ° C.
  • the sample E2 and the sample E3 have a plasma processing time of 15 sec, the sample E4 and the sample E5 have a time of 30 sec, and the sample E6 and the sample E7 have a time of 60 sec. sample E1 was not plasma treated.
  • sample E1, sample E3, sample E5, and sample E7 were heat-treated at 370 ° C. for 1 hour in a nitrogen atmosphere. An oven device was used for the heat treatment. Sample E2, sample E4, and sample E6 were not heat-treated.
  • openings were formed in the first silicon oxynitride film, the second silicon oxynitride film, and the third silicon oxynitride film to reach the metal oxide film, and terminals were provided.
  • FIG. 36 shows the sheet resistance values of sample E1 to sample E7.
  • the horizontal axis represents the plasma processing time and the vertical axis represents the sheet resistance Rs.
  • the resistance of the metal oxide film was increased by performing the plasma treatment in the atmosphere containing oxygen. Further, the resistance of the metal oxide film increases as the plasma treatment time increases, and the resistance of the metal oxide film tends to increase by performing heat treatment after the plasma treatment. It was found that by performing plasma treatment in an atmosphere containing oxygen after forming the insulating film over the metal oxide film, oxygen was supplied to the metal oxide film and the resistance of the metal oxide film could be increased.
  • transistors (sample F1 to sample F3) manufactured by a method different from that of Example 1 were evaluated.
  • a 30-nm-thick titanium film and a 100-nm-thick copper film were sequentially formed over a glass substrate by a sputtering method and processed to obtain a first gate electrode (bottom gate).
  • a first silicon nitride film having a thickness of 50 nm, a second silicon nitride film having a thickness of 150 nm, a third silicon nitride film having a thickness of 100 nm, and a thickness of 3 nm are formed.
  • the first silicon oxynitride film of was formed in this order. Since the description of Example 1 can be referred to for the first silicon nitride film, the second silicon nitride film, the third silicon nitride film, and the first silicon oxynitride film, detailed description thereof is omitted.
  • the pressure during film formation was 0.3 Pa, the power supply was 4.5 kW, and the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as a film forming gas, and the oxygen flow rate ratio was set to 10%.
  • the first metal oxide film was processed into an island shape to form a first metal oxide layer.
  • a second silicon oxynitride film having a thickness of 5 nm, a third silicon oxynitride film having a thickness of 130 nm, and a fourth silicon oxynitride film having a thickness of 5 nm are formed in this order as a second gate insulating layer.
  • a film was formed. Since the description of Example 1 can be referred to for the second gate insulating layer, the third silicon oxynitride film, and the fourth silicon oxynitride film, detailed description thereof is omitted.
  • heat treatment was performed at 370 ° C for 1 hour in a nitrogen atmosphere.
  • An oven device was used for the heat treatment.
  • the second metal oxide film had a stacked structure of an In-Ga-Zn oxide film with a thickness of 20 nm and an indium tin oxide (ITSO) film containing silicon with a thickness of 10 nm.
  • the pressure during film formation was 0.15 Pa, the power supply was 1 kW (direct current), and the substrate temperature was 80 ° C.
  • Argon gas was used as a film forming gas.
  • a copper film having a thickness of 100 nm was formed on the second metal oxide film.
  • the copper film was formed by a sputtering method using a Cu target.
  • Example 1 a resist mask was formed on the conductive film, the second metal oxide film and the conductive film were processed, and the second metal oxide layer and the conductive layer were formed.
  • Wet etching was used for processing. With respect to the etchant, the description of Example 1 can be referred to, and thus the detailed description thereof will be omitted.
  • the wet etching processing time was made different for each of sample F1 to sample F3, and the width L2 of the region 108L was made different.
  • the width L2 of the sample F1 is about 200 nm
  • the width L2 of the sample F2 is about 300 nm
  • the width L2 of the sample F3 is about 400 nm.
  • the second silicon oxynitride film to the fourth silicon oxynitride film were processed using the above resist mask as a mask to form a second gate insulating layer. Further, when forming the second gate insulating layer, the first silicon oxynitride film in a region which does not overlap with the resist mask was removed to expose part of the third silicon nitride film. A dry etching method was used for processing. After this, the resist mask was removed.
  • I washed.
  • an aqueous solution obtained by diluting 85 weight% phosphoric acid 500 times was used.
  • the etchant temperature during etching was room temperature, and the processing time was 15 sec.
  • Example 1 As a protective layer covering the transistor, a 100-nm-thick fourth silicon nitride film and a 300-nm-thick fifth silicon oxynitride film were formed in this order.
  • the description of Example 1 can be referred to for the fourth silicon nitride film and the fifth silicon oxynitride film, and thus detailed description thereof is omitted.
  • a part of the protective layer covering the transistor is opened, a titanium film with a thickness of 50 nm, an aluminum film with a thickness of 400 nm, and a titanium film with a thickness of 100 nm are formed in this order by a sputtering method, and then this is formed. It processed and obtained the source electrode and the drain electrode. Thereafter, an acrylic resin having a thickness of about 1.5 ⁇ m was applied as a flattening layer, and heat treatment was performed under a nitrogen atmosphere at a temperature of 250 ° C. for 1 hour.
  • the transistors (sample F1 to sample F3) formed on the glass substrate were obtained.
  • the Id-Vd characteristics of the transistor were measured by setting the source potential to the ground potential (GND) and sweeping the drain voltage (Vd) from 0V to 30V at 0.25V intervals. Id-Vd measurement was continuously performed using the same transistor under four conditions of gate voltage (Vg) of 0V, 2V, 4V and 6V.
  • the transistor had a channel length of 6 ⁇ m and a channel width of 10 ⁇ m.
  • FIG. 37 shows Id-Vd characteristics of sample F1 to sample F3.
  • the horizontal axis represents the drain voltage (Vd) and the vertical axis represents the drain current (Id).
  • Example 1 As shown in FIG. 37, as in Example 1, the larger the width L2, the more the decrease in the on-current tended to be suppressed, and good Id-Vd characteristics were exhibited.
  • a gate driver circuit that can be used for a display device was manufactured and evaluated in continuous operation.
  • a gate driver circuit having a transistor manufactured under the same conditions as the above-described sample F3 (width L2 about 400 nm) was used.
  • FIG. 38 shows the input waveform and output waveform of the gate driver circuit.
  • the vertical axis represents voltage and the horizontal axis represents time.
  • the upper part of each figure shows the waveform of the input signal, and the lower part shows the waveform of the output signal.
  • the gate driver circuit including the transistor of one embodiment of the present invention operates normally even when continuously operated at a high driving voltage of 40 V.
  • the amount of released hydrogen and the like of the silicon nitride film that can be used for the insulating layer 116 described in Embodiment 1 were evaluated.
  • sample preparation 1 Samples having a silicon nitride film (sample G1 to sample G6) were manufactured, and desorption of hydrogen from the silicon nitride film was evaluated.
  • the sample structures of sample G1 to sample G6 are shown in FIG. 39A.
  • a 100-nm-thick first silicon nitride film 201 was formed over a glass substrate 200.
  • the film forming gas used for forming the first silicon nitride film 201 and the substrate temperature during film forming were changed for sample G1 to sample G6.
  • the first silicon nitride film 201 of sample G1 was formed by a PECVD method using a mixed gas of a silane gas having a flow rate of 150 sccm, a nitrogen gas having a flow rate of 5000 sccm, and an ammonia gas having a flow rate of 100 sccm.
  • the substrate temperature during film formation was 240 ° C.
  • the first silicon nitride film 201 of sample G2 was formed by the PECVD method using a mixed gas of silane gas with a flow rate of 150 sccm and nitrogen gas with a flow rate of 5000 sccm.
  • the substrate temperature during film formation was 240 ° C.
  • the first silicon nitride film 201 of sample G3 was formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 150 sccm, a nitrogen gas having a flow rate of 5000 sccm, and an ammonia gas having a flow rate of 100 sccm.
  • the substrate temperature during film formation was 300 ° C.
  • the first silicon nitride film 201 of sample G4 was formed by the PECVD method using a mixed gas of silane gas with a flow rate of 150 sccm and nitrogen gas with a flow rate of 5000 sccm.
  • the substrate temperature during film formation was 300 ° C.
  • the first silicon nitride film 201 of sample G5 was formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 150 sccm, a nitrogen gas having a flow rate of 5000 sccm, and an ammonia gas having a flow rate of 100 sccm.
  • the substrate temperature during film formation was 350 ° C.
  • the first silicon nitride film 201 of sample G6 was formed by the PECVD method using a mixed gas of silane gas with a flow rate of 150 sccm and nitrogen gas with a flow rate of 5000 sccm.
  • the substrate temperature during film formation was 350 ° C.
  • the pressure at the time of forming the first silicon nitride film 201 was 200 Pa and the film forming power was 2000 W.
  • sample preparation 2 Samples (sample H1 to sample H6) having a silicon nitride film were prepared, and the blocking property of the silicon nitride film against hydrogen was evaluated.
  • the sample structures of sample H1 to sample H6 are shown in FIG. 39B.
  • the second silicon nitride film 203 having a thickness of 300 nm and the first silicon nitride film 201 having a thickness of 100 nm were formed on the glass substrate 200.
  • a sample (sample J) in which a second silicon nitride film 203 having a thickness of 300 nm was formed over the glass substrate 200 was manufactured.
  • the sample structure of sample J is shown in FIG. 39C.
  • the second silicon nitride film 203 was formed on the glass substrate 200.
  • the second silicon nitride film 203 was formed by a PECVD method using a mixed gas of a silane gas with a flow rate of 200 sccm, a nitrogen gas with a flow rate of 2000 sccm, and an ammonia gas with a flow rate of 2000 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 1000 W
  • the substrate temperature was 220 ° C. Note that the second silicon nitride film 203 was formed under the film formation conditions in which a large amount of hydrogen is released by heat application.
  • the first silicon nitride film 201 was formed on the second silicon nitride film 203.
  • the first silicon nitride film 201 was formed over the second silicon nitride film 203 which releases hydrogen when heat is applied, and the blocking property of the first silicon nitride film 201 against hydrogen was evaluated.
  • the film forming gas used for forming the first silicon nitride film 201 and the substrate temperature at the time of film forming were different for sample H1 to sample H6.
  • the first silicon nitride film 201 of sample H1 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G1 described above.
  • the first silicon nitride film 201 of sample H2 was formed under the same film formation conditions as those of the first silicon nitride film 201 of sample G2 described above.
  • the first silicon nitride film 201 of sample H3 was formed under the same film formation conditions as those of the first silicon nitride film 201 of sample G3 described above.
  • the first silicon nitride film 201 of sample H4 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G4 described above.
  • the first silicon nitride film 201 of sample H5 was formed under the same film formation conditions as those of the first silicon nitride film 201 of sample G5 described above.
  • the first silicon nitride film 201 of sample H6 was formed under the same film forming conditions as the first silicon nitride film 201 of sample G6 described above.
  • sample preparation 3 Samples having a silicon nitride film (sample K1 to sample K4) were prepared, and the blocking property of the silicon nitride film against water was evaluated.
  • the sample structures of sample K1 to sample K4 are shown in FIG. 39D.
  • sample K1 to sample K4 a 300-nm-thick first silicon oxynitride film 205 and a 100-nm-thick first silicon nitride film 201 were formed over a glass substrate 200.
  • a sample (sample L) in which the first silicon oxynitride film 205 having a thickness of 300 nm was formed over the glass substrate 200 was manufactured.
  • the sample structure of sample L is shown in FIG. 39E.
  • the first silicon oxynitride film 205 was formed on the glass substrate 200.
  • the first silicon oxynitride film 205 was formed by a PECVD method using a mixed gas of a silane gas with a flow rate of 160 sccm and a nitrous oxide gas with a flow rate of 4000 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 1500 W
  • the substrate temperature was 220 ° C. Note that the first silicon oxynitride film 205 was formed under the film formation conditions in which a large amount of water is released by heat application.
  • the first silicon nitride film 201 was formed on the first silicon oxynitride film 205.
  • the first silicon nitride film 201 was formed over the first silicon oxynitride film 205 which releases water when heat is applied, and the blocking property of the first silicon nitride film 201 against water was evaluated.
  • the film formation gas used for forming the first silicon nitride film 201 and the substrate temperature during film formation were different for sample K1 to sample K4.
  • the first silicon nitride film 201 of sample K1 was formed under the same film formation conditions as the first silicon nitride film 201 of sample G1 described above.
  • the first silicon nitride film 201 of sample K2 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G2 described above.
  • the first silicon nitride film 201 of sample K3 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G5 described above.
  • the first silicon nitride film 201 of sample K4 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G6 described above.
  • sample M1 to sample M4 Samples having a silicon nitride film (sample M1 to sample M4) were prepared, and the blocking property against oxygen of the silicon nitride film was evaluated.
  • the sample structures of sample M1 to sample M4 are shown in FIG. 40A.
  • sample M1 to sample M4 a 100-nm-thick second silicon oxynitride film 207 and a 100-nm-thick first silicon nitride film 201 were formed over a glass substrate 200.
  • sample N sample in which a 100-nm-thick second silicon oxynitride film 207 was formed over the glass substrate 200 was manufactured.
  • the sample structure of sample N is shown in FIG. 40B.
  • the second silicon oxynitride film 207 was formed on the glass substrate 200.
  • the second silicon oxynitride film 207 was formed by a PECVD method using a mixed gas of a silane gas with a flow rate of 20 sccm and a nitrous oxide gas with a flow rate of 18000 sccm.
  • the pressure during film formation was 200 Pa
  • the film formation power was 100 W
  • the substrate temperature was 350 ° C.
  • an oxide conductive film 209 having a thickness of 100 nm was formed on the second silicon oxynitride film 207.
  • the oxide conductive film 209 was formed by a sputtering method using an indium tin oxide target containing silicon.
  • sample M1 to sample M4, and sample N were subjected to oxygen radical doping treatment using an ashing device.
  • the ICP power was 0 W
  • the bias power was 4500 W
  • the pressure was 15 Pa
  • the oxygen flow rate ratio was 100%
  • the lower electrode temperature was 40 ° C.
  • the treatment time was 120 seconds.
  • oxygen radical doping treatment was performed, so that oxygen was supplied to the second silicon oxynitride film 207 through the oxide conductive film 209.
  • the oxide conductive film 209 was removed.
  • a metal oxide film 211 having a thickness of 20 nm was formed on the second silicon oxynitride film 207.
  • the first silicon nitride film 201 was formed on the second silicon oxynitride film 207.
  • the first silicon nitride film 201 was formed over the second silicon oxynitride film 207 which releases oxygen when heat is applied, and the blocking property of the first silicon nitride film 201 against oxygen was evaluated.
  • the film forming gas used for forming the first silicon nitride film 201 and the substrate temperature during film forming are different for sample M1 to sample M4.
  • the first silicon nitride film 201 of the sample M1 was formed under the same film forming conditions as the first silicon nitride film 201 of the sample G1.
  • the first silicon nitride film 201 of the sample M2 was formed under the same film forming conditions as the first silicon nitride film 201 of the sample G2.
  • the first silicon nitride film 201 of sample M3 was formed under the same film forming conditions as the first silicon nitride film 201 of sample G5 described above.
  • the first silicon nitride film 201 of sample M4 was formed under the same film forming conditions as the first silicon nitride film 201 of sample G6 described above.
  • sample preparation 5 Samples (sample P1 to sample P4) were prepared and the desorption of oxygen from the lower layer due to the formation of the silicon nitride film was evaluated.
  • the sample structures of sample P1 to sample P4 are shown in FIG.
  • the second silicon oxynitride film 207 having a thickness of 100 nm was formed on the glass substrate 200.
  • a second silicon oxynitride film 207 was formed on the glass substrate 200. Since the above description can be referred to for the second silicon oxynitride film 207, detailed description thereof is omitted.
  • the oxide conductive film 209 was formed on the second silicon oxynitride film 207. Since the above description can be referred to for the oxide conductive film 209, detailed description thereof is omitted.
  • sample P1 to sample P4 were subjected to oxygen radical doping treatment using an ashing device.
  • oxygen radical doping treatment the above description can be referred to, and thus the detailed description thereof will be omitted.
  • the oxide conductive film 209 was removed.
  • a metal oxide film 211 having a thickness of 20 nm was formed on the second silicon oxynitride film 207. Since the above description can be referred to for the metal oxide film 211, detailed description thereof is omitted.
  • the first silicon nitride film 201 was formed on the second silicon oxynitride film 207.
  • the film forming gas used for forming the first silicon nitride film 201 and the substrate temperature during film forming are different between the sample P1 to the sample P4.
  • the first silicon nitride film 201 of sample P1 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G1 described above.
  • the first silicon nitride film 201 of sample P2 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G2 described above.
  • the first silicon nitride film 201 of sample P3 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G5 described above.
  • the first silicon nitride film 201 of sample P4 was formed under the same film forming conditions as those of the first silicon nitride film 201 of sample G6 described above.
  • the first silicon nitride film 201 was removed.
  • oxygen may be desorbed from the second silicon oxynitride film 207 due to heat when the first silicon nitride film 201 is formed over the second silicon oxynitride film 207.
  • desorption of oxygen from the second silicon oxynitride film 207 after the formation of the first silicon nitride film 201 was evaluated.
  • TDS Thermal Desorption Spectrometry
  • FIG. 42 shows the TDS analysis results of sample G1 to sample G6. 42.
  • FIG. 43 shows the TDS analysis results of sample H1 to sample H6, and sample J.
  • FIG. 43 shows the flow rate of ammonia gas during the formation of the first silicon nitride film 201 in the vertical direction and the substrate temperature (Tsub) during the formation of the first silicon nitride film 201 in the horizontal direction. ..
  • the horizontal axis represents the substrate temperature (Tsub)
  • the lower the substrate temperature at the time of forming the first silicon nitride film 201 the more hydrogen was released.
  • the lower the substrate temperature at the time of forming the first silicon nitride film 201 the easier the hydrogen released from the second silicon nitride film 203 is to permeate the first silicon nitride film 201. .. That is, it was confirmed that the lower the substrate temperature during the formation of the first silicon nitride film 201, the lower the blocking property of the first silicon nitride film 201 against hydrogen. Further, it was confirmed that when ammonia gas was used for forming the first silicon nitride film 201, the first silicon nitride film 201 was more likely to block hydrogen.
  • FIG. 44 shows the TDS analysis results of sample K1 to sample K4, and sample L.
  • FIG. 45 shows TDS analysis results of sample M1 to sample M4, and sample N.
  • oxygen release was small in all samples. This indicates that oxygen released from the second silicon oxynitride film 207 is unlikely to pass through the first silicon nitride film 201 even when the substrate temperature at the time of forming the first silicon nitride film 201 is low. ing. That is, it was confirmed that the first silicon nitride film 201 has a high blocking property against oxygen even when the substrate temperature at the time of forming the first silicon nitride film 201 is low. Further, it was confirmed that there is no difference in the blocking property against oxygen of the first silicon nitride film 201 when ammonia gas is used for forming the first silicon nitride film 201 and when ammonia gas is not used.
  • FIG. 46 shows the TDS analysis results of sample P1 to sample P4, and sample N.
  • the lower the substrate temperature during the formation of the first silicon nitride film 201 the greater the amount of oxygen released. This is because the lower the substrate temperature during the formation of the first silicon nitride film 201, the less oxygen is released from the second silicon oxynitride film 207 during the formation of the first silicon nitride film 201. It shows that That is, it was confirmed that the lower the substrate temperature at the time of forming the first silicon nitride film 201, the more oxygen remained in the second silicon oxynitride film 207. In addition, there was no difference in the amount of oxygen remaining in the second silicon oxynitride film 207 between when ammonia gas was used for forming the first silicon nitride film 201 and when it was not used.
  • samples (sample Q1 to sample Q7) corresponding to the transistor 100B shown in FIG. 7 were manufactured, and the drain current-drain voltage characteristic (Id-Vd characteristic) and reliability of the transistor were evaluated.
  • an indium zinc oxide layer is used as the metal oxide layer 114.
  • the conductive layer 112 a sample using a copper layer, a sample using a stacked structure of a copper layer, and an indium zinc oxide layer over the copper layer were manufactured.
  • a 30-nm-thick titanium film and a 100-nm-thick copper film were sequentially formed over a glass substrate by a sputtering method and processed to obtain a first gate electrode (bottom gate).
  • a first silicon nitride film having a thickness of 50 nm, a second silicon nitride film having a thickness of 150 nm, a third silicon nitride film having a thickness of 100 nm, and a thickness of 3 nm are formed.
  • the first silicon oxynitride film of was formed in this order. Since the description of Example 1 can be referred to for the first silicon nitride film, the second silicon nitride film, the third silicon nitride film, and the first silicon oxynitride film, detailed description thereof is omitted.
  • the pressure during film formation was 0.6 Pa
  • the power supply was 2.5 kW
  • the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as a film forming gas, and the oxygen flow rate ratio was set to 30%.
  • the first metal oxide film was processed into an island shape to form a first metal oxide layer.
  • a second silicon oxynitride film having a thickness of 5 nm, a third silicon oxynitride film having a thickness of 130 nm, and a fourth silicon oxynitride film having a thickness of 5 nm are formed in this order as a second gate insulating layer.
  • a film was formed. Since the description of Example 1 can be referred to for the second gate insulating layer, the third silicon oxynitride film, and the fourth silicon oxynitride film, detailed description thereof is omitted.
  • heat treatment was performed at 370 ° C for 1 hour in a nitrogen atmosphere.
  • An oven device was used for the heat treatment.
  • the pressure during film formation was 0.6 Pa
  • the power supply was 2.5 kW
  • the substrate temperature was room temperature.
  • the conditions of the film forming gas used for forming the second metal oxide film were changed.
  • oxygen gas oxygen flow rate ratio 100%
  • sample Q5 to sample Q7 a mixed gas of oxygen gas and argon gas was used as the film forming gas, and the oxygen flow rate ratio was set to 60%.
  • sample Q5 to sample Q7 have a low oxygen flow ratio during the formation of the second metal oxide film, so that the amount of oxygen supplied to the second gate insulating layer is small. Less.
  • a 100 nm-thick copper film and a 30 nm-thick indium zinc oxide film were formed in this order on the second metal oxide film.
  • the copper film and the indium zinc oxide film were formed by the sputtering method.
  • a Cu target was used for forming the copper film.
  • the pressure during film formation was 0.6 Pa, the power supply was 2.5 kW, and the substrate temperature was room temperature.
  • a mixed gas of oxygen gas and argon gas was used as a film forming gas, and the oxygen flow rate ratio was set to 30%.
  • Example 1 a resist mask was formed on the conductive film, the second metal oxide film and the conductive film were processed, and the second metal oxide layer and the conductive layer were formed. Wet etching was used for processing. With respect to the etchant, the description of Example 1 can be referred to, and thus the detailed description thereof will be omitted.
  • the second silicon oxynitride film to the fourth silicon oxynitride film were processed using the above resist mask as a mask to form a second gate insulating layer. Further, when forming the second gate insulating layer, the first silicon oxynitride film in a region which does not overlap with the resist mask was removed to expose part of the third silicon nitride film. A dry etching method was used for processing. After this, the resist mask was removed.
  • I washed.
  • an aqueous solution obtained by diluting 85 weight% phosphoric acid 500 times was used.
  • the etchant temperature during etching was room temperature, and the processing time was 15 sec.
  • a first protective layer having a thickness of 100 nm and a second protective layer having a thickness of 300 nm were formed in this order.
  • the film forming conditions of the first protective layer are different for sample Q1 to sample Q7.
  • a silicon oxynitride film was used in all the samples.
  • the first protective layer of the sample Q1 has a laminated structure of a fourth silicon nitride film having a thickness of 20 nm and a fifth silicon nitride film having a thickness of 80 nm on the fourth silicon nitride film.
  • the fourth silicon nitride film of sample Q1 was formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 150 sccm and a nitrogen gas having a flow rate of 5000 sccm.
  • the pressure during film formation of the fourth silicon nitride film was 200 Pa, the film formation power was 2000 W, and the substrate temperature was 240 ° C.
  • the fifth silicon nitride film of sample Q1 was formed by the PECVD method using a mixed gas of a silane gas having a flow rate of 150 sccm, a nitrogen gas having a flow rate of 5000 sccm, and an ammonia gas having a flow rate of 100 sccm.
  • the substrate temperature during film formation was 240 ° C.
  • the pressure during film formation of the fifth silicon nitride film was 200 Pa, the film formation power was 2000 W, and the substrate temperature was 240 ° C.
  • the fifth silicon nitride film was continuously formed without being exposed to the atmosphere.
  • the first protective layers of sample Q2 and sample Q5 each have a single-layer structure of a fourth silicon nitride film having a thickness of 100 nm.
  • the fourth silicon nitride films of sample Q2 and sample Q5 were formed by PECVD using a mixed gas of silane gas with a flow rate of 150 sccm, nitrogen gas with a flow rate of 5000 sccm, and ammonia gas with a flow rate of 100 sccm.
  • the substrate temperature during film formation was 240 ° C.
  • the first protective layers of sample Q3 and sample Q6 each have a single-layer structure of a fourth silicon nitride film having a thickness of 100 nm.
  • the fourth silicon nitride films of sample Q3 and sample Q6 were formed by PECVD using a mixed gas of silane gas with a flow rate of 150 sccm, nitrogen gas with a flow rate of 5000 sccm, and ammonia gas with a flow rate of 100 sccm.
  • the substrate temperature during film formation was 300 ° C.
  • the first protective layers of sample Q4 and sample Q7 each have a single-layer structure of a fourth silicon nitride film having a thickness of 100 nm.
  • the fourth silicon nitride films of sample Q4 and sample Q7 were formed by the PECVD method using a mixed gas of silane gas with a flow rate of 150 sccm, nitrogen gas with a flow rate of 5000 sccm, and ammonia gas with a flow rate of 100 sccm.
  • the substrate temperature during film formation was 350 ° C.
  • the second protective layer was formed by PECVD using a mixed gas of silane gas with a flow rate of 290 sccm and dinitrogen monoxide gas with a flow rate of 4000 sccm for each sample.
  • the pressure during film formation was 133 Pa
  • the film formation power was 1000 W
  • the substrate temperature was 350 ° C.
  • a part of the protective layer covering the transistor is opened, and a titanium film having a thickness of 30 nm, a copper film having a thickness of 100 nm, and a titanium film having a thickness of 50 nm are formed in this order by a sputtering method, and then formed. It processed and obtained the source electrode and the drain electrode. Thereafter, an acrylic resin having a thickness of about 1.5 ⁇ m was applied as a flattening layer, and heat treatment was performed under a nitrogen atmosphere at a temperature of 250 ° C. for 1 hour.
  • the transistors (sample Q1 to sample Q7) formed on the glass substrate were obtained.
  • the Id-Vg characteristics of the transistor include a voltage applied to the first gate electrode (hereinafter also referred to as a gate voltage (Vg)) and a voltage applied to the second gate electrode (hereinafter also referred to as a gate voltage (Vbg)).
  • Vg gate voltage
  • Vbg gate voltage
  • Vd drain voltage
  • the Id-Vg characteristics of the transistors of sample Q1 to sample Q7 are shown in FIGS. 47 to 53, respectively.
  • 47 to 53 show the structure of the first protective layer and the substrate temperature (Tsub) at the time of film formation of the first protective layer.
  • the sample Q1 has a laminated structure of a fourth silicon nitride film and a fifth silicon nitride film as the first protective layer, does not use ammonia gas for forming the fourth silicon nitride film, and has a fifth silicon nitride film. It shows that ammonia gas was used for the film formation of (SiN (w / o NH3) ⁇ SiN (w / NH3)).
  • Vg gate voltage
  • Id drain current
  • ⁇ FE saturation mobility
  • FIGS. 47 to 53 show the average value (ave) and 3 ⁇ of the threshold voltage (Vth) and the saturation mobility ( ⁇ FE) for each size of the transistor. ⁇ indicates a standard deviation. Further, FIGS. 47 to 53 also show the difference (2 ⁇ L) between the design channel length and the effective channel length. The effective channel length was determined by TLM (Transmission Line Model) analysis.
  • TLM Transmission Line Model
  • the substrate on which the transistor was formed was kept at 60 ° C., a voltage of 0.1 V was applied to the drain of the transistor, and a voltage of 20 V was applied to the gate, and this state was kept for 1 hour.
  • the test was conducted in a dark environment.
  • the substrate on which the transistor was formed was held at 60 ° C, a voltage of 10V was applied to the drain of the transistor, and a voltage of -20V was applied to the gate, and this state was maintained for 1 hour.
  • the test was performed in a light irradiation environment (a white LED emits light of about 3400 lux).
  • a transistor with a channel length of 2 ⁇ m and a channel width of 3 ⁇ m was used in the reliability test, and the fluctuation amount ( ⁇ Vth) of the threshold voltage before and after the gate bias stress test was evaluated.
  • FIG. 54A shows the variation amount ( ⁇ Vth) of the threshold voltage of sample Q1 to sample Q4.
  • FIG. 54B shows the variation amount ( ⁇ Vth) of the threshold voltage of the sample Q5 and the sample Q6.
  • 54A and 54B the structure of the first protective layer and the substrate temperature at the time of film formation of the first protective layer are shown in the horizontal direction.
  • 54A and 54B the vertical axis represents the variation amount ( ⁇ Vth) of the threshold voltage.
  • the substrate temperature at the time of forming the first protective layer is The lower the value, the larger the variation in electrical characteristics. Since the substrate temperature during film formation of the first protective layer is low, the amount of hydrogen released from the first protective layer is large, which leads to variations in electrical characteristics and variations in the threshold voltage in the NBTIS test. Is thought to have grown. Further, it is considered that the sample Q1 having the laminated structure of the first protective layer could suppress the diffusion of hydrogen into the transistor because the fifth silicon nitride film has a high blocking property against hydrogen.
  • the substrate temperature at the time of forming the first protective layer is The higher the value, the larger the variation in electrical characteristics.
  • the sample Q5 to the sample Q7 supply less oxygen to the second gate insulating layer.
  • the higher the substrate temperature during the formation of the first protective layer is, the more oxygen is released from the second gate insulating layer during the formation of the first protective layer, and the oxygen diffused into the semiconductor layer is increased. It is considered that V O and V OH in the semiconductor layer became difficult to decrease due to the decrease in the amount.
  • sample R a sample corresponding to the transistor 100B illustrated in FIG. 7 was manufactured and the cross-sectional shape of the transistor in which the insulating layer 116 had a two-layer structure was evaluated.
  • the conductive layer 106 (bottom gate electrode) shown in FIG. 9 was provided.
  • the insulating layer 103 has a two-layer structure including an insulating layer 103b and an insulating layer 103c.
  • tungsten layer (first gate electrode).
  • a 200-nm-thick first silicon nitride layer, a 50-nm-thick second silicon nitride layer, and a 100-nm-thick first silicon oxynitride layer are formed in this order.
  • a metal oxide film having a thickness of 25 nm was formed on the first silicon oxynitride layer by a sputtering method.
  • the metal oxide film was processed to form a metal oxide layer.
  • a second silicon oxynitride film having a thickness of 5 nm, a third silicon oxynitride film having a thickness of 130 nm, and a fourth silicon oxynitride film having a thickness of 5 nm are formed.
  • the film was formed in order.
  • heat treatment was performed at 370 ° C for 1 hour in a nitrogen atmosphere.
  • An oven device was used for the heat treatment.
  • a titanium film having a thickness of 10 nm and a copper film having a thickness of 100 nm were formed in this order on the fourth silicon oxynitride film.
  • a resist mask was formed on the copper film, the titanium film and the copper film were processed, and the titanium layer and the copper layer were formed. Wet etching was used for processing.
  • the second silicon oxynitride film to the fourth silicon oxynitride film are processed by using the above-described resist mask as a mask, and the second silicon oxynitride layer to the fourth silicon oxynitride layer (the second gate An insulating layer) was formed.
  • a dry etching method was used for processing.
  • a third silicon nitride layer having a thickness of 20 nm, a fourth silicon nitride layer having a thickness of 80 nm, and a fifth silicon oxynitride layer having a thickness of 300 nm are formed in this order. did.
  • the third silicon nitride layer and the fourth silicon nitride layer were formed by PECVD, and the substrate temperature during film formation was 350 ° C.
  • a mixed gas of a silane gas having a flow rate of 150 sccm and a nitrogen gas having a flow rate of 5000 sccm was used, the pressure during film formation was 200 Pa, and the film formation power was 2000 W.
  • the fourth silicon nitride layer was formed by using a mixed gas of a silane gas having a flow rate of 150 sccm, a nitrogen gas having a flow rate of 5000 sccm, and an ammonia gas having a flow rate of 100 sccm, the pressure during film formation was 200 Pa, and the film formation power was 2000 W. After forming the third silicon nitride layer, the fourth silicon nitride layer was continuously formed without being exposed to the atmosphere.
  • sample R was thinned by a focused ion beam (FIB: Focused Ion Beam), and the cross section of sample R was observed by STEM.
  • FIB Focused Ion Beam
  • FIG. 55A is a transmission electron image (TE image: Transmission Electron Image) at a magnification of 100,000 times.
  • the glass substrate is Glass
  • the tungsten layer is W
  • the first silicon nitride layer is SiN-1
  • the second silicon nitride layer is SiN-2
  • the third silicon nitride layer is SiN-3
  • the third silicon nitride layer is SiN-3. No.
  • silicon nitride layer SiN-4 silicon nitride layer SiN-4, first silicon oxynitride layer SiON-1, second silicon oxynitride layer SiON-2, third silicon oxynitride layer SiON-3, fourth oxide
  • the silicon nitride layer is described as SiON-4
  • the fifth silicon oxynitride layer is described as SiON-5
  • the metal oxide layer is described as IGZO.
  • FIG. 55A it was observed that the third silicon nitride layer and the fourth silicon nitride layer, which were protective layers, had different transmission electron (TE) image densities.
  • FIG. 55B broken lines are used as auxiliary lines with the boundaries where the TEM images have different concentrations in the third silicon nitride layer (SiN-3 in FIG. 55B) and the fourth silicon nitride layer (SiN-4 in FIG. 55B) as auxiliary lines. It shows with. Specifically, as compared with the fourth silicon nitride layer that uses ammonia gas for formation, the third silicon nitride layer that does not use ammonia gas for formation is observed darker (darker) in a transmission electron (TE) image. Was done. Therefore, it is considered that the third silicon nitride layer has a higher film density than the fourth silicon nitride layer.

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Abstract

電気特性の良好な半導体装置を提供する。信頼性の高い半導体装置を提供する。半導体層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、金属酸化物層と、導電層と、を有する半導体装置とする。半導体層、第２の絶縁層、金属酸化物層、及び導電層は、第１の絶縁層上にこの順に積層される。第２の絶縁層の端部は、半導体層の端部よりも内側に位置し、導電層及び金属酸化物層の端部は、第２の絶縁層の端部よりも内側に位置する。第３の絶縁層は、第１の絶縁層の上面、半導体層の上面及び側面、第２の絶縁層の上面及び側面、金属酸化物層の側面、並びに導電層の上面及び側面と接する。半導体層は、第１の領域と、一対の第２の領域と、一対の第３の領域と、を有する。第１の領域は、第１の絶縁層及び金属酸化物層と重なる。第２の領域は、第１の領域を挟み、第２の絶縁層と重なり、且つ金属酸化物層と重ならない。第３の領域は、第１の領域及び一対の第２の領域を挟み、且つ第２の絶縁層と重ならない。また、第３の領域は、第３の絶縁層と接し、第１の領域よりも低抵抗である部分を含む。第２の領域は、第３の領域よりも高抵抗である部分を含む。

Description

半導体装置
　本発明の一態様は、半導体装置に関する。本発明の一態様は、表示装置に関する。本発明の一態様は、半導体装置、または表示装置の作製方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。半導体装置は、半導体特性を利用することで機能しうる装置全般を指す。
　トランジスタに適用可能な半導体材料として、金属酸化物を用いた酸化物半導体が注目されている。例えば、特許文献１では、複数の酸化物半導体層を積層し、当該複数の酸化物半導体層の中で、チャネルとなる酸化物半導体層がインジウム及びガリウムを含み、且つインジウムの割合をガリウムの割合よりも大きくすることで、電界効果移動度（単に移動度、またはμＦＥという場合がある）を高めた半導体装置が開示されている。
　半導体層に用いることのできる金属酸化物は、スパッタリング法などを用いて形成できるため、大型の表示装置を構成するトランジスタの半導体層に用いることができる。また、多結晶シリコンや非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能なため、設備投資を抑えられる。また、金属酸化物を用いたトランジスタは、非晶質シリコンを用いた場合に比べて高い電界効果移動度を有するため、駆動回路を設けた高性能の表示装置を実現できる。
　表示装置においては、画面サイズが大型化する傾向にあり、対角６０インチ以上さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。加えて、画面の解像度もフルハイビジョン（画素数１９２０×１０８０、または「２Ｋ」などとも言われる）、ウルトラハイビジョン（画素数３８４０×２１６０、または「４Ｋ」などとも言われる）、スーパーハイビジョン（画素数７６８０×４３２０、または「８Ｋ」などとも言われる）と高精細化の傾向にある。
　画面サイズの大型化や高精細化は、表示部内の配線抵抗を増大させる傾向にある。特許文献２では、非晶質シリコントランジスタを用いた液晶表示装置において、配線抵抗の増大を抑えるために、銅（Ｃｕ）を使用して低抵抗の配線層を形成する技術が開示されている。
特開２０１４−７３９９号公報 特開２００４−１６３９０１号公報
　本発明の一態様は、電気特性の良好な半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、半導体層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、金属酸化物層と、導電層と、を有する半導体装置である。半導体層、第２の絶縁層、金属酸化物層、及び導電層は、第１の絶縁層上にこの順に積層される。チャネル長方向の断面において、第２の絶縁層の端部は、半導体層の端部よりも内側に位置し、導電層及び金属酸化物層の端部はそれぞれ、第２の絶縁層の端部よりも内側に位置する。第３の絶縁層は、第１の絶縁層の上面、半導体層の上面及び側面、第２の絶縁層の上面及び側面、金属酸化物層の側面、並びに導電層の上面及び側面と接する。半導体層は、第１の領域と、一対の第２の領域と、一対の第３の領域と、を有する。第１の領域は、第１の絶縁層及び金属酸化物層と重なる。第２の領域は、第１の領域を挟み、第２の絶縁層と重なり、且つ金属酸化物層と重ならない。第３の領域は、第１の領域及び一対の第２の領域を挟み、且つ第２の絶縁層と重ならない。また、第３の領域は、第３の絶縁層と接し、第１の領域よりも低抵抗である部分を含む。第２の領域は、第３の領域よりも高抵抗である部分を含む。
　前述の半導体装置において、第２の絶縁層は、金属酸化物層と重なる領域の膜厚より金属酸化物層と重ならない領域の膜厚が薄い部分を有することが好ましい。
　前述の半導体装置において、第２の領域は、シート抵抗が１×１０３Ω／□以上１×１０９Ω／□以下である部分を含むことが好ましい。
　前述の半導体装置において、第１の領域の電気抵抗は、第２の領域の電気抵抗の１×１００倍以上１×１０９倍以下であることが好ましい。
　前述の半導体装置において、第２の領域の電気抵抗は、第３の領域の電気抵抗の１×１００倍以上１×１０９倍以下であることが好ましい。
　前述の半導体装置において、チャネル長方向の断面で第２の領域の幅が、１００ｎｍ以上２μｍ以下であることが好ましい。
　前述の半導体装置において、第１の絶縁層は、窒化物を含み、第３の絶縁層は、窒化物を含むことが好ましい。
　前述の半導体装置において、さらに第４の絶縁層を有することが好ましい。第４の絶縁層は、第３の絶縁層の上面と接し、かつ窒化物を含むことが好ましい。
　前述の半導体装置において、第３の絶縁層は、第４の絶縁層より水素濃度が低い領域を有することが好ましい。
　前述の半導体装置において、第３の絶縁層は、第４の絶縁層より膜密度が高い領域を有することが好ましい。
　前述の半導体装置において、導電層と、金属酸化物層とは上面形状が概略一致することが好ましい。または、導電層の端部は、金属酸化物層の端部より内側に位置することが好ましい。
　前述の半導体装置において、第２の絶縁層の端部、及び金属酸化物層の端部は、それぞれテーパ形状を有することが好ましい。
　前述の半導体装置において、半導体層及び金属酸化物層は、それぞれ同じ金属元素を含むことが好ましい。
　前述の半導体装置において、金属元素は、インジウム及び亜鉛のいずれか一以上であることが好ましい。
　本発明の一態様によれば、電気特性の良好な半導体装置を提供できる。または、信頼性の高い半導体装置を提供できる。または、新規な半導体装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１Ａは半導体装置の上面図である。図１Ｂ、図１Ｃは半導体装置の断面図である。
図２Ａ、図２Ｂ、図２Ｃは半導体装置の断面図である。
図３Ａ、図３Ｂ、図３Ｃは半導体装置の断面図である。
図４Ａ、図４Ｂ、図４Ｃは半導体装置の断面図である。
図５Ａは半導体装置の上面図である。図５Ｂ、図５Ｃは半導体装置の断面図である。
図６Ａ、図６Ｂは半導体装置の断面図である。
図７Ａは半導体装置の上面図である。図７Ｂ、図７Ｃは半導体装置の断面図である。
図８Ａ、図８Ｂ、図８Ｃは半導体装置の断面図である。
図９Ａは半導体装置の上面図である。図９Ｂ、図９Ｃは半導体装置の断面図である。
図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄは半導体装置の作製方法を説明する断面図である。
図１１Ａ、図１１Ｂ、図１１Ｃは半導体装置の作製方法を説明する断面図である。
図１２Ａ、図１２Ｂ、図１２Ｃは半導体装置の作製方法を説明する断面図である。
図１３Ａ、図１３Ｂ、図１３Ｃは半導体装置の作製方法を説明する断面図である。
図１４Ａ、図１４Ｂは半導体装置の作製方法を説明する図である。
図１５Ａ、図１５Ｂ、図１５Ｃは表示装置の上面図である。
図１６は表示装置の断面図である。
図１７は表示装置の断面図である。
図１８は表示装置の断面図である。
図１９は表示装置の断面図である。
図２０Ａは表示装置のブロック図である。図２０Ｂ、図２０Ｃは表示装置の回路図である。
図２１Ａ、図２１Ｃ、図２１Ｄは表示装置の回路図である。図２１Ｂは表示装置のタイミングチャートである。
図２２Ａは表示モジュールの構成例である。図２２Ｂは表示モジュールの断面概略図である。
図２３Ａは電子機器の構成例である。図２３Ｂは電子機器の断面概略図である。
図２４Ａ、図２４Ｂ、図２４Ｃ、図２４Ｄ、図２４Ｅは電子機器の構成例である。
図２５Ａ、図２５Ｂ、図２５Ｃ、図２５Ｄ、図２５Ｅ、図２５Ｆ、図２５Ｇは電子機器の構成例である。
図２６Ａ、図２６Ｂ、図２６Ｃ、図２６Ｄは電子機器の構成例である。
図２７はトランジスタのＩｄ−Ｖｄ特性を示す図である。
図２８はトランジスタのＩｄ−Ｖｄ特性を示す図である。
図２９は金属酸化物膜の抵抗を示す図である。
図３０Ａ、図３０Ｂは断面ＳＴＥＭ像である。
図３１はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図３２はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図３３はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図３４はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図３５はトランジスタの信頼性評価結果を示す図である。
図３６は金属酸化物膜の抵抗を示す図である。
図３７はトランジスタのＩｄ−Ｖｄ特性を示す図である。
図３８はゲートドライバの動作結果を示す図である。
図３９Ａ、図３９Ｂ、図３９Ｃ、図３９Ｄ、図３９Ｅは試料構造を示す断面図である。
図４０Ａ、図４０Ｂは試料構造を示す断面図である。
図４１は試料構造を示す断面図である。
図４２はＴＤＳ測定結果を示す図である。
図４３はＴＤＳ測定結果を示す図である。
図４４はＴＤＳ測定結果を示す図である。
図４５はＴＤＳ測定結果を示す図である。
図４６はＴＤＳ測定結果を示す図である。
図４７はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図４８はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図４９はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図５０はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図５１はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図５２はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図５３はトランジスタのＩｄ−Ｖｇ特性を示す図である。
図５４Ａ、図５４Ｂはトランジスタの信頼性評価結果を示す図である。
図５５Ａ、図５５Ｂはトランジスタの断面のＴＥＭ像である。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　本明細書で説明する各図において、各構成要素の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。
　本明細書等で用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
　本明細書等において、「上に」、「下に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　本明細書等において、トランジスタが有するソースとドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　本明細書等において、トランジスタのチャネル長方向とは、ソース領域とドレイン領域間を最短距離で結ぶ直線に平行な方向のうちの１つをいう。すなわち、チャネル長方向は、トランジスタがオン状態のときに半導体層を流れる電流の方向のうちの１つに相当する。また、チャネル幅方向とは、当該チャネル長方向に直交する方向をいう。なお、トランジスタの構造や形状によっては、チャネル長方向及びチャネル幅方向は１つに定まらない場合がある。
　本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」や「絶縁層」という用語は、「導電膜」や「絶縁膜」という用語に相互に交換することが可能な場合がある。
　本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層の端部が下層の端部より内側に位置することや、上層の端部が下層の端部より外側に位置することもあり、この場合も「上面形状が概略一致」という。
　本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
　本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ　Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
　なお、本明細書等において、表示装置の一態様であるタッチパネルは表示面に画像等を表示する機能と、表示面に指やスタイラスなどの被検知体が触れる、押圧する、または近づくことなどを検出するタッチセンサとしての機能と、を有する。したがってタッチパネルは入出力装置の一態様である。
　タッチパネルは、例えばタッチセンサ付き表示パネル（または表示装置）、タッチセンサ機能つき表示パネル（または表示装置）とも呼ぶことができる。タッチパネルは、表示パネルとタッチセンサパネルとを有する構成とすることもできる。または、表示パネルの内部または表面にタッチセンサとしての機能を有する構成とすることもできる。
　本明細書等では、タッチパネルの基板に、コネクターやＩＣが実装されたものを、タッチパネルモジュール、表示モジュール、または単にタッチパネルなどと呼ぶ場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置について説明する。以下では半導体装置の一例として、トランジスタの構成例及びその作製方法例について説明する。
　本発明の一態様は、第１の絶縁層上に、チャネルが形成される半導体層と、ゲート絶縁層として機能する第２の絶縁層と、ゲート電極として機能する導電層と、を有する半導体装置である。半導体層は、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）を含んで構成されることが好ましい。
　第２の絶縁層と導電層との間に、金属酸化物層を有する。金属酸化物層は導電性を有することが好ましく、このとき当該金属酸化物層は、ゲート電極の一部として機能する。
　チャネル長方向の断面において、第２の絶縁層の端部（輪郭）は、半導体層の端部（輪郭）よりも内側に位置することが好ましい。さらに、チャネル長方向の断面において、導電層及び金属酸化物層の端部（輪郭）は、第２の絶縁層の端部（輪郭）よりも内側に位置することが好ましい。
　本発明の一態様である半導体装置は、さらに第３の絶縁層を有する。第３の絶縁層は、第１の絶縁層の上面、半導体層の上面及び側面、第２の絶縁層の上面及び側面、金属酸化物層の側面、並びに導電層の上面及び側面と接するように設けられることが好ましい。第１の絶縁層及び第３の絶縁層はそれぞれ、不純物の拡散を抑制する材料を用いることが好ましい。例えば、第１の絶縁層及び第３の絶縁層はそれぞれ、窒化物を用いることができる。また、第１の絶縁層と第３の絶縁層が接する領域を設けることで、トランジスタに不純物が拡散することを抑制でき、高い信頼性を備えるトランジスタとすることができる。
　半導体層は、チャネルが形成される第１の領域と、第１の領域を挟む一対の第２の領域と、第１の領域及び第２の領域を挟み、ソース領域及びドレイン領域として機能する一対の第３の領域と、を有する。第１の領域は、第１の絶縁層及び金属酸化物層と重なる領域である。第２の領域は、第２の絶縁層と重なり、且つ金属酸化物層と重ならない領域である。第３の領域は、第２の絶縁層と重ならない領域である。また、第３の領域は、第３の絶縁層と接し、第１の領域よりも低抵抗である部分を含むことが好ましい。第２の領域は、第３の領域よりも高抵抗である部分を含むことが好ましい。
　第２の領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域として機能する。第２の領域を有することによりドレイン電界を緩和することができ、高電圧で駆動する場合であっても高い信頼性を備えるトランジスタとすることができる。
　以下では、より具体的な例について、図面を参照して説明する。
＜構成例１＞
　図１Ａは、トランジスタ１００の上面図であり、図１Ｂは、図１Ａに示す一点鎖線Ａ１−Ａ２における切断面の断面図に相当し、図１Ｃは、図１Ａに示す一点鎖線Ｂ１−Ｂ２における切断面の断面図に相当する。なお、図１Ａにおいて、トランジスタ１００の構成要素の一部（保護層等）を省略して図示している。また、一点鎖線Ａ１−Ａ２方向はチャネル長方向、一点鎖線Ｂ１−Ｂ２方向はチャネル幅方向に相当する。また、トランジスタの上面図については、以降の図面においても図１Ａと同様に、構成要素の一部を省略して図示するものとする。
　トランジスタ１００は、基板１０２上に設けられ、絶縁層１０３、半導体層１０８、絶縁層１１０、金属酸化物層１１４、導電層１１２、絶縁層１１６、絶縁層１１８等を有する。島状の半導体層１０８は、絶縁層１０３上に設けられる。絶縁層１１０は、絶縁層１０３の上面の一部、及び半導体層１０８の一部を覆って設けられる。金属酸化物層１１４及び導電層１１２は、絶縁層１１０上にこの順に積層して設けられ、半導体層１０８と重畳する部分を有する。図１Ｂ中の一点鎖線で囲った領域Ｐの拡大図を、図２Ａに示す。
　導電層１１２及び金属酸化物層１１４の端部は、絶縁層１１０の端部よりも内側に位置する。言い換えると、絶縁層１１０は、少なくとも半導体層１０８上において、導電層１１２及び金属酸化物層１１４の端部よりも外側に突出した部分を有する。
　半導体層１０８は、チャネル形成領域として機能する領域１０８Ｃと、領域１０８Ｃを挟む一対の領域１０８Ｌと、その外側に一対の領域１０８Ｎとを有する。領域１０８Ｌは、半導体層１０８のうち、絶縁層１１０と重なり、且つ導電層１１２とは重ならない領域である。図２Ａでは、トランジスタ１００のチャネル長方向における領域１０８Ｃの幅をＬ１、領域１０８Ｌの幅をＬ２で示している。
　領域１０８Ｃは、チャネル形成領域として機能する。ここで、金属酸化物層１１４が導電性を有する場合、ゲート電極の一部として機能するため、ゲート絶縁層として機能する絶縁層１１０を介して、ゲート電極から領域１０８Ｃに電界が与えられ、チャネルが形成される。
　領域１０８Ｌは、ドレイン電界を緩和するためのバッファ領域としての機能を有する。領域１０８Ｌは、導電層１１２及び金属酸化物層１１４とは重畳しない領域であるため、導電層１１２にゲート電圧が与えられた場合にもチャネルはほとんど形成されない領域である。領域１０８Ｌは、キャリア濃度が領域１０８Ｃよりも高いことが好ましい。これにより、領域１０８ＬをＬＤＤ領域として機能させることができる。
　領域１０８Ｌは、領域１０８Ｃと比較して、抵抗が同程度または低い領域、キャリア濃度が同程度または高い領域、酸素欠陥密度が同程度または高い領域、不純物濃度が同程度または高い領域ともいうことができる。
　領域１０８Ｌは、領域１０８Ｎと比較して、抵抗が同程度または高い領域、キャリア濃度が同程度または低い領域、酸素欠陥密度が同程度または低い領域、不純物濃度が同程度または低い領域ともいうことができる。
　このように、チャネル形成領域である領域１０８Ｃと、ソース領域またはドレイン領域である領域１０８Ｎとの間に、ＬＤＤ領域として機能する領域１０８Ｌを設けることにより、高いドレイン耐圧と、高いオン電流とを兼ね備え、信頼性の高いトランジスタを実現することができる。
　領域１０８Ｎは、ソース領域またはドレイン領域として機能し、半導体層１０８の他の領域と比較して、最も低抵抗な領域である。または、領域１０８Ｎは、半導体層１０８の他の領域と比較して、最もキャリア濃度の高い領域、酸素欠陥密度の高い領域、または最も不純物濃度の高い領域とも言うことができる。
　領域１０８Ｎの電気抵抗は低いほど好ましく、例えば領域１０８Ｎのシート抵抗の値は、１Ω／□以上１×１０３Ω／□未満、好ましくは１Ω／□以上８×１０２Ω／□以下とすることが好ましい。
　チャネルが形成されていない状態における領域１０８Ｃの電気抵抗は高いほど好ましい。例えば領域１０８Ｃのシート抵抗の値は、１×１０９Ω／□以上、好ましくは５×１０９Ω／□以上、より好ましくは１×１０１０Ω／□以上であることが好ましい。
　チャネルが形成されていない状態における領域１０８Ｃの電気抵抗は高いほど好ましいため上限値を特に設ける必要はない。ただし、上限値を設けるなら、例えば領域１０８Ｃのシート抵抗の値は、１×１０９Ω／□以上１×１０１２Ω／□以下、好ましくは５×１０９Ω／□以上１×１０１２Ω／□以下、より好ましくは１×１０１０Ω／□以上１×１０１２Ω／□以下であることが好ましい。
　領域１０８Ｌのシート抵抗の値は、例えば１×１０３Ω／□以上１×１０９Ω／□以下、好ましくは１×１０３Ω／□以上１×１０８Ω／□以下、より好ましくは１×１０３Ω／□以上１×１０７Ω／□とすることができる。このような抵抗の範囲とすることで、電気特性が良好でかつ信頼性の高いトランジスタとすることができる。なお、シート抵抗は、抵抗の値から算出できる。このような領域１０８Ｌを、領域１０８Ｎと領域１０８Ｃとの間に設けることで、トランジスタ１００のソース−ドレイン耐圧を高めることができる。
　チャネルが形成されていない状態における領域１０８Ｃの電気抵抗は、領域１０８Ｎの電気抵抗の１×１０６倍以上１×１０１２倍以下、好ましくは１×１０６倍以上１×１０１１倍以下、より好ましくは１×１０６倍以上１×１０１０倍以下とすることができる。
　チャネルが形成されていない状態における領域１０８Ｃの電気抵抗は、領域１０８Ｌの電気抵抗の１×１００倍以上１×１０９倍以下、好ましくは１×１０１倍以上１×１０８倍以下、より好ましくは１×１０２倍以上１×１０７倍以下とすることができる。
　領域１０８Ｌの電気抵抗は、領域１０８Ｎの電気抵抗の１×１００倍以上１×１０９倍以下、好ましくは１×１０１倍以上１×１０８倍以下、より好ましくは１×１０１倍以上１×１０７倍以下とすることができる。
　前述の抵抗を有する領域１０８Ｌを、領域１０８Ｎとチャネル形成領域との間に設けることで、トランジスタ１００のソース−ドレイン耐圧を高めることができる。
　半導体層１０８におけるキャリア濃度は、領域１０８Ｃが最も低く、領域１０８Ｌ、領域１０８Ｎの順に高くなるような分布を有していることが好ましい。領域１０８Ｃと領域１０８Ｎとの間に領域１０８Ｌが設けられることで、例えば作製工程中に領域１０８Ｎから水素などの不純物が拡散する場合であっても、領域１０８Ｃのキャリア濃度を極めて低く保つことができる。
　チャネル形成領域として機能する領域１０８Ｃにおけるキャリア濃度は低いほど好ましく、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３以下であることがより好ましく、１×１０１６ｃｍ−３以下であることがさらに好ましく、１×１０１３ｃｍ−３以下であることがさらに好ましく、１×１０１２ｃｍ−３以下であることがさらに好ましい。なお、領域１０８Ｃのキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　一方、領域１０８Ｎにおけるキャリア濃度は、例えば５×１０１８ｃｍ−３以上、好ましくは１×１０１９ｃｍ−３以上、より好ましくは５×１０１９ｃｍ−３以上とすることができる。領域１０８Ｎにおけるキャリア濃度の上限値については、特に限定は無いが、例えば５×１０２１ｃｍ−３、または１×１０２２ｃｍ−３等とすることができる。
　領域１０８Ｌにおけるキャリア濃度は、領域１０８Ｃと領域１０８Ｎの間の値とすることができる。例えば、１×１０１４ｃｍ−３以上１×１０２０ｃｍ−３未満の範囲の値とすればよい。
　なお、領域１０８Ｌ中のキャリア濃度は均一でなくてもよく、領域１０８Ｎ側からチャネル形成領域にかけてキャリア濃度が小さくなるような勾配を有している場合がある。例えば、領域１０８Ｌ中の水素濃度または酸素欠損の濃度のいずれか一方、または両方が、領域１０８Ｎ側からチャネル形成領域側にかけて濃度が小さくなるような勾配を有していてもよい。
　半導体層１０８は、金属酸化物を含むことが好ましい。また、半導体層１０８のチャネル形成領域に接する絶縁層１０３と絶縁層１１０には、酸化物膜を用いることが好ましい。例えば、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜などの酸化物膜を用いることができる。これにより、トランジスタ１００の作製工程における熱処理などで、絶縁層１０３や絶縁層１１０から脱離した酸素を半導体層１０８のチャネル形成領域に供給し、半導体層１０８中の酸素欠損を低減できる。
　絶縁層１１０の端部の一部は、半導体層１０８上に位置している。絶縁層１１０は、導電層１１２と重畳し、ゲート絶縁層として機能する部分と、導電層１１２及び金属酸化物層１１４と重ならない部分（すなわち、領域１０８Ｌと重なる部分）とを有する。
　絶縁層１１０は２層以上の積層構造としてもよい。図１Ｂ、図１Ｃ及び図２Ａには、絶縁層１１０が絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｂと、絶縁層１１０ｂ上の絶縁層１１０ｃとの３層構造である例を示している。なお、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃは同種の材料の絶縁膜を用いることができるため、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃそれぞれの界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃそれぞれの界面を破線で図示している。
　絶縁層１１０ａは、半導体層１０８のチャネル形成領域と接する領域を有する。絶縁層１１０ｃは、金属酸化物層１１４と接する領域を有する。絶縁層１１０ｂは、絶縁層１１０ａと絶縁層１１０ｃの間に位置する。
　絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃは、それぞれ酸化物を含む絶縁膜であることが好ましい。このとき、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃは、それぞれ同じ成膜装置で連続して成膜されることが好ましい。
　例えば、絶縁層１１０ａ、絶縁層１１０ｂ、及び絶縁層１１０ｃとして、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。
　半導体層１０８と接する絶縁層１１０は、酸化物絶縁膜の積層構造を有することが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１０は、酸素を放出することが可能な絶縁膜を有する。例えば、酸素雰囲気下にて絶縁層１１０を形成すること、成膜後の絶縁層１１０に対して酸素雰囲気下での熱処理、プラズマ処理等を行うこと、または、絶縁層１１０上に酸素雰囲気下で酸化物膜を成膜することなどにより、絶縁層１１０中に酸素を供給することもできる。
　例えば、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃは、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成することができる。また、ＣＶＤ法は、プラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法や、熱ＣＶＤ法などがある。
　特に、絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃは、プラズマＣＶＤ法により形成することが好ましい。
　絶縁層１１０ａは、半導体層１０８上に成膜されるため、出来るだけ半導体層１０８にダメージを与えない条件で成膜された膜であることが好ましい。例えば、成膜速度（成膜レートともいう）が十分に低い条件で成膜することができる。
　例えば、プラズマＣＶＤ法により絶縁層１１０ａを形成する場合、低電力の条件で形成することにより、半導体層１０８に与えるダメージを極めて小さくすることができる。
　絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃとして酸化窒化シリコン膜を用いる場合、酸化窒化シリコン膜の成膜に用いる成膜ガスには、例えばシラン、ジシランなどのシリコンを含む堆積性ガスと、酸素、オゾン、一酸化二窒素、二酸化窒素などの酸化性ガスと、を含む原料ガスを用いることができる。また原料ガスに加えて、アルゴンやヘリウム、窒素などの希釈ガスを含んでもよい。
　例えば、成膜ガスの全流量に対する堆積性ガスの流量の割合（以下、単に流量比ともいう）を小さくすることで、成膜速度を低くでき、緻密で欠陥の少ない膜を成膜することができる。
　絶縁層１１０ｂは、絶縁層１１０ａよりも成膜速度の高い条件で成膜された膜であることが好ましい。これにより、生産性を向上させることができる。
　例えば絶縁層１１０ｂは、絶縁層１１０ａよりも堆積性ガスの流量比を増やした条件とすることで、成膜速度を高めた条件で成膜することができる。
　絶縁層１１０ｃは、その表面の欠陥が低減され、水などの大気中に含まれる不純物が吸着しにくい、極めて緻密な膜であることが好ましい。例えば、絶縁層１１０ａと同様に、成膜速度が十分に低い条件で成膜することができる。
　絶縁層１１０ｃは絶縁層１１０ｂ上に成膜するため、絶縁層１１０ａと比較して絶縁層１１０ｃの成膜時に半導体層１０８へ与える影響は小さい。そのため、絶縁層１１０ｃは、絶縁層１１０ａよりも高い電力の条件で成膜することができる。堆積性ガスの流量比を減らし、比較的高い電力で成膜することで、緻密で表面の欠陥が低減された膜とすることができる。
　すなわち、成膜速度が高い方から、絶縁層１１０ｂ、絶縁層１１０ａ、絶縁層１１０ｃの順となるような条件で成膜された積層膜を、絶縁層１１０に用いることができる。また、絶縁層１１０は、絶縁層１１０ｂ、絶縁層１１０ａ、絶縁層１１０ｃの順で、ウェットエッチングまたはドライエッチングに対する同一条件下でのエッチング速度が高い。
　絶縁層１１０ｂは、絶縁層１１０ａ及び絶縁層１１０ｃよりも厚く形成することが好ましい。成膜速度の最も速い絶縁層１１０ｂを厚く形成することで、絶縁層１１０の成膜工程に係る時間を短縮することができる。
　ここで、絶縁層１１０ａと絶縁層１１０ｂの境界、及び絶縁層１１０ｂと絶縁層１１０ｃの境界は不明瞭である場合があるため、図１Ａ等では、これらの境界を破線で図示している。なお、絶縁層１１０ａと絶縁層１１０ｂは、膜密度が異なるため、絶縁層１１０の断面における透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｙ）像などにおいて、これらの境界をコントラストの違いとして観察することができる場合がある。同様に、絶縁層１１０ｂと絶縁層１１０ｃの境界も観察することができる場合がある。
　導電層１１２及び金属酸化物層１１４を形成する際に、導電層１１２と重ならない領域の絶縁層１１０の膜厚が薄くなる場合がある。図１Ｂ、図１Ｃ及び図２Ａには、導電層１１２と重ならない領域の絶縁層１１０ｃが除去され、絶縁層１１０ａ及び絶縁層１１０ｂが残存する構成を示している。また、導電層１１２と重なる領域の絶縁層１１０ｂと比較して、導電層１１２と重ならない領域の絶縁層１１０ｂの厚さが薄くなる場合がある。
　導電層１１２と重ならない領域の絶縁層１１０の膜厚を薄くすることにより、絶縁層１１６から供給される水素が多くなり、領域１０８Ｌの抵抗を低くすることができる。また、導電層１１２と重ならない領域の絶縁層１１０の膜厚を調整することにより、絶縁層１１６から供給される水素の量を調整し、領域１０８Ｌの抵抗を制御することができる。
　導電層１１２と重ならない領域の絶縁層１１０の膜厚を薄くすることにより、絶縁層１１０端部の段差が小さくなり、絶縁層１１０上に形成される層（例えば、絶縁層１１６）の段差被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。
　図２Ｂには、導電層１１２と重ならない領域に絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃが残存する構成を示している。また、導電層１１２と重なる領域の絶縁層１１０ｃと比較して、導電層１１２と重ならない領域の絶縁層１１０ｃの厚さが薄くなる場合がある。図２Ｂに示すように、導電層１１２と重ならない領域に、絶縁層１１０ｃが残存すると特に好ましい。導電層１１２と重ならない領域に絶縁層１１０ｃが残存する構成とすることで、絶縁層１１０に水が吸着することを抑制できる。導電層１１２と重なる領域の絶縁層１１０ｃの厚さは１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上４０ｎｍ以下、さらに好ましくは３ｎｍ以上３０ｎｍ以下とする。
　図２Ｃには、導電層１１２と重ならない領域に絶縁層１１０ａ、絶縁層１１０ｂ及び絶縁層１１０ｃが残存し、導電層１１２と重なる領域の絶縁層１１０ｃと導電層１１２と重ならない領域の絶縁層１１０ｃの厚さが概略等しい例を示している。
　なお、絶縁層１１０は、絶縁層１１０ａと、絶縁層１１０ａ上の絶縁層１１０ｃとの２層構造としてもよい。または、絶縁層１１０は単層構造としてもよい。絶縁層１１０として、目的に応じて前述の絶縁層１１０ａ、絶縁層１１０ｂ又は絶縁層１１０ｃのいずれかを適宜選択することができる。
　絶縁層１１６は、導電層１１２の上面及び側面、金属酸化物層１１４の側面、絶縁層１１０の上面及び側面、半導体層１０８の上面及び側面、並びに絶縁層１０３の上面を覆って設けられている。絶縁層１１８は、絶縁層１１６を覆って設けられる。絶縁層１１６及び絶縁層１１８は、保護層として機能し、外部からの不純物元素の拡散を抑制できる。
　絶縁層１１６は、絶縁層１１６より上からの不純物が半導体層１０８に拡散することを抑制する機能を有する。また、絶縁層１１６は、成膜時に絶縁層１１６と接する半導体層１０８の抵抗を低下させる機能を有する。絶縁層１１６は、領域１０８Ｎの上面及び側面と接して設けられる。絶縁層１１６は、絶縁層１１６の成膜時、または成膜後に加熱することにより、領域１０８Ｎ中に不純物を供給することのできる絶縁膜を用いることができる。または、絶縁層１１６の成膜時、または成膜後に加熱することにより、領域１０８Ｎ中に酸素欠損を生じさせることのできる絶縁膜を用いることができる。
　絶縁層１１６は、成膜の際に用いる成膜ガスに、水素などの不純物元素を含むガスを用いて成膜される膜であることが好ましい。例えば、水素を含むガスとして、シラン、アンモニア等を用いることができる。また絶縁層１１６の成膜温度を低くすることで、半導体層１０８に効果的に多くの不純物元素を供給することができる。絶縁層１１６の成膜温度は、例えば２００℃以上５００℃以下が好ましく、さらには２２０℃以上４５０℃以下が好ましく、さらには２３０℃以上４３０℃以下が好ましく、さらには２５０℃以上４００℃以下とすることが好ましい。
　絶縁層１１６の成膜を減圧下で、且つ加熱して行うことで、半導体層１０８中の領域１０８Ｎとなる領域の酸素の脱離を促進することができる。酸素欠損が多く形成された半導体層１０８に、水素などの不純物を供給することで、領域１０８Ｎ中のキャリア濃度が高まり、より効果的に領域１０８Ｎを低抵抗化させることができる。
　絶縁層１１６は、例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの、窒化物を含む絶縁膜を好適に用いることができる。特に窒化シリコンは、水素や酸素に対するブロッキング性を有するため、外部から半導体層１０８への水素の拡散と、半導体層１０８から外部への酸素の脱離の両方を防ぐことができ、信頼性の高いトランジスタを実現できる。
　絶縁層１１６は、半導体層１０８中の酸素を吸引し、酸素欠損を生成する機能を有する絶縁膜としてもよい。特に、絶縁層１１６には、例えば窒化アルミニウムなどの金属窒化物を用いることが特に好ましい。
　絶縁層１１６に金属窒化物を用いる場合、アルミニウム、チタン、タンタル、タングステン、クロム、またはルテニウムの窒化物を用いることが好ましい。特に、アルミニウムまたはチタンを含むことが特に好ましい。例えば、アルミニウムをスパッタリングターゲットに用い、成膜ガスとして窒素を含むガスを用いた反応スパッタリング法により形成した窒化アルミニウム膜は、成膜ガスの全流量に対する窒素ガスの流量を適切に制御することで、極めて高い絶縁性と、水素や酸素に対する極めて高いブロッキング性とを兼ね備えた膜とすることができる。そのため、このような金属窒化物を含む絶縁膜を、半導体層１０８に接して設けることで、半導体層１０８を低抵抗化できるだけでなく、半導体層１０８から酸素が脱離すること、及び半導体層１０８へ水素が拡散することを好適に防ぐことができる。
　金属窒化物として、窒化アルミニウムを用いた場合、当該窒化アルミニウムを含む絶縁層の厚さを５ｎｍ以上とすることが好ましい。このように薄い膜であっても、水素及び酸素に対する高いブロッキング性と、半導体層の低抵抗化の機能とを両立できる。なお、当該絶縁層の厚さの上限は特にないが、生産性を考慮し、５００ｎｍ以下、好ましくは２００ｎｍ以下、より好ましくは５０ｎｍ以下とすることが好ましい。
　絶縁層１１６に窒化アルミニウム膜を用いる場合、組成式がＡｌＮｘ（ｘは０より大きく２以下の実数、好ましくは、ｘは０．５より大きく１．５以下の実数）を満たす膜を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ１００を駆動したときに生じる熱の放熱性を高めることができる。
　または、絶縁層１１６として、窒化アルミニウムチタン膜、窒化チタン膜などを用いることができる。
　このような絶縁層１１６を領域１０８Ｎに接して設けることで、絶縁層１１６が領域１０８Ｎ中の酸素を吸引し、領域１０８Ｎ中に酸素欠損を形成させることができる。またこのような絶縁層１１６を形成した後に、加熱処理を行うことで、領域１０８Ｎに、より多くの酸素欠損を形成することができ、低抵抗化を促進することができる。また、絶縁層１１６に金属酸化物を含む膜を用いた場合、絶縁層１１６が半導体層１０８中の酸素を吸引した結果、絶縁層１１６と領域１０８Ｎとの間に、絶縁層１１６に含まれる金属元素（例えばアルミニウム）の酸化物を含む層が形成される場合がある。
　領域１０８Ｌは、絶縁層１１０が間に存在することで絶縁層１１６と接しないため、絶縁層１１６から供給される水素は領域１０８Ｎよりも少ない。さらに、不純物濃度も領域１０８Ｎよりも小さいため、領域１０８Ｌは、領域１０８Ｎよりも高抵抗な状態とすることができる。
　後述するように、領域１０８Ｌを自己整合的に形成することが可能となるため、領域１０８Ｌを形成するためのフォトマスクを必要とせず、作製コストを低減できる。また、自己整合的に領域１０８Ｌを形成することにより、領域１０８Ｌと導電層１１２の相対的な位置ずれが生じることがないため、半導体層１０８中の領域１０８Ｌの幅を概略一致させることができる。
　半導体層１０８中のチャネル形成領域と低抵抗な領域１０８Ｎの間に、ゲートの電界が掛からない（またはチャネル形成領域よりも掛かりにくい）オフセット領域として機能する領域１０８Ｌをばらつきなく安定して形成できる。その結果、トランジスタのソース−ドレイン耐圧を向上させることができ、信頼性の高いトランジスタを実現できる。
　領域１０８Ｌの幅Ｌ２は、１００ｎｍ以上２μｍ以下が好ましく、さらには１５０ｎｍ以上１μｍ以下が好ましく、さらに２００ｎｍ以上１μｍ以下が好ましい。領域１０８Ｌを設けることにより、ドレイン付近に電界が集中することが緩和され、特にドレイン電圧が高い状態でのトランジスタの劣化を抑制できる。また、特に、領域１０８Ｌの幅Ｌ２を、絶縁層１１０の厚さよりも大きくすることで、効果的にドレイン付近への電界集中を抑制することができる。一方、幅Ｌ２が２μｍよりも長いとソース−ドレイン抵抗が高まり、トランジスタの駆動速度が遅くなる場合がある。幅Ｌ２を前述の範囲とすることで、信頼性が高く、かつ駆動速度の速いトランジスタ、半導体装置とすることができる。なお、領域１０８Ｌの幅Ｌ２は、半導体層１０８の厚さ、絶縁層１１０の厚さ、トランジスタ１００を駆動する際のソース−ドレイン間に印加する電圧の大きさに応じて決定することができる。
　チャネル形成領域と低抵抗な領域１０８Ｎの間に領域１０８Ｌを設けることにより、チャネル形成領域と領域１０８Ｎの境界での電流密度を緩和でき、チャネルとソース又はドレインの境界における発熱が抑制され、信頼性の高いトランジスタ、半導体装置とすることができる。
　絶縁層１０３は積層構造とすることができる。図１には、絶縁層１０３は、基板１０２側から、絶縁層１０３ａ、絶縁層１０３ｂ、絶縁層１０３ｃ、及び絶縁層１０３ｄがこの順に積層された構造を有する例を示している。絶縁層１０３ａは基板１０２と接する。また、絶縁層１０３ｄは半導体層１０８と接する。
　絶縁層１０３は、耐圧が高いこと、膜の応力が小さいこと、水素や水を放出しにくいこと、膜中の欠陥が少ないこと、基板１０２に含まれる不純物の拡散を抑制すること、のうち、１つ以上を満たすことが好ましく、これら全てを満たすことが最も好ましい。
　絶縁層１０３が有する４つの絶縁膜のうち、基板１０２側に位置する絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃには、窒素を含む絶縁膜を用いることが好ましい。一方、半導体層１０８と接する絶縁層１０３ｄには、酸素を含む絶縁膜を用いることが好ましい。また、絶縁層１０３が有する４つの絶縁膜は、それぞれプラズマＣＶＤ装置を用いて、大気に触れることなく連続して成膜することが好ましい。
　絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃは、例えば窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、窒化ハフニウム膜などの窒素を含む絶縁膜を好適に用いることができる。また、絶縁層１０３ｄは、絶縁層１１０に用いることのできる絶縁膜の記載を援用することができる。
　絶縁層１０３ａと絶縁層１０３ｃは、これよりも下側からの不純物の拡散を防止できる、緻密な膜であることが好ましい。絶縁層１０３ａは、基板１０２に含まれる不純物を、絶縁層１０３ｃは、絶縁層１０３ｂに含まれる水素や水を、それぞれブロックできる膜であることが好ましい。そのため、絶縁層１０３ａ及び絶縁層１０３ｃには、絶縁層１０３ｂよりも成膜速度の低い条件で成膜した絶縁膜を適用することができる。
　一方、絶縁層１０３ｂは、応力が小さく、成膜速度の高い条件で成膜された絶縁膜を用いることが好ましい。また、絶縁層１０３ｂは、絶縁層１０３ａ及び絶縁層１０３ｃよりも厚く形成されていることが好ましい。
　例えば絶縁層１０３ａ、絶縁層１０３ｂ、及び絶縁層１０３ｃのそれぞれに、プラズマＣＶＤ法で成膜した窒化シリコン膜を用いた場合であっても、絶縁層１０３ｂが、他の２つの絶縁膜よりも膜密度が小さい膜となる。したがって、絶縁層１０３の断面における透過型電子顕微鏡像などにおいて、コントラストの違いとして観察することができる場合がある。なお、絶縁層１０３ａと絶縁層１０３ｂの境界、及び絶縁層１０３ｂと絶縁層１０３ｃの境界は不明瞭である場合があるため、図１等では、これらの境界を破線で明示している。
　半導体層１０８と接する絶縁層１０３ｄは、その表面に水などの不純物が吸着しにくい、緻密な絶縁膜とすることが好ましい。また、可能な限り欠陥が少なく、水や水素などの不純物が低減された絶縁膜を用いることが好ましい。例えば、絶縁層１０３ｄとして、上記絶縁層１１０が有する絶縁層１１０ｃと同様の絶縁膜を用いることができる。
　このような積層構造を有する絶縁層１０３により、極めて信頼性の高いトランジスタを実現することができる。
　図１Ｂ及び図１Ｃに示すように、トランジスタ１００は絶縁層１０３ｃと、絶縁層１１６が接する領域を有することが好ましい。図１Ｂ中の一点鎖線で囲った領域Ｑの拡大図を図３Ａに、図１Ｃ中の一点鎖線で囲った領域Ｒの拡大図を図３Ｂに示す。
　図１Ｂ及び図３Ａに示すように、チャネル長方向において、半導体層１０８と重ならない領域の絶縁層１１６は絶縁層１０３ｃと接して設けられる。また、絶縁層１０３ｄの端部は、半導体層１０８の端部と概略一致する。
　図３Ｂに示すように、チャネル幅方向において、絶縁層１１０と重ならない領域の絶縁層１１６は絶縁層１０３ｃと接して設けられる。また、絶縁層１０３ｄの端部は、絶縁層１１０の端部と概略一致する。例えば、絶縁層１１０を形成する際に、絶縁層１１０と重ならない領域の絶縁層１０３ｄとなる絶縁膜も除去することで、絶縁層１０３ｄの端部と絶縁層１１０の端部を概略一致させることができる。
　絶縁層１０３ｃと、絶縁層１１６が接する領域を有することで、トランジスタ１００の外からの不純物がトランジスタ１００に拡散することを抑制できる。特に、絶縁層１１６及び絶縁層１０３ｃとして、それぞれ窒素を含む絶縁膜を好適に用いることができる。
　図３Ｃに示すように、絶縁層１０３ｄの端部は、半導体層１０８の端部と概略一致する構成としてもよい。例えば、半導体層１０８を形成する際に、半導体層１０８と重ならない領域の絶縁層１０３ｄとなる絶縁膜も除去することで、絶縁層１０３ｄの端部と半導体層１０８の端部を概略一致させることができる。
　チャネル長方向において、半導体層１０８と重なる領域の絶縁層１０３ｃの膜厚より、半導体層１０８と重ならない領域の絶縁層１０３ｃの膜厚が薄くなる場合がある。図１Ｂ中の一点鎖線で囲った領域Ｑの拡大図を図４Ａに示す。図４Ａは、半導体層１０８と重なる領域の絶縁層１０３ｃの膜厚より、半導体層１０８と重ならない領域の絶縁層１０３ｃの膜厚が薄く、また、絶縁層１０３ｃの膜厚が薄い領域において、絶縁層１０３ｃと絶縁層１１６が接する例を示している。
　チャネル幅方向において、絶縁層１１０と重なる領域の絶縁層１０３ｃの膜厚より、絶縁層１１０と重ならない領域の絶縁層１０３ｃの膜厚が薄くなる場合がある。図１Ｃ中の一点鎖線で囲った領域Ｒの拡大図を図４Ｂ及び図４Ｃに示す。図４Ｂ及び図４Ｃは、絶縁層１１０と重なる領域の絶縁層１０３ｃの膜厚より、絶縁層１１０と重ならない領域の絶縁層１０３ｃの膜厚が薄く、また、絶縁層１０３ｃの膜厚が薄い領域において、絶縁層１０３ｃと絶縁層１１６が接する例を示している。また、図４Ｂおいて、絶縁層１０３ｄの端部は絶縁層１１０の端部と概略一致する。図４Ｃおいて、絶縁層１０３ｄの端部は半導体層１０８の端部と概略一致する。
　なお、図４Ａ、図４Ｂ及び図４Ｃでは、絶縁層１０３ｃと絶縁層１１６が接する例を示したが、本発明の一態様はこれに限られない。絶縁層１０３ｂが露出し、絶縁層１０３ｂと絶縁層１１６が接する構成とすることができる。また、絶縁層１０３ａが露出し、絶縁層１０３ａと絶縁層１１６が接する構成とすることができる。
　絶縁層１１０の端部、及び金属酸化物層１１４の端部は、それぞれテーパ形状を有することが好ましい。このような構成とすることで、絶縁層１１０及び金属酸化物層１１４上に形成される層（例えば、絶縁層１１６）の被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。
　導電層１１２の一部は、ゲート電極として機能する。絶縁層１１０の一部は、ゲート絶縁層として機能する。トランジスタ１００は、半導体層１０８上にゲート電極が設けられる、いわゆるトップゲート型のトランジスタである。
　図１Ａ及び図１Ｂに示すように、トランジスタ１００は、絶縁層１１８上に導電層１２０ａ及び導電層１２０ｂを有していてもよい。導電層１２０ａ及び導電層１２０ｂはソース電極またはドレイン電極として機能する。導電層１２０ａ及び導電層１２０ｂは、それぞれ絶縁層１１８及び絶縁層１１６に設けられた開口部１４１ａまたは開口部１４１ｂを介して、領域１０８Ｎに電気的に接続される。
　半導体層１０８は、金属酸化物を含むことが好ましい。
　例えば半導体層１０８は、インジウムと、元素Ｍ（元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムから選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズから選ばれた一種または複数種とすることが好ましい。
　特に、半導体層１０８として、インジウム、ガリウム、及び亜鉛を含む酸化物を用いることが好ましい。
　半導体層１０８として、組成の異なる層、または結晶性の異なる層、または不純物濃度の異なる層を積層した積層構造としてもよい。
　導電層１１２には、低抵抗な材料を用いることが好ましい。導電層１１２に低抵抗な材料を用いることにより寄生抵抗を低減し、高いオン電流を有するトランジスタとすることができ、オン電流が高い半導体装置とすることができる。また、大型の表示装置、高精細の表示装置において配線抵抗を低減することにより信号遅延を抑制し、高速駆動が可能となる。導電層１１２として、銅、銀、金、またはアルミニウム等を用いることができる。特に、銅は低抵抗であることに加え、量産性に優れるため好ましい。
　導電層１１２は積層構造としてもよい。導電層１１２を積層構造とする場合には、低抵抗な第１導電層の上または下、またはその両方に、第２の導電層を設ける。第２の導電層として、第１の導電層よりも酸化されにくい（耐酸化性を有する）導電性材料を用いることが好ましい。また、第２の導電層として、第１の導電層の成分の拡散を抑制する材料を用いることが好ましい。第２の導電層として、例えば、酸化インジウム、インジウム亜鉛酸化物、インジウムスズ酸化物（ＩＴＯ）、シリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）、酸化亜鉛等の金属酸化物、または窒化チタン、窒化タンタル、窒化モリブデン、窒化タングステン等の金属窒化物を好適に用いることができる。
　絶縁層１１０と導電層１１２との間に位置する金属酸化物層１１４は、絶縁層１１０に含まれる酸素が導電層１１２側に拡散することを防ぐバリア膜として機能する。さらに金属酸化物層１１４は、導電層１１２に含まれる水素や水が絶縁層１１０側に拡散することを防ぐバリア膜としても機能する。金属酸化物層１１４は、例えば少なくとも絶縁層１１０よりも酸素及び水素を透過しにくい材料を用いることができる。
　金属酸化物層１１４により、導電層１１２にアルミニウムや銅などの酸素を吸引しやすい金属材料を用いた場合であっても、絶縁層１１０から導電層１１２へ酸素が拡散することを防ぐことができる。また、導電層１１２が水素を含む場合であっても、導電層１１２から絶縁層１１０を介して半導体層１０８へ水素が拡散することを防ぐことができる。その結果、半導体層１０８のチャネル形成領域におけるキャリア濃度を極めて低いものとすることができる。
　金属酸化物層１１４は、絶縁性材料または導電性材料を用いることができる。金属酸化物層１１４が絶縁性を有する場合には、ゲート絶縁層の一部として機能する。一方、金属酸化物層１１４が導電性を有する場合には、ゲート電極の一部として機能する。
　金属酸化物層１１４として、酸化シリコンよりも誘電率の高い絶縁性材料を用いることが好ましい。特に、酸化アルミニウム膜、酸化ハフニウム膜、またはハフニウムアルミネート膜等を用いると、駆動電圧を低減できるため好ましい。
　金属酸化物層１１４として、金属酸化物を用いることができる。例えば、酸化インジウム、インジウム亜鉛酸化物、インジウムスズ酸化物（ＩＴＯ）、シリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）等のインジウムを有する酸化物を用いることができる。インジウムを含む導電性酸化物は、導電性が高いため好ましい。また、ＩＴＳＯはシリコンを含有することにより結晶化しづらく、平坦性が高いことから、ＩＴＳＯ上に形成される膜との密着性が高くなる。金属酸化物層１１４として、酸化亜鉛、ガリウムを含有した酸化亜鉛等の金属酸化物を用いることができる。また、金属酸化物層１１４として、これらを積層した構造を用いてもよい。
　金属酸化物層１１４として、半導体層１０８と同一の元素を一以上含む酸化物材料を用いることが好ましい。特に、上記半導体層１０８に適用可能な酸化物半導体材料を用いることが好ましい。このとき、金属酸化物層１１４として、半導体層１０８と同じスパッタリングターゲットを用いて形成した金属酸化物膜を適用することで、装置を共通化できるため好ましい。
　または、半導体層１０８と金属酸化物層１１４の両方に、インジウム及びガリウムを含む金属酸化物材料を用いる場合、半導体層１０８よりもガリウムの組成（含有割合）が高い材料を用いると、酸素に対するブロッキング性をより高めることができるため好ましい。このとき、半導体層１０８には、金属酸化物層１１４よりもインジウムの組成が高い材料を用いることで、トランジスタ１００の電界効果移動度を高めることができる。
　金属酸化物層１１４は、スパッタリング装置を用いて形成することが好ましい。例えば、スパッタリング装置を用いて酸化物膜を形成する場合、酸素ガスを含む雰囲気で形成することで、絶縁層１１０や半導体層１０８中に好適に酸素を添加できる。
　半導体層１０８は、絶縁層１１０を介して導電層１１２と重なる、チャネル形成領域を有する。また、半導体層１０８は、当該チャネル形成領域を挟む一対の領域１０８Ｎを有する。領域１０８Ｎは、半導体層１０８のうち、導電層１１２及び絶縁層１１０のいずれにも重ならない領域であって、絶縁層１１６と接する領域である。
　領域１０８Ｎは、チャネル形成領域よりも低抵抗な領域、キャリア濃度が高い領域、酸素欠陥密度の高い領域、不純物濃度の高い領域、またはｎ型である領域ともいうことができる。
　領域１０８Ｎは、不純物元素（第１の元素）を含む領域である。当該不純物元素として、例えば水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、ヒ素、アルミニウム、マグネシウムまたは希ガスなどが挙げられる。なお、希ガスの代表例として、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。特に、ホウ素、リン、マグネシウム、またはアルミニウムを含むことが好ましい。またこれら元素を２以上含んでいてもよい。
　ここで、領域１０８Ｎにおける不純物濃度は、絶縁層１１６に近いほど濃度が高くなるような濃度勾配を有することが好ましい。これにより、領域１０８Ｎ全体に亘って均一な濃度とした場合に比べて、領域１０８Ｎ内の不純物元素の総量を低くできるため、作製工程中の熱などの影響によりチャネル形成領域に拡散しうる不純物の量を低く保つことができる。また、領域１０８Ｎの上部ほど低抵抗となるため、導電層１２０ａ（または導電層１２０ｂ）との接触抵抗をより効果的に低減できる。
　後述するように、領域１０８Ｎに不純物元素を添加する処理は、絶縁層１１０をマスクとして行うことができる。これにより、領域１０８Ｎを自己整合的に形成できる。
　領域１０８Ｎは、不純物濃度が、１×１０１９ａｔｏｍｓ／ｃｍ３以上、１×１０２３ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以上、５×１０２２ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、１×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を含むことが好ましい。
　領域１０８Ｎに含まれる不純物の濃度は、例えば二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）等の分析法により分析できる。ＸＰＳ分析を用いる場合には、表面側または裏面側からのイオンスパッタリングとＸＰＳ分析を組み合わせることで、深さ方向の濃度分布を知ることができる。
　領域１０８Ｎにおいて、不純物元素は酸化した状態で存在していることが好ましい。例えば不純物元素としてホウ素、リン、マグネシウム、アルミニウム、シリコンなどの酸化しやすい元素を用いることが好ましい。このような酸化しやすい元素は、半導体層１０８中の酸素と結合して酸化した状態で安定に存在しうるため、後の工程で高い温度（例えば４００℃以上、６００℃以上、または８００℃以上）がかかった場合であっても、脱離することが抑制される。また、不純物元素が半導体層１０８中の酸素を奪うことで、領域１０８Ｎ中に多くの酸素欠損（ＶＯ）が生成される。この酸素欠損（ＶＯ）に膜中の水素が入った欠陥（以下、ＶＯＨと記す）はキャリア供給源となるため、領域１０８Ｎは極めて低抵抗な状態となる。
　なお、後の工程で高い温度がかかる処理を行なう際、外部や領域１０８Ｎの近傍の膜から多量の酸素が領域１０８Ｎに供給されてしまうと、抵抗が上昇してしまう場合がある。そのため、高い温度のかかる処理を行なう際には、酸素に対するバリア性の高い絶縁層１１６で半導体層１０８を覆った状態で処理することが好ましい。
　絶縁層１１６は、半導体層１０８の領域１０８Ｎに接して設けられている。
　絶縁層１１６は、領域１０８Ｎに対する水素の供給源として機能する。例えば、絶縁層１１６は、加熱により水素を放出する膜であることが好ましい。このような絶縁層１１６を領域１０８Ｎに接して設け、絶縁層１１６の形成後に加熱処理を行なうことで、領域１０８Ｎに水素を供給して抵抗を下げることができる。
　絶縁層１１６は、成膜の際に用いる成膜ガスに、水素を含むガスを用いて成膜される膜であることが好ましい。これにより、絶縁層１１６の成膜時にも、領域１０８Ｎに水素を効果的に供給できる。
　絶縁層１１６は、例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどの絶縁膜を用いることができる。
　領域１０８Ｎは、上述のように不純物元素が添加されることで酸素欠損を多く含む状態である。したがって、半導体層１０８中に含まれる水素に加えて、絶縁層１１６からさらに水素を供給することで、よりキャリア濃度を高めることができる。
　絶縁層１１８は、トランジスタ１００を保護する保護層として機能する。絶縁層１１８は、例えば、酸化物または窒化物などの無機絶縁材料を用いることができる。より具体的な例として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどの無機絶縁材料を用いることができる。また、絶縁層１１８を平坦化層として用いることもできる。その場合、絶縁層１１８として有機樹脂材料を用いることができる。
　なお、ここでは保護層として絶縁層１１６と絶縁層１１８の積層構造とする場合を示したが、絶縁層１１８は不要であれば設けなくてもよい。また、絶縁層１１８を２層以上の積層構造としてもよい。
　ここで、半導体層１０８について、及び半導体層１０８中に形成されうる酸素欠損について説明する。
　半導体層１０８のチャネル形成領域に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。例えば、半導体層１０８中に酸素欠損が形成されると、該酸素欠損に水素が入り、キャリア供給源となりうる。チャネル形成領域中にキャリア供給源が生成されると、トランジスタ１００の電気特性の変動、代表的にはしきい値電圧のシフトが生じる。したがって、チャネル形成領域においては、酸素欠損が少ないほど好ましい。
　そこで、本発明の一態様においては、半導体層１０８のチャネル形成領域近傍の絶縁膜、具体的には、チャネル形成領域の上方に位置する絶縁層１１０、及び下方に位置する絶縁層１０３が、酸化物膜を含む構成とする。作製工程中の熱などにより絶縁層１０３及び絶縁層１１０からチャネル形成領域へ酸素を移動させることで、チャネル形成領域中の酸素欠損を低減することが可能となる。
　半導体層１０８は、元素Ｍに対するＩｎの原子数比が１より大きい領域を有することが好ましい。Ｉｎの含有率が高いほど、トランジスタの電界効果移動度を向上させることができる。
　ここで、Ｉｎ、Ｇａ、Ｚｎを含む金属酸化物の場合、Ｉｎと酸素の結合力は、Ｇａと酸素の結合力よりも弱いため、Ｉｎの含有率が高い場合には、金属酸化物膜中に酸素欠損が形成されやすい。また、Ｇａに代えて、上記Ｍで示す金属元素を用いた場合でも同様の傾向がある。金属酸化物膜中に酸素欠損が多く存在すると、トランジスタの電気特性の低下や、信頼性の低下が生じる。
　しかしながら本発明の一態様では、金属酸化物を含む半導体層１０８のチャネル形成領域中に極めて多くの酸素を供給できるため、Ｉｎの含有率が高い金属酸化物材料を用いることが可能となる。これにより、極めて高い電界効果移動度と、安定した電気特性と、高い信頼性とを兼ね備えたトランジスタを実現できる。
　例えば、元素Ｍに対するＩｎの原子数比が１．５以上、または２以上、または３以上、または３．５以上、または４以上である金属酸化物を、好適に用いることができる。
　特に、半導体層１０８のＩｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍とすることが好ましい。または、Ｉｎ、Ｍ、及びＺｎの原子数の比を、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍とすることが好ましい。また、半導体層１０８の組成として、半導体層１０８のＩｎ、元素Ｍ、及びＺｎの原子数の比を概略等しくしてもよい。すなわち、Ｉｎ、元素Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の材料を含んでいてもよい。
　例えば、上記の電界効果移動度が高いトランジスタを、ゲート信号を生成するゲートドライバに用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供できる。また、上記の電界効果移動度が高いトランジスタを、ソースドライバ（特に、ソースドライバが有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供できる。
　なお、半導体層１０８が、元素Ｍに対するＩｎの原子数比が１より大きい領域を有していても、半導体層１０８の結晶性が高い場合、電界効果移動度が低くなる場合がある。半導体層１０８の結晶性は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）を用いて分析する、あるいは、透過型電子顕微鏡（ＴＥＭ）を用いて分析することで解析できる。
　ここで、半導体層１０８のチャネル形成領域は、不純物濃度が低く、欠陥準位密度を低く（酸素欠損を少なく）することにより、膜中のキャリア濃度を低くすることができる。このような金属酸化物膜を半導体層のチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう）になることが少ない。また、このような金属酸化物膜を用いたトランジスタは、オフ電流が著しく小さい特性を得ることができる。
　半導体層１０８に結晶性の高い金属酸化物膜を用いると、半導体層１０８の加工時や、絶縁層１１０の成膜時のダメージを抑制することができ、信頼性の高いトランジスタを実現できる。一方、半導体層１０８に結晶性の比較的低い金属酸化物膜を用いることで、電気伝導性が向上し、電界効果移動度の高いトランジスタを実現できる。
　半導体層１０８は、後述するＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）構造を有する金属酸化物膜、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜を用いることが好ましい。
　半導体層１０８は、２層以上の積層構造を有していてもよい。
　例えば、組成の異なる２以上の金属酸化物膜を積層した半導体層１０８を用いることができる。例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を用いた場合に、Ｉｎ、元素Ｍ、及びＺｎの原子数の比が、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝２：２：１、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、またはそれらの近傍であるスパッタリングターゲットで形成する膜のうち、２以上を積層して用いることが好ましい。
　結晶性の異なる２以上の金属酸化物膜を積層した半導体層１０８を用いることができる。その場合、同じ酸化物ターゲットを用い、成膜条件を異ならせることで、大気に触れることなく連続して形成されることが好ましい。
　このとき、半導体層１０８として、ｎｃ構造を有する金属酸化物膜と、ＣＡＡＣ構造を有する金属酸化物膜の積層構造とすることができる。または、ｎｃ構造を有する金属酸化物膜と、ｎｃ構造を有する金属酸化物膜の積層構造としてもよい。なお、当該金属酸化物膜に好適に用いることができる金属酸化物の機能、または材料の構成については、後述するＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）の記載を援用できる。
　例えば、先に形成する第１の金属酸化物膜の成膜時の酸素流量比を、後に形成する第２の金属酸化物膜の成膜時の酸素流量比よりも小さくする。または、第１の金属酸化物膜の成膜時に、酸素を流さない条件とする。これにより、第２の金属酸化物膜の成膜時に、酸素を効果的に供給できる。また、第１の金属酸化物膜は第２の金属酸化物膜よりも結晶性が低く、電気伝導性の高い膜とすることができる。一方、上部に設けられる第２の金属酸化物膜を第１の金属酸化物膜よりも結晶性の高い膜とすることで、半導体層１０８の加工時や、絶縁層１１０の成膜時のダメージを抑制できる。
　より具体的には、第１の金属酸化物膜の成膜時の酸素流量比を、０％以上５０％未満、好ましくは０％以上３０％以下、より好ましくは０％以上２０％以下、代表的には１０％とする。また第２の金属酸化物膜の成膜時の酸素流量比を、５０％以上１００％以下、好ましくは６０％以上１００％以下、より好ましくは８０％以上１００％以下、さらに好ましくは９０％以上１００％以下、代表的には１００％とする。また、第１の金属酸化物膜と第２の金属酸化物膜とで、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮できるため好ましい。
　このような構成とすることで、電気特性に優れ、且つ信頼性の高いトランジスタ１００を実現できる。
　以下では、上記構成例１と一部の構成が異なるトランジスタの構成例について説明する。なお、以下では、上記構成例１と重複する部分は説明を省略する場合がある。また、以下で示す図面において、上記構成例と同様の機能を有する部分についてはハッチングパターンを同じくし、符号を付さない場合もある。
＜構成例２＞
　図５Ａは、トランジスタ１００Ａの上面図であり、図５Ｂはトランジスタ１００Ａのチャネル長方向の断面図であり、図５Ｃはトランジスタ１００Ａのチャネル幅方向の断面図である。図５Ｂ中の一点鎖線で囲った領域Ｐの拡大図を、図６Ａに示す。図５Ｃ中の一点鎖線で囲った領域Ｒの拡大図を、図６Ｂに示す。
　トランジスタ１００Ａは、導電層１１２の端部が金属酸化物層１１４の端部より内側に位置する点で、トランジスタ１００と主に相違している。また、絶縁層１１６は、金属酸化物層の上面及び側面に接して設けられる。
　トランジスタ１００Ａにおいて、導電層１１２の端部が、金属酸化物層１１４の端部よりも内側に位置する。言い換えると、金属酸化物層１１４は、少なくとも絶縁層１１０上において、導電層１１２の端部よりも外側に突出した部分を有する。
　導電層１１２の端部が、金属酸化物層１１４の端部よりも内側に位置することで、導電層１１２及び金属酸化物層１１４の側面の段差が緩やかとなり、導電層１１２及び金属酸化物層１１４上に形成される層（例えば、絶縁層１１６）の段差被覆性が向上し、該層に段切れや鬆といった不具合が発生することを抑制できる。
　導電層１１２及び金属酸化物層１１４の形成には、ウェットエッチング法を好適に用いることができる。また、金属酸化物層１１４に、導電層１１２よりエッチング速度が遅い材料を用いることにより、金属酸化物層１１４の端部より、導電層１１２の端部を内側にすることができる。さらに、同一の工程で金属酸化物層１１４及び導電層１１２を形成でき、生産性を高められる。
　以上が、構成例２についての説明である。
＜構成例３＞
　図７Ａは、トランジスタ１００Ｂの上面図であり、図７Ｂはトランジスタ１００Ｂのチャネル長方向の断面図であり、図７Ｃはトランジスタ１００Ｂのチャネル幅方向の断面図である。図７Ｂ中の一点鎖線で囲った領域Ｐの拡大図を、図８Ａに示す。図７Ｂ中の一点鎖線で囲った領域Ｑの拡大図を、図８Ｂに示す。図７Ｃ中の一点鎖線で囲った領域Ｒの拡大図を、図８Ｃに示す。
　トランジスタ１００Ｂは、絶縁層１１６が積層構造を有している点で、トランジスタ１００Ａと主に相違している。絶縁層１１６は２層以上の積層構造とすることができる。絶縁層１１６を積層構造とする場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　図７Ｂ、図７Ｃ、図８Ａ、図８Ｂ及び図８Ｃは、絶縁層１１６が絶縁層１１６ａと、絶縁層１１６ａ上の絶縁層１１６ｂの２層構造である例を示している。絶縁層１１６ａ及び絶縁層１１６ｂとして、絶縁層１１６に用いることができる材料を用いることができる。絶縁層１１６ａと絶縁層１１６ｂは同じ材料を用いてもよいし、異なる材料を用いてもよい。なお、絶縁層１１６ａ及び絶縁層１１６ｂは同種の材料の絶縁膜を用いることができるため、絶縁層１１６ａ及び絶縁層１１６ｂそれぞれの界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁層１１６ａ及び絶縁層１１６ｂの界面を破線で図示している。
　図８Ａ及び図８Ｂに示すように、絶縁層１１６は領域１０８Ｎと接し、領域１０８Ｎに対する水素の供給源として機能する。例えば、絶縁層１１６は、熱が加わることにより水素を放出する膜であることが好ましい。
　絶縁層１１６は、水素を含む雰囲気で形成することができる。例えば、絶縁層１１６は、水素を含む成膜ガスを用いたプラズマＣＶＤ法により形成することが好ましい。例えば、絶縁層１１６として、シランガスとアンモニアガスとを含む成膜ガスを用いて、窒化シリコン膜を成膜することができる。シランガスに加えてアンモニアガスを用いることで、絶縁層１１６中に多くの水素を含有させることができる。また、絶縁層１１６の成膜時においても、半導体層１０８の露出した部分に水素を供給することが可能となる。
　しかしながら、水素を含む雰囲気で絶縁層１１６を形成する場合、絶縁層１１６の形成時に半導体層１０８の露出した領域が還元されてしまう場合がある。半導体層１０８の表面が還元されると、半導体層１０８表面のラフネスが大きくなり、半導体層１０８の上に形成される層（例えば、絶縁層１１６など）に段切れや鬆といった不具合が発生する場合がある。
　そこで、半導体層１０８側に位置する絶縁層１１６ａの形成に用いる雰囲気に含まれる水素は、絶縁層１１６ｂの形成に用いる雰囲気に含まれる水素より少ないことが好ましい。例えば、絶縁層１１６ａ及び絶縁層１１６ｂそれぞれの形成に、シラン、窒素及びアンモニアの混合ガスを用い、絶縁層１１６ａの形成に用いるアンモニアの流量を、絶縁層１１６ｂの形成に用いるアンモニアの流量より少なくすることができる。または、絶縁層１１６ａの形成にシラン及び窒素の混合ガスを用い、絶縁層１１６ｂの形成にシラン、窒素及びアンモニアの混合ガスを用いることができる。さらに、絶縁層１１６ｂと比較して、絶縁層１１６ａは水素濃度が低い領域を有することが好ましい。このような構成とすることで、半導体層１０８の表面が還元されることを抑制できる。
　例えば、絶縁層１１６ａ及び絶縁層１１６ｂに、プラズマＣＶＤ法で成膜した窒化シリコン膜を用いた場合であっても、膜密度が異なるため、絶縁層１１０の断面における透過型電子顕微鏡（ＴＥＭ）像などにおいて、これらの境界をコントラストの違いとして観察することができる場合がある。例えば、絶縁層１１６ｂと比較して、絶縁層１１６ａは膜密度が高い領域を有する場合がある。ＴＥＭ観察において、膜密度が高いと透過電子（ＴＥ）像が濃く（暗く）、膜密度が低いと透過電子（ＴＥ）像が淡く（明るく）なる。したがって、透過電子（ＴＥ）像で、絶縁層１１６ｂと比較して、絶縁層１１６ａは濃い（暗い）像となる場合がある。また、絶縁層１１６ｂと比較して、絶縁層１１６ａは膜中の水素濃度が低い領域を有する場合がある。絶縁層１１６ａ及び絶縁層１１６ｂの水素濃度の違いは、例えば、二次イオン質量分析法（ＳＩＭＳ）で評価できる。
　絶縁層１１６ｂは、水素、水及び酸素に対するブロッキング性を有する材料を用いることが好ましい。また、絶縁層１１６ｂは、絶縁層１１６ａより水素、水及び酸素に対するブロッキング性が高いことが好ましい。絶縁層１１６ａの上に設けられる絶縁層１１６ｂが、水素、水及び酸素に対するブロッキング性を有することにより、外部から半導体層１０８への水素の拡散、及び水の拡散を抑制するとともに、半導体層１０８から外部への酸素の脱離を抑制でき、信頼性の高いトランジスタを実現できる。
　半導体層１０８と接する絶縁層１１６は、膜中の欠陥が少ないことが好ましい。例えば、絶縁層１１６として窒化シリコンを用いる場合、窒化シリコン膜中の欠陥として代表的にはＫセンターなどがある。Ｋセンターはシリコンのダングリングボンドに起因し、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）で評価することができる。
　絶縁層１１６ａの形成に用いる雰囲気に含まれる水素を、絶縁層１１６ｂの形成に用いる雰囲気に含まれる水素より少なくすることで、絶縁層１１６ａ中の欠陥が絶縁層１１６ｂよりも多くなってしまう場合がある。したがって、絶縁層１１６を絶縁層１１６ａのみの単層構造とした場合、絶縁層１１６全体としての膜中の欠陥が多くなってしまう。そこで、絶縁層１１６を絶縁層１１６ａ及び絶縁層１１６ｂの積層構造とすることで、絶縁層１１６全体としての膜中の欠陥を少なくすることができる。
　絶縁層１１６ｂの膜厚は、絶縁層１１６ａの膜厚の０．５倍以上３０倍以下が好ましく、さらには１倍以上２５倍以下が好ましく、さらには２倍以上２０倍以下が好ましく、さらには３倍以上１０倍以下が好ましく、さらには４倍以上５倍以下が好ましい。絶縁層１１６を積層構造とすることにより、絶縁層１１６が水素、水及び酸素に対するブロッキング性を有し、かつ絶縁層１１６形成の際に半導体層１０８の表面が還元されることを抑制するとともに、絶縁層１１６が有する欠陥の量を少なくすることができる。
　絶縁層１１６ａ及び絶縁層１１６ｂは、それぞれプラズマＣＶＤ装置を用いて、大気に触れることなく連続して成膜することが好ましい。連続して成膜することにより、絶縁層１１６ａと絶縁層１１６ｂの界面に不純物が付着することを抑制できる。さらに、絶縁層１１６ａ、絶縁層１１６ｂ及び絶縁層１１８は、それぞれプラズマＣＶＤ装置を用いて、大気に触れることなく連続して成膜することが好ましい。連続して成膜することにより、絶縁層１１６ａと絶縁層１１６ｂの界面、及び絶縁層１１６ｂと絶縁層１１８の界面に不純物が付着することを抑制できる。
　以上が、構成例３についての説明である。
＜構成例４＞
　図９Ａは、トランジスタ１００Ｃの上面図であり、図９Ｂはトランジスタ１００Ｃのチャネル長方向の断面図であり、図９Ｃはトランジスタ１００Ｃのチャネル幅方向の断面図である。
　トランジスタ１００Ｃは、基板１０２と絶縁層１０３との間に導電層１０６を有する点で、トランジスタ１００と主に相違している。導電層１０６は、半導体層１０８のチャネル形成領域、金属酸化物層１１４及び導電層１１２と重畳する領域を有する。
　トランジスタ１００Ｃにおいて、導電層１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能を有し、導電層１１２は、第２のゲート電極（トップゲート電極ともいう）としての機能を有する。また、絶縁層１０３の一部は第１のゲート絶縁層として機能し、絶縁層１１０の一部は、第２のゲート絶縁層として機能する。
　半導体層１０８の、導電層１１２及び導電層１０６の少なくとも一方と重畳する部分は、チャネル形成領域として機能する。なお以下では説明を容易にするため、半導体層１０８の導電層１１２と重畳する部分をチャネル形成領域と呼ぶ場合があるが、実際には導電層１１２と重畳せずに、導電層１０６と重畳する部分（領域１０８Ｎを含む部分）にもチャネルが形成しうる。
　図９Ａ及び図９Ｃに示すように、導電層１０６は、金属酸化物層１１４、絶縁層１１０、及び絶縁層１０３に設けられた開口部１４２を介して、導電層１１２と電気的に接続されていてもよい。これにより、導電層１０６と、導電層１１２には、同じ電位を与えることができる。
　導電層１０６は、導電層１１２、導電層１２０ａ、または導電層１２０ｂと同様の材料を用いることができる。特に導電層１０６に銅を含む材料を用いると、配線抵抗を低減できるため好ましい。また、導電層１０６にタングステンやモリブデンなどの高融点金属を含む材料を用いると、後の工程において高い温度で処理を行なうことができる。
　図９Ａ及び図９Ｃに示すように、チャネル幅方向において、導電層１１２及び導電層１０６が、半導体層１０８の端部よりも外側に突出していることが好ましい。このとき、図９Ｃに示すように、半導体層１０８のチャネル幅方向の全体が、絶縁層１１０と絶縁層１０３を介して、導電層１１２と、導電層１０６に覆われた構成となる。
　このような構成とすることで、半導体層１０８を一対のゲート電極によって生じる電界で、電気的に取り囲むことができる。このとき特に、導電層１０６と導電層１１２に同じ電位を与えることが好ましい。これにより、半導体層１０８にチャネルを誘起させるための電界を効果的に印加できるため、トランジスタ１００Ｃのオン電流を増大させることができる。そのため、トランジスタ１００Ｃを微細化することも可能となる。
　なお、導電層１１２と導電層１０６とを接続しない構成としてもよい。このとき、一対のゲート電極の一方に定電位を与え、他方にトランジスタ１００Ｃを駆動するための信号を与えてもよい。このとき、一方の電極に与える電位により、トランジスタ１００Ｃを他方の電極で駆動する際のしきい値電圧を制御することもできる。
　絶縁層１０３は、積層構造を有してもよい。図９Ｂ及び図９Ｃには、導電層１０６側から、絶縁層１０３ａ、絶縁層１０３ｂ、絶縁層１０３ｃ、及び絶縁層１０３ｄがこの順に積層された構造を有する例を示している。絶縁層１０３ａは導電層１０６と接する。絶縁層１０３ａは、導電層１０６に含まれる金属元素をブロックできる膜であることが好ましい。絶縁層１０３ａ、絶縁層１０３ｂ、絶縁層１０３ｃ及び絶縁層１０３ｄについては前述の記載を参照できるため、詳細な説明は省略する。
　なお、導電層１０６として、絶縁層１０３に拡散しにくい金属膜または合金膜を用いる場合などでは、絶縁層１０３ａを設けずに、絶縁層１０３ｂ、絶縁層１０３ｃ、及び絶縁層１０３ｄの３つの絶縁膜が積層された構成としてもよい。
　このような積層構造を有する絶縁層１０３により、極めて信頼性の高いトランジスタを実現することができる。
　以上が、構成例４についての説明である。
＜作製方法例１＞
　以下では、本発明の一態様の半導体装置の作製方法について、図面を参照して説明する。ここでは、上記構成例で例示したトランジスタ１００Ｃを例に挙げて説明する。
　なお、半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ）法、原子層堆積（ＡＬＤ）法等を用いて形成できる。ＣＶＤ法は、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法などがある。また、熱ＣＶＤ法のひとつに、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法がある。
　半導体装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等の方法により形成できる。
　半導体装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工できる。それ以外に、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。また、メタルマスクなどの遮蔽マスクを用いた成膜方法により、島状の薄膜を直接形成してもよい。
　フォトリソグラフィ法は、代表的には以下の２つの方法がある。一つは、加工したい薄膜上にレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう一つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
　フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に代えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
　薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
　図１０乃至図１４の各図には、トランジスタ１００Ｃの作製工程の各段階における断面を示している。各図において、中央の破線より左側にチャネル長方向、右側にチャネル幅方向の断面を並べて示している。
〔導電層１０６の形成〕
　基板１０２上に導電膜を成膜し、これをエッチングにより加工して、第１のゲート電極として機能する導電層１０６を形成する（図１０Ａ）。
〔絶縁層１０３の形成〕
　続いて、基板１０２及び導電層１０６を覆って絶縁層１０３を形成する（図１０Ｂ）。絶縁層１０３は、ＰＥＣＶＤ法、ＡＬＤ法、スパッタリング法等を用いて形成できる。
　ここでは、絶縁層１０３として、絶縁層１０３ａ、絶縁層１０３ｂ、絶縁層１０３ｃ、及び絶縁層１０３ｄを積層して形成する。特に、絶縁層１０３を構成する各絶縁層は、ＰＥＣＶＤ法により形成することが好ましい。
　絶縁層１０３ａは不純物をブロッキングする機能を有することが好ましい。絶縁層１０３ａを設けることにより、絶縁層１０３より下層からの不純物が絶縁層１０３より上層へ拡散することを抑制できる。絶縁層１０３ｂは応力が小さく、かつ絶縁耐圧が高いことが好ましい。絶縁層１０３ｂを設けることにより、応力が小さく、かつ絶縁耐圧が高い絶縁層１０３とすることができる。絶縁層１０３ｃは水素を有する不純物の放出が少なく、かつ水素を有する不純物をブロッキングする機能を有することが好ましい。絶縁層１０３ｃを設けることにより、チャネル形成領域に水素が拡散することを抑制できる。絶縁層１０３ｄは欠陥密度が低く、かつ水素を有する不純物の放出が少ないことが好ましい。
　絶縁層１０３ａ、絶縁層１０３ｂ及び絶縁層１０３ｃに窒化シリコン膜を用い、絶縁層１０３ｄに酸化窒化シリコン膜を用いる場合について説明する。絶縁層１０３ａは、シラン、窒素及びアンモニアの混合ガスを用いたプラズマＣＶＤ法により形成する。次に、絶縁層１０３ａよりアンモニア流量が多い混合ガスを用い、応力が小さく、かつ絶縁耐圧が高い絶縁層１０３ｂを形成する。次に、絶縁層１０３ｂよりアンモニア流量が少ない混合ガスを用い、水素を有する不純物の放出が少なく、かつ水素を有する不純物をブロッキングする機能を有する絶縁層１０３ｃを成膜する。次に、シラン及び一酸化二窒素の混合ガスを用い、欠陥密度が低く、かつ水素を有する不純物の放出が少ない絶縁層１０３ｄを形成し、絶縁層１０３を形成できる。また、同一チャンバーで成膜条件を切り替えることにより、絶縁層１０３ａ、絶縁層１０３ｂ、絶縁層１０３ｃ及び絶縁層１０３ｄを真空中で連続して成膜することができ、生産性高く絶縁層１０３を形成できる。
　または、絶縁層１０３ｃを成膜した後に、酸素を含む雰囲気でプラズマ処理を行い、絶縁層１０３ｃの表面を酸化させることで、絶縁層１０３ｃ上に絶縁層１０３ｄを形成することが出来る。
　絶縁層１０３ａ及び絶縁層１０３ｃと比較して、絶縁層１０３ｂは膜密度が低くなる場合がある。絶縁層１０３ａ、絶縁層１０３ｂ及び絶縁層１０３ｃの膜密度の違いは、例えば、ＴＥＭ像の濃度（輝度）で評価できる。また、絶縁層１０３ａ及び絶縁層１０３ｃと比較して、絶縁層１０３ｂは膜中の水素濃度が高くなる場合がある。絶縁層１０３ａ、絶縁層１０３ｂ及び絶縁層１０３ｃの水素濃度の違いは、例えば、二次イオン質量分析法（ＳＩＭＳ）で評価できる。
　絶縁層１０３を形成した後に、絶縁層１０３に対して酸素を供給する処理を行なってもよい。例えば、酸素雰囲気下でのプラズマ処理または加熱処理などを行うことができる。または、プラズマイオンドーピング法やイオン注入法などにより、絶縁層１０３に酸素を供給してもよい。
〔半導体層１０８の形成〕
　続いて、絶縁層１０３上に、半導体層１０８となる金属酸化物膜１０８ｆを成膜する（図１０Ｃ）。
　金属酸化物膜１０８ｆは、金属酸化物ターゲットを用いたスパッタリング法により形成することが好ましい。
　金属酸化物膜１０８ｆを成膜する際に、酸素ガスの他に、不活性ガス（例えば、ヘリウムガス、アルゴンガス、キセノンガスなど）を混合させてもよい。なお、金属酸化物膜を成膜する際の成膜ガス全体に占める酸素ガスの割合（以下、酸素流量比ともいう）が高いほど、金属酸化物膜の結晶性を高めることができ、信頼性の高いトランジスタを実現できる。一方、酸素流量比が低いほど、金属酸化物膜の結晶性が低くなり、オン電流が高められたトランジスタとすることができる。
　半導体層１０８を積層構造とする場合、同じスパッタリングターゲットを用いて同じ成膜室で連続して成膜することで、界面を良好なものとすることができるため好ましい。特に、各金属酸化物膜の成膜条件として、成膜時の圧力、温度、電力等の条件を異ならせてもよいが、酸素流量比以外の条件を同じとすることで、成膜工程にかかる時間を短縮できるため好ましい。また、異なる組成の金属酸化物膜を積層する場合には、大気に暴露することなく、連続して成膜することが好ましい。
　金属酸化物膜１０８ｆは、ＣＡＡＣ構造を有する金属酸化物膜、ｎｃ構造を有する金属酸化物膜、またはＣＡＡＣ構造とｎｃ構造とが混在した金属酸化物膜となるように、成膜条件を設定することが好ましい。なお、成膜される金属酸化物膜がＣＡＡＣ構造となる成膜条件、及びｎｃ構造となる成膜条件は、それぞれ使用するスパッタリングターゲットの組成によって異なるため、その組成に応じて、基板温度や酸素流量比の他、圧力や電力などを適宜設定すればよい。
　金属酸化物膜１０８ｆの成膜は、基板温度を室温以上４５０℃以下、好ましくは室温以上３００℃以下、より好ましくは室温以上２００℃以下、さらに好ましくは室温以上１４０℃以下とすればよい。例えば基板１０２に大型のガラス基板や、樹脂基板を用いた場合には、成膜温度を室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、基板温度を室温とする、または加熱しない状態で、金属酸化物膜を成膜することで、結晶性を低くすることができる。
　金属酸化物膜１０８ｆを成膜する前に、絶縁層１０３の表面に吸着した水や水素、有機物成分等を脱離させるための処理や、絶縁層１０３中に酸素を供給する処理を行うことが好ましい。例えば、減圧雰囲気下にて７０℃以上２００℃以下の温度で加熱処理を行うことができる。または、酸素を含む雰囲気下におけるプラズマ処理を行ってもよい。また、一酸化二窒素ガスを含むプラズマ処理を行うと、絶縁層１０３の表面の有機物を好適に除去できる。このような処理の後、絶縁層１０３の表面を大気に暴露することなく、連続して金属酸化物膜を成膜することが好ましい。
　続いて、金属酸化物膜１０８ｆを加工し、島状の半導体層１０８を形成する（図１０Ｄ）。
　金属酸化物膜の加工には、ウェットエッチング法及びドライエッチング法のいずれか一方または双方を用いればよい。このとき、半導体層１０８と重ならない絶縁層１０３ｄの一部をエッチングし、除去してもよい。絶縁層１０３ｄの一部を除去することにより、半導体層１０８と絶縁層１０３ｄは、上面形状が概略一致する。また、絶縁層１０３ｄの一部を除去することにより絶縁層１０３ｃの一部が露出し、後に形成される絶縁層１１６と絶縁層１０３ｃが接する構成とすることができる。
　金属酸化物膜の成膜後、または半導体層１０８に加工した後、金属酸化物膜または半導体層１０８中の水素または水を除去するために加熱処理を行ってもよい。加熱処理の温度は、代表的には、１５０℃以上基板の歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下とすることができる。なお、金属酸化物膜の成膜後、または半導体層１０８に加工した後に、加熱処理を行わなくてもよい。また、加熱処理は金属酸化物膜の成膜後であればどの段階で行ってもよい。また、後の加熱処理または熱が加わる工程と兼ねてもよい。
　加熱処理は、希ガス、または窒素を含む雰囲気で行うことができる。または、当該雰囲気で加熱した後、酸素を含む雰囲気で加熱してもよい。窒素を含む雰囲気、又は酸素を含む雰囲気として、超乾燥空気（ＣＤＡ：Ｃｌｅａｎ　Ｄｒｙ　Ａｉｒ）を用いてもよい。なお、上記加熱処理の雰囲気に水素、水などが含まれないことが好ましい。露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いることで半導体層１０８に水素、水などが取り込まれることを可能な限り防ぐことができる。該加熱処理は、電気炉、急速加熱（ＲＴＡ：Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、加熱処理時間を短縮できる。
　なお、半導体層１０８の形成後は速やかに絶縁膜１１０ｆを形成することが好ましい。半導体層１０８の表面が露出した状態では、半導体層１０８の表面に水が吸着する場合がある。半導体層１０８の表面に水が吸着すると、その後の加熱処理等により半導体層１０８中に水素が拡散し、ＶＯＨが形成される場合がある。ＶＯＨはキャリア発生源となりうることから、半導体層１０８の吸着水は少ないことが好ましい。
〔絶縁膜１１０ｆの形成〕
　続いて、絶縁層１０３及び半導体層１０８を覆って、絶縁膜１１０ｆを形成する（図１１Ａ）。
　絶縁膜１１０ｆは、後に絶縁層１１０となる膜である。絶縁膜１１０ｆは、例えば酸化シリコン膜または酸化窒化シリコン膜などの酸化物膜を、プラズマ化学気相堆積装置（ＰＥＣＶＤ装置、または単にプラズマＣＶＤ装置という）を用いて形成することが好ましい。また、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい。
　ここでは、絶縁層１１０ａとなる絶縁膜１１０Ａ、絶縁層１１０ｂとなる絶縁膜１１０Ｂ、及び絶縁層１１０ｃとなる絶縁膜１１０Ｃをこの順に積層して形成する。特に、絶縁膜１１０ｆを構成する各絶縁膜は、ＰＥＣＶＤ法により形成することが好ましい。
　絶縁膜１１０Ａ、絶縁膜１１０Ｂ及び絶縁膜１１０Ｃに酸化窒化シリコン膜を用いる場合について説明する。例えば、シラン及び一酸化二窒素の混合ガスを用いたプラズマＣＶＤ法により、絶縁膜１１０Ａを形成する。次に、絶縁膜１１０Ａより一酸化二窒素流量に対するシラン流量比が高い混合ガスを用い、パワーが高い条件で絶縁膜１１０Ｂを成膜する。次に、絶縁膜１１０Ｂより一酸化二窒素流量に対するシラン流量比が低い混合ガスを用い、圧力が低い条件で絶縁膜１１０Ｃを成膜し、絶縁膜１１０ｆを形成できる。また、同一チャンバーで成膜条件を切り替えることにより、絶縁膜１１０Ａ、絶縁膜１１０Ｂ及び絶縁膜１１０Ｃを真空中で連続して成膜することができ、生産性高く絶縁膜１１０ｆを形成できる。
　絶縁膜１１０ｆの形成後に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁膜１１０ｆ中の不純物及び絶縁膜１１０ｆ表面の吸着水を除去できる。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、２００℃以上４００℃以下の温度で行うことができる。なお、絶縁膜１１０ｆの形成後に、加熱処理を行わなくてもよい。また、加熱処理は絶縁膜１１０ｆの形成後であればどの段階で行ってもよい。また、後の加熱処理または熱が加わる工程と兼ねてもよい。
　絶縁膜１１０ｆの成膜前に、半導体層１０８の表面に対してプラズマ処理を行なうことが好ましい。当該プラズマ処理により、半導体層１０８の表面に吸着する水などの不純物を低減することができる。そのため、半導体層１０８と絶縁膜１１０ｆとの界面における不純物を低減できるため、信頼性の高いトランジスタを実現できる。特に、半導体層１０８の形成から、絶縁膜１１０ｆの成膜までの間に半導体層１０８の表面が大気に曝される場合には好適である。プラズマ処理は、例えば酸素、オゾン、窒素、一酸化二窒素、アルゴンなどの雰囲気下で行うことができる。また、プラズマ処理と絶縁膜１１０ｆの成膜とは、大気に曝すことなく連続して行われることが好ましい。
　ここで、絶縁膜１１０ｆを成膜した後に、加熱処理を行うことが好ましい。加熱処理により、絶縁膜１１０ｆ中に含まれる、または表面に吸着した水素または水を除去することができる。また、絶縁膜１１０ｆ中の欠陥を低減することができる。
　加熱処理の条件は、上記を援用することができる。
　絶縁膜１１０ｆを形成した後、または、上記水素または水を除去する加熱処理を行なった後に、絶縁膜１１０ｆに対して酸素を供給する処理を行なってもよい。例えば、プラズマ処理または加熱処理などを、酸素を含む雰囲気下で行うことができる。または、プラズマイオンドーピング法やイオン注入法などにより、絶縁膜１１０ｆに酸素を供給してもよい。プラズマ処理には、例えば、ＰＥＣＶＤ装置を好適に用いることができる。ＰＥＣＶＤ装置を用いて絶縁膜１１０ｆを形成する場合、絶縁膜１１０ｆの形成の後に、真空中で連続してプラズマ処理を行うことが好ましい。絶縁膜１１０ｆの形成と、プラズマ処理を真空中で連続して行うことにより、生産性を高めることができる。
　絶縁膜１１０ｆに酸素を供給する処理を行った後に加熱処理を行う場合は、絶縁膜１１０ｆ上に膜（例えば、金属酸化物膜１１４ｆ）が形成された後に加熱処理を行うことが好ましい。絶縁膜１１０ｆが露出した状態で加熱処理を行うと、絶縁膜１１０ｆに供給された酸素が絶縁膜１１０ｆより外へ脱離してしまう場合がある。絶縁膜１１０ｆ上に膜（例えば、金属酸化物膜１１４ｆ）が形成した後に加熱処理を行うことで、絶縁膜１１０ｆに供給された酸素が絶縁膜１１０ｆより外へ脱離することを抑制できる。
〔金属酸化物膜１１４ｆの形成〕
　続いて、絶縁膜１１０ｆを覆って、金属酸化物膜１１４ｆを形成する（図１１Ｂ）。
　金属酸化物膜１１４ｆは、後に金属酸化物層１１４となる膜である。金属酸化物膜１１４ｆは、例えば酸素を含む雰囲気下でスパッタリング法により形成することが好ましい。これにより、金属酸化物膜１１４ｆの成膜時に絶縁膜１１０ｆに酸素を供給できる。
　金属酸化物膜１１４ｆを、上記半導体層１０８の場合と同様の金属酸化物を含む酸化物ターゲットを用いたスパッタリング法により形成する場合には、上記を援用できる。
　金属酸化物膜１１４ｆは、成膜ガスに酸素を用い、金属ターゲットを用いた反応性スパッタリング法により、金属酸化物膜を形成してもよい。金属ターゲットにアルミニウムを用いた場合には、酸化アルミニウム膜を成膜できる。
　金属酸化物膜１１４ｆの成膜時に、成膜装置の成膜室内に導入する成膜ガスの全流量に対する酸素流量の割合（酸素流量比）、または成膜室内の酸素分圧が高いほど、絶縁層１１０中に供給される酸素を増やすことができ、好ましい。酸素流量比または酸素分圧は、例えば、０％より高く１００％以下、好ましくは１０％以上１００％以下、より好ましくは２０％以上１００％以下、さらに好ましくは３０％以上１００％以下、さらに好ましくは４０％以上１００％以下とする。特に、酸素流量比１００％とし、酸素分圧を１００％にできるだけ近づけることが好ましい。
　このように、酸素を含む雰囲気下でスパッタリング法により金属酸化物膜１１４ｆを形成することにより、金属酸化物膜１１４ｆの成膜時に、絶縁膜１１０ｆへ酸素を供給するとともに、絶縁膜１１０ｆから酸素が脱離することを防ぐことができる。その結果、絶縁膜１１０ｆに極めて多くの酸素を閉じ込めることができる。そして、後の加熱処理によって、半導体層１０８のチャネル形成領域に多くの酸素が供給され、チャネル形成領域中の酸素欠損を低減でき、信頼性の高いトランジスタを実現できる。
　金属酸化物膜１１４ｆは、基板温度を室温以上４５０℃以下、好ましくは基板温度を室温以上３００℃以下、より好ましくは室温以上２００℃以下、さらに好ましくは室温以上１４０℃以下とすればよい。例えば基板１０２に大型のガラス基板や、樹脂基板を用いた場合には、成膜温度を室温以上１４０℃未満とすると、生産性が高くなり好ましい。また、金属酸化物膜１１４ｆの成膜温度を高いと金属酸化物膜１１４ｆの結晶性が高くなり、エッチング速度が遅くなる場合がある。金属酸化物膜１１４ｆの成膜温度を低いと金属酸化物膜１１４ｆの結晶性が低くなり、エッチング速度が速くなる場合がある。金属酸化物膜１１４ｆを加工する際に用いるエッチャントに対して望ましいエッチング速度となるよう、金属酸化物膜１１４ｆの成膜温度を適宜選択してもよい。
　金属酸化物膜１１４ｆの形成後に、加熱処理を行うことで、絶縁膜１１０ｆから半導体層１０８に酸素を供給してもよい。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、２００℃以上４００℃以下の温度で行うことができる。なお、金属酸化物膜１１４ｆの形成後に、加熱処理を行わなくてもよい。また、加熱処理は金属酸化物膜１１４ｆの成膜後であればどの段階で行ってもよい。また、後の加熱処理または熱が加わる工程と兼ねてもよい。
〔導電膜１１２ｆの形成〕
　続いて、金属酸化物膜１１４ｆ、絶縁膜１１０ｆ、及び絶縁層１０３の一部をエッチングし、導電層１０６に達する開口部１４２を形成する。これにより、後に形成する導電層１１２と、導電層１０６とを、開口部１４２を介して電気的に接続できる。
　続いて、金属酸化物膜１１４ｆ上に、導電層１１２となる導電膜１１２ｆを成膜する（図１１Ｃ）。導電膜１１２ｆは、金属または合金のスパッタリングターゲットを用いたスパッタリング法により成膜することが好ましい。
〔絶縁層１１０、金属酸化物層１１４、導電層１１２の形成〕
　続いて、導電膜１１２ｆ上にレジストマスク１１５を形成する（図１２Ａ）。その後、レジストマスク１１５に覆われていない領域において、導電膜１１２ｆ及び金属酸化物膜１１４ｆを除去し、導電層１１２及び金属酸化物層１１４を形成する（図１２Ｂ）。
　導電層１１２及び金属酸化物層１１４の形成には、ウェットエッチング法を好適に用いることができる。ウェットエッチング法には、例えば、過酸化水素を有するエッチャントを用いることができる。例えば、リン酸、酢酸、硝酸、塩酸又は硫酸の一以上を有するエッチャントを用いることができる。特に、導電層１１２に銅を有する材料を用いる場合は、リン酸、酢酸及び硝酸を有するエッチャントを好適に用いることができる。
　導電層１１２及び金属酸化物層１１４の端部が、レジストマスク１１５の輪郭よりも内側に位置するように加工する。導電層１１２及び金属酸化物層１１４の形成には、ウェットエッチング法を用いると好適である。エッチング時間を調整することにより、領域１０８Ｌの幅Ｌ２を制御できる。
　導電層１１２及び金属酸化物層１１４の形成には、異方性のエッチング法を用いて導電膜１１２ｆ及び金属酸化物膜１１４ｆをエッチングした後に、等方性のエッチング法を用いて導電膜１１２ｆ及び金属酸化物膜１１４ｆの側面をエッチングして、端面を後退させてもよい（サイドエッチングともいう）。これにより、平面視において、絶縁層１１０よりも内側に位置する導電層１１２及び金属酸化物層１１４を形成できる。
　図１２Ｂに示すように、導電層１１２及び金属酸化物層１１４の形成の際に、導電層１１２と重なる領域の絶縁膜１１０ｆの膜厚より、導電層１１２と重ならない領域の絶縁膜１１０ｆの膜厚が薄くなる場合がある。
　なお、導電層１１２及び金属酸化物層１１４の形成には異なるエッチング条件または手法を用いて、少なくとも２回に分けてエッチングしてもよい。例えば、導電膜１１２ｆを先にエッチングし、続いて異なるエッチング条件で金属酸化物膜１１４ｆをエッチングしてもよい。
　続いて、レジストマスク１１５に覆われていない領域において、絶縁膜１１０ｆを除去し、絶縁層１１０を形成する（図１２Ｃ）。絶縁層１１０の形成には、ウェットエッチング法及びドライエッチング法のいずれか一方または双方を用いることができる。なお、レジストマスク１１５を除去した状態で絶縁層１１０を形成してもよいが、レジストマスク１１５を残しておくことにより、導電層１１２の膜厚が薄くなることを抑制できる。また、絶縁層１１０を形成する際に、レジストマスク１１５に覆われていない領域の絶縁層１０３ｄも除去されてもよい。
　絶縁層１１０の形成条件を調整することにより、領域１０８Ｌの幅Ｌ２を制御できる。例えば、絶縁層１１０の形成の際にレジストマスク１１５が後退する条件を用いることで、レジストマスク１１５の幅が小さくする。レジストマスク１１５の幅を小さくすることで、レジストマスク１１５の端部と導電層１１２の端部との距離が近くなり、その結果、領域１０８Ｌの幅Ｌ２を小さくできる。
　絶縁層１１０の形成後、レジストマスク１１５を除去する。
　ここで、不純物を除去するために洗浄を行ってもよい。洗浄を行うことにより絶縁層１１０及び半導体層１０８の露出した領域に付着した不純物を除去し、トランジスタの電気特性、信頼性が低下することを抑制できる。不純物として、例えば絶縁膜１１０ｆのエッチング時に付着する、エッチングガスまたはエッチャントの成分、もしくは導電膜１１２ｆの成分、金属酸化物膜１１４ｆの成分などがある。
　洗浄方法は、洗浄液など用いたウェット洗浄、またはプラズマ処理などを用いることができる。また、これらの洗浄を適宜組み合わせて行ってもよい。ウェット洗浄は、シュウ酸、リン酸、アンモニア水、またはフッ化水素酸などを含む洗浄液を用いることができる。
〔絶縁層１１６、領域１０８Ｎの形成（水素の供給処理）〕
　続いて、半導体層１０８の露出した領域に、水素を供給する処理を行なう。ここでは、半導体層１０８の露出した領域に接して、水素を含む絶縁層１１６を成膜することで水素を供給する（図１３Ａ）。
　絶縁層１１６は、水素を含む成膜ガスを用いたプラズマＣＶＤ法により形成することが好ましい。例えば、シランガスとアンモニアガスとを含む成膜ガスを用いて、窒化シリコン膜を成膜する。シランガスに加えてアンモニアガスを用いることで、膜中に多くの水素を含有させることができる。また、成膜時においても、半導体層１０８の露出した部分に水素を供給することが可能となる。
　絶縁層１１６の成膜後に、加熱処理を行なうことで、絶縁層１１６から放出される水素の一部を、半導体層１０８の一部に供給することが好ましい。加熱処理は、窒素、酸素、希ガスのうち一以上を含む雰囲気下にて、１５０℃以上４５０℃以下、好ましくは２００℃以上４００℃以下の温度で行うことが好ましい。
　このように水素を供給することで、半導体層１０８中に極めて低抵抗な領域１０８Ｎを形成できる。
　加熱処理により、絶縁層１１０から半導体層１０８のチャネル形成領域に酸素を供給できる。
〔絶縁層１１８の形成〕
　続いて、絶縁層１１６上に絶縁層１１８を形成する（図１３Ｂ）。
　絶縁層１１８をプラズマＣＶＤ法により形成する場合、成膜温度が高すぎると、領域１０８Ｎ等に含まれる不純物によっては、当該不純物が半導体層１０８のチャネル形成領域を含む周辺部に拡散する恐れがある。その結果、チャネル形成領域の抵抗が低下することや、領域１０８Ｎの抵抗が上昇してしまうなどの恐れがある。絶縁層１１６または絶縁層１１８の成膜温度は、例えば１５０℃以上４００℃以下、好ましくは１８０℃以上３６０℃以下、より好ましくは２００℃以上２５０℃以下とすることが好ましい。絶縁層１１８を低温で成膜することにより、チャネル長の短いトランジスタであっても、良好な電気特性を付与できる。
　絶縁層１１８の形成後に加熱処理を行なってもよい。
〔開口部１４１ａ、開口部１４１ｂの形成〕
　続いて、絶縁層１１８の所望の位置にリソグラフィによりマスクを形成した後、絶縁層１１８及び絶縁層１１６の一部をエッチングすることで、領域１０８Ｎに達する開口部１４１ａ及び開口部１４１ｂを形成する。
〔導電層１２０ａ、導電層１２０ｂの形成〕
　続いて、開口部１４１ａ及び開口部１４１ｂを覆うように、絶縁層１１８上に導電膜を成膜し、当該導電膜を所望の形状に加工することで、導電層１２０ａ及び導電層１２０ｂを形成する（図１３Ｃ）。
　以上の工程により、トランジスタ１００Ｃを作製できる。
＜作製方法例２＞
　以下では、上記構成例のトランジスタ１００Ａで例示した、導電層１１２の端部が金属酸化物層１１４の端部より内側に位置する構成を例に挙げて説明する。
　導電膜１１２ｆ上にレジストマスク１１５を形成するところまでは、前述の＜作製方法例１＞と同様である（図１２Ａ参照）。
〔絶縁層１１０、金属酸化物層１１４、導電層１１２の形成〕
　続いて、レジストマスク１１５に覆われていない領域において、導電膜１１２ｆ及び金属酸化物膜１１４ｆを除去し、導電層１１２及び金属酸化物層１１４を形成する（図１４Ａ）。
　導電層１１２及び金属酸化物層１１４の形成には、ウェットエッチング法を好適に用いることができる。この時、金属酸化物層１１４の端部がレジストマスク１１５の輪郭よりも内側に位置し、また導電層１１２の端部が金属酸化物層１１４の輪郭より内側に位置するように加工する。また、エッチング時間を調整することにより、領域１０８Ｌの幅Ｌ２を制御できる。
　導電層１１２及び金属酸化物層１１４の形成には、異方性のエッチング法を用いて導電膜１１２ｆ及び金属酸化物膜１１４ｆをエッチングした後に、等方性のエッチング法を用いて導電膜１１２ｆ及び金属酸化物膜１１４ｆの側面をエッチングして、端面を後退させてもよい。
　図１４Ａに示すように、導電層１１２及び金属酸化物層１１４の形成の際に、金属酸化物層１１４と重なる領域の絶縁膜１１０ｆの膜厚より、金属酸化物層１１４と重ならない領域の絶縁膜１１０ｆの膜厚が薄くなる場合がある。
　導電層１１２及び金属酸化物層１１４の形成の際に、導電層１１２の端部が金属酸化物層１１４の端部より後退するとともに、導電層１１２と重なる領域の金属酸化物層１１４の膜厚より、導電層１１２と重ならない領域の金属酸化物層１１４の膜厚が薄くなる場合がある。
　続いて、レジストマスク１１５に覆われていない領域において、絶縁膜１１０ｆを除去し、絶縁層１１０を形成する（図１４Ｂ）。絶縁層１１０の形成には、ウェットエッチング法及びドライエッチング法のいずれか一方または双方を用いることができる。なお、レジストマスク１１５を除去した状態で絶縁層１１０を形成してもよいが、レジストマスク１１５を残しておくことにより、導電層１１２の膜厚が薄くなることを抑制できる。
　絶縁層１１０の形成後、レジストマスク１１５を除去する。
　以降、絶縁層１１６の形成より後の工程は、＜作製方法例１＞の記載を参照できるため、詳細は省略する。
＜半導体装置の構成要素＞
　次に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。
〔基板〕
　基板１０２の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、シリコンや炭化シリコンを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１０２として用いてもよい。また、これらの基板上に半導体素子が設けられたものを、基板１０２として用いてもよい。
　基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタ１００等を形成してもよい。または、基板１０２とトランジスタ１００等の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の基板に転載するために用いることができる。その際、トランジスタ１００等は耐熱性の劣る基板や可撓性の基板にも転載できる。
〔絶縁層１０３〕
　絶縁層１０３は、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（ＰＬＤ）法等を適宜用いて形成できる。また、絶縁層１０３は、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成できる。なお、半導体層１０８との界面特性を向上させるため、絶縁層１０３において少なくとも半導体層１０８と接する領域は酸化物絶縁膜で形成することが好ましい。また、絶縁層１０３には、加熱により酸素を放出する膜を用いることが好ましい。
　絶縁層１０３として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
　絶縁層１０３の半導体層１０８に接する側に窒化シリコン膜などの酸化物膜以外の膜を用いた場合、半導体層１０８と接する表面に対して酸素プラズマ処理などの前処理を行い、当該表面、または表面近傍を酸化することが好ましい。
〔導電膜〕
　導電層１０６、ソース電極として機能する導電層１２０ａ、ドレイン電極として機能する導電層１２０ｂは、クロム、銅、アルミニウム、金、銀、亜鉛、モリブデン、タンタル、チタン、タングステン、マンガン、ニッケル、鉄、コバルトから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いてそれぞれ形成できる。
　導電層１０６、導電層１２０ａ、及び導電層１２０ｂには、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｗ酸化物、Ｉｎ−Ｗ−Ｚｎ酸化物、Ｉｎ−Ｔｉ酸化物、Ｉｎ−Ｔｉ−Ｓｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物等の酸化物導電体または金属酸化物膜を適用することもできる。
　ここで、酸化物導電体（ＯＣ：ＯｘｉｄｅＣｏｎｄｕｃｔｏｒ）について説明を行う。例えば、半導体特性を有する金属酸化物に酸素欠損を形成し、該酸素欠損に水素を添加すると、伝導帯近傍にドナー準位が形成される。この結果、金属酸化物は、導電性が高くなり導電体化する。導電体化された金属酸化物を、酸化物導電体ということができる。
　導電層１０６等として、上記酸化物導電体（金属酸化物）を含む導電膜と、金属または合金を含む導電膜の積層構造としてもよい。金属または合金を含む導電膜を用いることで、配線抵抗を小さくすることができる。このとき、ゲート絶縁膜として機能する絶縁層と接する側には酸化物導電体を含む導電膜を適用することが好ましい。
　導電層１０６、導電層１２０ａ、導電層１２０ｂには、上述の金属元素の中でも、特にチタン、タングステン、タンタル、及びモリブデンの中から選ばれるいずれか一つまたは複数を有すると好適である。特に、窒化タンタル膜を用いると好適である。当該窒化タンタル膜は、導電性を有し、且つ、銅、酸素、または水素に対して、高いバリア性を有し、且つ自身からの水素の放出が少ないため、半導体層１０８と接する導電膜、または半導体層１０８の近傍の導電膜として、好適に用いることができる。
〔絶縁層１１０〕
　トランジスタ１００等のゲート絶縁膜として機能する絶縁層１１０は、ＰＥＣＶＤ法、スパッタリング法等により形成できる。絶縁層１１０は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁層を用いることができる。なお、絶縁層１１０を、２層の積層構造または３層以上の積層構造としてもよい。
　半導体層１０８と接する絶縁層１１０は、酸化物絶縁膜であることが好ましく、化学量論的組成よりも過剰に酸素を含有する領域を有することがより好ましい。別言すると、絶縁層１１０は、酸素を放出することが可能な絶縁膜である。例えば、酸素雰囲気下にて絶縁層１１０を形成すること、成膜後の絶縁層１１０に対して酸素雰囲気下での熱処理、プラズマ処理等を行うこと、または、絶縁層１１０上に酸素雰囲気下で酸化物膜を成膜することなどにより、絶縁層１１０中に酸素を供給することもできる。
　絶縁層１１０として、酸化シリコンや酸化窒化シリコンと比べて比誘電率の高い酸化ハフニウム等の材料を用いることもできる。これにより絶縁層１１０の膜厚を厚くしトンネル電流によるリーク電流を抑制できる。特に結晶性を有する酸化ハフニウムは、非晶質の酸化ハフニウムと比べて高い比誘電率を備えるため好ましい。
〔半導体層〕
　半導体層１０８がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットは、元素Ｍに対するＩｎの原子数比が１以上であることが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８、Ｉｎ：Ｍ：Ｚｎ＝６：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：２：５等が挙げられる。
　スパッタリングターゲットに多結晶の酸化物を含むターゲットを用いると、結晶性を有する半導体層１０８を形成しやすくなるため好ましい。なお、成膜される半導体層１０８の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、半導体層１０８に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される半導体層１０８の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。
　なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍と記載する場合、Ｉｎを４としたとき、Ｇａが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍であると記載する場合、Ｉｎを５としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍であると記載する場合、Ｉｎを１としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。
　半導体層１０８は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上である。このように、シリコンよりもエネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減できる。
　半導体層１０８には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物は、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　チャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　半導体層１０８は、非単結晶構造であることが好ましい。非単結晶構造は、例えば、後述するＣＡＡＣ構造、多結晶構造、微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ構造は最も欠陥準位密度が低い。
　以下では、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）について説明する。ＣＡＡＣは結晶構造の一例を表す。
　ＣＡＡＣ構造とは、複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）を有する薄膜などの結晶構造の一つであり、各ナノ結晶はｃ軸が特定の方向に配向し、かつａ軸及びｂ軸は配向性を有さずに、ナノ結晶同士が粒界を形成することなく連続的に連結しているといった特徴を有する結晶構造である。特にＣＡＡＣ構造を有する薄膜は、各ナノ結晶のｃ軸が、薄膜の厚さ方向、被形成面の法線方向、または薄膜の表面の法線方向に配向しやすいといった特徴を有する。
　ＣＡＡＣ−ＯＳ（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ここで、結晶学において、単位格子を構成するａ軸、ｂ軸、及びｃ軸の３つの軸（結晶軸）について、特異的な軸をｃ軸とした単位格子を取ることが一般的である。特に層状構造を有する結晶では、層の面方向に平行な２つの軸をａ軸及びｂ軸とし、層に交差する軸をｃ軸とすることが一般的である。このような層状構造を有する結晶の代表的な例として、六方晶系に分類されるグラファイトがあり、その単位格子のａ軸及びｂ軸は劈開面に平行であり、ｃ軸は劈開面に直交する。例えば層状構造であるＹｂＦｅ２Ｏ４型の結晶構造をとるＩｎＧａＺｎＯ４の結晶は六方晶系に分類することができ、その単位格子のａ軸及びｂ軸は層の面方向に平行となり、ｃ軸は層（すなわちａ軸及びｂ軸）に直交する。
　微結晶構造を有する酸化物半導体膜（微結晶酸化物半導体膜）は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
　ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう）を行うと、円を描くように（リング状に）輝度の高い領域が観測され、当該領域内に複数のスポットが観測される場合がある。
　ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。従って、ｎｃ−ＯＳ膜はＣＡＡＣ−ＯＳ膜と比べて、キャリア濃度が高く、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を示す場合がある。
　ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の酸素流量比を小さくすることで形成できる。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比較して、成膜時の基板温度を低くすることでも形成できる。例えば、ｎｃ−ＯＳ膜は、基板温度を比較的低温（例えば１３０℃以下の温度）とした状態、または基板を加熱しない状態でも成膜できるため、大型のガラス基板や、樹脂基板などを使う場合に適しており、生産性を高めることができる。
　金属酸化物の結晶構造の一例について説明する。なお、以下では、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いて、スパッタリング法にて成膜された金属酸化物を一例として説明する。上記ターゲットを用いて、基板温度を１００℃以上１３０℃以下として、スパッタリング法により形成した金属酸化物は、ｎｃ（ｎａｎｏ　ｃｒｙｓｔａｌ）構造及びＣＡＡＣ構造のいずれか一方の結晶構造、またはこれらが混在した構造をとりやすい。一方、基板温度を室温（Ｒ．Ｔ．）として、スパッタリング法により形成した金属酸化物は、ｎｃの結晶構造をとりやすい。なお、ここでいう室温（Ｒ．Ｔ．）とは、基板を加熱しない場合の温度を含む。
＜金属酸化物の構成＞
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与できる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
　以上が、構成要素についての説明である。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態２）
　本実施の形態では、先の実施の形態で例示したトランジスタを有する表示装置の一例について説明する。
＜構成例＞
　図１５Ａに、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼り合された第１の基板７０１と第２の基板７０５を有する。また第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域において、第１の基板７０１上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の表示素子が設けられる。
　第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６（ＦＰＣ：Ｆｌｅｘｉｂｌｅ　ｐｒｉｎｔｅｄ　ｃｉｒｃｕｉｔ）が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに各種信号等が供給される。
　ゲートドライバ回路部７０６は、複数設けられていてもよい。また、ゲートドライバ回路部７０６及びソースドライバ回路部７０４は、それぞれ半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装できる。
　画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６が有するトランジスタに、本発明の一態様の半導体装置であるトランジスタを適用できる。
　画素部７０２に設けられる表示素子は、液晶素子、発光素子などが挙げられる。液晶素子は、透過型の液晶素子、反射型の液晶素子、半透過型の液晶素子などを用いることができる。また、発光素子は、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ　ＬＥＤ）、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ　ＬＥＤ）、半導体レーザなどの、自発光性の発光素子が挙げられる。また、シャッター方式または光干渉方式のＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、または電子粉流体（登録商標）方式等を適用した表示素子などを用いることもできる。
　図１５Ｂに示す表示装置７００Ａは、第１の基板７０１に代えて、可撓性を有する樹脂層７４３が適用され、フレキシブルディスプレイとして用いることのできる表示装置の例である。
　表示装置７００Ａは、画素部７０２が矩形形状でなく、角部が円弧状の形状を有している。また、図１５Ｂ中の領域Ｐ１に示すように、画素部７０２、及び樹脂層７４３の一部が切りかかれた切欠き部を有する。一対のゲートドライバ回路部７０６は、画素部７０２を挟んで両側に設けられる。またゲートドライバ回路部７０６は、画素部７０２の角部において、円弧状の輪郭に沿って設けられている。
　樹脂層７４３は、ＦＰＣ端子部７０８が設けられる部分が突出した形状を有している。また樹脂層７４３のＦＰＣ端子部７０８を含む一部は、図１５Ｂ中の領域Ｐ２で裏側に折り返すことができる。樹脂層７４３の一部を折り返すことで、ＦＰＣ７１６を画素部７０２の裏側に重ねて配置した状態で、表示装置７００Ａを電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　表示装置７００Ａに接続されるＦＰＣ７１６には、ＩＣ７１７が実装されている。ＩＣ７１７は、例えばソースドライバ回路としての機能を有する。このとき、表示装置７００Ａにおけるソースドライバ回路部７０４は、保護回路、バッファ回路、デマルチプレクサ回路等の少なくとも一を含む構成とすることができる。
　図１５Ｃに示す表示装置７００Ｂは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。表示装置７００Ｂは、例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
　表示装置７００Ｂは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路部７２２を有する。
　複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が第１の基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電子機器に実装することができ、電子機器の省スペース化を図ることができる。
　一方、ゲートドライバ回路部７２２は、第１の基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
　このような構成とすることで、大型で且つ高解像度の表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置を実現できる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現できる。
＜断面構成例＞
　以下では、表示素子として液晶素子を用いる構成、及びＥＬ素子を用いる構成について、図１６乃至図１９を用いて説明する。なお、図１６乃至図１８は、それぞれ図１５Ａに示す一点鎖線Ｑ−Ｒにおける断面図である。また図１９は、図１５Ｂに示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。図１６及び図１７は、表示素子として液晶素子を用いた構成であり、図１８及び図１９は、ＥＬ素子を用いた構成である。
〔表示装置の共通部分に関する説明〕
　図１６乃至図１９に示す表示装置は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。ソースドライバ回路部７０４は、トランジスタ７５２を有する。図１７では、容量素子７９０が無い場合を示している。
　トランジスタ７５０及びトランジスタ７５２は、実施の形態１で例示したトランジスタを適用できる。
　本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くできる。よって、画像信号等の電気信号の保持時間を長くでき、画像信号等の書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
　本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成できる。すなわち、シリコンウェハ等により形成された駆動回路を適用しない構成も可能であり、表示装置の部品点数を削減できる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供できる。
　図１６、図１８、及び図１９に示す容量素子７９０は、トランジスタ７５０が有する第１のゲート電極と同一の膜を加工して形成される下部電極と、半導体層と同一の金属酸化物を加工して形成される上部電極と、を有する。上部電極は、トランジスタ７５０のソース領域及びドレイン領域と同様に低抵抗化されている。また、下部電極と上部電極との間には、トランジスタ７５０の第１のゲート絶縁層として機能する絶縁膜の一部が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。また、上部電極には、トランジスタのソース電極及びドレイン電極と同一の膜を加工して得られる配線が接続されている。
　トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には平坦化絶縁膜７７０が設けられている。
　画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２とは、異なる構造のトランジスタを用いてもよい。例えば、いずれか一方にトップゲート型のトランジスタを適用し、他方にボトムゲート型のトランジスタを適用した構成としてもよい。なお、上記ゲートドライバ回路部７０６についてもソースドライバ回路部７０４と同様である。
　信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いると、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となるため好ましい。
　ＦＰＣ端子部７０８は、一部が接続電極として機能する配線７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。配線７６０は、異方性導電膜７８０を介してＦＰＣ７１６が有する端子と電気的に接続される。ここでは、配線７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。
　第１の基板７０１及び第２の基板７０５は、例えばガラス基板、またはプラスチック基板等の可撓性を有する基板を用いることができる。第１の基板７０１に可撓性を有する基板を用いる場合には、第１の基板７０１とトランジスタ７５０等との間に、水や水素に対するバリア性を有する絶縁層を設けることが好ましい。
　第２の基板７０５側には、遮光膜７３８と、着色膜７３６と、これらに接する絶縁膜７３４と、が設けられる。
〔液晶素子を用いる表示装置の構成例〕
　図１６に示す表示装置７００は、液晶素子７７５及びスペーサ７７８を有する。液晶素子７７５は、導電層７７２、導電層７７４、及びこれらの間に液晶層７７６を有する。導電層７７４は、第２の基板７０５側に設けられ、共通電極としての機能を有する。また、導電層７７２は、トランジスタ７５０が有するソース電極またはドレイン電極と電気的に接続される。導電層７７２は、平坦化絶縁膜７７０上に形成され、画素電極として機能する。
　導電層７７２には、可視光に対して透光性の材料、または反射性の材料を用いることができる。透光性の材料は、例えば、インジウム、亜鉛、スズ等を含む酸化物材料を用いるとよい。反射性の材料は、例えば、アルミニウム、銀等を含む材料を用いるとよい。
　導電層７７２に反射性の材料を用いると、表示装置７００は反射型の液晶表示装置となる。一方、導電層７７２に透光性の材料を用いると、透過型の液晶表示装置となる。反射型の液晶表示装置の場合、視認側に偏光板を設ける。一方、透過型の液晶表示装置の場合、液晶素子を挟むように一対の偏光板を設ける。
　図１７に示す表示装置７００は、横電界方式（例えば、ＦＦＳモード）の液晶素子７７５を用いる例を示す。導電層７７２上に絶縁層７７３を介して、共通電極として機能する導電層７７４が設けられる。導電層７７２と導電層７７４との間に生じる電界によって、液晶層７７６の配向状態を制御できる。
　図１７において、導電層７７４、絶縁層７７３、導電層７７２の積層構造により保持容量を構成できる。そのため、別途容量素子を設ける必要がなく、開口率を高めることができる。
　図１６及び図１７には図示しないが、液晶層７７６と接する配向膜を設ける構成としてもよい。また、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）、及びバックライト、サイドライトなどの光源を適宜設けることができる。
　液晶層７７６には、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ：Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、高分子ネットワーク型液晶（ＰＮＬＣ：Ｐｏｌｙｍｅｒ　Ｎｅｔｗｏｒｋ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）、強誘電性液晶、反強誘電性液晶等を用いることができる。また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。
　液晶素子のモードは、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ゲストホストモードなどを用いることができる。
　液晶層７７６に高分子分散型液晶や、高分子ネットワーク型液晶などを用いた、散乱型の液晶を用いることもできる。このとき、着色膜７３６を設けずに白黒表示を行う構成としてもよいし、着色膜７３６を用いてカラー表示を行う構成としてもよい。
　液晶素子の駆動方法として、継時加法混色法に基づいてカラー表示を行う、時間分割表示方式（フィールドシーケンシャル駆動方式ともいう）を適用してもよい。その場合、着色膜７３６を設けない構成とすることができる。時間分割表示方式を用いた場合、例えばＲ（赤色）、Ｇ（緑色）、Ｂ（青色）のそれぞれの色を呈する副画素を設ける必要がないため、画素の開口率を向上させることや、精細度を高められるなどの利点がある。
〔発光素子を用いる表示装置〕
　図１８に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電層７７２、ＥＬ層７８６、及び導電膜７８８を有する。ＥＬ層７８６は、有機化合物、または量子ドットなどの無機化合物を有する。
　有機化合物に用いることのできる材料として、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料として、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。
　図１８に示す表示装置７００には、平坦化絶縁膜７７０上に導電層７７２の一部を覆う絶縁膜７３０が設けられる。ここで、発光素子７８２は透光性の導電膜７８８を有し、トップエミッション型の発光素子である。なお、発光素子７８２は、導電層７７２側に光を射出するボトムエミッション構造や、導電層７７２側及び導電膜７８８側の双方に光を射出するデュアルエミッション構造としてもよい。
　着色膜７３６は発光素子７８２と重なる位置に設けられ、遮光膜７３８は絶縁膜７３０と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に設けられている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。また、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、ＥＬ層７８６を画素毎に島状または画素列毎に縞状に形成する、すなわち塗り分けにより形成する場合においては、着色膜７３６を設けない構成としてもよい。
　図１９には、フレキシブルディスプレイに好適に適用できる表示装置の構成を示している。図１９は、図１５Ｂに示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。
　図１９に示す表示装置７００Ａは、図１８で示した第１の基板７０１に代えて、支持基板７４５、接着層７４２、樹脂層７４３、及び絶縁層７４４が積層された構成を有する。トランジスタ７５０や容量素子７９０等は、樹脂層７４３上に設けられた絶縁層７４４上に設けられている。
　支持基板７４５は、有機樹脂やガラス等を含み、可撓性を有する程度に薄い基板である。樹脂層７４３は、ポリイミド樹脂やアクリル樹脂などの有機樹脂を含む層である。絶縁層７４４は、酸化シリコン、酸化窒化シリコン、窒化シリコン等の無機絶縁膜を含む。樹脂層７４３と支持基板７４５とは、接着層７４２によって貼りあわされている。樹脂層７４３は、支持基板７４５よりも薄いことが好ましい。
　図１９に示す表示装置７００は、図１８で示した基板７０５に代えて保護層７４０を有する。保護層７４０は、封止膜７３２と貼りあわされている。保護層７４０は、ガラス基板や樹脂フィルムなどを用いることができる。また、保護層７４０として、偏光板、散乱板などの光学部材や、タッチセンサパネルなどの入力装置、またはこれらを２つ以上積層した構成を適用してもよい。
　発光素子７８２が有するＥＬ層７８６は、絶縁膜７３０及び導電層７７２上に島状に設けられている。ＥＬ層７８６を、副画素毎に発光色が異なるように作り分けることで、着色膜７３６を用いずにカラー表示を実現できる。また、発光素子７８２を覆って、保護層７４１が設けられている。保護層７４１は発光素子７８２に水などの不純物が拡散することを防ぐ機能を有する。保護層７４１は、無機絶縁膜を用いることが好ましい。また、無機絶縁膜と有機絶縁膜をそれぞれ一以上含む積層構造とすることがより好ましい。
　図１９では、折り曲げ可能な領域Ｐ２を示している。領域Ｐ２では、支持基板７４５、接着層７４２のほか、絶縁層７４４等の無機絶縁膜が設けられていない部分を有する。また、領域Ｐ２において、配線７６０を覆って樹脂層７４６が設けられている。折り曲げ可能な領域Ｐ２に無機絶縁膜をできるだけ設けず、且つ、金属または合金を含む導電層と、有機材料を含む層のみを積層した構成とすることで、曲げた際にクラックが生じることを防ぐことができる。また、領域Ｐ２に支持基板７４５を設けないことで、極めて小さい曲率半径で、表示装置７００Ａの一部を曲げることができる。
〔表示装置に入力装置を設ける構成例〕
　図１６乃至図１９に示す表示装置に入力装置を設けてもよい。当該入力装置として、例えば、タッチセンサ等が挙げられる。
　例えばセンサの方式は、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
　なお、タッチパネルの構成は、入力装置を一対の基板の間に形成する、所謂インセル型のタッチパネル、入力装置を表示装置上に形成する、所謂オンセル型のタッチパネル、または表示装置に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態３）
　本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図２０を用いて説明を行う。
　図２０Ａに示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
　画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用できる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
　画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
　駆動回路部５０４は、走査線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
　端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
　保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図２０Ａに示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬ＿１乃至ＧＬ＿Ｘ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ＿１乃至ＤＬ＿Ｙ等の各種配線に接続される。
　ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体または多結晶半導体で形成された駆動回路基板）をＣＯＧやＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
　図２０Ａに示す複数の画素回路５０１は、例えば、図２０Ｂ及び図２０Ｃに示す構成とすることができる。
　図２０Ｂに示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容量素子５６０と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ等が接続されている。
　液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の電極の一方に異なる電位を与えてもよい。
　図２０Ｃに示す画素回路５０１は、トランジスタ５５２、トランジスタ５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電位供給線ＶＬ＿ｂ等が接続されている。
　なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
　本実施の形態で例示した構成例、及びそれらに対応する図面等は、少なくともその一部を他の構成例、または図面等と適宜組み合わせて実施できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態４）
　以下では、画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。実施の形態１で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用できる。
＜回路構成＞
　図２１Ａに、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
　トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、ソース及びドレインの他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、ソース及びドレインの他方が容量Ｃ１の他方の電極、及び回路４０１と、それぞれ接続する。
　回路４０１は、少なくとも一の表示素子を含む回路である。表示素子は様々な素子を用いることができるが、代表的には有機ＥＬ素子やＬＥＤ素子などの発光素子、液晶素子、またはＭＥＭＳ（Ｍｉｃｒｏ　Ｅｌｅｃｔｒｏ　Ｍｅｃｈａｎｉｃａｌ　Ｓｙｓｔｅｍｓ）素子等を適用できる。
　トランジスタＭ１と容量Ｃ１とを接続するノードをノードＮ１、トランジスタＭ２と回路４０１とを接続するノードをノードＮ２とする。
　画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持できる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持できる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
　ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、実施の形態１で例示した、酸化物半導体が適用されたトランジスタを適用できる。そのため極めて低いオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持できる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
＜駆動方法例＞
　続いて、図２１Ｂを用いて、画素回路４００の動作方法の一例を説明する。図２１Ｂは、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
　図２１Ｂに示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
　期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して配線Ｓ２から第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
　続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔａを供給する。配線Ｓ２には所定の定電位を与える、またはフローティング状態としてもよい。
　ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から第２データ電位Ｖｄａｔａが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図２１Ｂでは電位ｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、第２データ電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
　ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔａに近い電位となる。
　このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成できるため、画素回路４００内で階調の補正を行うことが可能となる。
　画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。例えば発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。また、液晶素子を用いた場合では、オーバードライブ駆動等を実現できる。
＜適用例＞
〔液晶素子を用いた例〕
　図２１Ｃに示す画素回路４００ＬＣは、回路４０１ＬＣを有する。回路４０１ＬＣは、液晶素子ＬＣと、容量Ｃ２とを有する。
　液晶素子ＬＣは、一方の電極が容量Ｃ１の他方の電極、トランジスタＭ２のソース及びドレインの他方の電極、及び容量Ｃ２の一方の電極と接続され、他方の電極が電位Ｖｃｏｍ２が与えられる配線と接続する。容量Ｃ２は、他方の電極が電位Ｖｃｏｍ１が与えられる配線と接続する。
　容量Ｃ２は保持容量として機能する。なお、容量Ｃ２は不要であれば省略できる。
　画素回路４００ＬＣは、液晶素子ＬＣに高い電圧を供給できるため、例えばオーバードライブ駆動により高速な表示を実現すること、駆動電圧の高い液晶材料を適用することなどができる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、使用温度や液晶素子ＬＣの劣化状態等に応じて階調を補正することもできる。
〔発光素子を用いた例〕
　図２１Ｄに示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
　トランジスタＭ３は、ゲートが容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＨが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＬが与えられる配線と接続する。
　トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略できる。
　なお、ここでは発光素子ＥＬのアノード側がトランジスタＭ３と接続する構成を示しているが、カソード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更できる。
　画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現できる。また、また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
　なお、図２１Ｃ及び図２１Ｄで例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態５）
　本実施の形態では、本発明の一態様を用いて作製できる表示モジュールについて説明する。
　図２２Ａに示す表示モジュール６０００は、上部カバー６００１と下部カバー６００２との間に、ＦＰＣ６００５が接続された表示装置６００６、フレーム６００９、プリント基板６０１０、及びバッテリー６０１１を有する。
　例えば、本発明の一態様を用いて作製された表示装置を、表示装置６００６に用いることができる。表示装置６００６により、極めて消費電力の低い表示モジュールを実現できる。
　上部カバー６００１及び下部カバー６００２は、表示装置６００６のサイズに合わせて、形状や寸法を適宜変更できる。
　表示装置６００６はタッチパネルとしての機能を有していてもよい。
　フレーム６００９は、表示装置６００６の保護機能、プリント基板６０１０の動作により発生する電磁波を遮断する機能、放熱板としての機能等を有していてもよい。
　プリント基板６０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路、バッテリー制御回路等を有する。
　図２２Ｂは、光学式のタッチセンサを備える表示モジュール６０００の断面概略図である。
　表示モジュール６０００は、プリント基板６０１０に設けられた発光部６０１５及び受光部６０１６を有する。また、上部カバー６００１と下部カバー６００２により囲まれた領域に一対の導光部（導光部６０１７ａ、導光部６０１７ｂ）を有する。
　表示装置６００６は、フレーム６００９を間に介してプリント基板６０１０やバッテリー６０１１と重ねて設けられている。表示装置６００６とフレーム６００９は、導光部６０１７ａ、導光部６０１７ｂに固定されている。
　発光部６０１５から発せられた光６０１８は、導光部６０１７ａにより表示装置６００６の上部を経由し、導光部６０１７ｂを通って受光部６０１６に達する。例えば指やスタイラスなどの被検知体により、光６０１８が遮られることにより、タッチ操作を検出できる。
　発光部６０１５は、例えば表示装置６００６の隣接する２辺に沿って複数設けられる。受光部６０１６は、発光部６０１５と対向する位置に複数設けられる。これにより、タッチ操作がなされた位置の情報を取得できる。
　発光部６０１５は、例えばＬＥＤ素子などの光源を用いることができ、特に、赤外線を発する光源を用いることが好ましい。受光部６０１６は、発光部６０１５が発する光を受光し、電気信号に変換する光電素子を用いることができる。好適には、赤外線を受光可能なフォトダイオードを用いることができる。
　光６０１８を透過する導光部６０１７ａ、導光部６０１７ｂにより、発光部６０１５と受光部６０１６とを表示装置６００６の下側に配置することができ、外光が受光部６０１６に到達してタッチセンサが誤動作することを抑制できる。特に、可視光を吸収し、赤外線を透過する樹脂を用いると、タッチセンサの誤動作をより効果的に抑制できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態６）
　本実施の形態では、本発明の一態様の表示装置を適用可能な、電子機器の例について説明する。
　図２３Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。
　電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、及び光源６５０８等を有する。表示部６５０２はタッチパネル機能を備える。
　表示部６５０２に、本発明の一態様の表示装置を適用できる。
　図２３Ｂは、筐体６５０１のマイク６５０６側の端部を含む断面概略図である。
　筐体６５０１の表示面側には透光性を有する保護部材６５１０が設けられ、筐体６５０１と保護部材６５１０に囲まれた空間内に、表示パネル６５１１、光学部材６５１２、タッチセンサパネル６５１３、プリント基板６５１７、バッテリー６５１８等が配置されている。
　保護部材６５１０には、表示パネル６５１１、光学部材６５１２、及びタッチセンサパネル６５１３が図示しない接着層により固定されている。
　表示部６５０２よりも外側の領域において、表示パネル６５１１の一部が折り返されている。また、当該折り返された部分に、ＦＰＣ６５１５が接続されている。ＦＰＣ６５１５には、ＩＣ６５１６が実装されている。またＦＰＣ６５１５は、プリント基板６５１７に設けられた端子に接続されている。
　表示パネル６５１１には本発明の一態様のフレキシブルディスプレイパネルを適用できる。そのため、極めて軽量な電子機器を実現できる。また、表示パネル６５１１が極めて薄いため、電子機器の厚さを抑えつつ、大容量のバッテリー６５１８を搭載することもできる。また、表示パネル６５１１の一部を折り返して、画素部の裏側にＦＰＣ６５１５との接続部を配置することにより、狭額縁の電子機器を実現できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態７）
　本実施の形態では、本発明の一態様を用いて作製された表示装置を備える電子機器について説明する。
　以下で例示する電子機器は、表示部に本発明の一態様の表示装置を備えるものである。したがって、高い解像度が実現された電子機器である。また高い解像度と、大きな画面が両立された電子機器とすることができる。
　本発明の一態様の電子機器の表示部には、例えばフルハイビジョン、４Ｋ２Ｋ、８Ｋ４Ｋ、１６Ｋ８Ｋ、またはそれ以上の解像度を有する映像を表示させることができる。
　電子機器は、例えば、テレビジョン装置、ノート型のパーソナルコンピュータ、モニタ装置、デジタルサイネージ、パチンコ機、ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。
　本発明の一態様が適用された電子機器は、家屋やビルの内壁または外壁、自動車等の内装または外装等が有する平面または曲面に沿って組み込むことができる。
　図２４Ａは、ファインダー８１００を取り付けた状態のカメラ８０００の外観を示す図である。
　カメラ８０００は、筐体８００１、表示部８００２、操作ボタン８００３、シャッターボタン８００４等を有する。またカメラ８０００には、着脱可能なレンズ８００６が取り付けられている。
　なおカメラ８０００は、レンズ８００６と筐体とが一体となっていてもよい。
　カメラ８０００は、シャッターボタン８００４を押す、またはタッチパネルとして機能する表示部８００２をタッチすることにより撮像できる。
　筐体８００１は、電極を有するマウントを有し、ファインダー８１００のほか、ストロボ装置等を接続できる。
　ファインダー８１００は、筐体８１０１、表示部８１０２、ボタン８１０３等を有する。
　筐体８１０１は、カメラ８０００のマウントと係合するマウントにより、カメラ８０００に取り付けられている。ファインダー８１００はカメラ８０００から受信した映像等を表示部８１０２に表示させることができる。
　ボタン８１０３は、電源ボタン等としての機能を有する。
　カメラ８０００の表示部８００２、及びファインダー８１００の表示部８１０２に、本発明の一態様の表示装置を適用できる。なお、ファインダーが内蔵されたカメラ８０００であってもよい。
　図２４Ｂは、ヘッドマウントディスプレイ８２００の外観を示す図である。
　ヘッドマウントディスプレイ８２００は、装着部８２０１、レンズ８２０２、本体８２０３、表示部８２０４、ケーブル８２０５等を有している。また装着部８２０１には、バッテリー８２０６が内蔵されている。
　ケーブル８２０５は、バッテリー８２０６から本体８２０３に電力を供給する。本体８２０３は無線受信機等を備え、受信した映像情報を表示部８２０４に表示させることができる。また、本体８２０３はカメラを備え、使用者の眼球やまぶたの動きの情報を入力手段として用いることができる。
　装着部８２０１には、使用者に触れる位置に、使用者の眼球の動きに伴って流れる電流を検知可能な複数の電極が設けられ、視線を認識する機能を有していてもよい。また、当該電極に流れる電流により、使用者の脈拍をモニタする機能を有していてもよい。また、装着部８２０１には、温度センサ、圧力センサ、加速度センサ等の各種センサを有していてもよく、使用者の生体情報を表示部８２０４に表示する機能や、使用者の頭部の動きに合わせて表示部８２０４に表示する映像を変化させる機能を有していてもよい。
　表示部８２０４に、本発明の一態様の表示装置を適用できる。
　図２４Ｃ、図２４Ｄ及び図２４Ｅは、ヘッドマウントディスプレイ８３００の外観を示す図である。ヘッドマウントディスプレイ８３００は、筐体８３０１と、表示部８３０２と、バンド状の固定具８３０４と、一対のレンズ８３０５と、を有する。
　使用者は、レンズ８３０５を通して、表示部８３０２の表示を視認できる。なお、表示部８３０２を湾曲して配置させると、使用者が高い臨場感を感じることができるため好ましい。また、表示部８３０２の異なる領域に表示された別の画像を、レンズ８３０５を通して視認することで、視差を用いた３次元表示等を行うこともできる。なお、表示部８３０２を１つ設ける構成に限られず、表示部８３０２を２つ設け、使用者の片方の目につき１つの表示部を配置してもよい。
　なお、表示部８３０２に、本発明の一態様の表示装置を適用できる。本発明の一態様の半導体装置を有する表示装置は、極めて精細度が高いため、図２４Ｅのようにレンズ８３０５を用いて拡大したとしても、使用者に画素が視認されることなく、より現実感の高い映像を表示できる。
　図２５Ａ乃至図２５Ｇに示す電子機器は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９００８、等を有する。
　図２５Ａ乃至図２５Ｇに示す電子機器は、様々な機能を有する。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出して処理する機能、等を有することができる。なお、電子機器の機能はこれらに限られず、様々な機能を有することができる。電子機器は、複数の表示部を有していてもよい。また、電子機器にカメラ等を設け、静止画や動画を撮影し、記録媒体（外部またはカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
　図２５Ａ乃至図２５Ｇに示す電子機器の詳細について、以下説明を行う。
　図２５Ａは、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９１００は、大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。
　図２５Ｂは、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は、例えばスマートフォンとして用いることができる。なお、携帯情報端末９１０１は、スピーカ９００３、接続端子９００６、センサ９００７等を設けてもよい。また、携帯情報端末９１０１は、文字や画像情報をその複数の面に表示できる。図２５Ｂでは３つのアイコン９０５０を表示した例を示している。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示することもできる。情報９０５１の一例として、電子メール、ＳＮＳ、電話などの着信の通知、電子メールやＳＮＳなどの題名、送信者名、日時、時刻、バッテリーの残量、アンテナ受信の強度などがある。または、情報９０５１が表示されている位置にはアイコン９０５０などを表示してもよい。
　図２５Ｃは、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状態で、携帯情報端末９１０２の上方から観察できる位置に表示された情報９０５３を確認することもできる。使用者は、携帯情報端末９１０２をポケットから取り出すことなく表示を確認し、例えば電話を受けるか否かを判断できる。
　図２５Ｄは、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末９２００は、例えばスマートウォッチ（登録商標）として用いることができる。また、表示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うことができる。また、携帯情報端末９２００は、例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６により、他の情報端末と相互にデータ伝送を行うことや、充電を行うこともできる。なお、充電動作は無線給電により行ってもよい。
　図２５Ｅ、図２５Ｆ及び図２５Ｇは、折り畳み可能な携帯情報端末９２０１を示す斜視図である。また、図２５Ｅは携帯情報端末９２０１を展開した状態、図２５Ｇは折り畳んだ状態、図２５Ｆは図２５Ｅと図２５Ｇの一方から他方に変化する途中の状態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開した状態では継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００に支持されている。例えば、表示部９００１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲げることができる。
　図２６Ａにテレビジョン装置の一例を示す。テレビジョン装置７１００は、筐体７１０１に表示部７５００が組み込まれている。ここでは、スタンド７１０３により筐体７１０１を支持した構成を示している。
　図２６Ａに示すテレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリモコン操作機７１１１により行うことができる。または、表示部７５００にタッチパネルを適用し、これに触れることでテレビジョン装置７１００を操作してもよい。リモコン操作機７１１１は、操作ボタンの他に表示部を有していてもよい。
　なお、テレビジョン装置７１００は、テレビ放送の受信機や、ネットワーク接続のための通信装置を有していてもよい。
　図２６Ｂに、ノート型パーソナルコンピュータ７２００を示す。ノート型パーソナルコンピュータ７２００は、筐体７２１１、キーボード７２１２、ポインティングデバイス７２１３、外部接続ポート７２１４等を有する。筐体７２１１に、表示部７５００が組み込まれている。
　図２６Ｃ及び図２６Ｄに、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）の一例を示す。
　図２６Ｃに示すデジタルサイネージ７３００は、筐体７３０１、表示部７５００、及びスピーカ７３０３等を有する。さらに、ＬＥＤランプ、操作キー（電源スイッチ、または操作スイッチを含む）、接続端子、各種センサ、マイクロフォン等を有することができる。
　図２６Ｄは円柱状の柱７４０１に取り付けられたデジタルサイネージ７４００である。デジタルサイネージ７４００は、柱７４０１の曲面に沿って設けられた表示部７５００を有する。
　表示部７５００が広いほど、一度に提供できる情報量を増やすことができ、また人の目につきやすいため、例えば広告の宣伝効果を高める効果を奏する。
　表示部７５００にタッチパネルを適用し、使用者が操作できる構成とすることが好ましい。これにより、広告用途だけでなく、路線情報や交通情報、商用施設の案内情報など、使用者が求める情報を提供するための用途にも用いることができる。
　図２６Ｃ及び図２６Ｄに示すように、デジタルサイネージ７３００またはデジタルサイネージ７４００は、ユーザが所持するスマートフォン等の情報端末機７３１１と無線通信により連携可能であることが好ましい。例えば、表示部７５００に表示される広告の情報を情報端末機７３１１の画面に表示させることや、情報端末機７３１１を操作することで、表示部７５００の表示を切り替えることができる。
　デジタルサイネージ７３００またはデジタルサイネージ７４００に、情報端末機７３１１を操作手段（コントローラ）としたゲームを実行させることもできる。これにより、不特定多数のユーザが同時にゲームに参加し、楽しむことができる。
　図２６Ａ乃至図２６Ｄにおける表示部７５００に、本発明の一態様の表示装置を適用できる。
　本実施の形態の電子機器は表示部を有する構成としたが、表示部を有さない電子機器にも本発明の一態様を適用できる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
　本実施例では、図９に示すトランジスタ１００Ｃに相当する試料（ｓａｍｐｌｅ　Ａ１乃至ｓａｍｐｌｅ　Ａ６）を作製し、トランジスタのドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）を評価した。
＜試料の作製＞
　まず、ガラス基板上に厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜をこの順にスパッタリング法により形成し、これを加工して第１のゲート電極（ボトムゲート）を得た。
　次に、第１のゲート絶縁層として、厚さ５０ｎｍの第１の窒化シリコン膜と、厚さ１５０ｎｍの第２の窒化シリコン膜と、厚さ１００ｎｍの第３の窒化シリコン膜と、厚さ３ｎｍの第１の酸化窒化シリコン膜をこの順に成膜した。
　第１の窒化シリコン膜及び第３の窒化シリコン膜はそれぞれ、流量２００ｓｃｃｍのシランガス、流量２０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を１００Ｐａ、成膜電力を２０００Ｗ、基板温度を３５０℃とした。なお、第１の窒化シリコン膜は、実施の形態１に示した絶縁層１０３ａに相当し、第３の窒化シリコン膜は、実施の形態１に示した絶縁層１０３ｃに相当する。
　第２の窒化シリコン膜は、流量２９０ｓｃｃｍのシランガス、流量２０００ｓｃｃｍの窒素ガス及び流量２０００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を３０００Ｗ、基板温度を３５０℃とした。なお、第２の窒化シリコン膜は、実施の形態１に示した絶縁層１０３ｂに相当する。
　第１の酸化窒化シリコン膜は、流量２０ｓｃｃｍのシランガス、及び流量３０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を４０Ｐａ、成膜電力を３０００Ｗ、基板温度を３５０℃とした。なお、第１の酸化窒化シリコン膜は、実施の形態１に示した絶縁層１０３ｄに相当する。
　続いて、第１の酸化窒化シリコン膜上に、厚さ２５ｎｍの第１の金属酸化物膜を成膜した。第１の金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．３Ｐａ、電源電力を４．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、成膜ガスの総流量に対する酸素ガスの流量の割合（以下酸素流量比とよぶ）を１０％とした。なお、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の組成のターゲットを用いて形成された試料の膜組成は、概ねＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］となる。
　続いて、第１の金属酸化物膜を島状に加工し、第１の金属酸化物層を形成した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２のゲート絶縁層として厚さ５ｎｍの第２の酸化窒化シリコン膜と、厚さ１３０ｎｍの第３の酸化窒化シリコン膜と、厚さ５ｎｍの第４の酸化窒化シリコン膜をこの順に成膜した。
　第２の酸化窒化シリコン膜は、流量２４ｓｃｃｍのシランガス、及び流量１８０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を１３０Ｗ、基板温度を３５０℃とした。なお、第２の酸化窒化シリコン膜は、実施の形態１に示した絶縁層１１０ａに相当する。
　第３の酸化窒化シリコン膜は、流量２００ｓｃｃｍのシランガス、及び流量１００００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を３００Ｐａ、成膜電力を７５０Ｗ、基板温度を３５０℃とした。なお、第３の酸化窒化シリコン膜は、実施の形態１に示した絶縁層１１０ｂに相当する。
　第４の酸化窒化シリコン膜は、流量２０ｓｃｃｍのシランガス、及び流量３０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を４０Ｐａ、成膜電力を５００Ｗ、基板温度を３５０℃とした。なお、第４の酸化窒化シリコン膜は、実施の形態１に示した絶縁層１１０ｃに相当する。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第４の酸化窒化シリコン膜上に、厚さ２０ｎｍの第２の金属酸化物膜を成膜した。第２の金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．８Ｐａ、電源電力を３．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス（酸素流量比１００％）を用いた。
　続いて、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２の金属酸化物膜上に、厚さ１０ｎｍのＩＴＳＯ膜と、厚さ１００ｎｍの銅膜をこの順に成膜した。ＩＴＳＯ膜及び銅膜は、スパッタリング法により成膜した。ＩＴＳＯ膜の成膜は、ＩＴＳＯターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量比］）を用いた。銅膜の成膜には、Ｃｕターゲットを用いた。
　続いて、銅膜上にレジストマスクを形成し、第２の金属酸化物膜、ＩＴＳＯ膜及び銅膜を加工し、第２の金属酸化物層、ＩＴＳＯ層及び銅層を形成した。加工はウェットエッチング法を用いた。エッチャントとして薬液Ａ及び薬液Ｂの２つの薬液を、使用直前に５：１［体積比］で混合した薬液を用いた。薬液Ａは、リン酸（５ｗｅｉｇｈｔ％未満）、フッ化水素酸（１ｗｅｉｇｈｔ％未満）、硝酸（１０ｗｅｉｇｈｔ％未満）、添加剤（２２ｗｅｉｇｈｔ％未満）の水溶液を用いた。薬液Ｂは、過酸化水素（３１ｗｅｉｇｈｔ％）の水溶液を用いた。エッチング時のエッチャント温度は３０℃とした。
　ｓａｍｐｌｅ　Ａ１乃至ｓａｍｐｌｅ　Ａ６でそれぞれウェットエッチング処理時間を異ならせ、領域１０８Ｌの幅Ｌ２を異ならせた。ｓａｍｐｌｅ　Ａ１はウェットエッチング処理時間を６０ｓｅｃ、ｓａｍｐｌｅ　Ａ２はウェットエッチング処理時間を７５ｓｅｃ、ｓａｍｐｌｅ　Ａ３はウェットエッチング処理時間を９０ｓｅｃ、ｓａｍｐｌｅ　Ａ４はウェットエッチング処理時間を１０５ｓｅｃ、ｓａｍｐｌｅ　Ａ５はウェットエッチング処理時間を１２０ｓｅｃ、ｓａｍｐｌｅ　Ａ６はウェットエッチング処理時間を１３５ｓｅｃとした。
　続いて、洗浄を行った。洗浄には、８５ｗｅｉｇｈｔ％のリン酸を、５００倍に希釈した水溶液を用いた。エッチング時のエッチャント温度は室温、処理時間は１５ｓｅｃとした。
　続いて、前述のレジストマスクをマスクとして、第２の酸化窒化シリコン膜乃至第４の酸化窒化シリコン膜を加工し、第２のゲート絶縁層を形成した。また、第２のゲート絶縁層の形成の際に、該レジストマスクと重ならない領域の第１の酸化窒化シリコン膜を除去し、第３の窒化シリコン膜の一部を露出させた。加工はドライエッチング法を用いた。この後に、レジストマスクを除去した。
　続いて、トランジスタを覆う保護層として、厚さ１００ｎｍの第４の窒化シリコン膜と、厚さ３００ｎｍの第５の酸化窒化シリコン膜をこの順に成膜した。
　第４の窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗ、基板温度を３５０℃とした。
　第５の酸化窒化シリコン膜は、流量２９０ｓｃｃｍのシランガス、及び流量４０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を１３３Ｐａ、成膜電力を１０００Ｗ、基板温度を３５０℃とした。
　続いて、トランジスタを覆う保護層の一部を開口し、厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜と、厚さ５０ｎｍのチタン膜をこの順にスパッタリング法により成膜した後、これを加工してソース電極及びドレイン電極を得た。その後、平坦化層として厚さ約１．５μｍのアクリル樹脂膜を形成し、窒素雰囲気下、温度２５０℃、１時間の条件で加熱処理を行った。
　以上の工程によりガラス基板上に形成されたトランジスタ（ｓａｍｐｌｅ　Ａ１乃至ｓａｍｐｌｅ　Ａ６）を得た。
＜Ｉｄ−Ｖｄ特性評価＞
　続いて、上記で作製したトランジスタのＩｄ−Ｖｄ特性を測定した。
　トランジスタのＩｄ−Ｖｄ特性は、ソース電位を接地電位（ＧＮＤ）とし、ドレイン電圧（Ｖｄ）を０Ｖから３０Ｖの範囲で、０．２５Ｖ間隔で掃引することで測定した。ゲート電圧（Ｖｇ）を０Ｖ、２Ｖ、４Ｖ及び６Ｖの４条件にて、同じトランジスタを用いて連続してＩｄ−Ｖｄ測定を行った。トランジスタはチャネル長が３μｍ、チャネル幅が１０μｍのサイズとした。
　ｓａｍｐｌｅ　Ａ１乃至ｓａｍｐｌｅ　Ａ６のＩｄ−Ｖｄ特性を図２７及び図２８に示す。図２７及び図２８において、横軸はドレイン電圧（Ｖｄ）を示し、縦軸はドレイン電流（Ｉｄ）を示す。
　図２７及び図２８では横方向にｓａｍｐｌｅ　Ａ１乃至ｓａｍｐｌｅ　Ａ６の結果を示している。なお、ｓａｍｐｌｅ　Ａ１は幅Ｌ２が約２００ｎｍ、ｓａｍｐｌｅ　Ａ２は幅Ｌ２が約３００ｎｍ、ｓａｍｐｌｅ　Ａ３は幅Ｌ２が約４００ｎｍ、ｓａｍｐｌｅ　Ａ４は幅Ｌ２が約５００ｎｍ、ｓａｍｐｌｅ　Ａ５は幅Ｌ２が約６００ｎｍ、ｓａｍｐｌｅ　Ａ６は幅Ｌ２が約７００ｎｍであった。
　図２７及び図２８では縦方向にトランジスタの構造が異なる条件を示している。Ｓｉｎｇｌｅ　Ｇａｔｅと記しているのは、導電層１０６を有さないトランジスタにおいて、導電層１１２にゲート電圧（Ｖｇ）を印加してＩｄ−Ｖｄ測定を行った結果を示している。Ｓｏｕｒｃｅ　Ｓｙｎｃ．と記しているのは、導電層１０６を有するトランジスタにおいて、導電層１０６（ボトムゲート電極）がソース電極（ＧＮＤ）と電気的に接続し、導電層１１２（トップゲート電極）にゲート電圧（Ｖｇ）を印加してＩｄ−Ｖｄ測定を行った結果を示している。Ｔｏｐ　Ｇａｔｅ　Ｓｙｎｃ．と記しているのは、導電層１０６を有するトランジスタにおいて、導電層１０６（ボトムゲート電極）が導電層１１２（トップゲート電極）と電気的に接続し、導電層１１２（トップゲート電極）にゲート電圧（Ｖｇ）を印加してＩｄ−Ｖｄ測定を行った結果を示している。
　図２７及び図２８に示すように、Ｓｉｎｇｌｅ　Ｇａｔｅにおいては、いずれの条件においても良好なＩｄ−Ｖｄ特性を示した。Ｓｏｕｒｃｅ　Ｓｙｎｃ．及びＴｏｐ　Ｇａｔｅ　Ｓｙｎｃ．においては、幅Ｌ２が約２００ｎｍ、約３００ｎｍ及び約４００ｎｍではオン電流の低下が確認されたが、幅Ｌ２が約５００ｎｍ以上ではオン電流の低下は確認されず良好なＩｄ−Ｖｄ特性を示した。幅Ｌ２を大きくすることで、高いドレイン電圧を印加した場合のオン電流低下を抑制できることを確認できた。
　本実施例では、図２に示す領域１０８Ｃ、領域１０８Ｌ、領域１０８Ｎそれぞれに相当する試料（ｓａｍｐｌｅ　Ｂ１乃至ｓａｍｐｌｅ　Ｂ３）を作製し、領域１０８Ｃ、領域１０８Ｌ、領域１０８Ｎの抵抗を評価した。ｓａｍｐｌｅ　Ｂ１は領域１０８Ｃに相当し、ｓａｍｐｌｅ　Ｂ２は領域１０８Ｌに相当し、ｓａｍｐｌｅ　Ｂ３は領域１０８Ｎに相当する。
＜試料の作製ｓａｍｐｌｅ　Ｂ１＞
　まず、ガラス基板上に、厚さ２５ｎｍの第１の金属酸化物膜を成膜した。第１の金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を１０％とした。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、厚さ５ｎｍの第１の酸化窒化シリコン膜と、厚さ１３０ｎｍの第２の酸化窒化シリコン膜と、厚さ５ｎｍの第３の酸化窒化シリコン膜をこの順に成膜した。
　第１の酸化窒化シリコン膜は、流量２４ｓｃｃｍのシランガス、及び流量１８０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を１３０Ｗ、基板温度を３５０℃とした。
　第２の酸化窒化シリコン膜は、流量２００ｓｃｃｍのシランガス、及び流量１００００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を３００Ｐａ、成膜電力を７５０Ｗ、基板温度を３５０℃とした。
　第３の酸化窒化シリコン膜の成膜は、流量２０ｓｃｃｍのシランガス、及び流量３０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を４０Ｐａ、成膜電力を５００Ｗ、基板温度を３５０℃とした。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第３の酸化窒化シリコン膜上に、厚さ２０ｎｍの第２の金属酸化物膜を成膜した。第２の金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．８Ｐａ、電源電力を３．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス（酸素流量比１００％）を用いた。
　続いて、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２の金属酸化物膜上に、厚さ１０ｎｍのＩＴＳＯ膜と、厚さ１００ｎｍの銅膜をこの順に成膜した。ＩＴＳＯ膜及び銅膜は、スパッタリング法により成膜した。ＩＴＳＯ膜の成膜は、ＩＴＳＯターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量比］）を用いた。銅膜の成膜には、Ｃｕターゲットを用いた。
　続いて、厚さ１００ｎｍの窒化シリコン膜を成膜した。
　窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗ、基板温度を３５０℃とした。
　続いて、窒化シリコン膜、銅膜、ＩＴＳＯ膜及び第２の金属酸化物膜を除去し、第３の酸化窒化シリコン膜を露出させた。
　続いて、第１の酸化窒化シリコン膜、第２の酸化窒化シリコン膜及び第３の酸化窒化シリコン膜に、第１の金属酸化物膜に達する開口を形成し、端子を設けた。
＜試料の作製ｓａｍｐｌｅ　Ｂ２＞
　まず、ガラス基板上に、第１の金属酸化物膜、第１の酸化窒化シリコン膜、第２の酸化窒化シリコン膜、第３の酸化窒化シリコン膜、第２の金属酸化物膜、ＩＴＳＯ膜及び銅膜を形成した。銅膜の形成までは、＜試料の作製ｓａｍｐｌｅ　Ｂ１＞の記載を参照できるため、詳細な説明は省略する。
　続いて、銅膜、ＩＴＳＯ膜及び第２の金属酸化物膜を除去し、第３の酸化窒化シリコン膜を露出させた。
　続いて、厚さ１００ｎｍの窒化シリコン膜を成膜した。
　窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗ、基板温度を３５０℃とした。
　続いて、第１の酸化窒化シリコン膜、第２の酸化窒化シリコン膜、第３の酸化窒化シリコン膜及び窒化シリコン膜に、第１の金属酸化物膜に達する開口を形成し、端子を設けた。
＜試料の作製ｓａｍｐｌｅ　Ｂ３＞
　まず、ガラス基板上に、第１の金属酸化物膜、第１の酸化窒化シリコン膜、第２の酸化窒化シリコン膜、第３の酸化窒化シリコン膜、第２の金属酸化物膜、ＩＴＳＯ膜及び銅膜を形成した。銅膜の形成までは、＜試料の作製ｓａｍｐｌｅ　Ｂ１＞の記載を参照できるため、詳細な説明は省略する。
　続いて、銅膜、ＩＴＳＯ膜、第２の金属酸化物膜、第１の酸化窒化シリコン膜、第２の酸化窒化シリコン膜及び第３の酸化窒化シリコン膜を除去し、第１の金属酸化物膜を露出させた。
　続いて、厚さ１００ｎｍの窒化シリコン膜を成膜した。
　窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗ、基板温度を３５０℃とした。
　続いて、窒化シリコン膜に、第１の金属酸化物膜に達する開口を形成し、端子を設けた。
＜シート抵抗測定＞
　続いて、上記で作製した試料のシート抵抗を測定し、第１の金属酸化物膜の抵抗を評価した。
　ｓａｍｐｌｅ　Ｂ１乃至ｓａｍｐｌｅ　Ｂ３のシート抵抗の値を図２９に示す。図２９において、横軸は試料名を示し、縦軸はシート抵抗Ｒｓを示す。
　図２９に示すように、領域１０８Ｃに相当するｓａｍｐｌｅ　Ｂ１のシート抵抗は、約１．５×１０１１Ω／□であった。領域１０８Ｌに相当するｓａｍｐｌｅ　Ｂ２のシート抵抗は、４．６×１０５Ω／□であった。領域１０８Ｎに相当するｓａｍｐｌｅ　Ｂ３のシート抵抗は、８．０×１０２Ω／□であった。
　本実施例では、図５に示すトランジスタ１００Ａに相当する試料（ｓａｍｐｌｅ　Ｃ１及びｓａｍｐｌｅ　Ｃ２）を作製し、断面形状を評価した。
＜試料の作製＞
　まず、ガラス基板上に厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜をこの順にスパッタリング法により形成し、これを加工して第１のゲート電極（ボトムゲート）を得た。
　次に、第１のゲート絶縁層として、厚さ５０ｎｍの第１の窒化シリコン膜と、厚さ１５０ｎｍの第２の窒化シリコン膜と、厚さ１００ｎｍの第３の窒化シリコン膜と、厚さ３ｎｍの第１の酸化窒化シリコン膜をこの順に成膜した。第１の窒化シリコン膜乃至第３の窒化シリコン膜、第１の酸化窒化シリコン膜については実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、第１の酸化窒化シリコン膜上に、厚さ２５ｎｍの第１の金属酸化物膜を成膜した。第１の金属酸化物膜については実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、第１の金属酸化物膜を島状に加工し、第１の金属酸化物層を形成した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２のゲート絶縁層として厚さ５ｎｍの第２の酸化窒化シリコン膜と、厚さ１３０ｎｍの第３の酸化窒化シリコン膜と、厚さ５ｎｍの第４の酸化窒化シリコン膜をこの順に成膜した。第２の酸化窒化シリコン膜乃至第４の酸化窒化シリコン膜については実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第４の酸化窒化シリコン膜上に、厚さ２０ｎｍの第２の金属酸化物膜を成膜した。第２の金属酸化物膜については実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２の金属酸化物膜上に、厚さ１０ｎｍのＩＴＳＯ膜と、厚さ１００ｎｍの銅膜をこの順に成膜した。ＩＴＳＯ膜及び銅膜については実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、銅膜上にレジストマスクを形成し、第２の金属酸化物膜、ＩＴＳＯ膜及び銅膜を加工し、第２の金属酸化物層、ＩＴＳＯ層及び銅層を形成した。加工はウェットエッチング法を用いた。エッチャントについては実施例１の記載を参照できるため、詳細な説明は省略する。ウェットエッチング時間は、６０ｓｅｃとした。
　続いて、前述のレジストマスクをマスクとして、第２の酸化窒化シリコン膜乃至第４の酸化窒化シリコン膜を加工し、第２のゲート絶縁層を形成した。加工はドライエッチング法を用いた。ここで、ｓａｍｐｌｅ　Ｃ１とｓａｍｐｌｅ　Ｃ２でドライエッチングの条件を異ならせた。
　ｓａｍｐｌｅ　Ｃ１は、エッチングガスにＣ４Ｆ８を用いた。ＩＣＰ高周波電力を６０００Ｗ、Ｂｉａｓ高周波電力を１０００Ｗ、圧力を０．６７Ｐａ、Ｃ４Ｆ８ガス流量を１００ｓｃｃｍ、エッチング時間を１４０ｓｅｃ、下部電極温度を１０℃とした。
　ｓａｍｐｌｅ　Ｃ２は、エッチングガスにＣＦ４を用いた。ＩＣＰ高周波電力を６０００Ｗ、Ｂｉａｓ高周波電力を７５０Ｗ、圧力を０．６７Ｐａ、ＣＦ４ガス流量を１００ｓｃｃｍ、エッチング時間を１１２ｓｅｃ、下部電極温度を１０℃とした。
　続いて、レジストマスクを除去した。
　続いて、トランジスタを覆う保護層として、厚さ１００ｎｍの第４の窒化シリコン膜と、厚さ３００ｎｍの第５の酸化窒化シリコン膜をこの順に成膜した。第４の窒化シリコン膜及び第５の酸化窒化シリコン膜については実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、トランジスタを覆う保護層の一部を開口し、厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜と、厚さ５０ｎｍのチタン膜をこの順にスパッタリング法により成膜した後、これを加工してソース電極及びドレイン電極を得た。その後、平坦化層として厚さ約１．５μｍのアクリル樹脂を塗布し、窒素雰囲気下、温度２５０℃、１時間の条件で加熱処理を行った。
　以上の工程によりガラス基板上に形成されたトランジスタ（ｓａｍｐｌｅ　Ｃ１乃至ｓａｍｐｌｅ　Ｃ２）を得た。
＜断面観察＞
　次に、ｓａｍｐｌｅ　Ｃ１及びｓａｍｐｌｅ　Ｃ２を集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ）により薄片化し、ｓａｍｐｌｅ　Ｃ１及びｓａｍｐｌｅ　Ｃ２の断面をＳＴＥＭで観察した。
＜エッチング速度評価＞
　ｓａｍｐｌｅ　Ｃ１及びｓａｍｐｌｅ　Ｃ２の作製において、第２の酸化窒化シリコン膜乃至第４の酸化窒化シリコン膜のエッチングに用いたドライエッチングの条件について、エッチング速度を評価した。
　エッチング速度を表１に示す。表１において、上段にｓａｍｐｌｅ　Ｃ１の作製に用いたＣ４Ｆ８ガスによるエッチング速度を示し、下段にｓａｍｐｌｅ　Ｃ２の作製に用いたＣＦ４ガスによるエッチング速度を示す。また、横方向に被エッチング膜の種類を示している。ＳｉＯＮは酸化窒化シリコン膜を示し、ＳｉＮは窒化シリコン膜を示し、ＩＧＺＯは金属酸化物膜を示し、ＰＲはレジスト膜を示す。
Figure JPOXMLDOC01-appb-T000001
　ｓａｍｐｌｅ　Ｃ１の断面のＳＴＥＭ像を図３０Ａに、ｓａｍｐｌｅ　Ｃ２の断面のＳＴＥＭ像を図３０Ｂに示す。図３０Ａ及び図３０Ｂはそれぞれ、倍率８万倍の透過電子像（ＴＥ像：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｉｍａｇｅ）である。また、図３０Ａ及び図３０Ｂにおいて、酸化窒化シリコン層をＳｉＯＮ、窒化シリコン層をＳｉＮ、金属酸化物層をＩＧＺＯ、ＩＴＳＯ層をＩＴＳＯ、銅層をＣｕと記している。
　図３０Ａに示すように、ｓａｍｐｌｅ　Ｃ１において領域１０８Ｌの幅Ｌ２は２３３ｎｍであった。図３０Ｂに示すように、ｓａｍｐｌｅ　Ｃ２において領域１０８Ｌの幅Ｌ２は１５７ｎｍであった。
　表１に示すように、ｓａｍｐｌｅ　Ｃ１の作製に用いたＣ４Ｆ８ガスと比較して、ｓａｍｐｌｅ　Ｃ２の作製に用いたＣＦ４ガスはレジスト膜に対するエッチング速度が速く、第２のゲート絶縁層の形成の際に用いたレジストの後退量が大きいと推測される。ＣＦ４ガスを用いたエッチングではレジストの後退量が大きいことにより、ｓａｍｐｌｅ　Ｃ２の幅Ｌ２が小さくなったと考えられる。つまり、第２のゲート絶縁層の形成条件を調整することにより、領域１０８Ｌの幅Ｌ２を制御できることが分かった。
　本実施例では、図９に示すトランジスタ１００Ｃに相当する試料（ｓａｍｐｌｅ　Ｄ１乃至ｓａｍｐｌｅ　Ｄ４）を作製し、トランジスタのドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）及び信頼性を評価した。本実施例では、金属酸化物層１１４として、インジウム亜鉛酸化物層を用いた。また、導電層１１２として、銅層を用いた試料と、銅層と、銅層上のインジウム亜鉛酸化物層の積層構造を用いた試料を作製した。
　なお、本実施例では、導電層１０６（ボトムゲート電極）が導電層１１２（トップゲート電極）と電気的に接続するトランジスタを作製した。
＜試料の作製＞
　まず、ガラス基板上に厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜をこの順にスパッタリング法により形成し、これを加工して第１のゲート電極（ボトムゲート）を得た。
　次に、第１のゲート絶縁層として、厚さ５０ｎｍの第１の窒化シリコン膜と、厚さ１５０ｎｍの第２の窒化シリコン膜と、厚さ１００ｎｍの第３の窒化シリコン膜と、厚さ３ｎｍの第１の酸化窒化シリコン膜をこの順に成膜した。第１の窒化シリコン膜、第２の窒化シリコン膜、第３の窒化シリコン膜及び第１の酸化窒化シリコン膜については、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、第１の酸化窒化シリコン膜上に、厚さ２５ｎｍの第１の金属酸化物膜を成膜した。第１の金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．３Ｐａ、電源電力を４．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を１０％とした。
　続いて、第１の金属酸化物膜を島状に加工し、第１の金属酸化物層を形成した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２のゲート絶縁層として厚さ５ｎｍの第２の酸化窒化シリコン膜と、厚さ１３０ｎｍの第３の酸化窒化シリコン膜と、厚さ５ｎｍの第４の酸化窒化シリコン膜をこの順に成膜した。第２のゲート絶縁層、第３の酸化窒化シリコン膜及び第４の酸化窒化シリコン膜については、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第４の酸化窒化シリコン膜上に、厚さ２０ｎｍの第２の金属酸化物膜を成膜した。第２の金属酸化物膜は、インジウム亜鉛酸化物ターゲット（Ｉｎ：Ｚｎ＝２：３［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス（酸素流量比１００％）を用いた。
　続いて、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、ｓａｍｐｌｅ　Ｄ１及びｓａｍｐｌｅ　Ｄ２は、導電膜として、第２の金属酸化物膜上に厚さ１００ｎｍの銅膜を成膜した。ｓａｍｐｌｅ　Ｄ３及びｓａｍｐｌｅ　Ｄ４は、導電膜として、第２の金属酸化物膜上に厚さ１００ｎｍの銅膜と、厚さ３０ｎｍのインジウム亜鉛酸化物膜とをこの順に成膜した。銅膜及びインジウム亜鉛酸化物膜は、スパッタリング法により成膜した。銅膜の成膜には、Ｃｕターゲットを用いた。インジウム亜鉛酸化物膜は、インジウム亜鉛酸化物ターゲット（Ｉｎ：Ｚｎ＝２：３［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を３０％とした。
　続いて、導電膜上にレジストマスクを形成し、第２の金属酸化物膜及び導電膜を加工し、第２の金属酸化物層及び導電層を形成した。加工はウェットエッチング法を用いた。エッチャントについては、実施例１の記載を参照できるため、詳細な説明は省略する。いずれの試料も、ウェットエッチングの処理時間は５５ｓｅｃとした。
　続いて、前述のレジストマスクをマスクとして、第２の酸化窒化シリコン膜乃至第４の酸化窒化シリコン膜を加工し、第２のゲート絶縁層を形成した。また、第２のゲート絶縁層の形成の際に、該レジストマスクと重ならない領域の第１の酸化窒化シリコン膜を除去し、第３の窒化シリコン膜の一部を露出させた。加工はドライエッチング法を用いた。この後に、レジストマスクを除去した。
　続いて、ｓａｍｐｌｅ　Ｄ２及びｓａｍｐｌｅ　Ｄ４は洗浄を行った。洗浄には、８５ｗｅｉｇｈｔ％のリン酸を、５００倍に希釈した水溶液を用いた。エッチング時のエッチャント温度は室温、処理時間は１５ｓｅｃとした。ｓａｍｐｌｅ　Ｄ１及びｓａｍｐｌｅ　Ｄ３は洗浄を行わなかった。
　続いて、トランジスタを覆う保護層として、厚さ１００ｎｍの第４の窒化シリコン膜と、厚さ３００ｎｍの第５の酸化窒化シリコン膜をこの順に成膜した。第４の窒化シリコン膜及び第５の酸化窒化シリコン膜については、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、トランジスタを覆う保護層の一部を開口し、厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜と、厚さ５０ｎｍのチタン膜をこの順にスパッタリング法により成膜した後、これを加工してソース電極及びドレイン電極を得た。その後、平坦化層として厚さ約１．５μｍのアクリル樹脂を塗布し、窒素雰囲気下、温度２５０℃、１時間の条件で加熱処理を行った。
　以上の工程によりガラス基板上に形成されたトランジスタ（ｓａｍｐｌｅ　Ｄ１乃至ｓａｍｐｌｅ　Ｄ４）を得た。
＜Ｉｄ−Ｖｇ特性評価＞
　続いて、上記で作製したトランジスタのＩｄ−Ｖｇ特性を測定した。
　トランジスタのＩｄ−Ｖｇ特性は、第１のゲート電極に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極に印加する電圧（以下、ゲート電圧（Ｖｂｇ）ともいう）を、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加して測定した。また、ソース電極に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍｏｎ）とし、ドレイン電極に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び５．１Ｖとした。
　ｓａｍｐｌｅ　Ｅ１乃至ｓａｍｐｌｅ　Ｅ４のトランジスタのＩｄ−Ｖｇ特性をそれぞれ、図３１乃至図３４に示す。また、図３１乃至図３４ではそれぞれ、縦方向にトランジスタのチャネル長が異なる条件を示しており、チャネル長が２μｍ、３μｍ、６μｍ、チャネル幅が３μｍの３種類のトランジスタについて示している。また、図３１乃至図３４において、横軸にゲート電圧（Ｖｇ）を示し、左の縦軸にドレイン電流（Ｉｄ）を示し、右の縦軸にＶｄ＝５．１Ｖでの飽和移動度（μＦＥ）を示す。なお、それぞれの試料で２０個のトランジスタのＩｄ−Ｖｇ特性を測定した。図３１乃至図３４では２０個のトランジスタのＩｄ−Ｖｇ特性結果をそれぞれ重ねて示している。
　図３１乃至図３４には、設計チャネル長と、実効チャネル長との差（２ΔＬ）も示している。実効チャネル長については、ＴＬＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｌｉｎｅ　Ｍｏｄｅｌ）解析により求めた。
　図３１乃至図３４に示すように、いずれの試料においても良好な電気特性を得ることができた。
＜信頼性評価＞
　続いて、上記で作製したトランジスタの信頼性を評価した。本実施例では、ソース電位及びドレイン電位に対して、ゲートに正の電位を与えた状態で、高温下で保持するＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験と、光照射環境において、ゲートに負の電位を与えた状態で、高温下で保持するＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験を行った。
　ＰＢＴＳ試験は、トランジスタが形成されている基板を６０℃に保持し、トランジスタのドレインに０．１Ｖ、ゲートに２０Ｖの電圧を印加し、この状態を１時間保持した。試験はダーク環境で行った。
　ＮＢＴＩＳ試験は、トランジスタが形成されている基板を６０℃に保持し、トランジスタのドレインに１０Ｖ、ゲートに−２０Ｖの電圧を印加し、この状態を１時間保持した。試験は光照射環境（白色ＬＥＤにて約３４００ｌｕｘの光を照射）で行った。
　信頼性試験にはチャネル長を２μｍ、チャネル幅を３μｍとしたトランジスタを用い、ゲートバイアスストレス試験前後でのしきい値電圧の変動量（ΔＶｔｈ）を評価した。
　ｓａｍｐｌｅ　Ｅ１乃至ｓａｍｐｌｅ　Ｅ４のしきい値電圧の変動量（ΔＶｔｈ）を図３５に示す。
　図３５に示すように、保護層の形成前に洗浄を行わなかったｓａｍｐｌｅ　Ｄ１及びｓａｍｐｌｅ　Ｄ３と比較して、洗浄を行ったｓａｍｐｌｅ　Ｄ２及びｓａｍｐｌｅ　Ｄ４はＰＢＴＳ試験でのしきい値電圧の変動量（ΔＶｔｈ）が小さいことが確認できた。保護層の形成前に洗浄を行うことにより、ゲート絶縁層及び半導体層に付着した不純物が除去され、トランジスタの信頼性が向上することを確認できた。
　本実施例では、半導体膜と、半導体膜上の絶縁膜の積層構造において、酸素を含む雰囲気下でプラズマ処理を行い、半導体膜の抵抗を評価した。本実施例では、プラズマ処理の条件、及びプラズマ処理後の加熱処理の条件を異ならせた試料（ｓａｍｐｌｅ　Ｅ１乃至ｓａｍｐｌｅ　７）を作製した。
＜試料の作製＞
　まず、ガラス基板上に、半導体膜として、厚さ２５ｎｍの金属酸化物膜を成膜した。金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を１０％とした。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、絶縁膜として、厚さ５ｎｍの第１の酸化窒化シリコン膜と、厚さ１３０ｎｍの第２の酸化窒化シリコン膜と、厚さ５ｎｍの第３の酸化窒化シリコン膜をこの順に成膜した。第１の酸化窒化シリコン膜、第２の酸化窒化シリコン膜及び第３の酸化窒化シリコン膜については、実施例２の記載を参照できるため、詳細な説明は省略する。
　続いて、プラズマ処理を行った。プラズマ処理はＰＥＣＶＤ装置を用い、前述の第１の酸化窒化シリコン膜、第２の酸化窒化シリコン膜及び第３の酸化窒化シリコン膜の成膜の後に連続して行った。プラズマ処理は、流量３０００ｓｃｃｍの酸素ガスを用い、圧力を４０Ｐａ、電力を３０００Ｗとした。プラズマ処理時の基板温度は３５０℃とした。ｓａｍｐｌｅ　Ｅ２及びｓａｍｐｌｅ　Ｅ３は、プラズマ処理の時間を１５ｓｅｃ、ｓａｍｐｌｅ　Ｅ４及びｓａｍｐｌｅ　Ｅ５は３０ｓｅｃ、ｓａｍｐｌｅ　Ｅ６及びｓａｍｐｌｅ　Ｅ７は６０ｓｅｃとした。ｓａｍｐｌｅ　Ｅ１はプラズマ処理を行わなかった。
　続いて、ｓａｍｐｌｅ　Ｅ１、ｓａｍｐｌｅ　Ｅ３、ｓａｍｐｌｅ　Ｅ５及びｓａｍｐｌｅ　Ｅ７は、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。ｓａｍｐｌｅ　Ｅ２、ｓａｍｐｌｅ　Ｅ４及びｓａｍｐｌｅ　Ｅ６は、加熱処理を行わなかった。
　続いて、第１の酸化窒化シリコン膜、第２の酸化窒化シリコン膜及び第３の酸化窒化シリコン膜に、金属酸化物膜に達する開口を形成し、端子を設けた。
＜シート抵抗測定＞
　続いて、上記で作製した試料のシート抵抗を測定し、金属酸化物膜の抵抗を評価した。
　ｓａｍｐｌｅ　Ｅ１乃至ｓａｍｐｌｅ　Ｅ７のシート抵抗の値を図３６に示す。図３６において、横軸はプラズマ処理時間を示し、縦軸はシート抵抗Ｒｓを示す。
　図３６に示すように、酸素を含む雰囲気下でプラズマ処理を行うことにより、金属酸化物膜の抵抗が高くなることを確認できた。また、プラズマ処理時間が長くなると金属酸化物膜の抵抗が高くなり、プラズマ処理後に加熱処理を行うことにより金属酸化物膜の抵抗が高くなる傾向となった。金属酸化物膜上の絶縁膜を形成した後に、酸素を含む雰囲気下でプラズマ処理を行うことにより、金属酸化物膜に酸素が供給され、金属酸化物膜の抵抗を高くできることが分かった。
　本実施例では、前述の実施例１と異なる作製方法で作製したトランジスタ（ｓａｍｐｌｅ　Ｆ１乃至ｓａｍｐｌｅ　Ｆ３）について、評価した。
　なお、本実施例では、導電層１０６（ボトムゲート電極）が導電層１１２（トップゲート電極）と電気的に接続するトランジスタを作製した。
＜試料の作製＞
　まず、ガラス基板上に厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜をこの順にスパッタリング法により形成し、これを加工して第１のゲート電極（ボトムゲート）を得た。
　次に、第１のゲート絶縁層として、厚さ５０ｎｍの第１の窒化シリコン膜と、厚さ１５０ｎｍの第２の窒化シリコン膜と、厚さ１００ｎｍの第３の窒化シリコン膜と、厚さ３ｎｍの第１の酸化窒化シリコン膜をこの順に成膜した。第１の窒化シリコン膜、第２の窒化シリコン膜、第３の窒化シリコン膜及び第１の酸化窒化シリコン膜については、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、第１の酸化窒化シリコン膜上に、厚さ２５ｎｍの第１の金属酸化物膜を成膜した。第１の金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．３Ｐａ、電源電力を４．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を１０％とした。
　続いて、第１の金属酸化物膜を島状に加工し、第１の金属酸化物層を形成した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２のゲート絶縁層として厚さ５ｎｍの第２の酸化窒化シリコン膜と、厚さ１３０ｎｍの第３の酸化窒化シリコン膜と、厚さ５ｎｍの第４の酸化窒化シリコン膜をこの順に成膜した。第２のゲート絶縁層、第３の酸化窒化シリコン膜及び第４の酸化窒化シリコン膜については、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第４の酸化窒化シリコン膜上に、第２の金属酸化物膜を成膜した。第２の金属酸化物膜は、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜と、厚さ１０ｎｍのシリコンを含有したインジウムスズ酸化物（ＩＴＳＯ）膜との積層構造とした。Ｉｎ−Ｇａ−Ｚｎ酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．８Ｐａ、電源電力を３．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス（酸素流量比１００％）を用いた。ＩＴＳＯ膜は、ＩＴＳＯターゲット（Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：１０：５［重量比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．１５Ｐａ、電源電力を１ｋＷ（直流）、基板温度を８０℃とした。成膜ガスとしてアルゴンガスを用いた。
　続いて、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２の金属酸化物膜上に厚さ１００ｎｍの銅膜を成膜した。銅膜は、Ｃｕターゲットを用いたスパッタリング法により成膜した。
　続いて、導電膜上にレジストマスクを形成し、第２の金属酸化物膜及び導電膜を加工し、第２の金属酸化物層及び導電層を形成した。加工はウェットエッチング法を用いた。エッチャントについては、実施例１の記載を参照できるため、詳細な説明は省略する。ここで、ｓａｍｐｌｅ　Ｆ１乃至ｓａｍｐｌｅ　Ｆ３でそれぞれウェットエッチング処理時間を異ならせ、領域１０８Ｌの幅Ｌ２を異ならせた。ｓａｍｐｌｅ　Ｆ１は幅Ｌ２を約２００ｎｍ、ｓａｍｐｌｅ　Ｆ２は幅Ｌ２を約３００ｎｍ、ｓａｍｐｌｅ　Ｆ３は幅Ｌ２を約４００ｎｍとした。
　続いて、前述のレジストマスクをマスクとして、第２の酸化窒化シリコン膜乃至第４の酸化窒化シリコン膜を加工し、第２のゲート絶縁層を形成した。また、第２のゲート絶縁層の形成の際に、該レジストマスクと重ならない領域の第１の酸化窒化シリコン膜を除去し、第３の窒化シリコン膜の一部を露出させた。加工はドライエッチング法を用いた。この後に、レジストマスクを除去した。
　続いて、洗浄を行った。洗浄には、８５ｗｅｉｇｈｔ％のリン酸を、５００倍に希釈した水溶液を用いた。エッチング時のエッチャント温度は室温、処理時間は１５ｓｅｃとした。
　続いて、トランジスタを覆う保護層として、厚さ１００ｎｍの第４の窒化シリコン膜と、厚さ３００ｎｍの第５の酸化窒化シリコン膜をこの順に成膜した。第４の窒化シリコン膜及び第５の酸化窒化シリコン膜については、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、トランジスタを覆う保護層の一部を開口し、厚さ５０ｎｍのチタン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜をこの順にスパッタリング法により成膜した後、これを加工してソース電極及びドレイン電極を得た。その後、平坦化層として厚さ約１．５μｍのアクリル樹脂を塗布し、窒素雰囲気下、温度２５０℃、１時間の条件で加熱処理を行った。
　以上の工程によりガラス基板上に形成されたトランジスタ（ｓａｍｐｌｅ　Ｆ１乃至ｓａｍｐｌｅ　Ｆ３）を得た。
＜Ｉｄ−Ｖｄ特性評価＞
　続いて、上記で作製したトランジスタのＩｄ−Ｖｄ特性を測定した。
　トランジスタのＩｄ−Ｖｄ特性は、ソース電位を接地電位（ＧＮＤ）とし、ドレイン電圧（Ｖｄ）を０Ｖから３０Ｖの範囲で、０．２５Ｖ間隔で掃引することで測定した。ゲート電圧（Ｖｇ）を０Ｖ、２Ｖ、４Ｖ及び６Ｖの４条件にて、同じトランジスタを用いて連続してＩｄ−Ｖｄ測定を行った。トランジスタはチャネル長が６μｍ、チャネル幅が１０μｍのサイズとした。
　ｓａｍｐｌｅ　Ｆ１乃至ｓａｍｐｌｅ　Ｆ３のＩｄ−Ｖｄ特性を図３７に示す。図３７において、横軸はドレイン電圧（Ｖｄ）を示し、縦軸はドレイン電流（Ｉｄ）を示す。
　図３７に示すように、実施例１と同様、幅Ｌ２が大きいほどオン電流の低下が抑制される傾向となり、良好なＩｄ−Ｖｄ特性を示した。
＜ゲートドライバ回路の連続動作評価＞
　表示装置に用いることができるゲートドライバ回路を作製し、連続動作での評価を行った。なお、前述のｓａｍｐｌｅ　Ｆ３（幅Ｌ２＝約４００ｎｍ）と同じ条件で作製したトランジスタを有するゲートドライバ回路を用いた。
　まず、駆動電圧２５Ｖ（高電源電圧ＶＤＤ＝＋１９Ｖ、低電源電圧＝−６Ｖ）でゲートドライバ回路を動作させた。次に、駆動電圧４０Ｖ（高電源電圧ＶＤＤ＝＋２０Ｖ、低電源電圧＝−２０Ｖ）でゲートドライバ回路を動作させた。次に、駆動電圧４０Ｖ（高電源電圧ＶＤＤ＝＋２０Ｖ、低電源電圧＝−２０Ｖ）において５７時間連続で動作させた。次に、駆動電圧２５Ｖ（高電源電圧ＶＤＤ＝＋１９Ｖ、低電源電圧＝−６Ｖ）でゲートドライバ回路を動作させた。
　ゲートドライバ回路の入力波形及び出力波形を図３８に示す。図３８において、縦軸は電圧、横軸は時間を示す。また、各図の上段は入力信号の波形、下段は出力信号の波形を示す。
　図３８に示すように、本発明の一態様であるトランジスタを用いたゲートドライバ回路において、駆動電圧４０Ｖの高い電圧で連続動作させた場合においても正常に動作することを確認できた。
　本実施例では、実施の形態１に示した絶縁層１１６に用いることができる窒化シリコン膜について、水素の放出量などを評価した。
＜試料の作製１＞
　窒化シリコン膜を有する試料（ｓａｍｐｌｅ　Ｇ１乃至ｓａｍｐｌｅ　Ｇ６）を作製し、窒化シリコン膜からの水素の脱離を評価した。ｓａｍｐｌｅ　Ｇ１乃至ｓａｍｐｌｅ　Ｇ６の試料構造を、図３９Ａに示す。ｓａｍｐｌｅ　Ｇ１乃至ｓａｍｐｌｅ　Ｇ６は、ガラス基板２００上に厚さ１００ｎｍの第１の窒化シリコン膜２０１を形成した。
　本実施例では、ｓａｍｐｌｅ　Ｇ１乃至ｓａｍｐｌｅ　Ｇ６で、第１の窒化シリコン膜２０１の成膜に用いる成膜ガス、及び成膜時の基板温度を異ならせた。
　ｓａｍｐｌｅ　Ｇ１の第１の窒化シリコン膜２０１は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を２４０℃とした。
　ｓａｍｐｌｅ　Ｇ２の第１の窒化シリコン膜２０１は、流量１５０ｓｃｃｍのシランガス及び流量５０００ｓｃｃｍの窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を２４０℃とした。
　ｓａｍｐｌｅ　Ｇ３の第１の窒化シリコン膜２０１は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を３００℃とした。
　ｓａｍｐｌｅ　Ｇ４の第１の窒化シリコン膜２０１は、流量１５０ｓｃｃｍのシランガス及び流量５０００ｓｃｃｍの窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を３００℃とした。
　ｓａｍｐｌｅ　Ｇ５の第１の窒化シリコン膜２０１は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を３５０℃とした。
　ｓａｍｐｌｅ　Ｇ６の第１の窒化シリコン膜２０１は、流量１５０ｓｃｃｍのシランガス及び流量５０００ｓｃｃｍの窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を３５０℃とした。
　なお、ｓａｍｐｌｅ　Ｇ１乃至ｓａｍｐｌｅ　Ｇ６はいずれも、第１の窒化シリコン膜２０１の成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗとした。
＜試料の作製２＞
　窒化シリコン膜を有する試料（ｓａｍｐｌｅ　Ｈ１乃至ｓａｍｐｌｅ　Ｈ６）を作製し、窒化シリコン膜の水素に対するブロッキング性を評価した。ｓａｍｐｌｅ　Ｈ１乃至ｓａｍｐｌｅ　Ｈ６の試料構造を、図３９Ｂに示す。ｓａｍｐｌｅ　Ｈ１乃至ｓａｍｐｌｅ　Ｈ６は、ガラス基板２００上に、厚さ３００ｎｍの第２の窒化シリコン膜２０３と、厚さ１００ｎｍの第１の窒化シリコン膜２０１を形成した。また、参考試料として、ガラス基板２００上に、厚さ３００ｎｍの第２の窒化シリコン膜２０３を成膜した試料（ｓａｍｐｌｅ　Ｊ）を作製した。ｓａｍｐｌｅ　Ｊの試料構造を、図３９Ｃに示す。
　まず、ｓａｍｐｌｅ　Ｈ１乃至ｓａｍｐｌｅ　Ｈ６、及びｓａｍｐｌｅ　Ｊは、ガラス基板２００上に、第２の窒化シリコン膜２０３を成膜した。第２の窒化シリコン膜２０３は、流量２００ｓｃｃｍのシランガス、流量２０００ｓｃｃｍの窒素ガス及び流量２０００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を１０００Ｗ、基板温度を２２０℃とした。なお、第２の窒化シリコン膜２０３は、熱が加わることにより多くの水素を放出する成膜条件を用いた。
　次に、ｓａｍｐｌｅ　Ｈ１乃至ｓａｍｐｌｅ　Ｈ６は、第２の窒化シリコン膜２０３上に、第１の窒化シリコン膜２０１を成膜した。熱が加わることにより水素を放出する第２の窒化シリコン膜２０３上に、第１の窒化シリコン膜２０１を形成し、第１の窒化シリコン膜２０１の水素に対するブロッキング性を評価した。本実施例では、ｓａｍｐｌｅ　Ｈ１乃至ｓａｍｐｌｅ　Ｈ６で、第１の窒化シリコン膜２０１の成膜に用いる成膜ガス、及び成膜時の基板温度を異ならせた。
　ｓａｍｐｌｅ　Ｈ１の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ１の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｈ２の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ２の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｈ３の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ３の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｈ４の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ４の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｈ５の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ５の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｈ６の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ６の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
＜試料の作製３＞
　窒化シリコン膜を有する試料（ｓａｍｐｌｅ　Ｋ１乃至ｓａｍｐｌｅ　Ｋ４）を作製し、窒化シリコン膜の水に対するブロッキング性を評価した。ｓａｍｐｌｅ　Ｋ１乃至ｓａｍｐｌｅ　Ｋ４の試料構造を、図３９Ｄに示す。ｓａｍｐｌｅ　Ｋ１乃至ｓａｍｐｌｅ　Ｋ４は、ガラス基板２００上に、厚さ３００ｎｍの第１の酸化窒化シリコン膜２０５と、厚さ１００ｎｍの第１の窒化シリコン膜２０１を形成した。また、参考試料として、ガラス基板２００上に、厚さ３００ｎｍの第１の酸化窒化シリコン膜２０５を成膜した試料（ｓａｍｐｌｅ　Ｌ）を作製した。ｓａｍｐｌｅ　Ｌの試料構造を、図３９Ｅに示す。
　まず、ｓａｍｐｌｅ　Ｋ１乃至ｓａｍｐｌｅ　Ｋ４、及びｓａｍｐｌｅ　Ｌは、ガラス基板２００上に、第１の酸化窒化シリコン膜２０５を成膜した。第１の酸化窒化シリコン膜２０５は、流量１６０ｓｃｃｍのシランガス、及び流量４０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を１５００Ｗ、基板温度を２２０℃とした。なお、第１の酸化窒化シリコン膜２０５は、熱が加わることにより多くの水を放出する成膜条件を用いた。
　次に、ｓａｍｐｌｅ　Ｋ１乃至ｓａｍｐｌｅ　Ｋ４は、第１の酸化窒化シリコン膜２０５上に、第１の窒化シリコン膜２０１を成膜した。熱が加わることにより水を放出する第１の酸化窒化シリコン膜２０５上に、第１の窒化シリコン膜２０１を形成し、第１の窒化シリコン膜２０１の水に対するブロッキング性を評価した。本実施例では、ｓａｍｐｌｅ　Ｋ１乃至ｓａｍｐｌｅ　Ｋ４で、第１の窒化シリコン膜２０１の成膜に用いる成膜ガス、及び成膜時の基板温度を異ならせた。
　ｓａｍｐｌｅ　Ｋ１の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ１の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｋ２の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ２の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｋ３の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ５の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｋ４の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ６の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
＜試料の作製４＞
　窒化シリコン膜を有する試料（ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４）を作製し、窒化シリコン膜の酸素に対するブロッキング性を評価した。ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４の試料構造を、図４０Ａに示す。ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４は、ガラス基板２００上に、厚さ１００ｎｍの第２の酸化窒化シリコン膜２０７と、厚さ１００ｎｍの第１の窒化シリコン膜２０１を形成した。また、参考試料として、ガラス基板２００上に、厚さ１００ｎｍの第２の酸化窒化シリコン膜２０７を成膜した試料（ｓａｍｐｌｅ　Ｎ）を作製した。ｓａｍｐｌｅ　Ｎの試料構造を、図４０Ｂに示す。
　まず、ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４、及びｓａｍｐｌｅ　Ｎは、ガラス基板２００上に、第２の酸化窒化シリコン膜２０７を成膜した。第２の酸化窒化シリコン膜２０７は、流量２０ｓｃｃｍのシランガス、及び流量１８０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を２００Ｐａ、成膜電力を１００Ｗ、基板温度を３５０℃とした。
　次に、ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４、及びｓａｍｐｌｅ　Ｎは第２の酸化窒化シリコン膜２０７上に、厚さ１００ｎｍの酸化物導電膜２０９を成膜した。酸化物導電膜２０９は、シリコンを含むインジウムスズ酸化物ターゲットを用いたスパッタリング法により成膜した。
　次に、ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４、及びｓａｍｐｌｅ　Ｎは、アッシング装置を用いて酸素ラジカルドープ処理を行った。酸素ラジカルドープ処理は、ＩＣＰ電力を０Ｗ、バイアス電力を４５００Ｗ、圧力を１５Ｐａ、酸素流量比を１００％、下部電極温度を４０℃、処理時間を１２０秒とした。酸化物導電膜２０９を形成した後に酸素ラジカルドープ処理を行うことにより、酸化物導電膜２０９を介して第２の酸化窒化シリコン膜２０７に酸素を供給した。
　次に、ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４、及びｓａｍｐｌｅ　Ｎは、酸化物導電膜２０９を除去した。
　次に、ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４、及びｓａｍｐｌｅ　Ｎは第２の酸化窒化シリコン膜２０７上に、厚さ２０ｎｍの金属酸化物膜２１１を成膜した。金属酸化物膜２１１は、Ｉｎ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｚｎ＝２：３［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．３Ｐａ、電源電力を４．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス（酸素流量比１００％）とした。第２の酸化窒化シリコン膜２０７上に、厚さ２０ｎｍの金属酸化物膜２１１を成膜することにより、第２の酸化窒化シリコン膜２０７に酸素を供給した。また、当該酸素は、熱が加わることにより、第２の酸化窒化シリコン膜２０７から脱離する。
　次に、ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４、及びｓａｍｐｌｅ　Ｎは、金属酸化物膜２１１を除去した。
　次に、ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４は、第２の酸化窒化シリコン膜２０７上に、第１の窒化シリコン膜２０１を成膜した。熱が加わることにより酸素を放出する第２の酸化窒化シリコン膜２０７上に、第１の窒化シリコン膜２０１を形成し、第１の窒化シリコン膜２０１の酸素に対するブロッキング性を評価した。本実施例では、ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４で、第１の窒化シリコン膜２０１の成膜に用いる成膜ガス、及び成膜時の基板温度を異ならせた。
　ｓａｍｐｌｅ　Ｍ１の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ１の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｍ２の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ２の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｍ３の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ５の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｍ４の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ６の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
＜試料の作製５＞
　試料（ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４）を作製し、窒化シリコン膜の形成による下層からの酸素の脱離を評価した。ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４の試料構造を、図４１に示す。ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は、ガラス基板２００上に、厚さ１００ｎｍの第２の酸化窒化シリコン膜２０７を形成した。
　まず、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は、ガラス基板２００上に、第２の酸化窒化シリコン膜２０７を成膜した。第２の酸化窒化シリコン膜２０７については、前述の記載を参照できるため、詳細な説明は省略する。
　次に、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は第２の酸化窒化シリコン膜２０７上に、酸化物導電膜２０９を成膜した。酸化物導電膜２０９については、前述の記載を参照できるため、詳細な説明は省略する。
　次に、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は、アッシング装置を用いて酸素ラジカルドープ処理を行った。酸素ラジカルドープ処理については、前述の記載を参照できるため、詳細な説明は省略する。
　次に、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は、酸化物導電膜２０９を除去した。
　次に、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は第２の酸化窒化シリコン膜２０７上に、厚さ２０ｎｍの金属酸化物膜２１１を成膜した。金属酸化物膜２１１については、前述の記載を参照できるため、詳細な説明は省略する。
　次に、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は、金属酸化物膜２１１を除去した。
　次に、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は、第２の酸化窒化シリコン膜２０７上に、第１の窒化シリコン膜２０１を成膜した。本実施例では、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４で、第１の窒化シリコン膜２０１の成膜に用いる成膜ガス、及び成膜時の基板温度を異ならせた。
　ｓａｍｐｌｅ　Ｐ１の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ１の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｐ２の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ２の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｐ３の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ５の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　ｓａｍｐｌｅ　Ｐ４の第１の窒化シリコン膜２０１の成膜は、前述のｓａｍｐｌｅ　Ｇ６の第１の窒化シリコン膜２０１と同じ成膜条件を用いた。
　次に、ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４は、第１の窒化シリコン膜２０１を除去した。ここで、第２の酸化窒化シリコン膜２０７上に第１の窒化シリコン膜２０１を形成する際の熱により、第２の酸化窒化シリコン膜２０７から酸素が脱離する場合がある。本実施例では、第１の窒化シリコン膜２０１の形成を経た後の、第２の酸化窒化シリコン膜２０７からの酸素の脱離を評価した。
＜ＴＤＳ分析＞
　昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて、各試料からの脱離ガスを評価した。ＴＤＳ測定では、基板温度で３０℃／ｍｉｎとなる昇温速度で、基板温度を約５０℃から約５２０℃まで上昇させた。
　ｓａｍｐｌｅ　Ｇ１乃至ｓａｍｐｌｅ　Ｇ６のＴＤＳ分析結果を、図４２に示す。図４２は、縦方向に第１の窒化シリコン膜２０１の成膜時のアンモニアガスの流量を示し、横方向に第１の窒化シリコン膜２０１の成膜時の基板温度（Ｔｓｕｂ）を示している。また、図４２において、横軸は基板温度（Ｔｓｕｂ）を示し、縦軸は質量電荷比２（ｍ／ｚ＝２）の検出強度（Ｉｎｔｅｎｓｉｔｙ）を示す。質量電荷比２（ｍ／ｚ＝２）であるガスは、主に水素分子である。
　図４２に示すように、第１の窒化シリコン膜２０１の成膜時の基板温度が低いほど、水素の放出が多くなることを確認できた。また、第１の窒化シリコン膜２０１の成膜にアンモニアガスを用いると、水素の放出が少なくなることを確認できた。
　ｓａｍｐｌｅ　Ｈ１乃至ｓａｍｐｌｅ　Ｈ６、及びｓａｍｐｌｅ　ＪのＴＤＳ分析結果を、図４３に示す。図４３は、縦方向に第１の窒化シリコン膜２０１の成膜時のアンモニアガスの流量を示し、横方向に第１の窒化シリコン膜２０１の成膜時の基板温度（Ｔｓｕｂ）を示している。また、図４３において、横軸は基板温度（Ｔｓｕｂ）を示し、縦軸は質量電荷比２（ｍ／ｚ＝２）の検出強度（Ｉｎｔｅｎｓｉｔｙ）を示す。質量電荷比２（ｍ／ｚ＝２）であるガスは、主に水素分子である。
　図４３に示すように、第１の窒化シリコン膜２０１の成膜時の基板温度が低いほど、水素の放出が多くなった。これは、第１の窒化シリコン膜２０１の成膜時の基板温度が低いほど、第２の窒化シリコン膜２０３から放出される水素が第１の窒化シリコン膜２０１を透過しやすいことを示している。つまり、第１の窒化シリコン膜２０１の成膜時の基板温度が低いほど、第１の窒化シリコン膜２０１の水素に対するブロッキング性が低くなる傾向となることを確認できた。また、第１の窒化シリコン膜２０１の成膜にアンモニアガスを用いると、第１の窒化シリコン膜２０１の水素に対するブロッキング性が高くなることを確認できた。
　ｓａｍｐｌｅ　Ｋ１乃至ｓａｍｐｌｅ　Ｋ４、及びｓａｍｐｌｅ　ＬのＴＤＳ分析結果を、図４４に示す。図４４は、縦方向に第１の窒化シリコン膜２０１の成膜時のアンモニアガスの流量を示し、横方向に第１の窒化シリコン膜２０１の成膜時の基板温度（Ｔｓｕｂ）を示している。また、図４４において、横軸は基板温度（Ｔｓｕｂ）を示し、縦軸は質量電荷比１８（ｍ／ｚ＝１８）の検出強度（Ｉｎｔｅｎｓｉｔｙ）を示す。質量電荷比１８（ｍ／ｚ＝１８）であるガスは、主に水分子である。
　図４４に示すように、いずれの試料も水の放出が少なく、第１の酸化窒化シリコン膜２０５から放出される水が第１の窒化シリコン膜２０１を透過しづらいことが分かった。つまり、第１の窒化シリコン膜２０１が水に対するブロッキング性を有することが分かった。
　ｓａｍｐｌｅ　Ｍ１乃至ｓａｍｐｌｅ　Ｍ４、及びｓａｍｐｌｅ　ＮのＴＤＳ分析結果を、図４５に示す。図４５は、縦方向に第１の窒化シリコン膜２０１の成膜時のアンモニアガスの流量を示し、横方向に第１の窒化シリコン膜２０１の成膜時の基板温度（Ｔｓｕｂ）を示している。また、図４５において、横軸は基板温度（Ｔｓｕｂ）を示し、縦軸は質量電荷比３２（ｍ／ｚ＝３２）の検出強度（Ｉｎｔｅｎｓｉｔｙ）を示す。質量電荷比３２（ｍ／ｚ＝３２）であるガスは、主に酸素分子である。
　図４５に示すように、いずれの試料も酸素の放出は少なかった。これは、第１の窒化シリコン膜２０１の成膜時の基板温度が低くても、第２の酸化窒化シリコン膜２０７から放出される酸素が第１の窒化シリコン膜２０１を透過しにくいことを示している。つまり、第１の窒化シリコン膜２０１の成膜時の基板温度が低くても、第１の窒化シリコン膜２０１の酸素に対するブロッキング性が高いことを確認できた。また、第１の窒化シリコン膜２０１の成膜にアンモニアガスを用いる場合と用いない場合で、第１の窒化シリコン膜２０１の酸素に対するブロッキング性に差がないことを確認できた。
　ｓａｍｐｌｅ　Ｐ１乃至ｓａｍｐｌｅ　Ｐ４、及びｓａｍｐｌｅ　ＮのＴＤＳ分析結果を、図４６に示す。図４６は、縦方向に第１の窒化シリコン膜２０１の成膜時のアンモニアガスの流量を示し、横方向に第１の窒化シリコン膜２０１の成膜時の基板温度（Ｔｓｕｂ）を示している。また、図４６において、横軸は基板温度（Ｔｓｕｂ）を示し、縦軸は質量電荷比３２（ｍ／ｚ＝３２）の検出強度（Ｉｎｔｅｎｓｉｔｙ）を示す。質量電荷比３２（ｍ／ｚ＝３２）であるガスは、主に酸素分子である。
　図４６に示すように、第１の窒化シリコン膜２０１の成膜時の基板温度が低いほど、酸素の放出が多くなった。これは、第１の窒化シリコン膜２０１の成膜時の基板温度が低いほど、第１の窒化シリコン膜２０１の成膜の際に、第２の酸化窒化シリコン膜２０７から放出される酸素が少なくなることを示している。つまり、第１の窒化シリコン膜２０１の成膜時の基板温度が低いほど、第２の酸化窒化シリコン膜２０７に残存する酸素が多くなる傾向となることを確認できた。また、第１の窒化シリコン膜２０１の成膜にアンモニアガスを用いる場合と用いない場合で、第２の酸化窒化シリコン膜２０７に残存する酸素の量に差はみられなかった。
　本実施例では、図７に示すトランジスタ１００Ｂに相当する試料（ｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ７）を作製し、トランジスタのドレイン電流−ドレイン電圧特性（Ｉｄ−Ｖｄ特性）及び信頼性を評価した。本実施例では、金属酸化物層１１４として、インジウム亜鉛酸化物層を用いた。また、導電層１１２として、銅層を用いた試料と、銅層と、銅層上のインジウム亜鉛酸化物層の積層構造を用いた試料を作製した。
　なお、本実施例では、図９に示す導電層１０６（ボトムゲート電極）を設け、導電層１０６（ボトムゲート電極）が導電層１１２（トップゲート電極）と電気的に接続するトランジスタを作製した。
＜試料の作製＞
　まず、ガラス基板上に厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜をこの順にスパッタリング法により形成し、これを加工して第１のゲート電極（ボトムゲート）を得た。
　次に、第１のゲート絶縁層として、厚さ５０ｎｍの第１の窒化シリコン膜と、厚さ１５０ｎｍの第２の窒化シリコン膜と、厚さ１００ｎｍの第３の窒化シリコン膜と、厚さ３ｎｍの第１の酸化窒化シリコン膜をこの順に成膜した。第１の窒化シリコン膜、第２の窒化シリコン膜、第３の窒化シリコン膜及び第１の酸化窒化シリコン膜については、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、第１の酸化窒化シリコン膜上に、厚さ２５ｎｍの第１の金属酸化物膜を成膜した。第１の金属酸化物膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を３０％とした。
　続いて、第１の金属酸化物膜を島状に加工し、第１の金属酸化物層を形成した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第２のゲート絶縁層として厚さ５ｎｍの第２の酸化窒化シリコン膜と、厚さ１３０ｎｍの第３の酸化窒化シリコン膜と、厚さ５ｎｍの第４の酸化窒化シリコン膜をこの順に成膜した。第２のゲート絶縁層、第３の酸化窒化シリコン膜及び第４の酸化窒化シリコン膜については、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第４の酸化窒化シリコン膜上に、厚さ２０ｎｍの第２の金属酸化物膜を成膜した。第２の金属酸化物膜は、インジウム亜鉛酸化物ターゲット（Ｉｎ：Ｚｎ＝２：３［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。本実施例では、第２の金属酸化物膜の成膜に用いる成膜ガスの条件を異ならせた。ｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ４は、成膜ガスとして酸素ガス（酸素流量比１００％）を用いた。ｓａｍｐｌｅ　Ｑ５乃至ｓａｍｐｌｅ　Ｑ７は、成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を６０％とした。ｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ４と比較して、ｓａｍｐｌｅ　Ｑ５乃至ｓａｍｐｌｅ　Ｑ７は第２の金属酸化物膜の成膜時の酸素流量比が低いことにより、第２のゲート絶縁層に供給される酸素の量が少なくなる。
　続いて、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、導電膜として、第２の金属酸化物膜上に厚さ１００ｎｍの銅膜と、厚さ３０ｎｍのインジウム亜鉛酸化物膜とをこの順に成膜した。銅膜及びインジウム亜鉛酸化物膜は、スパッタリング法により成膜した。銅膜の成膜には、Ｃｕターゲットを用いた。インジウム亜鉛酸化物膜は、インジウム亜鉛酸化物ターゲット（Ｉｎ：Ｚｎ＝２：３［原子数比］）を用いたスパッタリング法により成膜した。成膜時の圧力を０．６Ｐａ、電源電力を２．５ｋＷ、基板温度を室温とした。成膜ガスとして酸素ガス及びアルゴンガスの混合ガスを用い、酸素流量比を３０％とした。
　続いて、導電膜上にレジストマスクを形成し、第２の金属酸化物膜及び導電膜を加工し、第２の金属酸化物層及び導電層を形成した。加工はウェットエッチング法を用いた。エッチャントについては、実施例１の記載を参照できるため、詳細な説明は省略する。
　続いて、前述のレジストマスクをマスクとして、第２の酸化窒化シリコン膜乃至第４の酸化窒化シリコン膜を加工し、第２のゲート絶縁層を形成した。また、第２のゲート絶縁層の形成の際に、該レジストマスクと重ならない領域の第１の酸化窒化シリコン膜を除去し、第３の窒化シリコン膜の一部を露出させた。加工はドライエッチング法を用いた。この後に、レジストマスクを除去した。
　続いて、洗浄を行った。洗浄には、８５ｗｅｉｇｈｔ％のリン酸を、５００倍に希釈した水溶液を用いた。エッチング時のエッチャント温度は室温、処理時間は１５ｓｅｃとした。
　続いて、トランジスタを覆う保護層として、厚さ１００ｎｍの第１の保護層と、厚さ３００ｎｍの第２の保護層をこの順に成膜した。本実施例では、ｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ７で第１の保護層の成膜条件を異ならせた。第２の保護層は、いずれの試料も酸化窒化シリコン膜を用いた。
　ｓａｍｐｌｅ　Ｑ１の第１の保護層は、厚さ２０ｎｍの第４の窒化シリコン膜と、第４の窒化シリコン膜上の厚さ８０ｎｍの第５の窒化シリコン膜の積層構造とした。ｓａｍｐｌｅ　Ｑ１の第４の窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス及び流量５０００ｓｃｃｍの窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。第４の窒化シリコン膜の成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗ、基板温度を２４０℃とした。ｓａｍｐｌｅ　Ｑ１の第５の窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を２４０℃とした。第５の窒化シリコン膜の成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗ、基板温度を２４０℃とした。第４の窒化シリコン膜の成膜後、大気に触れることなく連続して第５の窒化シリコン膜を成膜した。
　ｓａｍｐｌｅ　Ｑ２及びｓａｍｐｌｅ　Ｑ５の第１の保護層はそれぞれ、厚さ１００ｎｍの第４の窒化シリコン膜の単層構造とした。ｓａｍｐｌｅ　Ｑ２及びｓａｍｐｌｅ　Ｑ５の第４の窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を２４０℃とした。
　ｓａｍｐｌｅ　Ｑ３及びｓａｍｐｌｅ　Ｑ６の第１の保護層はそれぞれ、厚さ１００ｎｍの第４の窒化シリコン膜の単層構造とした。ｓａｍｐｌｅ　Ｑ３及びｓａｍｐｌｅ　Ｑ６の第４の窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を３００℃とした。
　ｓａｍｐｌｅ　Ｑ４及びｓａｍｐｌｅ　Ｑ７の第１の保護層はそれぞれ、厚さ１００ｎｍの第４の窒化シリコン膜の単層構造とした。ｓａｍｐｌｅ　Ｑ４及びｓａｍｐｌｅ　Ｑ７の第４の窒化シリコン膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の基板温度を３５０℃とした。
　第２の保護層はいずれの試料も、流量２９０ｓｃｃｍのシランガス、及び流量４０００ｓｃｃｍの一酸化二窒素ガスの混合ガスを用いたＰＥＣＶＤ法により成膜した。成膜時の圧力を１３３Ｐａ、成膜電力を１０００Ｗ、基板温度を３５０℃とした。
　続いて、トランジスタを覆う保護層の一部を開口し、厚さ３０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜と、厚さ５０ｎｍのチタン膜をこの順にスパッタリング法により成膜した後、これを加工してソース電極及びドレイン電極を得た。その後、平坦化層として厚さ約１．５μｍのアクリル樹脂を塗布し、窒素雰囲気下、温度２５０℃、１時間の条件で加熱処理を行った。
　以上の工程によりガラス基板上に形成されたトランジスタ（ｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ７）を得た。
＜Ｉｄ−Ｖｇ特性評価＞
　続いて、上記で作製したトランジスタのＩｄ−Ｖｇ特性を測定した。
　トランジスタのＩｄ−Ｖｇ特性は、第１のゲート電極に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）、及び第２のゲート電極に印加する電圧（以下、ゲート電圧（Ｖｂｇ）ともいう）を、−１５Ｖから＋２０Ｖまで０．２５Ｖのステップで印加して測定した。また、ソース電極に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍｏｎ）とし、ドレイン電極に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１Ｖ及び５．１Ｖとした。
　ｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ７のトランジスタのＩｄ−Ｖｇ特性をそれぞれ、図４７乃至図５３に示す。図４７乃至図５３では、第１の保護層の構造、及び第１の保護層の成膜時の基板温度（Ｔｓｕｂ）について示している。ｓａｍｐｌｅ　Ｑ１は、第１の保護層を第４の窒化シリコン膜と第５の窒化シリコン膜の積層構造とし、第４の窒化シリコン膜の成膜にアンモニアガスを用いず、第５の窒化シリコン膜の成膜にアンモニアガスを用いたことを示している（ＳｉＮ（ｗ／ｏ　ＮＨ３）＼ＳｉＮ（ｗ／　ＮＨ３））。ｓａｍｐｌｅ　Ｑ２乃至ｓａｍｐｌｅ　Ｑ７は、第１の保護層を第４の窒化シリコン膜の単層構造とし、第４の窒化シリコン膜の成膜にアンモニアガスを用いたことを示している（ＳｉＮ（ｗ／　ＮＨ３））。また、縦方向にトランジスタのチャネル長が異なる条件を示しており、チャネル長が２μｍ、３μｍ、６μｍ、チャネル幅が５０μｍの３種類のトランジスタについて示している。また、図４７乃至図５３において、横軸にゲート電圧（Ｖｇ）を示し、左の縦軸にドレイン電流（Ｉｄ）を示し、右の縦軸にＶｄ＝５．１Ｖでの飽和移動度（μＦＥ）を示す。なお、それぞれの試料で２０個のトランジスタのＩｄ−Ｖｇ特性を測定した。図４７乃至図５３では２０個のトランジスタのＩｄ−Ｖｇ特性結果をそれぞれ重ねて示している。
　図４７乃至図５３には、トランジスタのサイズ毎のしきい値電圧（Ｖｔｈ）及び飽和移動度（μＦＥ）の平均値（ａｖｅ）及び３σを示している。σは標準偏差を示す。また、図４７乃至図５３には、設計チャネル長と、実効チャネル長との差（２ΔＬ）も示している。実効チャネル長については、ＴＬＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｌｉｎｅ　Ｍｏｄｅｌ）解析により求めた。
＜信頼性評価＞
　続いて、上記で作製したトランジスタの信頼性を評価した。本実施例では、ソース電位及びドレイン電位に対して、ゲートに正の電位を与えた状態で、高温下で保持するＰＢＴＳ（Ｐｏｓｉｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｓｔｒｅｓｓ）試験と、光照射環境において、ゲートに負の電位を与えた状態で、高温下で保持するＮＢＴＩＳ（Ｎｅｇａｔｉｖｅ　Ｂｉａｓ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ　Ｓｔｒｅｓｓ）試験を行った。
　ＰＢＴＳ試験は、トランジスタが形成されている基板を６０℃に保持し、トランジスタのドレインに０．１Ｖ、ゲートに２０Ｖの電圧を印加し、この状態を１時間保持した。試験はダーク環境で行った。
　ＮＢＴＩＳ試験は、トランジスタが形成されている基板を６０℃に保持し、トランジスタのドレインに１０Ｖ、ゲートに−２０Ｖの電圧を印加し、この状態を１時間保持した。試験は光照射環境（白色ＬＥＤにて約３４００ｌｕｘの光を照射）で行った。
　信頼性試験にはチャネル長を２μｍ、チャネル幅を３μｍとしたトランジスタを用い、ゲートバイアスストレス試験前後でのしきい値電圧の変動量（ΔＶｔｈ）を評価した。
　ｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ４のしきい値電圧の変動量（ΔＶｔｈ）を図５４Ａに示す。ｓａｍｐｌｅ　Ｑ５及びｓａｍｐｌｅ　Ｑ６のしきい値電圧の変動量（ΔＶｔｈ）を図５４Ｂに示す。図５４Ａ及び図５４Ｂでは、横方向に第１の保護層の構造、及び第１の保護層の成膜時の基板温度について示している。また、図５４Ａ及び図５４Ｂにおいて、縦軸にしきい値電圧の変動量（ΔＶｔｈ）を示す。
　図４７乃至図５０に示すように、第２の金属酸化物膜の成膜時の酸素流量比を１００％としたｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ４では、第１の保護層の成膜時の基板温度が低いほど電気特性のばらつきが大きくなる傾向となった。第１の保護層の成膜時の基板温度が低くなることで、第１の保護層からの水素の脱離量が多くなり、電気特性のばらつき及びＮＢＴＩＳ試験でのしきい値電圧の変動量が大きくなったと考えられる。また、第１の保護層を積層構造としたｓａｍｐｌｅ　Ｑ１は、第５の窒化シリコン膜の水素に対するブロッキング性が高いことにより、トランジスタへの水素の拡散を抑制できたと考えられる。
　図５４Ａに示すように、第２の金属酸化物膜の成膜時の酸素流量比を１００％としたｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ４では、第１の保護層の成膜時の基板温度が高いほど、ＮＢＴＩＳ試験でのしきい値電圧の変動量（ΔＶｔｈ）が小さくなる傾向となった。第１の保護層の成膜時の基板温度が高くなるほど、第２のゲート絶縁層に供給された酸素が半導体層に拡散し、半導体層中のＶＯ及びＶＯＨが減少することで、ＮＢＴＩＳ試験でのしきい値電圧の変動量（ΔＶｔｈ）が小さくなったと考えられる。また、第１の保護層を積層構造としたｓａｍｐｌｅ　Ｑ１はＮＢＴＩＳ試験でのしきい値電圧の変動量（ΔＶｔｈ）が小さいことを確認できた。
　図５１乃至図５３に示すように、第２の金属酸化物膜の成膜時の酸素流量比を６０％としたｓａｍｐｌｅ　Ｑ５乃至ｓａｍｐｌｅ　Ｑ７では、第１の保護層の成膜時の基板温度が高いほど電気特性のばらつきが大きくなる傾向となった。ｓａｍｐｌｅ　Ｑ１乃至ｓａｍｐｌｅ　Ｑ４と比較して、ｓａｍｐｌｅ　Ｑ５乃至ｓａｍｐｌｅ　Ｑ７は第２のゲート絶縁層に供給された酸素が少ない。さらに、第１の保護層の成膜時の基板温度が高いほど、第１の保護層の成膜の際に第２のゲート絶縁層から脱離する酸素が多くなり、半導体層へ拡散する酸素が少なくなることで、半導体層中のＶＯ及びＶＯＨが減少しづらくなったと考えられる。
　以上に示すように、第１の保護層の成膜時の基板温度を調整することで、良好な電気特性と、高い信頼性を両立できることが分かった。
　本実施例では、図７に示すトランジスタ１００Ｂに相当する試料（ｓａｍｐｌｅ　Ｒ）を作製し、絶縁層１１６が２層構造を有するトランジスタの断面形状を評価した。なお、本実施例では、図９に示す導電層１０６（ボトムゲート電極）を設けた。また、絶縁層１０３は、絶縁層１０３ｂ及び絶縁層１０３ｃの２層構造とした。
＜試料の作製＞
　まず、ガラス基板上に厚さ１００ｎｍのタングステン膜をスパッタリング法により形成し、これを加工してタングステン層（第１のゲート電極）を得た。
　次に、第１のゲート絶縁層として、厚さ２００ｎｍの第１の窒化シリコン層と、厚さ５０ｎｍの第２の窒化シリコン層と、厚さ１００ｎｍの第１の酸化窒化シリコン層をこの順に成膜した。
　続いて、第１の酸化窒化シリコン層上に、厚さ２５ｎｍの金属酸化物膜をスパッタリング法により形成した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った後、窒素と酸素との混合ガス（窒素ガス流量：酸素ガス流量＝４：１）雰囲気下で、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、金属酸化物膜を加工して、金属酸化物層を形成した。
　続いて、第２のゲート絶縁層として、厚さ５ｎｍの第２の酸化窒化シリコン膜と、厚さ１３０ｎｍの第３の酸化窒化シリコン膜と、厚さ５ｎｍの第４の酸化窒化シリコン膜をこの順に成膜した。
　続いて、窒素雰囲気下、３７０℃で１時間の加熱処理を行った。加熱処理にはオーブン装置を用いた。
　続いて、第４の酸化窒化シリコン膜上に、厚さ１０ｎｍのチタン膜と、厚さ１００ｎｍの銅膜をこの順に成膜した。
　続いて、銅膜上にレジストマスクを形成し、チタン膜及び銅膜を加工し、チタン層及び銅層を形成した。加工はウェットエッチング法を用いた。
　続いて、前述のレジストマスクをマスクとして、第２の酸化窒化シリコン膜乃至第４の酸化窒化シリコン膜を加工し、第２の酸化窒化シリコン層乃至第４の酸化窒化シリコン層（第２のゲート絶縁層）を形成した。加工はドライエッチング法を用いた。
　続いて、レジストマスクを除去した。
　続いて、トランジスタを覆う保護層として、厚さ２０ｎｍの第３の窒化シリコン層と、厚さ８０ｎｍの第４の窒化シリコン層と、厚さ３００ｎｍの第５の酸化窒化シリコン層をこの順に成膜した。
　第３の窒化シリコン層及び第４の窒化シリコン層は、ＰＥＣＶＤ法により成膜し、成膜時の基板温度を３５０℃とした。第３の窒化シリコン層の成膜は、流量１５０ｓｃｃｍのシランガス及び流量５０００ｓｃｃｍの窒素ガスの混合ガスを用い、成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗとした。第４の窒化シリコン層の成膜は、流量１５０ｓｃｃｍのシランガス、流量５０００ｓｃｃｍの窒素ガス及び流量１００ｓｃｃｍのアンモニアガスの混合ガスを用い、成膜時の圧力を２００Ｐａ、成膜電力を２０００Ｗとした。第３の窒化シリコン層の成膜後、大気に触れることなく連続して第４の窒化シリコン層を成膜した。
　続いて、トランジスタを覆う保護層の一部を開口し、厚さ１００ｎｍのモリブデン膜をスパッタリング法により成膜した後、これを加工してソース電極及びドレイン電極を得た。その後、平坦化層として厚さ約１．５μｍのアクリル樹脂を塗布し、窒素雰囲気下、温度２５０℃、１時間の条件で加熱処理を行った。
　以上の工程によりガラス基板上に形成されたトランジスタ（ｓａｍｐｌｅ　Ｒ）を得た。
＜断面観察＞
　次に、ｓａｍｐｌｅ　Ｒを集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ　Ｉｏｎ　Ｂｅａｍ）により薄片化し、ｓａｍｐｌｅ　Ｒの断面をＳＴＥＭで観察した。
　ｓａｍｐｌｅ　Ｒの断面のＳＴＥＭ像を、図５５Ａに示す。図５５Ａはそれぞれ、倍率１０万倍の透過電子像（ＴＥ像：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｉｍａｇｅ）である。また、図５５Ａにおいて、ガラス基板をＧｌａｓｓ、タングステン層をＷ、第１の窒化シリコン層をＳｉＮ−１、第２の窒化シリコン層をＳｉＮ−２、第３の窒化シリコン層をＳｉＮ−３、第４の窒化シリコン層をＳｉＮ−４、第１の酸化窒化シリコン層をＳｉＯＮ−１、第２の酸化窒化シリコン層をＳｉＯＮ−２、第３の酸化窒化シリコン層をＳｉＯＮ−３、第４の酸化窒化シリコン層をＳｉＯＮ−４、第５の酸化窒化シリコン層をＳｉＯＮ−５、金属酸化物層をＩＧＺＯと記している。
　図５５Ａに示すように、保護層である第３の窒化シリコン層と第４の窒化シリコン層は、透過電子（ＴＥ）像の濃度が異なって観察された。図５５Ｂには、第３の窒化シリコン層（図５５Ｂ中のＳｉＮ−３）及び第４の窒化シリコン層（図５５Ｂ中のＳｉＮ−４）において、ＴＥＭ像の濃度が異なる境界を補助線として破線で示している。具体的には、形成にアンモニアガスを用いた第４の窒化シリコン層と比較して、形成にアンモニアガスを用いなかった第３の窒化シリコン層は透過電子（ＴＥ）像で濃く（暗く）観察された。したがって、第４の窒化シリコン層と比較して、第３の窒化シリコン層は膜密度が高いと考えられる。
Ｃ１：容量、Ｃ２：容量、ＤＬ＿Ｙ：データ線、ＤＬ＿１：データ線、Ｇ１：配線、Ｇ２：配線、ＧＬ＿Ｘ：ゲート線、ＧＬ＿１：ゲート線、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｎ１：ノード、Ｎ２：ノード、Ｐ１：領域、Ｐ２：領域、Ｓ１：配線、Ｓ２：配線、Ｔ１：期間、Ｔ２：期間、１００：トランジスタ、１００Ａ：トランジスタ、１００Ｂ：トランジスタ、１００Ｃ：トランジスタ、１０２：基板、１０３：絶縁層、１０３ａ：絶縁層、１０３ｂ：絶縁層、１０３ｃ：絶縁層、１０３ｄ：絶縁層、１０６：導電層、１０８：半導体層、１０８Ｃ：領域、１０８ｆ：金属酸化物膜、１０８Ｌ：領域、１０８Ｎ：領域、１１０：絶縁層、１１０ａ：絶縁層、１１０Ａ：絶縁膜、１１０ｂ：絶縁層、１１０Ｂ：絶縁膜、１１０ｃ：絶縁層、１１０Ｃ：絶縁膜、１１０ｆ：絶縁膜、１１２：導電層、１１２ｆ：導電膜、１１４：金属酸化物層、１１４ｆ：金属酸化物膜、１１５：レジストマスク、１１６：絶縁層、１１６ａ：絶縁層、１１６ｂ：絶縁層、１１８：絶縁層、１２０ａ：導電層、１２０ｂ：導電層、１４１ａ：開口部、１４１ｂ：開口部、１４２：開口部、２００：ガラス基板、２０１：窒化シリコン膜、２０３：窒化シリコン膜、２０５：酸化窒化シリコン膜、２０７：酸化窒化シリコン膜、２０９：酸化物導電膜、２１１：金属酸化物膜、４００：画素回路、４００ＥＬ：画素回路、４００ＬＣ：画素回路、４０１：回路、４０１ＥＬ：回路、４０１ＬＣ：回路、５０１：画素回路、５０２：画素部、５０４：駆動回路部、５０４ａ：ゲートドライバ、５０４ｂ：ソースドライバ、５０６：保護回路、５０７：端子部、５５０：トランジスタ、５５２：トランジスタ、５５４：トランジスタ、５６０：容量素子、５６２：容量素子、５７０：液晶素子、５７２：発光素子、７００：表示装置、７００Ａ：表示装置、７００Ｂ：表示装置、７０１：第１の基板、７０２：画素部、７０４：ソースドライバ回路部、７０５：第２の基板、７０６：ゲートドライバ回路部、７０８：ＦＰＣ端子部、７１０：信号線、７１１：配線部、７１２：シール材、７１６：ＦＰＣ、７１７：ＩＣ、７２１：ソースドライバＩＣ、７２２：ゲートドライバ回路部、７２３：ＦＰＣ、７２４：プリント基板、７３０：絶縁膜、７３２：封止膜、７３４：絶縁膜、７３６：着色膜、７３８：遮光膜、７４０：保護層、７４１：保護層、７４２：接着層、７４３：樹脂層、７４４：絶縁層、７４５：支持基板、７４６：樹脂層、７５０：トランジスタ、７５２：トランジスタ、７６０：配線、７７０：平坦化絶縁膜、７７２：導電層、７７３：絶縁層、７７４：導電層、７７５：液晶素子、７７６：液晶層、７８０：異方性導電膜、７８２：発光素子、７８６：ＥＬ層、７８８：導電膜、７９０：容量素子、６０００：表示モジュール、６００１：上部カバー、６００２：下部カバー、６００５：ＦＰＣ、６００６：表示装置、６００９：フレーム、６０１０：プリント基板、６０１１：バッテリー、６０１５：発光部、６０１６：受光部、６０１７ａ：導光部、６０１７ｂ：導光部、６０１８：光、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５１０：保護部材、６５１１：表示パネル、６５１２：光学部材、６５１３：タッチセンサパネル、６５１５：ＦＰＣ、６５１６：ＩＣ、６５１７：プリント基板、６５１８：バッテリー、７１００：テレビジョン装置、７１０１：筐体、７１０３：スタンド、７１１１：リモコン操作機、７２００：ノート型パーソナルコンピュータ、７２１１：筐体、７２１２：キーボード、７２１３：ポインティングデバイス、７２１４：外部接続ポート、７３００：デジタルサイネージ、７３０１：筐体、７３０３：スピーカ、７３１１：情報端末機、７４００：デジタルサイネージ、７４０１：柱、７５００：表示部、８０００：カメラ、８００１：筐体、８００２：表示部、８００３：操作ボタン、８００４：シャッターボタン、８００６：レンズ、８１００：ファインダー、８１０１：筐体、８１０２：表示部、８１０３：ボタン、８２００：ヘッドマウントディスプレイ、８２０１：装着部、８２０２：レンズ、８２０３：本体、８２０４：表示部、８２０５：ケーブル、８２０６：バッテリー、８３００：ヘッドマウントディスプレイ、８３０１：筐体、８３０２：表示部、８３０４：固定具、８３０５：レンズ、９０００：筐体、９００１：表示部、９００３：スピーカ、９００５：操作キー、９００６：接続端子、９００７：センサ、９００８：マイクロフォン、９０５０：アイコン、９０５１：情報、９０５２：情報、９０５３：情報、９０５４：情報、９０５５：ヒンジ、９１００：テレビジョン装置、９１０１：携帯情報端末、９１０２：携帯情報端末、９２００：携帯情報端末、９２０１：携帯情報端末

Claims (15)

  1. 　半導体層と、第１の絶縁層と、第２の絶縁層と、第３の絶縁層と、金属酸化物層と、導電層と、を有し、
    　前記半導体層、前記第２の絶縁層、前記金属酸化物層、及び前記導電層は、前記第１の絶縁層上にこの順に積層され、
    　チャネル長方向の断面において、前記第２の絶縁層の端部は、前記半導体層の端部よりも内側に位置し、
    　前記導電層及び前記金属酸化物層の端部はそれぞれ、前記第２の絶縁層の端部よりも内側に位置し、
    　前記第３の絶縁層は、前記第１の絶縁層の上面、前記半導体層の上面及び側面、前記第２の絶縁層の上面及び側面、前記金属酸化物層の側面、並びに前記導電層の上面及び側面と接し、
    　前記半導体層は、第１の領域と、一対の第２の領域と、一対の第３の領域と、を有し、
    　前記第１の領域は、前記第１の絶縁層及び前記金属酸化物層と重なり、
    　前記第２の領域は、前記第１の領域を挟み、前記第２の絶縁層と重なり、且つ前記金属酸化物層と重ならず、
    　前記第３の領域は、前記第１の領域及び一対の前記第２の領域を挟み、且つ前記第２の絶縁層と重ならず、
    　前記第３の領域は、前記第３の絶縁層と接し、
    　前記第３の領域は、前記第１の領域よりも低抵抗である部分を含み、
    　前記第２の領域は、前記第３の領域よりも高抵抗である部分を含む半導体装置。
  2. 　請求項１において、
    　前記第２の絶縁層は、前記金属酸化物層と重なる領域の膜厚より前記金属酸化物層と重ならない領域の膜厚が薄い部分を有する半導体装置。
  3. 　請求項１または請求項２において、
    　前記第２の領域は、シート抵抗が１×１０３Ω／□以上１×１０９Ω／□以下である部分を含む半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第１の領域の電気抵抗は、前記第２の領域の電気抵抗の１×１００倍以上１×１０９倍以下である半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　前記第２の領域の電気抵抗は、前記第３の領域の電気抵抗の１×１００倍以上１×１０９倍以下である半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　チャネル長方向の断面において、前記第２の領域の幅が、１００ｎｍ以上２μｍ以下である半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　前記第１の絶縁層は、窒化物を含み、
    　前記第３の絶縁層は、窒化物を含む半導体装置。
  8. 　請求項１乃至請求項７のいずれか一において、
    　さらに第４の絶縁層を有し、
    　前記第４の絶縁層は、前記第３の絶縁層の上面と接し、
    　前記第４の絶縁層は、窒化物を含む半導体装置。
  9. 　請求項８において、
    　前記第３の絶縁層は、前記第４の絶縁層より水素濃度が低い領域を有する半導体装置。
  10. 　請求項８または請求項９において、
    　前記第３の絶縁層は、前記第４の絶縁層より膜密度が高い領域を有する半導体装置。
  11. 　請求項１乃至請求項１０のいずれか一において、
    　前記導電層と、前記金属酸化物層とは上面形状が概略一致する半導体装置。
  12. 　請求項１乃至請求項１０のいずれか一において、
    　前記導電層の端部は、前記金属酸化物層の端部より内側に位置する半導体装置。
  13. 　請求項１乃至請求項１２のいずれか一において、
    　前記第２の絶縁層の端部、及び前記金属酸化物層の端部は、それぞれテーパ形状を有する半導体装置。
  14. 　請求項１乃至請求項１３のいずれか一において、
    　前記半導体層及び前記金属酸化物層は、それぞれ同じ金属元素を含む半導体装置。
  15. 　請求項１４において、
    　前記金属元素は、インジウム及び亜鉛のいずれか一以上である半導体装置。
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