JP6327379B1 - 窒化ガリウム半導体装置および窒化ガリウム半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲートトレンチ部およびメサ部に起因する問題を解決する。【解決手段】プレーナゲート型の窒化ガリウム半導体装置であって、窒化ガリウム単結晶基板と、窒化ガリウム単結晶基板上の窒化ガリウム層と、窒化ガリウム層中に設けられ、少なくとも一部が窒化ガリウム層の表面に露出する第１導電型の第１のソース領域と、第１のソース領域の底部よりも下において窒化ガリウム層中に設けられ、第２導電型の不純物を有する、第１の埋込領域と、表面と平行な方向において第１のソース領域に隣接し、第１の埋込領域上に設けられ、少なくとも一部が表面に露出する第２導電型の第１のベース領域と、第１のベース領域よりも上方に設けられたゲート電極とを備え、窒化ガリウム層の深さ方向と平行な方向において、第１のベース領域における第２導電型不純物濃度は、第１の埋込領域の上端から表面に向けて徐々に低下する、窒化ガリウム半導体装置を提供する。【選択図】図２

Description

本発明は、窒化ガリウム半導体装置および窒化ガリウム半導体装置の製造方法に関する。

従来、エピタキシャル形成したｐ⁻型の窒化ガリウム（以下、ＧａＮ）層を部分的に除去してゲートトレンチ部を設けることが知られている（例えば、非特許文献１参照）。また、ｐ⁻型のＧａＮ層を部分的に除去してＧａＮ層のメサ部を形成し、当該メサ部の側部および底部にフィールドプレートを形成することが知られている（例えば、同文献参照）。なお、特許文献１には、ＧａＮ層にマグネシウム（以下、Ｍｇ）を部分的にイオン注入し、その後にＭｇを熱拡散させることにより拡散領域をｐ型化させることが記載されている。
［先行技術文献］
［非特許文献］
［非特許文献１］ Ｔｏｈｒｕ Ｏｋａ ｅｔ ａｌ．，"Ｖｅｒｔｉｃａｌ ＧａＮ‐ｂａｓｅｄ ｔｒｅｎｃｈ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ‐ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ａ ｆｒｅｅ‐ｓｔａｎｄｉｎｇ ＧａＮ ｓｕｂｓｔｒａｔｅ ｗｉｔｈ ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ ｏｆ １．６ ｋＶ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，ｐｕｂｌｉｓｈｅｄ ２８ Ｊａｎｕａｒｙ ２０１４，Ｖｏｌｕｍｅ ７，Ｎｕｍｂｅｒ ２，０２１００２
［特許文献］
［特許文献１］ 特開２００７−２５８５７８号公報

ゲートトレンチ部およびメサ部を設ける場合には、ゲートトレンチ部の底部における角部およびメサ部の底部における角部において、電界集中が生じることにより耐圧が低下する。また、ゲートトレンチ部およびメサ部はフォトリソグラフィー工程における微細加工を妨げるという問題がある。さらに、ゲートトレンチ部およびメサ部を形成するときにＧａＮ層の表面がダメージを受けるという問題がある。

本発明の第１の態様においては、プレーナゲート型の窒化ガリウム半導体装置を提供する。窒化ガリウム半導体装置は、窒化ガリウム単結晶基板と、窒化ガリウム層と、第１のソース領域と、第１の埋込領域と、第１のベース領域と、ゲート電極とを備えてよい。窒化ガリウム層は、窒化ガリウム単結晶基板上に設けられてよい。第１のソース領域は、窒化ガリウム層中に設けられてよい。第１のソース領域は、少なくとも一部が窒化ガリウム層の表面に露出してよい。第１のソース領域は、第１導電型であってよい。第１の埋込領域は、第１のソース領域の底部よりも下において窒化ガリウム層中に設けられてよい。第１の埋込領域は、第２導電型の不純物を有してよい。第１のベース領域は、表面と平行な方向において第１のソース領域に隣接してよい。第１のベース領域は、第１の埋込領域上に設けられてよい。第１のベース領域は、少なくとも一部が表面に露出してよい。第１のベース領域は、第２導電型であってよい。ゲート電極は、第１のベース領域よりも上方に設けられてよい。窒化ガリウム層の深さ方向と平行な方向において、第１のベース領域における第２導電型不純物濃度は、第１の埋込領域の上端から表面に向けて徐々に低下してよい。

第１の埋込領域は、予め定められた深さ位置に第２導電型不純物濃度分布のピークを有してよい。

窒化ガリウム半導体装置は、第１の下部拡散領域をさらに備えてよい。第１の下部拡散領域は、第１の埋込領域の下に直接接してよい。第１の下部拡散領域は、第１の埋込領域と窒化ガリウム単結晶基板との間に設けられてよい。第１の下部拡散領域は、第１の埋込領域よりも低い第２導電型不純物濃度を有してよい。窒化ガリウム層の深さ方向と平行な方向において、第１の下部拡散領域における第２導電型不純物濃度は、第１の埋込領域の下端から窒化ガリウム単結晶基板に向けて徐々に低下してよい。

窒化ガリウム層の深さ方向と平行な方向において、第１のベース領域における残留欠陥濃度は、第１の埋込領域の上端から表面に向けて徐々に低下してよい。

第１の埋込領域は、予め定められた深さ位置に残留欠陥濃度のピークを有してよい。

窒化ガリウム半導体装置の断面視において、窒化ガリウム層は、第２の埋込領域と、第２のベース領域と、ドリフト領域とを更に備えてよい。第２の埋込領域は、深さ方向と平行な方向に延びる線対称軸に対して第１の埋込領域に対応してよい。第２のベース領域は、線対称軸に対して第１のベース領域に対応してよい。ドリフト領域は、第１導電型の上部領域と、第１導電型の下部領域とを含んでよい。上部領域は、第１のベース領域および第１の埋込領域と第２のベース領域および第２の埋込領域との間に設けられてよい。下部領域は、上部領域と窒化ガリウム単結晶基板との間に設けられてよい。上部領域の第１導電型不純物濃度は、下部領域の第１導電型不純物濃度よりも高くてよい。

表面は、第１のソース領域の上端と、第１のベース領域の上端と、ドリフト領域における上部領域の上端とを含んでよい。第１のソース領域の上端と、第１のベース領域の上端と、ドリフト領域における上部領域の上端とは、一つの平面を構成してよい。

窒化ガリウム単結晶基板は、低転位自立型基板であってよい。

本発明の第２の態様においては、プレーナゲート型の窒化ガリウム半導体装置の製造方法を提供する。窒化ガリウム半導体装置の製造方法は、窒化ガリウム層を形成する段階と、第２導電型不純物をイオン注入する段階と、第２導電型の第１のベース領域を形成する段階と、窒化ガリウム層に第１導電型不純物をイオン注入する段階と、ゲート電極を形成する段階とを備えてよい。窒化ガリウム層は、窒化ガリウム単結晶基板上に形成されてよい。第２導電型不純物をイオン注入する段階は、窒化ガリウム層の予め定められた深さ位置に第１の埋込領域を形成することを目的とするイオン注入であってよい。第１のベース領域を形成する段階において、窒化ガリウム単結晶基板および窒化ガリウム層を熱処理することにより、第１のベース領域を形成してよい。第１導電型不純物をイオン注入する段階は、窒化ガリウム層のうち予め定められた深さ位置よりも上の領域に第１のソース領域を形成することも目的として実行されてよい。ゲート電極は、第１のベース領域よりも上方に形成されてよい。第１のベース領域を形成する段階の後において、第１のベース領域は、窒化ガリウム層の表面と平行な方向において第１のソース領域に隣接し、第１の埋込領域上に位置し、少なくとも一部が前記表面に露出していてよい。また、第１のベース領域を形成する段階の後において、窒化ガリウム層の深さ方向と平行な方向において、第１のベース領域における第２導電型不純物濃度は、第１の埋込領域の上端から表面に向けて徐々に低下してよい。

熱処理は、急速加熱処理であってよい。急速加熱処理において、１３００℃以上の予め定められた温度で、１０分未満の時間、窒化ガリウム層を加熱してよい。

急速加熱処理において、予め定められた温度に達するまで、窒化ガリウム層を数百℃／分の昇温速度で加熱してよい。

窒化ガリウム半導体装置の断面視において、窒化ガリウム半導体装置は、第２の埋込領域と、第２のベース領域と、第１導電型のドリフト領域とを更に備えてよい。第２の埋込領域は、深さ方向と平行な方向に延びる線対称軸に対して第１の埋込領域に対応してよい。第２のベース領域は、線対称軸に対して第１のベース領域に対応してよい。ドリフト領域は、第１導電型の上部領域と、第１導電型の下部領域とを含んでよい。上部領域は、第１のベース領域および第１の埋込領域と第２のベース領域および第２の埋込領域との間に設けられてよい。下部領域は、上部領域と窒化ガリウム単結晶基板との間に設けられてよい。窒化ガリウム半導体装置の製造方法は、上部領域に第１導電型の不純物をイオン注入する段階をさらに備えてよい。上部領域に第１導電型の不純物をイオン注入することにより、上部領域の第１導電型不純物濃度が下部領域の第１導電型不純物濃度よりも高くなってよい。

上部領域に第１導電型の不純物をイオン注入する段階は、窒化ガリウム単結晶基板および窒化ガリウム層を熱処理することにより第１のベース領域および第２のベース領域を形成する段階の前または後であってよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施形態における縦型ＭＯＳＦＥＴ１００の上面図である。 図１のＡ‐Ａ断面およびＢ‐Ｂ断面を示す図である。 図２のＣ‐Ｃ断面における、Ｍｇ濃度分布および残留欠陥分布を示す図である。 縦型ＭＯＳＦＥＴ１００の製造工程を示すフロー図である。 段階Ｓ２１０を示す図である。 段階Ｓ２２０を示す図である。 段階Ｓ２２５を示す図である。 段階Ｓ２３０を示す図である。 段階Ｓ２４０を示す図である。 段階Ｓ２５０を示す図である。 段階Ｓ２６０を示す図である。 段階Ｓ２６５を示す図である。 段階Ｓ２７０を示す図である。 段階Ｓ２８０を示す図である。 段階Ｓ２９０を示す図である。 段階Ｓ３００を示す図である。 段階Ｓ２５０における熱処理温度の時間変化を示す図である。 は、熱処理装置１５０の概要を示す図である。 第２実施形態における縦型ＭＯＳＦＥＴ１００の製造工程を示すフロー図である。 段階Ｓ２６５を示す図である。 段階Ｓ２６８を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施形態における縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００の上面図である。図１は、縦型ＭＯＳＥＦＴ１００のＸ‐Ｙ平面図でもある。本例において、Ｘ軸方向とＹ軸方向とは互いに垂直な方向であり、Ｚ軸方向はＸ‐Ｙ平面に垂直な方向である。Ｘ、ＹおよびＺ軸は、いわゆる右手系を成す。

本例においては、Ｚ軸の正方向を「上」と称し、Ｚ軸の負方向を「下」と称する場合がある。「上」および「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」および「下」の方向は、重力方向に限定されない。「上」および「下」は、領域、層、膜および基板等における相対的な位置関係を特定する便宜的な表現に過ぎない。

本例の縦型ＭＯＳＦＥＴ１００は、活性領域１１０とエッジ終端領域１３０とを有する。本例の活性領域１１０は、ゲートパッド１１２およびソースパッド１１４を有する。ゲートパッド１１２およびソースパッド１１４は、後述のゲート電極４４およびソース電極５４にそれぞれ電気的に接続された電極パッドである。

エッジ終端領域１３０は、上面視において活性領域１１０の周囲を囲んで設けられる。エッジ終端領域１３０は、ガードリング構造、フィールドプレート構造およびＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造の一以上を有してよい。エッジ終端領域１３０は、活性領域１１０で発生した空乏層をエッジ終端領域１３０まで広げることにより、活性領域１１０での電界集中を防ぐ機能を有してよい。

図２は、図１のＡ‐Ａ断面およびＢ‐Ｂ断面を示す図である。Ａ‐Ａ断面およびＢ‐Ｂ断面は、各々Ｙ‐Ｚ平面に平行な断面である。Ａ‐Ａ断面は活性領域１１０の部分的な断面図であり、Ｂ‐Ｂ断面はエッジ終端領域１３０の部分的な断面図である。なお、Ａ‐Ａ断面は、ＭＯＳＦＥＴの繰り返し単位の構造を示す。ＭＯＳＦＥＴの繰り返し単位の構造は、Ｙ軸方向において繰り返し設けられてよい。

（Ａ‐Ａ断面）本例の縦型ＭＯＳＦＥＴ１００は、活性領域１１０にプレーナゲート型の縦型ＭＯＳＦＥＴを有する。本例の縦型ＭＯＳＦＥＴ１００は、ＧａＮ基板１０、ＧａＮ層１６、ゲート絶縁膜４２、ゲート電極４４、ソース電極５４およびドレイン電極５６を有する。

ＧａＮ基板１０はＧａＮ単結晶基板の一例である。ＧａＮ基板１０は、第１導電型の基板であってよい。本例のＧａＮ基板１０は、ｎ^＋型の基板である。ＧａＮ層１６は、ＧａＮ基板１０上に設けられてよい。本例のＧａＮ層１６は、ＧａＮ基板１０上にエピタキシャル形成される。ＧａＮ層１６は、第１導電型の層であってよい。本例のＧａＮ層１６は、ｎ⁻型の層である。

本例においては、第１導電型をｎ型とし、第２導電型をｐ型とする。ただし、他の例においては第１導電型をｐ型とし、第２導電型をｎ型としてもよい。なお、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。

ＧａＮに対する第１導電型（ｎ型）不純物は、Ｓｉ（シリコン）、Ｇｅ（ゲルマニウム）、およびＯ（酸素）の一種類以上の元素であってよい。本例においては、ｎ型不純物としてＳｉを用いる。また、ＧａＮに対する第１導電型（ｐ型）不純物は、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｂｅ（ベリリウム）およびＺｎ（亜鉛）の一種類以上の元素であってよい。本例においては、ｐ型不純物としてＭｇを用いる。

本例の縦型ＭＯＳＦＥＴ１００において、半導体材料はＧａＮであるが、半導体材料はアルミニウム（Ａｌ）およびインジウム（Ｉｎ）の一以上の元素を含んでもよい。半導体材料は、ＡｌおよびＩｎを微量に含んだ混晶半導体、即ちＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ＜１、０≦ｙ＜１）であってもよい。ただし、本例の半導体材料は、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎにおいてｘ＝ｙ＝０としたＧａＮである。

ＧａＮ基板１０は、低転位自立型基板であってよい。本例のＧａＮ基板１０は、貫通転位密度が１Ｅ＋７ｃｍ^−２未満の自立基板である。ＧａＮ基板１０を低転位密度とすることにより、ＧａＮ基板１０上に形成したＧａＮ層１６の転位密度も低減することができる。さらに、このような低転位基板を用いることで、大面積のパワーデバイスを形成してもリーク電流を少なくすることができる。これにより、パワーデバイスを高い良品率で製造することができる。また、イオン注入された不純物が熱処理のときに転位に沿って深く拡散することを防止できる。

本例において、ＧａＮ層１６とＧａＮ基板１０との界面を境界１２とする。本例において、境界１２はＧａＮ基板１０の第１主面である。ＧａＮ基板１０の第２主面は、境界１２と反対側の裏面１８である。また、本例において、ＧａＮ層１６の第１主面は、境界１２と反対側の表（おもて）面１４であり、ＧａＮ層１６の第２主面は境界１２である。

（イオン注入領域）ＧａＮ層１６中には、不純物がイオン注入されてよい。本例において、ＧａＮ層１６は、表面１４から各々所定の深さ範囲に不純物がイオン注入された領域である、コンタクト領域２５、ソース領域２６および埋込領域２８を有する。つまり、コンタクト領域２５、ソース領域２６および埋込領域２８は、ＧａＮ層１６中に設けられる。

コンタクト領域２５および埋込領域２８にはＭｇがイオン注入されてよい。コンタクト領域２５および埋込領域２８の各々は、イオン注入後の熱処理を経て、第２導電型領域になってよい。本例のコンタクト領域２５および埋込領域２８の各々は、熱処理後にｐ^＋型となる。

埋込領域２８がｐ^＋型である場合に、埋込領域２８は耐圧構造部として機能し得る。例えば、ｐ^＋型の埋込領域２８が無い場合には、ベース領域２３とドリフト領域２２とのｐｎ接合により形成される空乏層がベース領域２３の上端にまで達することで、ゲートオフ時の耐圧が低下する場合がある。これに対して、埋込領域２８を設けることにより、空乏層がベース領域２３の上端にまで達することを防ぐことができるので、埋込領域２８が無い場合に比べてゲートオフ時の耐圧を向上させることができる。

ソース領域２６には、Ｓｉがイオン注入されてよい。これにより、ソース領域２６は、第１導電型の不純物を有する。ソース領域２６は、イオン注入後の熱処理を経て、第１導電型領域になってよい。本例のソース領域２６は、熱処理後にｎ^＋型となる。なお、本例のコンタクト領域２５、ソース領域２６および埋込領域２８は、Ｘ軸方向に延伸するストライプ形状であってよい。

埋込領域２８は、ソース領域２６の底部よりも下に位置する。ソース領域２６の底部と埋込領域２８の上部との間には、ベース領域２３が位置してよい。本例のＧａＮ層１６は、第１の埋込領域２８‐１および第２の埋込領域２８‐２を含む。第２の埋込領域２８‐２は、線対称軸６０に対して第１の埋込領域２８‐１に対応してよい。なお、線対称軸６０は、深さ方向と平行な方向に延びる仮想的な直線である。深さ方向とは、Ｚ軸方向に平行な方向である。線対称軸６０は、ＭＯＳＦＥＴの繰り返し単位の構造において一つ存在するとしてよい。本例の第１の埋込領域２８‐１および第２の埋込領域２８‐２は、線対称軸６０に対して対称である。

ソース領域２６は、電子電流が流れる経路を提供してよい。本例のソース領域２６は、少なくとも一部が表面１４に露出する。ソース領域２６は、底部と内側の側部とがベース領域２３に接し、外側の側部がコンタクト領域２５に接してよい。なお、本例においては、一の領域において線対称軸６０に近い位置を内側と称し、当該一の領域における線対称軸６０から遠い位置を外側と称する場合がある。また、本例のＧａＮ層１６は、線対称軸６０に対して対称である第１のソース領域２６‐１および第２のソース領域２６‐２を含む。

コンタクト領域２５は、ソース電極５４との接触抵抗を低減する機能、および、ゲートオフ時の正孔引き抜き経路を提供する機能を有してよい。本例のコンタクト領域２５は、少なくとも一部が表面１４に露出する。コンタクト領域２５は、内側の側部がソース領域２６およびベース領域２３に接し、底部が埋込領域２８に接してよい。また、本例のＧａＮ層１６は、線対称軸６０に対して対称である第１のコンタクト領域２５‐１および第２のコンタクト領域２５‐２を含む。

（熱拡散領域）本例のＧａＮ層１６は、ベース領域２３、側部拡散領域２７および下部拡散領域２９をさらに有する。つまり、ベース領域２３、側部拡散領域２７および下部拡散領域２９は、ＧａＮ層１６中に設けられる。本例のベース領域２３、側部拡散領域２７および下部拡散領域２９は、埋込領域２８を熱処理した結果、埋込領域２８中の第２導電型の不純物が拡散することにより形成された領域である。これら熱拡散領域は、第２導電型領域である。本例のベース領域２３、側部拡散領域２７および下部拡散領域２９は、埋込領域２８よりも低い第２導電型不純物濃度を有する。本例のベース領域２３、側部拡散領域２７および下部拡散領域２９は、ｐ型またはｐ⁻型である。

ベース領域２３は、埋込領域２８上に設けられる。本例のＧａＮ層１６は、線対称軸６０に対して対称である第１のベース領域２３‐１および第２のベース領域２３‐２を含む。ベース領域２３の一部である上部領域は、表面１４に露出してよい。本例において、上部領域は、チャネル形成領域２４に対応する領域である。本例の上部領域（チャネル形成領域２４）は、表面１４においてゲート絶縁膜４２に接する。

本例のベース領域２３は、チャネル形成領域２４（上部領域）およびソース領域２６の下に位置する下部領域を含む。ベース領域２３における上部領域および下部領域の内側の側部は、各々ドリフト領域２２に接する。また、本例のチャネル形成領域２４は、表面１４と平行な方向において、ソース領域２６に隣接してよい。本例のチャネル形成領域２４の外側は、ソース領域２６に接する。なお、本例の下部領域の外側は、コンタクト領域２５に接する。

本例の側部拡散領域２７は、Ｙ軸方向において埋込領域２８に隣接する。本例のＧａＮ層１６は、線対称軸６０に対して各々対称である、第１の側部拡散領域２７‐１および第２の側部拡散領域２７‐２と、第１の下部拡散領域２９‐１および第２の下部拡散領域２９‐２とを含む。側部拡散領域２７は、埋込領域２８よりも内側に位置する。

本例の下部拡散領域２９は、埋込領域２８の下に直接接する。本例の下部拡散領域２９は、埋込領域２８とＧａＮ基板１０との間に位置する。ベース領域２３、側部拡散領域２７および下部拡散領域２９の内側の側部は、第２導電型不純物の熱拡散領域と第１導電型のドリフト領域２２との間の連続的に設けられた境界１７を構成してよい。

本例のドリフト領域２２は、各々第１導電型である、上部領域２２‐Ｔおよび下部領域２２‐Ｂを含む。本例の上部領域２２‐Ｔおよび下部領域２２‐Ｂは、各々ｎ⁻型の領域である。上部領域２２‐Ｔは、第１のベース領域２３‐１、側部拡散領域２７‐１、第１の埋込領域２８‐１および第１の下部拡散領域２９‐１と、第２のベース領域２３‐２、側部拡散領域２７‐２、第２の埋込領域２８‐２および第２の下部拡散領域２９‐２との間に設けられてよい。本例の上部領域２２‐Ｔは、線対称軸６０に対して対称に設けられた二つの境界１７に間に位置する。また、本例において、上部領域２２‐Ｔの上端は表面１４に一致し、上部領域２２‐Ｔの下端は下部拡散領域２９の下端と同じ深さ位置に一致する。

下部領域２２‐Ｂは、上部領域２２‐ＴとＧａＮ基板１０との間に位置してよい。本例の下部領域２２‐Ｂは、下部拡散領域２９の下端とＧａＮ基板１０の上端（即ち、境界１２）との間に位置する。下部領域２２‐Ｂは、ＭＯＳＦＥＴの繰り返し単位の構造において、Ｙ軸方向全体に渡って設けられてよい。

ゲート絶縁膜４２は、少なくともチャネル形成領域２４上に直接接して設けられてよい。本例のゲート絶縁膜４２は、ドリフト領域２２の上部領域２２‐Ｔと、チャネル形成領域２４と、ソース領域２６の一部とに直接接して設けられる。本例のゲート絶縁膜４２は、平坦な表面１４上に設けられる。

本例において、平坦な表面１４とは、ゲートトレンチ部またはメサ構造を設けることを目的としたエッチングにより意図的な凹凸が設けられていない表面１４を意味する。ただし、平坦な表面１４は、後述のマスク８０およびキャップ層８５等のエッチングならびに熱処理に起因して、例えば、１０ｎｍ程度の凹凸を有してもよい。凹凸は、例えば、最大高さ粗さＲｚにより評価してよい。最大高さ粗さＲｚとは、凹凸を示す輪郭曲線の平均線の方向に基準長さＬだけ輪郭曲線を抜き取ったグラフにおいて、当該平均線から最も高い山頂までの高さＲｐと最も低い谷までの深さＲｖとの差を意味する。

本例の表面１４は、ソース領域２６の上端と、チャネル形成領域２４の上端と、上部領域２２‐Ｔの上端とを含む。本例においては、ソース領域２６の上端と、チャネル形成領域２４の上端と、上部領域２２‐Ｔの上端と、コンタクト領域２５の上端とが、表面１４に一致する一つの平面を構成する。このように、本例においては、ゲートトレンチ部もメサ部も設けないので、ゲートトレンチ部の角部またはメサ部の角部において電界集中が生じることにより耐圧が低下するという問題を解消することができる。

ゲート電極４４は、ベース領域２３よりも上方に設けられてよい。本例のゲート電極４４は、ゲート絶縁膜４２上に直接接して、少なくともチャネル形成領域２４上に設けられる。より具体的には、本例のゲート電極４４は、上部領域２２‐Ｔと、チャネル形成領域２４と、ソース領域２６の一部との上方に設けられる。このように、本例のゲート電極４４は、平坦なゲート絶縁膜４２上に設けられたプレーナ型である。ゲート電極４４は、ゲートパッド１１２と異なる材料で形成されてよい。本例において、ゲート電極４４は不純物をドープしたポリシリコンで形成され、ゲートパッド１１２はＡｌまたはＡｌ‐Ｓｉの合金で形成される。

ソース電極５４は、表面１４上に設けられてよい。本例のソース電極５４は、ソース領域２６の一部とコンタクト領域２５とに接して設けられる。ソース電極５４は、層間絶縁膜を介してゲート電極４４上にも設けられてよい。層間絶縁膜は、ゲート電極４４がソース電極５４と電気的に接続しないように、ゲート電極４４の上部および複数の側部を被覆してよい。

なお、ソース電極５４は、ソースパッド１１４と同一の材料で形成されてよい。本例においては、ＡｌまたはＡｌ‐Ｓｉの合金からなるソース電極５４がソースパッド１１４も兼ねる。ソース電極５４は、表面１４とＡｌ層またはＡｌ‐Ｓｉ層との間にバリアメタル層を有してもよい。バリアメタル層の材料としてチタン（Ｔｉ）を使用してもよい。つまり、ソース電極５４は、Ｔｉ層およびＡｌ層の積層、または、Ｔｉ層およびＡｌ‐Ｓｉの合金層の積層であってもよい。ドレイン電極５６は、裏面１８に接して裏面１８の下に設けられる。ドレイン電極５６もソース電極５４と同様の材料で構成されてよい。

ゲート端子、ソース端子およびドレイン端子を、それぞれＧ、ＤおよびＳで示す。例えば、ゲート端子を介してゲート電極４４に閾値電圧以上の電位が与えられると、チャネル形成領域２４に反転層が形成される。反転層が形成された場合に、ドレイン電極５６に所定の高電位が与えられ、かつ、ソース電極５４に接地電位が与えられると、ドレイン端子からソース端子へ電流が流れる。また、ゲート電極４４に閾値電圧よりも低い電位が与えられるとチャネル形成領域２４における反転層が消滅し、電流が遮断される。これにより、縦型ＭＯＳＦＥＴ１００は、ソース端子およびドレイン端子間における電流をスイッチングすることができる。

（Ｂ‐Ｂ断面）本例の縦型ＭＯＳＦＥＴ１００は、エッジ終端領域１３０において、ＧａＮ基板１０、ＧａＮ層１６、電極５８、保護膜７０およびドレイン電極５６を有する。なお、ＧａＮ基板１０およびＧａＮ層１６は、エッジ終端領域１３０および活性領域１１０において、共通して設けられる。つまり、ＧａＮ基板１０およびＧａＮ層１６の一部が活性領域１１０であり、ＧａＮ基板１０およびＧａＮ層１６の他の一部がエッジ終端領域１３０である。ただし、エッジ終端領域１３０におけるＧａＮ層１６の内部の構造は、活性領域１１０と異なる。

エッジ終端領域１３０のＧａＮ層１６は、ドリフト領域２２、上部拡散領域３４、第１ドープ領域３５、第２ドープ領域３６、側部拡散領域３７、埋込領域３８および下部拡散領域３９を有する。なお、本例において、第１ドープ領域３５、第２ドープ領域３６および埋込領域３８は、Ｍｇをイオン注入した領域である。これに対して、上部拡散領域３４、側部拡散領域３７および下部拡散領域３９は、イオン注入した後の熱処理により形成された領域である。熱処理において、埋込領域３８はｐ^＋型領域となってよく、第１ドープ領域３５、第２ドープ領域３６、上部拡散領域３４、側部拡散領域３７および下部拡散領域３９はｐ型またはｐ⁻型領域となってよい。

上部拡散領域３４は、埋込領域３８上に直接接して設けられる。Ｘ‐Ｙ平面において、第２ドープ領域３６、第１ドープ領域３５および上部拡散領域３４の順にＧａＮ層１６の側端部に近い。第１ドープ領域３５は、第２ドープ領域３６と上部拡散領域３４との間に位置する。側部拡散領域３７は、埋込領域３８の側部に位置し、深さ方向において第１ドープ領域３５と下部拡散領域３９との間に位置する。下部拡散領域３９は、埋込領域３８の底部に接して底部の下に位置する。

本例のエッジ終端領域１３０は、ガードリング構造７４およびＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造７８を有する。本例においては、上部拡散領域３４、側部拡散領域３７、埋込領域３８、下部拡散領域３９および電極５８が、ガードリング構造７４を構成する。エッジ終端領域１３０は、互いに離間した複数のガードリング構造７４を有してもよい。

電極５８は、上部拡散領域３４上に直接接して設けられる。電極５８、上部拡散領域３４、側部拡散領域３７、埋込領域３８および下部拡散領域３９は、活性領域１１０をＸ‐Ｙ平面において囲むようにリング状に設けられてよい。電極５８は、接地電位を有してもよい。ガードリング構造７４があることにより、ゲートオフ状態での空乏層がＧａＮ層１６の側端部に広がり易くなる。これにより、ガードリング構造７４が無い場合に比べて縦型ＭＯＳＦＥＴ１００の耐圧を向上させることができる。

第１ドープ領域３５および第２ドープ領域３６は、ＪＴＥ構造７８を構成する。本例において、第２ドープ領域３６のＭｇ濃度は、第１ドープ領域３５のＭｇ濃度よりも低い。Ｍｇ濃度が低いほど空乏化する範囲が広くなる。ＧａＮ層１６の側端部に近い第２ドープ領域３６のＭｇ濃度を相対的に低濃度とすることにより、ゲートオフ状態での空乏層が外側に広がり易くなる。これにより、ＪＴＥ構造７８が無い場合に比べて縦型ＭＯＳＦＥＴ１００の耐圧を向上させることができる。

図３は、図２のＣ‐Ｃ断面における、Ｍｇ濃度分布および残留欠陥分布を示す図である。Ｃ‐Ｃ断面は、ベース領域２３（特に、チャネル形成領域２４）、埋込領域２８、下部拡散領域２９および下部領域２２‐Ｂを通るＸ‐Ｚ平面に平行な断面である。

上側のグラフがＭｇ濃度分布であり、下側のグラフが残留欠陥分布である。本例において、Ｍｇ濃度分布は、熱処理後のＭｇ濃度分布を意味する。Ｍｇ濃度分布において、縦軸はＭｇ濃度［ｃｍ^−３］であり、横軸は深さ［ｎｍ］である。また、本例において、残留欠陥分布は、熱処理後における残留欠陥濃度の分布を意味する。それゆえ、縦軸は残留欠陥濃度［ｃｍ^−３］であり、横軸は深さ［ｎｍ］である。残留欠陥は、例えば点欠陥である。

本例において、埋込領域２８は、予め定められた深さ位置にｐ型不純物濃度分布のピークを有する。また、埋込領域２８は、予め定められた深さ位置に残留欠陥濃度のピークを有する。本例において、埋込領域２８におけるｐ型不純物濃度分布のピーク深さ位置と残留欠陥濃度のピーク深さ位置とは一致する。つまり、所定の深さ位置にＭｇイオンがイオン注入されるので、この所定の深さ位置においてＭｇ濃度分布および残留欠陥分布は極大値を有する。

ベース領域２３におけるｐ型不純物濃度は、ＧａＮ層１６の深さ方向と平行な方向において、埋込領域２８の上端から表面１４に向けて徐々に低下してよい。なお、図３における埋込領域２８の上端および下端を、破線で示す。埋込領域２８からベース領域２３にｐ型不純物が熱拡散することに起因して、ｐ型不純物がＺ軸の正方向において徐々に低下してよい。

同様に、ベース領域２３における残留欠陥濃度は、ＧａＮ層１６の深さ方向と平行な方向において、埋込領域２８の上端から表面１４に向けて徐々に低下してよい。埋込領域２８からベース領域２３にｐ型不純物が熱拡散することに起因して、欠陥も同様に熱拡散してよい。これにより、残留欠陥濃度がＺ軸の正方向において徐々に低下してよい。なお、不純物濃度または欠陥濃度がＺ軸方向において徐々に低下するとは、不純物濃度または欠陥濃度がＺ軸方向において単調減少であることを意味してよい。

このように、本例のＭｇ濃度分布および残留欠陥分布は、埋込領域２８の上端から表面１４に向けてテール領域を有する。詳細については、後述するが、チャネル形成領域２４を埋込領域２８の熱処理（特に、急速加熱処理）により形成することにより、低Ｍｇ濃度かつ低欠陥濃度のチャネル形成領域２４を形成することができる。

また、ＧａＮ層１６の深さ方向と平行な方向において、下部拡散領域２９におけるｐ型不純物濃度は、埋込領域２８の下端からＧａＮ基板１０に向けて徐々に低下してよい。埋込領域２８からドリフト領域２２の下部領域２２‐Ｂにｐ型不純物が熱拡散することに起因して、ｐ型不純物がＺ軸の負方向において徐々に低下してよい。

さらに、下部拡散領域２９における残留欠陥濃度は、ＧａＮ層１６の深さ方向と平行な方向において、埋込領域２８の下端からＧａＮ基板１０に向けて徐々に低下してよい。つまり、埋込領域２８からドリフト領域２２にｐ型不純物が熱拡散することに起因して、欠陥も同様に熱拡散してよい。これにより、残留欠陥濃度がＺ軸の負方向において徐々に低下してよい。

本例においては、相対的に残留欠陥濃度が高い埋込領域２８と下部領域２２‐Ｂとでｐｎ接合を形成するのではなく、相対的に残留欠陥濃度が低い下部拡散領域２９と下部領域２２‐Ｂとでｐｎ接合を形成する。それゆえ、本例では、埋込領域２８と下部領域２２‐Ｂとでｐｎ接合を形成する場合に比べて、逆バイアス時のリーク電流が少ない良好な空乏層を下部拡散領域２９と下部領域２２‐Ｂとにより形成することができる。

図４は、縦型ＭＯＳＦＥＴ１００の製造工程を示すフロー図である。本例の製造工程は、段階Ｓ２１０からＳ３００の順に（即ち、番号の小さい順に）行われる。

図５Ａは、段階Ｓ２１０を示す図である。段階Ｓ２１０においては、ＧａＮ基板１０上にＧａＮ層１６をエピタキシャル形成する。本例の段階Ｓ２１０においては、有機金属成長法（ＭＯＣＶＤ）またはハライド気相成長法（ＨＶＰＥ）等によりｎ^＋型のＧａＮ基板１０上にｎ型のＧａＮ層１６をエピタキシャル形成する。エピタキシャル形成されたＧａＮ層１６は、１Ｅ＋１５ｃｍ^−３以上５Ｅ＋１６ｃｍ^−３以下のＳｉを有してよい。なお、Ｅは１０の冪を表す。例えば、１Ｅ＋１５は、１×１０^１５を意味する。ＧａＮ層１６の厚み（即ち、境界１２から表面１４までの長さ）は、耐圧に応じて変えてよいが、例えば１μｍ以上５０μｍ以下である。

図５Ｂは、段階Ｓ２２０を示す図である。本例の段階Ｓ２２０においては、第１ドープ領域３５を形成するべく、エッジ終端領域１３０の一部にＭｇをイオン注入する。本例の段階Ｓ２２０においては、エッジ終端領域１３０の一部に開口を有するマスク８０‐１を介してＧａＮ層１６にＭｇをイオン注入する。マスク８０は、ＧａＮ層１６に対して選択的に除去可能な二酸化シリコン（ＳｉＯ_２）マスクまたはフォトレジストマスクであってよい。

イオン注入の加速エネルギーは、注入深さに応じて変えてよい。なお、加速エネルギーは、加速電圧に比例する。加速電圧が大きいほど不純物のエネルギーを大きくすることができる。加速電圧が大きいほど、注入深さが深くなる。

本例では、加速電圧１０、２０、４０、７０、１１０、１５０および２００（単位は全てｋｅＶ）、ならびに、ドーズ量１Ｅ＋１２ｃｍ^−２以上１Ｅ＋１４ｃｍ^−２以下の多段注入によりＭｇをＧａＮ層１６にイオン注入する。注入深さは、表面１４から０．４μｍの範囲であってよい。イオン注入後に、マスク８０‐１は除去してよい。他の工程においてもイオン注入後にマスク８０は除去してよい。

図５Ｃは、段階Ｓ２２５を示す図である。本例の段階Ｓ２２５においては、第２ドープ領域３６を形成するべく、エッジ終端領域１３０の他の一部にＭｇをイオン注入する。より具体的には、第１ドープ領域３５に対してＹ軸正方向に隣接するエッジ終端領域１３０の他の一部に開口を有するマスク８０‐２を介してＧａＮ層１６にＭｇをイオン注入する。段階Ｓ２２５における加速電圧および注入深さは段階Ｓ２２０と同じであるが、段階Ｓ２２５におけるドーズ量は段階Ｓ２２０よりも小さくてよい。これにより、第２ドープ領域３６のＭｇ濃度を、第１ドープ領域３５よりも低くする。なお、他の例においては、先に段階Ｓ２２５を実行し、その後に段階Ｓ２２０を実行してもよい。

図５Ｄは、段階Ｓ２３０を示す図である。段階Ｓ２３０においては、活性領域１１０の埋込領域２８およびエッジ終端領域１３０の埋込領域３８を形成するべく、ＧａＮ層１６の予め定められた深さ位置にＭｇをイオン注入する。本例の段階Ｓ２３０においては、埋込領域２８および埋込領域３８をイオン注入により同時に形成する。本例では、マスク８０‐３を介して、加速電圧２５０ｋｅＶ以上５００ｋｅＶ以下、ならびに、ドーズ量１Ｅ＋１４ｃｍ^−２以上１Ｅ＋１５ｃｍ^−２以下の条件でＭｇをＧａＮ層１６にイオン注入する。注入深さは、表面１４から０．３μｍ以上０．５μｍ以下の範囲であってよい。

なお、上記の加速電圧およびドーズ量は、埋込領域２８および埋込領域３８を形成するための必要最低限の条件である。段階Ｓ２３０は、上記条件以外の加速電圧およびドーズ量でのイオン注入をさらに含んでもよい。段階Ｓ２３０のイオン注入は、多段注入としてもよい。つまり、段階Ｓ２３０のイオン注入は、所定の条件における一回のイオン注入ではなく、異なる加速電圧およびドーズ量による複数回のイオン注入であってもよい。これにより、埋込領域２８および埋込領域３８の厚みを制御することができる。

図５Ｅは、段階Ｓ２４０を示す図である。本例の段階Ｓ２４０においては、ＧａＮ層１６の表面１４上の全面に第１のキャップ層８５‐１を形成する。なお、本例においては、ＧａＮ基板１０、ＧａＮ層１６およびキャップ層８５の積層を積層体９０と称する場合がある。

キャップ層８５は、熱処理中においてＧａＮ層１６から窒素原子が放出されることを防ぐ機能を有してよい。窒素原子がＧａＮ層１６から放出された位置には窒素空孔が形成される。窒素空孔は、ドナー型欠陥として機能し得るので、ｐ型特性の発現が阻害される可能性がある。本例においてはこれを防ぐべく、ＧａＮ層１６の表面１４に直接接するキャップ層８５を設ける。

キャップ層８５は、耐熱性が高く、表面１４と良好な密着性を有し、キャップ層８５からＧａＮ層１６へ不純物が拡散せず、かつ、ＧａＮ層１６に対して選択的に除去可能であることが望ましい。キャップ層８５の耐熱性が高いとは、１１００℃以上１４００℃以下の温度で熱処理された場合においてもキャップ層８５にピット（貫通開口）が形成されない程度に、キャップ層８５が実質的に分解しないことを意味する。

本例のキャップ層８５は、ＡｌＮ層であるが、二酸化シリコン（ＳｉＯ_２）層または窒化シリコン（ＳｉＮ）層であってもよい。ただし、ＳｉまたはＯがＧａＮ層１６へ拡散する可能性を排除するべくＡｌＮ層の方が望ましい。なお、キャップ層８５は、ＡｌＮ層上にさらにＳｉＯ_２層、ＳｉＮ層およびＧａＮ層の１以上を積層してもよい。この場合において、ＡｌＮ層はｎ型不純物の拡散防止層としても機能してよい。

図５Ｆは、段階Ｓ２５０を示す図である。本例の段階Ｓ２５０においては、熱処理装置１５０を用いて、１３００℃以上１４００℃以下の温度で積層体９０‐１を熱処理する。なお、後述するように、段階Ｓ２５０は急速加熱処理である。

段階Ｓ２５０の熱処理により、埋込領域２８からＭｇを熱拡散させて、各々ｐ型またはｐ⁻型のベース領域２３、側部拡散領域２７および下部拡散領域２９を形成する。同様に、埋込領域３８からＭｇを熱拡散させて、上部拡散領域３４、側部拡散領域３７および下部拡散領域３９を形成する。また、埋込領域２８および埋込領域３８中の不純物を活性化し、イオン注入により生じた欠陥をある程度回復することができる。

図５Ｇは、段階Ｓ２６０を示す図である。本例の段階Ｓ２６０は、コンタクト領域２５を形成するべく、Ｍｇをイオン注入する段階である。本例では、マスク８０‐４を介して、加速電圧１０、２０、４０、７０、１１０、１５０および２００（単位は全てｋｅＶ）、ならびに、ドーズ量１Ｅ＋１５ｃｍ^−２以上１Ｅ＋１６ｃｍ^−２以下の多段注入により、Ｍｇを活性領域１１０のＧａＮ層１６にイオン注入する。注入深さは、表面１４から０．０５μｍ以上０．１μｍ以下の範囲であってよい。イオン注入後に、マスク８０‐４は除去してよい。

図５Ｈは、段階Ｓ２６５を示す図である。本例の段階Ｓ２６５においては、埋込領域２８よりも上の領域にソース領域２６を形成するべく、ＧａＮ層１６にｎ型不純物をイオン注入する。本例では、マスク８０‐５を介して、加速電圧１０、２０、４０、７０、１１０および１５０（単位は全てｋｅＶ）、ならびに、ドーズ量１Ｅ＋１５ｃｍ^−２以上１Ｅ＋１６ｃｍ^−２以下の多段注入により、Ｓｉを活性領域１１０のＧａＮ層１６にイオン注入する。

図５Ｉは、段階Ｓ２７０を示す図である。本例の段階Ｓ２７０においては、第２のキャップ層８５‐２を形成する。第２のキャップ層８５‐２は、第１のキャップ層８５‐１と同じ材料および構成であってよい。第２のキャップ層８５‐２も、ＧａＮ層１６の表面１４上の全面に形成する。これにより積層体９０‐２を形成する。

図５Ｊは、段階Ｓ２８０を示す図である。本例の段階Ｓ２８０においては、熱処理装置１５０を用いて、段階Ｓ２５０よりも低い温度で積層体９０‐２を熱処理する。段階Ｓ２８０の熱処理は、急速加熱処理でなくてよい。段階Ｓ２８０では、１１００℃以上１２００℃以下の温度で５分、積層体９０‐２を熱処理してよい。これにより、コンタクト領域２５およびソース領域２６中の不純物を活性化し、イオン注入により生じた欠陥をある程度回復することができる。

本例においては、熱処理を段階Ｓ２５０および段階Ｓ２８０の二回に分けて行うが、他の例においては、一回の熱処理で段階Ｓ２５０および段階Ｓ２８０の熱処理を実行してもよい。当該他の例においては、本例の段階Ｓ２３０、段階Ｓ２６０および段階Ｓ２６５を実行し、その後に、段階Ｓ２４０および段階Ｓ２５０を実行する。これにより、本例の段階Ｓ２７０および段階Ｓ２８０を省略することができるので、製造工程数、製造時間および製造費用の点で有利である。

図５Ｋは、段階Ｓ２９０を示す図である。本例の段階Ｓ２９０においては、少なくとも表面１４に露出するベース領域２３を覆うゲート絶縁膜４２を形成する。まず、化学気相成長法（ＣＶＤ）により絶縁膜を形成して、その後フォトリソグラフィーおよびエッチング工程を経て当該絶縁膜を所定形状に成形する。これにより、ゲート絶縁膜４２を形成してよい。ゲート絶縁膜４２は、１００ｎｍの厚みを有してよい。ゲート絶縁膜４２は、ＳｉＯ_２膜であってよく、酸化アルミニウム（Ａｌ_２Ｏ_３）膜であってもよい。

図５Ｌは、段階Ｓ３００を示す図である。本例の段階Ｓ３００においては、ゲート電極４４、ソース電極５４、ドレイン電極５６、電極５８および保護膜７０を形成する。保護膜７０は、パッシベーション膜である。ゲート電極４４、ソース電極５４、電極５８およびドレイン電極５６は、スパッタリング、フォトリソグラフィーおよびエッチング等を経て形成されてよい。

保護膜７０は、エッジ終端領域１３０において表面１４に露出するＧａＮ層１６を被覆してよい。これにより、表面１４から不純物が入り込むことを防ぐことができる。本例の保護膜７０は、ＳｉＯ_２膜である。また、本例では、ゲート電極４４上に層間絶縁膜を形成し、ゲート電極４４に電気的に接続するゲートパッド１１２を形成する。これにより、縦型ＭＯＳＦＥＴ１００が完成する。

図６は、段階Ｓ２５０における熱処理温度の時間変化を示す図である。縦軸は温度［℃］であり、横軸は時間である。段階Ｓ２５０の熱処理は、急速加熱処理である。本例の急速加熱処理においては、目的とする温度での熱処理時間が、数十秒以上数分以下の短時間である。一例において、段階Ｓ２５０における熱処理では、１３００℃以上の予め定められた温度で、１０分未満の時間、積層体９０‐１を加熱してよい。

時刻ｔ０から時刻ｔ１の間、積層体９０‐１が配置された熱処理装置１５０の熱処理炉内部の温度を数百℃／分で昇温させてよい。これにより、予め定められた温度に達するまで、積層体９０‐１を数百℃／分の昇温速度で加熱する。本例においては、１分間当たり２００℃以上４００℃以下の温度で、熱処理炉内部の温度を昇温させる。本例では、このように急速加熱することにより、後述するように欠陥のクラスターにｐ型不純物が補足されることを抑制することができる。

その後、時刻ｔ１から時刻ｔ２の間、熱処理炉内部の温度を一定の温度に維持してよい。ただし、一定の温度は±２５℃程度の揺れを含んでもよい。本例においては、熱処理炉内部の温度を１３００℃以上１４００℃未満の所定温度で５分間、または、熱処理炉内部の温度を１４００℃で３０秒間維持する。その後、時刻ｔ２から時刻ｔ３の間、熱処理炉内部の温度を数百℃／分で降温させてよい。これにより、段階Ｓ２５０の急速加熱処理を完了する。

本例においては、１３００℃以上１４００℃以下の高温で熱処理することにより、埋込領域２８および埋込領域３８のＭｇを熱拡散させることができる。なお、本願の発明者の知見によれば、１１００℃程度の温度では、埋込領域２８および埋込領域３８からＭｇは熱拡散しないと考えられる。

また、本例においては、数十秒以上数分以下の短時間で積層体９０‐１を急速加熱処理する。これに対して、７００℃以上１１００℃以下の所定の温度で、１時間程度の長時間に渡って積層体９０‐１を熱処理すると、ＧａＮ層１６中の欠陥が凝集してクラスター（ｃｌｕｓｔｅｒ）を形成する恐れがある。ＧａＮ層１６における欠陥は、ガリウム（Ｇａ）空孔であるＶ_Ｇａ、および、窒素（Ｎ）空孔であるＶ_Ｎがある。また、ＧａＮ層１６における欠陥のクラスターには、１つのＶ_Ｇａおよび１つのＶ_Ｎからなる複合欠陥であるＶ_ＧａＶ_Ｎ、１つのＶ_Ｇａおよび２つのＶ_Ｎからなる複合欠陥Ｖ_Ｇａ（Ｖ_Ｎ）_２等がある。

欠陥のクラスターにｐ型不純物が一旦補足されると、クラスターからｐ型不純物が脱出するのは困難となる。これにより、ｐ型不純物の熱拡散が阻害されるので、熱拡散によりｐ型またはｐ⁻型のベース領域２３等の形成が困難になる。これに対して、本例においては、積層体９０‐１を急速加熱処理するので、ｐ型不純物がクラスターに補足される前に、ｐ型不純物を熱拡散することができる。

図７は、熱処理装置１５０の概要を示す図である。段階Ｓ２５０および段階Ｓ２８０においては、熱処理装置１５０を用いて熱処理してよい。本例の熱処理装置１５０は、制御部１６０、電源部１７０、熱処理炉２００、シャッタ部２１０、および昇降部２２０を有する。図７中のＺ軸方向は、図１〜図６のＺ軸方向と同じである。

本例の熱処理炉２００は、電気熱処理炉である。制御部１６０は、電源部１７０に制御信号を送ることにより、熱処理炉２００へ投入する電力を制御する。これにより、制御部１６０は、熱処理炉２００内部の温度を決定することができる。制御部１６０は、時間に対して投入電力を一定にしてよく、時間に対して投入電力を増加または減少させてもよい。

熱処理炉２００は、Ｚ軸方向に所定の温度分布を有してよい。熱処理炉２００に電力が投入されている場合に、熱処理炉２００内部の温度分布はＺ軸の正方向に行くほど高くなってよい。説明の便宜上、熱処理炉２００内部において、積層体９０が配置可能である最も上部の位置をＰ１とし、最も下部の位置をＰ４とする。Ｐ４からＰ１に向かうにつれて、熱処理炉２００内部の温度は高くなってよい。

本例の熱処理装置１５０は、積層体９０の位置（例えば、Ｐ１〜Ｐ４）に応じて積層体９０の熱処理温度を制御する。例えば、位置Ｐ４において積層体９０の温度は１１００℃であり、位置Ｐ３において積層体９０の温度は１２００℃である。また、位置Ｐ２において積層体９０の温度は１３００℃であり、位置Ｐ１において積層体９０の温度は１４００℃である。

制御部１６０は、シャッタ部２１０の開閉を制御してよい。シャッタ部２１０は、シャッタ２１４および駆動部２１２を有する。駆動部２１２は、制御部１６０からの指令に応じてシャッタ２１４を開閉する。

制御部１６０は、昇降部２２０における駆動部１８０の動作も制御してよい。駆動部１８０は、ステージ１８２をＺ軸方向に対して平行に移動させる。これにより、トレイ１８４および積層体９０は、Ｚ軸方向に移動することができる。トレイ１８４はステージ１８２におけるＺ軸の正方向の端部に設けられ、積層体９０はトレイ１８４上に載置される。

シャッタ２１４が開状態の場合に、トレイ１８４はＺ軸方向において熱処理炉２００を出入りしてよい。また、シャッタ２１４が閉状態の場合に、トレイ１８４は、熱処理炉２００の内部において静止してよく、熱処理炉２００の内部においてＺ軸方向に移動してもよい。

段階Ｓ２５０および段階Ｓ２８０の熱処理の具体的な手順は、例えば以下のようになる。まず、シャッタ２１４を開状態とする。その後、積層体９０が載置されたトレイ１８４を熱処理炉２００の内部に位置させる。その後、シャッタ２１４を閉状態とする。その後、目的とする温度に応じたＺ軸方向の位置（例えば、Ｐ１〜Ｐ４）に、所定時間、積層体９０を位置させることにより積層体９０を熱処理する。

段階Ｓ２５０の熱処理においては、位置Ｐ２以上位置Ｐ１以下の所定の位置において積層体９０を１３００℃以上１４００℃以下の温度で熱処理する。また、段階Ｓ２８０の熱処理においては、位置Ｐ４以上位置Ｐ３以下の所定の位置において積層体９０を１１００℃以上１２００℃以下の温度で熱処理する。なお、熱処理する際に、熱処理炉２００の内部に窒素（Ｎ_２）およびアンモニア（ＮＨ_３）を含むガスを充填してもよい。熱処理後、シャッタ２１４を開状態として、積層体９０およびトレイ１８４を駆動部２１２へ移動させる。

図８は、第２実施形態における縦型ＭＯＳＦＥＴ１００の製造工程を示すフロー図である。第２実施形態においては、段階Ｓ２６５において形成されるベース領域２３、側部拡散領域２７および下部拡散領域２９のＹ軸方向の範囲が、第１実施形態よりも広い。また、第２実施形態は、段階Ｓ２６５と段階Ｓ２７０との間にＳ２６８をさらに有する。係る点において、第１実施形態と異なり、その他の点は第１実施形態と同じである。

図９Ａは、段階Ｓ２６５を示す図である。段階Ｓ２６５は、ＧａＮ層１６にｎ型不純物をイオン注入する段階である。ただし、本例においては、積層体９０‐１を熱処理することによりベース領域２３等を形成したことに起因して、ドリフト領域２２の上部領域２２‐Ｔが消滅している。つまり、ベース領域２３‐１およびベース領域２３‐２が、Ｙ軸方向において互いに接続している。なお、側部拡散領域２７‐１および側部拡散領域２７‐２、ならびに、下部拡散領域２９‐１および下部拡散領域２９‐２も、Ｙ軸方向において互いに接続している。

図９Ｂは、段階Ｓ２６８を示す図である。本例の段階Ｓ２６８においては、マスク８０‐６を介して、上部領域２２‐Ｔのｎ型不純物濃度が下部領域２２‐Ｂのｎ型不純物濃度よりも高くなるように、上部領域２２‐ＴにＳｉをイオン注入する。

本例の段階Ｓ２６５のように線対称軸６０にまでｐ型不純物が熱拡散してｎ型の上部領域２２‐Ｔが消滅した場合、縦型ＭＯＳＦＥＴ１００のオン動作ができなくなる。また、上部領域２２‐Ｔが消滅しなくても、Ｙ軸方向の幅が狭くなった場合には、縦型ＭＯＳＦＥＴ１００のオン抵抗が上昇する。そこで、本例においては、動作不良またはオン抵抗の上昇を防ぐべく、線対称軸６０の近傍かつ下部拡散領域２９の下端よりも上の領域にｎ型不純物をイオン注入する。これにより、線対称軸６０の位置にまで拡散したｐ型の拡散領域をカウンタードープする。カウンタードープ後に熱処理することにより、ｎ型の上部領域２２‐Ｔを形成する。

カウンタードープによりｎ型の上部領域２２‐Ｔを形成する場合に、上部領域２２‐Ｔのｎ型不純物濃度は、下部領域２２‐Ｂのｎ型不純物濃度よりも高くてよい。つまり、上部領域２２‐Ｔには、エピタキシャル形成された時点のｎ型不純物濃度に加えて、カウンタードープによってさらにｎ型不純物が追加されてよい。これにより、チャネル形成領域２４に接するドリフト領域２２を確保するので、カウンタードープしない場合に比べてオン抵抗の上昇を防ぐことができる。

カウンタードープによりｎ型の上部領域２２‐Ｔを形成する場合に、上部領域２２‐Ｔのｎ型不純物濃度分布は、深さ方向においてｎ型不純物濃度分布が平坦な領域を有するＢＯＸ型プロファイルであってよい。

これに代えて、上部領域２２‐Ｔのｎ型不純物濃度分布は、深さ方向においてピークを有してもよい。ピークの深さ位置は、埋込領域２８が設けられる深さ範囲内の特定の深さに位置してよい。埋込領域２８が設けられる深さ範囲は、上部領域２２‐Ｔにおいてｐ型不純物が比較的高いと考えられる。ピークを設ける例においては、上部領域２２‐Ｔを深さ方向全体において比較的高濃度にする場合と比較して、埋込領域２８が設けられる深さ範囲にｎ型不純物濃度分布のピークを設けることにより、埋込領域２８の深さ方向における実質的なキャリア濃度を一定にすることができる。

本例においては側部拡散領域２７が残存するが、他の例においては本例よりもマスク８０‐６の開口を拡張させてイオン注入することにより側部拡散領域２７を消滅させてもよい。また、さらなる他の例においては、段階Ｓ２５０の前に段階Ｓ２６８のイオン注入を実行することにより、熱処理前に予め上部領域２２‐Ｔに対応する領域のｎ型不純物濃度を高くしておいてもよい。

なお、第２実施形態においては、積層体９０‐１を熱処理する段階（Ｓ２５０）の後に上部領域２２‐Ｔにｎ型不純物をイオン注入する（Ｓ２６８）。しかしながら、積層体９０‐１を熱処理する段階（Ｓ２５０）の「前」に上部領域２２‐Ｔに対応する領域にｎ型不純物をイオン注入してもよい。つまり、熱処理する段階（Ｓ２５０）の前に、上部領域２２‐Ｔに対応する領域に所定濃度のｎ型不純物をイオン注入してよい。所定濃度は、ｐ型不純物の拡散の程度を考慮して定めてよい。上部領域２２‐Ｔに対応する領域のｎ型不純物濃度を予め相対的に高くしておくことにより、熱処理する段階（Ｓ２５０）の直後に上部領域２２‐Ｔが消滅することを防ぐことができる。

なお、第１実施形態において述べたように、第２実施形態の他の例においても、熱処理を段階Ｓ２５０および段階Ｓ２８０の二回に分けずに、一回の熱処理で段階Ｓ２５０および段階Ｓ２８０の熱処理を実行してもよい。当該他の例においては、本例の段階Ｓ２３０、段階Ｓ２６０、段階Ｓ２６５および段階Ｓ２６８を実行し、その後に、段階Ｓ２４０および段階Ｓ２５０を実行する。これにより、本例の段階Ｓ２７０および段階Ｓ２８０を省略することができるので、製造工程数、製造時間および製造費用の点で有利である。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

１０・・ＧａＮ基板、１２・・境界、１４・・表面、１６・・ＧａＮ層、１７・・境界、１８・・裏面、２２・・ドリフト領域、２２‐Ｔ・・上部領域、２２‐Ｂ・・下部領域、２３・・ベース領域、２４・・チャネル形成領域、２５・・コンタクト領域、２６・・ソース領域、２７・・側部拡散領域、２８・・埋込領域、２９・・下部拡散領域、３４・・上部拡散領域、３５・・第１ドープ領域、３６・・第２ドープ領域、３７・・側部拡散領域、３８・・埋込領域、３９・・下部拡散領域、４２・・ゲート絶縁膜、４４・・ゲート電極、５４・・ソース電極、５６・・ドレイン電極、５８・・電極、６０・・線対称軸、７０・・保護膜、７４・・ガードリング構造、７８・・ＪＴＥ構造、８０・・マスク、８５・・キャップ層、９０・・積層体、１００・・縦型ＭＯＳＦＥＴ、１１０・・活性領域、１１２・・ゲートパッド、１１４・・ソースパッド、１３０・・エッジ終端領域、１５０・・熱処理装置、１６０・・制御部、１７０・・電源部、１８０・・駆動部、１８２・・ステージ、１８４・・トレイ、２００・・熱処理炉、２１０・・シャッタ部、２１２・・駆動部、２１４・・シャッタ、２２０・・昇降部

Claims (11)

1. プレーナゲート型の窒化ガリウム半導体装置であって、
   前記窒化ガリウム半導体装置は、活性領域と、前記窒化ガリウム半導体装置の上面視において前記活性領域を囲んで設けられたエッジ終端領域とを有し、
   前記活性領域は、
   窒化ガリウム単結晶基板と、
   前記窒化ガリウム単結晶基板上の窒化ガリウム層と、
   前記窒化ガリウム層中に設けられ、少なくとも一部が前記窒化ガリウム層の表面に露出する第１導電型の第１のソース領域と、
   前記第１のソース領域の底部よりも下において前記窒化ガリウム層中に設けられ、第２導電型の不純物を有する、第１の埋込領域と、
   前記表面と平行な方向において前記第１のソース領域に隣接し、前記第１の埋込領域上に設けられ、少なくとも一部が前記表面に露出する第２導電型の第１のベース領域と、
   前記第１のベース領域よりも上方に設けられたゲート電極と
   を備え、
   前記エッジ終端領域は、前記窒化ガリウム単結晶基板と、前記窒化ガリウム層とを備え、
   前記エッジ終端領域は、前記窒化ガリウム層において、第３の埋込領域と、前記第３の埋込領域上に接して設けられる上部拡散領域とを有し、
   前記窒化ガリウム層の深さ方向と平行な方向において、前記第１のベース領域における第２導電型不純物濃度は、前記第１の埋込領域の上端から前記表面まで徐々に低下する単調減少であり、
   前記窒化ガリウム層の深さ方向と平行な方向において、前記上部拡散領域における第２導電型不純物濃度は、前記第３の埋込領域の上端から前記表面まで徐々に低下する単調減少である
   窒化ガリウム半導体装置。
2. 前記第１の埋込領域は、予め定められた深さ位置に第２導電型不純物濃度分布のピークを有する
   請求項１に記載の窒化ガリウム半導体装置。
3. 前記第１の埋込領域の下に直接接し、前記第１の埋込領域と前記窒化ガリウム単結晶基板との間に設けられ、前記第１の埋込領域よりも低い第２導電型不純物濃度を有する第１の下部拡散領域をさらに備え、
   前記窒化ガリウム層の深さ方向と平行な方向において、前記第１の下部拡散領域における前記第２導電型不純物濃度は、前記第１の埋込領域の下端から前記窒化ガリウム単結晶基板に向けて徐々に低下する
   請求項１または２に記載の窒化ガリウム半導体装置。
4. 前記窒化ガリウム層の深さ方向と平行な方向において、前記第１のベース領域における残留欠陥濃度は、前記第１の埋込領域の上端から前記表面に向けて徐々に低下する
   請求項１から３のいずれか一項に記載の窒化ガリウム半導体装置。
5. 前記第１の埋込領域は、予め定められた深さ位置に残留欠陥濃度のピークを有する
   請求項１から４のいずれか一項に記載の窒化ガリウム半導体装置。
6. 前記窒化ガリウム半導体装置の断面視において、前記窒化ガリウム層は、
   前記深さ方向と平行な方向に延びる線対称軸に対して前記第１の埋込領域に対応する第２の埋込領域と、
   前記線対称軸に対して前記第１のベース領域に対応する第２のベース領域と、
   前記第１のベース領域および前記第１の埋込領域と前記第２のベース領域および前記第２の埋込領域との間に設けられた第１導電型の上部領域と、前記上部領域と前記窒化ガリウム単結晶基板との間に設けられた第１導電型の下部領域とを含む、ドリフト領域と
   を更に備え、
   前記上部領域の第１導電型不純物濃度は、前記下部領域の第１導電型不純物濃度よりも高い
   請求項１から５のいずれか一項に記載の窒化ガリウム半導体装置。
7. 前記表面は、前記第１のソース領域の上端と、前記第１のベース領域の上端と、前記ドリフト領域における前記上部領域の上端とを含み、
   前記第１のソース領域の前記上端と、前記第１のベース領域の前記上端と、前記ドリフト領域における前記上部領域の前記上端とは、一つの平面を構成する
   請求項６に記載の窒化ガリウム半導体装置。
8. 前記窒化ガリウム単結晶基板は、低転位自立型基板である
   請求項１から７のいずれか一項に記載の窒化ガリウム半導体装置。
9. 活性領域と、上面視において前記活性領域を囲んで設けられたエッジ終端領域とを有するプレーナゲート型の窒化ガリウム半導体装置を製造する方法であって、
   窒化ガリウム単結晶基板上に窒化ガリウム層を形成する段階と、
   前記窒化ガリウム層の予め定められた深さ位置に、前記活性領域における第１の埋込領域と前記エッジ終端領域における第３の埋込領域を形成するべく、第２導電型不純物をイオン注入する段階と、
   前記窒化ガリウム単結晶基板および前記窒化ガリウム層を熱処理することにより、第２導電型の第１のベース領域と、第２導電型の上部拡散領域を形成する段階と、
   前記窒化ガリウム層のうち前記予め定められた深さ位置よりも上の領域に第１のソース領域を形成するべく、前記窒化ガリウム層に第１導電型不純物をイオン注入する段階と、
   前記第１のベース領域よりも上方にゲート電極を形成する段階と
   を備え、
   前記第１のベース領域を形成する段階の後において、
   前記第１のベース領域は、前記窒化ガリウム層の表面と平行な方向において前記第１のソース領域に隣接し、前記第１の埋込領域上に位置し、少なくとも一部が前記表面に露出しており、
   前記窒化ガリウム層の深さ方向と平行な方向において、前記第１のベース領域における第２導電型不純物濃度は、前記第１の埋込領域の上端から前記表面に向けて徐々に低下しており、
   前記上部拡散領域は、前記第３の埋込領域上に接して設けられ、
   前記窒化ガリウム層の深さ方向と平行な方向において、前記上部拡散領域における第２導電型不純物濃度は、前記第３の埋込領域の上端から前記表面に向けて徐々に低下しており、
   前記熱処理は、前記予め定められた温度に達するまで、前記窒化ガリウム層を数百℃／分の昇温速度で加熱し、１３００℃以上の予め定められた温度で、１０分未満の時間、前記窒化ガリウム層を加熱する急速加熱処理である
   窒化ガリウム半導体装置の製造方法。
10. 前記窒化ガリウム半導体装置の断面視において、前記窒化ガリウム半導体装置は、
    前記深さ方向と平行な方向に延びる線対称軸に対して前記第１の埋込領域に対応する第２の埋込領域と、
    前記線対称軸に対して前記第１のベース領域に対応する第２のベース領域と、
    前記第１のベース領域および前記第１の埋込領域と前記第２のベース領域および前記第２の埋込領域との間に設けられた第１導電型の上部領域と、前記上部領域と前記窒化ガリウム単結晶基板との間に設けられた第１導電型の下部領域とを含む、ドリフト領域と
    を更に備え、
    前記窒化ガリウム半導体装置の製造方法は、
    前記上部領域の第１導電型不純物濃度が前記下部領域の第１導電型不純物濃度よりも高くなるように、前記上部領域に第１導電型の不純物をイオン注入する段階をさらに備える
    請求項９に記載の窒化ガリウム半導体装置の製造方法。
11. 前記上部領域に第１導電型の不純物をイオン注入する段階は、前記窒化ガリウム単結晶基板および前記窒化ガリウム層を熱処理することにより前記第１のベース領域および前記第２のベース領域を形成する段階の前または後である
    請求項１０に記載の窒化ガリウム半導体装置の製造方法。

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