JP6611532B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
たとえば、特許文献1は、n+型ドレイン層と、n型ベース層と、p型コラム層と、p型ベース層と、n+型ソース層と、ゲート絶縁膜と、ゲート電極と、ソース電極と、ドレイン電極と、空乏層緩和領域と、トラップレベル領域とを含むスーパージャンクション構造を有するnチャネル型MISFETを開示している。p型ベース層およびp型コラム層とn型ベース層との界面は、pn接合面であり、寄生ダイオード(ボディダイオード)を形成している。
本発明の一実施形態は、所望の領域を選択的に指定でき、当該指定領域においてpn接合部のターンオフ時のキャリヤライフタイムを制御できながら、耐圧の低下を抑制できる半導体装置およびその製造方法を提供する。
この種のpn接合部は、順方向電圧がかかっているときにはオン状態となり、逆方向電圧がかかっているときはオフ状態となる。pn接合部がターンオフするとき、n型半導体層のn型部分に注入されたキャリヤ(ホール)が第1電極へと引き寄せられ、アクティブ側p型層に注入されたキャリヤ(電子)が第2電極へと引き寄せられる逆回復現象が生じる。これによって流れる電流が逆回復電流である。キャリヤの移動によって、pn接合部から空乏層が広がり、寄生ダイオードはオフ状態となる。
本発明の一実施形態では、前記アクティブ側p型層および前記非アクティブ側p型層は、互いに同じ深さを有していてもよい。
本発明の一実施形態では、前記p型ガードリングは、前記p型コラム層と同じ深さを有していてもよい。
本発明の一実施形態は、アクティブ領域および非アクティブ領域を有するn型半導体層の前記アクティブ領域に、少なくとも前記n型半導体層のn型部分とpn接合部を形成するアクティブ側p型層を含む素子構造を形成する工程と、前記非アクティブ領域に、前記n型半導体層のn型部分とpn接合部を形成する非アクティブ側p型層を形成する工程と、前記n型半導体層の裏面側において、前記アクティブ領域と前記非アクティブ領域との間に、前記アクティブ領域側が低くなる段差を形成する工程と、前記段差の形成後、前記n型半導体層の裏面全域に亘って荷電粒子を照射する工程と、前記n型半導体層の表面側で前記アクティブ側p型層に電気的に接続されるように第1電極を形成する工程と、前記n型半導体層の裏面で前記n型半導体層のn型部分に電気的に接続されるように第2電極を形成する工程とを含む、半導体装置の製造方法を提供する。
この方法によれば、n型半導体層の裏面に大きな段差(たとえば、10μm以上)を形成できるので、キャリヤライフタイム制御の活性エリアと不活性エリアとを確実に分けることができる。
これにより、n型半導体層の裏面に対して第2電極を良好に形成できる。
本発明の一実施形態では、前記段差を形成する工程は、前記n型半導体層の裏面全域に第1マスクを形成する工程と、前記第1マスク上に、前記アクティブ領域上の開口を有する第2マスクを形成する工程と、前記第2マスクを介して前記第1マスクをエッチングすることによって、当該n型半導体層の裏面と前記第1マスクの残りの部分との間に段差を形成する工程とを含んでいてもよい。
本発明の一実施形態は、前記n型半導体層を所定の第1温度で熱処理することによって、前記n型半導体層に注入された荷電粒子による結晶欠陥領域を活性化させる工程をさらに含んでいてもよい。この場合、前記第1温度は、320℃〜380℃であってもよい。
図1は、本発明の一実施形態に係る半導体装置1の模式的な平面図である。
半導体装置1は、本発明のn型半導体層の一例としての半導体基板2を含む。半導体基板2は、Si基板であってもよいし、その他、SiC基板、GaN基板等のパワーデバイスに使用される基板であってもよい。半導体基板2は、図1のように、平面視四角形状であってもよい。
半導体装置1は、スーパージャンクション構造を有するnチャネル型MISFETである。より具体的には、半導体装置1は、n+型ドレイン層12と、本発明のn型部分の一例としてのn型ベース層13と、本発明のアクティブ側p型層の一例としてのp型コラム層14およびp型ベース層15と、n+型ソース層16と、ゲート絶縁膜17と、ゲート電極18と、本発明の非アクティブ側p型層の一例としてのp型ガードリング11と、フィールド絶縁膜19と、フィールド埋め込み電極20、層間絶縁膜21と、ソースパッド8と、フィールドプレート10と、本発明の第2電極の一例としてのドレイン電極22と、結晶欠陥領域23とを含む。
p型ベース層15は、半導体装置1の平面視において周期的に離散配置された複数の領域において、n型ベース層13の表層部に選択的に形成されていてもよい。各p型ベース層15およびその周囲のn型ベース層13を含む領域は、単位セル24を形成していてもよい。半導体装置1は、平面視において格子状に配列された多数(複数)の単位セル24を有していてもよい。
n+型ソース層16は、各単位セル24のp型ベース層15の内方領域に形成されていてもよい。n+型ソース層16は、当該領域において、p型ベース層15の表層部に選択的に形成されていてもよい。n+型ソース層16は、p型ベース層15にn型不純物を選択的にイオン注入することによって形成されていてもよい。n型不純物としては、前述のものを使用できる。n+型ソース層16は、p型ベース層15とn型ベース層13との界面から所定距離だけ内側に位置するようにp型ベース層15内に形成されている。これにより、n型ベース層13およびp型ベース層15等を含む半導体層の表層領域において、n+型ソース層16とn型ベース層13との間には、p型ベース層15の表層部が介在し、この介在している表層部がチャネル領域26を提供する。n+型ソース層16は、p型コラム層14の側面14bの内側と外側とに跨がる領域に形成されていてもよい。
p型ガードリング11は、平面視において、アクティブ領域3を取り囲む閉領域であってもよい(図1参照)。p型ガードリング11は、図2に示すように複数であってもよいし、単数であってもよい。p型ガードリング11は、n型ベース層13において、p型ベース層15よりも深い位置までn+型ドレイン層12に向かって延びている。より具体的には、p型ガードリング11は、p型コラム層14と同じ深さを有していてもよい。
ドレイン電極22は、アルミニウムその他の金属からなる。ドレイン電極22は、n+型ドレイン層12の裏面(n型ベース層13とは反対側の表面。図2における下面)に形成されている。これにより、ドレイン電極22は、複数の単位セル24に並列に接続されており、複数の単位セル24に流れる全電流が流れるように構成されている。n+型ドレイン層12のドレイン電極22との界面近傍には、選択的にn型不純物濃度が高くなった裏面コンタクト領域12aが形成されていてもよい。
次に、半導体装置1の製造方法を詳細に説明する。この実施形態では、図3A〜図3Eに示す第1の方法および図4A〜図4Eに示す第2の方法を取り上げるが、半導体装置1の製造方法はこれらに制限されない。
<第1の方法>
図3A〜図3Eは、半導体装置1の製造工程の一部を工程順に示す図である。
次に、たとえば、本発明の第1温度の一例としての低温の熱処理(低温アニール)が行われる。これにより、照射された荷電粒子がドナー化(活性化)する。荷電粒子として3He++を選択した場合には、たとえば、320℃〜380℃程度(たとえば350℃)で30分〜90分程度(たとえば60分)の熱処理により、導入された3He++をドナー化できる。
<第2の方法>
図4A〜図4Eは、半導体装置1の製造工程の一部を工程順に示す図である。
次に、図4Bに示すように、n+型ドレイン層12の裏面全域に、たとえばCVD法によって、本発明の第1マスクの一例としての絶縁膜34が形成される。絶縁膜34は、たとえば、シリコン酸化膜、シリコン窒化膜等からなっていてもよい。また、絶縁膜34の厚さは、たとえば、5μm〜10μmであってもよい。
次に、前述と同様に、本発明の第1温度の一例としての低温の熱処理(低温アニール)が行われる。これにより、照射された荷電粒子がドナー化(活性化)する。
その後、前述と同様に、n+型ドレイン層12側から、n型不純物(たとえばAs)が注入され、続いて、前記荷電粒子の活性化温度(たとえば320℃〜350℃)よりも低い本発明の第2温度の一例としての低温で、熱処理が行われる。これにより、注入されたn型不純物がドナー化(活性化)して、裏面コンタクト領域12a(図示せず)が形成される。裏面コンタクト領域12aの形成後、ドレイン電極22が形成される。以上の工程を経て、半導体装置1が得られる。
たとえば、結晶欠陥領域23を形成するための粒子として、アルファ線、重金属等を使用してもよい。
また、半導体基板2に形成される素子構造は、縦型MISFET構造に制限されず、たとえば、縦型IGBT、pnダイオード等であってもよい。縦型IGBTの場合には、前述と同様に寄生ダイオードの近傍にアクティブ側結晶欠陥領域28を形成し、pnダイオードの場合には、当該pnダイオードのpn接合部の近傍にアクティブ側結晶欠陥領域28を形成すればよい。
(1)イオン停止位置に対するピーク耐圧変動
これは、結晶欠陥領域23の位置をpn接合部から離せば半導体装置1の耐圧の低下を抑制できることを検証したものである。
具体的には、図2の構造において、p型コラム層14の底面14aからn+型ドレイン層12の裏面までの推定距離を175μmとし、n+型ドレイン層12の裏面から150μm、155μm、160μmおよび165μmの位置に停止するように荷電粒子(イオン)を照射した。各実験では、6点の半導体ウエハ(S1〜S6)についてBVDSSの測定を行った。各実験における照射前後におけるピーク耐圧の変動を図5〜図8に示す。図5〜図8の各図の横軸は、スーパージャンクションMISFET構造のpnチャージバランスを示している。横軸の0(ゼロ)付近がほぼp=nのバランスでピーク耐圧を示している。また、図5〜図8の各図の縦軸は、ブレークダウン電圧(BVDSS)を示している。また、図5〜図8の各図の左側の数字は、「イオン停止位置の(n+型ドレイン層12の裏面からの距離/p型コラム層14の底面14aのpn接合からの推定距離)」を示している。
(2)外周フィールド領域をマスクすることによる効果
これは、非アクティブ領域4に結晶欠陥領域23を形成しなければ半導体装置1の耐圧の低下を抑制できることを検証したものである。
2 半導体基板
3 アクティブ領域
4 非アクティブ領域
5 ゲートパッド領域
6 外周フィールド領域
7 電極膜
8 ソースパッド
9 ゲートパッド
10 フィールドプレート
11 p型ガードリング
11a 底面
12 n+型ドレイン層
13 n型ベース層
14 p型コラム層
14a 底面
14b 側面
15 p型ベース層
16 n+型ソース層
17 ゲート絶縁膜
18 ゲート電極
19 フィールド絶縁膜
20 フィールド埋め込み電極
21 層間絶縁膜
22 ドレイン電極
23 結晶欠陥領域
24 単位セル
25 寄生ダイオード
26 チャネル領域
27 コンタクト孔
28 アクティブ側結晶欠陥領域
29 非アクティブ側結晶欠陥領域
30 レジスト膜
31 開口
32 凹部
33 段差
34 絶縁膜
35 レジスト膜
36 開口
37 開口
38 段差
39 段差
40 段差
Claims (17)
- ベース基板と、
前記ベース基板上に形成されたエピタキシャル層であって、アクティブ領域および非アクティブ領域を有するn型半導体層と、
前記アクティブ領域に形成され、少なくとも前記n型半導体層のn型部分とpn接合部を形成するアクティブ側p型層を含む素子構造と、
前記非アクティブ領域に形成され、前記n型半導体層のn型部分とpn接合部を形成する非アクティブ側p型層と、
前記n型半導体層の表面側で前記アクティブ側p型層に電気的に接続された第1電極と、
前記n型半導体層の裏面で前記n型半導体層のn型部分に電気的に接続された第2電極と、
前記アクティブ領域および前記非アクティブ領域の両方に形成され、前記アクティブ領域と前記非アクティブ領域とで互いに深さが異なる結晶欠陥領域とを含み、
前記アクティブ領域において前記結晶欠陥領域は、前記アクティブ側p型層の底部近傍に形成されており、
前記非アクティブ領域において前記結晶欠陥領域は、前記非アクティブ側p型層の底部よりも裏面側に離れた位置に形成されている、半導体装置。 - 前記アクティブ領域において前記結晶欠陥領域のピーク位置は、前記アクティブ側p型層の底部から5μm以内の位置に形成されており、
前記非アクティブ領域において前記結晶欠陥領域のピーク位置は、前記非アクティブ側p型層の底部よりも5μm以上離れた位置に形成されている、請求項1に記載の半導体装置。 - 前記アクティブ側p型層および前記非アクティブ側p型層は、互いに同じ深さを有している、請求項1または2に記載の半導体装置。
- 前記素子構造は、
n型ベース層と、
前記アクティブ領域において前記n型ベース層の表層部に部分的に形成されたp型ベース層と、
前記アクティブ領域において前記n型ベース層の表層部に部分的に形成されたn型ソース層と、
前記n型ソース層および前記n型ベース層の間の前記p型ベース層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記n型ソース層および前記p型ベース層に対向している、前記ゲート絶縁膜上のゲート電極とを含み、
前記アクティブ側p型層は、前記p型ベース層に連なるように前記n型ベース層内に形成され、前記n型ベース層の表面側から裏面側に向かって延びたp型コラム層を含む、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記非アクティブ側p型層は、前記アクティブ領域を取り囲むp型ガードリングを含む、請求項4に記載の半導体装置。
- 前記p型ガードリングは、前記p型コラム層と同じ深さを有している、請求項5に記載の半導体装置。
- ベース基板上に形成されたエピタキシャル層であって、アクティブ領域および非アクティブ領域を有するn型半導体層の前記アクティブ領域に、少なくとも前記n型半導体層のn型部分とpn接合部を形成するアクティブ側p型層を含む素子構造を形成する工程と、
前記非アクティブ領域に、前記n型半導体層のn型部分とpn接合部を形成する非アクティブ側p型層を形成する工程と、
前記n型半導体層の裏面側において、前記アクティブ領域と前記非アクティブ領域との間に、前記アクティブ領域側が低くなる段差を形成する工程と、
前記段差の形成後、前記n型半導体層の裏面全域に亘って荷電粒子を照射することによって、前記アクティブ領域において前記アクティブ側p型層の底部近傍に結晶欠陥領域を形成し、かつ前記非アクティブ領域において前記非アクティブ側p型層の底部よりも裏面側に離れた位置に結晶欠陥領域を形成する工程と、
前記n型半導体層の表面側で前記アクティブ側p型層に電気的に接続されるように第1電極を形成する工程と、
前記n型半導体層の裏面で前記n型半導体層のn型部分に電気的に接続されるように第2電極を形成する工程とを含む、半導体装置の製造方法。 - 前記段差を形成する工程は、
前記n型半導体層の裏面に、前記アクティブ領域上の開口を有するマスクを形成する工程と、
前記マスクを介して前記アクティブ領域を深掘りエッチングすることによって前記n型半導体層に凹部を形成する工程とを含む、請求項7に記載の半導体装置の製造方法。 - 前記荷電粒子の照射後、前記n型半導体層の裏面を研削して平坦化する工程をさらに含む、請求項8に記載の半導体装置の製造方法。
- 前記段差を形成する工程は、
前記n型半導体層の裏面全域に第1マスクを形成する工程と、
前記第1マスク上に、前記アクティブ領域上の開口を有する第2マスクを形成する工程と、
前記第2マスクを介して前記第1マスクをエッチングすることによって、当該n型半導体層の裏面と前記第1マスクの残りの部分との間に段差を形成する工程とを含む、請求項7に記載の半導体装置の製造方法。 - 前記n型半導体層を所定の第1温度で熱処理することによって、前記n型半導体層に注入された荷電粒子による結晶欠陥領域を活性化させる工程をさらに含む、請求項7〜10のいずれか一項に記載の半導体装置の製造方法。
- 前記第1温度は320℃〜380℃である、請求項11に記載の半導体装置の製造方法。
- 前記n型半導体層の熱処理後、前記n型半導体層の裏面にn型不純物をイオン注入し、レーザアニールを用いた熱処理によって当該n型不純物イオンの注入部を活性化させて裏面コンタクトを形成する工程とを含む、請求項11または12に記載の半導体装置の製造方法。
- 前記荷電粒子は、プロトン、3He++、4He++のいずれかを含む、請求項7〜13のいずれか一項に記載の半導体装置の製造方法。
- 前記素子構造は、
n型ベース層と、
前記アクティブ領域において前記n型ベース層の表層部に部分的に形成されたp型ベース層と、
前記アクティブ領域において前記n型ベース層の表層部に部分的に形成されたn型ソース層と、
前記n型ソース層および前記n型ベース層の間の前記p型ベース層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記n型ソース層および前記p型ベース層に対向している、前記ゲート絶縁膜上のゲート電極とを含み、
前記アクティブ側p型層は、前記p型ベース層に連なるように前記n型ベース層内に形成され、前記n型ベース層の表面側から裏面側に向かって延びたp型コラム層を含む、請求項7〜14のいずれか一項に記載の半導体装置の製造方法。 - 前記非アクティブ側p型層は、前記アクティブ領域を取り囲むp型ガードリングを含む、請求項15に記載の半導体装置の製造方法。
- 前記p型ガードリングは、前記コラム層と同じ深さを有している、請求項16に記載の半導体装置の製造方法。
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