JP3500631B2 - スイッチング電源装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスイッチング電源装
置、特に過負荷時、負荷短絡時又は起動時に各素子に加
わる電気的なストレスを軽減できるスイッチング電源装
置に属する。

【０００２】

【従来の技術】従来から広く使用されているスイッチン
グ電源装置として他励式フライバック型ＤＣ−ＤＣコン
バータの一例を図１９に示す。図１９に示す他励式フラ
イバック型ＤＣ−ＤＣコンバータは、交流電源(1a)に入
力フィルタ回路(1b)を介して接続された整流ブリッジ回
路(1c)及び入力平滑コンデンサ(1d)で構成された直流電
源(1)と、直流電源(1)に対して直列に接続されたトラン
ス(2)の１次巻線(2a)及びスイッチング素子としてのＭ
ＯＳ-ＦＥＴ（ＭＯＳ型電界効果トランジスタ）(3)と、
トランス(2)の２次巻線(2b)に接続された整流ダイオー
ド(4)及び出力平滑コンデンサ(5)から成り且つ直流出力
電圧Ｖ_OUTを発生する出力整流平滑回路(6)と、直流出力
電圧Ｖ_OUTを検出する電圧検出手段としての出力電圧検
出回路(7)と、出力電圧検出回路(7)からの検出信号Ｖ_FB
を受信し且つ出力整流平滑回路(6)の直流出力電圧Ｖ_OUT
が略一定となるようにＭＯＳ-ＦＥＴ(3)のオン・オフ期
間を制御する制御回路(8)と、トランス(2)の１次巻線(2
a)又はＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_Dを負電圧とし
て検出する電流検出手段としての電流検出用抵抗(9)
と、直流電源(1)を構成する整流ブリッジ回路(1c)に接
続され且つ起動時に制御回路(8)へ駆動用電力を供給す
る起動手段としての起動抵抗(10)と、トランス(2)の１
次巻線(2a)及び２次巻線(2b)と電磁的に結合する駆動巻
線(2c)と、駆動巻線(2c)に接続された整流ダイオード(1
1)及び駆動用平滑コンデンサ(12)から成り且つ制御回路
(8)を駆動する直流電圧Ｖ_INを出力する補助整流平滑回
路(13)とを備えている。出力電圧検出回路(7)の検出出
力は、フォトカプラ(14)を構成する発光素子(14a)及び
受光素子(14b)を介してトランス(2)の１次側に伝達さ
れ、受光素子(14b)及び直列抵抗(15)の接続点に発生す
る電圧Ｖ_FBが出力電圧検出回路(7)からの検出信号とし
て制御回路(8)に入力される。

【０００３】制御回路(8)は、トランス(2)の１次巻線(2
a)又はＭＯＳ-ＦＥＴ(3)に流れる最大電流値を規定する
基準電圧Ｖ_RCを発生する基準電圧発生手段としての基準
電源(16)と、電流検出用抵抗(9)により検出された負電
圧のレベルを変換するレベルシフト用抵抗(17,18)と、
電流検出用抵抗(9)の検出信号Ｖ_OCPの電圧レベルが基準
電源(16)の基準電圧Ｖ_RCのレベルに達したときにＭＯＳ
-ＦＥＴ(3)をオフ状態にする高い電圧(Ｈ)レベルの信号
Ｖ₁を出力する過電流制限手段としての過電流制限用コ
ンパレータ(19)と、電流検出用抵抗(9)の検出信号Ｖ_OCP
の電圧レベルが出力電圧検出回路(7)からの検出信号Ｖ
_FBの電圧レベルに達したときに高い電圧(Ｈ)レベルの信
号Ｖ₂を出力する電流モード制御用コンパレータ(20)
と、過電流制限用コンパレータ(19)の出力信号Ｖ₁と電
流モード制御用コンパレータ(20)の出力信号Ｖ₂との論
理和信号Ｖ₃を出力するＯＲゲート(21)と、ＭＯＳ-ＦＥ
Ｔ(3)がオフしてから一定時間が経過する毎にパルス信
号Ｖ₄を出力するパルス発生器(22)と、パルス発生器(2
2)のパルス信号Ｖ₄によりセット状態となりＭＯＳ-ＦＥ
Ｔ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号Ｖ_G
を出力し、ＯＲゲート(21)の論理和信号Ｖ₃によりリセ
ット状態となりＭＯＳ-ＦＥＴ(3)のゲート端子に低い電
圧(Ｌ)レベルのオフ信号Ｖ_Gを出力するＲ-Ｓフリップフ
ロップ(23)と、起動抵抗(10)又は補助整流平滑回路(13)
からの直流電圧Ｖ_INが駆動電圧Ｖ_SRTに達したときに制
御回路(8)を構成する各素子(16〜23)に駆動用直流電力
を供給し且つ直流電圧Ｖ_INが停止電圧Ｖ_STPまで低下し
たときに前記の各素子(16〜23)への駆動用直流電力の供
給を停止する制御電源回路(24)とを有する。制御電源回
路(24)は、図２０に示すように、駆動電圧Ｖ_SRT（１８
[Ｖ]）及び停止電圧Ｖ_STP（１０[Ｖ]）を規定する基準
電圧を発生する基準電源(24a)と、起動抵抗(10)又は補
助整流平滑回路(13)からの直流電圧Ｖ_INと基準電源(24
a)の基準電圧とを比較し、直流電圧Ｖ_INが駆動電圧Ｖ
_SRTに達したときに高い電圧(Ｈ)レベルの駆動信号を出
力し、直流電圧Ｖ_INが停止電圧Ｖ_STPまで低下したとき
に低い電圧(Ｌ)レベルの停止信号を出力するヒステリシ
スコンパレータ(24b)と、ヒステリシスコンパレータ(24
b)からの駆動信号により駆動され又は停止信号により停
止され且つ制御回路(8)を構成する各素子(16〜23)に供
給する電圧＋Ｖ_CCの駆動用直流電力を発生するレギュレ
ータ回路(24c)とから構成される。直流電圧Ｖ_INに対す
るレギュレータ回路(24c)の出力電圧特性及びレギュレ
ータ回路(24c)の出力電流特性をそれぞれ図２１及び図
２２に示す。

【０００４】図２３(Ａ)〜(Ｄ)は、ＭＯＳ-ＦＥＴ(3)に
流れる電流Ｉ_D、ＯＲゲート(21)の論理和信号Ｖ₃、パル
ス発生器(22)のパルス信号Ｖ₄及び電流検出用抵抗(9)の
検出信号のレベルシフト用抵抗(17,18)の接続点での電
圧Ｖ_OCPの各波形をそれぞれ示す。即ち、図２３(Ｃ)に
示すパルス発生器(22)のパルス信号Ｖ₄がＲ-Ｓフリップ
フロップ(23)のセット端子(S)に入力され、ＭＯＳ-ＦＥ
Ｔ(3)がオン状態になると、図２３(Ａ)に示すようにＭ
ＯＳ-ＦＥＴ(3)に流れる電流Ｉ_Dが直線的に増加すると
共に、電流検出用抵抗(9)の検出信号のレベルシフト用
抵抗(17,18)の接続点での電圧Ｖ_OCPが図２３(Ｄ)に示す
ように直線的に低下する。レベルシフト用抵抗(17,18)
の接続点の電圧Ｖ_OCPのレベルが基準電源(16)の基準電
圧Ｖ_RCのレベル以下になると、過電流制限用コンパレー
タ(19)から高い電圧(Ｈ)レベルの信号Ｖ₁が出力され
る。このとき、出力電圧検出回路(7)からの検出信号Ｖ
_FBの電圧レベルが図２３(Ｄ)に示すように略ゼロである
から、電流モード制御用コンパレータ(20)は作動せず、
低い電圧(Ｌ)レベルの信号Ｖ₂が出力される。このた
め、図２３(Ｂ)に示すようにＯＲゲート(21)から高い電
圧(Ｈ)レベルの論理和信号Ｖ ₃が出力され、Ｒ-Ｓフリッ
プフロップ(23)のリセット端子(R)に入力され、ＭＯＳ-
ＦＥＴ(3)がオフ状態となる。これにより、ＭＯＳ-ＦＥ
Ｔ(3)に流れる電流Ｉ _Dが図２３(Ａ)に示すように略ゼロ
となる。ＭＯＳ-ＦＥＴ(3)がオフしてから一定時間が経
過すると、図２３(Ｃ)に示すパルス発生器(22)のパルス
信号Ｖ₄が再びＲ-Ｓフリップフロップ(23)のセット端子
(S)に入力され、ＭＯＳ-ＦＥＴ(3)が再びオン状態とな
る。次に、図２３(Ｄ)に示すように出力電圧検出回路
(7)からの検出信号Ｖ_FBの電圧レベルがゼロから直線的
に上昇して基準電源(16)の基準電圧Ｖ_RCのレベルを上回
ると、電流モード制御用コンパレータ(20)が作動し、レ
ベルシフト用抵抗(17,18)の接続点の電圧Ｖ_OCPのレベル
が出力電圧検出回路(7)からの検出信号Ｖ_FBの電圧レベ
ル以下になると、電流モード制御用コンパレータ(20)か
ら高い電圧(Ｈ)レベルの信号Ｖ₂が出力される。このと
き、過電流制限用コンパレータ(19)から低い電圧(Ｌ)レ
ベルの信号Ｖ₁が出力されるので、図２３(Ｂ)に示すよ
うにＯＲゲート(21)から高い電圧(Ｈ)レベルの論理和信
号Ｖ₃が出力され、Ｒ-Ｓフリップフロップ(23)のリセッ
ト端子(R)に入力され、ＭＯＳ-ＦＥＴ(3)がオフ状態と
なる。前記のように、出力電圧検出回路(7)からの検出
信号Ｖ_FBの電圧レベルが基準電源(16)の基準電圧Ｖ_RCの
レベル以上のときは、電流モード制御用コンパレータ(2
0)によりＭＯＳ-ＦＥＴ(3)のオン期間が制御され、出力
整流平滑回路(6)の直流出力電圧Ｖ_OUTが略一定に保持さ
れる。

【０００５】図１９に示す他励式フライバック型ＤＣ−
ＤＣコンバータの動作は以下の通りである。起動時に、
直流電源(1)から起動抵抗(10)を介して補助整流平滑回
路(13)の駆動用平滑コンデンサ(12)に充電電流が流れ、
図２４(Ｂ)に示すように駆動用平滑コンデンサ(12)の充
電電圧Ｖ_INが駆動電圧Ｖ_SRTに達すると、制御回路(8)内
の制御電源回路(24)が駆動され、制御回路(8)を構成す
る各素子(16〜23)に駆動用直流電力が供給される。これ
により、パルス発生器(22)が駆動され、パルス発生器(2
2)のパルス信号Ｖ₄がＲ-Ｓフリップフロップ(23)のセッ
ト端子(S)に入力されてセット状態となり、Ｒ-Ｓフリッ
プフロップ(23)からＭＯＳ-ＦＥＴ(3)のゲート端子に高
い電圧(Ｈ)レベルのオン信号Ｖ_Gが付与されてＭＯＳ-Ｆ
ＥＴ(3)がオン状態となる。このとき、図２４(Ａ)に示
すようにＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_Dが直線的に
増加すると共に、図２４(Ｅ)に示すように電流検出用抵
抗(9)の検出信号のレベルシフト用抵抗(17,18)の接続点
での電圧Ｖ_OCPが直線的に減少する。レベルシフト用抵
抗(17,18)の接続点の電圧Ｖ_OCPのレベルが基準電源(16)
の基準電圧Ｖ_RCのレベルに達すると、過電流制限用コン
パレータ(19)から高い電圧(Ｈ)レベルの信号Ｖ₁が出力
される。一方、起動時の出力電圧検出回路(7)からの検
出信号Ｖ_FBの電圧レベルは、図２４(Ｅ)に示すように略
ゼロであるから、電流モード制御用コンパレータ(20)か
ら低い電圧(Ｌ)レベルの信号Ｖ₂が出力される。これに
より、ＯＲゲート(21)から高い電圧(Ｈ)レベルの論理和
信号Ｖ ₃が出力され、Ｒ-Ｓフリップフロップ(23)のリセ
ット端子(R)に入力されてリセット状態となり、Ｒ-Ｓフ
リップフロップ(23)からＭＯＳ-ＦＥＴ(3)のゲート端子
に低い電圧(Ｌ)レベルのオフ信号Ｖ_Gが付与されてＭＯ
Ｓ-ＦＥＴ(3)がオフ状態となる。このとき、図２４(Ａ)
に示すようにＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ _Dが略ゼ
ロとなる。ＭＯＳ-ＦＥＴ(3)がオフしてから一定時間が
経過すると、パルス発生器(22)のパルス信号Ｖ₄が再び
Ｒ-Ｓフリップフロップ(23)のセット端子(S)に入力され
てセット状態となり、Ｒ-Ｓフリップフロップ(23)から
ＭＯＳ-ＦＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルの
オン信号Ｖ_Gが付与されてＭＯＳ-ＦＥＴ(3)が再びオン
状態となる。以上のＭＯＳ-ＦＥＴ(3)のオン・オフ動作
の繰り返しにより、２次側の出力整流平滑回路(6)の直
流出力電圧Ｖ_OUTが図２４(Ｃ)に示すように直線的に上
昇し、これに伴って駆動用平滑コンデンサ(12)の充電電
圧Ｖ_INは図２４(Ｂ)に示すように直線的に低下するが、
トランス(2)の２次巻線(2b)の電圧に比例する電圧が駆
動巻線(2c)に発生するため、直流出力電圧Ｖ _OUTの上昇
に伴って補助整流平滑回路(13)からの直流電圧Ｖ_INが直
線的に上昇する。このため、制御回路(8)内の制御電源
回路(24)に印加される直流電圧Ｖ_INは図２４(Ｂ)に示す
ように停止電圧Ｖ_STP付近まで低下した後、再び直線的
に上昇して行く。したがって、起動時以降は補助整流平
滑回路(13)からの直流電圧Ｖ_INにより制御回路(8)内の
制御電源回路(24)が駆動される。２次側の出力整流平滑
回路(6)の直流出力電圧Ｖ_OUTの上昇に伴って、出力電圧
検出回路(7)からの検出信号Ｖ_FBの電圧も図２４(Ｅ)に
示すように０[Ｖ]から直線的に上昇して行く。

【０００６】図２４(Ｅ)に示すように、出力電圧検出回
路(7)からの検出信号Ｖ_FBの電圧レベルが基準電源(16)
の基準電圧Ｖ_RCのレベルを超え、レベルシフト用抵抗(1
7,18)の接続点の電圧Ｖ_OCPのレベルが出力電圧検出回路
(7)からの検出信号Ｖ_FBの電圧レベルに達すると、電流
モード制御用コンパレータ(20)から高い電圧(Ｈ)レベル
の信号Ｖ₂が出力される。一方、過電流制限用コンパレ
ータ(19)からは低い電圧(Ｌ)レベルの信号Ｖ₁が出力さ
れるので、ＯＲゲート(21)から高い電圧(Ｈ)レベルの論
理和信号Ｖ₃が出力され、Ｒ-Ｓフリップフロップ(23)の
リセット端子(R)に入力されてリセット状態となり、Ｒ-
Ｓフリップフロップ(23)からＭＯＳ-ＦＥＴ(3)のゲート
端子に低い電圧(Ｌ)レベルのオフ信号Ｖ_Gが付与されて
ＭＯＳ-ＦＥＴ(3)がオフ状態となる。これにより、図２
４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_D
が略ゼロとなる。このとき、トランス(2)の２次巻線(2
b)から出力整流平滑回路(6)を介して図示しない負荷に
出力電流Ｉ_OUTが流れ、図２４(Ｄ)に示すように直線的
に増加して行く。そして、図２４(Ｃ)に示すように２次
側の出力整流平滑回路(6)の直流出力電圧Ｖ_OUTが出力電
圧検出回路(7)を構成する各素子の諸定数で決定される
検出電圧（例えば、出力端子間の分圧抵抗の分圧比をＲ
₂/(Ｒ₁＋Ｒ₂)、ツェナダイオードのツェナ電圧をＶ
_Z[Ｖ]、ＮＰＮトランジスタのベース・エミッタ間の電
圧をＶ_BE(０.６〜０.７程度)[Ｖ]とすると、{(Ｒ₁＋
Ｒ₂)/Ｒ₂}×(Ｖ_Z＋Ｖ_BE)[Ｖ]）に達すると、起動状態か
ら通常動作状態に移行し、図２４(Ｂ)に示すように補助
整流平滑回路(13)からの直流電圧Ｖ_INが略一定になると
共に、２次側の出力整流平滑回路(6)の直流出力電圧Ｖ
_OUTが図２４(Ｃ)に示すように略一定となる。このと
き、図２４(Ｅ)に示すように出力電圧検出回路(7)から
の検出信号Ｖ_FBの電圧レベルが高いため、レベルシフト
用抵抗(17,18)の接続点の電圧Ｖ_OCPの変化幅が小さくな
り、ＭＯＳ-ＦＥＴ(3)のオン期間が短くなる。このた
め、図２４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)に流れる
電流Ｉ_Dの最大値が低くなる。

【０００７】図示しない負荷が過負荷状態になると、図
２４(Ｄ)及び(Ｃ)に示すように２次側の出力電流Ｉ_OUT
の増加と共に出力整流平滑回路(6)の直流出力電圧Ｖ_OUT
が低下し、これに伴って出力電圧検出回路(7)からの検
出信号Ｖ_FBの電圧が低下する。このため、トランス(2)
の駆動巻線(2c)に発生する電圧も低下し、図２４(Ｂ)に
示すように制御回路(8)内の制御電源回路(24)に印加さ
れる直流電圧Ｖ_INが低下する。２次側の出力電流Ｉ_OUT
が更に増加すると共に出力整流平滑回路(6)の直流出力
電圧Ｖ_OUTが更に低下し、図２４(Ｅ)に示すように出力
電圧検出回路(7)からの検出信号Ｖ_FBの電圧レベルが基
準電源(16)の基準電圧Ｖ_RCのレベルを下回ると、電流モ
ード制御用コンパレータ(20)が動作しなくなり、代わっ
て過電流制限用コンパレータ(19)が動作される。レベル
シフト用抵抗(17,18)の接続点の電圧Ｖ_OCPのレベルが基
準電源(16)の基準電圧Ｖ_RCのレベルに達すると、過電流
制限用コンパレータ(19)から高い電圧(Ｈ)レベルの信号
Ｖ₁が出力され、ＭＯＳ-ＦＥＴ(3)がオフ状態となる。
図２４(Ｂ)に示すように、制御回路(8)内の制御電源回
路(24)に印加される直流電圧Ｖ_INが停止電圧Ｖ_STPまで
低下すると、制御電源回路(24)の動作が停止して制御回
路(8)を構成する各素子(16〜23)への駆動用直流電力の
供給が停止し、制御回路(8)の動作が停止する。このた
め、図２４(Ｃ)及び(Ｄ)に示すように、出力整流平滑回
路(6)の直流出力電圧Ｖ_OUTが急激に０[Ｖ]まで低下する
と共に２次側の出力電流Ｉ_OUTも急激にゼロまで減少す
る。過負荷状態では、２次側の直流出力電圧Ｖ_OUTが上
昇しないため、トランス(2)の駆動巻線(2c)の電圧も上
昇しない。したがって、制御回路(8)内の制御電源回路
(24)に印加される直流電圧Ｖ_INが停止電圧Ｖ_STPまで低
下した後は、直流電源(1)により起動抵抗(10)を介して
補助整流平滑回路(13)の駆動用平滑コンデンサ(12)が充
電され、図２４(Ｂ)に示すように駆動用平滑コンデンサ
(12)の充電電圧Ｖ_INが駆動電圧Ｖ_SRTに達すると、制御
回路(8)内の制御電源回路(24)が再び駆動され、制御回
路(8)が動作を開始する。制御回路(8)の動作に従って、
図２４(Ｃ)及び(Ｄ)に示すように、出力整流平滑回路
(6)の直流出力電圧Ｖ_OUT及び２次側の出力電流Ｉ _OUTが
ゼロから直線的に増加すると共に、補助整流平滑回路(1
3)の駆動用平滑コンデンサ(12)の電圧Ｖ_INが図２４(Ｂ)
に示すように低下する。補助整流平滑回路(13)の駆動用
平滑コンデンサ(12)の電圧Ｖ_INが停止電圧Ｖ_STPまで低
下すると、制御回路(8)の動作が停止し、図２４(Ｃ)及
び(Ｄ)に示すように、出力整流平滑回路(6)の直流出力
電圧Ｖ_OUTが急激に０[Ｖ]まで低下すると共に２次側の
出力電流Ｉ_OUTも急激にゼロまで減少する。よって、過
負荷時は、補助整流平滑回路(13)の駆動用平滑コンデン
サ(12)の電圧Ｖ_INが駆動電圧Ｖ_SRTから停止電圧Ｖ_STPま
で低下する期間のみ制御回路(8)が動作する間欠発振状
態となる。

【０００８】

【発明が解決しようとする課題】図１９に示す従来の他
励式フライバック型ＤＣ−ＤＣコンバータでは、図２５
に示すような出力特性となる。図２５において、実線Ａ
に示す区間は直流出力電圧Ｖ_OUTが一定となる定常時の
動作状態を示し、実線Ｂに示す区間は更に負荷が重くな
ったときの過負荷時の動作状態を示す。即ち、実線Ｂに
示す区間での動作状態は、電流検出用抵抗(9)の検出信
号Ｖ_OCPに基づいて過電流制限用コンパレータ(19)によ
りトランス(2)の１次巻線(2a)又はＭＯＳ-ＦＥＴ(3)に
流れる電流Ｉ_Dが設定値に制限される状態を示す。トラ
ンス(2)の１次側から２次側に伝達される電力Ｐ[W]は、
発振周波数をｆ[Hz]、トランス(2)のインダクタンスを
Ｌ[H]、トランス(2)に流れる電流をＩ[A]とすると、Ｐ
＝(1/2)・ｆ・Ｌ・Ｉ²の式で示されることが一般的に知ら
れている。したがって、実線Ｂに示す区間は、２次側の
出力電流Ｉ_OUTが増加すると直流出力電圧Ｖ_OUTが低下し
てトランス(2)の１次側から２次側に伝達される電力Ｐ
が一定値に制限される定電力特性を示している。２次側
の出力電流Ｉ_OUTが更に増加すると、直流出力電圧Ｖ_OUT
が更に低下する。定常動作時における制御回路(8)の駆
動用電力は、トランス(2)の駆動巻線(2c)に発生する電
圧を補助整流平滑回路(13)で整流平滑することにより得
ている。駆動巻線(2c)の電圧と２次巻線(2b)の電圧とは
互いに比例関係にあるため、２次側の出力電流Ｉ_OUTが
増加すれば駆動巻線(2c)の電圧が低下する。これによ
り、制御回路(8)内の制御電源回路(24)に印加される直
流電圧Ｖ_INが停止電圧Ｖ_STPを下回るため、制御回路(8)
の動作が停止し、２次側の出力電流Ｉ_OUT及び直流出力
電圧Ｖ _OUTが共にゼロまで減少する図２５の実線Ｃに示
す軌跡となる。その後、直流電源(1)から起動抵抗(10)
及び駆動用平滑コンデンサ(12)を介して制御回路(8)内
の制御電源回路(24)に印加される直流電圧Ｖ_INが再び駆
動電圧Ｖ_SRTに達するまで制御回路(8)の動作は停止し、
駆動電圧Ｖ_SRTに達した時点で再び動作を開始する。以
上の動作の繰り返しにより、制御回路(8)の間欠発振動
作が行われる。

【０００９】したがって、図２５の実線Ｂに示す区間、
即ち過負荷時では、２次側の出力電流Ｉ_OUTが過剰に増
加するため、出力整流平滑回路(6)を構成する整流ダイ
オード(4)に加わる電気的なストレスが大きくなり、最
悪の場合には整流ダイオード(4)が破壊されることがあ
った。

【００１０】そこで、本発明の目的は、過負荷時、負荷
短絡時又は起動時に１次側及び２次側の各部品に加わる
電気的なストレスを軽減できるスイッチング電源装置を
提供することにある。

【００１１】

【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、直流電源(1)と、直流電源(1)に対して直
列に接続されたトランス(2)の１次巻線(2a)及びスイッ
チング素子(3)と、トランス(2)の２次巻線(2b)に接続さ
れ且つ直流出力電圧(V_OUT)を発生する出力整流平滑回路
(6)と、直流出力電圧(V_OUT)を検出する電圧検出手段(7)
と、電圧検出手段(7)からの検出信号(V_FB)を受信し且つ
直流出力電圧(V_OUT)が略一定となるようにスイッチング
素子(3)のオン・オフ期間を制御する制御回路(8)と、ト
ランス(2)の１次巻線(2a)又はスイッチング素子(3)に流
れる電流(I_D)を検出する電流検出手段(9)とを備えてい
る。制御回路(8)は、１次巻線(2a)又はスイッチング素
子(3)に流れる最大電流値を規定する第１の基準電圧(V
_RC)を発生する基準電圧発生手段(16)と、電流検出手段
(9)の検出信号(V_OCP)の電圧レベルが基準電圧発生手段
(16)の第１の基準電圧(V_RC)のレベルに達したときにス
イッチング素子(3)をオフ状態にする過電流制限手段(1
9)とを有し、過負荷時、負荷短絡時又は起動時に、電圧
検出手段(7)の検出信号(V_FB)の電圧レベルが第２の基準
電圧(V_RV)のレベルを超えたときに電圧レベル変更信号
(V_CH)を出力する電圧レベル検出手段(27)と、電圧レベ
ル検出手段(27)の電圧レベル変更信号(V_CH)により基準
電圧発生手段(16)の第１の基準電圧(V_RC)の絶対値レベ
ルを低下させるか又は電流検出手段(9)の検出信号
(V_OCP)の電圧の絶対値レベルを上昇させる電圧レベル変
更手段(28)とを有する。

【００１２】過負荷時、負荷短絡時又は起動時に、電流
検出手段(9)の検出信号(V_OCP)の電圧レベルが基準電圧
発生手段(16)の基準電圧(V_RC)のレベルに達すると、過
電流制限手段(19)によりスイッチング素子(3)がオフ状
態となり、トランス(2)の１次巻線(2a)又はスイッチン
グ素子(3)に流れる１次側電流(I_D)が制限される。この
とき、直流出力電圧(V_OUT)が低下し、電圧検出手段(7)
の検出信号(V_FB)の電圧レベルが基準電圧(V_RV)のレベル
以下になると、電圧レベル検出手段(27)から電圧レベル
変更信号(V_CH)が出力される。電圧レベル検出手段(27)
から電圧レベル変更信号(V_CH)が出力されると、電圧レ
ベル変更手段(28)により基準電圧発生手段(16)の基準電
圧(V_RC)の絶対値レベルが低下するか又は電流検出手段
(9)の検出信号(V_OCP)の電圧の絶対値レベルが上昇し、
少ない１次側電流(I_D)でスイッチング素子(3)がオフ状
態となる。これにより、過負荷時、負荷短絡時又は起動
時にトランス(2)の１次巻線(2a)側及び２次巻線(2b)側
に流れる電流がより強く制限されるので、１次側のスイ
ッチング素子(3)及び２次側の出力整流平滑回路(6)を構
成する整流素子(4)並びに平滑コンデンサ(5)に加わる電
気的なストレスを軽減することができる。

【００１３】本発明の実施の形態では、直流電源(1)に
接続され且つ起動時に制御回路(8)へ駆動用電力を供給
する起動手段(10)と、トランス(2)の１次巻線(2a)及び
２次巻線(2b)と電磁的に結合する駆動巻線(2c)と、駆動
巻線(2c)に接続され且つ制御回路(8)を駆動する直流電
圧(V_IN)を出力する補助整流平滑回路(13)とを備えてい
る。本発明をフォワード型のスイッチング電源装置に適
用した実施の形態では、直流電源(1)に接続され且つ制
御回路(8)に駆動用電力を供給する駆動電源回路を備え
ている。本発明での電圧検出手段(7)は、２次巻線(2b)
側又は駆動巻線(2c)側に発生する直流電圧を直流出力電
圧(V_OUT)として検出する。トランス(2)の２次巻線(2b)
の電圧に比例する電圧が駆動巻線(2c)に発生するため、
駆動巻線(2c)側に発生する直流電圧(V_IN)は２次巻線(2
b)側に発生する直流出力電圧(V_OUT)に比例する。したが
って、２次巻線(2b)側の直流出力電圧(V_OUT)の変化分を
駆動巻線(2c)側で検出できるので、２次側の回路構成を
簡略化することが可能となる。

【００１４】本発明の他の実施の形態では、電圧レベル
検出手段(27)からの出力信号(V_CH)を受信し、一定時間
が経過した後に出力信号(V_CH)を出力する遅延手段(33)
を備える。ノイズ等により２次側の電圧が瞬時的に低下
した場合は、電圧レベル変更手段(28)が作動しないの
で、過電流制限手段(19)の誤動作を防止できる。また、
起動時のみ電圧レベル検出手段(27)の出力信号(V_CH)の
出力を禁止する出力信号禁止手段(34)を備えた実施の形
態では、起動時において過電流制限手段(19)の電流制限
量が緩和されるので、起動時にのみ１次側及び２次側に
大きな電流を流すことが可能となり、スイッチング電源
装置の起動を迅速に行うことができる。

【００１５】

【発明の実施の形態】以下、本発明によるスイッチング
電源装置を他励式フライバック型ＤＣ−ＤＣコンバータ
に適用した各実施の形態を図１〜図１８に基づいて説明
する。但し、これらの図面では図１９〜図２５に示す箇
所と実質的に同一の部分には同一の符号を付し、その説
明を省略する。

【００１６】本発明の実施の形態での他励式フライバッ
ク型ＤＣ−ＤＣコンバータは、図１に示すように、直流
電源(1)と、直流電源(1)に対して直列に接続されたトラ
ンス(2)の１次巻線(2a)及びスイッチング素子としての
ＭＯＳ-ＦＥＴ(3)と、トランス(2)の２次巻線(2b)に接
続され且つ直流出力電圧Ｖ_OUTを発生する出力整流平滑
回路(6)と、直流出力電圧Ｖ_OUTを検出する電圧検出手段
（出力電圧検出回路）(7)と、電圧検出手段(7)からの検
出信号Ｖ_FBを受信し且つ直流出力電圧Ｖ_OUTのレベルが
略一定となるようにＭＯＳ-ＦＥＴ(3)のオン・オフ期間
を制御するオン信号又はオフ信号Ｖ_Gを発生するオン・
オフ信号発生手段(25)を有する制御回路(8)と、トラン
ス(2)の１次巻線(2a)又はＭＯＳ-ＦＥＴ(3)に流れる電
流Ｉ_Dを負電圧として検出する電流検出手段（電流検出
用抵抗）(9)と、直流電源(1)に接続され且つ起動時に制
御回路(8)へ駆動用電力を供給する起動手段（起動抵
抗）(10)と、トランス(2)の１次巻線(2a)及び２次巻線
(2b)と電磁的に結合する駆動巻線(2c)と、駆動巻線(2c)
に接続され且つ制御回路(8)を駆動する直流電圧Ｖ_INを
出力する補助整流平滑回路(13)とを備えている。制御回
路(8)は、トランス(2)の１次巻線(2a)又はＭＯＳ-ＦＥ
Ｔ(3)に流れる最大電流値を規定する基準電圧Ｖ_RCを発
生する基準電圧発生手段としての基準電源(16)と、電流
検出手段(9)の検出信号Ｖ_{O CP}の電圧レベルが基準電源(1
6)の基準電圧Ｖ_RCのレベルに達したときにＭＯＳ-ＦＥ
Ｔ(3)をオフ状態にする過電流制限手段（過電流制限用
コンパレータ）(19)と、起動手段(10)又は補助整流平滑
回路(13)からの直流電圧Ｖ_INが駆動電圧Ｖ_{SR T}に達した
ときに制御回路(8)内の各素子への駆動用直流電力を供
給し且つ直流電圧Ｖ_INが停止電圧Ｖ_STPまで低下したと
きに前記の各素子への駆動用直流電力の供給を停止する
制御電源回路(24)と、電圧検出手段(7)の検出信号Ｖ_FB
の電圧レベルが基準電圧Ｖ_RVのレベル以下となったとき
に電圧レベル変更信号Ｖ_CHを出力する電圧レベル検出手
段（電圧レベル検出用コンパレータ）(27)と、電圧レベ
ル検出手段(27)の電圧レベル変更信号Ｖ_CHにより基準電
源(16)の基準電圧Ｖ_RCの絶対値レベルを低下させる（実
線部）か又は電流検出手段(9)の検出信号Ｖ_OCPの電圧の
絶対値レベルを上昇させる（破線部）電圧レベル変更手
段（電圧レベル変更回路）(28)とを有する。

【００１７】図１に示す他励式フライバック型ＤＣ−Ｄ
Ｃコンバータの詳細な回路構成を図２に示す。即ち、図
２に示す本発明の一実施の形態の他励式フライバック型
ＤＣ−ＤＣコンバータは、出力電圧検出回路(7)の検出
信号Ｖ_FBの有無を検出する電圧レベルを規定する基準電
圧Ｖ_RVを発生する基準電源(26)と、出力電圧検出回路
(7)の検出信号Ｖ_FBの電圧レベルが基準電源(26)の基準
電圧Ｖ_RVのレベル以下となったときに高い電圧(Ｈ)レベ
ルの電圧レベル変更信号Ｖ_CHを出力する電圧レベル検出
手段としての電圧レベル検出用コンパレータ(27)と、電
圧レベル検出用コンパレータ(27)の電圧レベル変更信号
Ｖ_CHにより基準電源(16)の基準電圧Ｖ_RCの絶対値レベル
を低下させる電圧レベル変更手段としての電圧レベル変
更回路(28)とを制御回路(8)内に設けた点で図１９に示
す従来の他励式フライバック型ＤＣ−ＤＣコンバータと
相違する。図２に示す電流モード制御用コンパレータ(2
0)、ＯＲゲート(21)、パルス発生器(22)及びＲ-Ｓフリ
ップフロップ(23)は、図１に示すオン・オフ信号発生手
段(25)を構成する。また、図２に示すレベルシフト用抵
抗(17,18)の接続点の電圧Ｖ_OCPのレベルは、起動前の状
態で０[Ｖ]、起動後でＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ
_Dがゼロのときに１.５[Ｖ]となるように各抵抗(17,18)
の抵抗値を適宜選択することにより設定される。その他
の構成は、図１９に示す従来の他励式フライバック型Ｄ
Ｃ−ＤＣコンバータと同一である。なお、図２に示す場
合の基準電源(16)から電圧レベル変更回路(28)を介して
出力される基準電圧Ｖ_RCL,Ｖ_RCH（図３）の絶対値レベ
ルは、起動後のＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_D（図
４(Ａ)）がゼロのときのレベルシフト用抵抗(17,18)の
接続点の電圧Ｖ_OCP（図４(Ｅ)）のレベル（１.５[Ｖ]）
と電圧レベル変更回路(28)から出力される基準電圧Ｖ
_RCL,Ｖ_RCHのレベルとの差となる。因みに、トランス(2)
の１次巻線(2a)又はＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_D
を電流検出用抵抗(9)により正電圧として検出する場合
（図１５）において基準電源(16)から電圧レベル変更回
路(28)を介して出力される基準電圧Ｖ_RCL,Ｖ_RCHの絶対
値レベルは、電圧レベル変更回路(28)から出力される基
準電圧Ｖ_RCL,Ｖ_RCHのレベルそのものとなる。

【００１８】電圧レベル変更回路(28)は、図３に示すよ
うに、一端が基準電源(16)の正(+)側に接続された分圧
抵抗(29)と、分圧抵抗(29)の他端と基準電源(16)の負
(-)側との間に直列に接続された分圧抵抗(30)及びＮＰ
Ｎトランジスタ(31)と、電圧レベル検出用コンパレータ
(27)の出力端子とＮＰＮトランジスタ(31)のベース端子
との間に接続された反転器(32)とから構成される。この
ため、電圧レベル検出用コンパレータ(27)から出力され
る電圧レベル変更信号Ｖ_CHの電圧レベルが低(Ｌ)レベル
のときは、ＮＰＮトランジスタ(31)がオン状態となるの
で、分圧抵抗(29,30)の分圧点から低い値の基準電圧Ｖ
_RCLを発生する。また、電圧レベル変更信号Ｖ_CHの電圧
レベルが高(Ｈ)レベルのときは、ＮＰＮトランジスタ(3
1)がオフ状態となるので、分圧抵抗(29,30)の分圧点か
ら高い値の基準電圧Ｖ_RCHを発生する。ここでは、低い
値の基準電圧Ｖ_RCLが０.６[Ｖ]、高い値の基準電圧Ｖ
_RCHが１.０[Ｖ]となるように基準電源(16)の基準電圧Ｖ
_RCの値及び分圧抵抗(29,30)の抵抗値が適宜選択され
る。したがって、電圧レベル検出用コンパレータ(27)の
電圧レベル変更信号Ｖ_CHの電圧レベルが高(Ｈ)レベルの
ときに電圧レベル変更回路(28)の分圧抵抗(29,30)の分
圧点から出力される基準電圧Ｖ_RCHの絶対値レベルは１.
５[Ｖ]−１.０[Ｖ]＝０.５[Ｖ]となり、電圧レベル変更
信号Ｖ_CHの電圧レベルが低(Ｌ)レベルのときに電圧レベ
ル変更回路(28)の分圧抵抗(29,30)の分圧点から出力さ
れる基準電圧Ｖ_RCLの絶対値レベルは１.５[Ｖ]−０.６
[Ｖ]＝０.９[Ｖ]となる。また、基準電源(26)の基準電
圧Ｖ_RVは０.１〜０.５[Ｖ]程度に設定される。

【００１９】次に、図２に示す他励式フライバック型Ｄ
Ｃ−ＤＣコンバータの動作を図４〜図７を用いて説明す
る。起動時に、直流電源(1)から起動抵抗(10)を介して
補助整流平滑回路(13)の駆動用平滑コンデンサ(12)に充
電電流が流れ、図４(Ｂ)に示すように駆動用平滑コンデ
ンサ(12)の充電電圧Ｖ_INが時刻ｔ₀において駆動電圧Ｖ
_SRTに達すると、制御回路(8)内の制御電源回路(24)が駆
動される。これにより、制御回路(8)を構成する各素子
(16〜23)に駆動用直流電力が供給され、図４(Ｅ)に示す
ようにレベルシフト用抵抗(17,18)の接続点の電圧Ｖ_OCP
が０[Ｖ]から１.５[Ｖ]となる。このとき、出力電圧検
出回路(7)の検出信号Ｖ_FBの電圧レベルは基準電源(26)
の基準電圧Ｖ_RVのレベル以下で略０[Ｖ]であるから、電
圧レベル検出用コンパレータ(27)から高い電圧(Ｈ)レベ
ルの電圧レベル変更信号Ｖ_CHが出力され、図４(Ｅ)に示
すように電圧レベル変更回路(28)から１.０[Ｖ]の基準
電圧Ｖ_RCHが出力される。制御電源回路(24)から供給さ
れる駆動用直流電力によりパルス発生器(22)が駆動さ
れ、パルス発生器(22)のパルス信号Ｖ₄がＲ-Ｓフリップ
フロップ(23)のセット端子(S)に入力されてセット状態
になると、Ｒ-Ｓフリップフロップ(23)からＭＯＳ-ＦＥ
Ｔ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号Ｖ_G
が付与され、ＭＯＳ-ＦＥＴ(3)がオン状態となる。この
とき、図４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)に流れる
電流Ｉ_Dが直線的に増加すると共に、図４(Ｅ)に示すよ
うに電流検出用抵抗(9)の検出信号のレベルシフト用抵
抗(17,18)の接続点での電圧Ｖ_OCPが直線的に減少する。
レベルシフト用抵抗(17,18)の接続点の電圧Ｖ_OCPのレベ
ルが電圧レベル変更回路(28)の基準電圧Ｖ_RCHのレベル
に達すると、過電流制限用コンパレータ(19)から高い電
圧(Ｈ)レベルの信号Ｖ₁が出力される。一方、起動時の
出力電圧検出回路(7)からの検出信号Ｖ_FBの電圧レベル
は、図４(Ｅ)に示すように略０[Ｖ]であるから、電流モ
ード制御用コンパレータ(20)から低い電圧(Ｌ)レベルの
信号Ｖ₂が出力される。これにより、過電流制限用コン
パレータ(19)からの高い電圧(Ｈ)レベルの論理和信号Ｖ
₃がＯＲゲート(21)から出力され、Ｒ-Ｓフリップフロッ
プ(23)のリセット端子(R)に入力されてリセット状態と
なり、Ｒ-Ｓフリップフロップ(23)からＭＯＳ-ＦＥＴ
(3)のゲート端子に低い電圧(Ｌ)レベルのオフ信号Ｖ_Gが
付与されてＭＯＳ-ＦＥＴ(3)がオフ状態となる。このと
き、図４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)に流れる電
流Ｉ _Dが略ゼロとなる。ＭＯＳ-ＦＥＴ(3)がオフしてか
ら一定時間（１０[μs]〜５０[μs]程度）が経過する
と、パルス発生器(22)のパルス信号Ｖ₄が再びＲ-Ｓフリ
ップフロップ(23)のセット端子(S)に入力されてセット
状態となり、Ｒ-Ｓフリップフロップ(23)からＭＯＳ-Ｆ
ＥＴ(3)のゲート端子に高い電圧(Ｈ)レベルのオン信号
Ｖ_Gが付与されてＭＯＳ-ＦＥＴ(3)が再びオン状態とな
る。

【００２０】以上のＭＯＳ-ＦＥＴ(3)のオン・オフ動作
の繰り返しにより、２次側の出力整流平滑回路(6)の直
流出力電圧Ｖ_OUTが図４(Ｃ)に示すように直線的に上昇
する。これに伴って、駆動用平滑コンデンサ(12)の充電
電圧Ｖ_INは図４(Ｂ)に示すように直線的に低下するが、
トランス(2)の２次巻線(2b)の電圧に比例する電圧が駆
動巻線(2c)に発生するため、直流出力電圧Ｖ_OUTの上昇
に伴って補助整流平滑回路(13)からの直流電圧Ｖ_INが直
線的に上昇する。このため、制御回路(8)内の制御電源
回路(24)に印加される直流電圧Ｖ_INは図４(Ｂ)に示すよ
うに停止電圧Ｖ_{ST P}付近まで低下した後、再び直線的に
上昇して行く。したがって、起動時以降は補助整流平滑
回路(13)からの直流電圧Ｖ_INにより制御回路(8)内の制
御電源回路(24)が駆動される。２次側の出力整流平滑回
路(6)の直流出力電圧Ｖ_OUTの上昇に伴って、出力電圧検
出回路(7)からの検出信号Ｖ_FBの電圧も図４(Ｅ)に示す
ように０[Ｖ]から直線的に上昇し、時刻ｔ₁において基
準電源(26)の基準電圧Ｖ_RVのレベルより高くなると、電
圧レベル検出用コンパレータ(27)から低い電圧(Ｌ)レベ
ルの電圧レベル変更信号Ｖ_CHが出力される。これによ
り、電圧レベル変更回路(28)から出力される基準電圧が
図４(Ｅ)に示すようにＶ_RCH＝１.０[Ｖ]からＶ_{RC L}＝０.
６[Ｖ]に切り換えられる。

【００２１】更に、図４(Ｅ)に示すように出力電圧検出
回路(7)からの検出信号Ｖ_FBの電圧レベルが電圧レベル
変更回路(28)から出力される基準電圧Ｖ_RCLのレベルを
超え、レベルシフト用抵抗(17,18)の接続点の電圧Ｖ_OCP
のレベルが出力電圧検出回路(7)からの検出信号Ｖ_FBの
電圧レベルに達すると、電流モード制御用コンパレータ
(20)から高い電圧(Ｈ)レベルの信号Ｖ₂が出力される。
一方、過電流制限用コンパレータ(19)からは低い電圧
(Ｌ)レベルの信号Ｖ₁が出力されるので、電流モード制
御用コンパレータ(20)からの高い電圧(Ｈ)レベルの論理
和信号Ｖ₃がＯＲゲート(21)から出力され、Ｒ-Ｓフリッ
プフロップ(23)のリセット端子(R)に入力されてリセッ
ト状態となり、Ｒ-Ｓフリップフロップ(23)からＭＯＳ-
ＦＥＴ(3)のゲート端子に低い電圧(Ｌ)レベルのオフ信
号Ｖ_Gが付与されてＭＯＳ-ＦＥＴ(3)がオフ状態とな
る。これにより、図４(Ａ)に示すようにＭＯＳ-ＦＥＴ
(3)に流れる電流Ｉ_Dが略ゼロとなる。このとき、トラン
ス(2)の２次巻線(2b)から出力整流平滑回路(6)を介して
図示しない負荷に出力電流Ｉ_OUTが流れ、図４(Ｄ)に示
すように直線的に増加して行く。時刻ｔ₂において、図
４(Ｃ)に示すように２次側の出力整流平滑回路(6)の直
流出力電圧Ｖ_OUTが出力電圧検出回路(7)を構成する各素
子の諸定数で決定される検出電圧（例えば、出力端子間
の分圧抵抗の分圧比をＲ₂/(Ｒ₁＋Ｒ₂)、ツェナダイオー
ドのツェナ電圧をＶ_Z[Ｖ]、ＮＰＮトランジスタのベー
ス・エミッタ間の電圧をＶ_BE(０.６〜０.７程度)[Ｖ]と
すると、{(Ｒ ₁＋Ｒ₂)/Ｒ₂}×(Ｖ_Z＋Ｖ_BE)[Ｖ]）に達す
ると、起動状態から通常動作状態に移行し、２次側の出
力整流平滑回路(6)の直流出力電圧Ｖ_OUTが図４(Ｃ)に示
すように略一定になると共に、補助整流平滑回路(13)か
らの直流電圧Ｖ_INが図４(Ｂ)に示すように略一定とな
る。このとき、図４(Ｅ)に示すように出力電圧検出回路
(7)からの検出信号Ｖ_FBの電圧レベルが高いため、レベ
ルシフト用抵抗(17,18)の接続点の電圧Ｖ_OCPの変化幅が
小さくなり、ＭＯＳ-ＦＥＴ(3)のオン期間が短くなる。
このため、図４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)に流
れる電流Ｉ_Dの最大値が低くなる。このときの２次側の
出力特性は、図５の実線Ａに示すように出力整流平滑回
路(6)の直流出力電圧Ｖ_OUTが略一定の定電圧特性とな
る。

【００２２】２次側の図示しない負荷が重くなると、図
４(Ｄ)及び(Ｅ)に示すように２次側の出力電流Ｉ_OUTが
増加すると共に出力電圧検出回路(7)からの検出信号Ｖ
_FBの電圧が低下する。図示しない負荷が更に重くなり、
過負荷状態になると、図４(Ｄ)及び(Ｃ)に示すように２
次側の出力電流Ｉ_OUTが更に増加すると共に出力整流平
滑回路(6)の直流出力電圧Ｖ_OUTが低下する。このため、
トランス(2)の駆動巻線(2c)に発生する電圧も低下し、
図４(Ｂ)に示すように制御回路(8)内の制御電源回路(2
4)に印加される直流電圧Ｖ_INが低下する。図４(Ｅ)に示
すように、時刻ｔ₃において出力電圧検出回路(7)からの
検出信号Ｖ_FBの電圧レベルが電圧レベル変更回路(28)か
ら出力される基準電圧Ｖ_RCLのレベルを下回ると、電流
モード制御用コンパレータ(20)が動作しなくなり、代わ
って過電流制限用コンパレータ(19)が動作される。レベ
ルシフト用抵抗(17,18)の接続点の電圧Ｖ_OCPのレベルが
電圧レベル変更回路(28)から出力される基準電圧Ｖ_RCL
のレベルに達すると、過電流制限用コンパレータ(19)か
ら高い電圧(Ｈ)レベルの信号Ｖ₁が出力され、ＭＯＳ-Ｆ
ＥＴ(3)がオフ状態となる。このとき、図５に示す２次
側の出力特性は実線Ａに示す定電圧特性の領域から破線
Ｄに示す定電力特性の領域に移行する。

【００２３】図４(Ｅ)に示すように、時刻ｔ₄において
出力電圧検出回路(7)からの検出信号Ｖ_FBの電圧レベル
が基準電源(26)の基準電圧Ｖ_RVのレベル以下になると、
電圧レベル検出用コンパレータ(27)から高い電圧(Ｈ)レ
ベルの電圧レベル変更信号Ｖ_CHが出力され、電圧レベル
変更回路(28)から出力される基準電圧がＶ_RCL＝０.６
[Ｖ]からＶ_RCH＝１.０[Ｖ]に切り換えられる。これによ
り、過電流制限用コンパレータ(19)による電流制限量が
増加してＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_Dの最大値が
図４(Ａ)に示すように低くなり、トランス(2)の２次側
に流れる出力電流Ｉ_OUTも小さくなるので、図５に示す
２次側の出力特性は出力電流Ｉ_OUTの最大値Ｉ_MX1が急激
にＩ_MX2に減少し、実線Ｂに示す定電力特性の領域に移
行する。このとき、図４(Ｄ)に示すように２次側の出力
電流Ｉ_OUTの増加は頭打ちになるが、出力整流平滑回路
(6)の直流出力電圧Ｖ_OUTは図４(Ｃ)に示すように速やか
に低下して行き、これと共に制御回路(8)内の制御電源
回路(24)に印加される直流電圧Ｖ_INも図４(Ｂ)に示すよ
うに速やかに低下して行く。

【００２４】その後、図４(Ｂ)に示すように時刻ｔ₅に
おいて制御回路(8)内の制御電源回路(24)に印加される
直流電圧Ｖ_INが停止電圧Ｖ_STPまで低下すると、制御電
源回路(24)の動作が停止して制御回路(8)を構成する各
素子(16〜23)への駆動用直流電力の供給が停止し、制御
回路(8)の動作が停止する。このとき、図４(Ｃ)及び
(Ｄ)に示すように、出力整流平滑回路(6)の直流出力電
圧Ｖ_OUTが急激に０[Ｖ]まで低下すると共に２次側の出
力電流Ｉ_OUTも急激にゼロまで減少するので、図５に示
す２次側の出力特性は実線Ｂに示す定電力特性の領域か
ら実線Ｃに沿って原点Ｏに戻る軌跡を描く。制御回路
(8)内の制御電源回路(24)に印加される直流電圧Ｖ_{I N}が
停止電圧Ｖ_STPまで低下した後は、直流電源(1)により起
動抵抗(10)を介して補助整流平滑回路(13)の駆動用平滑
コンデンサ(12)が充電され、図４(Ｂ)に示すように駆動
用平滑コンデンサ(12)の充電電圧Ｖ_INが時刻ｔ₆におい
て駆動電圧Ｖ_{S RT}に達すると、制御回路(8)内の制御電源
回路(24)が再び駆動され、制御回路(8)が動作を開始す
る。過負荷状態では、２次側の直流出力電圧Ｖ_OUTが上
昇しないため、トランス(2)の駆動巻線(2c)の電圧も上
昇しない。このため、制御回路(8)の動作に従って、図
４(Ｃ)及び(Ｄ)に示すように、出力整流平滑回路(6)の
直流出力電圧Ｖ_OUT及び２次側の出力電流Ｉ_OUTがゼロか
ら直線的に増加すると共に、補助整流平滑回路(13)の駆
動用平滑コンデンサ(12)の電圧Ｖ_INが図４(Ｂ)に示すよ
うに低下する。時刻ｔ₇において、補助整流平滑回路(1
3)の駆動用平滑コンデンサ(12)の電圧Ｖ_INが停止電圧Ｖ
_STPまで低下すると、制御回路(8)の動作が停止し、図４
(Ｃ)及び(Ｄ)に示すように、出力整流平滑回路(6)の直
流出力電圧Ｖ_OUTが急激に０[Ｖ]まで低下すると共に２
次側の出力電流Ｉ_OUTも急激にゼロまで減少する。よっ
て、過負荷時は、補助整流平滑回路(13)の駆動用平滑コ
ンデンサ(12)の電圧Ｖ_INが駆動電圧Ｖ_SRTから停止電圧
Ｖ_STPまで低下する期間のみ制御回路(8)が動作する間欠
発振状態となる。

【００２５】実際には、図５の実線Ａに示す定電圧特性
領域の最大点Ｉ_MX1から実線Ｂに示す定電力特性領域を
経て原点Ｏに戻る間の変化は瞬間的であるため、実際の
出力特性は図６に示すように所謂フの字状の軌跡を描
く。また、出力整流平滑回路(6)の出力側が短絡された
状態での図２に示す他励式フライバック型ＤＣ−ＤＣコ
ンバータの出力特性は、トランス(2)の１次側から２次
側に伝達される電力がより強く制限されるため、図７に
示すように、出力短絡時における図１９に示す従来の他
励式フライバック型ＤＣ−ＤＣコンバータの出力特性が
描く軌跡Ｂよりも小さい軌跡Ａを描く。

【００２６】本実施の形態では、過負荷時、負荷短絡時
又は起動時に電流検出用抵抗(9)の検出信号Ｖ_OCPの電圧
レベルが基準電源(16)の基準電圧Ｖ_RCのレベルに達する
と、過電流制限用コンパレータ(19)によりＭＯＳ-ＦＥ
Ｔ(3)がオフ状態となり、トランス(2)の１次巻線(2a)又
はＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_Dが制限される。こ
のとき、出力整流平滑回路(6)の直流出力電圧Ｖ_OUTが低
下し、出力電圧検出回路(7)からの検出信号Ｖ_FBの電圧
レベルが基準電源(26)の基準電圧Ｖ_RVのレベル以下にな
ると、電圧レベル検出用コンパレータ(27)から高い電圧
(Ｈ)レベルの電圧レベル変更信号Ｖ_CHが出力され、電圧
レベル変更回路(28)から出力される基準電圧がＶ_RCL＝
０.６[Ｖ]からＶ_RCH＝１.０[Ｖ]に切り換えられる。こ
れにより、基準電源(16)の基準電圧Ｖ_RCの絶対値レベル
が低下するので、少ない１次側の電流Ｉ_DでＭＯＳ-ＦＥ
Ｔ(3)がオフ状態となる。したがって、過負荷時、負荷
短絡時又は起動時にトランス(2)の１次巻線(2a)側に流
れる電流Ｉ_D及び２次巻線(2b)側に流れる電流Ｉ_OUTがよ
り強く制限されるので、１次側のＭＯＳ-ＦＥＴ(3)並び
に２次側の出力整流平滑回路(6)を構成する整流ダイオ
ード(4)及び出力平滑コンデンサ(5)に加わる電気的なス
トレスを軽減することができる。また、負荷短絡時に交
流電源(1a)からの平均入力電力を低く抑制できるので、
負荷短絡時のＤＣ−ＤＣコンバータ全体の発熱が抑制さ
れ、例えばＡＣアダプタ等に適用した場合に難燃材の等
級を下げることができ、各種安全規格を容易に取得でき
る。更に、過負荷時、負荷短絡時又は起動時に流れる過
電流を強く制限できるので、従来の他励式フライバック
型ＤＣ−ＤＣコンバータでは実現し難かった、鋭角的な
フの字形状の出力特性の実現が可能となる。

【００２７】上記の実施の形態は変更が可能である。例
えば、図８に示す実施の形態の他励式フライバック型Ｄ
Ｃ−ＤＣコンバータは、電圧レベル検出用コンパレータ
(27)からの電圧レベル変更信号Ｖ_CHを受信し、一定時間
が経過した後に電圧レベル変更信号Ｖ_CHを出力する遅延
手段としてのタイマ回路(33)を図２に示す電圧レベル検
出用コンパレータ(27)と電圧レベル変更回路(28)との間
に接続したものである。したがって、電圧レベル検出用
コンパレータ(27)の電圧レベル変更信号Ｖ_CHが出力され
てから一定時間が経過した後に電圧レベル変更回路(28)
が作動されるので、例えばノイズ等により２次側の直流
出力電圧Ｖ_OUTが瞬時的に低下した場合は電圧レベル変
更回路(28)が作動せず、過電流制限用コンパレータ(19)
の誤動作を防止することができる。また、図８に示す他
励式フライバック型ＤＣ−ＤＣコンバータでは、図９に
示すように実線Ａに示す定電圧特性の領域からタイマ回
路(33)の出力の遅延時間分だけ実線Ｄに示す定電力特性
の領域を経由し、実線Ｂに示す電圧レベル変更回路(28)
の作動後の定電力特性の領域に移行した後、実線Ｃに沿
って原点Ｏに戻る出力特性となるので、実際の出力特性
は図１０に示す軌跡を描く。ところで、プリンタ用の電
源装置等でピーク負荷（過負荷）状態があるときは、図
２５に示す出力特性（図２５の実線Ｂに示す定電力特性
の領域を使用する場合がある）が望ましい場合がある。
したがって、図８に示す他励式フライバック型ＤＣ−Ｄ
Ｃコンバータでは、タイマ回路(33)の出力の遅延時間を
延長することにより、ピーク負荷時は図２５に示す出力
特性とし、遅延時間以上ピーク負荷状態が続いた場合は
図６に示す出力特性とすることが可能であるから、ピー
ク負荷状態があるプリンタ用の電源装置等にも適用が可
能であり、安全性を高めることができる。

【００２８】また、図１１に示す実施の形態の他励式フ
ライバック型ＤＣ−ＤＣコンバータは、起動時のみ電圧
レベル検出用コンパレータ(27)の電圧レベル変更信号Ｖ
_CHの出力を禁止する出力信号禁止手段としての出力信号
禁止回路(34)を備えている。出力信号禁止回路(34)は、
装置起動時に単発のパルス信号Ｖ₅を発生するワンショ
ットパルス発生器(35)と、電流モード制御用コンパレー
タ(20)の出力信号Ｖ₂によりセット状態となり高い電圧
(Ｈ)レベルの出力信号Ｖ₆を発生し、ワンショットパル
ス発生器(35)のパルス信号Ｖ₅によりリセット状態とな
り低い電圧(Ｌ)レベルの出力信号Ｖ₆を発生するＲ-Ｓフ
リップフロップ(36)と、電圧レベル検出用コンパレータ
(27)の電圧レベル変更信号Ｖ_CHとＲ-Ｓフリップフロッ
プ(36)の出力信号Ｖ₆との論理積信号Ｖ₇を出力するＡＮ
Ｄゲート(37)とを有する。

【００２９】図１１に示す他励式フライバック型ＤＣ−
ＤＣコンバータでは、起動時に、出力信号禁止回路(34)
を構成するワンショットパルス発生器(35)から単発のパ
ルス信号Ｖ₅が出力され、Ｒ-Ｓフリップフロップ(36)の
リセット端子(R)に入力されてリセット状態となるた
め、低い電圧(Ｌ)レベルの出力信号Ｖ₆が出力される。
一方、起動時での出力電圧検出回路(7)の検出信号Ｖ_FB
の電圧レベルは基準電源(26)の基準電圧Ｖ_RVのレベル以
下で略０[Ｖ]であるから、電圧レベル検出用コンパレー
タ(27)から高い電圧(Ｈ)レベルの電圧レベル変更信号Ｖ
_CHが出力される。Ｒ-Ｓフリップフロップ(36)からの低
い電圧(Ｌ)レベルの出力信号Ｖ₆及び電圧レベル検出用
コンパレータ(27)からの高い電圧(Ｈ)レベルの電圧レベ
ル変更信号Ｖ _CHは、ＡＮＤゲート(37)に入力されて低い
電圧(Ｌ)レベルの論理積信号Ｖ₇が出力される。ＡＮＤ
ゲート(37)から出力された低い電圧(Ｌ)レベルの論理積
信号Ｖ ₇は、図３に図示の反転器(32)を介して電圧レベ
ル変更回路(28)のＮＰＮトランジスタ(31)のベース端子
に入力されてＮＰＮトランジスタ(31)がオン状態とな
り、分圧抵抗(29,30)の分圧点から０.６[Ｖ]の基準電圧
Ｖ_RCLが出力される。その後、出力電圧検出回路(7)から
の検出信号Ｖ_FBの電圧レベルが電圧レベル変更回路(28)
から出力される基準電圧Ｖ_RCLのレベルを超え、レベル
シフト用抵抗(17,18)の接続点の電圧Ｖ_OCPのレベルが出
力電圧検出回路(7)からの検出信号Ｖ_FBの電圧レベルに
達すると、電流モード制御用コンパレータ(20)から高い
電圧(Ｈ)レベルの信号Ｖ₂が出力され、Ｒ-Ｓフリップフ
ロップ(36)のセット端子(S)に入力されてセット状態と
なり、高い電圧(Ｈ)レベルの出力信号Ｖ₆が出力され
る。これにより、出力信号禁止回路(34)の機能がクリア
される。したがって、起動時において過電流制限用コン
パレータ(19)による電流制限量が緩和されるので、起動
時にのみ１次側及び２次側に大きな電流を流すことが可
能となり、他励式フライバック型ＤＣ−ＤＣコンバータ
の起動を確実に行うことができる。

【００３０】図２〜図１１に示す各実施の形態では、過
負荷時、負荷短絡時又は起動時に電圧レベル変更回路(2
8)から高い値の基準電圧Ｖ_RCHを出力することにより、
基準電源(16)の基準電圧Ｖ_RCの絶対値レベルを低下させ
る場合を示したが、代わりに基準電源(16)の基準電圧Ｖ
_RCを固定して電流検出用抵抗(9)の検出信号Ｖ_OCPの電圧
の絶対値レベルを増大させてもよい。図１２は、電流検
出用抵抗(9)の検出信号Ｖ_OCPの電圧レベルを変更する場
合の電圧レベル変更回路(28)の一実施の形態を示す。図
１２に示す電圧レベル変更回路(28)は、一方のレベルシ
フト用抵抗(17)の両端に直列に接続されたＰＮＰトラン
ジスタ(38)及び抵抗(39)から成り、電圧レベル検出用コ
ンパレータ(27)からＰＮＰトランジスタ(38)のベース端
子に高い電圧(Ｈ)レベルの電圧レベル変更信号Ｖ_CHが付
与されたときにレベルシフト用抵抗(17,18)の接続点の
電圧Ｖ_OCPの絶対値レベルを大きくする。即ち、過負荷
時、負荷短絡時又は起動時に電圧レベル検出用コンパレ
ータ(27)から高い電圧(Ｈ)レベルの電圧レベル変更信号
Ｖ_CHが出力されると、ＰＮＰトランジスタ(38)がオフ状
態となり、一方のレベルシフト用抵抗(17)と並列に接続
された抵抗(39)が電気的に開放された状態となるため、
レベルシフト用抵抗(17,18)の接続点の電圧Ｖ_OCPの絶対
値レベルが大きくなる。これにより、電流検出用抵抗
(9)の検出電圧が低い状態でも過電流制限用コンパレー
タ(19)が作動するので、少ない１次側の電流Ｉ_DでＭＯ
Ｓ-ＦＥＴ(3)がオフ状態となる。したがって、図１２に
示す実施の形態でも図２に示す実施の形態と同様に過負
荷時、負荷短絡時又は起動時にトランス(2)の１次巻線
(2a)側に流れる電流Ｉ_D及び２次巻線(2b)側に流れる電
流Ｉ _OUTがより強く制限されるので、１次側のＭＯＳ-Ｆ
ＥＴ(3)及び２次側の出力整流平滑回路(6)を構成する整
流ダイオード(4)並びに出力平滑コンデンサ(5)に加わる
電気的なストレスを軽減することができる。

【００３１】また、図１３は電流検出用抵抗(9)の検出
信号Ｖ_OCPの電圧レベルを変更する場合の電圧レベル変
更回路(28)の他の実施の形態を示す。図１３に示す電圧
レベル変更回路(28)は、電流検出用抵抗(9)の検出電位
側と他方のレベルシフト用抵抗(18)との間に接続された
分圧抵抗(29)と、分圧抵抗(29)及び他方のレベルシフト
用抵抗(18)の接続点と電流検出用抵抗(9)の基準電位側
との間に直列に接続された分圧抵抗(30)及びＰＮＰトラ
ンジスタ(38)と、ＰＮＰトランジスタ(38)のベース・エ
ミッタ端子間に接続されたベース・エミッタ間抵抗(40)
と、コレクタ端子がベース抵抗(41)を介してＰＮＰトラ
ンジスタ(38)のベース端子に接続され且つエミッタ端子
が電流検出用抵抗(9)及び分圧抵抗(29)の接続点に接続
されると共にベース端子がベース抵抗(42)及びレベルシ
フト用ツェナダイオード(43)及び反転器(32)を介して電
圧レベル検出用コンパレータ(27)の出力端子に接続され
たＮＰＮトランジスタ(31)と、ＮＰＮトランジスタ(31)
のベース・エミッタ端子間に接続されたベース・エミッ
タ間抵抗(44)とから構成される。過負荷時、負荷短絡時
又は起動時に、電圧レベル検出用コンパレータ(27)から
高い電圧(Ｈ)レベルの電圧レベル変更信号Ｖ_CHが出力さ
れると、電圧レベル変更回路(28)内の反転器(32)、レベ
ルシフト用ツェナダイオード(43)及びベース抵抗(42)を
介してＮＰＮトランジスタ(31)のベース端子に付与さ
れ、ＮＰＮトランジスタ(31)がオフ状態となる。これに
より、ＰＮＰトランジスタ(38)がオフ状態となり、分圧
抵抗(29,30)の分圧点の電圧Ｖ_DIVが電流検出用抵抗(9)
の検出電位側の電圧に等しくなる。このため、レベルシ
フト用抵抗(17,18)の接続点の電圧Ｖ_OCPの絶対値レベル
が大きくなり、電流検出用抵抗(9)の検出電圧が低い状
態でも過電流制限用コンパレータ(19)が作動するので、
少ない１次側の電流Ｉ_DでＭＯＳ-ＦＥＴ(3)がオフ状態
となる。したがって、図１３に示す実施の形態でも図１
２に示す実施の形態と同様の作用効果が得られる。

【００３２】本発明の実施態様は前記の各実施の形態に
限定されず、以下のように更に種々の変更が可能であ
る。 [１] 前記の各実施の形態では、出力整流平滑回路(6)
の直流出力電圧Ｖ_OUTの検出信号Ｖ_FBを２次側の出力電
圧検出回路(7)からフォトカプラ(14)の発光素子(14a)及
び受光素子(14b)を介して１次側に伝達する形態を示し
たが、図１４に示すように出力電圧検出回路(7)及びフ
ォトカプラ(14)を省略し、フォトカプラ(14)を構成する
受光素子(14b)の代わりに制御回路(8)の駆動電圧Ｖ_STR
以上のツェナ電圧Ｖ_Zを有するツェナダイオード(45)を
接続してトランス(2)の駆動巻線(2c)側で出力整流平滑
回路(6)の直流出力電圧Ｖ_OUTの検出信号Ｖ_FBとして検出
してもよい。即ち、図１４に示す実施の形態では、トラ
ンス(2)の２次巻線(2b)の電圧に比例する電圧が駆動巻
線(2c)に発生するため、駆動巻線(2c)側に発生する直流
電圧Ｖ_INは２次巻線(2b)側に発生する直流出力電圧Ｖ
_OUTに比例する。したがって、２次巻線(2b)側の直流出
力電圧Ｖ_OUTの変化分を駆動巻線(2c)側で検出できるの
で、２次側の回路構成を簡略化することが可能となる。 [２] 前記の各実施の形態では、トランス(2)の１次巻
線(2a)又はＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_Dを電流検
出用抵抗(9)により負電圧として検出し、レベルシフト
用抵抗(17,18)の接続点の電圧Ｖ_OCPを過電流制限用コン
パレータ(19)の反転入力端子(-)に入力する形態を示し
たが、図１５に示すようにトランス(2)の１次巻線(2a)
又はＭＯＳ-ＦＥＴ(3)に流れる電流Ｉ_Dを電流検出用抵
抗(9)により正電圧として検出し、この検出電圧Ｖ_OCPを
過電流制限用コンパレータ(19)の非反転入力端子(+)に
直接入力してもよい。この場合、電圧レベル検出用コン
パレータ(27)から低い電圧(Ｌ)レベルの電圧レベル変更
信号Ｖ_CHが出力されたときに電圧レベル変更回路(28)内
のＮＰＮトランジスタ(31)をオフ状態にして分圧抵抗(2
9,30)の分圧点から高い値の基準電圧Ｖ_RCHを発生し、電
圧レベル検出用コンパレータ(27)から高い電圧(Ｈ)レベ
ルの電圧レベル変更信号Ｖ_CHが出力されたときに電圧レ
ベル変更回路(28)内のＮＰＮトランジスタ(31)をオン状
態にして分圧抵抗(29,30)の分圧点から低い値の基準電
圧Ｖ_RCLを発生するように構成すればよい。したがっ
て、図１５に示す実施の形態では図２に示すレベルシフ
ト用抵抗(17,18)及び図３に示す反転器(32)が不要とな
る。 [３] 前記の各実施の形態での基準電源(26)及び電圧レ
ベル検出用コンパレータ(27)の代わりに、図１６に示す
ようにＲ-Ｓフリップフロップ(46)を使用してもよい。
図１６に示すＲ-Ｓフリップフロップ(46)は、過電流制
限用コンパレータ(19)の出力信号Ｖ₁によりセット状態
となり、電流モード制御用コンパレータ(20)の出力信号
Ｖ₂によりリセット状態となる。したがって、過負荷
時、負荷短絡時又は起動時に出力電圧検出回路(7)から
の検出信号Ｖ_FBの電圧レベルが低下すると、電流モード
制御用コンパレータ(20)は動作しなくなるが、必ず過電
流制限用コンパレータ(19)が動作するため、電圧レベル
変更回路(28)を駆動できる。 [４] 図３に示す電圧レベル変更回路(28)の代わりに、
図１７に示す電圧レベル変更回路(28)を使用してもよ
い。図１７に示す電圧レベル変更回路(28)は、基準電源
(16)に対して直列に接続された分圧抵抗(29,30)及び抵
抗(39)と、ドレイン端子及びソース端子が抵抗(39)の両
端に接続されたＮチャネルＭＯＳ-ＦＥＴ(47)と、電圧
レベル検出用コンパレータ(27)とＮチャネルＭＯＳ-Ｆ
ＥＴ(47)のゲート端子との間に接続された反転器(32)と
から構成される。したがって、電圧レベル検出用コンパ
レータ(27)から低い電圧(Ｌ)レベルの電圧レベル変更信
号Ｖ_CHが出力されたときは、ＮチャネルＭＯＳ-ＦＥＴ
(47)がオン状態となり、分圧抵抗(29,30)の分圧点から
低い値の基準電圧Ｖ_RCLが出力される。また、電圧レベ
ル検出用コンパレータ(27)から高い電圧(Ｈ)レベルの電
圧レベル変更信号Ｖ_CHが出力されたときは、Ｎチャネル
ＭＯＳ-ＦＥＴ(47)がオフ状態となり、分圧抵抗(29,30)
の分圧点から高い値の基準電圧Ｖ_RCHが出力される。ま
た、ＮチャネルＭＯＳ-ＦＥＴ(47)の代わりにＮＰＮト
ランジスタを使用してもよい。これとは逆に、図３に示
すＮＰＮトランジスタ(31)の代わりにＮチャネルＭＯＳ
-ＦＥＴを使用することも可能である。 [５] 図１２に示す電圧レベル変更回路(28)の代わり
に、図１８に示す電圧レベル変更回路(28)を使用しても
よい。図１８に示す電圧レベル変更回路(28)は、一方の
レベルシフト用抵抗(17)と電源＋Ｖ_CCとの間に接続され
た抵抗(39)と、ソース端子が電源＋Ｖ_CCに接続され且つ
ドレイン端子が抵抗(39)及び一方のレベルシフト用抵抗
(17)の接続点に接続されると共にゲート端子が電圧レベ
ル検出用コンパレータ(27)の出力端子に接続されたＰチ
ャネルＭＯＳ-ＦＥＴ(48)とから構成される。したがっ
て、過負荷時、負荷短絡時又は起動時に電圧レベル検出
用コンパレータ(27)から高い電圧(Ｈ)レベルの電圧レベ
ル変更信号Ｖ_CHが出力されたときは、ＰチャネルＭＯＳ
-ＦＥＴ(48)がオフ状態となり、抵抗(39)が一方のレベ
ルシフト用抵抗(17)と直列に接続された状態となるた
め、レベルシフト用抵抗(17,18)の接続点の電圧Ｖ_OCPの
絶対値レベルが大きくなる。また、ＰチャネルＭＯＳ-
ＦＥＴ(48)の代わりにＰＮＰトランジスタを使用しても
よい。これとは逆に、図１２に示すＰＮＰトランジスタ
(38)の代わりにＰチャネルＭＯＳ-ＦＥＴを使用するこ
とも可能である。同様に、図１３に示すＮＰＮトランジ
スタ(31)及びＰＮＰトランジスタ(38)の代わりにそれぞ
れＮチャネルＭＯＳ-ＦＥＴ及びＰチャネルＭＯＳ-ＦＥ
Ｔを使用することも可能である。更に、電圧レベル変更
回路(28)は、図３、図１２、図１３、図１７又は図１８
以外にも様々な回路構成が考えられる。 [６] 前記の各実施の形態では、ＭＯＳ-ＦＥＴ(3)のオ
ン期間とオフ期間を個別に制御する形態を示したが、オ
ン・デューティを制御する一般的なＰＷＭ（パルス幅変
調）制御方式又はトランス(2)の蓄積エネルギの放出が
完了した時点でＭＯＳ-ＦＥＴ(3)をオンする疑似共振制
御（ＲＣＣ）方式でも構わない。 [７] 更に、他励式フライバック型ＤＣ−ＤＣコンバー
タに限定されず、直流電源に接続され且つ制御回路に駆
動用電力を供給する駆動電源回路を備えた他励式のフォ
ワード型ＤＣ−ＤＣコンバータや共振型ＤＣ−ＤＣコン
バータ等の他のスイッチング電源装置にも本発明を適用
できる。

【００３３】

【発明の効果】本発明によれば、過負荷時、負荷短絡時
又は起動時にトランスの１次巻線側及び２次巻線側に流
れる電流がより強く制限され、１次側及び２次側の各素
子に加わる電気的なストレスを軽減できるので、低規格
の安価なスイッチング素子や整流素子を使用することが
でき、製造コストを低減することが可能となる。

【図面の簡単な説明】

【図１】 本発明によるスイッチング電源装置を他励式
フライバック型ＤＣ−ＤＣコンバータに適用した一実施
の形態を示すブロック回路図

【図２】 図１の回路の詳細を示す電気回路図

【図３】 図２の電圧レベル変更回路の内部構成を示す
電気回路図

【図４】 起動時から過負荷時における図２の回路の各
部の電流及び電圧を示すタイミングチャート

【図５】 図２の回路の出力特性の変化を示すグラフ

【図６】 図２の回路の実際の出力特性を示すグラフ

【図７】 図２の回路の出力短絡時の出力特性を示すグ
ラフ

【図８】 本発明の他の実施の形態を示す電気回路図

【図９】 図８の回路の出力特性の変化を示すグラフ

【図１０】 図８の回路の実際の出力特性を示すグラフ

【図１１】 本発明のもう一つの他の実施の形態を示す
電気回路図

【図１２】 過電流検出側の電圧レベルを変更する場合
の電圧レベル変更回路の実施の形態を示す電気回路図

【図１３】 図１２の変更実施の形態を示す電気回路図

【図１４】 図２の回路の第１の変更実施の形態を示す
電気回路図

【図１５】 図２の回路の第２の変更実施の形態を示す
電気回路図

【図１６】 図２の回路の第３の変更実施の形態を示す
電気回路図

【図１７】 図３の電圧レベル変更回路の他の実施の形
態を示す電気回路図

【図１８】 図１２の電圧レベル変更回路の他の実施の
形態を示す電気回路図

【図１９】 従来の他励式フライバック型ＤＣ−ＤＣコ
ンバータを示す電気回路図

【図２０】 制御電源回路の内部構成を示すブロック回
路図

【図２１】 レギュレータ回路の出力電圧特性を示すグ
ラフ

【図２２】 レギュレータ回路の出力電流特性を示すグ
ラフ

【図２３】 制御回路内の各部の電流及び電圧を示すタ
イミングチャート

【図２４】 起動時から過負荷時における図１９の回路
の各部の電流及び電圧を示すタイミングチャート

【図２５】 図１９の回路の出力特性を示すグラフ

【符号の説明】

(1)・・直流電源、 (1a)・・交流電源、 (1b)・・入
力フィルタ回路、 (1c)・・整流ブリッジ回路、 (1d)
・・入力平滑コンデンサ、 (2)・・トランス、(2a)・
・１次巻線、 (2b)・・２次巻線、 (2c)・・駆動巻
線、 (3)・・ＭＯＳ-ＦＥＴ（スイッチング素子）、
(4)・・整流ダイオード、 (5)・・出力平滑コンデン
サ、 (6)・・出力整流平滑回路、 (7)・・出力電圧検
出回路（電圧検出手段）、 (8)・・制御回路、 (9)・
・電流検出用抵抗（電流検出手段）、 (10)・・起動抵
抗（起動手段）、 (11)・・整流ダイオード、 (12)・
・駆動用平滑コンデンサ、 (13)・・補助整流平滑回
路、 (14)・・フォトカプラ、(14a)・・発光素子、
(14b)・・受光素子、 (15)・・直列抵抗、 (16)・・
基準電源（基準電圧発生手段）、 (17,18)・・レベル
シフト用抵抗、 (19)・・過電流制限用コンパレータ
（過電流制限手段）、 (20)・・電流モード制御用コン
パレータ、 (21)・・ＯＲゲート、 (22)・・パルス発
生器、 (23)・・Ｒ-Ｓフリップフロップ、 (24)・・
制御電源回路、 (24a)・・基準電源、 (24b)・・ヒス
テリシスコンパレータ、 (24c)・・レギュレータ回
路、 (25)・・オン・オフ信号発生手段、 (26)・・基
準電源、 (27)・・電圧レベル検出用コンパレータ（電
圧レベル検出手段）、 (28)・・電圧レベル変更回路
（電圧レベル変更手段）、 (29,30)・・分圧抵抗、
(31)・・ＮＰＮトランジスタ、 (32)・・反転器、 (3
3)・・タイマ回路（遅延手段）、 (34)・・出力信号禁
止回路（出力信号禁止手段）、 (35)・・ワンショット
パルス発生器、 (36)・・Ｒ-Ｓフリップフロップ、
(37)・・ＡＮＤゲート、 (38)・・ＰＮＰトランジス
タ、 (39)・・抵抗、 (40)・・ベース・エミッタ間抵
抗、 (41)・・ベース抵抗、 (42)・・ベース抵抗、
(43)・・レベルシフト用ツェナダイオード、 (44)・・
ベース・エミッタ間抵抗、 (45)・・ツェナダイオー
ド、 (46)・・Ｒ-Ｓフリップフロップ、 (47)・・Ｎ
チャネルＭＯＳ-ＦＥＴ、 (48)・・ＰチャネルＭＯＳ-
ＦＥＴ、

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】直流電源と、該直流電源に対して直列に接
   続されたトランスの１次巻線及びスイッチング素子と、
   前記トランスの２次巻線に接続され且つ直流出力電圧を
   発生する出力整流平滑回路と、前記直流出力電圧を検出
   する電圧検出手段と、該電圧検出手段からの検出信号を
   受信し且つ前記直流出力電圧が略一定となるように前記
   スイッチング素子のオン・オフ期間を制御する制御回路
   と、前記トランスの１次巻線又は前記スイッチング素子
   に流れる電流を検出する電流検出手段とを備え、前記制
   御回路は、前記１次巻線又は前記スイッチング素子に流
   れる最大電流値を規定する第１の基準電圧を発生する基
   準電圧発生手段と、前記電流検出手段の検出信号の電圧
   レベルが前記基準電圧発生手段の第１の基準電圧のレベ
   ルに達したときに前記スイッチング素子をオフ状態にす
   る過電流制限手段とを有するスイッチング電源装置にお
   いて、 前記制御回路は、過負荷時、負荷短絡時又は起動時に、
   前記電圧検出手段の検出信号の電圧レベルが第２の基準
   電圧のレベルを超えたときに、電圧レベル変更信号を出
   力する電圧レベル検出手段と、該電圧レベル検出手段の
   電圧レベル変更信号により前記基準電圧発生手段の第１
   の基準電圧の絶対値レベルを低下させるか又は前記電流
   検出手段の検出信号の電圧の絶対値レベルを上昇させる
   電圧レベル変更手段とを有することを特徴とするスイッ
   チング電源装置。
2. 【請求項２】 前記直流電源に接続され且つ起動時に前
   記制御回路へ駆動用電力を供給する起動手段と、前記ト
   ランスの１次巻線及び２次巻線と電磁的に結合する駆動
   巻線と、該駆動巻線に接続され且つ前記制御回路を駆動
   する直流電圧を出力する補助整流平滑回路とを備えた請
   求項１に記載のスイッチング電源装置。
3. 【請求項３】 前記直流電源に接続され且つ前記制御回
   路に駆動用電力を供給する駆動電源回路を備えた請求項
   １に記載のスイッチング電源装置。
4. 【請求項４】 前記電圧検出手段は、前記２次巻線側又
   は前記駆動巻線側に発生する直流電圧を前記直流出力電
   圧として検出する請求項１〜３の何れか１項に記載のス
   イッチング電源装置。
5. 【請求項５】 前記電圧レベル検出手段からの出力信号
   を受信し、一定時間が経過した後に前記出力信号を出力
   する遅延手段を備えた請求項１〜４の何れか１項に記載
   のスイッチング電源装置。
6. 【請求項６】 起動時のみ前記電圧レベル検出手段の出
   力信号の出力を禁止する出力信号禁止手段を備えた請求
   項１〜５の何れか１項に記載のスイッチング電源装置。