JP6280195B1 - 磁気メモリ - Google Patents

Abstract

【課題】消費エネルギーを低減する磁気メモリを提供する。【解決手段】情報１の書き込みは、トランジスタ３３をオン状態にし、書き込み電流Ｉｗを電極３７から端子１６に流す。書き込み電流Ｉｗは、端子１６から導電層１０を介して端子１２および端子１４に流れる。磁気抵抗素子２２の記憶層２２ａ下の導電層１０の部分に流れる電流の向きと、磁気抵抗素子２４の記憶層２４ａの磁気方向とが互いに反平行となり、磁気抵抗素子２２の記憶層２２ａと磁気抵抗素子２４の記憶層２４ａに反対極性の磁気を記憶させることができる。【選択図】図５

Description

本発明の実施形態は、磁気メモリに関する。

既存のメモリとしては、揮発性の（ＳＲＡＭ(Static Random Access Memory)，ＤＲＡＭ(Dynamic Random Access Memory)）ワーキングメモリと、不揮発性の（ＮＡＮＤフラッシュメモリ、ＨＤＤ(Hard Disk Drive)）ストレージとに分類される。しかし、これらの揮発性メモリにおいては、ＳＲＡＭではリーク電流、ＤＲＡＭではリフレッシュ電流により消費エネルギーが大きい。

この問題を解決しようと、さまざまな不揮発性メモリがＳＲＡＭ、ＤＲＡＭに代わるワーキングメモリメモリとして検討されている。

しかし、ワーキングメモリは動作（Active）時の頻度が待機（Standby）時の頻度に比べて多い。このため、動作時に大きな書き込み電荷（Ｑｗ）が必要となり、書き込みエネルギーが増大する。その結果、待機時にその不揮発性によりセーブしたエネルギーを動作時に使い果たし、トータルでは消費エネルギーを低減することが困難となっている。これは、不揮発性メモリの歴史的ジレンマと呼ばれており、現在まで製品としては未解決の課題となっている。

漸く最近になり、実験室レベルのベストデータを用いたシミュレーションでＳＴＴ（Spin Transfer Torque）−ＭＲＡＭ(Magnetic Random Access Memory)により、動作頻度の比較的少ない最下層のキャッシュメモリ（ＬＬＣ（Last Level Cache））にＳＴＴ−ＭＲＡＭを用いた場合に、消費エネルギーを低減できつつある状況になっている。

ＬＬＣより上層のキャッシュメモリにＳＴＴ−ＭＲＡＭを用いた場合は、動作頻度が格段に増えるため、膨大なエネルギーを消費するのが実情であり、到底前述した消費エネルギーの低減は解決することができない。

特開２０１４−４５１９６号公報

Digest of 2015 Symposium on VLSI Technology H. Yoda, et al., IEDM Tech. Dig., 2012 pp. 259.

本実施形態は、消費エネルギーの低減を実現することのできる磁気メモリを提供する。

本実施形態による磁気メモリは、第１乃至第３端子を有する第１導電層であって、前記第３端子は前記第１端子と前記第２端子との間の前記第１導電層の第１領域に配置された第１導電層と、前記第１端子と前記第１領域との間の前記第１導電層の第２領域に配置され、第１磁性層と、前記第２領域と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に接続する第４端子と、を有する第１磁気抵抗素子と、前記第２端子と前記第１領域との間の前記第１導電層の第３領域に配置され、第３磁性層と、前記第３領域と前記第３磁性層との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に接続する第５端子と、を有する第２磁気抵抗素子と、書き込み時に前記第１および第２端子の両方の端子と前記第３端子との間に書き込み電流を流す回路と、を備えている。

第１実施形態による磁気メモリのメモリセルを示す図。 第１実施形態の第１変形例による磁気メモリのメモリセルを示す図。 第１実施形態の第２変形例による磁気メモリのメモリセルを示す図。 第１実施形態の磁気メモリに用いられる磁気抵抗素子の一具体例を示す斜視図。 第１実施形態の磁気メモリにおける情報“１”の書き込みを説明する図。 第１実施形態の磁気メモリにおける情報“０”の書き込みを説明する図。 第１実施形態の磁気メモリにおける読み出しを説明する図。 磁気抵抗素子の参照層に印加する電圧と磁気抵抗素子の閾値電流との関係をシミュレーションにより求めた結果を示す図。 磁気抵抗素子の参照層に正の電圧を印加した場合の抵抗の電流に対するヒステリシス特性を示す図。 磁気抵抗素子の参照層に電圧を印加しない場合の抵抗の電流に対するヒステリシス特性を示す図。 磁気抵抗素子の参照層に負の電圧を印加した場合の抵抗の電流に対するヒステリシス特性を示す図。 磁気抵抗素子に印加した電圧と、導電層に流し磁化反転が観測された電流値との関係を実験により求めた結果を示す図。 第２実施形態による磁気メモリのメモリセルを示す断面図。 垂直磁化方式の磁気抵抗素子の一具体例の構造を示す断面図。 第３実施形態による磁気メモリのメモリセルを示す断面図。 第３実施形態のメモリセルの記憶層の磁化方向を示す平面図。 第４実施形態による磁気メモリのメモリセルを示す断面図。 第４実施形態のメモリセルの記憶層の磁化方向を示す平面図。 参照層からの漏れ磁界の影響を受けた第４実施形態のメモリセルの記憶層の磁化方向を示す平面図。 第４実施形態の変形例におけるメモリセルの記憶層の磁化方向を示す平面図。 第５実施形態による磁気メモリのメモリセルに情報“１”の書き込みを説明する図。 第５実施形態による磁気メモリのメモリセルに情報“０”の書き込みを説明する図。 第５実施形態による磁気メモリにおける情報の読み出しを説明する図。 第６実施形態による磁気メモリのメモリセルに情報“１”の書き込みを説明する図。 第６実施形態による磁気メモリのメモリセルに情報“０”の書き込みを説明する図。 第７実施形態による磁気メモリのメモリセルを示す断面図。 第８実施形態による磁気メモリのメモリセルを示す断面図。 第８実施形態のメモリセルの効果を説明する断面図。 第８実施形態のメモリセルの効果を説明する断面図。 第８実施形態のメモリセルの一製造方法を説明する断面図。 第８実施形態のメモリセルの一製造方法を説明する断面図。 第８実施形態のメモリセルの一製造方法を説明する断面図。 第８実施形態のメモリセルの一製造方法を説明する断面図。 第８実施形態のメモリセルの一製造工程を説明する断面図。 第８実施形態のメモリセルの一製造工程を説明する断面図。 第８実施形態のメモリセルの一製造工程を説明する断面図。 第８実施形態のメモリセルの一製造工程を説明する断面図。 第８実施形態の一製造方法によって製造されたメモリセルの断面図。 第８実施形態の他の製造方法によって製造されたメモリセルの断面図。 図３１Ａ乃至図３１Ｆは、第９実施形態による磁気メモリの製造方法を説明する平面図。 第９実施形態の製造方法によって製造された磁気メモリの平面図。 第１０実施形態のメモリセルを示す断面図。 第１０実施形態の第１変形例による磁気メモリを示す断面図。 第１０実施形態の第２変形例による磁気メモリを示す断面図。 第１０実施形態の第３変形例による磁気メモリを示す断面図。 第１０実施形態の第４変形例による磁気メモリを示す断面図。 第１１実施形態による磁気メモリを示す断面図。 第１２実施形態による磁気メモリの製造工程を示す断面図。 第１２実施形態による磁気メモリの製造工程を示す断面図。 第１２実施形態による磁気メモリの製造工程を示す断面図。 第１２実施形態による磁気メモリの製造工程を示す断面図。 第１２実施形態による磁気メモリの製造工程を示す断面図。 第１２実施形態による磁気メモリの製造工程を示す断面図。 第１２実施形態の製造方法によって製造された磁気メモリを示す断面図。 第１３実施形態による磁気メモリを示す回路図。 第１３実施形態の磁気メモリの書き込み動作を示す回路図。 第１３実施形態の磁気メモリの読み出し動作を示す回路図。 第１３実施形態の変形例による磁気メモリを示す回路図。 第１４実施形態による磁気メモリを示す回路図。 第１５実施形態による磁気メモリを示す回路図。 第１６実施形態による磁気メモリを示す回路図。 第１７実施形態による磁気メモリを示す回路図。 第１７実施形態の磁気メモリの書き込み動作を説明する回路図。 第１７実施形態の磁気メモリの読み出し動作を説明する回路図。 第１８実施形態による磁気メモリの平面図。 第１８実施形態の磁気メモリの図５６に示す切断線Ａ−Ａで切断した断面図。 第１８実施形態の磁気メモリの図５６に示す切断線Ｂ−Ｂで切断した断面図。 第１９実施形態による磁気メモリの平面図。 第１９実施形態の磁気メモリの図５６に示す切断線Ａ−Ａで切断した断面図。 第２０実施形態による磁気メモリのメモリセルを示す断面図。 第２０実施形態のメモリセルを示す斜視図。 第２１実施形態による磁気メモリのメモリセルを示す断面図。 第２１実施形態の第１変形例による磁気メモリのメモリセルを示す断面図。 第２１実施形態の第２変形例による磁気メモリのメモリセルを示す断面図。 第２１実施形態の第３変形例による磁気メモリのメモリセルを示す断面図。 第２１実施形態の第４変形例による磁気メモリのメモリセルを示す断面図。 第２１実施形態の第５変形例による磁気メモリのメモリセルを示す断面図。 第２１実施形態の第６変形例による磁気メモリのメモリセルを示す断面図。 第２１実施形態の第７変形例による磁気メモリのメモリセルを示す断面図。

以下に図面を参照して実施形態について説明する。

（第１実施形態）
第１実施形態による磁気メモリを図１乃至図７を参照して説明する。この実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１に示す。このメモリセル１は、導電層１０と、この導電層１０に離間して配置された３つの端子（以下、電極とも云う）１２，１４，１６と、２つの磁気抵抗素子２２，２４と、を備えている。

端子１６は、端子１２と、端子１４との間の導電層１０の部分に配置されている。なお、端子１２，１４は導電層１０の一方の面上に配置され、端子１６は導電層１０の他方の面上に配置される。磁気抵抗素子２２は端子１２と端子１６との間の導電層１０の部分に配置され、磁気抵抗素子２４は端子１６と端子１４との間の導電層１０の部分に配置されている。なお、磁気抵抗素子２２、２４は導電層１０の上記一方の面上に配置される。すなわち、端子１２，１４および磁気抵抗素子２２，２４は導電層１０の同一面上に配置される。

磁気抵抗素子２２は、導電層１０上に配置された磁化方向が可変の磁性層（記憶層とも云う）２２ａと、磁性層２２ａ上に配置された非磁性層２２ｂと、非磁性層２２ｂ上に配置され磁化方向が不変の磁性層（参照層とも云う）２２ｃと、を備えている。ここで、磁化方向が「可変」であるとは、磁気抵抗素子に書き込みを行ったときに、書き込みの前後で、磁化方向が変化可能であることを意味し、磁化方向が「不変」であるとは、磁気抵抗素子に書き込みを行ったときに、書き込みの前後で、磁化方向が変化しないことを意味する。磁気抵抗素子２４は、導電層１０上に配置された磁化の方向が可変の磁性層２４ａと、磁性層２４ａ上に配置された非磁性層２４ｂと、非磁性層２４ｂ上に配置され磁化方向が不変の磁性層２４ｃと、を備えている。また、磁気抵抗素子２２の磁性層２２ｃ上には端子１７が配置され、磁気抵抗素子２４の磁性層２４ｃ上には端子１８が配置される。

端子１２，１４，１６、１７、および１８は、制御回路１００に電気的に接続され、後述するように制御回路１００によって電流または電圧が印加される。

（第１変形例）
第１実施形態の第１変形例による磁気メモリについて図２を参照して説明する。図２は、第１変形例の磁気メモリのメモリセル１を示す図である。この第１変形例のメモリセル１は、図１に示す第１実施形態に係るメモリセル１において、制御回路１００と、端子１２，１４，１６との間にそれぞれスイッチ４９１乃至４９３を配置し、制御回路１００と、端子１７および端子１８との間にそれぞれスイッチ４９４およびスイッチ４９５を配置した構成を有している。

（第２変形例）
第１実施形態の第２変形例による磁気メモリについて図３を参照して説明する。図３は、第２変形例の磁気メモリのメモリセル１を示す図である。この第２変形例のメモリセル１は、図２に示す第１変形例のメモリセルにおいて、スイッチ４９２を削除するとともに、端子１２と端子１４とを電気的に接続した構成を有している。

次に、メモリセルを構成する各要素について図４を参照して説明する。

（導電層）
導電層１０は、スピン軌道相互作用（スピンホール効果）あるいはラシュバ効果を有する非磁性材料、例えばＴａ、Ｗ、またはＰｔ等の金属が用いられる。導電層１０中に例えば図４に示すように、右から左に向かって書き込み電流Ｉ_ｗを流すと、導電層１０内には、例えばアップスピンを有する電子１１ａが導電層１０の上側に、ダウンスピンを有する電子１１ｂが導電層１０の下側に散乱して流れる。一方、導電層１０中に図４に示す場合と異なり、左から右に向かって書き込み電流Ｉｗを流すと、例えばダウンスピンを有する電子１１ｂが導電層１０の上側に、アップスピンを有する電子１１ａが導電層１０の下側に散乱して流れる。導電層１０中を流れる書き込み電流Ｉｗの向きは図１に示す制御回路１００によって制御される。

（磁気抵抗素子）
磁気抵抗素子２２、２４の一具体例を図４に示す。この具体例の磁気抵抗素子２０は、導電層１０上に配置され磁化方向が可変の磁性層（記憶層とも云う）２０ａと、磁性層２０ａ上に配置された非磁性層２０ｂと、非磁性層２０ｂ上に配置され磁化方向が不変の磁性層（参照層とも云う）２０ｃと、を有する積層構造を備えている。磁気抵抗素子は、非磁性層２０ｂが絶縁層であるＭＴＪ(Magnetic Tunnel Junction)素子であってもよいし、非磁性層２０ｂが非磁性金属層であるＧＭＲ(Giant Magneto-Resistive)素子であってもよい。なお、図１乃至図４に示す場合は、磁気抵抗素子がＭＴＪ素子でかつ記憶層および参照層の磁化方向がそれぞれ膜面に平行である、すなわち、磁化方向が上記積層構造の積層方向に垂直な方向となる面内磁化方式のＭＴＪ素子である。記憶層２０ａとして例えばＣｏＦｅＢ層が用いられ、非磁性層２０ｂとして例えばＭｇＯ層が用いられる。参照層２０ｃとして例えば、ＣｏＦｅＢ層２０ｃ１と、このＣｏＦｅＢ層２０ｃ１上に配置されたＲｕ層２０ｃ２と、Ｒｕ層２０ｃ２上に配置されたＣｏＦｅ層２０ｃ３と、ＣｏＦｅ層２０ｃ３上に配置され参照層２０ｃの磁化方向を固定する、例えばＩｒＭｎからなる反強磁性層２０ｃ４と、を備えている。

参照層２０ｃは、ＣｏＦｅＢ層２０ｃ１とＣｏＦｅ層２０ｃ３とがＲｕ層２０ｃ２を介して反強磁性結合するシンセティク反強磁性積層構造を有している。すなわち、ＣｏＦｅＢ層２０ｃ１の磁化方向とＣｏＦｅ層２０ｃ３の磁化方向は、互いに反平行である。

なお、磁気抵抗素子が図１乃至図４に示す場合と異なり、記憶層２０ａと参照層２０ｃの磁化方向が上記積層構造の積層方向に平行となる垂直磁化方式の場合は、反強磁性層２０ｃ４を省略してもよい。また、図１乃至図４においては、磁気抵抗素子は導電層１０の上方に配置されているが、下方に配置されていてもよい。

図４に示す磁気抵抗素子２０において、導電層１０に右から左に向かって書き込み電流Ｉｗを流すと、アップスピンを有する電子１１ａおよびダウンスピンを有する電子１１ｂによって導電層１０内にスピン流が発生し、このスピン流が記憶層２０ａにスピントルクを作用させ、記憶層２０ａの磁化方向を反転することが可能となる。すなわち、書き込み電流Ｉｗを導電層１０の右側から左側に向かって流すか、左側から右側に向かって流すことにより、記憶層２０ａの磁化の反転が逆になる。

磁気抵抗素子２０は矩形状にパターン化されており、形状磁気異方性により記憶層２０ａ、参照層２０ｃの磁化はその長軸方向が安定方向となる。例えば、安定な磁化方向は図１中では、紙面奥行方向、もしくは紙面手前方向となっている。この安定性を（長軸方向の）一軸磁気異方性と呼ぶ。一軸磁気異方性は、矩形のアスペクト比と磁性層の厚さ、磁性層の磁化に依存し、後述する書き込み電流閾値Ｉ_ｃｏはこの一軸磁気異方性等に比例する。

（書き込み）
次に、第１実施形態およびその第１変形例ならびに第２変形例のメモリセルへの書き込み方法について、図５および図６を参照して説明する。

メモリセル１中の磁気抵抗素子２２、２４は、情報（データ）を記憶層２２ａ、２４ａの磁化方向として記憶する。本実施形態およびその変形例では、後述するように高速の読出しを実現させるために、磁気抵抗素子２２、２４の記憶層２２ａ、２４ａに互いに反対方向の磁化情報を記憶させる。例えば、図５に示すような場合を情報（データ）“１”，図６に示す場合を情報“０”に対応させる。すなわち、図５および図６においては、磁気抵抗素子２２の参照層２２ｃおよび磁気抵抗素子２４の参照層２４ｃは、磁化方向が紙面手前方向となっている。そして、図５においては、磁気抵抗素子２２の記憶層２２ａは、磁化方向が紙面手前方向であり、磁気抵抗素子２４の記憶層２４ａの磁化方向が紙面奥行き方向である。一方図６においては、磁気抵抗素子２２の記憶層２２ａは、磁化方向が紙面奥行き方向であり、磁気抵抗素子２４の記憶層２４ａの磁化方向が紙面手前方向である。

図５および図６において、半導体層１２０にトランジスタ３３が形成され、このトランジスタ３３は、ソースおよびドレインのうちの一方の端子３３ａが端子１６に接続され、ソースおよびドレインのうちの他方の端子３３ｂがこの端子３３ｂ上に配置された電極３７に接続される。端子３３ａと端子３３ｂとの間の半導体層１２０の部分上にゲート電極３３ｃが配置されている。

図５に示すように、情報“１”の書き込みは、トランジスタ３３をオン状態にし、書き込み電流Ｉｗを電極３７から端子１６に流す。すると、この書き込み電流Ｉｗは、端子１６から導電層１０を介して端子１２および端子１４に流れる。これにより、磁気抵抗素子２２の記憶層２２ａ下の導電層１０の部分に流れる電流の向きと、磁気抵抗素子２４の記憶層２４ａ下の導電層１０の部分に流れる電流の向きとが互いに反対になり、記憶層２２ａの磁化方向と記憶層２４ａの磁化方向とが互いに反平行となる。すなわち、磁気抵抗素子２２の記憶層２２ａと磁気抵抗素子２４の記憶層２４ａに反対極性の磁化を記憶させることができる。これにより、書き込み後は、磁気抵抗素子２２の記憶層２２ａと参照層２２ｃの磁化方向は互いに平行となり、磁気抵抗素子２４の記憶層２４ａと参照層２４ｃの磁化方向は互いに反平行となる。すなわち、情報“１”が書き込まれる。なおこの場合、記憶層２２ａ、２４ａの磁化方向と相互作用をする偏極電子のスピン方向は平行もしくは反平行の関係となるため、記憶層２２ａ、２４ａの磁化は歳差運動をして反転する。

図６に示すように、情報“０”の書き込みは、トランジスタ３３をオン状態にし、書き込み電流Ｉｗを端子１２および端子１４から導電層１０を介して端子１６および電極３７に流す。これにより、磁気抵抗素子２２の記憶層２２ａ下の導電層１０の部分に流れる電流の向きと、磁気抵抗素子２４の記憶層２４ａ下の導電層１０の部分に流れる電流の向きとが互いに反対になり、記憶層２２ａの磁化方向と記憶層２４ａの磁化方向とが互いに反平行となる。すなわち、磁気抵抗素子２２の記憶層２２ａと磁気抵抗素子２４の記憶層２４ａに反対極性の磁化を記憶させることができる。これにより、書き込み後は、磁気抵抗素子２２の記憶層２２ａと参照層２２ｃの磁化方向は互いに反平行となり、磁気抵抗素子２４の記憶層２４ａと参照層２４ｃの磁化方向は互いに平行となる。すなわち、情報“０”が書き込まれる。なおこの場合、記憶層２２ａ、２４ａの磁化方向と相互作用をする偏極電子のスピン方向は平行もしくは反平行の関係となるため、記憶層２２ａ、２４ａの磁化は歳差運動をして反転する。

（読み出し）
次に、メモリセル１からの読み出しについて図７を参照して説明する。読み出しは、まず、トランジスタ３３をオン状態にする。続いて図７に示すように、端子１７と端子１８との間に電圧Ｖを印加し、端子１６の電位Ｖｒｅａｄを読み取る。端子１７は接地電源に接続され、端子１８は電圧Ｖが印加される。

磁気抵抗素子の抵抗は、参照層と記憶層の磁化が平行のとき低抵抗Ｒ_ｌｏｗ、反平行のとき高抵抗状態Ｒ_ｈｉｇｈとなる。メモリセル１が図５に示すように情報“１”を記憶している場合の端子１６の電位Ｖｒ１は、
Ｖｒ１＝｛Ｒ_ｌｏｗ／（Ｒ_ｌｏｗ＋Ｒ_ｈｉｇｈ）｝×Ｖ
となる。メモリセル１が図６に示すように情報“０”を記憶している場合の端子１６の電位Ｖｒ２は、
Ｖｒ２＝｛Ｒ_ｈｉｇｈ／（Ｒ_ｌｏｗ＋Ｒ_ｈｉｇｈ）｝×Ｖ
となる。よって、電位変化ΔＶｒは、
ΔＶｒ＝Ｖｒ２−Ｖｒ１＝｛（Ｒ_ｈｉｇｈ−Ｒ_ｌｏｗ）／（Ｒ_ｌｏｗ＋Ｒ_ｈｉｇｈ）｝×Ｖ
となり、この電位変化ΔＶｒを端子１６の電位を測定することによって読み取ることができる。すなわち、定電流を磁気抵抗素子に流して磁気抵抗素子の記憶層と参照層との間に電圧を測定する場合に比べて、読み取り時の消費エネルギーを低減することができるとともに高速読み出しを行うことができる。

これに対して、メモリセルが磁気抵抗素子を一個だけ有しているときに、磁気抵抗素子に電圧を印加しても、磁気抵抗素子が低抵抗のときは大きな電流が流れ、高抵抗の場合は小さな電流が流れる。このため、電位変化を感知することができない。

本実施形態において、書き込みに際して磁気抵抗素子２２、２４にそれぞれ端子１７、１８を介して電圧を印加し、記憶層２２ａ、２４ａと非磁性層２２ｂ、２４ｂとの間の垂直磁気異方性を制御することにより書き込み電流を低減することもできる。この書き込み電流の低減は、端子１７、１８に電圧を印加しない場合に比べて約半減することができる（例えば、特願２０１６−１５３９３３号参照）。これにより、可能な限り書き込み電荷（Ｑｗ）を低減することができる。なお、印加する電圧の極性と垂直磁気異方性の増減は、非磁性層２２ｂ、２４ｂと、記憶層２２ａ、２４ａの材料により変わる。

次に説明するシミュレーションでは、参照層に正電圧を印加した場合に記憶層の異方性が増加し、負電圧の印加で異方性が減少する仮定で計算した。

上述のことを裏付けるシミュレーション結果を図８乃至図９Ｃに示す。図８は、磁気抵抗素子の参照層に印加する電圧として＋０．５Ｖ、０Ｖ、−０．５Ｖをそれぞれ印加したときに、導電層に電流を流し、磁気抵抗素子の記憶層の磁化反転が生じた閾値電流Ｉ_ｃ０をシミュレーションにより求めた結果を示す。図８において、縦軸は磁気抵抗素子の参照層に印加した電圧を示し、横軸は閾値電流Ｉ_ｃ０を示す。

図８において、点Ｐ_１は、磁気抵抗素子の参照層に＋０．５Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行（ＡＰ）状態から平行（Ｐ）状態に変化した点を示し、点Ｐ_２は、磁気抵抗素子の参照層に＋０．５Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行（Ｐ）状態から反平行（ＡＰ）状態に変化した点を示す。

点Ｐ_３は、磁気抵抗素子の参照層に０Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行（ＡＰ）状態から平行（Ｐ）状態に変化した点を示し、点Ｐ_４は、磁気抵抗素子の参照層に０Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行（Ｐ）状態から反平行（ＡＰ）状態に変化した点を示す。

点Ｐ_５は、磁気抵抗素子の参照層に−０．５Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して反平行（ＡＰ）状態から平行（Ｐ）状態に変化した点を示し、点Ｐ_６は、磁気抵抗素子の参照層に−０．５Ｖの電圧を印加した場合に、記憶層の磁化方向が参照層の磁化方向に対して平行（Ｐ）状態から反平行（ＡＰ）状態に変化した点を示す。点Ｐ_１、Ｐ_３、Ｐ_５を結ぶ破線は、磁気抵抗素子の参照層に印加する電圧を＋０．５Ｖ〜−０．５Ｖに変化させた場合に、磁気抵抗素子がＡＰ状態からＰ状態に変化するときの閾値電流Ｉ_ｃ０を示す。また、点Ｐ_２、Ｐ_４、Ｐ_６を結ぶ破線は、磁気抵抗素子の参照層に印加する電圧を＋０．５Ｖ〜−０．５Ｖに変化させた場合に、磁気抵抗素子がＰ状態からＡＰ状態に変化するときの閾値電流Ｉ_ｃ０を示す。

図９Ａ乃至図９Ｃはそれぞれ、磁気抵抗素子の参照層に＋０．５Ｖ、０Ｖ、−０．５Ｖの電圧を印加したとき場合におけるヒステリシス曲線を示す。これらのヒステリシス曲線は、縦軸に磁気抵抗素子の抵抗Ｒを示し、横軸に導電層に流した電流Ｉを示す。図９Ａ乃至９Ｃの点Ｐ_１〜Ｐ_６は、図８に示す点Ｐ_１〜Ｐ_６にそれぞれ対応する。図８乃至図９Ｃからわかるように、正極性の電圧を磁気抵抗素子の参照層に印加すると、電圧を印加しない場合に比べて閾値電流Ｉ_ｃ０が低下する。逆に、負の極性の電圧を磁気抵抗素子の参照層に印加すると、電圧を印加しない場合に比べて閾値電流Ｉ_ｃ０が増加する。

第１実施形態のメモリセルにおいて、磁気抵抗素子に印加した電圧と、導電層に流し磁化反転が観測された電流値Ｉ_SO,switchingとの関係を求めた実験結果を図１０に示す。この実験では非磁性材料/記憶層としてＭｇＯ/ＣｏＦｅＢを用いた。この材料の組み合わせでは、参照層に正電圧印加した場合に記憶層の異方性が減少し、負電圧で異方性が増加した。

図１０は、磁気抵抗素子に印加する電圧Ｖ_ＭＴＪを縦軸にとり、導電層に流し磁化反転が観測された電流値Ｉ_SO,switchingを横軸にとった特性を示す。図１０において、「Ｐ」で示される領域は、磁気抵抗素子の記憶層と参照層の磁化方向が互いに平行状態にあることを示し、「ＡＰ」で示される領域は、磁気抵抗素子の記憶層と参照層の磁化方向が互いに反平行状態にあることを示す。なお、図１０において、導電層に流した電流Ｉはパルス幅数ｍｓで測定したものであり、絶対値自身はｎｓオーダーの閾値電流Ｉ_ｃ０の値よりも小さく出ているはずである。しかし、電圧を印加した場合の閾値電流Ｉ_ｃ０の変化は概略シミュレーション結果を裏付けている。

以上説明したように、第１実施形態およびその変形例によれば、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第２実施形態）
第２実施形態による磁気メモリについて図１１を参照して説明する。第２実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの断面図を図１１に示す。この第２実施形態のメモリセル１は、図５に示す第１実施形態のメモリセル１において、磁気抵抗素子２２、２４として垂直磁化方式の磁気抵抗素子を用いている。すなわち、磁気抵抗素子２２の記憶層２２ａの磁化方向２２１および磁気抵抗素子２４の記憶層２４ａの磁化方向２４１は、磁気抵抗素子１の積層方向に平行である。また、本実施形態においては、導電層１０と端子１２との間に非磁性層１３ａおよび磁性層１３ｂの積層構造を配置し、更に導電層と端子１４との間に非磁性層１５ａおよび磁性層１５ｂの積層構造を配置した構成を有している。

磁性層１３ｂおよび磁性層１５ｂはそれぞれ図１１に示すように、面内磁化（面内磁気異方性）を有し、記憶層２２ａおよび記憶層２４ａにバイアス磁界２１０を印加する。ここで、面内磁気異方性とは、外部磁界が印加されないときの磁性層の磁化の、磁性層が積層される方向に垂直な成分が積層される方向の成分よりも大きいことを意味する。

バイアス磁界として電流磁界を用いることが考えられるが、消費エネルギーの増加につながる。例え、数十μＡの電流を利用しても数エルステッド程度の磁界しか発生できない。このため、書き込み時には十分に小さなエラーレートを達成できない。そこで、本実施形態では、薄膜永久磁石を磁性層１３ｂおよび磁性層１５ｂとして用い、数十エルステッドを超える磁界を印加できるようにしている。

第２実施形態においては、書き込み電流Ｉｗを導電層１０に流した場合に、記憶層２２ａ、２４ａの磁化方向と、相互作用をするスピン偏極した電子のスピン方向とは直交する関係となる。このため、記憶層２２ａ、２４ａの磁化は歳差運動をせず、ダイレクトに回転する。すなわち、書き込みはダイレクトモードで行われる。

この書き込み時のダイレクトモードは、記憶層２２ａ、２４ａの磁化を回転させることができるが、反対方向に書き換えることができない。そこで、薄膜永久磁石を用いた磁性層１３ｂ、１５ｂによって、記憶層２２ａ、２４ａにバイアス磁界を印加することにより、１×１０^−９程度の低いエラーレートで記憶層２２ａ、２４ａの磁化を反対方向に書き換えることが可能となる。すなわち、決定論的な書き込みを行うことができる。

ダイレクトモードを利用した書き込みは歳差運動を利用した書き込みに比べて、短パルス（幅が３ｎｓ以下）での書き込み電流が小さくなる（例えば、K-S. Lee, et al., Appl. Phys. Lett. 104, 072413 (2014)参照）。よって、書き込み電荷Ｑｗ＝Ｉｗ×ｔｐを低減することができる。ここで、ｔｐは書き込み電流Ｉｗのパルス幅を表す。

この場合も、書き込みに際して磁気抵抗素子２２、２４に電圧を印加し、記憶層２２ａ、２４ａと非磁性層２２ｂ、２４ｂとの間の界面磁気異方性を制御することにより書き込み電流をさらに低減することもできる。

第２実施形態の磁気抵抗素子２２、２４として用いられる垂直磁化方式の磁気抵抗素子の一具体例を図１２に示す。この一具体例の磁気抵抗素子２０Ａは、導電層１０上に配置され例えばＣｏＦｅＢの記憶層２０ａと、この記憶層２０ａ上に配置され例えばＭｇＯの非磁性層２０ｂと、この非磁性層２０ｂ上に配置された参照層２０ｃと、を有する積層構造を備えている。参照層２０ｃは、例えばＣｏＦｅＢ層２０ｃ１と、このＣｏＦｅＢ層２０ｃ１上に配置されたＲｕ層２０ｃ２と、Ｒｕ層２０ｃ２上に配置された垂直磁気異方性を有する（Ｃｏ／Ｐｔ）多層構造２０ｃ３と、を有している。ここで、垂直磁気異方性とは、外部磁界が印加されないときの磁性層の磁化の、積層方向の成分が積層方向に垂直な成分よりも大きいことを意味する。参照層２０ｃは、ＣｏＦｅＢ層２０ｃ１と（Ｃｏ／Ｐｔ）多層構造２０ｃ３とがＲｕ層２０ｃ２を介して反強磁性結合するシンセティク反強磁性積層構造を有している。この垂直磁化方式の磁気抵抗素子２０Ａにおいては、ＭｇＯ界面で発生する垂直磁気異方性により記憶層の磁化を垂直にする。

なお、第２実施形態においては、書き込みおよび読み出しは、第１実施形態の磁気メモリと同様に行う。

以上説明したように、第２実施形態によれば、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第３実施形態）
第３実施形態による磁気メモリについて図１３Ａおよび図１３Ｂを参照して説明する。第３実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの断面図を図１３Ａに示す。

この第３実施形態のメモリセル１は、図５に示す第１実施形態のメモリセル１において、磁気抵抗素子２２、２４として面内磁気異方性を有する磁気抵抗素子を用いている。すなわち、磁気抵抗素子２２の記憶層２２ａの磁化方向２２１および磁気抵抗素子２４の記憶層２４ａの磁化方向２４１は、図１３Ａ、１３Ｂに示すように、磁気抵抗素子１の積層方向に略垂直である。

また、本実施形態においては、磁気抵抗素子２２、２４の参照層２２ｃ、２４ｃ上にそれぞれ磁性層２３、２５を配置した構成を有している。なお、図１３Ｂは、記憶層２２ａ、２４ａの磁化方向２２１、２４１を示す平面図である。

磁性層２３および磁性層２５はそれぞれ図１３Ａに示すように、垂直磁化（垂直磁気異方性）を有し、記憶層２２ａおよび記憶層２４ａに、膜面に垂直方向のバイアス磁界２１２を印加する。磁性層２３および磁性層２５として薄膜永久磁石が用いられる。

この第３実施形態においても、書き込み電流Ｉｗを導電層１０に流した場合に、記憶層２２ａ、２４ａの磁化方向と、相互作用をするスピン偏極電子のスピン方向が直交する関係となる。このため、記憶層２２ａ、２４ａの磁化は歳差運動をせず、ダイレクトに回転する。薄膜永久磁石からなる磁性層２３および磁性層２５によるバイアス磁界２１２により、決定論的な書き込みとなる。また、第２実施形態と同様に、書き込み電荷Ｑｗ（＝Ｉｗ×ｔｐ）を低減することができる。

また、第３実施形態においては、書き込みおよび読み出しは、第１実施形態の磁気メモリと同様に行う。

以上説明したように、第３実施形態によれば、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

なお、第３実施形態においても、書き込みに際して磁気抵抗素子２２、２４に電圧を印加し、記憶層２２ａ、２４ａと非磁性層２２ｂ、２４ｂとの間の界面磁気異方性を制御することにより書き込み電流をさらに低減することもできる。

（第４実施形態）
第４実施形態による磁気メモリについて図１４Ａ、１４Ｂを参照して説明する。第４実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの断面図を図１４Ａに示す。

この第４実施形態のメモリセル１は、図５に示す第１実施形態のメモリセル１とは、磁気抵抗素子２２、２４の記憶層２２ａ、２４ａの磁化方向が異なっている以外は、第１実施形態のメモリセルと同じ構成を有している。すなわち、第２および第３実施形態と異なり、バイアス磁界を記憶層２２ａ、２４ａに印加しない構成を有している。なお、第１乃至第４実施形態においては、端子１２と端子１４は、導電層１０の延在する方向に沿って離間して形成される。すなわち、端子１２と端子１４との間の導電層１０に流れる電流は、導電層１０の延在する方向に平行に流れる。

この第４実施形態のメモリセルの記憶層２２ａ、２４ａの磁化方向を図１４Ｂに示す。記憶層２２ａ、２４ａそれぞれの磁化２２１、２４１は、図１４Ｂに示すように、端子１２と端子１４との間に流れる電流の方向２５１と角度Θ（＞０°）傾いた方向に設定される。この角度Θは実験によると、１５°程度が好ましく、４５°未満とすることが好ましい。この配置により記憶層２２ａ、２４ａの磁化に働くトルクは磁気抵抗素子２２，２４の磁化容易軸成分を持つようになり、反対極性の磁化を決定論的に書き込むことが可能となる。この第４実施形態も第２実施形態と同様に書き込み電荷を低減することができる。

なお、この第４実施形態においては、書き込みおよび読み出しは、第１実施形態の磁気メモリと同様に行う。

また、この第４実施形態においては、図１４Ｂに示すように、記憶層２２ａの磁化は右上方向を向き、記憶層２４ａの磁化は左下方向を向いている。この第４実施形態において、参照層２２ｃ、２４ｃからの漏れ磁界の影響を受ける場合は、図１４Ｃに示すように、記憶層２２ａ、２４ａの磁化は、漏れ磁界Ｈｒの影響により、磁化困難軸方向の成分を有する。すなわち、記憶層２２ａの磁化は右上方向を向くが、記憶層２４ａの磁化は左上方向を向くことなる。

以上説明したように、第４実施形態によれば、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（変形例）
第４実施形態では、記憶層２２ａ、２４ａの磁化方向を、導電層１０を流れる電流の方向に対してΘ傾けた方向に設定したが、導電層１０を流れる電流の向きに対して記憶層２２ａ、２４ａの磁化方向を相対的に傾けても同じ効果を得ることができる。すなわち、図１４Ｄに示すように、端子１２と端子１４を導電層１０の対角線上に離間して配置し、記憶層２２ａおよび記憶層２４ａの磁化方向を導電層１０の延在する方向に平行に配置する。

これにより、端子１２と端子１４との間の導電層１０の部分に流れる電流の方向２５１は、導電層１０の対角線に平行となり、記憶層２２ａおよび記憶層２４ａの磁化方向は、電流の方向２５１に対して角度Θ傾く。

この第４実施形態の変形例も、第４実施形態と同様に、書き込み電荷を低減することが可能となるとともに、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

なお、第４実施形態およびその変形例においても、書き込みに際して磁気抵抗素子２２、２４に電圧を印加し、記憶層２２ａ、２４ａと非磁性層２２ｂ、２４ｂとの間の界面磁気異方性を制御することにより書き込み電流をさらに低減することもできる。

（第５実施形態）
第５実施形態による磁気メモリについて図１５Ａ乃至１５Ｃを参照して説明する。第５実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１５Ａ、１５Ｂに示す。図１５Ａはメモリセル１に情報“１”を書き込む場合を説明する図、図１５Ｂはメモリセル１に情報“０”を書き込む場合を説明する図である。

この第５実施形態のメモリセル１は、図５に示す第１実施形態のメモリセル１において、導電層１０と端子１６との間に非磁性層１９ａと、薄膜永久磁石からなる磁性層１９ｂとの積層構造を配置した構成を有している。また、この第５実施形態においては、磁気抵抗素子２２、２４は垂直磁化方式であり、磁性層１９ｂは端子１６から導電層１０に向かう方向の磁化を有している。情報“１”が書き込まれた状態では、磁気抵抗素子２２の記憶層２２ａの磁化は図面上では上向きとなり、磁気抵抗素子２４の記憶層２４ａの磁化は下向きとなる（図１５Ａ参照）。情報“０”が書き込まれた状態では、磁気抵抗素子２２の記憶層２２ａの磁化は図面上では下向きとなり、磁気抵抗素子２４の記憶層２４ａの磁化は上向きとなる（図１５Ｂ参照）。

この第５実施形態においては、図１５Ａに示す場合書き込み電流Ｉｗは端子１２から端子１４に流れ、図１５Ｂに示す場合書き込み電流Ｉｗは端子１４から端子１２に流れる。よって、いずれの場合も、一対の磁気抵抗素子２２、２４には書き込み電流による同方向のトルクが作用する。

一方、垂直に磁化した薄膜永久磁石の磁性層１９ｂからのバイアス磁界２１４ａ、２１４ｂは磁気抵抗素子２２の位置と磁気抵抗素子２４の位置では逆方向となる。例えば、図１５Ａに示す場合においては、磁気抵抗素子２２では左向き、磁気抵抗素子２４では右向きとなる。よって、反対極性の磁化を決定論的に書き込むことが可能となる。

また、読み出しは、図１５Ｃに示すように、端子１８と端子１７との間に電圧Ｖを印加し、端子１６の電位を、電極３７を介して読み出すことにより行う。すなわち、第１実施形態と同様に、磁気抵抗素子２４と磁気抵抗素子２２との間に電圧Ｖを印加し、端子１６の電位を、電極３７を介して読み出すことにより行う。

この第５実施形態も第１実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

また、第５実施形態において、書き込みに際して、磁気抵抗素子２２および磁気抵抗素子２４のそれぞれの参照層に端子１７および端子１８を介して電位を印加し、記憶層２２ａ、２４ａと非磁性層２２ｂ、２４ｂとの間の界面磁気異方性を制御することにより書き込み電流をさらに低減することもできる。

（第６実施形態）
第６実施形態による磁気メモリについて図１６Ａ、１６Ｂを参照して説明する。この第６実施形態の磁気メモリは少なくとも１つのメモリセルを有し、このメモリセルを図１６Ａ、１６Ｂに示す。図１６Ａはメモリセル１に情報“１”を書き込む場合を説明する図、図１６Ｂはメモリセル１に情報“０”を書き込む場合を説明する図である。

この第６実施形態のメモリセル１は、半導体層１２０に離間してトランジスタ３１およびトランジスタ３２が配置されている。トランジスタ３１は、ソースおよびドレインのうちの一方の端子が端子１２に接続され、他方の端子が電極３８に接続される。端子１２はトランジスタ３２に対して電極３８よりも遠くに配置されている。トランジスタ３２は、ソースおよびドレインのうちの一方の端子が端子１４に接続され、他方の端子が電極３９に接続される。端子１４はトランジスタ３１に対して電極３９よりも遠くに配置されている。

トランジスタ３１の上方には、端子１２に一端が接続しトランジスタ３２側に延在する導電層１０Ａが配置され、トランジスタ３２の上方には、端子１４に一端が接続しトランジスタ３１側に延在する導電層１０Ｂが配置されている。導電層１０Ａの他端と導電層１０Ｂの他端は、端子１６を介して電気的に接続される。端子１６は導電層１０Ａに対して端子１２とは反対側に位置しかつ導電層１０Ｂに対して端子１４と反対側に位置する。なお、導電層１０Ａおよび導電層１０Ｂとしては、それらの上部に蓄積されるスピンの方向が互いに異なる材料が用いられる。

端子１２と端子１６との間の導電層１０Ａの部分に磁気抵抗素子２２は配置される。この磁気抵抗素子２２は、導電層１０Ａに対して端子１６と同じ側に位置する。また、端子１４と端子１６との間の導電層１０Ｂの部分に磁気抵抗素子２４は配置される。この磁気抵抗素子２４は、導電層１０Ｂに対して端子１６と同じ側に位置する。また、磁気抵抗素子２２，２４の参照層上には、それぞれ端子１７，１８が配置されている。

このメモリセル１に情報“１”を書き込む場合は、図１６Ａに示すように、書き込み電流Ｉｗを端子１２から、導電層１０Ａ、端子１６、導電層１０Ｂを介して端子１４に流す。また、メモリセル１に情報“０”を書き込む場合は、図１６Ｂに示すように、書き込み電流Ｉｗを端子１４から、導電層１０Ｂ、端子１６、導電層１０Ａを介して端子１２に流す。いずれの場合も、磁気抵抗素子２２、２４直下の導電層１０Ａ、１０Ｂに蓄積されるスピンの方向は互いに逆になるので、磁気抵抗素子２２、２４の記憶層２２ａ、２４ａには、反対極性の情報が書き込まれる。

なお、読み出しは、第１実施形態と同様に、端子１７と端子１８との間に電圧を印加し、端子１６の電位を読み出すことにより行う。

この第６実施形態も第１実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

また、第６実施形態において、書き込みに際して、磁気抵抗素子２２および磁気抵抗素子２４のそれぞれの参照層に端子１７および端子１８を介して電位を印加し、記憶層２２ａ、２４ａと非磁性層２２ｂ、２４ｂとの間の界面磁気異方性を制御することにより書き込み電流をさらに低減することもできる。

（第７実施形態）
第７実施形態による磁気メモリについて図１７を参照して説明する。この第７実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの断面を図１７に示す。

この第７実施形態のメモリセル１は、図１６Ａに示す第６実施形態のメモリセル１において、セルサイズを小さくするために、磁気抵抗素子２２および磁気抵抗素子２４を積層した構造を有している。

このメモリセル１においては、導電層１０Ａの一方の端部の下面に端子１２が配置され、導電層１０Ａの上面に磁気抵抗素子２２と端子１６とが配置される。端子１６は一方の端部が導電層１０Ａの他方の端部の上面に接続される。磁気抵抗素子２２は、導電層１０Ａの一方の端部と他方の端部との間の導電層１０Ａの部分の上面に配置される。磁気抵抗素子２２上に端子１７が配置される。

また、端子１６の他方の端部は、導電層１０Ｂの一方の端部の下面に接続される。導電層１０Ｂの上面には、磁気抵抗素子２４と端子１４が配置される。端子１４は導電層１０Ｂの他方の端部の上面に接続される。磁気抵抗素子２４は、導電層１０Ｂの一方の端部と他方の端部との間の導電層１０Ｂの部分の上面に配置される。磁気抵抗素子２４上に端子１８が配置される。

端子１２、１４、１６、１７、１８は制御回路１００に接続され、制御回路１００から電流または電位が印加される。

この第７実施形態における書き込みおよび読み出しは、第６実施形態と同様に行う。

この第７実施形態も第１実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

また、第７実施形態において、書き込みに際して、磁気抵抗素子２２および磁気抵抗素子２４のそれぞれの参照層に端子１７および端子１８を介して電位を印加し、記憶層２２ａ、２４ａと非磁性層２２ｂ、２４ｂとの間の界面磁気異方性を制御することにより書き込み電流をさらに低減することもできる。

なお、第１乃至第５実施形態のメモリセルも、第７実施形態と同様に、磁気抵抗素子２２および磁気抵抗素子２４を積層してセルサイズを小さくすることができる。

（第８実施形態）
第８実施形態による磁気メモリについて図１８を参照して説明する。この第８実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１８に示す。

第８実施形態のメモリセル１は、図５に示す第１実施形態のメモリセル１において、端子１６を、導電層１０に対して端子（電極とも云う）１２，１４および磁気抵抗素子２２、２４と同じ側に配置した構成を有している。すなわち、導電層１０上に離間して端子１２および端子１４が配置され、端子１２と端子１４との間の導電層１０の部分に端子（電極とも云う）１６が配置され、端子１２と端子１６との間の導電層１０の部分に磁気抵抗素子２２が配置され、端子１６と端子１４との間の導電層１０の部分に磁気抵抗素子２４が配置される。

磁気抵抗素子２２は、導電層１０上に配置された記憶層２２ａと、記憶層２２ａ上に配置された非磁性層２２ｂと、非磁性層２２ｂ上に配置された参照層２２ｃと、を有する積層構造を備えている。磁気抵抗素子２４は、導電層１０上に配置された記憶層２４ａと、記憶層２４ａ上に配置された非磁性層２４ｂと、非磁性層２４ｂ上に配置された参照層２４ｃと、を有する積層構造を備えている。

端子１２と磁気抵抗素子２２との間には側壁絶縁層４０ａが配置され、磁気抵抗素子２２と端子１６との間には側壁絶縁層４０ｂが配置され、端子１６と磁気抵抗素子２４との間には側壁絶縁層４０ｃが配置され、磁気抵抗素子２４と端子１４との間には側壁絶縁層４０ｄが配置されている。すなわち、端子１２と磁気抵抗素子２２は側壁絶縁層４０ａによって電気的に絶縁され、磁気抵抗素子２２と端子１６は側壁絶縁層４０ｂによって電気的に絶縁され、端子１６と磁気抵抗素子２４は側壁絶縁層４０ｃによって電気的に絶縁され、磁気抵抗素子２４と端子１４は側壁絶縁層４０ｄによって電気的に絶縁される。

このような構成のメモリセル１は、後述するように、磁気抵抗素子２２、２４と、端子１２，１４、１６とがセルフアラインで形成される。

図１８の矢印で示されるように、端子１６から導電層１０に供給された書き込み電流Ｉｗは磁気抵抗素子２２の下部の導電層１０を通り磁気抵抗素子２２の記憶層２２ａに作用した後、端子１２から抜ける。一方、端子１６から磁気抵抗素子２４の下部に流入した書き込み電流Ｉｗは磁気抵抗素子２４の記憶層２４ａに記憶層２２ａとは逆極性の作用を行い端子１４に抜ける。

本実施形態においては、側壁絶縁層４０ａ〜４０ｄはそれぞれ、数ｎｍから１０ｎｍ程度の厚さ（幅）で形成される。これにより、端子１６の下面の磁気抵抗素子２２側のエッジ部４２と磁気抵抗素子２２の記憶層２２ａの端子１６側のエッジ部４３との間を極狭の間隔で電気的に分離し、エッジ部４２からエッジ部４３の間を流れる電流による発熱（電力ロス）を小さく抑制することができる．
書き込み電流Ｉｗの一部は記憶層２２ａ、２４ａにも流れる。このため、導電層１０の厚さｔに対して側壁絶縁層４０ａ〜４０ｄのそれぞれの導電層１０と接する幅ｗＳＷは、書き込み電流Ｉｗの記憶層２２ａ、２４ａに流れる量に影響を及ぼす。

図１９に示すように、端子１６から導電層１０に流入した書き込み電流Ｉｗは側壁絶縁層４０ｃの下部を通過して，一部は記憶層２４ａに流入しながら再度側壁絶縁層４０ｄの下部を通過して端子１４に流入する。端子１６および端子１４は導電層１０に比べて十分抵抗が低く設計されている。このため、図示したように端子１６のエッジ部に向かって書き込み電流Ｉｗは集中する。この書き込み電流Ｉｗの集中は，記憶層２４ａと端子１６および端子１４との距離ｗＳＷが導電層１０の厚さｔに比べて同等程度に薄くなると大きくなる。この書き込み電流の集中を発生させることで記憶層２４ａ側に電流を集中させて、すなわち記憶層側の電流密度を増加させて，等価的に書き込み電流の密度を上げ、書き込み電流を低下させることができる。例えば、導電層１０の厚さが５ｎｍ程度であれば，側壁絶縁層４０ａ〜４０ｄのそれぞれの幅を５ｎｍ程度に設定することで、この電流密度の上昇を発生させることができる。

一方，図２０に示すように，側壁絶縁層４０ａ〜４０ｄのそれぞれの幅ｗＳＷが導電層１０の厚さｄに対して十分に厚い時は、書き込み電流の密度の上昇は小さくなり書き込み電流の低減に影響を及ぼさない。

（製造方法）
次に、第８実施形態のメモリセルの製造方法の一例を図２１乃至図２９を参照して説明する。

まず、ＣＭＯＳデバイスが配置された基板３００上に導電層１０を形成する。この導電層１０上に磁気抵抗素子を構成する磁性層、非磁性層、および磁性層を有する積層膜２５０を形成する。続いて、積層膜２５０上にハードマスク層２６０およびハードマスク層２６２を順次積層し、ハードマスク層２６２およびハードマスク層２６０を、リソグラフィー技術を用いてパターニングする。このパターニングによって積層膜２５０上に残置されたハードマスク２６２、２６０は、後述の磁気抵抗素子上に位置している（図２１）。なお、ハードマスク２６０は導電体で形成され、ハードマスク２６２は、ハードマスク２６０よりもエッチングレートが高い材料が用いられる。

次に、ハードマスク２６２を除去した後、ハードマスク２６０を用いてＩＢＥ（Ion Beam Etching）により積層膜２５０をパターニングし、ハードマスク２６０の下に磁気抵抗素子２２、２４を形成する（図２２）。このとき、ＩＢＥによってエッチングされた積層膜２５０は、トレンチ２６４が形成され、このトレンチの底部は、導電層１０の表面が露出している。

次に、ＡＬＤ（Atomic Layer Deposition）などを用いて、磁気抵抗素子２２、２４の側部に、厚さが均一の絶縁層４０を形成する（図２３）。

次に，ＲＩＥ（Reactive Ion Etching）を用いて，基板垂直方向に異方性を強くしたエッチング粒子が入射するような条件にて、絶縁層４０をエッチングする。その結果、エッチング粒子の入射が弱かった側部に厚さが制御された絶縁層４０が残存する。これにより、側壁絶縁層４０ａ〜４０ｄが形成される。なお、このとき、トレンチ２６４の底部は、導電層１０の表面が露出している（図２４）。

次に、ＣｕまたはＴａなどの良導体の膜２７０を成膜して，ＲＩＥにより空いたトレンチ２６４に電極膜２７０を埋め埋めこむ（図２５）。

次に、例えばＣＭＰ（Chemical Mechanical polishing）などを用いて電極膜２７０を平坦化して金属膜をトレンチ２６４の内部に残存させる（図２６）。

続いて、上面を覆うように絶縁層２８０を形成し（図２７）、その後、磁気抵抗素子２２、２４にそれぞれ通じるビア２８２、２８４を絶縁層２８０に形成する（図２８）。最後に、ビア２８２，２８４に導電体で埋め込み、この導電体を平坦化し、磁気抵抗素子２２、２４にそれぞれ接続する端子１７、１８（図５参照）を形成する。このようにして形成されたメモリセル１の断面を図２９に示す。

この製造方法を用いることで、磁気抵抗素子２２、２４と、端子１２〜１６とは、膜厚で規定される側壁絶縁層４０ａ〜４０ｄで電気的に分離される。この構造のメリットとして、端子１６と端子１２、１４の中心位置は、１ピッチの間隔となるため、磁気抵抗素子２２、２４に導電層１０を介して供給される書き込み電流が等しくなる。そのため、書き込み電流の範囲（ウインドウ）を大きく取ることができる。すなわち、歩留まりを向上させることができる。更に、原子層レベルで制御された導電層１０の厚さに近い幅（厚さ）の側壁絶縁膜層を形成することで、書き込み電流の密度を磁気抵抗素子側の端部で大きくすることが可能となり、書き込み電流を下げることができる。

なお、図２４に示す工程で、ＲＩＥを行うときに、導電層１０をオーバエッチングしてもよい。この場合、完成されたメモリセルは、図３０に示すように、端子１２、１４、１６が導電層１０の内部に入り込んだ構造を有することになる。このように、端子１２、１４、１６が導電層１０の内部に入り込んだ構造を取ることで、端子１２、１４、１６と、導電層１０との接触面積を増やすことが可能となり、接触抵抗に起因する電力ロスを減少させることができる。この図３０では全ての端子１２、１４、１６が導電層１０の内部に入り込んでいるが、全ての端子が導電層１０の内部に入り込む必要はなく、１つの端子が導電層１０の内部に入り込む構成であっても、接触抵抗に起因する電力ロスを減少させることができる。

以上説明したように、第８実施形態によれば、第１実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第９実施形態）
第９実施形態による磁気メモリの製造方法について図３１Ａ乃至図３１Ｆを参照して説明する。この第９実施形態の磁気メモリは、少なくとも３つのメモリセルを有し、各メモリセルは、図２９に示す構成を有している。

まず、図３１Ａに示すように、導電層（図示せず）上に磁気抵抗素子を形成する、第１磁性層、非磁性層、および第２磁性層を有する積層膜２５０_１、２５０_２、２５０_３がストライプ状に形成され、このストライプ間を絶縁層２５２で埋め込まれ、全体の表面が平坦化される。なお、ストライプの延在する方向は、図２９に示す断面と平行になる。

続いて、図３１Ｂに示すように、ストライプが延在する方向に直交する方向に沿って、３つの溝２６４を形成する。このとき、積層膜２５０_１〜２５０_３と溝２６４が交差する領域の底部は導電層１０の表面が露出する。しかし、絶縁層２５２と溝２６４が交差する領域には薄い絶縁層２５２ａが残置する（図３１Ｂ）。

次に、図３１Ｃに示すように、これらの溝２６４のそれぞれの両側面に側壁絶縁層４０を形成し、その後、上記溝２６４に電極材料を埋め込み、端子１２、１６、１４を形成する。これにより、端子１２と端子１６との間の積層膜２５０_１〜２５０_３には、磁気抵抗素子２２_１〜２２_３がそれぞれ形成される。また、端子１６と端子１４との間の積層膜２５０_１〜２５０_３には、磁気抵抗素子２４_１〜２４_３がそれぞれ形成される。すなわち、積層膜積層膜２５０_１〜２５０_３の延在する方向に沿ってメモリセルが形成される（図３１Ｃ）。

次に、図３１Ｄに示すように、各メモリセルの上面に絶縁層２８０を形成する。続いて、絶縁層２８０に磁気抵抗素子２２_１〜２２_３に達するビア２８２_１〜２８２_３を形成するとともに、磁気抵抗素子２４_１〜２４_３に達するビア２８４_１〜２８４_３を形成する（図３１Ｅ）。

次に、ビア２８２_１〜２８２_３およびビア２８４_１〜２８４_３を埋め込むように、電極材料２９０を成膜し、この電極材料２９０をストライプ状にパターニングし、磁気抵抗素子２２_１〜２２_３および磁気抵抗素子２４_１〜２４_３への読み出しおよび書き込み用の電極２９０ａおよび２９０ｂをそれぞれ形成し、メモリセルを完成する（図３１Ｆ）。このとき、電極２９０ａ下のビア２８２_１〜２８２_３内には端子１７_１〜１７_３が形成され、電極２９０ｂ下のビア２８４_１〜２８４_３内には端子１８_１〜１８_３が形成される。

上述の製造方法によって製造された磁気メモリは、図３２に示すように、電極１２、１４、１６に書き込み回路１１０が接続され、電極２９０ａ、２９０ｂに読み出し回路１２０が接続される。なお、書き込み回路１１０および読み出し回路１２０は、図１に示す制御回路１００に含まれる。また、読み出し回路１２０は、書き込み時に、磁気抵抗素子２２_１〜２２_３および磁気抵抗素子２４_１〜２４_３にバイアス電圧を印加するのにも用いられる。

第９実施形態によれば、第８実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１０実施形態）
第１０実施形態による磁気メモリについて図３３乃至図３７を参照して説明する。この第１０実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図３３に示す。このメモリセルは、図１８に示す第８実施形態のメモリセル１において、磁気抵抗素子２２、２４のそれぞれの記憶層２２ａ、２４ａおよび参照層２２ｃ、２４ｃが垂直磁化、すなわち、磁気抵抗素子２２、２４のそれぞれの積層方向に平行な磁化を有するものに置き換えるとともに、電極１２、１４、１６をそれぞれ、金属磁性層で形成した電極１２ａ、１４ａ、１６ｂに置き換えた構成を有している。電極１２ａ、１４ａ、１６ａは、導電層１０の延在する方向に平行な磁化、例えば図の左から右方向に向かう磁化を有している。

このような構成とすることにより、電極１２ａ、１４ａ、１６ａからバイアス磁界が発生され、このバイアス磁界が磁気抵抗素子２２、２４における膜面垂直方向に向いた磁化を有する記憶層２２ａ、２４ａの磁化反転をアシストする。

（第１変形例）
また、記憶層２２ａ、２４ａに印加されるアシスト磁界は導電層１０の延在する方向に限らず，図３４に示す第１変形例のように、導電層１０の延在する方向に交差する方向に傾いていてもよい。

（第２変形例）
また、図３５に示す第２変形例のように、中央の電極１６ａが金属磁性で形成され、左右の電極１２、１４を非磁性金属で形成してもよい。

（第３変形例）
図３６に示す第３変形例のように構成してもよい。この第３変形例は、図３３に示す第１変形例において、電極１２、１４、１６の外側の表面に非磁性金属層４１ａ、４１ｂ、４１ｃを配置した構成を有している。このような構成とすることにより、電極１２ａ，１４ａ、１６ａが良好な硬磁性を発揮することができる。
（第４変形例）
第１０実施形態およびその第１乃至第３変形例においては、バイアス磁界、すなわち電極１２ａ、１４ａ、１６ａの磁化方向は、面内方向であった。しかし、図３７に示す第４変形例のように、バイアス磁界は、垂直方向を向いていてもよい。この第４変形例のメモリセル１は、図３５に示す第２変形例のメモリセル１おいて、電極１６ａを電極１６ｂに置き換えた構成を有している。この電極１６ｂは、非磁性金属層１６ｂ１と、金属磁性層１６ｂ２とを備えている。非磁性金属層１６ｂ１は、底面が導電層１０に接し、側面が側壁絶縁層４１ｂ、４１ｃに接する。金属磁性層１６ｂ２は、非磁性金属層１６ｂ１内に配置され、垂直磁化を有している。この金属磁性層１６ｂ２は、非磁性金属層１６ｂ１内において、磁気抵抗素子２２、２４の記憶層２２ａ、２４ａよりも高い位置に配置される。

バイアス磁界が垂直磁化となる場合は、バイアス磁界は、電極１６ｂに配置することが記憶層の磁化を反転するのに、より効率的である。

また、バイアス磁界が面内磁化の場合は、磁気抵抗素子２２、２４をそれぞれ挟むように磁性金属層を配置することが記憶層の磁化を反転するのに、より効率的となる。

以上説明したように、第１０実施形態によれば、第８実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１１実施形態）
第１１実施形態による磁気メモリについて図３８を参照して説明する。第１１実施形態の磁気メモリは、少なくとも２つのメモリセル１_１、１_２を有し、これらのメモリ１_１、１_２の断面を図３８に示す。メモリセル１_１、１_２はそれぞれ、図１８に示す第８実施形態のメモリセル１と同じ構成を有するとともに同じ導電層１０上に配置される。そして、メモリセル１_１の右側の電極とメモリセル１_２の左側の電極が共有された構成を有している。

すなわち、メモリセル１_１は、導電層１０上に配置された電極１２_１、１４_１、電極１６_１と、導電層１０上に配置された磁気抵抗素子２２_１、２４_１と、を備えている。電極１６_１は、電極１２_１と電極１４_１との間の導電層１０の領域に配置される。磁気抵抗素子２２_１は、電極１２_１と電極１６_１との間の導電層１０の領域に配置され、磁気抵抗素子２４_１は、電極１６_１と電極１４_１との間の導電層１０の領域に配置される。電極１２_１と磁気抵抗素子２２_１との間に側壁絶縁層４０ａが配置され、磁気抵抗素子２２_１と電極１６_１との間に側壁絶縁層４０ｂが配置される。電極１６_１と磁気抵抗素子２４_１との間に側壁絶縁層４０ｃが配置され、磁気抵抗素子２４_１と電極１４_１との間に側壁絶縁層４０ｄが配置される。

一方、メモリセル１_２は、導電層１０上に配置された電極１４_２，１６_２と、導電層１０上に配置された磁気抵抗素子２２_２、２４_２と、を備えている。電極１６_２は、電極１４_１と電極１４_２との間の導電層１０の領域に配置される。磁気抵抗素子２２_２は、電極１４_１と電極１６_２との間の導電層１０の領域に配置され、磁気抵抗素子２４_２は、電極１６_２と電極１４_２との間の導電層１０の領域に配置される。電極１４_１と磁気抵抗素子２２_２との間に側壁絶縁層４０ｅが配置され、磁気抵抗素子２２_２と電極１６_２との間に側壁絶縁層４０ｆが配置される。電極１６_２と磁気抵抗素子２４_２との間に側壁絶縁層４０ｇが配置され、磁気抵抗素子２４_２と電極１４_２との間に側壁絶縁層４０ｈが配置される。

すなわち、メモリセル１_１とメモリセル１_２は、同じ導電層１０上に配置され、電極１４_１を共有する構成となっている。

この第１１実施形態の磁気メモリにおいては、電極１６_１より流入した書き込み電流Ｉｗ１は導電層１０を介して電極１２_１および電極１４_１に流入することで、磁気抵抗素子２２_１および磁気抵抗素子２４_１に情報を記録する。一方、電極１６２より流入した書き込み電流Ｉｗ２は導電層１０を介して電極１４_１および電極１４_２に流入することで、磁気抵抗素子２２_２および磁気抵抗素子２４_２に情報を記録する。このような構成で５つの電極１２_１、１６_１、１４_１、１６_２、１４_２の中に４つの磁気抵抗素子２２_１、２４_１、２２_２、２４_２を配置することが可能となる．このような配置にすることで磁気抵抗素子を単に４つ並置するよりも１つの電極分の長さを減らすことができる。

この第１１実施形態も第８実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１２実施形態）
第１２実施形態による磁気メモリの製造方法について、図３９乃至図４５を参照して説明する。図３９乃至図４６は、第１２実施形態の磁気メモリに製造工程を示す断面図である。この実施形態の製造方法は、図１に示す磁気メモリを製造する。すなわち、端子１６が導電層１０の下側の面に形成され、端子１２、１４および磁気抵抗素子２２、２４が導電層の上面に形成される。

まず、図３９に示すように、半導体層４００にトランジスタ４１０を形成する。このトランジスタ４１０は、半導体層４００に離間して形成されたソース４１０ａおよびドレイン４１０ｂと、ソース４１０ａとドレイン４１０ｂとの間の半導体層４００の部分（チャネル）４１０ｃ上に形成されたゲート４１０ｄとを、有している。このトランジスタ４１０上には絶縁膜４２０が形成される。この絶縁膜４２０内には、ドレイン４１０ｂに接続する端子４２４が形成される。なお、絶縁膜４２０内のソース４１０ａ上には、このソース４１０ａに接続する端子４２２が配置される。

絶縁膜４２０上には絶縁膜４３０が形成され、この絶縁膜４３０には、端子４２４に接続する端子４３２が形成される。なお、端子４３２は、端子４２４と同じ材料で形成してもよいが、図１５Ａ乃至図１５Ｃに示すように、バイアス磁界を発生する磁性層１９ｂを端子４３２に形成する場合は、異なる材料が用いられる。この場合、端子４３２は、硬磁性材料が用いられる。

続いて、図４０に示すように、絶縁膜４３０および端子４３２を覆うように導電層４４０を形成し、この導電層４４０上に磁気抵抗膜４５０を形成する。この磁気抵抗膜４５０は、導電層４４０上に形成された記憶層となる磁性層と、この磁性層上に形成されトンネルバリアとなる非磁性層と、この非磁性層上に形成され参照層となる磁性層と、を有する積層膜である。図４０および後述する図４１乃至図４５においては、絶縁膜４２０および端子４２４より下層は、説明を簡略化するために省略している。

次に、図４１に示すように、磁気抵抗膜４５０をパターニングし、磁気抵抗素子４５２、４５４を形成する。

続いて、図４２に示すように、磁気抵抗素子４５２、４５４を覆うように、絶縁膜４６０を堆積する。この絶縁膜４６０にリソグラフィー技術を用いて導電層４４０に到達する２つの開口を形成し、これらの開口を金属材料で埋め込むことにより、引き出し電極４６２、４６４を形成する。引き出し電極４６２と引き出し電極４６４との間には、磁気抵抗素子４５２、４５４が位置している（図４３）。

次に、図４４に示すように、引き出し電極４６２、４６４および磁気抵抗素子４５２、４５４を覆うように、絶縁膜４７０を形成する。この絶縁膜４７０にリソグラフィー技術を用いて引き出し電極４６２、磁気抵抗素子４５２、磁気抵抗素子４５４、および引き出し電極４６４に到達する４つの開口を形成し、これらの開口を金属材料で埋め込むことにより、引き出し電極４６２、磁気抵抗素子４５２、磁気抵抗素子４５４、および引き出し電極４６４に接続する端子４７２、４７４、４７６、４７８を形成する。これにより、図４５に示すように、図１に示す第１実施形態の磁気メモリが完成する。

この第１２実施形態の製造方法によって製造された磁気メモリは、第１実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１３実施形態）
第１３実施形態による磁気メモリの回路図を図４６に示す。この第１３実施形態の磁気メモリは、複数のメモリセル１_１，１_２，・・・と、選択回路５００，５１０と、書き込み回路５２０と、読み出し回路５３０と、センスアンプ回路５４０と、を備えている。図４６では、複数のメモリセル１_１，１_２，・・・は、一方向（縦方向）に配置されているが、横方向に配列されても良いし、後述する変形例のように、マトリクス状に配列されていてもよい。

メモリセル１_１，１_２はそれぞれ、導電層１０と、導電層１０に離間して配置された端子１２，１４と、端子１２と端子１４との間の導電層１０の領域に配置された端子１６と、端子１２と端子１６との間の導電層１０の領域に配置された磁気抵抗素子２２と、端子１６と端子１４との間の導電層１０の領域に配置された磁気抵抗素子２４と、を備えている。

磁気抵抗素子２２，２４はそれぞれ、導線層１０上に配置された記憶層（図示せず）と、この記憶層上に配置された非磁性層（図示せず）と、この非磁性層上に配置された参照層（図示せず）と、を備えている。磁気抵抗素子２２の参照層は端子１７が電気的に接続され、磁気抵抗素子２４の参照層は端子１８が電気的に接続される。

トランジスタ３１は、ソースおよびドレインのうちの一方（端子とも云う）が端子１２に接続され、他方（端子とも云う）が第１ビット線ＢＬＬに接続される。トランジスタ３２は、ソースおよびドレインのうちの一方（端子とも云う）が端子１４に接続され、他方（端子とも云う）が第２ビット線ＢＬＲに接続される。トランジスタ３４は、ソースおよびドレインのうちの一方（端子とも云う）が端子１７に接続され、他方（端子とも云う）が第１ビット線ＢＬＬに接続される。トランジスタ３５は、ソースおよびドレインのうちの一方（端子とも云う）が端子１８に接続され、他方（端子とも云う）が第２ビット線ＢＬＲに接続される。

メモリセル１_ｉ（ｉ＝１，２，・・・）において、トランジスタ３１，３２のそれぞれのゲート（制御端子とも云う）は書き込みワード線ＷＷＬ_ｉに接続され、トランジスタ３４，３５のそれぞれのゲート（制御端子とも云う）は読み出しワード線ＲＷＬ_ｉに接続され、端子１６はソース線ＳＬに接続される。

書き込みワード線ＷＷＬ_ｉ（ｉ＝１，２，・・・）および読み出しワード線ＲＷＬ_ｉ（ｉ＝１，２，・・・）は、図示しないワード線選択回路に接続される。

第１ビット線ＢＬＬ、第２ビット線ＢＬＲ、ソース線ＳＬは選択回路５００，５１０に接続されており、書き込み時には選択回路５００を介して書き込み回路５２０に接続され、読み出し時には選択回路５００を介して読み出し回路５４０と、選択回路５１０を介してセンスアンプ５４０に接続されるように選択される。選択回路５００，５１０、書き込み回路５２０、読み出し回路５３０、センスアンプ５４０は図では上下に分かれているが、チップ上の物理レイアウトではどちらか片側に寄せても良いし、両端に分けても良い。

次に、第１３実施形態の磁気メモリの動作について図４７および図４８を参照して説明する。

（書き込み）
第１３実施形態の磁気メモリの書き込み動作を図４７に示す。この第１３実施形態の磁気メモリにおいては、書き込み時に磁気抵抗素子２２，２４の端子１７，１８にアシスト電圧を印加しない。図４７は、メモリセル１_１に書き込みを行う場合の印加電圧を示している。この場合、メモリセル１_１において、磁気抵抗素子２２および磁気抵抗素子２４の一方にはデータ“０”が書き込まれ、他方にはデータ“１”が書き込まれる。

まず、データの書き込み時には選択回路５００は、第１ビット線ＢＬＬ、第２ビット線ＢＬＲ、ソース線ＳＬを書き込み回路５２０に接続する。続いて、書き込みワード線ＷＷＬ_１に書き込み選択電位ＶＧＷを印加し、他の書き込みワード線ＷＷＬ_２および読み出しワード線ＲＷＬ_１，ＲＷＬ_２に電位０Ｖを印加する。これにより、メモリセル１_１において、トランジスタ３１、３２がオン状態になり、トランジスタ３４、３５がオフ状態となる。また、他のメモリセル１_２においては、トランジスタ３１、３２、３４、３５はオフ状態となる。

この状態において、例えば、選択されたメモリセル１_１の磁気抵抗素子２２にデータ“０”を、磁気抵抗素子２４にデータ“１”を書き込むために、選択されたメモリセル１_１の導電層１０に双方向の電流を左右対称に流す。例えば、第１ビット線ＢＬＬおよび第２ビット線ＢＬＲに書き込み電圧Ｖ_{ｗｒｉｔｅ}を印加し、ソース線ＳＬに電圧０Ｖを印加する。これにより、磁気抵抗素子２２の書き込み電流Ｉｗは、第１ビット線ＢＬＬから、トランジスタ３１、端子１２、導電層１０、および端子１６を介してソース線ＳＬに流れる。一方、磁気抵抗素子２４の書き込み電流Ｉｗは、第２ビット線ＢＬＲから、トランジスタ３２、端子１４、導電層１０、および端子１６を介してソースＳＬに流れる。すなわち、書き込み電流Ｉｗは、図４７に示す実線の矢印のように流れる。

これに対して、逆のデータを書き込むとき、すなわち例えば、選択されたメモリセル１_１において、磁気抵抗素子２２にデータ“１”を、磁気抵抗素子２４にデータ“０”を書き込むときは、書き込み電流の極性が逆になるように、第１ビット線ＢＬＬおよび第２ビット線ＢＬＲに０Ｖを印加し、ソース線ＳＬに書き込み電圧Ｖ_{ｗｒｉｔｅ}を印加する。これにより、磁気抵抗素子２２の書き込み電流Ｉｗ´は、ソース線ＳＬから、端子１６、導電層１０、端子１２、およびトランジスタ３１を介して第１ビット線ＢＬＬに流れる。一方、磁気抵抗素子２４の書き込み電流Ｉｗ´は、ソース線ＳＬから、端子１６、導電層１０、端子１４、およびトランジスタ３２を介して第２ビット線ＢＬＲに流れる。すなわち、書き込み電流Ｉｗ´は、図４７に示す破線の矢印のように流れる。

（読み出し）
第１３実施形態の磁気メモリの読み出し動作を図４８に示す。図４８は、メモリセル１_１から読み出しを行う場合の印加電圧を示している。なお、第１３実施形態においては、センスアンプ５４０は、差動信号を読み出すセンスアンプである。

まず、データの読み出し時には、選択回路５００、５１０は第１ビット線ＢＬＬ、第２ビット線ＢＬＲ、ソース線ＳＬを読み出し回路５３０およびセンスアンプ５４０に接続する。すなわち、センスアンプ５４０は選択回路５１０を介して第１ビット線ＢＬＬ、第２ビット線ＢＬＲに接続される。

この状態において、例えば第１ビット線ＢＬＬ、第２ビット線ＢＬＲを予めディスチャージおよびイコライズして置く。

続いて、読み出しワード線ＲＷＬ_１に読み出し選択電位ＶＧＲを印加し、他の読み出しワード線ＲＷＬ_２および書き込みワード線ＷＷＬ_１，ＷＷＬ_２に電位０Ｖを印加する。読み出し選択電位ＶＧＲは書き込み選択電位ＶＧＷと同じ電位であっても良い。これにより、メモリセル１_１において、トランジスタ３４、３５がオン状態になり、トランジスタ３１、３２がオフ状態となる。また、他のメモリセル１_２においては、トランジスタ３１、３２、３４、３５はオフ状態となる。すなわち、選択されたメモリセル１_１がオン状態となり、続いてソース線ＳＬに読み出し電圧Ｖｒｅａｄを印加すると、磁気抵抗素子２２、２４の抵抗値の大小関係により第１ビット線ＢＬＬ、第２ビット線ＢＬＲの充電速度に差が生じ、第１および第２ビット線に電位差が生じる。これにより、センスアンプ５４０によって、選択されたメモリセル１_１に記憶されたデータが“０”であるかまたは“１”であるかが判定される。なお、本実施形態では電位差で読み出しを行ったが、電流差で読み出しを行ってもよい。

（変形例）
第１３実施形態の変形例による磁気メモリを図４９に示す。この変形例の磁気メモリは、複数のメモリセルをマトリクス状に配列した構成を有している。各メモリセル１_ｉｊ（ｉ、ｊ＝１，２，・・・）は、図４６に示すメモリセルと同じ構成を有している。

メモリセル１_ｉｊ（ｉ、ｊ＝１，２，・・・）において、トランジスタ３１は、ソースおよびドレインの一方が端子１２に電気的に接続され、他方が第１ビット線ＢＬＬ_ｊに電気的に接続され、ゲートが書き込みワード線ＷＷＬ_ｉに接続される。また、トランジスタ３２は、ソースおよびドレインの一方が端子１４に電気的に接続され、他方が第２ビット線ＢＬＲ_ｊに電気的に接続され、ゲートが書き込みワード線ＷＷＬ_ｉに接続される。トランジスタ３４は、ソースおよびドレインの一方が端子１７に電気的に接続され、他方が第１ビット線ＢＬＬ_ｊに電気的に接続され、ゲートが読み出しワード線ＲＷＬ_ｉに接続される。トランジスタ３５は、ソースおよびドレインの一方が端子１８に電気的に接続され、他方が第２ビット線ＢＬＲ_ｊに電気的に接続され、ゲートが読み出しワード線ＲＷＬ_ｉに接続される。

このように構成された変形例においても、第１３実施形態で同様の書き込みおよび読み出しを行うことができる。

なお、第１３実施形態およびその変形例においては、各メモリセルには、１ビットのデータが記憶される。

第１３実施形態およびその変形例も、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１４実施形態）
第１４実施形態による磁気メモリを図５０に示す。この第１４実施形態の磁気メモリは、図４６に示す第１３実施形態の磁気メモリにおいて、第１ビット線ＢＬＬおよび第２ビット線ＢＬＲの代わりに、第１書き込みビット線ＷＢＬＬ、第２書き込みビット線ＷＢＬＲ第１読み出しビット線ＲＢＬＬ、第２読み出しビット線ＲＢＬＲを備え、トランジスタ３１、３２、３４，３５の接続が第１３実施形態と異なっている。

各メモリセル１_１，１_２において、トランジスタ３１は、ソースおよびドレインの一方が端子１２に電気的に接続され、他方が第１書き込みビット線ＷＢＬＬに電気的に接続される。トランジスタ３２は、ソースおよびドレインの一方が端子１４に電気的に接続され、他方が第２書き込みビット線ＷＢＬＲに電気的に接続される。トランジスタ３４は、ソースおよびドレインの一方が端子１７に電気的に接続され、他方が第１読み出しビット線ＲＢＬＬに電気的に接続される。トランジスタ３５は、ソースおよびドレインの一方が端子１８に電気的に接続され、他方が第２読み出しビット線ＲＢＬＲに電気的に接続される。

なお、第１３実施形態と同様に、メモリセル１_ｉに（ｉ＝１，２。・・・）において、トランジスタ３１，３２のそれぞれのゲートは、書き込みワード線ＷＷＬ_ｉに電気的に接続され、トランジスタ３４、３５のそれぞれのゲートは、読み出しワード線ＲＷＬ_ｉに電気的に接続される。

この第１４実施形態の磁気メモリは、書き込み時に磁気抵抗素子２２，２４の端子１７、１８にアシスト電圧を印加する。書き込み時に、選択されたメモリセル内のトランジスタ３１，３２だけではなくトランジスタ３４，３５もオン状態にし、第１読み出しビット線ＲＢＬＬおよび第２読み出しビット線ＲＢＬＲを介してアシスト電圧を供給する以外は、第１３実施形態と同様に行う。

読み出し時には、トランジスタ３１、３２をオフ状態にするとともに、選択されたメモリセル内のトランジスタ３４，３５をオン状態にして、第１３実施形態と同様に行う。

この第１４実施形態において、書き込み時に磁気抵抗素子の参照層に電気的に接続された端子１７、１８にアシスト電圧を印加するので、磁気抵抗素子の記憶層の磁化反転をより容易に行うことができる。

この第１４実施形態も第１３実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１５実施形態）
第１５実施形態による磁気メモリを図５１に示す。この第１５実施形態の磁気メモリは、図４６に示す第１３実施形態の磁気メモリにおいて、トランジスタ３２を削除し、端子１４を、端子１２に電気的に接続される、トランジスタ３１のソースおよびドレインの一方に電気的に接続した構成を有している。

書き込みは、第１ビット線ＢＬＬとソース線ＳＬとの間に、トランジスタ３１、端子１２，１４、および端子１６を介して書き込み電流を流すことにより行う。読み出しは、第１３実施形態の磁気メモリと同様に行う。

この第１５実施形態の磁気メモリは、メモリセルを２個の磁気抵抗素子２２、２４と、３個のトランジスタ３１、３４、３５で構成するものあり、１ビットの情報が１個のメモリセルに記憶される。

この第１５実施形態も第１３実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１６実施形態）
第１６実施形態による磁気メモリを図５２に示す。この第１６実施形態の磁気メモリは、図５１に示す第１５実施形態の磁気メモリにおいて、第１ビット線ＢＬＬに代わりに書き込みビット線ＷＢＬおよび第１読み出しビット線ＲＢＬＬを設け、第２ビット線ＢＬＲの代わりに第２読み出しビット線を設けた構成を有している。

各メモリセル１_ｉ（ｉ＝１，２，・・・）において、トランジスタ３１は、ソースおよびドレインの一方が端子１２に接続され、他方が書き込みビット線ＷＢＬに電気的に接続され、ゲートが書き込みワード線ＷＷＬ_ｉに電気的に接続される。トランジスタ３４は、ソースおよびドレインの一方が端子１７に電気的に接続され、他方が第１読み出しビット線ＲＢＬＬに電気的に接続され、ゲートが読み出しワード線ＲＷＬ_ｉに電気的に接続される。トランジスタ３５は、ソースおよびドレインの一方が端子１８に電気的に接続され、他方が第２読み出しビット線ＲＢＬＲに電気的に接続され、ゲートが読み出しワード線ＲＷＬ_ｉに電気的に接続される。

書き込みは、図５１に示す第１４実施形態の磁気メモリと同様に、書き込みビット線ＷＢＬとソース線ＳＬとの間に、トランジスタ３１、端子１２，１４、および端子１６を介して書き込み電流を流すことにより行う。読み出しは、第１３実施形態の磁気メモリと同様に行う。

この第１６実施形態も第１５実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１７実施形態）
第１７実施形態による磁気メモリについて図５３乃至図５５を参照して説明する。図５３は第１７実施形態の磁気メモリを示す回路図、図５４は第１７実施形態の磁気メモリの書き込み動作を説明する回路図、図５５は第１７実施形態の磁気メモリの読み出し動作を説明する回路図である。

この１７実施形態の磁気メモリは、図４６に示す第１３実施形態において、センスアンプ５４０をセンスアンプ５４０ａ、５４０ｂに置き換えた構成を有している。そして、各メモリセル１_ｉ（ｉ＝１．２．・・・）は、図４６に示す第１３実施形態のメモリセルと同じ構成を有しているが、磁気抵抗素子２２、２４がそれぞれ独立にデータを記憶することができる。すなわち、各メモリセル１_ｉ（ｉ＝１．２．・・・）は２ビットの値を記憶する。このため、センス方式は、第１３実施形態で用いた差動増幅方式を用いることができず、２つのセンスアンプ５４０ａ、５４０ｂが用いられる。センスアンプ５４０ａは選択回路５１０を介して第１ビット線ＢＬＬに電気的に接続され、センスアンプ５４０ｂは選択回路５１０を介して第２ビット線ＢＬＲに電気的に接続される。センスアンプ５４０ａ、５４０ｂはそれぞれ、対応するビット線の電位と、参照電位との大小関係を比較することにより、対応するビット線に出力されたデータが“０”であるかまたは“１”であるかを判定する。

（書き込み）
次に、書き込みについて図５４を参照して説明する。図５４は、メモリセル１_１に書き込み動作を示す回路図である。

メモリセル１_１において磁気抵抗素子２２、２４に互いに異なるデータを書き込む場合は、図４７に示す第１３実施形態の書き込みと同様に行う。

すなわち、データの書き込み時には選択回路５００は、第１ビット線ＢＬＬ、第２ビット線ＢＬＲ、およびソース線ＳＬを書き込み回路５２０に接続する。続いて、書き込みワード線ＷＷＬ_１に書き込み選択電位ＶＧＷを印加し、他の書き込みワード線ＷＷＬ_２および読み出しワード線ＲＷＬ_１，ＲＷＬ_２に電位０Ｖを印加する。これにより、メモリセル１_１において、トランジスタ３１、３２がオン状態になり、トランジスタ３４、３５がオフ状態となる。また、他のメモリセル１_２においては、トランジスタ３１、３２、３４、３５はオフ状態となる。

この状態において、選択されたメモリセル１_１の磁気抵抗素子２２にデータ“０”を、磁気抵抗素子２４にデータ“１”を書き込むために、選択されたメモリセル１_１の導電層１０に双方向の電流を左右対称に流す。例えば、第１ビット線ＢＬＬおよび第２ビット線ＢＬＲに書き込み電圧Ｖ_{ｗｒｉｔｅ}を印加し、ソース線ＳＬに電圧０Ｖを印加する。これにより、磁気抵抗素子２２の書き込み電流Ｉｗ１は、第１ビット線ＢＬＬから、トランジスタ３１、端子１２、導電層１０、および端子１６を介してソース線ＳＬに流れる。一方、磁気抵抗素子２４の書き込み電流Ｉｗ１は、第２ビット線ＢＬＲから、トランジスタ３２、端子１４、導電層１０、および端子１６を介してソースＳＬに流れる。すなわち、書き込み電流Ｉｗ１は、図５４に示す実線の矢印のように流れる。

これに対して、逆のデータを書き込むとき、すなわち例えば、選択されたメモリセル１_１において、磁気抵抗素子２２にデータ“１”を、磁気抵抗素子２４にデータ“０”を書き込むときは、書き込み電流の極性が逆になるように、第１ビット線ＢＬＬおよび第２ビット線ＢＬＲに０Ｖを印加し、ソース線ＳＬに書き込み電圧Ｖ_{ｗｒｉｔｅ}を印加する。これにより、磁気抵抗素子２２の書き込み電流Ｉｗ１´は、ソース線ＳＬから、端子１６、導電層１０、端子１２、およびトランジスタ３１を介して第１ビット線ＢＬＬに流れる。一方、磁気抵抗素子２４の書き込み電流Ｉｗ１´は、ソース線ＳＬから、端子１６、導電層１０、端子１４、およびトランジスタ３２を介して第２ビット線ＢＬＲに流れる。すなわち、書き込み電流Ｉｗ１´は、図５４に示す破線の矢印のように流れる。

メモリセル１_１において磁気抵抗素子２２、２４に同じデータを書き込む場合は、以下のように行う。

まず、データの書き込み時には選択回路５００は、第１ビット線ＢＬＬ、および第２ビット線ＢＬＲを書き込み回路５２０に接続する。このとき、ソース線ＳＬはフローティング状態にする。続いて、書き込みワード線ＷＷＬ_１に書き込み選択電位ＶＧＷを印加し、他の書き込みワード線ＷＷＬ_２および読み出しワード線ＲＷＬ_１，ＲＷＬ_２に電位０Ｖを印加する。これにより、メモリセル１_１において、トランジスタ３１、３２がオン状態になり、トランジスタ３４、３５がオフ状態となる。また、他のメモリセル１_２においては、トランジスタ３１、３２、３４、３５はオフ状態となる。

この状態において、選択されたメモリセル１_１の磁気抵抗素子２２、２４にそれぞれ、例えばデータ“０”を書き込むために、選択されたメモリセル１_１の導電層１０に一方向の電流を流す。例えば、第１ビット線ＢＬＬに書き込み電圧Ｖ_{ｗｒｉｔｅ}を印加し、第２ビット線ＢＬＲに電圧０Ｖを印加する。これにより、磁気抵抗素子２２、２４の書き込み電流Ｉｗは、第１ビット線ＢＬＬから、トランジスタ３１、端子１２、導電層１０、端子１４、トランジスタ３２を介して第２ビット線ＢＬＲに流れる。すなわち、書き込み電流Ｉｗ２は、図５４に示す実線の矢印のように流れる。

これに対して、逆のデータを書き込むとき、すなわち例えば、選択されたメモリセル１_１において、磁気抵抗素子２２、２４にデータ“１”を書き込むときは、書き込み電流の極性が逆になるように、第１ビット線ＢＬＬに０Ｖを印加し、第２ビット線ＢＬＲに書き込み電圧Ｖ_{ｗｒｉｔｅ}を印加する。これにより、磁気抵抗素子２２、２４の書き込み電流Ｉｗ２´は、第２ビット線ＢＬＲから、トランジスタ３２、端子１４、導電層１０、端子１２、およびトランジスタ３１を介して第１ビット線ＢＬＬに流れる。すなわち、書き込み電流Ｉｗ２´は、図５４に示す破線の矢印のように流れる。

以上説明したように、各メモリセル１ｉ（ｉ＝１，２，・・・）の磁気抵抗素子２２、２４に互いに異なるデータ（０，１）、（１，０）だけでなく、同じデータ（０，０）、（１，１）も書き込み行うことが可能になる。このため、磁気抵抗素子２２、２４に必要な全てのデータパターンの書き分けを行うことができる。

（読み出し）
次に、読み出しについて図５５を参照して説明する。図５５は、メモリセル１_１からデータを読み出し動作を示す回路図である。

まず、読み出し時に選択回路５００は、第１ビット線ＢＬＬ、第２ビット線ＢＬＲ、およびソース線ＳＬを読み出し回路５３０に接続し、選択回路５１０は、第１ビット線ＢＬＬにセンスアンプ５４０ａを接続し、第２ビット線ＢＬＲにセンスアンプ５４０ｂを接続する。

続いて、選択されたメモリセル１_１の書き込みワード線ＷＷＬ_１に０Ｖを印加してトランジスタ３１、３２をオフ状態にするとともに、選択されたメモリセル１_１の読み出しワード線ＲＷＬ_１に読み出し選択電位ＶＧＲを印加してトランジスタ３４，３５をオン状態にする。

この状態で、磁気抵抗素子２２からデータを読み出す場合は、例えばソース線ＳＬに読み出し電圧Ｖｒｅａｄを印加し、第１ビット線ＢＬＬに０Ｖを印加する。そして、第１ビット線ＢＬＬの信号が飽和した時点で、センスアンプ５４０ａによって第１ビット線ＢＬＬの電位と参照電位とが比較され、この比較結果によって磁気抵抗素子２２に記憶されたデータが“０”であるか“１”であるかが判定される。

一方、磁気抵抗素子２４からデータを読み出す場合は、例えば第２ビット線ＢＬＲをディスチャージした後、ソース線ＳＬに読み出し電圧Ｖｒｅａｄを印加する。そして、第２ビット線ＢＬＲの信号が飽和した時点で、センスアンプ５４０ｂによって第２ビット線ＢＬＲの電位と、参照電位と比較され、この比較結果によって磁気抵抗素子２４に記憶されたデータが“０”であるか“１”であるかが判定される。

この第１７実施形態の磁気メモリは、各メモリセルに２ビットのデータが格納されるため、１ビット当たりの占有面積が第１３実施形態の磁気メモリに比べて半分となり、高密度化が可能となる。

この第１７実施形態も第１３実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１８実施形態）
第１８実施形態による磁気メモリについて図５６乃至図５８を参照して説明する。図５６は第１８実施形態の磁気メモリの上面図、図５７は図５６に示す切断線Ａ−Ａで切断した断面図、図５８は図５６に示す切断線Ｂ−Ｂで切断した断面図である。

この第１８実施形態の磁気メモリは、マトリクス状に配列された少なくとも４個のメモリセル１_１１〜１_２２を有し、各メモリセルは、図４６に示す第１３実施形態のメモリセルと同じ構成を有している。すなわち、各メモリセルは、導電層１０と、導電層１０上に配置された磁気抵抗素子２２，２４と、４個のトランジスタ３１、３２、３４、３５と、を備えている。したがって、図５６は、図４９に示す第１３実施形態の磁気メモリの上面図である。

図５７および図５８からわかるように、トランジスタ３１、３２、３４、３５はそれぞれ縦型トランジスタである。メモリセル１_ｉ１、１_ｉ２（ｉ＝１，２）においては、トランジスタ３１、３２のゲートが書き込みワード線ＷＷＬ_ｉとなり（図５８参照）、トランジスタ３４、３５のゲートが読み出しワード線ＲＷＬ_ｉとなる（図５７参照）。

メモリセル１_ｉ１（ｉ＝１，２）に接続する第１ビット線ＢＬＬ_１および第２ビット線ＢＬＲ_１は下層に配置され、メモリセル１_ｉ２に（ｉ＝１，２）に接続する第１ビット線ＢＬＬ_２および第２ビット線ＢＬＲ_２は、第１ビット線ＢＬＬ_１および第２ビット線ＢＬＲ_１と同じ層に配置される（図５７、図５８）。端子１７、１８は上層に配置される。導電層１０は、第１ビット線ＢＬＬ_１，ＢＬＬ_２および第２ビット線ＢＬＲ_１，ＢＬＲ_２の上層に配置され、端子１７、１８は、導電層１０の上層に配置される。

メモリセル１_ｉ１（ｉ＝１，２）において、トランジスタ３１は、ソースおよびドレインの一方が第１ビット線ＢＬＬ_１に接続され、他方が端子１２に電気的に接続される。トランジスタ３２は、ソースおよびドレインの一方が第２ビット線ＢＬＲ_１に接続され、他方が端子１４に電気的に接続される。トランジスタ３４は、ソースおよびドレインの一方が第１ビット線ＢＬＬ_１に接続され、他方がプラグ６０１を介して端子１７に電気的に接続される。トランジスタ３５は、ソースおよびドレインの一方が第２ビット線ＢＬＲ_１に接続され、他方がプラグ６０２を介して端子１８に電気的に接続される。

また、メモリセル１_ｉ２（ｉ＝１，２）において、トランジスタ３２は、ソースおよびドレインの一方が第１ビット線ＢＬＬ_２に接続され、他方が端子１２に電気的に接続される。トランジスタ３２は、ソースおよびドレインの一方が第２ビット線ＢＬＲ_２に接続され、他方が端子１４に電気的に接続される。トランジスタ３４は、ソースおよびドレインの一方が第１ビット線ＢＬＬ_２に接続され、他方がプラグ６０１を介して端子１７に電気的に接続される。トランジスタ３５は、ソースおよびドレインの一方が第２ビット線ＢＬＲ_２に接続され、他方がプラグ６０２を介して端子１８に電気的に接続される。

（書き込み）
メモリセル１_１１の磁気抵抗素子２２、２４への書き込みは、ソース線ＳＬ_１と第１ビット線ＢＬＬ_１および第２ビット線ＢＬＲ_１との間に導電層１０を介して書き込み電流を流すことにより行う。図５８の実線の矢印は、磁気抵抗素子２２、２４に例えばデータ“０”，データ“１”をそれぞれ書き込む場合の書き込み電流を示す。上記データと逆のデータを書き込み場合は、書き込み電流の向きは、実線の矢印に逆向きとなる。このとき、第１３実施形態と同様に、書き込みワード線ＷＷＬ_１は活性状態にするとともに書き込みワード線ＷＷＬ_２は不活性状態にする。

このようにして、各メモリセルの磁気抵抗素子２２、２４に互いに逆のデータを書き込むことができる。

（読み出し）
メモリセル１_１１の磁気抵抗素子２２、２４からの読み出しは、図５８の破線矢印で示したように、ソース線ＳＬ_１から導線層１０を通って２個の磁気抵抗素子２２、２４に読み出し電流を流し、端子１７、１８からトランジスタ３４、３５を介して第１ビット線ＢＬＬ_１、第２ビット線ＢＬＲ_１に読み出し電流を流す。この２個の磁気抵抗素子２２、２４の抵抗差を使って差動アンプによって抵抗値の判定を行い、データの状態を読みだす。

この第１８実施形態も第１３実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第１９実施形態）
第１９実施形態による磁気メモリについて図５９および図６０を参照して説明する。図５９は第１９実施形態の磁気メモリの平面図、図６０は図５９に示す切断線Ａ−Ａで切断した断面図である。

第１９実施形態の磁気メモリは、少なくとも４個のメモリセル１_１１〜１_２２を有し、各メモリセル１_ｉｊ（ｉ、ｊ＝１，２）は、第１８実施形態の各メモリセルと同じ構成を有している。各メモリセル１_ｉｊ（ｉ、ｊ＝１，２）に含まれるトランジスタ３１，３２，３４，３５は、縦型トランジスタである。トランジスタ３１，３２は同じ階層に配置され、トランジスタ３４，３５は、上方の階層に配置される。

第１８実施形態の磁気メモリと異なり、メモリセル１_ｉ１（ｉ＝１，２）には、第１および第２書き込みビット線ＷＢＬＬ_１、ＷＢＬＲ_１と、第１および第２読み出しビット線ＲＢＬＬ_１、ＲＢＬＲ_１が設けられる。メモリセル１_ｉ２（ｉ＝１，２）には、第１および第２書き込みビット線ＷＢＬＬ_２、ＷＢＬＲ_２と、第１および第２読み出しビット線ＲＢＬＬ_２、ＲＢＬＲ_２が設けられる。書き込みビット線ＷＢＬＬ_１、ＷＢＬＲ_１、ＷＢＬＬ_２、ＷＢＬＲ_２は下層に配置される。

メモリセル１_ｉ１（ｉ＝１，２）において、トランジスタ３１は、ソースおよびドレインの一方が第１書き込みビット線ＷＢＬＬ_１に接続され、他方が端子１２に接続され、ゲートが書き込みワード線ＷＷＬ_１に接続される。トランジスタ３２は、ソースおよびドレインの一方が第２書き込みビット線ＷＢＬＲ_１に接続され、他方が端子１４に接続され、ゲートが書き込みワード線ＷＷＬ_１に接続される。端子１２および端子１４は導電層１０に接続される。端子１２と端子１４との間の導電層１０の下面の領域にはソース線ＳＬ_１が接続される。導電層１０の上面に、磁気抵抗素子２２、２４が配置され、磁気抵抗素子２２と磁気抵抗素子２４との間の領域に対応する導電層１０の下面の領域にソース線ＳＬ_１が配置される。磁気抵抗素子２２は上層に配置された端子１７に接続し、磁気抵抗素子２４は上層に配置された端子１８に接続する。トランジスタ３４は端子１７の上層に配置され、ソースおよびドレインの一方がプラグ６０１を介して端子１７に接続され、他方が第１読み出しビット線ＲＢＬＬ_１に接続され、ゲートが読み出しワード線ＲＷＬ_１に接続される。なお、第１読み出しビット線ＲＢＬＬ_１はトランジスタ３４の上層に配置される。トランジスタ３５は端子１８の上層に配置され、ソースおよびドレインの一方がプラグ６０２を介して端子１８に接続され、他方が第２読み出しビット線ＲＢＬＲ_１に接続され、ゲートが読み出しワード線ＲＷＬ_１に接続される。なお、第２読み出しビット線ＲＢＬＲ_１はトランジスタ３５の上層に配置される。

同様に、メモリセル１_ｉ２（ｉ＝１，２）において、トランジスタ３１は、ソースおよびドレインの一方が第１書き込みビット線ＷＢＬＬ_２に接続され、他方が端子１２に接続され、ゲートが書き込みワード線ＷＷＬ_１に接続される。トランジスタ３２は、ソースおよびドレインの一方が第２書き込みビット線ＷＢＬＲ_２に接続され、他方が端子１４に接続され、ゲートが書き込みワード線ＷＷＬ_１に接続される。端子１２および端子１４は導電層１０に接続される。端子１２と端子１４との間の導電層１０の下面の領域にはソース線ＳＬ_１が接続される。導電層１０の上面に、磁気抵抗素子２２、２４が配置され、磁気抵抗素子２２と磁気抵抗素子２４との間の領域に対応する導電層１０の下面の領域にソース線ＳＬ_１が配置される。磁気抵抗素子２２は上層に配置された端子１７に接続し、磁気抵抗素子２４は上層に配置された端子１８に接続する。トランジスタ３４は端子１７の上層に配置され、ソースおよびドレインの一方がプラグ６０１を介して端子１７に接続され、他方が第１読み出しビット線ＲＢＬＬ_１に接続され、ゲートが読み出しＲＷＬ_１に接続される。なお、第１読み出しビット線ＲＢＬＬ_１はトランジスタ３４の上層に配置される。トランジスタ３５は端子１８の上層に配置され、ソースおよびドレインの一方がプラグ６０２を介して端子１８に接続され、他方が第２読み出しビット線ＲＢＬＲ_１に接続され、ゲートが読み出しワード線ＲＷＬ_１に接続される。なお、第２読み出しビット線ＲＢＬＲ_１はトランジスタ３５の上層に配置される。

（書き込み）
このように構成された第１９実施形態の磁気メモリにおいて、メモリセル１_１１へのデータの書き込みは、以下のように行われる。

ソース線ＳＬ_１と第１書き込みビット線ＷＢＬＬ_１および第２書き込みビット線ＷＢＬＲ_１との間に導電層１０を介して書き込み電流を流すことにより行う。図６０の実線の矢印は、磁気抵抗素子２２、２４に例えばデータ“０”，データ“１”をそれぞれ書き込む場合の書き込み電流を示す。上記データと逆のデータを書き込み場合は、書き込み電流の向きは、実線の矢印に逆向きとなる。このとき、第１３実施形態と同様に、書き込みワード線ＷＷＬ_１は活性状態にするとともに書き込みワード線ＷＷＬ_２は不活性状態にする。

（読み出し）
メモリセル１_１１からのデータの読み出しは、以下のように行われる。

図６０の破線矢印で示したように、ソース線ＳＬ_１から導線層１０を通って２個の磁気抵抗素子２２、２４に読み出し電流を流し、端子１７、１８からトランジスタ３４、３５を介して第１読み出しビット線ＲＢＬＬ_１、第２読み出しビット線ＲＢＬＲ_１に読み出し電流を流す。この２個の磁気抵抗素子２２、２４の抵抗差を使って差動アンプによって抵抗値の判定を行い、データの状態を読みだす。

この第１９実施形態の磁気メモリは、第１８実施形態に比べてメモリセルの占有面積を半分にすることができる。

この第１９実施形態も第１３実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第２０実施形態）
第２０実施形態による磁気メモリについて図６１および図６２を参照して説明する。この第２０実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルの断面を図６１に示し、メモリセルの斜視図を図６２に示す。

この第２０実施形態のメモリセル１は、図４６に示す第１３実施形態のメモリセル１_１、１_２のそれぞれと同一の構成を有している。すなわち、第２０実施形態のメモリセル１は、導電層１０と、導電層１０に離間して配置され導電層１０に接続する端子（電極）１２、１４と、端子（電極）１６，１７，１８と、端子１２と端子１４との間の導電層１０の領域に離間して配置された磁気抵抗素子２２，２４と、トランジスタ３１，３２，３４，３５と、を備えている。

磁気抵抗素子２４は、導電層１０上に配置された記憶層２２ａと、記憶層２２ａ上に配置された非磁性層２２ｂと、非磁性層２２ｂ上に配置された参照層２２ｃと、を備えている。磁気抵抗素子２４は、導電層１０上に配置された記憶層２４ａと、記憶層２４ａ上に配置された非磁性層２４ｂと、非磁性層２４ｂ上に配置された参照層２４ｃと、を備えている。

端子１６は磁気抵抗素子２２と磁気抵抗素子２４との間の導電層１０の領域に電気的に接続する。端子１６と磁気抵抗素子２２，２４とは、側壁絶縁層４０によって電気的に絶縁される。磁気抵抗素子２２に対して端子１６と反対側の導電層１０の領域に絶縁層９０ａを介して第１ビット線ＢＬＬが配置される。第１ビット線ＢＬＬと磁気抵抗素子２２は側壁絶縁層４０によって電気的に絶縁される。磁気抵抗素子２４に対して端子１６と反対側の導電層１０の領域に絶縁層９０ｂを介して第２ビット線ＢＬＲが配置される。第２ビット線ＢＬＲと磁気抵抗素子２４は側壁絶縁層４０によって電気的に絶縁される。

図６２に示すように、トランジスタ３１，３４は、第１半導体層に形成され、トランジスタ３２、３５は、第１半導体層と素子分離された第２半導体層に形成される。トランジスタ３１のソースおよびドレインの一方（端子）３１ａと、トランジスタ３４のソースおよびドレインの一方（端子）３４ａが共有化される。トランジスタ３２のソースおよびドレインの一方（端子）３２ａと、トランジスタ３５のソースおよびドレインの一方（端子）３５ａが共有化される。

図６１および図６２に示すように、トランジスタ３１は、ソースおよびドレインの他方（端子）３１ｂが端子１２に接続され、端子３１ａがプラグ６２０を介して第１ビット線ＢＬＬに接続され、ゲートが書き込みワード線ＷＷＬに接続される。トランジスタ３２は、ソースおよびドレインの他方（端子）３２ｂが端子１４に接続され、端子３２ａがプラグ６２２を介して第２ビット線ＢＬＲに接続され、ゲートが書き込みワード線ＷＷＬに接続される。

トランジスタ３４は、ソースおよびドレインの他方（端子）３４ｂがプラグ６２４、６２６、６２８を介して端子１７に接続され、端子３４ａがプラグ６２０を介して第１ビット線ＢＬＬに接続され、ゲートが読み出しワード線ＲＷＬに接続される。トランジスタ３５は、ソースおよびドレインの他方（端子）３５ｂがプラグ６３４、６３６、６３８を介して端子１８に接続され、端子３５ａがプラグ６２２を介して第２ビット線ＢＬＲに接続され、ゲートが読み出しワード線ＲＷＬに接続される。なお、本実施形態においては、端子１６はソース線ＳＬとなっている。

第２０実施形態においては、磁気抵抗素子２２，２４と同じ層に、磁気抵抗素子２２，２４に通じる第１ビット線ＢＬＬ、ソース線ＳＬ、第２ビット線ＢＬＲを磁気抵抗素子に隣接して配置される。これにより、磁気抵抗素子２２，２４は、占有面積が（６Ｆ）^２とすることが可能となり、メモリセルを密に形成することができる。ここで、Ｆは、最小加工寸法である。

この第２０実施形態も第１３実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

（第２１実施形態）
第２１実施形態による磁気メモリのメモリセルを図６３に示す。この第２１実施形態の磁気メモリは少なくとも１つのメモリセル１を有し、このメモリセル１は、図１８に示す第８実施形態のメモリセル１において、端子１６を導電層１０の下面に配置するとともに、磁気抵抗素子２２と磁気抵抗素子２４との間の導電層の領域にダミー磁気抵抗素子２６および電極２７、２８を新たに配置した構成を有している。ダミー磁気抵抗素子２６は、磁気抵抗素子２２、２４と同じ構成を有している。

ダミー磁気抵抗素子２６は磁気抵抗素子２２と磁気抵抗素子２４との間の導電層１０の領域に配置される。電極２７は磁気抵抗素子２２とダミー磁気抵抗素子２６との間の導電層１０の領域に配置され、電極２８はダミー磁気抵抗素子２６と磁気抵抗素子２４との間の導電層１０の領域に配置される。磁気抵抗素子２２の側部と電極２７の側部との間には側壁絶縁層４０ｂが配置され、電極２７の側部とダミー磁気抵抗素子２６の側部との間には側壁絶縁層４０ｅが配置され、ダミー磁気抵抗素子２６の側部と電極２８の側部との間には側壁絶縁層４０ｆが配置され、電極２８の側部と磁気抵抗素子２４の側部との間には側壁絶縁層４０ｄが配置される。

また、本実施形態においては、電極２７および電極２８と導電層１０との間には絶縁層９２ａおよび絶縁層９２ｂがそれぞれ配置されている。

第２１実施形態のように、磁気抵抗素子２２と磁気抵抗素子２４との間にダミー磁気抵抗素子２６を配置することにより、磁気抵抗素子２２，２６、２４が等ピッチで配置されるので、磁気メモリの製造を容易に行うことができる。

（第１変形例）
第２１実施形態の第１変形例による磁気メモリのメモリセルを図６４に示す。この第１変形例の磁気メモリ１は、少なくとも１つのメモリセル１を有し、このメモリセル１は、図６２に示す第２１実施形態のメモリセルにおいて、ダミー磁気抵抗素子２６および電極２７、２８の代わりにダミー電極２９を配置した構成を有している。このダミー電極２９は、電極１２、１４と同じ材料で形成され、がいずれの配線とも電気的に接続されない。

この第１変形例のように、磁気抵抗素子２２と磁気抵抗素子２４との間の導電層１０の領域にダミー電極２９を配置することにより、電極１２，２９、１４が等ピッチで配置されるので、磁気メモリの製造を容易に行うことができる。

（第２変形例）
第２１実施形態の第２変形例による磁気メモリのメモリセルを図６５に示す。この第２変形例の磁気メモリは、少なくとも１つのメモリセル１を有し、このメモリセル１は、図６４に示す第１変形例のメモリセルにおいて、ダミー電極２９と導電層１０との接触面積が広くなるように、ダミー電極２９の導電層１０に接触する領域の幅、すなわち導電層１０の延在する方向の長さを、電極１６の導電層１０に接触する領域の幅よりも大きくした構成を有している。

一般に、ダミー電極２９は導電層１０よりも電気抵抗が低い。このため、電極１６から導電層１０に流れる書き込み電流は、導電層１０よりもダミー電極２９の方に多く流れる。すなわち、磁気抵抗素子２２，２４のダミー電極２９側の角部から導電層１０に流れる電流が大半となり、電極１６の磁気抵抗素子２２，２４に対する位置ずれの影響を実効的に抑制することが可能となるため磁気メモリの製造を容易に行うことができる。

（第３変形例）
第２１実施形態の第３変形例による磁気メモリのメモリセルを図６６に示す。この第３変形例のメモリセル１は、図６５に示す第２変形例のメモリセル１において、ダミー電極２９に接触する導電層１０の領域の厚さが、磁気抵抗素子２２、２４の直下の導電層１０の領域の厚さよりも薄くなっている。

この第３変形例も第２変形例と同様に、磁気抵抗素子２２，２４の磁化反転を容易に行うことができる。

（第４変形例）
第２１実施形態の第４変形例による磁気メモリのメモリセルを図６７に示す。この第４変形例のメモリセル１は、図６５に示す第２変形例のメモリセル１において、ダミー電極２９に接触する導電層１０の領域を無くして、ダミー電極２９が電極１６と直接に接触するように構成したものである。

この第４変形例も第２変形例と同様に、磁気抵抗素子２２，２４の磁化反転を容易に行うことができる。

（第５変形例）
第２１実施形態の第５変形例による磁気メモリのメモリセルを図６８に示す。この第５変形例のメモリセル１は、図６５に示す第２変形例のメモリセル１において、導電層１０を２つの導電層１０ａ、１０ｂに分割し、導電層１０ａ上には電極１２と磁気抵抗素子２２を配置し、導電層１０ｂ上に電極１４と磁気抵抗素子２４を配置し、更に、ダミー電極２９が一部が電極１６に直接に接触し、他の部分が導電層１０ａ、１０ｂに接触するように構成している。このように構成したことにより、電極１２、１４、１６の位置合わせに高い精度を必要とせず、製造が容易に行うことができる。

この第５形例も第２変形例と同様に、磁気抵抗素子２２，２４の磁化反転を容易に行うことができる。

（第６変形例）
第２１実施形態の第６変形例による磁気メモリのメモリセルを図６９に示す。この第６変形例のメモリセル１は、図６５に示す第２変形例のメモリセル１において、導電層１０を３つの導電層１０ａ、１０ｂ、１０ｃに分割し、導電層１０ａ上には電極１２と磁気抵抗素子２２を配置し、導電層１０ｂ上に電極１４と磁気抵抗素子２４を配置し、電極１６がダミー電極２９の一部に直接接触し、他の部分が導電層１０ｃに直接接触するように構成している。このように構成したことにより、電極１２、１４、１６の位置合わせに高い精度を必要とせず、製造が容易に行うことができる。

この第６形例も第２変形例と同様に、磁気抵抗素子２２，２４の磁化反転を容易に行うことができる。

（第７変形例）
第２１実施形態の第７変形例による磁気メモリのメモリセルを図７０に示す。この第７変形例のメモリセル１は、図６５に示す第２変形例のメモリセル１において、磁気抵抗素子２２の参照層に電気的に接続する端子（電極）１７を配置するともに、磁気抵抗素子２４の参照に電気的に接続する端子（電極）１８を配置した構成を有している。端子１７，１８は、電極１２、１４および磁気抵抗素子２２，２４を覆うように配置された絶縁膜２８０に形成される。

この第６変形例も第２変形例と同様に、磁気抵抗素子２２，２４の磁化反転を容易に行うことができる。

このように構成された第２１実施形態およびその第１乃至第７変形例も、第８実施形態と同様に、消費エネルギーの低減を実現することが可能でかつ高速読み書き動作することが可能な磁気メモリを提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１，１_１，１_２，１_１１〜１_２２・・・メモリセル、１０，１０Ａ、１０Ｂ、１０ａ、１０ｂ、１０ｃ・・・導電層（非磁性層）、１１ａ・・・アップスピンを有する電子、１１ｂ・・・ダウンスピンを有する電子、１２・・・端子（電極）、１３ａ・・・非磁性層、１３ｂ・・・磁性層、１４・・・端子（電極）、１５ａ・・・非磁性層、１５ｂ・・・磁性層、１６・・・端子（電極）、１７・・・端子（電極）、１８・・・端子（電極）、１９ａ・・・非磁性層、１９ｂ・・・磁性層、２０，２０Ａ・・・磁気抵抗素子、２０ａ・・・記憶層（磁性層）、２０ｂ・・・非磁性層（ＭｇＯ層）、２０ｃ・・・参照層（磁性層）、２０ｃ_１・・・ＣｏＦｅＢ層、２０ｃ_２・・・Ｒｕ層、２０ｃ_３・・・ＣｏＦｅ層、２０ｃ_４・・・ＩｒＭｎ層、２２・・・磁気抵抗素子、２２ａ・・・記憶層（磁性層）、２２ｂ・・・非磁性層、２２ｃ・・・参照層（磁性層）、２４・・・磁気抵抗素子、２４ａ・・・記憶層（磁性層）、２４ｂ・・・非磁性層、２４ｃ・・・参照層（磁性層）、２５・・・磁性層、３１・・・トランジスタ、３２・・・トランジスタ、３３・・・トランジスタ、３４・・・トランジスタ、３５・・・トランジスタ、３７,３８，３９・・・電極、１００・・・制御回路

Claims (21)

1. 第１乃至第３端子と、
   第１乃至第５領域を有する第１導電層であって、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第３端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続された前記第１導電層と、
   前記第２領域に対応して配置された第１磁気抵抗素子であって、第１磁性層と、前記第２領域と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第４端子と、を有する前記第１磁気抵抗素子と、
   前記第４領域に対応して配置された第２磁気抵抗素子であって、第３磁性層と、前記第４領域と前記第３磁性層との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第５端子と、を有する前記第２磁気抵抗素子と、
   書き込み時に前記第１および第２端子の両方の端子と前記第３端子との間に書き込み電流を流す回路と、
   を備えた磁気メモリ。
2. 前記回路は、前記書き込み時に前記第４および第５端子それぞれに電圧を印加する請求項１記載の磁気メモリ。
3. 前記回路は、前記第４端子と前記第５端子との間に電圧を印加し、前記第３端子の電位に基づいて読み出しを行う請求項１または２記載の磁気メモリ。
4. 前記第３端子は、前記第１導電層の前記第１および第２磁気抵抗素子が配置された側と反対側に配置される請求項１乃至３のいずれかに記載の磁気メモリ。
5. 前記第３領域の前記第３端子が配置された側と反対側に配置された第３磁気抵抗素子を更に備え、前記第３磁気抵抗素子は、第５磁性層と、前記第３領域と前記第５磁性層との間に配置された第６磁性層と、前記第５磁性層と前記第６磁性層との間に配置された第３非磁性層と、を有する請求項４記載の磁気メモリ。
6. 前記第３領域の前記第３端子が配置された側と反対側に配置され、前記第１導電層よりも導電率の高い第２導電層を更に備えている請求項４記載の磁気メモリ。
7. 前記第３端子は、前記第１導電層に対して前記第１および第２磁気抵抗素子が配置された側と同じ側の前記第３領域に配置される請求項１乃至３のいずれかに記載の磁気メモリ。
8. 前記第１乃至第３端子の少なくとも１つは、金属磁性層を含む請求項７記載の磁気メモリ。
9. 前記回路は、前記第３端子と前記第４および第５端子との間にそれぞれ読み出し電流を流し、前記第４および第５端子の電位差または電流差に基づいて読み出しを行う請求項１、２、４乃至８のいずれかに記載の磁気メモリ。
10. 前記第１端子と前記第２端子は、電気的に接続されている請求項１乃至９のいずれかに記載の磁気メモリ。
11. 前記第２および第４磁性層は垂直磁気異方性を有し、前記第１磁気抵抗素子の積層方向に垂直な第１成分を有する第１磁界を前記第２磁性層に印加し、前記第２磁気抵抗素子の積層方向に垂直な第２成分を有する第２磁界を前記第４磁性層に印加する印加部を更に備えている請求項１乃至１０のいずれかに記載の磁気メモリ。
12. 前記第２および第４磁性層は面内磁気異方性を有し、前記第１磁気抵抗素子の積層方向に平行な第１成分を有する第１磁界を前記第２磁性層に印加し、前記第２磁気抵抗素子の積層方向に平行な第２成分を有する第２磁界を前記第４磁性層に印加する印加部を更に備えている請求項１乃至１０のいずれかに記載の磁気メモリ。
13. 前記第２および第４磁性層は面内磁気異方性を有し、前記第２および第４磁性層の磁化容易軸と前記書き込み電流の方向との成す角度が０度を超え、４５度未満である請求項１乃至１０、１２のいずれかに記載の磁気メモリ。
14. 第１乃至第３端子と、
    第１乃至第５領域を有する導電層であって、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第３端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続された導電層と、
    前記第２領域に対応して配置された第１磁気抵抗素子であって、第１磁性層と、前記第２領域と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第４端子と、を有する前記第１磁気抵抗素子と、
    前記第４領域に対応して配置された第２磁気抵抗素子であって、第３磁性層と、前記第４領域と前記第３磁性層との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第５端子と、を有する前記第２磁気抵抗素子と、
    書き込み時に前記第１端子と前記第２端子との間に書き込み電流を流す回路と、
    前記第１磁気抵抗素子の積層方向に垂直な第１成分を有する第１磁界を前記第２磁性層に印加し、前記第２磁気抵抗素子の積層方向に垂直でかつ前記第１成分と互いに反対方向の第２成分を有する第２磁界を前記第４磁性層に印加する印加部と、
    を備えた磁気メモリ。
15. 前記回路は、前記書き込み時に前記第４および第５端子それぞれに電圧を印加する請求項１４記載の磁気メモリ。
16. 前記回路は、前記第４端子と前記第５端子との間に電圧を印加し、前記第３端子の電位に基づいて読み出しを行う請求項１４または１５記載の磁気メモリ。
17. 第１端子および第２端子と、
    第１乃至第３領域を有し、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続された第１導電層と、
    第４乃至第６領域を有し、前記第５領域は前記第４領域と前記第６領域との間に位置し、前記第６領域は前記第２端子に電気的に接続された第２導電層と、
    前記第３領域と前記第４領域に電気的に接続された第３端子と、
    前記第２領域に対応して配置された第１磁気抵抗素子であって、第１磁性層と、前記第２領域と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第４端子と、を有する前記第１磁気抵抗素子と、
    前記第５領域に対応して配置された第２磁気抵抗素子であって、第３磁性層と、前記第５領域と前記第３磁性層との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第５端子と、を有する前記第２磁気抵抗素子と、
    書き込み時に前記第１端子と前記第２端子との間に書き込み電流を流す回路と、
    を備えた磁気メモリ。
18. 前記第１導電層のスピンホール角の符号と、前記第２導電層のスピンホール角の符号が互いに異なる請求項１７記載の磁気メモリ。
19. 前記第２導電層は前記第１導電層の上方に配置され、前記第１磁気抵抗素子は前記第２導電層と前記第１導電層との間に配置され、前記第２磁気抵抗素子は前記第１磁気抵抗素子の上方に配置される請求項１７記載の磁気メモリ。
20. 第１乃至第３端子と、
    第１乃至第５領域を有する導電層であって、前記第２領域は前記第１領域と前記第５領域との間に位置し、前記第３領域は前記第２領域と前記第５領域との間に位置し、前記第４領域は前記第３領域と前記第５領域との間に位置し、前記第１領域は前記第１端子に電気的に接続され、前記第３領域は前記第３端子に電気的に接続され、前記第５領域は前記第２端子に電気的に接続された導電層と、
    前記第２領域に対応して配置された第１磁気抵抗素子であって、第１磁性層と、前記第２領域と前記第１磁性層との間に配置された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第４端子と、を有する前記第１磁気抵抗素子と、
    前記第４領域に対応して配置された第２磁気抵抗素子であって、第３磁性層と、前記第４領域と前記第３磁性層との間に配置された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第５端子と、を有する前記第２磁気抵抗素子と、
    前記第１および第２磁気抵抗素子に異なる情報を書き込む時に前記第１および第２端子の両方の端子と前記第３端子との間に書き込み電流を流し、前記第１および第２磁気抵抗素子に同じ情報を書き込む時に、前記第１端子と前記第２端子との間に書き込み電流を流す回路と、
    を備えた磁気メモリ。
21. 第１端子および第２端子と、
    第１方向に沿って配列された第１乃至第３領域を有する第１導電層であって、前記第２領域は前記第１領域と前記第３領域との間に位置し、前記第１領域は前記第１端子に電気的に接続された第１導電層と、
    前記第１方向に沿って配列された第４乃至第６領域を有する第２導電層であって、前記第５領域は前記第４領域と前記第６領域との間に位置し、前記第６領域は前記第２端子に電気的に接続された第２導電層と、
    前記第３領域と前記第４領域とを電気的に接続する第３端子と、
    前記第２領域に対応して配置された第１磁気抵抗素子であって、前記第１方向に交差する第２方向に前記第２領域から離れて配置された第１磁性層と、前記第２領域と前記第１磁性層との間に配置され前記第２領域に電気的に接続された第２磁性層と、前記第１磁性層と前記第２磁性層との間に配置された第１非磁性層と、前記第１磁性層に電気的に接続された第４端子と、を有する第１磁気抵抗素子と、
    前記第５領域に対応して配置された第２磁気抵抗素子であって、前記第２方向に前記第５領域から離れて配置された第３磁性層と、前記第５領域と前記第３磁性層との間に配置され前記第５領域に電気的に接続された第４磁性層と、前記第３磁性層と前記第４磁性層との間に配置された第２非磁性層と、前記第３磁性層に電気的に接続された第５端子と、を有する第２磁気抵抗素子と、
    書込み時に前記第１導電層、前記第３端子、および前記第２導電層を介して前記第１端子と前記第２端子との間に電流を流す第１回路と、
    を備え、前記第１領域から前記第３領域に向かう向きと前記第４領域から前記第６領域に向かう向きが異なる磁気メモリ。

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