JP6198892B2 - 半導体装置 - Google Patents
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Description
モリセルの検出方法に関する。
コンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半
導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々
な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液
晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物とし
ては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、この
ような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知
られている(特許文献1及び特許文献2)。
いた半導体記憶装置(以下、単に記憶装置とする)は、容量素子における電荷の供給、保
持、放出を上記トランジスタにより制御する。よって、上記トランジスタの閾値電圧、オ
フ電流などの特性がメモリセル間でばらつくと、容量素子からリークする電荷量に差が生
じるため、データが保持される期間(保持時間)にもばらつきが生じる。
が、所定の長さに満たないメモリセルを、不良メモリセルとして検出するための、検証動
作が必要となる。しかし、データの書き込みを行なった直後にデータを読み出すような一
般的な検証方法だと、保持時間が所定の長さを満たさないメモリセルであっても、読み出
されたデータが正常なデジタル値を有していることが多い。なぜならば、正常なメモリセ
ルよりも保持時間が数桁短いメモリセルであっても、読み出されたデータのデジタル値に
変動が生じるまでに、長い時間を要するためである。よって、データの保持時間が所定の
長さを満たすか否かの検証動作を、短時間にて正確に行うのは、困難であった。そして、
検証動作に要する時間が長いほど、記憶装置または記憶装置を用いた半導体装置の製造コ
ストが上昇する。
出するための検証動作を、短時間にて正確に行うことができる記憶装置の提供を、目的の
一つとする。或いは、本発明は、データの保持時間が所定の長さに満たないメモリセルを
、短時間にて正確に検出することができる、記憶装置における不良メモリセルの検出方法
の提供を、目的の一つとする。或いは、本発明は、製造コストを低く抑えることができる
記憶装置、或いは記憶装置を用いた半導体装置の提供を、目的の一つとする。
上記第1容量素子及び第2容量素子における電荷の供給、保持、放出を制御するためのス
イッチング素子として機能するトランジスタと、を少なくとも有する。さらに、本発明の
一態様に係る記憶装置は、上記第1容量素子または第2容量素子に保持されている電荷量
を読み出すためのトランジスタを、各メモリセルに有していても良い。
倍以上、好ましくは10000倍以上となるようにする。そして、本発明の一態様に係る
記憶装置は、通常動作の時に、第1容量素子及び第2容量素子を用いて電荷の保持を行う
。また、本発明の一態様に係る記憶装置は、データの保持時間が所定の長さに満たないメ
モリセルを検出するための検証動作を行う時に、第2容量素子を用いて電荷の保持を行う
。
る第2容量素子の容量値に対し、通常の動作の際に用いる第1容量素子及び第2容量素子
の容量値の和がm倍であるならば、通常の動作における保持時間が検証動作における保持
時間のm倍に相当する。従って、正常なメモリセルよりも保持時間が短いメモリセルの場
合、通常動作の時における保持時間の1/mの時間でもって、検証動作の際に読み出され
たデータのデジタル値に変動が生じることとなる。よって、本発明の一態様では、データ
の保持時間が所定の長さを満たすか否かの検証動作を、短時間にて正確に行うことができ
る。
号の電位が接地電位に近くなるように、設定しても良い。上記構成により、検証動作の際
に、第2容量素子に供給される電荷量を、通常の動作の際に、第1容量素子及び第2容量
素子に供給される電荷量よりも、少なくすることができる。よって、データの保持時間が
所定の長さを満たすか否かの検証動作を、より短時間にて正確に行うことができる。
シリコンよりも低い半導体を、チャネル形成領域に含んでいる。このような半導体として
は、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、炭化
シリコン、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常の
シリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極
めて低くすることができる。よって、上記構成を有するトランジスタを、容量素子に供給
された電荷を保持するためのスイッチング素子として用いることで、容量素子からの電荷
のリークを防ぐことができる。
低減されることで高純度化された酸化物半導体(purified OS)は、i型(真
性半導体)又はi型に限りなく近い。そのため、上記酸化物半導体を用いたトランジスタ
は、オフ電流が著しく低いという特性を有する。具体的に、高純度化された酸化物半導体
は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spe
ctrometry)による水素濃度の測定値が、5×1018/cm3未満、より好ま
しくは5×1017/cm3以下、更に好ましくは1×1016/cm3以下とする。ま
た、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、1×1014/
cm3未満、好ましくは1×1012/cm3未満、更に好ましくは1×1011/cm
3未満とする。また、酸化物半導体のバンドギャップは、2eV以上、好ましくは2.5
eV以上、より好ましくは3eV以上である。水分又は水素などの不純物濃度が十分に低
減され、なおかつ酸素欠損が低減されることで高純度化された酸化物半導体膜を用いるこ
とにより、トランジスタのオフ電流を下げることができる。
度測定は、SIMSで行う。SIMSは、その原理上、試料表面近傍や、材質が異なる膜
との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、
膜中における水素濃度の厚さ方向の分布をSIMSで分析する場合、対象となる膜が存在
する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値
を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、上下に隣
接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合
がある。この場合、当該膜が存在する領域における、水素濃度の極大値又は極小値を、当
該膜中の水素濃度として採用する。更に、当該膜が存在する領域において、極大値を有す
る山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度
として採用する。
が低いことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μm
でチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイ
ン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの
測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合
、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、100
zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量
素子に供給される又は容量素子から放出される電荷を当該トランジスタで制御する回路を
用いて、オフ電流密度の測定を行った。当該測定では、上記トランジスタに高純度化され
た酸化物半導体膜をチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移
から当該トランジスタのオフ電流密度を測定した。その結果、トランジスタのソース電極
とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、更に低いオフ電流密度
が得られることが分かった。従って、高純度化された酸化物半導体膜を活性層として用い
たトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて
著しく低い。
ては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソー
ス電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極と
ドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、p
チャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い
電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以
上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸
化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸
化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸
化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化
物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物
、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、
In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、I
n−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In
−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−
Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In
−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Z
n系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用い
ることができる。
味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素
を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電
流を十分に小さくすることが可能であり、また、移動度も高いため、半導体装置に用いる
半導体材料としては好適である。
たないメモリセルを検出するための検証動作を、短時間にて正確に行うことができる。或
いは、本発明の一態様に係る検出方法により、データの保持時間が所定の長さに満たない
不良メモリセルを、短時間にて正確に検出することができる。或いは、本発明の一態様に
係る記憶装置または半導体装置は、不良メモリセルを正確に検出しつつも検証動作に要す
る時間を短縮化することができるので、高い信頼性を確保しつつも、製造コストを低く抑
えることができる。
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
rocessor)、マイクロコントローラなどの集積回路、RFタグ、メモリーカード
などの記憶媒体、半導体表示装置等、記憶装置を用いることができる各種半導体装置が、
本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子(O
LED)に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Di
gital Micromirror Device)、PDP(Plasma Dis
play Panel)、FED(Field Emission Display)等
や、半導体膜を用いた回路素子を駆動回路に有しているその他の半導体表示装置が、その
範疇に含まれる。
図1(A)に、本発明の一態様に係る記憶装置のメモリセル100の構成を、一例として
回路図で示す。図1(A)に示す回路図では、メモリセル100が、スイッチング素子と
して機能するトランジスタ101と、トランジスタ102と、容量素子103と、容量素
子104とを有する。
インダクタなどのその他の回路素子を、更に有していても良い。
極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型
トランジスタでは、低い電位が与えられる電極がソース端子と呼ばれ、高い電位が与えら
れる電極がドレイン端子と呼ばれる。また、pチャネル型トランジスタでは、低い電位が
与えられる電極がドレイン端子と呼ばれ、高い電位が与えられる電極がソース端子と呼ば
れる。以下、ソース端子とドレイン端子のいずれか一方を第1端子、他方を第2端子とし
、メモリセル100が有するトランジスタ101、トランジスタ102、容量素子103
、及び容量素子104の接続関係について説明する。
接続されたソース電極を意味する。同様に、トランジスタのドレイン端子とは、活性層の
一部であるドレイン領域、或いは活性層に接続されたドレイン電極を意味する。
供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続
している状態を必ずしも指すわけではなく、電流、電圧又は電位が、供給可能、或いは伝
送可能であるように、配線、導電膜、抵抗、ダイオード、トランジスタなどの素子を介し
て間接的に接続している状態も、その範疇に含む。
は、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の
機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜
が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
む信号の電位が与えられる。トランジスタ101の第2端子は、トランジスタ102のゲ
ート電極に接続されている。容量素子103が有する一対の電極は、一方がトランジスタ
102のゲート電極に接続されている。容量素子104が有する一対の電極は、一方がト
ランジスタ102のゲート電極に接続されている。
蓄積することで、データの記憶を行う。
路図で示す。図1(B)に示す回路図では、メモリセル110が、スイッチング素子とし
て機能するトランジスタ101と、容量素子103と、容量素子104とを有する。
む信号の電位が与えられる。また、容量素子103が有する一対の電極は、一方がトラン
ジスタ101の第2端子に接続されている。容量素子104が有する一対の電極は、一方
がトランジスタ101の第2端子に接続されている。
蓄積することで、データの記憶を行う。
ル110の両方において、容量素子103の有する容量値が、容量素子104の有する容
量値よりも大きくなるようにする。具体的には、容量素子103の容量値が、容量素子1
04の容量値の1000倍以上、好ましくは10000倍以上となるようにする。そして
、本発明の一態様では、通常動作の時に、容量素子103及び容量素子104を用いて電
荷の保持を行う。また、本発明の一態様では、データの保持時間が所定の長さに満たない
メモリセルを検出するための検証動作を行う時に、容量素子104を用いて電荷の保持を
行う。
として機能するトランジスタ101のチャネル形成領域に、シリコンよりもバンドギャッ
プが広く、真性キャリア密度がシリコンよりも低い半導体材料を含むことを特徴とする。
上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極
めて低いトランジスタ101を実現することができる。
に、電荷量の制御によりデータの記憶を行うメモリセルの場合、メモリセルへの電荷の供
給と、メモリセルからの電荷の放出と、メモリセルにおける電荷の保持とを、スイッチン
グ素子として機能するトランジスタ101により制御する。よって、データの保持時間の
長さは、メモリセルに蓄積されている電荷が上記トランジスタ101を介してリークする
量に依存する。本発明の一態様では、上述したようにトランジスタ101のオフ電流を著
しく低くすることができるため、上記電荷のリークを防ぐことができ、データの保持時間
を長く確保することができる。
導体材料の一例として、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導
体、酸化亜鉛(ZnO)などの金属酸化物でなる酸化物半導体などを適用することができ
る。この中でも酸化物半導体は、スパッタリング法や湿式法(印刷法など)により作製可
能であり、量産性に優れるといった利点がある。また、炭化シリコンまたは窒化ガリウム
とは異なり、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは
半導体素子を用いた集積回路上への成膜が可能である。また、基板の大型化にも対応が可
能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性
が高いというメリットを有する。また、トランジスタの性能(例えば電界効果移動度)を
向上させるために結晶性の酸化物半導体を得ようとする場合でも、250℃から800℃
の熱処理によって結晶性の酸化物半導体を得ることができる。
物半導体を用いる場合を例に挙げている。
101が、上述した酸化物半導体などのワイドギャップ半導体を活性層に有していれば良
い。一方、メモリセル100が有するトランジスタ102は、その活性層に、酸化物半導
体が用いられていても良いし、或いは、酸化物半導体以外の、非晶質、微結晶、多結晶、
又は単結晶の、シリコン、又はゲルマニウムなどの半導体が用いられていても良い。メモ
リセル100内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロ
セスを簡略化することができる。また、トランジスタ102の活性層に、例えば、多結晶
又は単結晶のシリコンなどのように、酸化物半導体よりも高い移動度が得られる半導体を
用いることで、メモリセル100からのデータの読み出しを高速で行うことができる。
ッチング素子として機能するトランジスタ101を一つだけ有する構成を示しているが、
本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能す
るトランジスタが各メモリセルに最低限1つ設けられていれば良く、上記トランジスタの
数は複数であっても良い。メモリセル100またはメモリセル110が、複数のトランジ
スタで構成されるスイッチング素子を有している場合、上記複数のトランジスタは並列に
接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて
接続されていても良い。
のトランジスタの第1端子と第2端子のいずれか一方のみが、第2のトランジスタの第1
端子と第2端子のいずれか一方のみに接続されている状態を意味する。また、トランジス
タが並列に接続されている状態とは、第1のトランジスタの第1端子が第2のトランジス
タの第1端子に接続され、第1のトランジスタの第2端子が第2のトランジスタの第2端
子に接続されている状態を意味する。
いて少なくとも有していれば良いが、活性層を間に挟んで存在する一対のゲート電極を有
していても良い。トランジスタ101またはトランジスタ102が、活性層を間に挟んで
存在する一対のゲート電極を有している場合、一方のゲート電極にはスイッチングを制御
するための信号が与えられ、他方のゲート電極は、電気的に絶縁しているフローティング
の状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合
、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接
地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さ
を制御することで、トランジスタ101またはトランジスタ102の閾値電圧を制御する
ことができる。
図の一例を示す。
電極121と、ゲート電極121上の絶縁膜122と、絶縁膜122を間に挟んでゲート
電極121と重なる、活性層として機能する酸化物半導体膜123と、酸化物半導体膜1
23上のソース電極124及びドレイン電極125とを有している。図1(C)では、酸
化物半導体膜123、ソース電極124及びドレイン電極125上に、絶縁膜126が形
成されている。トランジスタ101は絶縁膜126をその構成要素に含んでいても良い。
いるが、トランジスタ101は、電気的に接続された複数のゲート電極を有することで、
チャネル形成領域を複数有する、マルチゲート構造であっても良い。
明する。なお、動作の説明は、通常動作の時と、データの保持時間が所定の長さに満たな
いメモリセルを検出するための検証動作を行う時とに分けて行う。
00の動作を模式的に示す。なお、図2及び図3では、トランジスタ101の第1端子を
端子T01として示す。トランジスタ101のゲート電極を端子T02として示す。トラ
ンジスタ102の第1端子を端子T04として示す。トランジスタ102の第2端子を端
子T05として示す。また、容量素子104が有する一対の電極のうち、トランジスタ1
02のゲート電極に接続されている電極とは異なる方の電極を、端子T03として示す。
容量素子103が有する一対の電極のうち、トランジスタ102のゲート電極に接続され
ている電極とは異なる方の電極を、端子T06として示す。
び端子T06に、ローレベルの電位が与えられる。具体的に図2(A)では、端子T03
、端子T05、及び端子T06に接地電位GNDが与えられている場合を例示している。
そして、端子T02にハイレベルの電位VHが与えられることで、トランジスタ101が
オンになった後、端子T01に、データを含む信号の電位が与えられる。なお、端子T0
1に与えられる電位のレベルは、データの内容によって当然異なる。具体的に図2(A)
では、端子T01にハイレベルの電位VDD1が与えられている場合を例示している。
と電位VDD1の電位差は、トランジスタ101の閾値電圧と同じか、それより大きいも
のとする。
2のゲート電極に与えられる。そして、トランジスタ102のゲート電極をノードFGと
すると、ノードFGの電位に従って容量素子103及び容量素子104に供給される電荷
量が制御されることで、メモリセル100へのデータの書き込みが行われる。
0の動作を模式的に示す。図2(B)に示すように、データの保持を行う際には、端子T
01、端子T02、端子T03、端子T05、及び端子T06に、ローレベルの電位が与
えられる。具体的に図2(B)では、端子T01、端子T02、端子T03、端子T05
、及び端子T06に接地電位GNDが与えられている場合を例示している。よって、トラ
ンジスタ101はオフになり、容量素子103及び容量素子104において電荷が保持さ
れる。
ップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いることで、オフ電
流が極めて低いことを特徴とする。よって、トランジスタ101にシリコンなどの半導体
材料を用いた場合に比べ、容量素子103及び容量素子104に蓄積されている電荷のリ
ークを防ぐことができ、データの保持時間を長く確保することができる。
100の動作を模式的に示す。図2(C)に示すように、データの読み出しを行う際には
、端子T01、端子T02、端子T03、端子T05、及び端子T06に、ローレベルの
電位を与える。具体的に図2(C)では、端子T01、端子T02、端子T03、端子T
05、及び端子T06に接地電位GNDが与えられる場合を例示している。よって、トラ
ンジスタ101はオフのままであるので、ノードFGの電位は保持される。
FGの電位に従って、そのゲート電圧が変化している。すなわち、トランジスタ102の
第1端子と第2端子間の抵抗は、容量素子103及び容量素子104に保持されている電
荷量に依存する。よって、端子T04には、容量素子103及び容量素子104に保持さ
れている電荷量に応じた電位が与えられる。そして、上記電位から電荷量を読み取ること
により、メモリセル100からデータを読み出すことができる。
セル100の動作を模式的に示す。図3(A)に示すように、データの書き込みを行う際
には、端子T03、及び端子T05に、ローレベルの電位が与えられる。具体的に図3(
A)では、端子T03、及び端子T05に接地電位GNDが与えられている場合を例示し
ている。また、通常動作の時とは異なり、端子T06はフローティング(Floatin
g)の状態にしておく。そして、端子T02にハイレベルの電位VHが与えられることで
、トランジスタ101がオンになった後、端子T01に、検証用のデータを含む信号の電
位が与えられる。具体的に図3(A)では、端子T01にハイレベルの電位VDD2が与
えられている場合を例示している。
2のゲート電極、すなわちノードFGに与えられる。なお、検証動作を行う時、端子T0
6はフローティングの状態にある。よって、ノードFGの電位に従って、容量素子104
に供給される電荷量が制御されることで、メモリセル100に検証用のデータの書き込み
が行われる。
100の動作を模式的に示す。図3(B)に示すように、データの保持を行う際には、端
子T01、端子T02、端子T03、及び端子T05に、ローレベルの電位が与えられる
。具体的に図3(B)では、端子T01、端子T02、端子T03、及び端子T05に接
地電位GNDが与えられている場合を例示している。また、通常動作の時とは異なり、端
子T06はフローティング(Floating)の状態にしておく。よって、トランジス
タ101はオフになり、容量素子104において電荷が保持される。
メモリセル間における、容量素子が有する容量値の比は、メモリセル間における、保持時
間の比に相当する。本発明の一態様では、上述したように、容量素子103の容量値が、
容量素子104の容量値の1000倍以上、好ましくは10000倍以上となるように設
定する。すなわち、検証動作の際に用いる容量素子104の容量値に対し、通常の動作の
際に用いる容量素子103及び容量素子104の容量値の和が約1000倍以上、或いは
約10000倍以上となる。よって、検証動作において正確なデータが保証される保持時
間がtだとすると、上記時間tの約1000倍以上、或いは約10000倍以上に相当す
る時間が、通常の動作において正確なデータが保証される保持時間であると、計算上は推
測される。また、正常なメモリセルよりも保持時間が短いメモリセルの場合、通常動作の
時における保持時間の1/1000以下、或いは1/10000以下の時間でもって、検
証動作の際に読み出されたデータのデジタル値に変動が生じることとなる。よって、本発
明の一態様では、データの保持時間が所定の長さを満たすか否かの検証動作を、短時間に
て正確に行うことができる。
の動作の際に容量素子103及び容量素子104に蓄積される電荷量よりも、検証動作の
際に容量素子104に蓄積される電荷量を、さらに少なくすることができる。上記構成に
より、データの保持時間が所定の長さを満たすか否かの検証動作を、さらに短時間にて正
確に行うことができる。
の、メモリセル100の動作を模式的に示す。図3(C)に示すように、検証用のデータ
の読み出しを行う際には、端子T01、端子T02、端子T03、及び端子T05に、ロ
ーレベルの電位を与える。具体的に図3(C)では、端子T01、端子T02、端子T0
3、及び端子T05に接地電位GNDが与えられる場合を例示している。また、通常動作
の時とは異なり、端子T06はフローティング(Floating)の状態にしておく。
よって、トランジスタ101はオフのままであるので、ノードFGの電位は保持される。
位に従って、そのゲート電圧が変化している。すなわち、トランジスタ102の第1端子
と第2端子間の抵抗は、容量素子103及び容量素子104に保持されている電荷量に依
存する。
実線150に示すように、容量素子104の電荷量が多い場合、端子T03の電位を接地
電位GNDにすると、トランジスタ102はドレイン電流が高くなる。また、図4の実線
151に示すように、容量素子104の電荷量が少ない場合、端子T03の電位を接地電
位GNDにすると、トランジスタ102はドレイン電流が低くなる。
応じた電位が与えられる。そして、上記電位から電荷量を読み取ることにより、メモリセ
ル100から検証用のデータを読み出すことができる。
0において、通常動作の際に、データの保持時間が所定の長さを満たしていると判断でき
る。読み出された検証用のデータが、デジタル値0を有しているならば、当該メモリセル
100において、通常動作の際に、データの保持時間が所定の長さを満たしていないと判
断できる。
の時において用いるデータを含む信号の電圧を2.0V、検証動作の時において用いる検
証用のデータを含む信号の電圧を0.6V、トランジスタ102のゲート電圧を0.5V
、検証動作の時における保持時間を351分とすることで、通常動作の時における保持時
間が10年確保できることが確認できる。なお、信号の電圧とは、信号の電位と接地電位
GNDとの電位差を意味するものとする。
合について説明したが、端子T06に検証用のデータを含む信号の電位VDD2を与えて
おいても良い。
明する。なお、動作の説明は、通常動作の時と、データの保持時間が所定の長さに満たな
いメモリセルを検出するための検証動作を行う時とに分けて行う。
10の動作を模式的に示す。なお、図5及び図6では、トランジスタ101の第1端子を
端子T07として示す。トランジスタ101のゲート電極を端子T08として示す。また
、容量素子104が有する一対の電極のうち、トランジスタ101の第2端子に接続され
ている電極とは異なる方の電極を、端子T09として示す。容量素子103が有する一対
の電極のうち、トランジスタ101の第2端子に接続されている電極とは異なる方の電極
を、端子T10として示す。
に、ローレベルの電位が与えられる。具体的に図5(A)では、端子T09、及び端子T
10に接地電位GNDが与えられている場合を例示している。そして、端子T08にハイ
レベルの電位VHが与えられることで、トランジスタ101がオンになった後、端子T0
7に、データを含む信号の電位が与えられる。なお、端子T07に与えられる電位のレベ
ルは、データの内容によって当然異なる。具体的に図5(A)では、端子T07にハイレ
ベルの電位VDD1が与えられている場合を例示している。
と電位VDD1の電位差は、トランジスタ101の閾値電圧と同じか、それより大きいも
のとする。
一方の電極、及び容量素子103の一方の電極に与えられる。そして、容量素子104の
一方の電極、及び容量素子103の一方の電極をノードFGとすると、ノードFGの電位
に従って容量素子103及び容量素子104に供給される電荷量が制御されることで、メ
モリセル110へのデータの書き込みが行われる。
0の動作を模式的に示す。図5(B)に示すように、データの保持を行う際には、端子T
07、端子T08、端子T09、及び端子T10に、ローレベルの電位が与えられる。具
体的に図5(B)では、端子T07、端子T08、端子T09、及び端子T10に接地電
位GNDが与えられている場合を例示している。よって、トランジスタ101はオフにな
り、容量素子103及び容量素子104において電荷が保持される。
ップが広く、真性キャリア密度がシリコンよりも低い半導体材料を用いることで、オフ電
流が極めて低いことを特徴とする。よって、トランジスタ101にシリコンなどの半導体
材料を用いた場合に比べ、容量素子103及び容量素子104に蓄積されている電荷のリ
ークを防ぐことができ、データの保持時間を長く確保することができる。
110の動作を模式的に示す。図5(C)に示すように、データの読み出しを行う際には
、端子T09、及び端子T10に、ローレベルの電位を与える。具体的に図5(C)では
、端子T09、及び端子T10に接地電位GNDが与えられる場合を例示している。よっ
て、トランジスタ101はオフのままであるので、ノードFGの電位は保持される。
VHが与えられることで、トランジスタ101がオンになる。トランジスタ101がオン
になると、容量素子103及び容量素子104に保持されている電荷が、端子T07を介
して放出されるか、或いは、端子T07を介して電荷が容量素子103及び容量素子10
4に供給される。上記動作は、保持時間におけるノードFGの電位により決まる。従って
、端子T07には、容量素子103及び容量素子104に保持されている電荷量に応じた
電位が与えられる。そして、上記電位から電荷量を読み取ることにより、メモリセル11
0からデータを読み出すことができる。
ル110の動作を模式的に示す。図6(A)に示すように、データの書き込みを行う際に
は、端子T09に、ローレベルの電位が与えられる。具体的に図6(A)では、端子T0
9に接地電位GNDが与えられている場合を例示している。また、通常動作の時とは異な
り、端子T10はフローティング(Floating)の状態にしておく。そして、端子
T08にハイレベルの電位VHが与えられることで、トランジスタ101がオンになった
後、端子T07に、検証用のデータを含む信号の電位が与えられる。具体的に図6(A)
では、端子T07にハイレベルの電位VDD2が与えられている場合を例示している。
一方の電極、及び容量素子103の一方の電極、すなわちノードFGに与えられる。なお
、検証動作を行う時、端子T10はフローティングの状態にある。よって、ノードFGの
電位に従って、容量素子104に供給される電荷量が制御されることで、メモリセル11
0に検証用のデータの書き込みが行われる。
110の動作を模式的に示す。図6(B)に示すように、データの保持を行う際には、端
子T07、端子T08、及び端子T09に、ローレベルの電位が与えられる。具体的に図
6(B)では、端子T07、端子T08、及び端子T09に接地電位GNDが与えられて
いる場合を例示している。また、通常動作の時とは異なり、端子T10はフローティング
(Floating)の状態にしておく。よって、トランジスタ101はオフになり、容
量素子104において電荷が保持される。
メモリセル間における、容量素子が有する容量値の比は、メモリセル間における、保持時
間の比に相当する。本発明の一態様では、上述したように、容量素子103の容量値が、
容量素子104の容量値の1000倍以上、好ましくは10000倍以上となるように設
定する。すなわち、検証動作の際に用いる容量素子104の容量値に対し、通常の動作の
際に用いる容量素子103及び容量素子104の容量値の和が約1000倍以上、或いは
約10000倍以上となる。よって、検証動作において正確なデータが保証される保持時
間がtだとすると、上記時間tの約1000倍以上、或いは約10000倍以上に相当す
る時間が、通常の動作において正確なデータが保証される保持時間であると、計算上は推
測される。また、正常なメモリセルよりも保持時間が短いメモリセルの場合、通常動作の
時における保持時間の1/1000以下、或いは1/10000以下の時間でもって、検
証動作の際に読み出されたデータのデジタル値に変動が生じることとなる。よって、本発
明の一態様では、データの保持時間が所定の長さを満たすか否かの検証動作を、短時間に
て正確に行うことができる。
の動作の際に容量素子103及び容量素子104に蓄積される電荷量よりも、検証動作の
際に容量素子104に蓄積される電荷量を、さらに少なくすることができる。上記構成に
より、データの保持時間が所定の長さを満たすか否かの検証動作を、さらに短時間にて正
確に行うことができる。
の、メモリセル110の動作を模式的に示す。図6(C)に示すように、検証用のデータ
の読み出しを行う際には、端子T09に、ローレベルの電位を与える。具体的に図6(C
)では、端子T09に接地電位GNDが与えられる場合を例示している。また、通常動作
の時とは異なり、端子T10はフローティング(Floating)の状態にしておく。
よって、トランジスタ101はオフのままであるので、ノードFGの電位は保持される。
VHが与えられることで、トランジスタ101がオンになる。トランジスタ101がオン
になると、容量素子104に保持されている電荷が、端子T07を介して放出されるか、
或いは、端子T07を介して電荷が容量素子104に供給される。上記動作は、保持時間
におけるノードFGの電位により決まる。従って、端子T07には、容量素子104に保
持されている電荷量に応じた電位が与えられる。そして、上記電位から電荷量を読み取る
ことにより、メモリセル110から検証用のデータを読み出すことができる。
0において、通常動作の際に、データの保持時間が所定の長さを満たしていると判断でき
る。読み出された検証用のデータが、デジタル値0を有しているならば、当該メモリセル
110において、通常動作の際に、データの保持時間が所定の長さを満たしていないと判
断できる。
合について説明したが、端子T10に検証用のデータを含む信号の電位VDD2を与えて
おいても良い。
状態は1のデジタル値を、電荷量の少ない状態は0のデジタル値を意味するものとして、
その動作について説明をしているが、電荷量とデジタル値の関係はこの構成に限定されな
い。例えば、電荷量の多い状態が0のデジタル値を、電荷量の少ない状態が1のデジタル
値を意味していても良い。いずれの場合であっても、検証用のデータは、電荷の過剰リー
クによって保持時間が短縮化してしまう不良メモリセルを検出するために、電荷量の多い
状態に相当するデジタル値を有していることが望ましい。
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例に
ついて説明する。
の一例である。ただし、図7では、図1(A)とは異なり、トランジスタ102がpチャ
ネル型である場合の回路図を例示している。
数の第2ワード線WLb、複数のソース線SL、複数の容量線CLなどの各種配線が設け
られており、駆動回路からの信号又は電位が、これら配線を介して各メモリセル100に
供給される。
データ線DLの一つに接続されている。トランジスタ101のゲート電極は、複数の第1
ワード線WLaの一つに接続されている。トランジスタ102の第2端子は、複数のソー
ス線SLの一つに接続されている。容量素子103が有する一対の電極のうち、トランジ
スタ102のゲート電極に接続されている電極とは異なる方の電極が、複数の第2ワード
線WLbの一つに接続されている。容量素子104が有する一対の電極のうち、トランジ
スタ102のゲート電極に接続されている電極とは異なる方の電極が、複数の容量線CL
の一つに接続されている。
体的に、図7に示すセルアレイ200の場合、y行×x列のメモリセル100がマトリク
ス状に接続されており、第1ワード線WLa1〜WLay、第2ワード線WLb1〜WL
by、ソース線SL1〜SLy、データ線DL1〜DLx、容量線CL1〜CLyが、セ
ルアレイ200内に配置されている場合を例示している。
トを用いて説明する。なお、図8では、1行1列目のメモリセル100と、1行x列目の
メモリセル100と、y行1列目のメモリセル100と、y行x列目のメモリセル100
とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。また、図
8では、トランジスタ102がpチャネル型トランジスタである場合を例示している。
でも良い期間を意味する。
行x列目のメモリセル100へのデータの書き込みを先に行い、その後で、y行1列目の
メモリセル100及びy行x列目のメモリセル100へのデータの書き込みを行う場合を
例示している。
ワード線WLb1、及び容量線CL1の選択を行う。具体的に図8では、第1ワード線W
La1にハイレベルの電位VHが与えられ、それ以外の第1ワード線WLa2〜WLay
には接地電位GNDが与えられる。よって、第1ワード線WLa1にゲート電極が接続さ
れているトランジスタ101のみが、選択的にオンになる。また、第2ワード線WLb1
には接地電位GNDが与えられ、他の第2ワード線WLb2〜WLbyにはハイレベルの
電位VDD1が与えられる。また、容量線CL1には接地電位GNDが与えられ、他の容
量線CL2〜CLyにはハイレベルの電位VDD1が与えられる。
いる期間において、データ線DL1、DLxに、データを含む信号の電位が与えられる。
データ線DL1、DLxに与えられる電位のレベルは、データの内容によって当然異なる
。図8では、データ線DL1にハイレベルの電位VDD1が与えられ、データ線DLxに
接地電位GNDが与えられている場合を例示する。データ線DL1、DLxに与えられる
電位は、オンのトランジスタ101を介して、容量素子103が有する電極の一つ及び容
量素子104が有する電極の一つと、トランジスタ102のゲート電極とに与えられる。
そして、トランジスタ102のゲート電極をノードFGとすると、上記ノードFGの電位
に従って、容量素子103及び容量素子104に供給される電荷量が制御されることで、
1行1列目のメモリセル100と、1行x列目のメモリセル100へのデータの書き込み
が行われる。
、フローティングの状態にしておく点において、上記動作とは異なる。そして、第1ワー
ド線WLa1及び容量線CL1が選択されている期間において、データ線DL1、DLx
に、検証用のデータを含む信号の電位が与えられる。検証用のデータを含む信号の電位は
、実施の形態1において説明したように、電位VDD1と同じか、それより低い電位VD
D2とするのが望ましい。そして、オンのトランジスタ101を介して、ノードFGに与
えられた上記電位に従って、容量素子104に供給される電荷量が制御されることで、1
行1列目のメモリセル100と、1行x列目のメモリセル100への検証用のデータの書
き込みが行われる。
ート電極が接続されているトランジスタ101が、オフになる。
2ワード線WLby、及び容量線CLyの選択を行う。具体的に図8では、第1ワード線
WLayにハイレベルの電位VHが与えられ、それ以外の第1ワード線WLa1〜WLa
(y−1)には接地電位GNDが与えられる。よって、第1ワード線WLayにゲート電
極が接続されているトランジスタ101のみが、選択的にオンになる。また、第2ワード
線WLbyには接地電位GNDが与えられ、他の第2ワード線WLb1〜WLb(y−1
)にはハイレベルの電位VDD1が与えられる。また、容量線CLyには接地電位GND
が与えられ、他の容量線CL1〜CL(y−1)にはハイレベルの電位VDD1が与えら
れる。
いる期間において、データ線DL1、DLxに、データを含む信号の電位が与えられる。
図8では、データ線DL1に接地電位GNDが与えられ、データ線DLxにハイレベルの
電位VDD1が与えられている場合を例示する。データ線DL1、DLxに与えられる電
位は、オンのトランジスタ101を介して、容量素子103が有する電極の一つと、トラ
ンジスタ102のゲート電極に与えられる。そして、上記信号の電位に従って、容量素子
103及び容量素子104に供給される電荷量が制御されることで、y行1列目のメモリ
セル100と、y行x列目のメモリセル100へのデータの書き込みが行われる。
、フローティングの状態にしておく点において、上記動作とは異なる。そして、第1ワー
ド線WLay及び容量線CLyが選択されている期間において、データ線DL1、DLx
に、検証用のデータを含む信号の電位が与えられる。検証用のデータを含む信号の電位は
、実施の形態1において説明したように、電位VDD1と同じか、それより低い電位VD
D2とするのが望ましい。そして、オンのトランジスタ101を介して、ノードFGに与
えられた上記電位に従って、容量素子104に供給される電荷量が制御されることで、y
行1列目のメモリセル100と、y行x列目のメモリセル100への検証用のデータの書
き込みが行われる。
モリセルを検出するために、電荷量の多い状態に相当するデジタル値を有していることが
望ましい。
上記構成により、ノードFGに接地電位GNDが与えられる場合において、データ線DL
とソース線SLに電流が生じることを抑制することができる。
La、第2ワード線WLb、及び容量線CLの選択期間が終了した後に、データ線DLに
データを含む信号の電位を入力する期間を終了させるようにすることが望ましい。
るレベルの電位、具体的には接地電位GNDが与えられる。本発明の一態様では、上述し
たように、トランジスタ101のオフ電流が著しく低い。トランジスタ101のオフ電流
が低いと、容量素子103または容量素子104に蓄積された電荷のリークが妨げられる
ため、長い期間に渡ってデータの保持を行うことができる。
容量線CL1の選択を行う。具体的に図8では、第2ワード線WLb1、及び容量線CL
1に接地電位GNDが与えられ、他の第2ワード線WLb2〜WLby、及び他の容量線
CL2〜CLyにハイレベルの電位VDD1が与えられる。また、読み出し期間Trでは
、全ての第1ワード線WLaは、接地電位GNDが与えられることで非選択の状態になっ
ている。そして、第2ワード線WLb1の選択が行われている期間において、全てのソー
ス線SLにはハイレベルの電位VRが与えられる。なお、電位VRは、電位VDD1また
は電位VDD2と同じか、もしくは電位VDD1及び電位VDD2より低く接地電位GN
Dよりも高い電位であるものとする。
る。よって、データ線DL1、DLxには、ノードFGの電位に応じた電位が与えられる
。そして、上記データ線DL1、DLxの電位から電荷量の違いを読み取ることにより、
1行1列目のメモリセル100と、1行x列目のメモリセル100から、データを読み出
すことができる。
、フローティングの状態にしておく点において、上記動作とは異なる。そして、ノードF
Gの電位に応じて、データ線DL1、DLxの電位が定まるため、上記データ線DL1、
DLxの電位から電荷量の違いを読み取ることにより、1行1列目のメモリセル100と
、1行x列目のメモリセル100から、検証用のデータを読み出すことができる。読み出
された検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタ
ル値とが一致する場合、メモリセルはデータの保持時間が所定の長さを満たしていると判
断できる。また、読み出された検証用のデータが有するデジタル値と、書き込んだ検証用
のデータが有するデジタル値とが一致しない場合、メモリセルはデータの保持時間が所定
の長さを満たしていないと判断できる。
び容量線CLyの選択を行う。具体的に図8では、第2ワード線WLby、及び容量線C
Lyに接地電位GNDが与えられ、他の第2ワード線WLb1〜WLb(y−1)、及び
他の容量線CL1〜CL(y−1)にハイレベルの電位VDD1が与えられる。また、上
述したように、読み出し期間Trでは、全ての第1ワード線WLaは、接地電位GNDが
与えられることで非選択の状態になっている。また、第2ワード線WLbyの選択が行わ
れている期間において、全てのソース線SLにはハイレベルの電位VRが与えられる。
る。よって、データ線DL1、DLxには、ノードFGの電位に応じた電位が与えられる
。そして、上記データ線DL1、DLxの電位から電荷量の違いを読み取ることにより、
y行1列目のメモリセル100と、y行x列目のメモリセル100から、データを読み出
すことができる。
、フローティングの状態にしておく点において、上記動作とは異なる。そして、ノードF
Gの電位に応じて、データ線DL1、DLxの電位が定まるため、上記データ線DL1、
DLxの電位から電荷量の違いを読み取ることにより、y行1列目のメモリセル100と
、y行x列目のメモリセル100から、検証用のデータを読み出すことができる。読み出
された検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタ
ル値とが一致する場合、メモリセルはデータの保持時間が所定の長さを満たしていると判
断できる。また、読み出された検証用のデータが有するデジタル値と、書き込んだ検証用
のデータが有するデジタル値とが一致しない場合、メモリセルはデータの保持時間が所定
の長さを満たしていないと判断できる。
が、セルアレイ200から実際に読み出されたデータを含んでいる。
にする場合について説明したが、第2ワード線WLbに検証用のデータを含む信号の電位
VDD2を与えておいても良い。
Lbの電位を、示す。ただし、表1では、書き込みと読み出し時において選択されている
列(選択列)のメモリセルと、選択されていないメモリセル(非選択列)とに分けて、容
量線CLと第2ワード線WLbの電位の高さを示している。
ンジスタ102がnチャネル型である場合、通常動作及び検証動作の書き込み時及び読み
出し時の非選択列における容量線CLの電位と、通常動作の書き込み及び読み出し時の、
非選択列における第2ワード線WLbの電位は、接地電位GNDよりも低いローレベルの
電位VSSとする。
ド線WLbの電位の、別の例を示す。
ておくことができる。よって、容量線CLの電位を一括で制御できるため、容量線CLを
選択するための駆動回路が不要となる。
ンジスタ102がnチャネル型である場合、非選択列における第2ワード線WLbの電位
は、通常動作及び検証動作の書き込み時及び読み出し時に、接地電位GNDよりも低いロ
ーレベルの電位VSSとする。
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の別の一
例について説明する。
の一例である。
ース線SL、複数の容量線CLなどの各種配線が設けられており、駆動回路からの信号又
は電位が、これら配線を介して各メモリセル110に供給される。
る。トランジスタ101のゲート電極は、複数のワード線WLの一つに接続されている。
容量素子103が有する一対の電極のうち、トランジスタ101の第2端子に接続されて
いる電極とは異なる一方の電極が、複数のソース線SLの一つに接続されている。容量素
子104が有する一対の電極のうち、トランジスタ101の第2端子に接続されている電
極とは異なる一方の電極が、複数の容量線CLの一つに接続されている。
体的に、図9に示すセルアレイ201の場合、y行×x列のメモリセル110がマトリク
ス状に接続されており、ワード線WL1〜WLy、データ線DL1〜DLx、ソース線S
L1〜SLy、容量線CL1〜CLyが、セルアレイ201内に配置されている場合を例
示している。
ートを用いて説明する。なお、図10では、1行1列目のメモリセル110と、1行x列
目のメモリセル110と、y行1列目のメモリセル110と、y行x列目のメモリセル1
10とにおいて、データの書き込み、保持、読み出しを行う場合を例に挙げている。
は、行ごとに行われる。図10では、1行1列目のメモリセル110及び1行x列目のメ
モリセル110へのデータの書き込みを先に行い、その後で、y行1列目のメモリセル1
10及びy行x列目のメモリセル110へのデータの書き込みを行う場合を例示している
。
与えられている。
行う。具体的に図10では、ワード線WL1にハイレベルの電位VHが与えられ、ワード
線WLyを含むそれ以外のワード線には接地電位GNDが与えられる。よって、ワード線
WL1にゲート電極が接続されているトランジスタ101のみが、選択的にオンになる。
xに、データを含む信号の電位が与えられる。データ線DL1、データ線DLxに与えら
れる電位のレベルは、データの内容によって当然異なる。図10では、データ線DL1に
ハイレベルの電位VDD1が与えられ、データ線DLxに接地電位GNDが与えられてい
る場合を例示する。データ線DL1、DLxに与えられる電位は、オンのトランジスタ1
01を介して、容量素子103が有する電極の一つ、及び容量素子104が有する電極の
一つに与えられる。
と電位VDD1の電位差は、トランジスタ101の閾値電圧と同じか、それより大きいも
のとする。
データ線DL1、DLxに与えられる電位に従って、ノードFGの電位は、1行1列目の
メモリセル110において電位VDD1となり、1行x列目のメモリセル110において
接地電位GNDとなる。そして、ノードFGの電位に従って容量素子103及び容量素子
104に供給される電荷量が制御されることで、1行1列目のメモリセル110と、1行
x列目のメモリセル110へのデータの書き込みが行われる。
ト電極が接続されているトランジスタ101がオフになり、容量素子103及び容量素子
104において電荷が保持される。
はオフ電流が極めて低いという特性を有する。よって、容量素子103及び容量素子10
4に保持されている電荷のリークが妨げられ、トランジスタ101にシリコンなどの半導
体を用いた場合に比べ、長い期間に渡ってデータの保持を行うことができる。
を行う。具体的に図10では、ワード線WLyにハイレベルの電位VHが与えられ、ワー
ド線WL1を含むそれ以外のワード線には接地電位GNDが与えられる。よって、ワード
線WLyにゲート電極が接続されているトランジスタ101のみが、選択的にオンになる
。
xに、データを含む信号の電位が与えられる。データ線DL1、データ線DLxに与えら
れる電位のレベルは、データの内容によって当然異なる。図10では、データ線DL1に
接地電位GNDが与えられ、データ線DLxにハイレベルの電位VDD1が与えられてい
る場合を例示する。データ線DL1、DLxに与えられる電位は、オンのトランジスタ1
01を介して、容量素子103が有する電極の一つ、及び容量素子104が有する電極の
一つに与えられる。データ線DL1、DLxに与えられる電位に従って、ノードFGの電
位は、y行1列目のメモリセル110において接地電位GNDとなり、y行x列目のメモ
リセル110において電位VDD1となる。そして、ノードFGの電位に従って容量素子
103及び容量素子104に供給される電荷量が制御されることで、y行1列目のメモリ
セル110と、y行x列目のメモリセル110へのデータの書き込みが行われる。
ト電極が接続されているトランジスタ101がオフになり、容量素子103及び容量素子
104において電荷が保持される。
の選択が終了した後に、データ線DLへのデータを含む信号の電位の供給を停止させるこ
とが望ましい。
グの状態にしておく点において、上記動作とは異なる。また、検証用のデータを含む信号
の電位は、実施の形態1において説明したように、電位VDD1と同じか、それより低い
電位VDD2とするのが望ましい。そして、書き込み期間Taでは、オンのトランジスタ
101を介して、ノードFGに与えられた、検証用のデータを含む信号の電位に従って、
容量素子104に供給される電荷量が制御されることで、選択された行のメモリセル11
0に、検証用のデータが書き込まれる。
モリセルを検出するために、電荷量の多い状態に相当するデジタル値を有していることが
望ましい。
いる。
るレベルの電位、具体的には接地電位GNDが与えられる。よって、容量素子103及び
容量素子104に供給された電荷が保持されている間において、データは保持される。
れている。
DLに、ハイレベルの電位VRが与えられる。具体的に図10では、1列目のメモリセル
110に接続されたデータ線DL1と、x列目のメモリセル110に接続されたデータ線
DLxとに、ハイレベルの電位VRが与えられる。なお、電位VRは、電位VDD1また
は電位VDD2と同じか、もしくは電位VDD1及び電位VDD2より低く接地電位GN
Dよりも高い電位であるものとする。そして、電位VRが与えられた後は、データ線DL
1とデータ線DLxを、共にフローティングの状態とする。
を行う。具体的に図10では、ワード線WL1にハイレベルの電位VHが与えられ、ワー
ド線WLyを含むそれ以外のワード線には接地電位GNDが与えられる。よって、ワード
線WL1にゲート電極が接続されているトランジスタ101のみが選択的にオンになる。
る電荷が、読み出しを行うデータ線DLに放出されるか、或いは、読み出しを行うデータ
線DLから容量素子103及び容量素子104に、電荷が供給される。上記動作は、保持
期間におけるノードFGの電位により決まる。
、1行1列目のメモリセル110におけるノードFGは電位VDD1である。よって、読
み出し期間においてトランジスタ101がオンになると、1行1列目のメモリセル110
における容量素子103及び容量素子104からデータ線DL1に電荷が放出されるため
、データ線DL1の電位は高まり、電位VR+αとなる。また、読み出し期間Trの前の
保持期間に、1行x列目のメモリセル110におけるノードFGは接地電位GNDである
。よって、読み出し期間においてトランジスタ101がオンになると、1行x列目のメモ
リセル110における容量素子103及び容量素子104にデータ線DLxから電荷が供
給されるため、データ線DLxの電位は低くなり、電位VR−βとなる。
のメモリセル110の容量素子103及び容量素子104に保持されている電荷量に応じ
た高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、1行1列目の
メモリセル110と、1行x列目のメモリセル110から、データを読み出すことができ
る。
の読み出しが終了したら、再び、データ線DL1及びデータ線DLxにハイレベルの電位
VRを与えた後、データ線DL1及びデータ線DLxをフローティングの状態にする。
を行う。具体的に図10では、ワード線WLyにハイレベルの電位VHが与えられ、ワー
ド線WL1を含むそれ以外のワード線には接地電位GNDが与えられる。よって、ワード
線WLyにゲート電極が接続されているトランジスタ101のみが選択的にオンになる。
る電荷が、読み出しを行うデータ線DLに放出されるか、或いは、読み出しを行うデータ
線DLからの電荷が容量素子103及び容量素子104に供給される。上記動作は、保持
期間におけるノードFGの電位により決まる。
、y行1列目のメモリセル110におけるノードFGは接地電位GNDである。よって、
読み出し期間においてトランジスタ101がオンになると、y行1列目のメモリセル11
0における容量素子103及び容量素子104にデータ線DL1からの電荷が供給される
ため、データ線DL1の電位は低くなり、電位VR−βとなる。また、読み出し期間Tr
の前の保持期間に、y行x列目のメモリセル110におけるノードFGは電位VDD1で
ある。よって、読み出し期間においてトランジスタ101がオンになると、y行x列目の
メモリセル110における容量素子103及び容量素子104からデータ線DLxに電荷
が放出されるため、データ線DLxの電位は高まり、電位VR+αとなる。
のメモリセル110の容量素子103及び容量素子104に保持されている電荷量に応じ
た高さとなる。そして、上記電位から電荷量の違いを読み取ることにより、y行1列目の
メモリセル110と、y行x列目のメモリセル110から、データを読み出すことができ
る。
セルアレイ201から読み出されたデータが含まれる。
グの状態にしておく点において、上記動作とは異なる。そして、ノードFGの電位に応じ
て、データ線DL1、DLxの電位が定まるため、上記データ線DL1、DLxの電位か
ら容量素子104に保持されている電荷量の違いを読み取ることにより、メモリセル11
0から、検証用のデータを読み出すことができる。読み出された検証用のデータが有する
デジタル値と、書き込んだ検証用のデータが有するデジタル値とが一致する場合、メモリ
セルはデータの保持時間が所定の長さを満たしていると判断できる。また、読み出された
検証用のデータが有するデジタル値と、書き込んだ検証用のデータが有するデジタル値と
が一致しない場合、メモリセルはデータの保持時間が所定の長さを満たしていないと判断
できる。
記憶装置の、駆動回路の具体的な構成の一例について説明する。
すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとし
て示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が
複数の機能に係わることもあり得る。
駆動回路802は、セルアレイ801から読み出されたデータを含む信号を生成する読み
出し回路803と、ワード線の電位を制御するワード線駆動回路804と、セルアレイ8
01において選択されたメモリセルにおけるデータの書き込みを制御するデータ線駆動回
路805とを有する。さらに、駆動回路802は、読み出し回路803、ワード線駆動回
路804、データ線駆動回路805の動作を制御する制御回路806を有している。
、レベルシフタ808と、バッファ809とを有している。データ線駆動回路805が、
デコーダ810と、レベルシフタ811と、セレクタ812とを有している。
回路805、制御回路806は、全て一の基板を用いて形成されていても良いし、いずれ
か1つ又は全てが互いに異なる基板を用いて形成されていても良い。
it)などを介して電気的な接続を確保することができる。この場合、駆動回路802の
一部がFPCにCOF(Chip On Film)法を用いて接続されていても良い。
或いは、COG(Chip On Glass)法を用いて、電気的な接続を確保するこ
とができる。
号ADが入力されると、制御回路806は、列方向のアドレスAxをデータ線駆動回路8
05に送り、行方向のアドレスAyをワード線駆動回路804に送る。また、制御回路8
06は、記憶装置800に入力されたデータを含む信号DATAを、データ線駆動回路8
05に送る。
6に供給される信号RE(Read enable)、信号WE(Write enab
le)などによって選択される。更に、セルアレイ801が複数存在する場合、制御回路
806に、セルアレイ801を選択するための信号CE(Chip enable)が入
力されていても良い。この場合、信号RE、信号WEにより選択される動作が、信号CE
により選択されたセルアレイ801において実行される。
からの指示に従って、ワード線駆動回路804が有するデコーダ807において、アドレ
スAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レベルシ
フタ808によって振幅が調整された後、バッファ809を介してセルアレイ801に入
力される。一方、データ線駆動回路805では、制御回路806からの指示に従って、デ
コーダ810において選択されたメモリセルのうち、アドレスAxに対応するメモリセル
を選択するための信号が生成される。当該信号は、レベルシフタ811によって振幅が調
整された後、セレクタ812に入力される。セレクタ812では、入力された信号に従っ
て信号DATAをサンプリングし、アドレスAx、アドレスAyに対応するメモリセルに
サンプリングした信号を入力する。
806からの指示に従って、ワード線駆動回路804が有するデコーダ807において、
アドレスAyに対応するメモリセルを選択するための信号が生成される。当該信号は、レ
ベルシフタ808によって振幅が調整された後、バッファ809を介してセルアレイ80
1に入力される。一方、読み出し回路803では、制御回路806からの指示に従って、
デコーダ807により選択されたメモリセルのうち、アドレスAxに対応するメモリセル
を選択する。そして、アドレスAx、アドレスAyに対応するメモリセルに記憶されてい
るデータを読み出し、該データを含む信号を生成する。
本実施の形態では、読み出し回路の具体的な構成の一例について説明する。
のレベルが決まる。よって、理想的には、複数のメモリセルに同じデジタル値のデータが
記憶されているならば、複数のメモリセルから読み出された電位は、全て同じレベルのは
ずである。しかし、実際には、記憶素子として機能するトランジスタ、容量素子、又は読
み出し時においてスイッチング素子として機能するトランジスタの特性が、メモリセル間
においてばらつくことがある。この場合、読み出されるはずのデータが全て同じデジタル
値であっても、実際に読み出された電位にばらつきが生じるため、その分布は幅を有する
。よって、セルアレイから読み出された電位に多少のばらつきが生じていても、正確なデ
ータを含み、なおかつ所望の仕様に合わせて振幅、波形が処理された信号を形成する読み
出し回路を、駆動回路に設けることが望ましい。
イからデータ線を介して読み出された電位Vdataの、読み出し回路への入力を制御す
るためのスイッチング素子として機能するトランジスタ260と、抵抗として機能するト
ランジスタ261とを有する。また、図12に示す読み出し回路は、オペアンプ262を
有している。
ドレイン領域)が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベル
の電源電位Vddが与えられている。また、トランジスタ261は、ソース電極が、オペ
アンプ262の非反転入力端子(+)に接続されている。よって、トランジスタ261は
、電源電位Vddが与えられているノードと、オペアンプ262の非反転入力端子(+)
との間に接続された、抵抗として機能する。なお、図12では、ゲート電極とドレイン電
極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗と
して機能する素子であれば代替が可能である。
れる信号Sigの電位に従って、トランジスタ260が有するソース電極への電位Vda
taの供給を制御する。
ランジスタ260とトランジスタ261により抵抗分割することで得られる電位が、オペ
アンプ262の非反転入力端子(+)に与えられる。そして、電源電位Vddのレベルは
固定されているので、抵抗分割により得られる電位のレベルには、電位Vdataのレベ
ル、すなわち、読み出されたデータのデジタル値が反映されている。
。そして、非反転入力端子(+)に与えられる電位が、基準電位Vrefに対して高いか
低いかにより、出力端子の電位Voutのレベルを異ならせることができ、それにより、
間接的にデータを含む信号を得ることができる。
らつきにより、読み出された電位Vdataのレベルにもばらつきが生じ、その分布が幅
を有する場合がある。よって、基準電位Vrefのレベルは、データの値を正確に読み取
るために、ノードの電位Vdataのばらつきを考慮して定める。
タの読み出しに用いるオペアンプは、電位Vdataの与えられるノードに対して1つず
つ用いているが、オペアンプの数はこれに限定されない。n値(nは2以上の自然数)の
データを扱う場合は、電位Vdataの与えられるノードに対するオペアンプの数をn−
1とする。
本実施の形態では、図1(A)に示したメモリセル100、または図1(B)に示したメ
モリセル110において、容量素子103が有する一対の電極のうち、フローティングの
状態にある電極の電位の変化から、不良メモリセルの有無を検出する場合について説明す
る。
図13(A)では、第2ワード線WLbの一つを共有している1行のメモリセル100と
、読み出し回路を構成しているセンスアンプ301及びスイッチング素子302とを示し
ている。センスアンプ301の非反転入力端子(+)には、第2ワード線WLbが接続さ
れている。センスアンプ301の反転入力端子(−)には、基準電位Vrefが与えられ
ている。スイッチング素子302は、第2ワード線WLbへの接地電位GNDの供給を制
御する。
の電位が変動するのに伴って、変化する。よって、第2ワード線WLbの電位の変化をセ
ンスアンプ301において読み取ることで、トランジスタ102が有するゲート電極の電
位の変化を間接的に読み取ることができる。トランジスタ102が有するゲート電極の電
位の変化が大きい場合、1行のメモリセル100中に不良メモリセルが存在することを意
味する。また、トランジスタ102が有するゲート電極の電位の変化が小さい場合、1行
のメモリセル100中に不良メモリセルが存在しないことを意味する。
と、行ごと入れ替える。
モリセルを検出する方法の場合、検出用のデータを読み出す必要はない。よって、検証用
のデータを含む信号の電位は、通常のデータを含む信号の電位と同じでよい。
の感度が1mV、容量素子104と容量素子103の容量値の比が1:1000である場
合、検証動作時の保持時間を674秒とすることで、通常動作の時における保持時間が1
0年確保できることが確認できる。
図13(B)では、ソース線SLの一つを共有している1行のメモリセル110と、読み
出し回路を構成しているセンスアンプ303及びスイッチング素子304とを示している
。センスアンプ303の非反転入力端子(+)には、ソース線SLが接続されている。セ
ンスアンプ303の反転入力端子(−)には、基準電位Vrefが与えられている。スイ
ッチング素子304は、ソース線SLへの接地電位GNDの供給を制御する。
変動するのに伴って、変化する。よって、ソース線SLの電位の変化をセンスアンプ30
3において読み取ることで、トランジスタ101が有する第2端子の電位の変化を間接的
に読み取ることができる。トランジスタ101が有する第2端子の電位の変化が大きい場
合、1行のメモリセル110中に不良メモリセルが存在することを意味する。また、トラ
ンジスタ101が有する第2端子の電位の変化が小さい場合、1行分の複数のメモリセル
110中に不良メモリセルが存在しないことを意味する。
と、行ごと入れ替える。
ルを検出する方法の場合、検出用のデータを読み出す必要はない。よって、検証用のデー
タを含む信号の電位は、通常のデータを含む信号の電位と同じでよい。
本実施の形態では、図1(A)に示したメモリセル100において、トランジスタ101
の活性層に酸化物半導体を用い、トランジスタ102の活性層にシリコンを用いる場合を
例に挙げて、記憶装置の作製方法について説明する。
単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用
いたトランジスタ102は、シリコンウェハなどの単結晶半導体基板、SOI法により作
製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成する
ことができる。或いは、本発明の一態様では、メモリセルを構成する全てのトランジスタ
に、酸化物半導体を用いていても良い。
単結晶の半導体基板から分離された半導体膜702とを形成する。
熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板700には
、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミ
ック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合
には、歪み点が730℃以上のものを用いると良い。
以下、トランジスタ102の作製方法について説明する。なお、具体的な単結晶の半導体
膜702の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板である
ボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面
から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成
する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビーム
の入射角によって調節することができる。そして、ボンド基板と、絶縁膜701が形成さ
れた基板700とを、間に当該絶縁膜701が挟まるように貼り合わせる。貼り合わせは
、ボンド基板と基板700とを重ね合わせた後、ボンド基板と基板700の一部に、1N
/cm2以上500N/cm2以下、好ましくは11N/cm2以上20N/cm2以下
程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜701とが接合
を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、
脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果
、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。
上記加熱処理の温度は、基板700の歪み点を越えない温度とする。そして、上記単結晶
半導体膜をエッチング等により所望の形状に加工することで、半導体膜702を形成する
ことができる。
p型の導電性を付与する不純物元素、若しくはリン、砒素などのn型の導電性を付与する
不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、パターニ
ングする前の半導体膜に対して行っても良いし、パターニング後に形成された半導体膜7
02に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボン
ド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整
するためにボンド基板に対して行った上で、閾値電圧を微調整するために、パターニング
前の半導体膜に対して、又はパターニングにより形成された半導体膜702に対しても行
っても良い。
はこの構成に限定されない。例えば、絶縁膜701上に気相成長法を用いて形成された多
結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結
晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元
素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組
み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場
合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素
を用いる結晶化法、950℃程度の高温アニール法を組み合わせた結晶化法を用いても良
い。
、ゲート絶縁膜703上にマスク705を形成し、導電性を付与する不純物元素を半導体
膜702の一部に添加することで、不純物領域704を形成する。
2の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例え
ばHe、Ar、Kr、Xeなどの希ガスと酸素、酸化窒素、アンモニア、窒素などの混合
ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、
低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで
生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカ
ルを含む場合もある)によって、半導体膜の表面を酸化又は窒化することにより、1〜2
0nm、望ましくは5〜10nmの絶縁膜が半導体膜に接するように形成できる。例えば
、亜酸化窒素(N2O)をArで1〜3倍(流量比)に希釈して、10Pa〜30Paの
圧力にて3kW〜5kWのマイクロ波(2.45GHz)電力を印加して半導体膜702
の表面を酸化若しくは窒化させる。この処理により1nm〜10nm(好ましくは2nm
〜6nm)の絶縁膜を形成する。更に亜酸化窒素(N2O)とシラン(SiH4)を導入
し、10Pa〜30Paの圧力にて3kW〜5kWのマイクロ波(2.45GHz)電力
を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反
応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れ
たゲート絶縁膜を形成することができる。
ト絶縁膜703と半導体膜702との界面準位密度を極めて低くすることができる。また
高密度プラズマ処理により半導体膜702を直接酸化又は窒化することで、形成される絶
縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密
度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界に
おいてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート
絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート
絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えること
ができる。
化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イッ
トリウム、ハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加さ
れたハフニウムシリケート(HfSixOy(x>0、y>0))、窒素が添加されたハ
フニウムアルミネート(HfAlxOy(x>0、y>0))等を含む膜を、単層で、又
は積層させることで、ゲート絶縁膜703を形成しても良い。
い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い
物質を意味する。
以上50nm以下とすることができる。本実施の形態では、プラズマCVD法を用いて、
酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜703として用いる。
一部を除去して、不純物領域704と重畳する領域にエッチング等により開口部706を
形成した後、ゲート電極707及び導電膜708を形成する。
該導電膜を所定の形状に加工(パターニング)することで、形成することができる。導電
膜708は、開口部706において不純物領域704と接している。上記導電膜の形成に
はCVD法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また
、導電膜は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(M
o)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等を用いる
ことができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を
用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした
、多結晶珪素などの半導体を用いて形成しても良い。
るが、本実施の形態はこの構成に限定されない。ゲート電極707及び導電膜708は積
層された複数の導電膜で形成されていても良い。
グステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化
モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられ
る。タングステンや窒化タンタルは、耐熱性が高いため、2層の導電膜を形成した後の工
程において、熱活性化を目的とした加熱処理を行うことができる。また、2層の導電膜の
組み合わせとして、例えば、n型の導電性を付与する不純物元素がドーピングされた珪素
とニッケルシリサイド、n型の導電性を付与する不純物元素がドーピングされた珪素とタ
ングステンシリサイド等も用いることができる。
デン膜の積層構造を採用するとよい。
合物、酸化インジウム酸化亜鉛混合物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛ア
ルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもでき
る。
8を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出
することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に
含まれる。
vely Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、
エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される電
力量、基板側の電極温度等)を適宜調節することにより、所望のテーパー形状を有するよ
うにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度
等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪
素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などの
フッ素系ガス又は酸素を適宜用いることができる。
導電性を付与する不純物元素を半導体膜702に添加することで、ゲート電極707と重
なるチャネル形成領域710と、チャネル形成領域710を間に挟む一対の不純物領域7
09と、不純物領域704の一部に更に不純物元素が添加された不純物領域711とが、
半導体膜702に形成される。
する場合を例に挙げる。
17(A)の破線A1−A2における断面図が、図14(D)に相当する。
08を覆うように、絶縁膜712、絶縁膜713を形成する。具体的に、絶縁膜712、
絶縁膜713は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム
、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜712
、絶縁膜713に誘電率の低い(low−k)材料を用いることで、各種電極や配線の重
なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜71
2、絶縁膜713に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁
膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生
容量を更に低減することが可能である。
を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極707及び導電膜70
8上に絶縁膜712、絶縁膜713を形成している場合を例示しているが、本発明はゲー
ト電極707及び導電膜708上に絶縁膜を1層だけ形成していても良いし、3層以上の
複数の絶縁膜を積層するように形成していても良い。
械研磨)処理やエッチング処理を行うことにより、ゲート電極707及び導電膜708の
表面を露出させる。なお、後に形成されるトランジスタ101の特性を向上させるために
、絶縁膜712、絶縁膜713の表面は可能な限り平坦にしておくことが好ましい。
うに、絶縁膜712又は絶縁膜713上に酸化物半導体膜716を形成する。
所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、2
nm以上200nm以下、好ましくは3nm以上50nm以下、更に好ましくは3nm以
上20nm以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパ
ッタ法により成膜する。また、酸化物半導体膜は、希ガス(例えばアルゴン)雰囲気下、
酸素雰囲気下、又は希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッタ法
により形成することができる。
マを発生させる逆スパッタを行い、絶縁膜712及び絶縁膜713の表面に付着している
塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、ア
ルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成し
て表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用い
てもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい
。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
ーゲットを用いたスパッタ法により得られる膜厚30nmのIn−Ga−Zn系酸化物半
導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、原子数比
がIn:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3、
または3:1:4で示されるIn−Ga−Zn−Oターゲットを用いる。また、In、G
a、及びZnを含むターゲットの充填率は90%以上100%以下、好ましくは95%以
上100%未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半
導体膜は緻密な膜となる。
組成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O
3:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比
に換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=
15:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)
とする。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比
がIn:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
する場合、好ましくは、原子数比がIn:Sn:Zn=1:1:1、2:1:3、1:2
:2、または4:9:7で示されるIn−Sn−Zn−Oターゲットを用いる。
を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて
酸化物半導体膜を成膜する。成膜時に、基板温度を100℃以上600℃以下、好ましく
は200℃以上400℃以下としても良い。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポ
ンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると
、例えば、水素原子、水(H2O)など水素原子を含む化合物(より好ましくは炭素原子
を含む化合物も)等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる
不純物の濃度を低減できる。
、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用さ
れる。なお、パルス直流(DC)電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ
金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した
吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、
水、水酸基、または水素化物等の不純物の逆流を低減することができる。
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜712及び絶縁膜713
までが形成された基板700を予備加熱し、基板700に吸着した水分又は水素などの不
純物を脱離し排気することが好ましい。なお、予備加熱の温度は、100℃以上400℃
以下、好ましくは150℃以上300℃以下である。また、予備加熱室に設ける排気手段
はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また
、この予備加熱は、後に行われるゲート絶縁膜721の成膜前に、導電膜719、導電膜
720まで形成した基板700にも同様に行ってもよい。
ットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガ
スとしては、塩素を含むガス(塩素系ガス、例えば塩素(Cl2)、三塩化硼素(BCl
3)、四塩化珪素(SiCl4)、四塩化炭素(CCl4)など)が好ましい。また、フ
ッ素を含むガス(フッ素系ガス、例えば四弗化炭素(CF4)、六弗化硫黄(SF6)、
三弗化窒素(NF3)、トリフルオロメタン(CHF3)など)、臭化水素(HBr)、
酸素(O2)、これらのガスにヘリウム(He)やアルゴン(Ar)などの希ガスを添加
したガス、などを用いることができる。
ing)法や、ICP(Inductively Coupled Plasma:誘導
結合型プラズマ)エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等)を適宜調節する。
ン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ITO−07N
(関東化学社製)を用いる。
よい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、
製造コストを低減できる。
膜712及び絶縁膜713の表面に付着しているレジスト残渣などを除去することが好ま
しい。
酸基を含む)が多量に含まれていることがある。水分又は水素はドナー準位を形成しやす
いため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半
導体膜中の水分又は水素などの不純物を低減(脱水化または脱水素化)するために、減圧
雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア
(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場
合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、好まし
くは10ppb以下の空気)雰囲気下で、酸化物半導体膜716に加熱処理を施す。
を脱離させることができる。具体的には、250℃以上750℃以下、好ましくは400
℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、500℃、3分間以上
6分間以下程度で行えばよい。加熱処理にRTA法を用いれば、短時間に脱水化又は脱水
素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
射によって、被処理物を加熱する装置を備えていてもよい。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アル
ゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気
体が用いられる。
素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム
、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上、好ましくは7
N(99.99999%)以上、(即ち不純物濃度を1ppm以下、好ましくは0.1p
pm以下)とすることが好ましい。
ていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石
灰ガラスも使えると指摘されている(神谷、野村、細野、「アモルファス酸化物半導体の
物性とデバイス開発の現状」、固体物理、2009年9月号、Vol.44、pp.62
1−633.)。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を
構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成す
る元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物
半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。ま
た、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分
断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向に
シフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が
起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ
の特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合にお
いて顕著に現れる。従って、酸化物半導体膜中の水素濃度が1×1018/cm3以下、
より好ましくは1×1017/cm3以下である場合には、上記不純物の濃度を低減する
ことが望ましい。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×10
16/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015
/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、
好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1
015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
により酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処
理で、水素に起因するキャリア密度が少なく、バンドギャップの広い酸化物半導体膜を形
成することができる。このため、大面積基板を用いてトランジスタを作製することができ
、量産性を高めることができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、
いつでも行うことができる。
有する酸化物半導体膜としては、c軸配向を有した結晶を含む酸化物半導体(C Axi
s Aligned Crystalline Oxide Semiconducto
r:CAAC−OSとも呼ぶ)膜であっても、トランジスタの信頼性を高めるという効果
を得ることができるので、好ましい。
ことができる。スパッタリング法によってCAAC−OS膜を得るには酸化物半導体膜の
堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として
結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離
を広くとり(例えば、150mm〜200mm程度)、基板加熱温度を100℃〜500
℃、好適には200℃〜400℃、さらに好適には250℃〜300℃にすると好ましい
。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導
体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復すること
ができる。
な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なお
かつ、CAAC−OS膜に含まれる結晶部は、c軸方向に金属原子が層状に配列した相、
または、金属原子と酸素原子が層状に配列した相を、含む。
結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によ
って酸素原子の配位数が異なることも有り得るが、CAAC−OS膜に含まれる結晶部で
は金属原子における酸素原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損
が減少し、水素原子(水素イオンを含む)やアルカリ金属原子の脱着による電荷の移動や
不安定性を減少させる効果がある。
照射またはバイアス−熱ストレス(BT)の付加を行った後に生じる、トランジスタのし
きい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するト
ランジスタを作製することができる。
716とも接する導電膜719と、導電膜708と接し、なおかつ酸化物半導体膜716
とも接する導電膜720とを形成する。導電膜719及び導電膜720は、ソース電極又
はドレイン電極として機能する。
ようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工(パ
ターニング)することで、形成することができる。
チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅
などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステ
ンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐
熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高
融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジ
ム、スカンジウム、イットリウム等を用いることができる。
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する2層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を
積層し、更にその上にチタン膜を成膜する3層構造などが挙げられる。また、Cu−Mg
−Al合金、Mo−Ti合金、Ti、Mo、は、酸化膜との密着性が高い。よって、下層
にCu−Mg−Al合金、Mo−Ti合金、Ti、或いはMoで構成される導電膜、上層
にCuで構成される導電膜を積層し、上記積層された導電膜を導電膜719及び導電膜7
20に用いることで、酸化膜である絶縁膜と、導電膜719及び導電膜720との密着性
を高めることができる。
しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化イ
ンジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリ
コン若しくは酸化シリコンを含ませたものを用いることができる。
ることが好ましい。
それぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物
半導体膜716の露出した部分が一部エッチングされることで、溝部(凹部)が形成され
ることもある。
含む溶液(アンモニア過水)を用いて、選択的に導電膜をウェットエッチングすることが
できる。具体的には、31重量%の過酸化水素水と、28重量%のアンモニア水と水とを
、体積比5:2:2で混合したアンモニア過水を用いる。或いは、塩素(Cl2)、塩化
硼素(BCl3)などを含むガスを用いて、導電膜をドライエッチングしても良い。
した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用い
てエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数
の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるた
め、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一
枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジスト
マスクを形成することができる。よって露光マスク数を削減することができ、対応するフ
ォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
9及び導電膜720との間に、ソース領域及びドレイン領域として機能する酸化物導電膜
を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むも
のが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物
導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガ
リウムなどを適用することができる。
導電膜719及び導電膜720を形成するためのパターニングとを一括で行うようにして
も良い。
膜716と導電膜719及び導電膜720の間の抵抗を下げることができるので、トラン
ジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として
機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除
去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
17(B)の破線A1−A2における断面図が、図16(A)に相当する。
20と、酸化物半導体膜716とを覆うように、ゲート絶縁膜721を形成する。そして
、ゲート絶縁膜721上において、酸化物半導体膜716と重なる位置にゲート電極72
2を形成し、導電膜719と重なる位置に導電膜723を形成する。
することが可能である。なお、ゲート絶縁膜721は、水分や、水素などの不純物を極力
含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構
成されていても良い。ゲート絶縁膜721に水素が含まれると、その水素が酸化物半導体
膜716へ侵入し、又は水素が酸化物半導体膜716中の酸素を引き抜き、酸化物半導体
膜716が低抵抗化(n型化)してしまい、寄生チャネルが形成されるおそれがある。よ
って、ゲート絶縁膜721はできるだけ水素を含まない膜になるように、成膜方法に水素
を用いないことが重要である。上記ゲート絶縁膜721には、バリア性の高い材料を用い
るのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、
窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積
層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの
絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜716に近い側に形成する
。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜719及び導電膜720及
び酸化物半導体膜716と重なるように、バリア性の高い絶縁膜を形成する。バリア性の
高い絶縁膜を用いることで、酸化物半導体膜716内、ゲート絶縁膜721内、或いは、
酸化物半導体膜716と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入
り込むのを防ぐことができる。また、酸化物半導体膜716に接するように窒素の比率が
低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を
用いた絶縁膜が直接酸化物半導体膜716に接するのを防ぐことができる。
法で形成された膜厚100nmの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜7
21を形成する。成膜時の基板温度は、室温以上300℃以下とすればよく、本実施の形
態では100℃とする。
、超乾燥空気、又は希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好ましくは
200℃以上400℃以下、例えば250℃以上350℃以下で行う。上記ガスは、水の
含有量が20ppm以下、好ましくは1ppm以下、より好ましくは10ppb以下であ
ることが望ましい。本実施の形態では、例えば、窒素雰囲気下で250℃、1時間の加熱
処理を行う。或いは、導電膜719及び導電膜720を形成する前に、水分又は水素を低
減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のRT
A処理を行っても良い。酸素を含むゲート絶縁膜721が設けられた後に、加熱処理が施
されることによって、酸化物半導体膜716に対して行った先の加熱処理により、酸化物
半導体膜716に酸素欠損が発生していたとしても、ゲート絶縁膜721から酸化物半導
体膜716に酸素が供与される。そして、酸化物半導体膜716に酸素が供与されること
で、酸化物半導体膜716において、ドナーとなる酸素欠損を低減し、化学量論的組成比
を満たすことが可能である。酸化物半導体膜716には、化学量論的組成比を超える量の
酸素が含まれていることが好ましい。その結果、酸化物半導体膜716をi型に近づける
ことができ、酸素欠損によるトランジスタの電気的特性のばらつきを軽減し、電気的特性
の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜721
の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導
電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物
半導体膜716をi型に近づけることができる。
素を添加し、酸化物半導体膜716中においてドナーとなる酸素欠損を低減させても良い
。加熱処理の温度は、例えば100℃以上350℃未満、好ましくは150℃以上250
℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが
含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、6N(9
9.9999%)以上、好ましくは7N(99.99999%)以上、(即ち酸素中の不
純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、2.45GH
zのマイクロ波でプラズマ化した酸素を酸化物半導体膜716に添加すれば良い。
後、該導電膜をパターニングすることで形成することができる。ゲート電極722及び導
電膜723は、ゲート電極707、或いは導電膜719及び導電膜720と同様の材料を
用いて形成することが可能である。
nm〜200nmとする。本実施の形態では、タングステンターゲットを用いたスパッタ
法により150nmのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより
所望の形状に加工(パターニング)することで、ゲート電極722及び導電膜723を形
成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクを
インクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる
。
容量素子103に相当する。
C)の破線A1−A2における断面図が、図16(B)に相当する。
要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を
複数有する、マルチゲート構造のトランジスタも形成することができる。
21が該当する。)は、第13族元素及び酸素を含む絶縁材料を用いるようにしても良い
。酸化物半導体材料には第13族元素を含むものが多く、第13族元素を含む絶縁材料は
酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸
化物半導体膜との界面の状態を良好に保つことができる。
味する。第13族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウ
ム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化ア
ルミニウムガリウムとは、ガリウムの含有量(原子%)よりアルミニウムの含有量(原子
%)が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量(原子%)が
アルミニウムの含有量(原子%)以上のものを示す。
酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つ
ことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けるこ
とにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することが
できる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様
の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を
形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性
を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点
においても好ましい。
プなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。
酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素
を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸
素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。
また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をGa2OX
(X=3+α、0<α<1)とすることができる。
雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をAl
2OX(X=3+α、0<α<1)とすることができる。
ミニウムガリウム)を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うこと
により、酸化ガリウムアルミニウム(酸化アルミニウムガリウム)の組成をGaXAl2
−XO3+α(0<X<2、0<α<1)とすることができる。
を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接すること
により、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸
化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をi型化又はi
型に限りなく近くすることができる。
接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか
一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より
酸素が多い領域を有する絶縁膜を、酸化物半導体膜716に接する絶縁膜の、上層及び下
層に位置する絶縁膜に用い、酸化物半導体膜716を挟む構成とすることで、上記効果を
より高めることができる。
素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば
、上層と下層とも、組成がGa2OX(X=3+α、0<α<1)の酸化ガリウムとして
も良いし、上層と下層の一方を組成がGa2OX(X=3+α、0<α<1)の酸化ガリ
ウムとし、他方を組成がAl2OX(X=3+α、0<α<1)の酸化アルミニウムとし
ても良い。
有する絶縁膜の積層としても良い。例えば、酸化物半導体膜716の上層に組成がGa2
OX(X=3+α、0<α<1)の酸化ガリウムを形成し、その上に組成がGaXAl2
−XO3+α(0<X<2、0<α<1)の酸化ガリウムアルミニウム(酸化アルミニウ
ムガリウム)を形成してもよい。なお、酸化物半導体膜716の下層を、化学量論的組成
比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜716の上
層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層として
も良い。
2を覆うように、絶縁膜724を形成する。絶縁膜724は、PVD法やCVD法などを
用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウ
ム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成すること
ができる。なお、絶縁膜724には、誘電率の低い材料や、誘電率の低い構造(多孔性の
構造など)を用いることが望ましい。絶縁膜724の誘電率を低くすることにより、配線
や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである
。なお、本実施の形態では、絶縁膜724を単層構造としているが、本発明の一態様はこ
れに限定されず、2層以上の積層構造としても良い。
を露出させる。その後、絶縁膜724上に、配線728と、上記開口部725において導
電膜720と接する配線726とを形成する。
なっている部分が、容量素子104に相当する。
導電膜をパターニングすることによって形成される。また、導電膜の材料としては、アル
ミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素
や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、
ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み
合わせた材料を用いてもよい。
く形成し、PVD法によりチタン膜を薄く(5nm程度)形成した後に、開口部725に
埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、PVD
法により形成されるチタン膜は、被形成面の酸化膜(自然酸化膜など)を還元し、下部電
極など(ここでは導電膜720)との接触抵抗を低減させる機能を有する。また、アルミ
ニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリ
ア膜を形成した後に、メッキ法により銅膜を形成してもよい。
望ましい。このような領域に開口部725を形成することで、コンタクト領域に起因する
素子面積の増大を抑制することができる。
720と配線726との接続とを重畳させる場合について説明する。この場合、不純物領
域704上に形成された絶縁膜712、絶縁膜713に開口部(下部の開口部と呼ぶ)を
形成し、下部の開口部を覆うように導電膜720を形成した後、ゲート絶縁膜721及び
絶縁膜724において、下部の開口部と重畳する領域に開口部(上部の開口部と呼ぶ)を
形成し、配線726を形成することになる。下部の開口部と重畳する領域に上部の開口部
を形成する際に、エッチングにより下部の開口部に形成された導電膜720が断線してし
まうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないよう
に形成することにより、素子面積が増大するという問題がおこる。
ずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口
部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制するこ
とができる。つまり、半導体装置の集積度を高めることができる。
工程により、記憶装置を作製することができる。
導電膜720が、酸化物半導体膜716の後に形成されている。よって、図16(B)に
示すように、上記作製方法によって得られるトランジスタ101は、導電膜719及び導
電膜720が、酸化物半導体膜716の上に形成されている。しかし、トランジスタ10
1は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体膜716の下
、すなわち、酸化物半導体膜716と絶縁膜712及び絶縁膜713の間に設けられてい
ても良い。
、酸化物半導体膜716と絶縁膜712及び絶縁膜713の間に設けられている場合の、
メモリセルの断面図を示す。図18に示すトランジスタ101は、絶縁膜713を形成し
た後に導電膜719及び導電膜720の形成を行い、次いで酸化物半導体膜716の形成
を行うことで、得ることができる。
本実施の形態では、実施の形態7とは異なる構造を有した、酸化物半導体膜を用いたトラ
ンジスタについて説明する。
機能する酸化物半導体膜903と、酸化物半導体膜903上に形成されたソース電極90
4及びドレイン電極905と、酸化物半導体膜903、ソース電極904及びドレイン電
極905上のゲート絶縁膜906と、ゲート絶縁膜906上において酸化物半導体膜90
3と重なる位置に設けられたゲート電極907とを有する。
上に形成されているトップゲート型であり、なおかつ、ソース電極904及びドレイン電
極905が酸化物半導体膜903の上に形成されているトップコンタクト型である。そし
て、トランジスタ901は、ソース電極904及びドレイン電極905と、ゲート電極9
07とが重なっていない。すなわち、ソース電極904及びドレイン電極905とゲート
電極907との間には、ゲート絶縁膜906の膜厚よりも大きい間隔が設けられている。
よって、トランジスタ901は、ソース電極904及びドレイン電極905とゲート電極
907との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現す
ることができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
08を有する。また、酸化物半導体膜903のうち、ゲート絶縁膜906を間に挟んでゲ
ート電極907と重なる領域がチャネル形成領域909である。酸化物半導体膜903で
は、一対の高濃度領域908の間にチャネル形成領域909が設けられている。高濃度領
域908を形成するためのドーパントの添加は、イオン注入法を用いることができる。ド
ーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、
アンチモンなどの5族原子などを用いることができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。
膜903中の他の領域に比べて導電性が高くなる。よって、高濃度領域908を酸化物半
導体膜903に設けることで、ソース電極904とドレイン電極905の間の抵抗を下げ
ることができる。
加した後、300℃以上600℃以下で1時間程度加熱処理を施すことにより、高濃度領
域908中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域90
8中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域908の
導電性を高め、ソース電極904とドレイン電極905の間の抵抗を下げることができる
。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極904とド
レイン電極905の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた
場合、高濃度領域908中の窒素原子の濃度を、1×1020/cm3以上7atoms
%以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、
ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
体膜903がCAAC−OS膜で構成されている場合、非晶質の場合に比べて酸化物半導
体膜903の導電率を高めることができるので、ソース電極904とドレイン電極905
の間の抵抗を下げることができる。
タ901の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ901の微細化により、メモリセルの占める面積を縮小化し、セルアレイ
の単位面積あたりの記憶容量を高めることができる。
4及びドレイン電極915と、ソース電極914及びドレイン電極915上に形成された
活性層として機能する酸化物半導体膜913と、酸化物半導体膜913、ソース電極91
4及びドレイン電極915上のゲート絶縁膜916と、ゲート絶縁膜916上において酸
化物半導体膜913と重なる位置に設けられたゲート電極917とを有する。
上に形成されているトップゲート型であり、なおかつ、ソース電極914及びドレイン電
極915が酸化物半導体膜913の下に形成されているボトムコンタクト型である。そし
て、トランジスタ911は、トランジスタ901と同様に、ソース電極914及びドレイ
ン電極915と、ゲート電極917とが重なっていないので、ソース電極914及びドレ
イン電極915とゲート電極917との間に形成される寄生容量を小さく抑えることがで
き、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
18を有する。また、酸化物半導体膜913のうち、ゲート絶縁膜916を間に挟んでゲ
ート電極917と重なる領域がチャネル形成領域919である。酸化物半導体膜913で
は、一対の高濃度領域918の間にチャネル形成領域919が設けられている。
同様に、イオン注入法を用いて形成することができる。そして、高濃度領域918を形成
するためのドーパントの種類については、高濃度領域908の場合を参照することができ
る。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。
膜913中の他の領域に比べて導電性が高くなる。よって、高濃度領域918を酸化物半
導体膜913に設けることで、ソース電極914とドレイン電極915の間の抵抗を下げ
ることができる。
加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域91
8中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域918中の
酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域918の導電性
を高め、ソース電極914とドレイン電極915の間の抵抗を下げることができる。なお
、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極914とドレイン
電極915の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、
高濃度領域918中の窒素原子の濃度を、1×1020/cm3以上7atoms%以下
とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ
鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
体膜913がCAAC−OS膜で構成されている場合、非晶質の場合に比べて酸化物半導
体膜913の導電率を高めることができるので、ソース電極914とドレイン電極915
の間の抵抗を下げることができる。
タ911の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ911の微細化により、メモリセルの占める面積を縮小化し、セルアレイ
の単位面積あたりの記憶容量を高めることができる。
機能する酸化物半導体膜923と、酸化物半導体膜923上に形成されたソース電極92
4及びドレイン電極925と、酸化物半導体膜923、ソース電極924及びドレイン電
極925上のゲート絶縁膜926と、ゲート絶縁膜926上において酸化物半導体膜92
3と重なる位置に設けられたゲート電極927とを有する。さらに、トランジスタ921
は、ゲート電極927の側部に設けられた、絶縁膜で形成されたサイドウォール930を
有する。
上に形成されているトップゲート型であり、なおかつ、ソース電極924及びドレイン電
極925が酸化物半導体膜923の上に形成されているトップコンタクト型である。そし
て、トランジスタ921は、トランジスタ901と同様に、ソース電極924及びドレイ
ン電極925と、ゲート電極927とが重なっていないので、ソース電極924及びドレ
イン電極925とゲート電極927との間に形成される寄生容量を小さく抑えることがで
き、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
28と、一対の低濃度領域929とを有する。また、酸化物半導体膜923のうち、ゲー
ト絶縁膜926を間に挟んでゲート電極927と重なる領域がチャネル形成領域931で
ある。酸化物半導体膜923では、一対の高濃度領域928の間に一対の低濃度領域92
9が設けられ、一対の低濃度領域929の間にチャネル形成領域931が設けられている
。そして、一対の低濃度領域929は、酸化物半導体膜923中の、ゲート絶縁膜926
を間に挟んでサイドウォール930と重なる領域に設けられている。
度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高
濃度領域928を形成するためのドーパントの種類については、高濃度領域908の場合
を参照することができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。また、例え
ば、窒素をドーパントとして用いた場合、低濃度領域929中の窒素原子の濃度は、5×
1018/cm3以上5×1019/cm3未満であることが望ましい。
膜923中の他の領域に比べて導電性が高くなる。よって、高濃度領域928を酸化物半
導体膜923に設けることで、ソース電極924とドレイン電極925の間の抵抗を下げ
ることができる。また、低濃度領域929をチャネル形成領域931と高濃度領域928
の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することが
できる。
加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域92
8中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域9
29も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合
もある。高濃度領域928中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さ
らに高濃度領域928の導電性を高め、ソース電極924とドレイン電極925の間の抵
抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して
、ソース電極924とドレイン電極925の間の抵抗を効果的に下げるためには、窒素を
ドーパントとして用いた場合、高濃度領域928中の窒素原子の濃度を、1×1020/
cm3以上7atoms%以下とすることが望ましい。しかし、窒素原子が上記範囲より
も低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もあ
る。
体膜923がCAAC−OS膜で構成されている場合、非晶質の場合に比べて酸化物半導
体膜923の導電率を高めることができるので、ソース電極924とドレイン電極925
の間の抵抗を下げることができる。
タ921の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ921の微細化により、メモリセルの占める面積を縮小化し、セルアレイ
の単位面積あたりの記憶容量を高めることができる。
4及びドレイン電極945と、ソース電極944及びドレイン電極945上に形成された
活性層として機能する酸化物半導体膜943と、酸化物半導体膜943、ソース電極94
4及びドレイン電極945上のゲート絶縁膜946と、ゲート絶縁膜946上において酸
化物半導体膜943と重なる位置に設けられたゲート電極947とを有する。さらに、ト
ランジスタ941は、ゲート電極947の側部に設けられた、絶縁膜で形成されたサイド
ウォール950を有する。
上に形成されているトップゲート型であり、なおかつ、ソース電極944及びドレイン電
極945が酸化物半導体膜943の下に形成されているボトムコンタクト型である。そし
て、トランジスタ941は、トランジスタ901と同様に、ソース電極944及びドレイ
ン電極945と、ゲート電極947とが重なっていないので、ソース電極944及びドレ
イン電極945とゲート電極947との間に形成される寄生容量を小さく抑えることがで
き、高速動作を実現することができる。
3にn型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域9
48と、一対の低濃度領域949とを有する。また、酸化物半導体膜943のうち、ゲー
ト絶縁膜946を間に挟んでゲート電極947と重なる領域がチャネル形成領域951で
ある。酸化物半導体膜943では、一対の高濃度領域948の間に一対の低濃度領域94
9が設けられ、一対の低濃度領域949の間にチャネル形成領域951が設けられている
。そして、一対の低濃度領域949は、酸化物半導体膜943中の、ゲート絶縁膜946
を間に挟んでサイドウォール950と重なる領域に設けられている。
度領域908の場合と同様に、イオン注入法を用いて形成することができる。そして、高
濃度領域948を形成するためのドーパントの種類については、高濃度領域908の場合
を参照することができる。
5×1019/cm3以上1×1022/cm3以下であることが望ましい。また、例え
ば、窒素をドーパントとして用いた場合、低濃度領域949中の窒素原子の濃度は、5×
1018/cm3以上5×1019/cm3未満であることが望ましい。
膜943中の他の領域に比べて導電性が高くなる。よって、高濃度領域948を酸化物半
導体膜943に設けることで、ソース電極944とドレイン電極945の間の抵抗を下げ
ることができる。また、低濃度領域949をチャネル形成領域951と高濃度領域948
の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することが
できる。
加した後、300℃以上600℃以下程度で加熱処理を施すことにより、高濃度領域94
8中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域9
49も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合
もある。高濃度領域948中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さ
らに高濃度領域948の導電性を高め、ソース電極944とドレイン電極945の間の抵
抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して
、ソース電極944とドレイン電極945の間の抵抗を効果的に下げるためには、窒素を
ドーパントとして用いた場合、高濃度領域948中の窒素原子の濃度を、1×1020/
cm3以上7atoms%以下とすることが望ましい。しかし、窒素原子が上記範囲より
も低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もあ
る。
体膜943がCAAC−OS膜で構成されている場合、非晶質の場合に比べて酸化物半導
体膜943の導電率を高めることができるので、ソース電極944とドレイン電極945
の間の抵抗を下げることができる。
タ941の微細化を進めても、高いオン電流と、高速動作を確保することができる。また
、トランジスタ941の微細化により、メモリセルの占める面積を縮小化し、セルアレイ
の単位面積あたりの記憶容量を高めることができる。
て機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物
半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体膜のプラ
ズマにさらされた領域の抵抗率を低下させる方法が開示されている(S. Jeon e
t al. ”180nm Gate Length Amorphous InGaZ
nO Thin Film Transistor for High Density
Image Sensor Application”, IEDM Tech. D
ig., p.504, 2010.)。
イン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。
よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッ
チングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう
。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチング
によるトランジスタの特性不良が起こりやすくなる。
がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が
十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
、チャネル長を200nm以下とする場合には、短チャネル効果を防止する上で、チャネ
ル形成領域となる部分の酸化物半導体膜の厚さは20nm以下、好ましくは10nm以下
であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体
膜のオーバーエッチングは、トランジスタの特性不良を生じさせるため、好ましくない。
体膜を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体膜のオーバーエ
ッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加
えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの
特性及び信頼性を高めることができる。
する時間を短縮化することができるので、高い信頼性を確保しつつも、製造コストを低く
抑えることができる。従って、本発明の一態様に係る記憶装置を用いることで、原価が低
く抑えられた電子機器、或いは信頼性の高い電子機器を提供することができる。
体を備えた画像再生装置(代表的にはDVD:Digital Versatile D
isc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用い
ることができる。その他に、本発明の一態様に係る記憶装置を用いることができる電子機
器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタ
ルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーシ
ョンシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複
写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM
)、自動販売機などが挙げられる。これら電子機器の具体例を図20に示す。
表示部7034、マイクロホン7035、スピーカー7036、操作キー7037、スタ
イラス7038等を有する。本発明の一態様に係る記憶装置は、携帯型ゲーム機の駆動を
制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための
集積回路に本発明の一態様に係る記憶装置を用いることで、原価が低く抑えられた小型の
携帯型ゲーム機、或いは、信頼性の高い携帯型ゲーム機を提供することができる。なお、
図20(A)に示した携帯型ゲーム機は、2つの表示部7033と表示部7034とを有
しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
音声出力部7044、操作キー7045、受光部7046等を有する。受光部7046に
おいて受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本
発明の一態様に係る記憶装置は、携帯電話の駆動を制御するための集積回路に用いること
ができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る記憶装置を
用いることで、原価が低く抑えられた小型の携帯電話、或いは、信頼性の高い携帯電話を
提供することができる。
等を有する。図20(C)に示す携帯情報端末は、モデムが筐体7051に内蔵されてい
ても良い。本発明の一態様に係る記憶装置は、携帯情報端末の駆動を制御するための集積
回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一
態様に係る記憶装置を用いることで、原価が低く抑えられた小型の携帯情報端末、或いは
、信頼性の高い携帯情報端末を提供することができる。
101 トランジスタ
102 トランジスタ
103 容量素子
104 容量素子
110 メモリセル
120 基板
121 ゲート電極
122 絶縁膜
123 酸化物半導体膜
124 ソース電極
125 ドレイン電極
126 絶縁膜
150 実線
151 実線
200 セルアレイ
201 セルアレイ
260 トランジスタ
261 トランジスタ
262 オペアンプ
301 センスアンプ
302 スイッチング素子
303 センスアンプ
304 スイッチング素子
700 基板
701 絶縁膜
702 半導体膜
703 ゲート絶縁膜
704 不純物領域
705 マスク
706 開口部
707 ゲート電極
708 導電膜
709 不純物領域
710 チャネル形成領域
711 不純物領域
712 絶縁膜
713 絶縁膜
716 酸化物半導体膜
719 導電膜
720 導電膜
721 ゲート絶縁膜
722 ゲート電極
723 導電膜
724 絶縁膜
725 開口部
726 配線
727 絶縁膜
728 配線
800 記憶装置
801 セルアレイ
802 駆動回路
803 回路
804 ワード線駆動回路
805 データ線駆動回路
806 制御回路
807 デコーダ
808 レベルシフタ
809 バッファ
810 デコーダ
811 レベルシフタ
812 セレクタ
901 トランジスタ
902 絶縁膜
903 酸化物半導体膜
904 ソース電極
905 ドレイン電極
906 ゲート絶縁膜
907 ゲート電極
908 高濃度領域
909 チャネル形成領域
911 トランジスタ
912 絶縁膜
913 酸化物半導体膜
914 ソース電極
915 ドレイン電極
916 ゲート絶縁膜
917 ゲート電極
918 高濃度領域
919 チャネル形成領域
921 トランジスタ
922 絶縁膜
923 酸化物半導体膜
924 ソース電極
925 ドレイン電極
926 ゲート絶縁膜
927 ゲート電極
928 高濃度領域
929 低濃度領域
930 サイドウォール
931 チャネル形成領域
941 トランジスタ
942 絶縁膜
943 酸化物半導体膜
944 ソース電極
945 ドレイン電極
946 ゲート絶縁膜
947 ゲート電極
948 高濃度領域
949 低濃度領域
950 サイドウォール
951 チャネル形成領域
7031 筐体
7032 筐体
7033 表示部
7034 表示部
7035 マイクロホン
7036 スピーカー
7037 操作キー
7038 スタイラス
7041 筐体
7042 表示部
7043 音声入力部
7044 音声出力部
7045 操作キー
7046 受光部
7051 筐体
7052 表示部
7053 操作キー
Claims (5)
- 第1のトランジスタと、
前記第1のトランジスタ上方の第1の絶縁膜と、
前記第1の絶縁膜上方の第2のトランジスタと、
前記第1の絶縁膜上方の容量素子と、
前記第2のトランジスタ上方及び前記容量素子上方の第2の絶縁膜と、
前記第2の絶縁膜上方の第1の導電膜と、
前記第2の絶縁膜上方の第2の導電膜と、を有し、
前記第2のトランジスタのソース電極又はドレイン電極の一方は、前記第1のトランジスタと電気的に接続され、
前記第2のトランジスタのソース電極又はドレイン電極の他方は、前記第1の導電膜と電気的に接続され、
第3の導電膜は、前記第2のトランジスタのソース電極又はドレイン電極の一方となる領域と、前記容量素子の第1の電極となる領域と、を有し、
前記第2のトランジスタのゲート電極は、前記容量素子の第2の電極と同膜であり、
前記第2の絶縁膜は、前記第2の導電膜と前記第3の導電膜との間の領域を有し、
前記第2の導電膜と前記第3の導電膜との間で電荷を保持する、ことを特徴とする半導体装置。 - 第1のトランジスタと、
前記第1のトランジスタ上方の第1の絶縁膜と、
前記第1の絶縁膜上方の第2のトランジスタと、
前記第1の絶縁膜上方の容量素子と、
前記第2のトランジスタ上方及び前記容量素子上方の第2の絶縁膜と、
前記第2の絶縁膜上方の第1の導電膜と、
前記第2の絶縁膜上方の第2の導電膜と、を有し、
前記第2のトランジスタのソース電極又はドレイン電極の一方は、前記第1のトランジスタと電気的に接続され、
前記第2のトランジスタのソース電極又はドレイン電極の他方は、前記第1の導電膜と電気的に接続され、
第3の導電膜は、前記第2のトランジスタのソース電極又はドレイン電極の一方となる領域と、前記容量素子の第1の電極となる領域と、を有し、
前記第2のトランジスタのゲート電極は、前記容量素子の第2の電極と同膜であり、
前記第2の絶縁膜は、前記第2の導電膜と前記第3の導電膜との間の領域を有し、
前記第2の導電膜と前記第3の導電膜との間の容量値は、ゼロよりも大きく、前記容量素子の容量値よりも小さいことを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記第2のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。 - 請求項1又は請求項2において、
前記第2のトランジスタのチャネル形成領域は金属酸化物を有することを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一項において、
前記第1のトランジスタは、半導体基板又はSOI基板に作製されていることを特徴とする半導体装置。
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