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KR102026718B1 - 기억장치, 반도체 장치, 검출 방법 - Google Patents

기억장치, 반도체 장치, 검출 방법 Download PDF

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KR102026718B1
KR102026718B1 KR1020110147396A KR20110147396A KR102026718B1 KR 102026718 B1 KR102026718 B1 KR 102026718B1 KR 1020110147396 A KR1020110147396 A KR 1020110147396A KR 20110147396 A KR20110147396 A KR 20110147396A KR 102026718 B1 KR102026718 B1 KR 102026718B1
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transistor
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oxide semiconductor
semiconductor film
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토시히코 사이토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 검출하기 위한 검증 동작을, 단시간에 정확하게 행할 수 있는 기억장치를 제공하는 것을 과제로 한다.
각 메모리 셀에, 제 1 용량 소자와, 제 2 용량 소자와, 상기 제 1 용량 소자 및 제 2 용량 소자에 있어서의 전하의 공급, 보유, 방출을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터를 적어도 가진다. 또한, 제 1 용량 소자의 용량값이, 제 2 용량 소자의 용량값의 1000배 이상, 바람직하게는 10000배 이상이 되도록 한다. 그리고 통상 동작 시에, 제 1 용량 소자 및 제 2 용량 소자를 이용하여 전하의 보유를 행한다. 또한, 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 검출하기 위한 검증 동작을 행할 때에, 제 2 용량 소자를 이용하여 전하의 보유를 행한다.

Description

기억장치, 반도체 장치, 검출 방법{MEMORY DEVICE, SEMICONDUCTOR DEVICE, AND DETECTING METHOD}
본 발명은 반도체 기억장치와, 이 반도체 기억장치를 이용한 반도체 장치와 기억장치에 있어서의 불량 메모리 셀의 검출 방법에 관한 것이다.
근년, 폴리 실리콘이나 미결정 실리콘에 의해 얻어지는 높은 이동도와, 아몰퍼스(amorphous) 실리콘에 의해 얻어지는 균일한 소자 특성을 겸비한 새로운 반도체 재료로서, 산화물 반도체라고 불리는, 반도체 특성을 나타내는 금속 산화물에 주목이 집중되고 있다. 금속 산화물은 다양한 용도에 이용되고 있고, 예를 들면, 잘 알려진 금속 산화물인 산화인듐은 액정 표시 장치 등에서 투명 전극 재료로서 이용되고 있다. 반도체 특성을 나타내는 금속 산화물로서는, 예를 들면, 산화텅스텐, 산화주석, 산화인듐, 산화아연 등이 있고, 이러한 반도체 특성을 나타내는 금속 산화물을 채널 형성 영역에 이용하는 트랜지스터가 이미 알려져 있다(특허문헌 1 및 특허문헌 2).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보
상기 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터를 스위칭 소자로서 이용한 반도체 기억장치(이하, 간단히 기억장치라고 함)는, 용량 소자에 있어서의 전하의 공급, 보유, 방출을 상기 트랜지스터에 의해 제어한다. 따라서, 상기 트랜지스터의 스레시홀드 전압, 오프 전류 등의 특성이 메모리 셀간에 편차가 생기면, 용량 소자로부터 리크(leak)하는 전하량에 차(差)가 생기기 때문에, 데이터가 보유되는 기간(보유 시간)에도 편차가 생긴다.
따라서, 메모리 셀이 가지는 데이터의 디지털값이 1인 경우에 있어서의 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을, 불량 메모리 셀로서 검출하기 위한 검증 동작이 필요하다. 그러나, 데이터의 기입을 행한 직후에 데이터를 판독하는 것과 같은 일반적인 검증 방법이라면, 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀이어도, 판독된 데이터가 정상적인 디지털값을 가지고 있는 일이 많다. 왜냐하면, 정상적인 메모리 셀보다 보유 시간이 몇 차수 짧은 메모리 셀의 경우에도, 판독된 데이터의 디지털값에 변동이 생기기까지, 긴 시간을 필요로 하기 때문이다. 따라서, 데이터의 보유 시간이 소정의 길이를 만족시키는지 여부의 검증 동작을 단시간에 정확하게 행하는 것은 곤란했다. 그리고, 검증 동작에 필요로 하는 시간이 길수록, 기억장치 또는 기억장치를 이용한 반도체 장치의 제조 비용이 상승한다.
상술의 과제를 감안하여, 본 발명은 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 검출하기 위한 검증 동작을, 단시간에 정확하게 행할 수 있는 기억장치의 제공을 목적의 하나로 한다. 혹은, 본 발명은 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 단시간에 정확하게 검출할 수 있는, 기억장치에 있어서의 불량 메모리 셀의 검출 방법의 제공을 목적의 하나로 한다. 혹은, 본 발명은 제조 비용을 낮게 억제할 수 있는 기억장치, 혹은 기억장치를 이용한 반도체 장치의 제공을 목적의 하나로 한다.
본 발명의 일양태에 관한 기억장치는, 각 메모리 셀에, 제 1 용량 소자와, 제 2 용량 소자와, 상기 제 1 용량 소자 및 제 2 용량 소자에 있어서의 전하의 공급, 보유, 방출을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터를 적어도 가진다. 또한, 본 발명의 일양태에 관한 기억장치는 상기 제 1 용량 소자 또는 제 2 용량 소자에 보유되어 있는 전하량을 읽어내기 위한 트랜지스터를 각 메모리 셀에 가지고 있어도 좋다.
또한, 본 발명의 일양태에서는, 제 1 용량 소자의 용량값이 제 2 용량 소자의 용량값의 1000배 이상, 바람직하게는 10000배 이상이 되도록 한다. 그리고, 본 발명의 일양태에 관한 기억장치는 통상 동작 시에, 제 1 용량 소자 및 제 2 용량 소자를 이용하여 전하의 보유를 행한다. 또한, 본 발명의 일양태에 관한 기억장치는 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 검출하기 위한 검증 동작을 행할 때에, 제 2 용량 소자를 이용하여 전하의 보유를 행한다.
용량 소자가 가지는 용량값의 비는, 보유 시간의 비에 상당한다. 따라서, 검증 동작 시에 이용하는 제 2 용량 소자의 용량값에 대하여, 통상의 동작 시에 이용하는 제 1 용량 소자 및 제 2 용량 소자의 용량값의 합이 m배라면, 통상의 동작에서의 보유 시간이 검증 동작에서의 보유 시간의 m배에 상당한다. 따라서, 정상적인 메모리 셀보다 보유 시간이 짧은 메모리 셀의 경우, 통상 동작 시에 있어서의 보유 시간의 1/m의 시간으로써, 검증 동작 시에 판독된 데이터의 디지털값에 변동이 생기게 된다. 따라서, 본 발명의 일양태에서는, 데이터의 보유 시간이 소정의 길이를 만족하는지 여부의 검증 동작을 단시간에 정확하게 행할 수 있다.
또한, 본 발명의 일양태에서는, 통상의 동작 시보다 검증 동작 시가, 데이터를 포함하는 신호의 전위가 접지 전위에 가까워지도록 설정해도 좋다. 상기 구성에 의해, 검증 동작 시에 제 2 용량 소자에 공급되는 전하량을, 통상의 동작 시에 제 1 용량 소자 및 제 2 용량 소자에 공급되는 전하량보다 줄일 수 있다. 따라서, 데이터의 보유 시간이 소정의 길이를 만족시키는지 여부의 검증 동작을 보다 단시간에 정확하게 행할 수 있다.
또한, 상기 트랜지스터는 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체를 채널 형성 영역에 포함하고 있다. 이러한 반도체로서는, 예를 들면, 실리콘의 2배 이상의 큰 밴드 갭을 가지는 산화물 반도체, 탄화실리콘, 질화갈륨 등을 들 수 있다. 상기 반도체를 가지는 트랜지스터는 통상의 실리콘이나 게르마늄 등의 반도체로 형성된 트랜지스터에 비해, 오프 전류를 매우 낮게 할 수 있다. 따라서, 상기 구성을 가지는 트랜지스터를, 용량 소자에 공급된 전하를 보유하기 위한 스위칭 소자로서 이용함으로써, 용량 소자로부터의 전하의 리크를 막을 수 있다.
전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한, 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified OS)는, i형(진성 반도체) 또는 i형에 한없이 가깝다. 따라서, 상기 산화물 반도체를 이용한 트랜지스터는 오프 전류가 현저히 낮다는 특성을 가진다. 구체적으로, 고순도화된 산화물 반도체는 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이, 5×1018/cm3 미만, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체막의 캐리어 밀도는, 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 한다. 또한, 산화물 반도체의 밴드 갭은, 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고, 또한, 산소 결손이 저감됨으로써 고순도화된 산화물 반도체막을 이용하여, 트랜지스터의 오프 전류를 낮출 수 있다.
여기서, 산화물 반도체막 중의, 수소 농도의 분석에 대하여 언급해 두기로 한다. 반도체막 중의 수소 농도 측정은 SIMS에 의해 행한다. SIMS는 그 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란하다는 것이 알려져 있다. 따라서, 막 중에서의 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에 있어서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에 있어서의 평균값을 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작은 경우, 상하에 인접하는 막 내의 수소 농도의 영향을 받아, 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 이 막이 존재하는 영역에서의 수소 농도의 극대값 또는 극소값을 이 막 중의 수소 농도로서 채용한다. 또한, 이 막이 존재하는 영역에 있어서, 극대값을 가지는 산형의 피크, 극소값을 가지는 밸리형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
구체적으로, 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터의 오프 전류가 낮은 것은, 다양한 실험에 의해 증명할 수 있다. 예를 들면, 채널폭이 1×106μm이고 채널 길이가 10μm의 소자이어도, 소스 전극과 드레인 전극간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13 A 이하라는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널폭으로 나눈 수치에 상당한 오프 전류 밀도는, 100 zA/m 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 공급되거나 또는 용량 소자로부터 방출되는 전하를 이 트랜지스터로 제어하는 회로를 이용하여, 오프 전류 밀도의 측정을 행하였다. 이 측정에서는, 상기 트랜지스터에 고순도화된 산화물 반도체막을 채널 형성 영역에 이용하여, 용량 소자의 단위 시간당의 전하량의 추이로부터 이 트랜지스터의 오프 전류 밀도를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극간의 전압이 3 V인 경우에, 수십 yA/m라는 더 낮은 오프 전류 밀도가 얻어지는 것을 알 수 있었다. 따라서, 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터는 오프 전류가 결정성을 가지는 실리콘을 이용한 트랜지스터에 비해 현저하게 낮다.
또한, 특별히 미리 언급하지 않는 한, 본 명세서에서 오프 전류란, n 채널형 트랜지스터에서는 드레인 전극을 소스 전극과 게이트 전극보다 높은 전위로 한 상태에서, 소스 전극의 전위를 기준으로 했을 때 게이트 전극의 전위가 0 이하일 때, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 의미한다. 혹은, 본 명세서에서 오프 전류란, p 채널형 트랜지스터에서는 드레인 전극을 소스 전극과 게이트 전극보다 낮은 전위로 한 상태에서, 소스 전극의 전위를 기준으로 했을 때 게이트 전극의 전위가 0 이상일 때, 소스 전극과 드레인 전극의 사이에 흐르는 전류를 의미한다.
또한, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한, 예를 들면, In-Ga-Zn계 산화물은, In과 Ga와 Zn을 포함하는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 묻지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소를 포함하고 있어도 좋다. In-Ga-Zn계 산화물은 무전계시의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하고, 또한, 이동도도 높기 때문에, 반도체 장치에 이용하는 반도체 재료로서는 매우 적합하다.
본 발명의 일양태에 관한 기억장치는, 상기 구성에 의해, 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 검출하기 위한 검증 동작을 단시간에 정확하게 행할 수 있다. 혹은, 본 발명의 일양태에 관한 검출 방법에 의해, 데이터의 보유 시간이 소정의 길이를 만족하지 않는 불량 메모리 셀을 단시간에 정확하게 검출할 수 있다. 혹은, 본 발명의 일양태에 관한 기억장치 또는 반도체 장치는 불량 메모리 셀을 정확하게 검출하면서도 검증 동작에 필요한 시간을 단축화할 수 있으므로, 높은 신뢰성을 확보하면서도, 제조 비용을 낮게 억제할 수 있다.
도 1은 메모리 셀의 회로도, 및 트랜지스터의 단면도.
도 2는 메모리 셀의 동작을 모식적으로 나타낸 도면.
도 3은 메모리 셀의 동작을 모식적으로 나타낸 도면.
도 4는 단자(T03)의 전위와 트랜지스터(102)의 드레인 전류의 관계를 나타낸 도면.
도 5는 메모리 셀의 동작을 모식적으로 나타낸 도면.
도 6은 메모리 셀의 동작을 모식적으로 나타낸 도면.
도 7은 셀 어레이의 회로도.
도 8은 셀 어레이의 동작을 나타낸 타이밍 차트.
도 9는 셀 어레이의 회로도.
도 10은 셀 어레이의 동작을 나타낸 타이밍 차트.
도 11은 기억장치의 구성을 나타낸 블럭도.
도 12는 판독 회로의 구성을 나타낸 블럭도.
도 13은 1행의 메모리 셀과 판독 회로의 접속 구성을 나타낸 도면.
도 14는 기억장치의 제작 방법을 나타낸 단면도.
도 15는 기억장치의 제작 방법을 나타낸 단면도.
도 16은 기억장치의 제작 방법을 나타낸 단면도.
도 17은 기억장치의 제작 방법을 나타낸 상면도.
도 18은 기억장치의 단면도.
도 19는 트랜지스터의 단면도.
도 20은 전자기기의 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 마이크로 프로세서, 화상 처리 회로, DSP(Digital Signal Processor), 마이크로 콘트롤러 등의 집적회로, RF 태그, 메모리 카드 등의 기억 매체, 반도체 표시 장치 등 기억장치를 이용할 수 있는 각종 반도체 장치가 본 발명의 범주에 포함된다. 또한, 반도체 표시 장치에는, 액정 표시 장치, 유기 발광소자(OLED)로 대표되는 발광소자를 각 화소에 구비한 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등이나, 반도체막을 이용한 회로 소자를 구동 회로에 가지고 있는 그 외의 반도체 표시 장치가 그 범주에 포함된다.
(실시형태 1)
도 1(A)에, 본 발명의 일양태에 관한 기억장치의 메모리 셀(100)의 구성을 일례로서 회로도에서 나타낸다. 도 1(A)에 나타낸 회로도에서는, 메모리 셀(100)이 스위칭 소자로서 기능하는 트랜지스터(101)와, 트랜지스터(102)와, 용량 소자(103)와, 용량 소자(104)를 가진다.
메모리 셀(100)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 그 외의 회로 소자를 더 가지고 있어도 좋다.
또한, 트랜지스터가 가지는 소스 단자와 드레인 단자는, 트랜지스터의 극성 및 각 전극에 부여되는 전위의 높낮이에 따라, 그 부르는 법이 바뀐다. 일반적으로, n 채널형 트랜지스터에서는, 낮은 전위가 부여되는 전극이 소스 단자라고 불리고, 높은 전위가 부여되는 전극이 드레인 단자라고 불린다. 또한, p 채널형 트랜지스터에서는, 낮은 전위가 부여되는 전극이 드레인 단자라고 불리고, 높은 전위가 부여되는 전극이 소스 단자라고 불린다. 이하, 소스 단자와 드레인 단자의 어느 한쪽을 제 1 단자, 다른 한쪽을 제 2 단자라고 하고, 메모리 셀(100)이 가지는 트랜지스터(101), 트랜지스터(102), 용량 소자(103), 및 용량 소자(104)의 접속 관계에 대하여 설명한다.
또한, 트랜지스터의 소스 단자는 활성층의 일부인 소스 영역, 혹은 활성층에 접속된 소스 전극을 의미한다. 마찬가지로, 트랜지스터의 드레인 단자는 활성층의 일부인 드레인 영역, 혹은 활성층에 접속된 드레인 전극을 의미한다.
또한, 본 명세서에 있어서 접속이란 전기적인 접속을 의미하고, 전류, 전압 또는 전위가, 공급 가능하거나, 혹은 전송 가능한 상태에 상당한다. 따라서, 접속하고 있는 상태란, 반드시 직접 접속하고 있는 상태를 가리키는 것은 아니고, 전류, 전압 또는 전위가 공급 가능하거나, 혹은 전송 가능하도록, 배선, 도전막, 저항, 다이오드, 트랜지스터 등의 소자를 통하여 간접적으로 접속하고 있는 상태도 그 범주에 포함한다.
또한, 회로도 위는 독립되어 있는 구성 요소들이 접속되어 있는 경우라도, 실제로는, 예를 들면 배선의 일부가 전극으로서 기능하는 경우 등, 일도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에 있어서 접속이란, 이와 같은 일도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 그 범주에 포함한다.
도 1(A)에 나타낸 메모리 셀(100)에서는, 트랜지스터(101)의 제 1 단자에, 데이터를 포함하는 신호의 전위가 부여된다. 트랜지스터(101)의 제 2 단자는 트랜지스터(102)의 게이트 전극에 접속되어 있다. 용량 소자(103)가 가지는 한쌍의 전극은 한쪽이 트랜지스터(102)의 게이트 전극에 접속되어 있다. 용량 소자(104)가 가지는 한쌍의 전극은 다른 한쪽이 트랜지스터(102)의 게이트 전극에 접속되어 있다.
트랜지스터(102)는 n 채널형과 p 채널형의 어느 쪽이어도 좋다.
도 1(A)에 나타낸 메모리 셀(100)에서는, 용량 소자(103) 또는 용량 소자(104)에 전하를 축적함으로써, 데이터의 기억을 행한다.
다음에, 도 1(B)에, 도 1(A)과는 다른 메모리 셀(110)의 구성을 일례로서 회로도에서 나타낸다. 도 1(B)에 나타낸 회로도에서는, 메모리 셀(110)이 스위칭 소자로서 기능하는 트랜지스터(101)와, 용량 소자(103)와, 용량 소자(104)를 가진다.
도 1(B)에 나타낸 메모리 셀(110)에서는, 트랜지스터(101)의 제 1 단자에, 데이터를 포함하는 신호의 전위가 부여된다. 또한, 용량 소자(103)가 가지는 한쌍의 전극은 한쪽이 트랜지스터(101)의 제 2 단자에 접속되어 있다. 용량 소자(104)가 가지는 한쌍의 전극은 다른 한쪽이 트랜지스터(101)의 제 2 단자에 접속되어 있다.
도 1(B)에 나타낸 메모리 셀(110)에서는 용량 소자(103) 또는 용량 소자(104)에 전하를 축적함으로써, 데이터의 기억을 행한다.
본 발명의 일양태에서는, 도 1(A)에 나타낸 메모리 셀(100)과 도 1(B)에 나타낸 메모리 셀(110)의 양쪽 모두에 있어서, 용량 소자(103)가 가지는 용량값이 용량 소자(104)가 가지는 용량값보다 커지도록 한다. 구체적으로는, 용량 소자(103)의 용량값이 용량 소자(104)의 용량값의 1000배 이상, 바람직하게는 10000배 이상이 되도록 한다. 그리고, 본 발명의 일양태에서는, 통상 동작 시에 용량 소자(103) 및 용량 소자(104)를 이용하여 전하의 보유를 행한다. 또한, 본 발명의 일양태에서는, 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 검출하기 위한 검증 동작을 행할 때에, 용량 소자(104)를 이용하여 전하의 보유를 행한다.
또한, 본 발명의 일양태에서는, 도 1(A) 또는 도 1(B)에 나타낸 상기 스위칭 소자로서 기능하는 트랜지스터(101)의 채널 형성 영역에, 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 포함하는 것을 특징으로 한다. 상술한 바와 같은 특성을 가지는 반도체 재료를 채널 형성 영역에 포함함으로써, 오프 전류가 매우 낮은 트랜지스터(101)를 실현할 수 있다.
또한, 도 1(A) 또는 도 1(B)에 나타낸 메모리 셀(100)과 메모리 셀(110)과 같이, 전하량의 제어에 의해 데이터의 기억을 행하는 메모리 셀의 경우, 메모리 셀로의 전하의 공급과, 메모리 셀로부터의 전하의 방출과, 메모리 셀에 있어서의 전하의 보유를 스위칭 소자로서 기능하는 트랜지스터(101)에 의해 제어한다. 따라서, 데이터의 보유 시간의 길이는, 메모리 셀에 축적되어 있는 전하가 상기 트랜지스터(101)를 통하여 리크하는 양에 의존한다. 본 발명의 일양태에서는, 상술한 바와 같이 트랜지스터(101)의 오프 전류를 현저하게 낮게 할 수 있기 때문에, 상기 전하의 리크를 막을 수 있어, 데이터의 보유 시간을 길게 확보할 수 있다.
실리콘 반도체보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료의 일례로서, 탄화규소(SiC), 질화갈륨(GaN) 등의 화합물 반도체, 산화아연(ZnO) 등의 금속 산화물로 이루어지는 산화물 반도체 등을 적용할 수 있다. 이 중에서도 산화물 반도체는, 스퍼터링법이나 습식법(인쇄법 등)에 의해 제작 가능하고, 양산성이 뛰어나다는 이점이 있다. 또한, 탄화실리콘 또는 질화갈륨과는 달리, 산화물 반도체는 실온에서도 성막이 가능하기 때문에, 유리 기판 위에서의 성막, 혹은 반도체 소자를 이용한 집적회로 위에서의 성막이 가능하다. 또한, 기판의 대형화에도 대응이 가능하다. 따라서, 상술한 와이드 갭 반도체 중에서도, 특히 산화물 반도체는 양산성이 높다는 메리트를 가진다. 또한, 트랜지스터의 성능(예를 들면 전계 효과 이동도)을 향상시키기 위해 결정성의 산화물 반도체를 얻고자 하는 경우에도, 250℃에서 800℃의 열처리에 의해 결정성의 산화물 반도체를 얻을 수 있다.
이하의 설명에서는, 트랜지스터(101)의 반도체막으로서, 상기와 같은 이점을 가지는 산화물 반도체를 이용하는 경우를 예로 들고 있다.
또한, 본 발명의 일양태에서는, 적어도, 스위칭 소자로서 기능하는 트랜지스터(101)가, 상술한 산화물 반도체 등의 와이드 갭 반도체를 활성층에 가지고 있으면 좋다. 한편, 메모리 셀(100)이 가지는 트랜지스터(102)는, 그 활성층에, 산화물 반도체가 이용되고 있어도 좋고, 혹은, 산화물 반도체 이외의 비정질, 미결정, 다결정, 또는 단결정의 실리콘, 또는 게르마늄 등의 반도체가 이용되어도 좋다. 메모리 셀(100) 내의 모든 트랜지스터의 활성층에, 산화물 반도체막을 이용함으로써, 프로세스를 간략화할 수 있다. 또한, 트랜지스터(102)의 활성층에, 예를 들면, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다 높은 이동도가 얻어지는 반도체를 이용함으로써, 메모리 셀(100)로부터의 데이터의 판독을 고속으로 행할 수 있다.
또한, 도 1(A), 도 1(B)에서는, 메모리 셀(100) 또는 메모리 셀(110)이 스위칭 소자로서 기능하는 트랜지스터(101)를 1개만 가지는 구성을 나타내고 있지만, 본 발명은 이 구성에 한정되지 않는다. 본 발명의 일양태에서는, 스위칭 소자로서 기능하는 트랜지스터가 각 메모리 셀에 최저한 하나 설치되어 있으면 좋고, 상기 트랜지스터의 수는 복수여도 좋다. 메모리 셀(100) 또는 메모리 셀(110)이 복수의 트랜지스터로 구성되는 스위칭 소자를 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 본 명세서에 있어서, 트랜지스터가 직렬로 접속되어 있는 상태란, 예를 들면, 제 1 트랜지스터의 제 1 단자와 제 2 단자의 어느 한쪽만이, 제 2 트랜지스터의 제 1 단자와 제 2 단자의 어느 한쪽에만 접속되어 있는 상태를 의미한다. 또한, 트랜지스터가 병렬로 접속되어 있는 상태란, 제 1 트랜지스터의 제 1 단자가 제 2 트랜지스터의 제 1 단자에 접속되고, 제 1 트랜지스터의 제 2 단자가 제 2 트랜지스터의 제 2 단자에 접속되어 있는 상태를 의미한다.
또한, 트랜지스터(101) 또는 트랜지스터(102)는 게이트 전극을 활성층의 한쪽에서 적어도 가지고 있으면 좋지만, 활성층을 사이에 끼우고 존재하는 한쌍의 게이트 전극을 가지고 있어도 좋다. 트랜지스터(101) 또는 트랜지스터(102)가 활성층을 사이에 끼우고 존재하는 한쌍의 게이트 전극을 가지고 있는 경우, 한쪽의 게이트 전극에는 스위칭을 제어하기 위한 신호가 부여되고, 다른 한쪽의 게이트 전극은 전기적으로 절연하고 있는 플로팅 상태여도 좋고, 전위가 다른 곳으로부터 부여되는 상태이어도 좋다. 후자의 경우, 한쌍의 전극에, 같은 높이의 전위가 부여되어 있어도 좋고, 다른 한쪽의 게이트 전극에만 접지 전위 등의 고정의 전위가 부여되어 있어도 좋다. 다른 한쪽의 게이트 전극에 부여되는 전위의 높이를 제어함으로써, 트랜지스터(101) 또는 트랜지스터(102)의 스레시홀드 전압을 제어할 수 있다.
다음에, 도 1(C)에, 도 1(A) 및 도 1(B)에 나타낸 트랜지스터(101)의 단면도의 일례를 나타낸다.
도 1(C)에 있어서, 트랜지스터(101)는 절연 표면을 가지는 기판(120) 위에, 게이트 전극(121)과, 게이트 전극(121) 위의 절연막(122)과, 절연막(122)을 사이에 끼우고 게이트 전극(121)과 중첩되는, 활성층으로서 기능하는 산화물 반도체막(123)과, 산화물 반도체막(123) 위의 소스 전극(124) 및 드레인 전극(125)을 가지고 있다. 도 1(C)에서는, 산화물 반도체막(123), 소스 전극(124) 및 드레인 전극(125) 위에 절연막(126)이 형성되어 있다. 트랜지스터(101)는 절연막(126)을 그 구성 요소에 포함하고 있어도 좋다.
또한, 도 1(C)에서는, 트랜지스터(101)가 싱글 게이트 구조인 경우를 예시하고 있지만, 트랜지스터(101)는, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 가지는 멀티 게이트 구조여도 좋다.
다음에, 도 1(A)에 나타낸 메모리 셀(100)의 동작에 대하여, 도 2 및 도 3을 이용하여 설명한다. 또한, 동작의 설명은 통상 동작 시와, 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 검출하기 위한 검증 동작을 행할 때로 나누어 행한다.
먼저, 도 2(A)에, 통상 동작 시에 있어서 데이터의 기입을 행할 때의 메모리 셀(100)의 동작을 모식적으로 나타낸다. 또한, 도 2 및 도 3에서는, 트랜지스터(101)의 제 1 단자를 단자(T01)로서 나타낸다. 트랜지스터(101)의 게이트 전극을 단자(T02)로서 나타낸다. 트랜지스터(102)의 제 1 단자를 단자(T04)로서 나타낸다. 트랜지스터(102)의 제 2 단자를 단자(T05)로서 나타낸다. 또한, 용량 소자(104)가 가지는 한쌍의 전극 중, 트랜지스터(102)의 게이트 전극에 접속되어 있는 전극과는 다른 쪽의 전극을 단자(T03)로서 나타낸다. 용량 소자(103)가 가지는 한쌍의 전극 중, 트랜지스터(102)의 게이트 전극에 접속되어 있는 전극과는 다른 쪽의 전극을 단자(T06)로서 나타낸다.
도 2(A)에 나타낸 바와 같이, 데이터의 기입을 행할 때에는, 단자(T03), 단자(T05), 및 단자(T06)에 로 레벨(low level)의 전위가 부여된다. 구체적으로 도 2(A)에서는, 단자(T03), 단자(T05), 및 단자(T06)에 접지 전위(GND)가 부여된 경우를 예시하고 있다. 그리고, 단자(T02)에 하이 레벨(high level)의 전위(VH)가 부여됨으로써, 트랜지스터(101)가 온이 된 후, 단자(T01)에 데이터를 포함하는 신호의 전위가 부여된다. 또한, 단자(T01)에 부여되는 전위의 레벨은 데이터의 내용에 따라 당연히 다르다. 구체적으로 도 2(A)에서는, 단자(T01)에 하이 레벨의 전위(VDD1)가 부여되는 경우를 예시하고 있다.
또한, 전위(VH)는 전위(VDD1)와 같거나, 그보다 높은 것으로 한다. 구체적으로, 전위(VH)와 전위(VDD1)의 전위차는 트랜지스터(101)의 스레시홀드 전압과 같거나, 그것보다 큰 것으로 한다.
단자(T01)에 부여된 전위는 온의 트랜지스터(101)를 통하여, 트랜지스터(102)의 게이트 전극에 부여된다. 그리고, 트랜지스터(102)의 게이트 전극을 노드(FG)로 하면, 노드(FG)의 전위에 따라 용량 소자(103) 및 용량 소자(104)에 공급되는 전하량이 제어됨으로써, 메모리 셀(100)에의 데이터의 기입이 행해진다.
다음에, 도 2(B)에, 통상 동작 시에 있어서 데이터의 보유를 행할 때의 메모리 셀(100)의 동작을 모식적으로 나타낸다. 도 2(B)에 나타낸 바와 같이, 데이터의 보유를 행할 때는 단자(T01), 단자(T02), 단자(T03), 단자(T05), 및 단자(T06)에 로 레벨의 전위가 부여된다. 구체적으로 도 2(B)에서는, 단자(T01), 단자(T02), 단자(T03), 단자(T05), 및 단자(T06)에 접지 전위(GND)가 부여되는 경우를 예시하고 있다. 따라서, 트랜지스터(101)는 오프가 되고, 용량 소자(103) 및 용량 소자(104)에 있어서 전하가 보유된다.
또한, 본 발명의 일양태에서는, 트랜지스터(101)의 활성층에, 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 이용함으로써, 오프 전류가 매우 낮은 것을 특징으로 한다. 따라서, 트랜지스터(101)에 실리콘 등의 반도체 재료를 이용한 경우에 비해, 용량 소자(103) 및 용량 소자(104)에 축적되어 있는 전하의 리크를 막을 수 있고, 데이터의 보유 시간을 길게 확보할 수 있다.
다음에, 도 2(C)에, 통상 동작 시에 있어서 데이터의 판독을 행할 때의 메모리 셀(100)의 동작을 모식적으로 나타낸다. 도 2(C)에 나타낸 바와 같이, 데이터의 판독을 행할 때는 단자(T01), 단자(T02), 단자(T03), 단자(T05), 및 단자(T06)에 로 레벨의 전위를 부여한다. 구체적으로 도 2(C)에서는, 단자(T01), 단자(T02), 단자(T03), 단자(T05), 및 단자(T06)에 접지 전위(GND)가 부여되는 경우를 예시하고 있다. 따라서, 트랜지스터(101)는 오프인 채이므로, 노드(FG)의 전위는 보유된다.
또한, 단자(T04)는 판독 회로에 접속된다. 그리고, 트랜지스터(102)는 노드(FG)의 전위에 따라, 그 게이트 전압이 변화하고 있다. 즉, 트랜지스터(102)의 제 1 단자와 제 2 단자간의 저항은, 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하량에 의존한다. 따라서, 단자(T04)에는 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하량에 따른 전위가 부여된다. 그리고, 상기 전위로부터 전하량을 판독함으로써, 메모리 셀(100)로부터 데이터를 판독할 수 있다.
다음에, 도 3(A)에, 검증 동작을 행할 때에 있어서 데이터의 기입을 행할 때의 메모리 셀(100)의 동작을 모식적으로 나타낸다. 도 3(A)에 나타낸 바와 같이, 데이터의 기입을 행할 때는 단자(T03), 및 단자(T05)에, 로 레벨의 전위가 부여된다. 구체적으로 도 3(A)에서는, 단자(T03), 및 단자(T05)에 접지 전위(GND)가 부여되어 있는 경우를 예시하고 있다. 또한, 통상 동작 시와는 달리, 단자(T06)는 플로팅(Floating) 상태로 해 둔다. 그리고, 단자(T02)에 하이 레벨의 전위(VH)가 부여됨으로써, 트랜지스터(101)가 온이 된 후, 단자(T01)에 검증용의 데이터를 포함하는 신호의 전위가 부여된다. 구체적으로 도 3(A)에서는, 단자(T01)에 하이 레벨의 전위(VDD2)가 부여되어 있는 경우를 예시하고 있다.
또한, 전위(VDD2)는 전위(VDD1)와 같거나, 그것보다 낮은 것으로 한다.
단자(T01)에 부여된 전위는, 온의 트랜지스터(101)를 통하여, 트랜지스터(102)의 게이트 전극, 즉 노드(FG)에 부여된다. 또한, 검증 동작을 행할 때, 단자(T06)는 플로팅 상태에 있다. 따라서, 노드(FG)의 전위에 따라, 용량 소자(104)에 공급되는 전하량이 제어됨으로써, 메모리 셀(100)에 검증용 데이터의 기입이 행해진다.
다음에, 도 3(B)에, 검증 동작을 행할 때에 있어서 데이터의 보유를 행할 때의 메모리 셀(100)의 동작을 모식적으로 나타낸다. 도 3(B)에 나타낸 바와 같이, 데이터의 보유를 행할 때는, 단자(T01), 단자(T02), 단자(T03), 및 단자(T05)에 로 레벨의 전위가 부여된다. 구체적으로 도 3(B)에서는, 단자(T01), 단자(T02), 단자(T03), 및 단자(T05)에 접지 전위(GND)가 부여되어 있는 경우를 예시하고 있다. 또한, 통상 동작 시와는 달리, 단자(T06)는 플로팅(Floating) 상태로 해 둔다. 따라서, 트랜지스터(101)는 오프가 되고, 용량 소자(104)에 있어서 전하가 보유된다.
또한, 데이터의 보유 시간의 길이는, 메모리 셀에 축적되어 있는 전하량에 의존하기 때문에, 메모리 셀간에 있어서의 용량 소자가 가지는 용량값의 비는 메모리 셀간에 있어서의 보유 시간의 비에 상당한다. 본 발명의 일양태에서는, 상술한 바와 같이, 용량 소자(103)의 용량값이 용량 소자(104)의 용량값의 1000배 이상, 바람직하게는 10000배 이상이 되도록 설정한다. 즉, 검증 동작 시에 이용하는 용량 소자(104)의 용량값에 대하여, 통상의 동작 시에 이용하는 용량 소자(103) 및 용량 소자(104)의 용량값의 합이 약 1000배 이상, 혹은 약 10000배 이상이 된다. 따라서, 검증 동작에 있어서 정확한 데이터가 보증되는 보유 시간이 t라고 하면, 상기 시간 t의 약 1000배 이상, 혹은 약 10000배 이상에 상당하는 시간이, 통상의 동작에 있어서 정확한 데이터가 보증되는 보유 시간이라고 계산상은 추측된다. 또한, 정상적인 메모리 셀보다 보유 시간이 짧은 메모리 셀의 경우, 통상 동작 시에 있어서의 보유 시간의 1/1000 이하, 혹은 1/10000 이하의 시간으로써, 검증 동작 시에 판독된 데이터의 디지털값에 변동이 생기게 된다. 따라서, 본 발명의 일양태에서는, 데이터의 보유 시간이 소정의 길이를 만족시키는지 여부의 검증 동작을 단시간에 정확하게 행할 수 있다.
또한, 본 발명의 일양태에서는, 전위(VDD2)를 전위(VDD1)보다 낮게 설정함으로써, 통상의 동작 시에 용량 소자(103) 및 용량 소자(104)에 축적되는 전하량보다, 검증 동작 시에 용량 소자(104)에 축적되는 전하량을 더욱 줄일 수 있다. 상기 구성에 의해, 데이터의 보유 시간이 소정의 길이를 만족시키는지 여부의 검증 동작을, 더욱 단시간에 정확하게 행할 수 있다.
다음에, 도 3(C)에, 검증 동작을 행할 때에 있어서, 검증용 데이터의 판독을 행할 때의 메모리 셀(100)의 동작을 모식적으로 나타낸다. 도 3(C)에 나타낸 바와 같이, 검증용 데이터의 판독을 행할 때는 단자(T01), 단자(T02), 단자(T03), 및 단자(T05)에, 로 레벨의 전위를 부여한다. 구체적으로 도 3(C)에서는, 단자(T01), 단자(T02), 단자(T03), 및 단자(T05)에 접지 전위(GND)가 부여되는 경우를 예시하고 있다. 또한, 통상 동작 시와는 달리, 단자(T06)는 플로팅(Floating) 상태로 해 둔다. 따라서, 트랜지스터(101)는 오프인 채이므로, 노드(FG)의 전위는 보유된다.
또한, 단자(T04)는 판독 회로에 접속된다. 트랜지스터(102)는 노드(FG)의 전위에 따라, 그 게이트 전압이 변화하고 있다. 즉, 트랜지스터(102)의 제 1 단자와 제 2 단자간의 저항은 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하량에 의존한다.
도 4에, 단자(T03)의 전위와 트랜지스터(102)의 드레인 전류의 관계를 나타낸다. 도 4의 실선(150)으로 나타낸 바와 같이, 용량 소자(104)의 전하량이 많은 경우, 단자(T03)의 전위를 접지 전위(GND)로 하면, 트랜지스터(102)는 드레인 전류가 높아진다. 또한, 도 4의 실선(151)으로 나타낸 바와 같이, 용량 소자(104)의 전하량이 적은 경우, 단자(T03)의 전위를 접지 전위(GND)로 하면, 트랜지스터(102)는 드레인 전류가 낮아진다.
따라서, 단자(T04)에는, 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하량에 따른 전위가 부여된다. 그리고, 상기 전위로부터 전하량을 판독함으로써, 메모리 셀(100)로부터 검증용의 데이터를 판독할 수 있다.
판독된 검증용의 데이터가 디지털값 1을 가지고 있다면, 이 메모리 셀(100)에 있어서, 통상 동작 시에, 데이터의 보유 시간이 소정의 길이를 만족하고 있다고 판단할 수 있다. 판독된 검증용의 데이터가 디지털값 0을 가지고 있다면, 이 메모리 셀(100)에 있어서, 통상 동작 시에, 데이터의 보유 시간이 소정의 길이를 만족하지 않았다고 판단할 수 있다.
예를 들면, 용량 소자(104)와 용량 소자(103)의 용량값의 비가 1：1000이며, 통상 동작 시에 이용하는 데이터를 포함하는 신호의 전압을 2.0 V, 검증 동작 시에 이용하는 검증용의 데이터를 포함하는 신호의 전압을 0.6 V, 트랜지스터(102)의 게이트를 0.5 V, 검증 동작 시에 있어서의 보유 시간을 351분으로 함으로써, 통상 동작 시에서의 보유 시간을 10년 확보할 수 있다는 것을 확인할 수 있다. 또한, 신호의 전압이란, 신호의 전위와 접지 전위(GND)와의 전위차를 의미하는 것으로 한다.
또한, 본 실시형태에서는, 검증 동작 시에, 단자(T06)는 플로팅 상태로 하는 경우에 대하여 설명했지만, 단자(T06)에 검증용의 데이터를 포함하는 신호의 전위(VDD2)를 부여해 두어도 좋다.
다음에, 도 1(B)에 나타낸 메모리 셀(110)의 동작에 대하여, 도 5 및 도 6을 이용하여 설명한다. 또한, 동작의 설명은 통상 동작 시와 데이터의 보유 시간이 소정의 길이를 만족하지 않는 메모리 셀을 검출하기 위한 검증 동작을 행할 때로 나누어 행한다.
먼저, 도 5(A)에, 통상 동작 시에 있어서 데이터의 기입을 행할 때의, 메모리 셀(110)의 동작을 모식적으로 나타낸다. 또한, 도 5 및 도 6에서는, 트랜지스터(101)의 제 1 단자를 단자(T07)로서 나타낸다. 트랜지스터(101)의 게이트 전극을 단자(T08)로서 나타낸다. 또한, 용량 소자(104)가 가지는 한쌍의 전극 중, 트랜지스터(101)의 제 2 단자에 접속되어 있는 전극과는 다른 쪽의 전극을 단자(T09)로서 나타낸다. 용량 소자(103)가 가지는 한쌍의 전극 중, 트랜지스터(101)의 제 2 단자에 접속되어 있는 전극과는 다른 쪽의 전극을 단자(T10)로서 나타낸다.
도 5(A)에 나타낸 바와 같이, 데이터의 기입을 행할 때는, 단자(T09), 및 단자(T10)에 로 레벨의 전위가 부여된다. 구체적으로 도 5(A)에서는, 단자(T09), 및 단자(T10)에 접지 전위(GND)가 부여되어 있는 경우를 예시하고 있다. 그리고, 단자(T08)에 하이 레벨의 전위(VH)가 부여됨으로써, 트랜지스터(101)가 온이 된 후, 단자(T07)에 데이터를 포함하는 신호의 전위가 부여된다. 또한, 단자(T07)에 부여되는 전위의 레벨은, 데이터의 내용에 따라 당연히 다르다. 구체적으로 도 5(A)에서는, 단자(T07)에 하이 레벨의 전위(VDD1)가 부여되어 있는 경우를 예시하고 있다.
또한, 전위(VH)는 전위(VDD1)와 같거나, 그것보다 높은 것으로 한다. 구체적으로, 전위(VH)와 전위(VDD1)의 전위차는, 트랜지스터(101)의 스레시홀드 전압과 같거나, 그것보다 큰 것으로 한다.
단자(T07)에 부여된 전위는, 온의 트랜지스터(101)를 통하여, 용량 소자(104)의 한쪽의 전극, 및 용량 소자(103)의 한쪽의 전극에 부여된다. 그리고, 용량 소자(104)의 한쪽의 전극, 및 용량 소자(103)의 한쪽의 전극을 노드(FG)로 하면, 노드(FG)의 전위에 따라 용량 소자(103) 및 용량 소자(104)에 공급되는 전하량이 제어됨으로써, 메모리 셀(110)에의 데이터의 기입이 행해진다.
다음에, 도 5(B)에, 통상 동작 시에 있어서 데이터의 보유를 행할 때의 메모리 셀(110)의 동작을 모식적으로 나타낸다. 도 5(B)에 나타낸 바와 같이, 데이터의 보유를 행할 때는, 단자(T07), 단자(T08), 단자(T09), 및 단자(T10)에 로 레벨의 전위가 부여된다. 구체적으로 도 5(B)에서는, 단자(T07), 단자(T08), 단자(T09), 및 단자(T10)에 접지 전위(GND)가 부여되어 있는 경우를 예시하고 있다. 따라서, 트랜지스터(101)는 오프가 되고, 용량 소자(103) 및 용량 소자(104)에 있어서 전하가 보유된다.
또한, 본 발명의 일양태에서는, 트랜지스터(101)의 활성층에, 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 이용함으로써, 오프 전류가 매우 낮은 것을 특징으로 한다. 따라서, 트랜지스터(101)에 실리콘 등의 반도체 재료를 이용한 경우에 비해, 용량 소자(103) 및 용량 소자(104)에 축적되어 있는 전하의 리크를 막을 수 있어, 데이터의 보유 시간을 길게 확보할 수 있다.
다음에, 도 5(C)에, 통상 동작 시에 있어서 데이터의 판독을 행할 때의 메모리 셀(110)의 동작을 모식적으로 나타낸다. 도 5(C)에 나타낸 바와 같이, 데이터의 판독을 행할 때는, 단자(T09), 및 단자(T10)에 로 레벨의 전위를 부여한다. 구체적으로 도 5(C)에서는, 단자(T09), 및 단자(T10)에 접지 전위(GND)가 부여되는 경우를 예시하고 있다. 따라서, 트랜지스터(101)는 오프인 채이므로, 노드(FG)의 전위는 보유된다.
또한, 단자(T07)는 판독 회로에 접속된다. 그리고, 단자(T08)에 하이 레벨의 전위(VH)가 부여됨으로써, 트랜지스터(101)가 온이 된다. 트랜지스터(101)가 온이 되면, 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하가 단자(T07)를 통하여 방출되거나, 혹은, 단자(T07)를 통하여 전하가 용량 소자(103) 및 용량 소자(104)에 공급된다. 상기 동작은, 보유 시간에 있어서의 노드(FG)의 전위에 의해 정해진다. 따라서, 단자(T07)에는, 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하량에 따른 전위가 부여된다. 그리고, 상기 전위로부터 전하량을 판독함으로써, 메모리 셀(110)로부터 데이터를 판독할 수 있다.
또한, 도 6(A)에, 검증 동작을 행할 때에 있어서 데이터의 기입을 행할 때의 메모리 셀(110)의 동작을 모식적으로 나타낸다. 도 6(A)에 나타낸 바와 같이, 데이터의 기입을 행할 때는, 단자(T09)에 로 레벨의 전위가 부여된다. 구체적으로 도 6(A)에서는 단자(T09)에 접지 전위(GND)가 부여되어 있는 경우를 예시하고 있다. 또한, 통상 동작 시와는 달리, 단자(T10)는 플로팅(Floating) 상태로 해 둔다. 그리고, 단자(T08)에 하이 레벨의 전위(VH)가 부여됨으로써, 트랜지스터(101)가 온이 된 후, 단자(T07)에 검증용의 데이터를 포함하는 신호의 전위가 부여된다. 구체적으로 도 6(A)에서는, 단자(T07)에 하이 레벨의 전위(VDD2)가 부여되어 있는 경우를 예시하고 있다.
또한, 전위(VDD2)는 전위(VDD1)와 같거나, 그것보다 낮은 것으로 한다.
단자(T07)에 부여된 전위는 온의 트랜지스터(101)를 통하여, 용량 소자(104)의 한쪽의 전극, 및 용량 소자(103)의 한쪽의 전극, 즉 노드(FG)에 부여된다. 또한, 검증 동작을 행할 때, 단자(T10)는 플로팅 상태에 있다. 따라서, 노드(FG)의 전위에 따라, 용량 소자(104)에 공급되는 전하량이 제어됨으로써, 메모리 셀(110)에 검증용 데이터의 기입이 행해진다.
다음에, 도 6(B)에, 검증 동작을 행할 때에 있어서 데이터의 보유를 행할 때의, 메모리 셀(110)의 동작을 모식적으로 나타낸다. 도 6(B)에 나타낸 바와 같이, 데이터의 보유를 행할 때는 단자(T07), 단자(T08), 및 단자(T09)에, 로 레벨의 전위가 부여된다. 구체적으로 도 6(B)에서는, 단자(T07), 단자(T08), 및 단자(T09)에 접지 전위(GND)가 부여되어 있는 경우를 예시하고 있다. 또한, 통상 동작 시와는 달리, 단자(T10)는 플로팅(Floating) 상태로 해 둔다. 따라서, 트랜지스터(101)는 오프가 되고, 용량 소자(104)에서 전하가 보유된다.
또한, 데이터의 보유 시간의 길이는, 메모리 셀에 축적되어 있는 전하량에 의존하기 때문에, 메모리 셀간에 있어서의 용량 소자가 가지는 용량값의 비는, 메모리 셀간에서의 보유 시간의 비에 상당한다. 본 발명의 일양태에서는, 상술한 바와 같이, 용량 소자(103)의 용량값이 용량 소자(104)의 용량값의 1000배 이상, 바람직하게는 10000배 이상이 되도록 설정한다. 즉, 검증 동작 시에 이용하는 용량 소자(104)의 용량값에 대하여, 통상의 동작 시에 이용하는 용량 소자(103) 및 용량 소자(104)의 용량값의 합이 약 1000배 이상, 혹은 약 10000배 이상이 된다. 따라서, 검증 동작에 있어서 정확한 데이터가 보증되는 보유 시간이 t라고 하면, 상기 시간 t의 약 1000배 이상, 혹은 약 10000배 이상에 상당하는 시간이, 통상의 동작에 있어서 정확한 데이터가 보증되는 보유 시간이라고 계산상은 추측된다. 또한, 정상적인 메모리 셀보다 보유 시간이 짧은 메모리 셀의 경우, 통상 동작 시에 있어서의 보유 시간의 1/1000 이하, 혹은 1/10000 이하의 시간으로써, 검증 동작 시에 판독된 데이터의 디지털값에 변동이 생기게 된다. 따라서, 본 발명의 일양태에서는, 데이터의 보유 시간이 소정의 길이를 만족시키는지 여부의 검증 동작을, 단시간에 정확하게 행할 수 있다.
또한, 본 발명의 일양태에서는, 전위(VDD2)를 전위(VDD1)보다 낮게 설정함으로써, 통상의 동작 시에 용량 소자(103) 및 용량 소자(104)에 축적되는 전하량보다, 검증 동작 시에 용량 소자(104)에 축적되는 전하량을 더욱 줄일 수 있다. 상기 구성에 의해, 데이터의 보유 시간이 소정의 길이를 만족시키는지 여부의 검증 동작을 더욱 단시간에 정확하게 행할 수 있다.
다음에, 도 6(C)에, 검증 동작을 행할 때에 있어서, 검증용 데이터의 판독을 행할 때의 메모리 셀(110)의 동작을 모식적으로 나타낸다. 도 6(C)에 나타낸 바와 같이, 검증용 데이터의 판독을 행할 때는, 단자(T09)에 로 레벨의 전위를 부여한다. 구체적으로 도 6(C)에서는 단자(T09)에 접지 전위(GND)가 부여되는 경우를 예시하고 있다. 또한, 통상 동작 시와는 달리, 단자(T10)는 플로팅(Floating) 상태로 해 둔다. 따라서, 트랜지스터(101)는 오프인 채이므로, 노드(FG)의 전위는 보유된다.
또한, 단자(T07)는 판독 회로에 접속된다. 그리고, 단자(T08)에 하이 레벨의 전위(VH)가 부여됨으로써, 트랜지스터(101)가 온이 된다. 트랜지스터(101)가 온이 되면, 용량 소자(104)에 보유되어 있는 전하가 단자(T07)를 통하여 방출되거나, 혹은, 단자(T07)를 통하여 전하가 용량 소자(104)에 공급된다. 상기 동작은 보유 시간에 있어서의 노드(FG)의 전위에 따라 결정된다. 따라서, 단자(T07)에는 용량 소자(104)에 보유되어 있는 전하량에 따른 전위가 부여된다. 그리고, 상기 전위로부터 전하량을 판독함으로써, 메모리 셀(110)로부터 검증용의 데이터를 판독할 수 있다.
판독된 검증용의 데이터가 디지털값 1을 가지고 있다면, 이 메모리 셀(110)에 있어서, 통상 동작 시에, 데이터의 보유 시간이 소정의 길이를 만족하고 있다고 판단할 수 있다. 판독된 검증용의 데이터가 디지털값 0을 가지고 있다면, 이 메모리 셀(110)에 있어서, 통상 동작 시에, 데이터의 보유 시간이 소정의 길이를 만족하지 않았다고 판단할 수 있다.
또한, 본 실시형태에서는, 검증 동작 시에, 단자(T10)는 플로팅 상태로 하는 경우에 대하여 설명했지만, 단자(T10)에 검증용의 데이터를 포함하는 신호의 전위(VDD2)를 부여해 두어도 좋다.
또한, 본 실시형태에서는, 메모리 셀(100)과 메모리 셀(110)에 있어서, 전하량이 많은 상태는 1의 디지털값을, 전하량이 적은 상태는 0의 디지털값을 의미하는 것으로서 그 동작에 대하여 설명을 하고 있지만, 전하량과 디지털값의 관계는 이 구성에 한정되지 않는다. 예를 들면, 전하량이 많은 상태가 0의 디지털값을, 전하량의 적은 상태가 1의 디지털값을 의미하고 있어도 좋다. 어느 경우에도, 검증용의 데이터는 전하의 과잉 리크에 의해 보유 시간이 단축화되어 버리는 불량 메모리 셀을 검출하기 위해, 전하량이 많은 상태에 상당하는 디지털값을 가지고 있는 것이 바람직하다.
(실시형태 2)
본 실시형태에서는, 복수의 메모리 셀을 가지는 기억장치의 구성과, 그 구동 방법의 일례에 대하여 설명한다.
도 7은, 도 1(A)에 나타낸 메모리 셀(100)을 복수 가지는 셀 어레이(200)의 회로도의 일례이다. 단, 도 7에서는, 도 1(A)과는 달리, 트랜지스터(102)가 p 채널형인 경우의 회로도를 예시하고 있다.
도 7에 나타낸 셀 어레이(200)에서는, 복수의 제 1 워드선(WLa), 복수의 데이터선(DL), 복수의 제 2 워드선(WLb), 복수의 소스선(SL), 복수의 용량선(CL) 등의 각종 배선이 설치되어 있고, 구동 회로로부터의 신호 또는 전위가, 이들 배선을 통하여 각 메모리 셀(100)에 공급된다.
구체적으로, 트랜지스터(101)의 제 1 단자 및 트랜지스터(102)의 제 1 단자는 복수의 데이터선(DL)의 하나에 접속되어 있다. 트랜지스터(101)의 게이트 전극은 복수의 제 1 워드선(WLa)의 하나에 접속되어 있다. 트랜지스터(102)의 제 2 단자는 복수의 소스선(SL)의 하나에 접속되어 있다. 용량 소자(103)가 가지는 한쌍의 전극 중, 트랜지스터(102)의 게이트 전극에 접속되어 있는 전극과는 다른 쪽의 전극이 복수의 제 2 워드선(WLb)의 하나에 접속되어 있다. 용량 소자(104)가 가지는 한쌍의 전극 중, 트랜지스터(102)의 게이트 전극에 접속되어 있는 전극과는 다른 쪽의 전극이 복수의 용량선(CL)의 하나에 접속되어 있다.
또한, 상기 배선의 수는 메모리 셀(100)의 수 및 배치에 따라 결정할 수 있다. 구체적으로, 도 7에 나타낸 셀 어레이(200)의 경우, y행×x열의 메모리 셀(100)이 매트릭스 형상으로 접속되어 있고, 제 1 워드선(WLa1∼WLay), 제 2 워드선(WLb1∼WLby), 소스선(SL1∼SLy), 데이터선(DL1∼DLx), 용량선(CL1∼CLy)이, 셀 어레이(200) 내에 배치되어 있는 경우를 예시하고 있다.
다음에, 도 7에 나타낸 셀 어레이(200)의 통상의 동작에 대하여, 도 8의 타이밍 차트를 이용하여 설명한다. 또한, 도 8에서는, 1행 1번째열의 메모리 셀(100)과, 1행 x번째열의 메모리 셀(100)과, y행 1번째열의 메모리 셀(100)과, y행 x번째열의 메모리 셀(100)에 있어서, 데이터의 기입, 보유, 판독을 행하는 경우를 예로 들고 있다. 또한, 도 8에서는, 트랜지스터(102)가 p 채널형 트랜지스터인 경우를 예시하고 있다.
또한, 도 8의 타이밍 차트 중의 사선부는 전위가 하이 레벨과 로 레벨의 어느 쪽이어도 좋은 기간을 의미한다.
먼저, 데이터의 기입 기간(Ta)에 있어서의 셀 어레이(200)의 동작에 대하여 설명한다.
데이터의 기입은 행마다 행해진다. 도 8에서는, 1행 1번째열의 메모리 셀(100) 및 1행 x번째열의 메모리 셀(100)에의 데이터의 기입을 먼저 행하고, 그 후에, y행 1번째열의 메모리 셀(100) 및 y행 x번째열의 메모리 셀(100)에의 데이터의 기입을 행하는 경우를 예시하고 있다.
먼저, 기입을 행하는 1번째행의 메모리 셀(100)이 가지는, 제 1 워드선(WLa1), 제 2 워드선(WLb1), 및 용량선(CL1)의 선택을 행한다. 구체적으로 도 8에서는, 제 1 워드선(WLa1)에 하이 레벨의 전위(VH)가 부여되고, 그 이외의 제 1 워드선(WLa2∼WLay)에는 접지 전위(GND)가 부여된다. 따라서, 제 1 워드선(WLa1)에 게이트 전극이 접속되어 있는 트랜지스터(101)만이 선택적으로 온이 된다. 또한, 제 2 워드선(WLb1)에는 접지 전위(GND)가 부여되고, 다른 제 2 워드선(WLb2∼WLby)에는 하이 레벨의 전위(VDD1)가 부여된다. 또한, 용량선(CL1)에는 접지 전위(GND)가 부여되고, 다른 용량선(CL2∼CLy)에는 하이 레벨의 전위(VDD1)가 부여된다.
그리고, 제 1 워드선(WLa1), 제 2 워드선(WLb1), 및 용량선(CL1)이 선택된 기간에 있어서, 데이터선(DL1, DLx)에 데이터를 포함하는 신호의 전위가 부여된다. 데이터선(DL1, DLx)에 부여되는 전위의 레벨은 데이터의 내용에 따라 당연히 다르다. 도 8에서는, 데이터선(DL1)에 하이 레벨의 전위(VDD1)가 부여되고, 데이터선(DLx)에 접지 전위(GND)가 부여되어 있는 경우를 예시한다. 데이터선(DL1, DLx)에 부여되는 전위는 온의 트랜지스터(101)를 통하여, 용량 소자(103)가 가지는 전극의 하나 및 용량 소자(104)가 가지는 전극의 하나와, 트랜지스터(102)의 게이트 전극에 부여된다. 그리고, 트랜지스터(102)의 게이트 전극을 노드(FG)로 하면, 상기 노드(FG)의 전위에 따라, 용량 소자(103) 및 용량 소자(104)에 공급되는 전하량이 제어됨으로써, 1행 1번째열의 메모리 셀(100)과 1행 x번째열의 메모리 셀(100)에의 데이터의 기입이 행해진다.
또한, 검증 동작을 행하는 경우의 기입 기간(Ta)에서는, 제 2 워드선(WLb1)을 선택하지 않고, 플로팅 상태로 해 두는 점에서 상기 동작과는 다르다. 그리고, 제 1 워드선(WLa1) 및 용량선(CL1)이 선택되어 있는 기간에 있어서, 데이터선(DL1, DLx)에, 검증용의 데이터를 포함하는 신호의 전위가 부여된다. 검증용의 데이터를 포함하는 신호의 전위는, 실시형태 1에서 설명한 바와 같이, 전위(VDD1)와 같거나, 그것보다 낮은 전위(VDD2)로 하는 것이 바람직하다. 그리고, 온의 트랜지스터(101)를 통하여, 노드(FG)에 부여된 상기 전위에 따라, 용량 소자(104)에 공급되는 전하량이 제어됨으로써, 1행 1번째열의 메모리 셀(100)과 1행 x번째열의 메모리 셀(100)에의 검증용 데이터의 기입이 행해진다.
다음에, 제 1 워드선(WLa1)에 접지 전위(GND)가 부여되고, 제 1 워드선(WLa1)에 게이트 전극이 접속되어 있는 트랜지스터(101)가 오프가 된다.
다음에, 기입을 행하는 y번째행의 메모리 셀(100)이 가지는 제 1 워드선(WLay), 제 2 워드선(WLby), 및 용량선(CLy)의 선택을 행한다. 구체적으로 도 8에서는, 제 1 워드선(WLay)에 하이 레벨의 전위(VH)가 부여되고, 그 이외의 제 1 워드선(WLa1∼WLa(y-1))에는 접지 전위(GND)가 부여된다. 따라서, 제 1 워드선(WLay)에 게이트 전극이 접속되어 있는 트랜지스터(101)만이 선택적으로 온이 된다. 또한, 제 2 워드선(WLby)에는 접지 전위(GND)가 부여되고, 다른 제 2 워드선(WLb1∼WLb(y-1))에는 하이 레벨의 전위(VDD1)가 부여된다. 또한, 용량선(CLy)에는 접지 전위(GND)가 부여되고, 다른 용량선(CL1∼CL(y-1))에는 하이 레벨의 전위(VDD1)가 부여된다.
그리고, 제 1 워드선(WLay), 제 2 워드선(WLby), 및 용량선(CLy)이 선택되어 있는 기간에 있어서, 데이터선(DL1, DLx)에, 데이터를 포함하는 신호의 전위가 부여된다. 도 8에서는, 데이터선(DL1)에 접지 전위(GND)가 부여되고, 데이터선(DLx)에 하이 레벨의 전위(VDD1)가 부여되어 있는 경우를 예시한다. 데이터선(DL1, DLx)에 부여되는 전위는 온의 트랜지스터(101)를 통하여, 용량 소자(103)가 가지는 전극의 하나와, 트랜지스터(102)의 게이트 전극에 부여된다. 그리고, 상기 신호의 전위에 따라, 용량 소자(103) 및 용량 소자(104)에 공급되는 전하량이 제어됨으로써, y행 1번째열의 메모리 셀(100)과, y행 x번째열의 메모리 셀(100)에의 데이터의 기입이 행해진다.
또한, 검증 동작을 행하는 경우의 기입 기간(Ta)에서는, 제 2 워드선(WLby)을 선택하지 않고, 플로팅 상태로 해 두는 점에서 상기 동작과는 다르다. 그리고, 제 1 워드선(WLay) 및 용량선(CLy)이 선택되어 있는 기간에 있어서, 데이터선(DL1, DLx)에, 검증용의 데이터를 포함하는 신호의 전위가 부여된다. 검증용의 데이터를 포함하는 신호의 전위는, 실시형태 1에서 설명한 바와 같이, 전위(VDD1)와 같거나, 그것보다 낮은 전위(VDD2)로 하는 것이 바람직하다. 그리고, 온의 트랜지스터(101)를 통하여, 노드(FG)에 부여된 상기 전위에 따라, 용량 소자(104)에 공급되는 전하량이 제어됨으로써, y행 1번째열의 메모리 셀(100)과, y행 x번째열의 메모리 셀(100)에의 검증용 데이터의 기입이 행해진다.
또한, 검증용의 데이터는, 전하의 과잉 리크에 의해 보유 시간이 단축화되어 버리는 불량 메모리 셀을 검출하기 위해, 전하량이 많은 상태에 상당하는 디지털값을 가지고 있는 것이 바람직하다.
또한, 기입 기간(Ta)에서는, 모든 소스선(SL)에 접지 전위(GND)가 부여되어 있다. 상기 구성에 의해, 노드(FG)에 접지 전위(GND)가 부여되는 경우에, 데이터선(DL)과 소스선(SL)에 전류가 발생하는 것을 억제할 수 있다.
또한, 메모리 셀(100)에 잘못된 데이터가 기입되는 것을 막기 위해, 제 1 워드선(WLa), 제 2 워드선(WLb), 및 용량선(CL)의 선택 기간이 종료된 후에, 데이터선(DL)에 데이터를 포함하는 신호의 전위를 입력하는 기간을 종료시키도록 하는 것이 바람직하다.
다음에, 데이터의 보유 기간(Ts)에 있어서의 셀 어레이(200)의 동작에 대하여 설명한다.
보유 기간(Ts)에 있어서, 모든 제 1 워드선(WLa)에는, 트랜지스터(101)가 오프가 되는 레벨의 전위, 구체적으로는 접지 전위(GND)가 부여된다. 본 발명의 일양태에서는, 상술한 바와 같이, 트랜지스터(101)의 오프 전류가 현저하게 낮다. 트랜지스터(101)의 오프 전류가 낮으면, 용량 소자(103) 또는 용량 소자(104)에 축적된 전하의 리크가 방해되기 때문에, 긴 기간에 걸쳐 데이터의 보유를 행할 수 있다.
다음에, 데이터의 판독 기간(Tr)에 있어서의 셀 어레이(200)의 동작에 대하여 설명한다.
먼저, 판독을 행하는 1번째행의 메모리 셀(100)이 가지는 제 2 워드선(WLb1), 및 용량선(CL1)의 선택을 행한다. 구체적으로 도 8에서는, 제 2 워드선(WLb1), 및 용량선(CL1)에 접지 전위(GND)가 부여되고, 다른 제 2 워드선(WLb2∼WLby), 및 다른 용량선(CL2∼CLy)에 하이 레벨의 전위(VDD1)가 부여된다. 또한, 판독 기간(Tr)에서는, 모든 제 1 워드선(WLa)은 접지 전위(GND)가 부여됨으로써 비선택 상태로 되어 있다. 그리고, 제 2 워드선(WLb1)의 선택이 행해지고 있는 기간에 있어서, 모든 소스선(SL)에는 하이 레벨의 전위(VR)가 부여된다. 또한, 전위(VR)는, 전위(VDD1) 또는 전위(VDD2)와 같거나, 혹은 전위(VDD1) 및 전위(VDD2)보다 낮고 접지 전위(GND)보다 높은 전위인 것으로 한다.
트랜지스터(102)의 소스 전극과 드레인 전극간의 저항은 노드(FG)의 전위에 의존한다. 따라서, 데이터선(DL1, DLx)에는, 노드(FG)의 전위에 따른 전위가 부여된다. 그리고, 상기 데이터선(DL1, DLx)의 전위로부터 전하량의 차이를 판독함으로써, 1행 1번째열의 메모리 셀(100)과 1행 x번째열의 메모리 셀(100)로부터, 데이터를 판독할 수 있다.
또한, 검증 동작을 행하는 경우의 판독 기간(Tr)에서는, 제 2 워드선(WLb1)을 선택하지 않고, 플로팅 상태로 해 두는 점에서 상기 동작과는 다르다. 그리고, 노드(FG)의 전위에 따라, 데이터선(DL1, DLx)의 전위가 정해지기 때문에, 상기 데이터선(DL1, DLx)의 전위로부터 전하량의 차이를 읽어냄으로써, 1행 1번째열의 메모리 셀(100)과, 1행 x번째열의 메모리 셀(100)로부터 검증용의 데이터를 판독할 수 있다. 판독된 검증용의 데이터가 가지는 디지털값과 기입한 검증용의 데이터가 가지는 디지털값이 일치하는 경우, 메모리 셀은 데이터의 보유 시간이 소정의 길이를 만족하고 있다고 판단할 수 있다. 또한, 판독된 검증용의 데이터가 가지는 디지털값과, 기입한 검증용의 데이터가 가지는 디지털값이 일치하지 않는 경우, 메모리 셀은 데이터의 보유 시간이 소정의 길이를 만족하지 않았다고 판단할 수 있다.
다음에, 판독을 행하는 y번째행의 메모리 셀(100)이 가지는 제 2 워드선(WLby), 및 용량선(CLy)의 선택을 행한다. 구체적으로 도 8에서는, 제 2 워드선(WLby), 및 용량선(CLy)에 접지 전위(GND)가 부여되고, 다른 제 2 워드선(WLb1∼WLb(y-1)), 및 다른 용량선(CL1∼CL(y-1))에 하이 레벨의 전위(VDD1)가 부여된다. 또한, 상술한 바와 같이, 판독 기간(Tr)에서는, 모든 제 1 워드선(WLa)은 접지 전위(GND)가 부여됨으로써 비선택 상태로 되어 있다. 또한, 제 2 워드선(WLby)의 선택이 행해지고 있는 기간에 있어서, 모든 소스선(SL)에는 하이 레벨의 전위(VR)가 부여된다.
트랜지스터(102)의 소스 전극과 드레인 전극간의 저항은 노드(FG)의 전위에 의존한다. 따라서, 데이터선(DL1, DLx)에는 노드(FG)의 전위에 따른 전위가 부여된다. 그리고, 상기 데이터선(DL1, DLx)의 전위로부터 전하량의 차이를 읽어냄으로써, y행 1번째열의 메모리 셀(100)과 y행 x번째열의 메모리 셀(100)로부터 데이터를 판독할 수 있다.
또한, 검증 동작을 행하는 경우의 판독 기간(Tr)에서는, 제 2 워드선(WLby)을 선택하지 않고, 플로팅 상태로 해 두는 점에서 상기 동작과는 다르다. 그리고, 노드(FG)의 전위에 따라, 데이터선(DL1, DLx)의 전위가 정해지기 때문에, 상기 데이터선(DL1, DLx)의 전위로부터 전하량의 차이를 읽어냄으로써, y행 1번째열의 메모리 셀(100)과, y행 x번째열의 메모리 셀(100)로부터, 검증용의 데이터를 판독할 수 있다. 판독된 검증용의 데이터가 가지는 디지털값과 기입한 검증용의 데이터가 가지는 디지털값이 일치하는 경우, 메모리 셀은 데이터의 보유 시간이 소정의 길이를 만족하고 있다고 판단할 수 있다. 또한, 판독된 검증용의 데이터가 가지는 디지털값과 기입한 검증용의 데이터가 가지는 디지털값이 일치하지 않는 경우, 메모리 셀은 데이터의 보유 시간이 소정의 길이를 만족하지 않았다고 판단할 수 있다.
또한, 각 데이터선(DL)의 끝에는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호가 셀 어레이(200)로부터 실제로 판독된 데이터를 포함하고 있다.
또한, 본 실시형태에서는, 검증 동작 시에, 제 2 워드선(WLb)을 플로팅 상태로 하는 경우에 대하여 설명했지만, 제 2 워드선(WLb)에 검증용의 데이터를 포함하는 신호의 전위(VDD2)를 부여해 두어도 좋다.
하기 표 1에, 통상 동작의 경우와 검증 동작의 경우에서의 용량선(CL)과 제 2 워드선(WLb)의 전위를 나타낸다. 단, 표 1에서는, 기입과 판독시에 있어서 선택된 열(선택열)의 메모리 셀과 선택되지 않은 메모리 셀(비선택열)로 나누어, 용량선(CL)과 제 2 워드선(WLb)의 전위의 높이를 나타내고 있다.

 선택열 비선택열
CL WLb CL WLb
통상 동작 기입 GND GND VDD1 VDD1
통상 동작 판독 GND GND VDD1 VDD1
검증 동작 기입 GND floating VDD1 floating
검증 동작 판독 GND floating VDD1 floating
또한, 표 1에서는, 트랜지스터(102)가 p 채널형인 경우를 예시하고 있지만, 트랜지스터(102)가 n 채널형인 경우, 통상 동작 및 검증 동작의 기입시 및 판독시의 비선택열에서의 용량선(CL)의 전위와, 통상 동작의 기입 및 판독시의 비선택열에서의 제 2 워드선(WLb)의 전위는 접지 전위(GND)보다 낮은 로 레벨의 전위(VSS)로 한다.
또한, 하기 표 2에, 통상 동작의 경우와 검증 동작의 경우에 있어서의, 용량선(CL)과 제 2 워드선(WLb)의 전위의 다른 예를 나타낸다.

 선택열 비선택열
CL WLb CL WLb
통상 동작 기입 GND GND GND VDD1
통상 동작 판독 GND GND GND VDD1
검증 동작 기입 GND floating GND VDD1
검증 동작 판독 GND floating GND VDD1
표 2에 나타낸 바와 같은 동작을 행하는 경우, 모든 용량선(CL)의 전위를 항상 접지 전위(GND)로 해 둘 수 있다. 따라서, 용량선(CL)의 전위를 일괄적으로 제어할 수 있기 때문에, 용량선(CL)을 선택하기 위한 구동 회로가 불필요해진다.
또한, 표 2에서는 트랜지스터(102)가 p 채널형인 경우를 예시하고 있지만, 트랜지스터(102)가 n 채널형인 경우, 비선택열에서의 제 2 워드선(WLb)의 전위는 통상 동작 및 검증 동작의 기입시 및 판독시에 접지 전위(GND)보다 낮은 로 레벨의 전위(VSS)로 한다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
본 실시형태에서는, 복수의 메모리 셀을 가지는 기억장치의 구성과 그 구동 방법의 다른 일례에 대하여 설명한다.
도 9는, 도 1(B)에 나타낸 메모리 셀(110)을 복수 가지는 셀 어레이(201)의 회로도의 일례이다.
도 9에 나타낸 셀 어레이(201)에서는, 복수의 워드선(WL), 복수의 데이터선(DL), 복수의 소스선(SL), 복수의 용량선(CL) 등의 각종 배선이 설치되어 있고, 구동 회로로부터의 신호 또는 전위가 이들 배선을 통하여 각 메모리 셀(110)에 공급된다.
구체적으로, 트랜지스터(101)의 제 1 단자는 복수의 데이터선(DL)의 하나에 접속되어 있다. 트랜지스터(101)의 게이트 전극은 복수의 워드선(WL)의 하나에 접속되어 있다. 용량 소자(103)가 가지는 한쌍의 전극 중, 트랜지스터(101)의 제 2 단자에 접속되어 있는 전극과는 다른 한쪽의 전극이 복수의 소스선(SL)의 하나에 접속되어 있다. 용량 소자(104)가 가지는 한쌍의 전극 중, 트랜지스터(101)의 제 2 단자에 접속되어 있는 전극과는 다른 한쌍의 전극이 복수의 용량선(CL)의 하나에 접속되어 있다.
또한, 상기 배선의 수는 메모리 셀(110)의 수 및 배치에 따라 결정할 수 있다. 구체적으로, 도 9에 나타낸 셀 어레이(201)의 경우, y행×x열의 메모리 셀(110)이 매트릭스 형상으로 접속되어 있고, 워드선(WL1∼WLy), 데이터선(DL1∼DLx), 소스선(SL1∼SLy), 용량선(CL1∼CLy)이 셀 어레이(201) 내에 배치되어 있는 경우를 예시하고 있다.
다음에, 도 9에 나타낸 셀 어레이(201)의 통상의 동작에 대하여, 도 10의 타이밍 차트를 이용하여 설명한다. 또한, 도 10에서는, 1행 1번째열의 메모리 셀(110)과, 1행 x번째열의 메모리 셀(110)과, y행 1번째열의 메모리 셀(110)과, y행 x번째열의 메모리 셀(110)에 있어서, 데이터의 기입, 보유, 판독을 행하는 경우를 예로 들고 있다.
기입 기간(Ta)에 있어서의 셀 어레이(201)의 동작에 대하여 설명한다. 데이터의 기입은 행마다 행해진다. 도 10에서는, 1행 1번째열의 메모리 셀(110) 및 1행 x번째열의 메모리 셀(110)에의 데이터의 기입을 먼저 행하고, 그 후에, y행 1번째열의 메모리 셀(110) 및 y행 x번째열의 메모리 셀(110)에의 데이터의 기입을 행하는 경우를 예시하고 있다.
또한, 기입 기간(Ta)에서는 모든 소스선(SL) 및 모든 용량선(CL)에 접지 전위가 부여되어 있다.
먼저, 기입을 행하는 1번째행의 메모리 셀(110)에 접속된 워드선(WL1)의 선택을 행한다. 구체적으로 도 10에서는, 워드선(WL1)에 하이 레벨의 전위(VH)가 부여되고, 워드선(WLy)을 포함하는 그 이외의 워드선에는 접지 전위(GND)가 부여된다. 따라서, 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(101)만이 선택적으로 온이 된다.
그리고, 워드선(WL1)이 선택되어 있는 기간에 있어서, 데이터선(DL1), 데이터선(DLx)에, 데이터를 포함하는 신호의 전위가 부여된다. 데이터선(DL1), 데이터선(DLx)에 부여되는 전위의 레벨은 데이터의 내용에 따라 당연히 다르다. 도 10에서는, 데이터선(DL1)에 하이 레벨의 전위(VDD1)가 부여되고, 데이터선(DLx)에 접지 전위(GND)가 부여되어 있는 경우를 예시한다. 데이터선(DL1, DLx)에 부여되는 전위는 온의 트랜지스터(101)를 통하여, 용량 소자(103)가 가지는 전극의 하나, 및 용량 소자(104)가 가지는 전극의 하나에 부여된다.
또한, 전위(VH)는 전위(VDD1)와 같거나, 그것보다 높은 것으로 한다. 구체적으로, 전위(VH)와 전위(VDD1)의 전위차는, 트랜지스터(101)의 스레시홀드 전압과 같거나, 그것보다 큰 것으로 한다.
용량 소자(103)의 한쪽의 전극, 및 용량 소자(104)의 한쪽의 전극을 노드(FG)로 하면, 데이터선(DL1, DLx)에 부여되는 전위에 따라, 노드(FG)의 전위는, 1행 1번째열의 메모리 셀(110)에 있어서 전위(VDD1)가 되고, 1행 x번째열의 메모리 셀(110)에 있어서 접지 전위(GND)가 된다. 그리고, 노드(FG)의 전위에 따라 용량 소자(103) 및 용량 소자(104)에 공급되는 전하량이 제어됨으로써, 1행 1번째열의 메모리 셀(110)과, 1행 x번째열의 메모리 셀(110)에의 데이터의 기입이 행해진다.
다음에, 워드선(WL1)에 접지 전위(GND)가 부여된다. 따라서, 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(101)가 오프가 되고, 용량 소자(103) 및 용량 소자(104)에 있어서 전하가 보유된다.
또한, 트랜지스터(101)의 반도체막에 산화물 반도체를 이용한 경우, 트랜지스터(101)는 오프 전류가 매우 낮다는 특성을 가진다. 따라서, 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하의 리크가 방해되고, 트랜지스터(101)에 실리콘 등의 반도체를 이용한 경우에 비해, 긴 기간에 걸쳐 데이터의 보유를 행할 수 있다.
다음에, 기입을 행하는 y번째행의 메모리 셀(110)에 접속된 워드선(WLy)의 선택을 행한다. 구체적으로 도 10에서는, 워드선(WLy)에 하이 레벨의 전위(VH)가 부여되고, 워드선(WL1)을 포함하는 그 이외의 워드선에는 접지 전위(GND)가 부여된다. 따라서, 워드선(WLy)에 게이트 전극이 접속되어 있는 트랜지스터(101)만이 선택적으로 온이 된다.
그리고, 워드선(WLy)이 선택되어 있는 기간에 있어서, 데이터선(DL1), 데이터선(DLx)에, 데이터를 포함하는 신호의 전위가 부여된다. 데이터선(DL1), 데이터선(DLx)에 부여되는 전위의 레벨은 데이터의 내용에 따라 당연히 다르다. 도 10에서는, 데이터선(DL1)에 접지 전위(GND)가 부여되고, 데이터선(DLx)에 하이 레벨의 전위(VDD1)가 부여되어 있는 경우를 예시한다. 데이터선(DL1, DLx)에 부여되는 전위는 온의 트랜지스터(101)를 통하여, 용량 소자(103)가 가지는 전극의 하나, 및 용량 소자(104)가 가지는 전극의 하나에 부여된다. 데이터선(DL1, DLx)에 부여되는 전위에 따라, 노드(FG)의 전위는 y행 1번째열의 메모리 셀(110)에 있어서 접지 전위(GND)가 되고, y행 x번째열의 메모리 셀(110)에 있어서 전위(VDD1)가 된다. 그리고, 노드(FG)의 전위에 따라 용량 소자(103) 및 용량 소자(104)에 공급되는 전하량이 제어됨으로써, y행 1번째열의 메모리 셀(110)과 y행 x번째열의 메모리 셀(110)에의 데이터의 기입이 행해진다.
다음에, 워드선(WLy)에 접지 전위(GND)가 부여된다. 따라서, 워드선(WLy)에 게이트 전극이 접속되어 있는 트랜지스터(101)가 오프가 되고, 용량 소자(103) 및 용량 소자(104)에 있어서 전하가 보유된다.
또한, 메모리 셀(110)에 잘못된 데이터가 기입되는 것을 막기 위해, 각 워드선(WL)의 선택이 종료된 후에, 데이터선(DL)에의 데이터를 포함하는 신호의 전위의 공급을 정지시키는 것이 바람직하다.
또한, 검증 동작을 행하는 경우의 기입 기간(Ta)에서는, 모든 소스선(SL)을 플로팅 상태로 해 두는 점에서 상기 동작과는 다르다. 또한, 검증용의 데이터를 포함하는 신호의 전위는 실시형태 1에서 설명한 바와 같이, 전위(VDD1)와 같거나, 그것보다 낮은 전위(VDD2)로 하는 것이 바람직하다. 그리고, 기입 기간(Ta)에서는, 온의 트랜지스터(101)를 통하여, 노드(FG)에 부여된 검증용의 데이터를 포함하는 신호의 전위에 따라, 용량 소자(104)에 공급되는 전하량이 제어됨으로써, 선택된 행의 메모리 셀(110)에, 검증용의 데이터가 기입된다.
또한, 검증용의 데이터는 전하의 과잉 리크에 의해 보유 시간이 단축화되어 버리는 불량 메모리 셀을 검출하기 위해, 전하량이 많은 상태에 상당하는 디지털값을 가지고 있는 것이 바람직하다.
다음에, 데이터의 보유 기간(Ts)에 있어서의 셀 어레이(201)의 동작에 대하여 설명한다.
보유 기간(Ts)에서는 모든 소스선(SL) 및 모든 용량선(CL)에 접지 전위가 부여되어 있다.
또한, 보유 기간(Ts)에 있어서, 모든 워드선(WL)에는 트랜지스터(101)가 오프가 되는 레벨의 전위, 구체적으로는 접지 전위(GND)가 부여된다. 따라서, 용량 소자(103) 및 용량 소자(104)에 공급된 전하가 보유되어 있는 동안에, 데이터는 보유된다.
다음에, 데이터의 판독 기간(Tr)에 있어서의 셀 어레이(201)의 동작에 대하여 설명한다.
판독 기간(Tr)에서는, 모든 소스선(SL) 및 모든 용량선(CL)에 접지 전위가 부여되어 있다.
그리고, 판독 기간(Tr)에서는, 판독을 행하는 메모리 셀(110)에 접속된 데이터선(DL)에 하이 레벨의 전위(VR)가 부여된다. 구체적으로 도 10에서는, 1 번째열의 메모리 셀(110)에 접속된 데이터선(DL1)과 x번째열의 메모리 셀(110)에 접속된 데이터선(DLx)에 하이 레벨의 전위(VR)가 부여된다. 또한, 전위(VR)는, 전위(VDD1) 또는 전위(VDD2)와 같거나, 혹은 전위(VDD1) 및 전위(VDD2)보다 낮고 접지 전위(GND)보다 높은 전위인 것으로 한다. 그리고, 전위(VR)가 부여된 후에는, 데이터선(DL1)과 데이터선(DLx)을 모두 플로팅 상태로 한다.
다음에, 판독을 행하는 1번째행의 메모리 셀(110)에 접속된 워드선(WL1)의 선택을 행한다. 구체적으로 도 10에서는, 워드선(WL1)에 하이 레벨의 전위(VH)가 부여되고, 워드선(WLy)을 포함하는 그 이외의 워드선에는 접지 전위(GND)가 부여된다. 따라서, 워드선(WL1)에 게이트 전극이 접속되어 있는 트랜지스터(101)만이 선택적으로 온이 된다.
트랜지스터(101)가 온이 되면, 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하가 판독을 행하는 데이터선(DL)에 방출되거나, 혹은, 판독을 행하는 데이터선(DL)으로부터 용량 소자(103) 및 용량 소자(104)에 전하가 공급된다. 상기 동작은 보유 기간에 있어서의 노드(FG)의 전위에 의해 정해진다.
구체적으로, 도 10에 나타낸 타이밍 차트의 경우, 판독 기간(Tr) 전의 보유 기간에, 1행 1번째열의 메모리 셀(110)에 있어서의 노드(FG)는 전위(VDD1)이다. 따라서, 판독 기간에 있어서 트랜지스터(101)가 온이 되면, 1행 1번째열의 메모리 셀(110)에 있어서의 용량 소자(103) 및 용량 소자(104)로부터 데이터선(DL1)에 전하가 방출되기 때문에, 데이터선(DL1)의 전위는 높아지고, 전위(VR＋α)가 된다. 또한, 판독 기간(Tr) 전의 보유 기간에, 1행 x번째열의 메모리 셀(110)에 있어서의 노드(FG)는 접지 전위(GND)이다. 따라서, 판독 기간에 있어서 트랜지스터(101)가 온이 되면, 1행 x번째열의 메모리 셀(110)에 있어서의 용량 소자(103) 및 용량 소자(104)에 데이터선(DLx)으로부터 전하가 공급되기 때문에, 데이터선(DLx)의 전위는 낮아져, 전위(VR-β)가 된다.
따라서, 데이터선(DL1, DLx)의 전위는 1행 1번째열의 메모리 셀(110)과 1행 x번째열의 메모리 셀(110)의 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하량에 따른 높이가 된다. 그리고, 상기 전위로부터 전하량의 차이를 읽어냄으로써, 1행 1번째열의 메모리 셀(110)과 1행 x번째열의 메모리 셀(110)로부터 데이터를 판독할 수 있다.
다음에, 1행 1번째열의 메모리 셀(110)과, 1행 x번째열의 메모리 셀(110)로부터의 데이터의 판독이 종료되면, 다시, 데이터선(DL1) 및 데이터선(DLx)에 하이 레벨의 전위(VR)를 부여한 후, 데이터선(DL1) 및 데이터선(DLx)을 플로팅 상태로 한다.
그리고, 판독을 행하는 1번째행의 메모리 셀(110)에 접속된 워드선(WLy)의 선택을 행한다. 구체적으로 도 10에서는, 워드선(WLy)에 하이 레벨의 전위(VH)가 부여되고, 워드선(WL1)을 포함하는 그 이외의 워드선에는 접지 전위(GND)가 부여된다. 따라서, 워드선(WLy)에 게이트 전극이 접속되어 있는 트랜지스터(101)만이 선택적으로 온이 된다.
트랜지스터(101)가 온이 되면, 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하가, 판독을 행하는 데이터선(DL)으로 방출되거나, 혹은, 판독을 행하는 데이터선(DL)으로부터의 전하가 용량 소자(103) 및 용량 소자(104)에 공급된다. 상기 동작은 보유 기간에 있어서의 노드(FG)의 전위에 의해 정해진다.
구체적으로, 도 10에 나타낸 타이밍 차트의 경우, 판독 기간(Tr) 전의 보유 기간에, y행 1번째열의 메모리 셀(110)에 있어서의 노드(FG)는 접지 전위(GND)이다. 따라서, 판독 기간에 있어서 트랜지스터(101)가 온이 되면, y행 1번째열의 메모리 셀(110)에 있어서의 용량 소자(103) 및 용량 소자(104)에 데이터선(DL1)으로부터의 전하가 공급되기 때문에, 데이터선(DL1)의 전위는 낮아져, 전위(VR-β)가 된다. 또한, 판독 기간(Tr) 전의 보유 기간에, y행 x번째열의 메모리 셀(110)에 있어서의 노드(FG)는 전위(VDD1)이다. 따라서, 판독 기간에 있어서 트랜지스터(101)가 온이 되면, y행 x번째열의 메모리 셀(110)에 있어서의 용량 소자(103) 및 용량 소자(104)로부터 데이터선(DLx)에 전하가 방출되기 때문에, 데이터선(DLx)의 전위는 높아져 전위(VR＋α)가 된다.
따라서, 데이터선(DL1, DLx)의 전위는, y행 1번째열의 메모리 셀(110)과 y행 x번째열의 메모리 셀(110)의 용량 소자(103) 및 용량 소자(104)에 보유되어 있는 전하량에 따른 높이가 된다. 그리고, 상기 전위로부터 전하량의 차이를 읽어냄으로써, y행 1번째열의 메모리 셀(110)과 y행 x번째열의 메모리 셀(110)로부터 데이터를 판독할 수 있다.
각 데이터선(DL)의 끝에는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호에는 셀 어레이(201)로부터 판독된 데이터가 포함된다.
또한, 검증 동작을 행하는 경우의 판독 기간(Tr)에서는, 모든 소스선(SL)을 플로팅 상태로 해 두는 점에서 상기 동작과는 다르다. 그리고, 노드(FG)의 전위에 따라, 데이터선(DL1, DLx)의 전위가 정해지기 때문에, 상기 데이터선(DL1, DLx)의 전위로부터 용량 소자(104)에 보유되어 있는 전하량의 차이를 읽어냄으로써, 메모리 셀(110)로부터, 검증용의 데이터를 판독할 수 있다. 판독된 검증용의 데이터가 가지는 디지털값과 기입한 검증용의 데이터가 가지는 디지털값이 일치하는 경우, 메모리 셀은 데이터의 보유 시간이 소정의 길이를 만족하고 있다고 판단할 수 있다. 또한, 판독된 검증용의 데이터가 가지는 디지털값과 기입한 검증용의 데이터가 가지는 디지털값이 일치하지 않는 경우, 메모리 셀은 데이터의 보유 시간이 소정의 길이를 만족하지 않았다고 판단할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
기억장치에 있어서 구동 회로의 구체적인 구성의 일례에 대하여 설명한다.
도 11에, 기억장치의 구체적인 구성을, 일례로서 블럭도로 나타낸다. 또한, 도 11에 나타낸 블럭도에서는 기억장치 내의 회로를 기능마다 분류하여, 서로 독립한 블록으로서 나타내고 있지만, 실제 회로는 기능마다 완전하게 분리하는 것이 어렵고, 하나의 회로가 복수의 기능과 관련되어 있을 수도 있다.
도 11에 나타낸 기억장치(800)는 셀 어레이(801)와 구동 회로(802)를 가지고 있다. 구동 회로(802)는 셀 어레이(801)로부터 판독된 데이터를 포함하는 신호를 생성하는 판독 회로(803)와, 워드선의 전위를 제어하는 워드선 구동 회로(804)와, 셀 어레이(801)에서 선택된 메모리 셀에 있어서의 데이터의 기입을 제어하는 데이터선 구동 회로(805)를 가진다. 또한, 구동 회로(802)는 판독 회로(803), 워드선 구동 회로(804), 데이터선 구동 회로(805)의 동작을 제어하는 제어 회로(806)를 가지고 있다.
또한, 도 11에 나타낸 기억장치(800)에서는, 워드선 구동 회로(804)가 디코더(807)와 레벨 시프터(808)와 버퍼(809)를 가지고 있다. 데이터선 구동 회로(805)가 디코더(810)와 레벨 시프터(811)와 셀렉터(812)를 가지고 있다.
또한, 셀 어레이(801), 판독 회로(803), 워드선 구동 회로(804), 데이터선 구동 회로(805), 제어 회로(806)는 모두 하나의 기판을 이용하여 형성되어 있어도 좋고, 어느 하나 또는 모두가 서로 다른 기판을 이용하여 형성되어 있어도 좋다.
다른 기판을 이용하고 있는 경우, FPC(Flexible Printed Circuit) 등을 통하여 전기적인 접속을 확보할 수 있다. 이 경우, 구동 회로(802)의 일부가 FPC에 COF(Chip On Film)법을 이용하여 접속되어 있어도 좋다. 혹은, COG(Chip On Glass)법을 이용하여 전기적인 접속을 확보할 수 있다.
기억장치(800)에, 셀 어레이(801)의 어드레스(Ax), 어드레스(Ay)를 정보로서 포함하는 신호(AD)가 입력되면, 제어 회로(806)는, 열방향의 어드레스(Ax)를 데이터선 구동 회로(805)에 보내고, 행방향의 어드레스(Ay)를 워드선 구동 회로(804)에 보낸다. 또한, 제어 회로(806)는 기억장치(800)에 입력된 데이터를 포함하는 신호(DATA)를 데이터선 구동 회로(805)에 보낸다.
셀 어레이(801)에서의 데이터의 기입 동작, 판독 동작의 선택은 제어 회로(806)에 공급되는 신호(RE)(Read enable), 신호(WE)(Write enable) 등에 의해 선택된다. 또한, 셀 어레이(801)가 복수 존재하는 경우, 제어 회로(806)에 셀 어레이(801)를 선택하기 위한 신호(CE)(Chip enable)가 입력되어 있어도 좋다. 이 경우, 신호(RE), 신호(WE)에 의해 선택되는 동작이, 신호(CE)에 의해 선택된 셀 어레이(801)에서 실행된다.
셀 어레이(801)에서는, 신호(WE)에 의해 기입 동작이 선택되면, 제어 회로(806)로부터의 지시에 따라, 워드선 구동 회로(804)가 가지는 디코더(807)에 있어서, 어드레스(Ay)에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 이 신호는 레벨 시프터(808)에 의해 진폭이 조정된 후, 버퍼(809)를 통하여 셀 어레이(801)에 입력된다. 한편, 데이터선 구동 회로(805)에서는, 제어 회로(806)로부터의 지시에 따라, 디코더(810)에서 선택된 메모리 셀 중, 어드레스(Ax)에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 이 신호는 레벨 시프터(811)에 의해 진폭이 조정된 후, 셀렉터(812)에 입력된다. 셀렉터(812)에서는, 입력된 신호에 따라 신호(DATA)를 샘플링하여, 어드레스(Ax), 어드레스(Ay)에 대응하는 메모리 셀에 샘플링한 신호를 입력한다.
또한, 셀 어레이(801)에서는 신호(RE)에 의해 판독 동작이 선택되면, 제어 회로(806)로부터의 지시에 따라, 워드선 구동 회로(804)가 가지는 디코더(807)에 있어서, 어드레스(Ay)에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 이 신호는 레벨 시프터(808)에 의해 진폭이 조정된 후, 버퍼(809)를 통하여 셀 어레이(801)에 입력된다. 한편, 판독 회로(803)에서는, 제어 회로(806)로부터의 지시에 따라, 디코더(807)에 의해 선택된 메모리 셀 중, 어드레스(Ax)에 대응하는 메모리 셀을 선택한다. 그리고, 어드레스(Ax), 어드레스(Ay)에 대응하는 메모리 셀에 기억되어 있는 데이터를 판독하고, 이 데이터를 포함하는 신호를 생성한다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 판독 회로의 구체적인 구성의 일례에 대하여 설명한다.
셀 어레이로부터 판독된 전위는, 메모리 셀에 기입되어 있는 데이터에 따라, 그 레벨이 정해진다. 따라서, 이상적으로는, 복수의 메모리 셀에 같은 디지털값의 데이터가 기억되어 있다면, 복수의 메모리 셀로부터 판독된 전위는 모두 같은 레벨일 것이다. 그러나, 실제로는, 기억소자로서 기능하는 트랜지스터, 용량 소자, 또는 판독시에 있어서 스위칭 소자로서 기능하는 트랜지스터의 특성이 메모리 셀간에서 편차가 생기는 일이 있다. 이 경우, 판독되어야 하는 데이터가 모두 같은 디지털값이어도, 실제로 판독된 전위에 편차가 생기기 때문에, 그 분포는 폭을 가진다. 따라서, 셀 어레이로부터 판독된 전위에 다소의 편차가 생겨도, 정확한 데이터를 포함하고, 또한, 소망의 사양에 맞추어 진폭, 파형이 처리된 신호를 형성하는 판독 회로를 구동 회로에 설치하는 것이 바람직하다.
도 12에, 판독 회로의 일례를 회로도에 나타낸다. 도 12에 나타낸 판독 회로는 셀 어레이로부터 데이터선을 통하여 판독된 전위(Vdata)의 판독 회로에의 입력을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터(260)와, 저항으로서 기능하는 트랜지스터(261)를 가진다. 또한, 도 12에 나타낸 판독 회로는 오퍼레이션 증폭기(262)를 가지고 있다.
구체적으로, 트랜지스터(261)는 각각, 그 게이트 전극과 드레인 전극(또는, 드레인 영역)이 접속되어 있고, 또한, 게이트 전극 및 드레인 전극에 하이 레벨의 전원 전위(Vdd)가 부여되어 있다. 또한, 트랜지스터(261)는 소스 전극이 오퍼레이션 증폭기(262)의 비반전 입력 단자(＋)에 접속되어 있다. 따라서, 트랜지스터(261)는 전원 전위(Vdd)가 부여되어 있는 노드와, 오퍼레이션 증폭기(262)의 비반전 입력 단자(＋)와의 사이에 접속된 저항으로서 기능한다. 또한, 도 12에서는, 게이트 전극과 드레인 전극이 접속된 트랜지스터를 저항으로서 이용했지만, 본 발명은 이것에 한정되지 않고, 저항으로서 기능하는 소자라면 대체가 가능하다.
또한, 스위칭 소자로서 기능하는 트랜지스터(260)는 그 게이트 전극에 부여되는 신호(Sig)의 전위에 따라, 트랜지스터(260)가 가지는 소스 전극에의 전위(Vdata)의 공급을 제어한다.
예를 들면, 트랜지스터(260)가 온이 되면, 전위(Vdata)와 전원 전위(Vdd)를 트랜지스터(260)와 트랜지스터(261)에 의해 저항 분할함으로써 얻어지는 전위가 오퍼레이션 증폭기(262)의 비반전 입력 단자(＋)에 부여된다. 그리고, 전원 전위(Vdd)의 레벨은 고정되어 있으므로, 저항 분할에 의해 얻어지는 전위의 레벨에는 전위(Vdata)의 레벨, 즉, 판독된 데이터의 디지털값이 반영되어 있다.
한편, 오퍼레이션 증폭기(262)의 반전 입력 단자(-)에는, 기준 전위(Vref)가 부여되어 있다. 그리고, 비반전 입력 단자(＋)에 부여되는 전위가 기준 전위(Vref)에 대하여 높은지 낮은지에 따라, 출력 단자의 전위(Vout)의 레벨을 다르게 할 수 있고, 그것에 의해, 간접적으로 데이터를 포함하는 신호를 얻을 수 있다.
또한, 같은 값의 데이터가 기억되어 있는 메모리 셀이어도, 메모리 셀간의 특성의 편차에 의해, 판독된 전위(Vdata)의 레벨에도 편차가 생기고, 그 분포가 폭을 가지는 경우가 있다. 따라서, 기준 전위(Vref)의 레벨은 데이터의 값을 정확하게 읽어내기 때문에, 노드의 전위(Vdata)의 편차를 고려하여 정한다.
또한, 도 12에서는, 2값의 디지털값을 취급하는 경우의 판독 회로의 일례이므로, 데이터의 판독에 이용하는 오퍼레이션 증폭기는 전위(Vdata)가 부여되는 노드에 대하여 하나씩 이용하고 있지만, 오퍼레이션 증폭기의 수는 이것에 한정되지 않는다. n값(n은 2 이상의 자연수)의 데이터를 취급하는 경우, 전위(Vdata)가 부여되는 노드에 대한 오퍼레이션 증폭기의 수를 n-1으로 한다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 도 1(A)에 나타낸 메모리 셀(100), 또는 도 1(B)에 나타낸 메모리 셀(110)에 있어서, 용량 소자(103)가 가지는 한쌍의 전극 중, 플로팅 상태에 있는 전극의 전위의 변화로부터, 불량 메모리 셀의 유무를 검출하는 경우에 대하여 설명한다.
도 13(A)에, 1행의 메모리 셀(100)과 판독 회로의 접속 구성을 나타낸다. 구체적으로, 도 13(A)에서는, 제 2 워드선(WLb)의 하나를 공유하고 있는 1행의 메모리 셀(100)과, 판독 회로를 구성하고 있는 센스 증폭기(301) 및 스위칭 소자(302)를 나타내고 있다. 센스 증폭기(301)의 비반전 입력 단자(＋)에는, 제 2 워드선(WLb)이 접속되어 있다. 센스 증폭기(301)의 반전 입력 단자(-)에는, 기준 전위(Vref)가 부여되어 있다. 스위칭 소자(302)는 제 2 워드선(WLb)에의 접지 전위(GND)의 공급을 제어한다.
제 2 워드선(WLb)의 전위는, 보유시에 있어서, 트랜지스터(102)가 가지는 게이트 전극의 전위가 변동함에 따라 변화한다. 따라서, 제 2 워드선(WLb)의 전위의 변화를 센스 증폭기(301)에서 읽어냄으로써, 트랜지스터(102)가 가지는 게이트 전극의 전위의 변화를 간접적으로 읽어낼 수 있다. 트랜지스터(102)가 가지는 게이트 전극의 전위의 변화가 큰 경우, 1행의 메모리 셀(100) 중에 불량 메모리 셀이 존재하는 것을 의미한다. 또한, 트랜지스터(102)가 가지는 게이트 전극의 전위의 변화가 작은 경우, 1행의 메모리 셀(100) 중에 불량 메모리 셀이 존재하지 않는 것을 의미한다.
불량 메모리 셀이 존재한 행의 메모리 셀(100)은 미리 준비해 둔 용장(冗長) 메모리 셀과 행마다 바꿔 넣는다.
또한, 본 실시형태와 같이, 제 2 워드선(WLb)의 전위의 변화를 읽어냄으로써 불량 메모리 셀을 검출하는 방법의 경우, 검출용의 데이터를 읽어낼 필요는 없다. 따라서, 검증용의 데이터를 포함하는 신호의 전위는 통상의 데이터를 포함하는 신호의 전위와 같아도 좋다.
예를 들면, 하나의 제 2 워드선(WLb)에 접속된 메모리 셀이 32개, 센스 증폭기(301)의 감도가 1 mV, 용량 소자(104)와 용량 소자(103)의 용량값의 비가 1：1000인 경우, 검증 동작시의 보유 시간을 674초로 함으로써, 통상 동작 시에 있어서의 보유 시간을 10년 확보할 수 있다는 것을 확인할 수 있다.
도 13(B)에, 1행의 메모리 셀(110)과 판독 회로의 접속 구성을 나타낸다. 구체적으로, 도 13(B)에서는, 소스선(SL)의 하나를 공유하고 있는 1행의 메모리 셀(110)과, 판독 회로를 구성하고 있는 센스 증폭기(303) 및 스위칭 소자(304)를 나타내고 있다. 센스 증폭기(303)의 비반전 입력 단자(＋)에는 소스선(SL)이 접속되어 있다. 센스 증폭기(303)의 반전 입력 단자(-)에는 기준 전위(Vref)가 부여되어 있다. 스위칭 소자(304)는 소스선(SL)에의 접지 전위(GND)의 공급을 제어한다.
소스선(SL)의 전위는, 보유시에 있어서, 트랜지스터(101)가 가지는 제 2 단자의 전위가 변동함에 따라 변화한다. 따라서, 소스선(SL)의 전위의 변화를 센스 증폭기(303)에서 읽어냄으로써, 트랜지스터(101)가 가지는 제 2 단자의 전위의 변화를 간접적으로 읽어낼 수 있다. 트랜지스터(101)가 가지는 제 2 단자의 전위의 변화가 큰 경우, 1행의 메모리 셀(110) 중에 불량 메모리 셀이 존재하는 것을 의미한다. 또한, 트랜지스터(101)가 가지는 제 2 단자의 전위의 변화가 작은 경우, 1행분의 복수의 메모리 셀(110) 중에 불량 메모리 셀이 존재하지 않는 것을 의미한다.
불량 메모리 셀이 존재한 행의 메모리 셀(110)은 미리 준비해 둔 용장 메모리 셀과 행마다 바꿔 넣는다.
또한, 본 실시형태와 같이, 소스선(SL)의 전위의 변화를 읽어냄으로써 불량 메모리 셀을 검출하는 방법의 경우, 검출용의 데이터를 판독할 필요는 없다. 따라서, 검증용의 데이터를 포함하는 신호의 전위는 통상의 데이터를 포함하는 신호의 전위와 같아도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 도 1(A)에 나타낸 메모리 셀(100)에 있어서, 트랜지스터(101)의 활성층에 산화물 반도체를 이용하여, 트랜지스터(102)의 활성층에 실리콘을 이용하는 경우를 예로 들어, 기억장치의 제작 방법에 대하여 설명한다.
단, 트랜지스터(102)는, 실리콘 외에, 게르마늄, 실리콘 게르마늄, 단결정 탄화실리콘 등의 반도체 재료를 이용하여도 좋다. 또한, 예를 들면, 실리콘을 이용한 트랜지스터(102)는 실리콘 웨이퍼 등의 단결정 반도체 기판, SOI법에 의해 제작된 실리콘 박막, 기상 성장법에 의해 제작된 실리콘 박막 등을 이용하여 형성할 수 있다. 혹은, 본 발명의 일양태에서는 메모리 셀을 구성하는 모든 트랜지스터에 산화물 반도체를 이용하여도 좋다.
본 실시형태에서는, 먼저, 도 14(A)에 나타낸 바와 같이, 기판(700) 위에 절연막(701)과 단결정의 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도, 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들면, 기판(700)에는 퓨전법이나 플로트법으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 이용할 수 있다. 유리 기판으로서는, 후의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 이용하면 좋다.
또한, 본 실시형태에서는, 반도체막(702)이 단결정의 실리콘인 경우를 예로 들어, 이하, 트랜지스터(102)의 제작 방법에 대하여 설명한다. 또한, 구체적인 단결정의 반도체막(702)의 제작 방법의 일례에 대하여, 간단하게 설명한다. 먼저, 단결정의 반도체 기판인 본드 기판에, 전계에서 가속된 이온으로 이루어지는 이온 빔을 주입하고, 본드 기판의 표면으로부터 일정한 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는 이온 빔의 가속 에너지와 이온 빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과 절연막(701)이 형성된 기판(700)을, 사이에 이 절연막(701)이 끼워지도록 부착시킨다. 부착은, 본드 기판과 기판(700)을 중첩시킨 후, 본드 기판과 기판(700)의 일부에, 1 N/cm2 이상 500 N/cm2 이하, 바람직하게는 11 N/cm2 이상 20 N/cm2 이하 정도의 압력을 가한다. 압력을 가하면, 그 부분으로부터 본드 기판과 절연막(701)이 접합을 개시하고, 최종적으로는 밀착한 면 전체에 접합이 미친다. 다음에, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드들이 결합하여, 미소 보이드의 체적이 증대한다. 그 결과, 취화층에서 본드 기판의 일부인 단결정 반도체막이 본드 기판으로부터 분리한다. 상기 가열 처리의 온도는 기판(700)의 변형점을 넘지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 소망의 형상으로 가공함으로써, 반도체막(702)을 형성할 수 있다.
반도체막(702)에는, 스레시홀드 전압을 제어하기 위해, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 혹은 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 좋다. 스레시홀드 전압을 제어하기 위한 불순물 원소의 첨가는 패터닝하기 전의 반도체막에 대하여 행하여도 좋고, 패터닝 후에 형성된 반도체막(702)에 대하여 행하여도 좋다. 또한, 스레시홀드 전압을 제어하기 위한 불순물 원소의 첨가를 본드 기판에 대하여 행하여도 좋다. 혹은, 불순물 원소의 첨가를, 스레시홀드 전압을 대략적으로 조정하기 위해 본드 기판에 대하여 행한 후, 스레시홀드 전압을 미조정하기 위해, 패터닝 전의 반도체막에 대하여, 또는 패터닝에 의해 형성된 반도체막(702)에 대하여 행하여도 좋다.
또한, 본 실시형태에서는, 단결정의 반도체막을 이용하는 예에 대하여 설명하고 있지만, 본 발명은 이 구성에 한정되지 않는다. 예를 들면, 절연막(701) 위에 기상 성장법을 이용하여 형성된 다결정, 미결정, 비정질의 반도체막을 이용해도 좋고, 상기 반도체막을 공지의 기술에 따라 결정화해도 좋다. 공지의 결정화 방법으로서는, 레이저광을 이용한 레이저 결정화법, 촉매 원소를 이용하는 결정화법이 있다. 혹은, 촉매 원소를 이용하는 결정화법과 레이저 결정화법을 조합하여 이용할 수도 있다. 또한, 석영과 같은 내열성이 뛰어난 기판을 이용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 이용한 램프 어닐 결정화법, 촉매 원소를 이용하는 결정화법, 950℃ 정도의 고온 어닐법을 조합한 결정화법을 이용해도 좋다.
다음에, 도 14(B)에 나타낸 바와 같이, 반도체막(702) 위에 게이트 절연막(703)을 형성한 후, 게이트 절연막(703) 위에 마스크(705)를 형성하고, 도전성을 부여하는 불순물 원소를 반도체막(702)의 일부에 첨가함으로써, 불순물 영역(704)을 형성한다.
게이트 절연막(703)은 고밀도 플라즈마 처리, 열처리 등을 행하여 반도체막(702)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들면 He, Ar, Kr, Xe 등의 희가스와 산소, 산화질소, 암모니아, 질소 등의 혼합 가스를 이용하여 행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 행함으로써, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도의 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해, 반도체막의 표면을 산화 또는 질화함으로써, 1∼20 nm, 바람직하게는 5∼10 nm의 절연막이 반도체막에 접하도록 형성할 수 있다. 예를 들면, 아산화질소(N2O)를 Ar로 1∼3배(유량비) 희석하여, 10 Pa∼30 Pa의 압력으로 3 kW∼5 kW의 마이크로파(2.45 GHz) 전력을 인가하여 반도체막(702)의 표면을 산화 혹은 질화시킨다. 이 처리에 의해 1 nm∼10 nm(바람직하게는 2 nm∼6 nm)의 절연막을 형성한다. 또한, 아산화질소(N2O)와 실란(SiH4)을 도입하여, 10 Pa∼30 Pa의 압력으로 3 kW∼5 kW의 마이크로파(2.45 GHz) 전력을 인가하고 기상 성장법에 의해 산화질화규소막을 형성하여 게이트 절연막을 형성한다. 고상 반응과 기상 성장법에 의한 반응을 조합함으로써 계면 준위 밀도가 낮고 절연 내압이 뛰어난 게이트 절연막을 형성할 수 있다.
상술한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행되기 때문에, 게이트 절연막(703)과 반도체막(702)과의 계면 준위 밀도를 매우 낮게 할 수 있다. 또한, 고밀도 플라즈마 처리에 의해 반도체막(702)을 직접 산화 또는 질화함으로써, 형성되는 절연막의 두께의 편차를 억제할 수 있다. 또 반도체막이 결정성을 가지는 경우, 고밀도 플라즈마 처리를 이용하여 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정립계에 있어서만 산화가 빠르게 진행되는 것을 억제하여 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성의 편차를 억제할 수 있다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 이용하여, 산화규소, 질화산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화알루미늄 또는 산화탄탈, 산화이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy(x＞0, y＞0)) 등을 포함하는 막을 단층으로 또는 적층시킴으로써, 게이트 절연막(703)을 형성해도 좋다.
또한, 본 명세서에 있어서 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 물질이며, 또한, 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 의미한다.
게이트 절연막(703)의 두께는, 예를 들면, 1 nm 이상 100 nm 이하, 바람직하게는 10 nm 이상 50 nm 이하로 할 수 있다. 본 실시형태에서는, 플라즈마 CVD법을 이용하여, 산화규소를 포함하는 단층의 절연막을 게이트 절연막(703)으로서 이용한다.
다음에, 마스크(705)를 제거한 후, 도 14(C)에 나타낸 바와 같이, 게이트 절연막(703)의 일부를 제거하고, 불순물 영역(704)과 중첩하는 영역에 에칭 등에 의해 개구부(706)를 형성한 후, 게이트 전극(707) 및 도전막(708)을 형성한다.
게이트 전극(707) 및 도전막(708)은 개구부(706)를 덮도록 도전막을 형성한 후, 이 도전막을 소정의 형상으로 가공(패터닝)함으로써 형성할 수 있다. 도전막(708)은 개구부(706)에서 불순물 영역(704)과 접하고 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀 코트법 등을 이용할 수 있다. 또한, 도전막은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등을 이용할 수 있다. 상기 금속을 주성분으로 하는 합금을 이용해도 좋고, 상기 금속을 포함하는 화합물을 이용해도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 규소 등의 반도체를 이용하여 형성해도 좋다.
또한, 본 실시형태에서는 게이트 전극(707) 및 도전막(708)을 단층의 도전막으로 형성하고 있지만, 본 실시형태는 이 구성에 한정되지 않는다. 게이트 전극(707) 및 도전막(708)은 적층된 복수의 도전막으로 형성되어 있어도 좋다.
2개의 도전막의 조합으로서 첫번째층에 질화탄탈 또는 탄탈을, 두번째층에 텅스텐을 이용할 수 있다. 상기 예 이외에, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티탄 등을 들 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에서, 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들면, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐 실리사이드 등도 이용할 수 있다.
3개 이상의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 게이트 전극(707) 및 도전막(708)에 산화인듐, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨 등의 투광성을 가지는 산화물 도전막을 이용할 수도 있다.
또한, 마스크를 이용하지 않고, 액적 토출법을 이용하여 선택적으로 게이트 전극(707) 및 도전막(708)을 형성해도 좋다. 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공(細孔)으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(707) 및 도전막(708)은 도전막을 형성한 후, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용하여, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 소망의 테이퍼 형상을 가지도록 에칭할 수 있다. 또한, 테이퍼 형상은 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화규소 혹은 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 혹은 불화질소 등의 불소계 가스 또는 산소를 적절히 이용할 수 있다.
다음에, 도 14(D)에 나타낸 바와 같이, 게이트 전극(707) 및 도전막(708)을 마스크로 하여 일도전성을 부여하는 불순물 원소를 반도체막(702)에 첨가함으로써, 게이트 전극(707)과 중첩되는 채널 형성 영역(710)과, 채널 형성 영역(710)을 사이에 끼우는 한쌍의 불순물 영역(709)과, 불순물 영역(704)의 일부에 불순물 원소가 더 첨가된 불순물 영역(711)이 반도체막(702)에 형성된다.
본 실시형태에서는, 반도체막(702)에 p형을 부여하는 불순물 원소(예를 들면 붕소)를 첨가하는 경우를 예로 든다.
또한, 도 17(A)은 상술한 공정이 종료된 시점에서의 메모리 셀의 상면도이다. 도 17(A)의 파선 A1-A2에 있어서의 단면도가 도 14(D)에 상당한다.
다음에, 도 15(A)에 나타낸 바와 같이, 게이트 절연막(703), 게이트 전극(707), 도전막(708)을 덮도록, 절연막(712), 절연막(713)을 형성한다. 구체적으로, 절연막(712), 절연막(713)은 산화규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 질화산화알루미늄 등의 무기의 절연막을 이용할 수 있다. 특히, 절연막(712), 절연막(713)에 유전율이 낮은(low-k) 재료를 이용함으로써, 각종 전극이나 배선의 중첩에 기인한 용량을 충분히 저감하는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연막(712), 절연막(713)에 상기 재료를 이용한 다공성의 절연막을 적용해도 좋다. 다공성의 절연막에서는, 밀도가 높은 절연막과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인한 기생 용량을 더욱 저감하는 것이 가능하다.
본 실시형태에서는, 절연막(712)으로서 산화질화규소, 절연막(713)으로서 질화산화규소를 이용하는 경우를 예로 든다. 또한, 본 실시형태에서는, 게이트 전극(707) 및 도전막(708) 위에 절연막(712), 절연막(713)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(707) 및 도전막(708) 위에 절연막을 1층만 형성하여도 좋고, 3층 이상의 복수의 절연막을 적층하도록 형성하여도 좋다.
다음에, 도 15(B)에 나타낸 바와 같이, 절연막(712) 및 절연막(713)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행하는 것에 의해, 게이트 전극(707) 및 도전막(708)의 표면을 노출시킨다. 또한, 후에 형성되는 트랜지스터(101)의 특성을 향상시키기 위해, 절연막(712), 절연막(713)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 트랜지스터(102)를 형성할 수 있다.
다음에, 트랜지스터(101)의 제작 방법에 대하여 설명한다. 먼저, 도 15(C)에 나타낸 바와 같이, 절연막(712) 또는 절연막(713) 위에 산화물 반도체막(716)을 형성한다.
산화물 반도체막(716)은, 절연막(712) 및 절연막(713) 위에 형성한 산화물 반도체막을 소망의 형상으로 가공함으로써, 형성할 수 있다. 상기 산화물 반도체막의 막두께는, 2 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하, 더욱 바람직하게는 3 nm 이상 20 nm 이하로 한다. 산화물 반도체막은 산화물 반도체를 타겟으로서 이용하여 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은 희가스(예를 들면 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들면 아르곤) 및 산소 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 행하여, 절연막(712) 및 절연막(713)의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터란, 타겟측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 이용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 더한 분위기에서 행하여도 좋다. 또한, 아르곤 분위기에 염소, 사불화탄소 등을 추가한 분위기에서 행하여도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다. 또한, 상기 산화물 반도체는 규소를 포함하고 있어도 좋다.
본 실시형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 타겟을 이용한 스퍼터링법에 의해 얻어지는 막두께 30 nm의 In-Ga-Zn계 산화물 반도체의 박막을 산화물 반도체막으로서 이용한다. 상기 타겟으로서 예를 들면, 원자수비가 In：Ga：Zn = 1：1：1, 4：2：3, 3：1：2, 1：1：2, 2：1：3, 또는 3：1：4로 나타내어지는 In-Ga-Zn-O 타겟을 이용한다. 또한, In, Ga, 및 Zn을 포함하는 타겟의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타겟을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
또한, 산화물 반도체로서 In-Zn계 산화물 반도체를 이용하는 경우, 이용하는 타겟의 조성비는, 원자수비로, In：Zn = 50：1∼1：2(몰수비로 환산하면 In2O3：ZnO = 25：1∼1：4), 바람직하게는 In：Zn = 20：1∼1：1(몰수비로 환산하면 In2O3：ZnO = 10：1∼1：2), 더욱 바람직하게는 In：Zn = 15：1∼1.5：1(몰수비로 환산하면 In2O3：ZnO = 15：2∼3：4)으로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 이용하는 타겟은 원자수비가 In：Zn：O = X：Y：Z일 때, Z＞1.5X＋Y로 한다.
또한, 산화물 반도체막으로서 In-Sn-Zn계 산화물 반도체를 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In：Sn：Zn = 1：1：1, 2：1：3, 1：2：2, 또는 4：9：7로 나타내어지는 In-Sn-Zn-O 타겟을 이용한다.
본 실시형태에서는, 감압 상태로 보유된 처리실 내에 기판을 보유하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터 가스를 도입하여, 상기 타겟을 이용하여 산화물 반도체막을 성막한다. 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서브리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용하여 처리실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 포함하는 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기되기 때문에, 이 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타겟 사이의 거리를 100 mm, 압력 0.6 Pa, 직류(DC) 전원 0.5 kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막시에 발생하는 먼지를 경감할 수 있어, 막두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10 Pa·m3/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에서의 산화물 반도체막에의 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 상술한 흡착형의 진공 펌프를 이용함으로써, 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 타겟의 순도를 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입하는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수 있다. 또한, 이 타겟을 이용함으로써, 산화물 반도체막에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 포함되지 않게 하기 위해, 성막의 전처리로서 스퍼터링 장치의 예비 가열실에서 절연막(712) 및 절연막(713)까지가 형성된 기판(700)을 예비 가열하여, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은 후에 행해지는 게이트 절연막(721)의 성막 전에 도전막(719), 도전막(720)까지 형성한 기판(700)에도 마찬가지로 행하여도 좋다.
또한, 산화물 반도체막(716)을 형성하기 위한 에칭은 드라이 에칭이어도 웨트 에칭이어도 좋고, 양쪽 모두를 이용해도 좋다. 드라이 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 포함하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 이용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 이용하는 에칭액으로서, 인산과 초산과 질산을 혼합한 용액, 구연산이나 옥살산 등의 유기산을 이용할 수 있다. 본 실시형태에서는, ITO-07 N(칸토 화학사(KANTO CHEMICAL CO., INC.) 제조)를 이용한다.
산화물 반도체막(716)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터를 행하여, 산화물 반도체막(716) 및 절연막(712) 및 절연막(713)의 표면에 부착되어 있는 레지스트 잔사(殘渣) 등을 제거하는 것이 바람직하다.
또한, 스퍼터 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소(수산기를 포함함)가 다량으로 포함되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 따라서, 본 발명의 일양태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(cavity ring down laser spectroscopy：캐비티 링 다운 레이저 분광법) 방식의 이슬점 온도계를 이용하여 측정한 경우의 수분량이 20 ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1 ppm 이하, 바람직하게는 10 ppb 이하의 공기) 분위기하에서, 산화물 반도체막(716)에 가열 처리를 실시한다.
산화물 반도체막(716)에 가열 처리를 실시함으로써, 산화물 반도체막(716) 중의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도에서 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분간 이상 6분간 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 이용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 넘는 온도에서도 처리할 수 있다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로를 이용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분 또는 수소 등이 포함되지 않은 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상(즉 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대하여 둔감하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 염가의 소다 석회 유리도 사용할 수 있다고 지적되어 있다(카미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol. 44, pp. 621-633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에 불순물이다. 알칼리토류 금속도 산화물 반도체를 구성하는 원소가 아닌 경우에 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 이 절연막 중으로 확산하여 Na＋가 된다. 또한, Na는 산화물 반도체막 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 끼어든다. 그 결과, 예를 들면, 스레시홀드 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리온(normally-on)화, 이동도의 저하 등의 트랜지스터의 특성의 열화가 일어나고, 더하여, 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와 특성의 편차는, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소 농도가 1×1018/cm3 이하, 보다 바람직하게는 1×1017/cm3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량분석법에 의한 Na 농도의 측정값은, 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
이상의 공정에 의해, 산화물 반도체막(716) 중의 수소의 농도를 저감할 수 있다. 그것에 의해 산화물 반도체막의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에 의해, 수소에 기인하는 캐리어 밀도가 적고, 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있다. 따라서, 대면적 기판을 이용하여 트랜지스터를 제작할 수 있어 양산성을 높일 수 있다. 상기 가열 처리는, 산화물 반도체막의 성막 이후라면, 언제라도 행할 수 있다.
또한, 산화물 반도체막은 비정질이어도 좋지만, 결정성을 가지고 있어도 좋다. 결정성을 가지는 산화물 반도체막으로서는, c축 배향을 가진 결정을 포함하는 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor：CAAC-OS라고도 부름)막이어도, 트랜지스터의 신뢰성을 높인다는 효과를 얻을 수 있으므로, 바람직하다.
CAAC-OS막으로 구성된 산화물 반도체막은, 스퍼터링법에 의해서도 제작할 수 있다. 스퍼터링법에 의해 CAAC-OS막을 얻기 위해서는 산화물 반도체막의 퇴적 초기 단계에서 육방정의 결정이 형성되도록 함으로써, 이 결정을 종(種)으로 하여 결정이 성장되도록 하는 것이 중요하다. 그를 위해서는, 타겟과 기판의 거리를 넓게 하고(예를 들면, 150 mm∼200 mm 정도), 기판 가열 온도를 100℃∼500℃, 적합하게는 200℃∼400℃, 더욱 적합하게는 250℃∼300℃로 하면 바람직하다. 또한, 이에 더하여, 성막시의 기판 가열 온도보다 높은 온도에서, 퇴적된 산화물 반도체막을 열처리함으로써 막 중에 포함되는 미세한 결함이나, 적층 계면의 결함을 수복할 수 있다.
구체적으로, CAAC-OS막에 포함되는 결정부는 비단결정이며, 그 ab면에 수직인 방향으로부터 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 가진다. 또한, CAAC-OS막에 포함되는 결정부는 c축 방향으로 금속 원자가 층상으로 배열된 상(相), 또는, 금속 원자와 산소 원자가 층상으로 배열된 상을 포함한다.
CAAC-OS막에 포함되는 결정부는 비정질의 산화물 반도체와 비교하여, 금속과 산소의 결합이 질서화되어 있다. 즉, 산화물 반도체가 비정질인 경우는, 개개의 금속 원자에 의해 산소 원자의 배위수가 다를 수도 있지만, CAAC-OS막에 포함되는 결정부에서는 금속 원자에 있어서의 산소 원자의 배위수는 거의 일정하게 된다. 따라서, 미시적인 산소의 결손이 감소하여, 수소 원자(수소 이온을 포함함)나 알칼리 금속 원자의 탈착에 의한 전하의 이동이나 불안정성을 감소시키는 효과가 있다.
따라서, CAAC-OS막을 이용하여 트랜지스터를 제작함으로써, 트랜지스터에의 광조사 또는 바이어스-열스트레스(BT)의 부가를 행한 후에 생기는 트랜지스터의 스레시홀드 전압의 변화량을 저감할 수 있다. 따라서, 안정된 전기적 특성을 가지는 트랜지스터를 제작할 수 있다.
다음에, 도 16(A)에 나타낸 바와 같이, 게이트 전극(707)과 접하고 또한 산화물 반도체막(716)과도 접하는 도전막(719)과, 도전막(708)과 접하고 또한 산화물 반도체막(716)과도 접하는 도전막(720)을 형성한다. 도전막(719) 및 도전막(720)은 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전막(719) 및 도전막(720)은 게이트 전극(707) 및 도전막(708)을 덮도록 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 이 도전막을 소정의 형상으로 가공(패터닝)함으로써, 형성할 수 있다.
도전막(719) 및 도전막(720)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐에서 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 혹은 상측에 크롬, 탄탈, 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 좋다. 또한, 알루미늄 또는 구리는 내열성이나 부식성의 문제를 회피하기 위해, 고융점 금속 재료와 조합하여 이용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 이용할 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막은 단층 구조이어도, 2층 이상의 적층 구조이어도 좋다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 티탄막과 그 티탄막위에 중첩하여 알루미늄막을 적층하고, 또한 그 위에 티탄막을 성막하는 3층 구조 등을 들 수 있다. 또한, Cu-Mg-Al 합금, Mo-Ti 합금, Ti, Mo는 산화막과의 밀착성이 높다. 따라서, 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 혹은 Mo로 구성되는 도전막, 상층에 Cu로 구성되는 도전막을 적층하여, 상기 적층된 도전막을 도전막(719) 및 도전막(720)에 이용함으로써, 산화막인 절연막과, 도전막(719) 및 도전막(720)과의 밀착성을 높일 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 혹은 산화실리콘을 포함시킨 것을 이용할 수 있다.
도전막의 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 도전막에 가지게 하는 것이 바람직하다.
또한, 도전막의 에칭 시에, 산화물 반도체막(716)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체막(716)의 노출한 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 일도 있다.
본 실시형태에서는, 도전막에 티탄막을 이용한다. 따라서, 암모니아와 과산화수소수를 포함하는 용액(암모니아과수)을 이용하여, 선택적으로 도전막을 웨트 에칭할 수 있다. 구체적으로는, 31 중량%의 과산화수소수와 28 중량%의 암모니아수와 물을 체적비 5：2：2로 혼합한 암모니아과수를 이용한다. 혹은, 염소(Cl2), 염화붕소(BCl3) 등을 포함하는 가스를 이용하여, 도전막을 드라이 에칭해도 좋다.
또한, 포토리소그래피 공정에서 이용하는 포토마스크수 및 공정수를 삭감하기 위해, 투과한 광에 다단계의 강도를 갖게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 이용하여 에칭 공정을 행하여도 좋다. 다계조 마스크를 이용하여 형성한 레지스트 마스크는 복수의 막두께를 가지는 형상이 되고, 에칭을 행함으로써 형상을 더 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 1장의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능하게 된다.
또한, 산화물 반도체막(716)과 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성하도록 해도 좋다. 산화물 도전막의 재료로서는, 산화아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전막으로서 산화아연, 산화아연 알루미늄, 산질화아연 알루미늄, 산화아연 갈륨 등을 적용할 수 있다.
예를 들면, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과, 도전막(719) 및 도전막(720)을 형성하기 위한 패터닝을 일괄적으로 행하도록 해도 좋다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 산화물 반도체막(716)과 도전막(719) 및 도전막(720) 사이의 저항을 낮출 수 있으므로, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 트랜지스터의 내압을 높일 수 있다.
다음에, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하도록 해도 좋다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체막의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행하여도 좋다.
또한, 도 17(B)은 상술한 공정이 종료된 시점에서의, 메모리 셀의 상면도이다. 도 17(B)의 파선 A1-A2에 있어서의 단면도가 도 16(A)에 상당한다.
또한, 플라즈마 처리를 행한 후, 도 16(B)에 나타낸 바와 같이, 도전막(719) 및 도전막(720)과, 산화물 반도체막(716)을 덮도록, 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에서, 산화물 반도체막(716)과 중첩되는 위치에 게이트 전극(722)을 형성하고, 도전막(719)과 중첩되는 위치에 도전막(723)을 형성한다.
게이트 절연막(721)은 게이트 절연막(703)과 같은 재료, 같은 적층 구조를 이용하여 형성하는 것이 가능하다. 또한, 게이트 절연막(721)은 수분이나, 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하고, 단층의 절연막이어도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 게이트 절연막(721)에 수소가 포함되면, 그 수소가 산화물 반도체막(716)에 침입하거나, 또는 수소가 산화물 반도체막(716) 중의 산소를 뽑아내고, 산화물 반도체막(716)이 저저항화(n형화)되어, 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(721)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 상기 게이트 절연막(721)에는 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서, 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 상기 배리어성이 높은 절연막보다, 산화물 반도체막(716)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 끼우고, 도전막(719) 및 도전막(720) 및 산화물 반도체막(716)과 중첩되도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써, 산화물 반도체막(716) 내, 게이트 절연막(721) 내, 혹은, 산화물 반도체막(716)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체막(716)에 접하도록 질소의 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막(716)에 접하는 것을 방지할 수 있다.
본 실시형태에서는, 스퍼터링법으로 형성된 막두께 200 nm의 산화규소막위에, 스퍼터링법으로 형성된 막두께 100 nm의 질화규소막을 적층시킨 구조를 가지는 게이트 절연막(721)을 형성한다. 성막시의 기판 온도는 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다.
또한, 게이트 절연막(721)을 형성한 후에, 가열 처리를 실시해도 좋다. 가열 처리는 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는, 물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 보다 바람직하게는 10 ppb 이하인 것이 바람직하다. 본 실시형태에서는, 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 혹은, 도전막(719) 및 도전막(720)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체막에 대하여 행한 앞의 가열 처리와 마찬가지로, 고온 단시간의 RTA 처리를 행하여도 좋다. 산소를 포함하는 게이트 절연막(721)이 형성된 후에, 가열 처리가 실시됨으로써, 산화물 반도체막(716)에 대하여 행한 앞의 가열 처리에 의해, 산화물 반도체막(716)에 산소 결손이 발생하고 있었다고 하더라도, 게이트 절연막(721)으로부터 산화물 반도체막(716)에 산소가 공여된다. 그리고, 산화물 반도체막(716)에 산소가 공여됨으로써, 산화물 반도체막(716)에 있어서, 도너가 되는 산소 결손을 저감하여, 화학량론적 조성비를 만족시키는 것이 가능하다. 산화물 반도체막(716)에는, 화학량론적 조성비를 넘는 양의 산소가 포함되어 있는 것이 바람직하다. 그 결과, 산화물 반도체막(716)을 i형에 가깝게 할 수 있고, 산소 결손에 의한 트랜지스터의 전기적 특성의 편차를 경감하여, 전기적 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은, 게이트 절연막(721)의 형성 후라면 특별히 한정되지 않고, 다른 공정, 예를 들면 수지막 형성시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 늘리는 일 없이, 산화물 반도체막(716)을 i형에 접근시킬 수 있다.
또한, 산소 분위기하에서 산화물 반도체막(716)에 가열 처리를 실시함으로써, 산화물 반도체에 산소를 첨가하고, 산화물 반도체막(716) 중에 있어서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는, 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만으로 행한다. 상기 산소 분위기하의 가열 처리에 이용되는 산소 가스에는 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를 6 N(99.9999%) 이상, 바람직하게는 7 N(99.99999%) 이상, (즉 산소 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)로 하는 것이 바람직하다.
혹은, 이온 주입법 또는 이온 도핑법 등을 이용하여, 산화물 반도체막(716)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들면, 2.45 GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체막(716)에 첨가하면 좋다.
또한, 게이트 전극(722) 및 도전막(723)은 게이트 절연막(721) 위에 도전막을 형성한 후, 이 도전막을 패터닝함으로써 형성할 수 있다. 게이트 전극(722) 및 도전막(723)은 게이트 전극(707), 혹은 도전막(719) 및 도전막(720)과 같은 재료를 이용하여 형성하는 것이 가능하다.
게이트 전극(722) 및 도전막(723)의 막두께는, 10 nm∼400 nm, 바람직하게는 100 nm∼200 nm로 한다. 본 실시형태에서는, 텅스텐 타겟을 이용한 스퍼터링법에 의해 150 nm의 게이트 전극용의 도전막을 형성한 후, 이 도전막을 에칭에 의해 소망의 형상으로 가공(패터닝)함으로써, 게이트 전극(722) 및 도전막(723)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
이상의 공정에 의해, 트랜지스터(101)가 형성된다.
또한, 게이트 절연막(721)을 사이에 끼우고 도전막(719)과 도전막(723)이 중첩되는 부분이 용량 소자(103)에 상당한다.
도 17(C)은, 상술한 공정이 종료된 시점에서의 메모리 셀의 상면도이다. 도 17(C)의 파선 A1-A2에 있어서의 단면도가 도 16(B)에 상당한다.
또한, 트랜지스터(101)는 싱글 게이트 구조의 트랜지스터를 이용하여 설명했지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 가지는 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체막(716)에 접하는 절연막(본 실시형태에 있어서는, 게이트 절연막(721)이 해당함)은, 제 13 족 원소 및 산소를 포함하는 절연 재료를 이용하도록 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 포함하는 것이 많고, 제 13 족 원소를 포함하는 절연 재료는 산화물 반도체와의 궁합이 좋고, 이것을 산화물 반도체막에 접하는 절연막에 이용함으로써, 산화물 반도체막과의 계면 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 포함하는 것을 의미한다. 제 13 족 원소를 포함하는 절연 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기서, 산화알루미늄갈륨이란 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상의 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체막에 접하여 절연막을 형성하는 경우에, 절연막에 산화갈륨을 포함하는 재료를 이용함으로써 산화물 반도체막과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들면, 산화물 반도체막과 산화갈륨을 포함하는 절연막을 접하여 형성함으로써, 산화물 반도체막과 절연막의 계면에 있어서의 수소의 파일 업을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 같은 족의 원소를 이용하는 경우에는, 같은 효과를 얻는 것이 가능하다. 예를 들면, 산화알루미늄을 포함하는 재료를 이용하여 절연막을 형성하는 것도 유효하다. 또한, 산화알루미늄은 물을 투과시키기 어렵다는 특성을 가지고 있기 때문에, 이 재료를 이용하는 것은 산화물 반도체막에의 물의 침입 방지라는 점에서도 바람직하다.
또한, 산화물 반도체막(716)에 접하는 절연막은 산소 분위기하에 의한 열처리나, 산소 도핑 등에 의해, 절연 재료를 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도핑이란, 산소를 벌크로 첨가하는 것을 말한다. 또한, 이 벌크라는 용어는, 산소를 박막 표면뿐만 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있다. 또한, 산소 도핑에는 플라즈마화한 산소를 벌크로 첨가하는 산소 플라즈마 도핑이 포함된다. 또한, 산소 도핑은 이온 주입법 또는 이온 도핑법을 이용하여 행하여도 좋다.
예를 들면, 산화물 반도체막(716)에 접하는 절연막으로서 산화갈륨을 이용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행하는 것에 의해, 산화갈륨의 조성을 Ga2OX(X = 3＋α, 0＜α＜1)로 할 수 있다.
또한, 산화물 반도체막(716)에 접하는 절연막으로서 산화알루미늄을 이용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행하는 것에 의해, 산화알루미늄의 조성을 Al2OX(X = 3＋α, 0＜α＜1)로 할 수 있다.
또한, 산화물 반도체막(716)에 접하는 절연막으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 이용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑을 행하는 것에 의해, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaXAl2-XO3＋α(0＜X＜2, 0＜α＜1)로 할 수 있다.
산소 도핑 처리를 행하는 것에 의해. 화학량론적 조성비보다 산소가 많은 영역을 가지는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체막이 접하는 것에 의해, 절연막 중의 과잉의 산소가 산화물 반도체막에 공급되고, 산화물 반도체막 중, 또는 산화물 반도체막과 절연막의 계면에서의 산소 결함을 저감하여, 산화물 반도체막을 i형화 또는 i형에 한없이 가깝게 할 수 있다.
또한, 화학량론적 조성비보다 산소가 많은 영역을 가지는 절연막은 산화물 반도체막(716)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 이용해도 좋지만, 양쪽 모두의 절연막에 이용하는 것이 바람직하다. 화학량론적 조성비보다 산소가 많은 영역을 가지는 절연막을 산화물 반도체막(716)에 접하는 절연막의 상층 및 하층에 위치하는 절연막에 이용하여 산화물 반도체막(716)을 끼우는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체막(716)의 상층 또는 하층에 이용하는 절연막은 상층과 하층에서 같은 구성 원소를 가지는 절연막으로 해도 좋고, 다른 구성 원소를 가지는 절연막으로 해도 좋다. 예를 들면, 상층과 하층 모두, 조성이 Ga2OX(X = 3＋α, 0＜α＜1)의 산화갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2OX(X = 3＋α, 0＜α＜1)의 산화갈륨으로 하고, 다른 한쪽을 조성이 Al2OX(X = 3＋α, 0＜α＜1)의 산화알루미늄으로 해도 좋다.
또한, 산화물 반도체막(716)에 접하는 절연막은 화학량론적 조성비보다 산소가 많은 영역을 가지는 절연막의 적층으로 해도 좋다. 예를 들면, 산화물 반도체막(716)의 상층에 조성이 Ga2OX(X = 3＋α, 0＜α＜1)의 산화갈륨을 형성하고, 그 위에 조성이 GaXAl2-XO3＋α(0＜X＜2, 0＜α＜1)의 산화갈륨알루미늄(산화알루미늄갈륨)을 형성해도 좋다. 또한, 산화물 반도체막(716)의 하층을 화학량론적 조성비보다 산소가 많은 영역을 가지는 절연막의 적층으로 해도 좋고, 산화물 반도체막(716)의 상층 및 하층의 양쪽 모두를, 화학량론적 조성비보다 산소가 많은 영역을 가지는 절연막의 적층으로 해도 좋다.
다음에, 도 16(C)에 나타낸 바와 같이, 게이트 절연막(721), 도전막(723), 게이트 전극(722)을 덮도록 절연막(724)을 형성한다. 절연막(724)은 PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 또한, 절연막(724)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 이용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 기생 용량을 저감하여, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는, 절연막(724)을 단층 구조로 하고 있지만, 본 발명의 일양태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 좋다.
다음에, 게이트 절연막(721), 절연막(724)에 개구부(725)를 형성하고, 도전막(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에, 배선(728)과, 상기 개구부(725)에 있어서 도전막(720)과 접하는 배선(726)을 형성한다.
배선(728)과 도전막(719)이, 게이트 절연막(721) 및 절연막(724)을 사이에 끼우고 중첩되어 있는 부분이 용량 소자(104)에 상당한다.
배선(726) 및 배선(728)은 PVD법이나, CVD법을 이용하여 도전막을 형성한 후, 이 도전막을 패터닝하는 것에 의해 형성된다. 또한, 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐의 어느 하나, 또는 이것들을 복수 조합한 재료를 이용해도 좋다.
보다 구체적으로는, 예를 들면, 절연막(724)의 개구를 포함하는 영역에 PVD법에 의해 티탄막을 얇게 형성하고, PVD법에 의해 티탄막을 얇게(5 nm 정도) 형성한 후에, 개구부(725)에 묻도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티탄막은 피형성면의 산화막(자연 산화막 등)을 환원하여, 하부 전극 등(여기에서는 도전막(720))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티탄이나 질화티탄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
절연막(724)에 형성하는 개구부(725)는 도전막(708)과 중첩하는 영역에 형성하는 것이 바람직하다. 이러한 영역에 개구부(725)를 형성함으로써, 컨택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기서, 도전막(708)을 이용하지 않고, 불순물 영역(704)과 도전막(720)과의 접속과, 도전막(720)과 배선(726)과의 접속을 중첩시키는 경우에 대하여 설명한다. 이 경우, 불순물 영역(704) 위에 형성된 절연막(712), 절연막(713)에 개구부(하부의 개구부라고 부름)를 형성하여, 하부의 개구부를 덮도록 도전막(720)을 형성한 후, 게이트 절연막(721) 및 절연막(724)에 있어서, 하부의 개구부와 중첩하는 영역에 개구부(상부의 개구부라고 부름)를 형성하고, 배선(726)을 형성하게 된다. 하부의 개구부와 중첩하는 영역에 상부의 개구부를 형성할 때에, 에칭에 의해 하부의 개구부에 형성된 도전막(720)이 단선될 우려가 있다. 이것을 피하기 위해, 하부의 개구부와 상부의 개구부가 중첩하지 않게 형성함으로써, 소자 면적이 증대한다는 문제가 일어난다.
본 실시형태에 나타내는 바와 같이, 도전막(708)을 이용함으로써, 도전막(720)을 단선시키지 않고 상부의 개구부를 형성하는 것이 가능하게 된다. 이것에 의해, 하부의 개구부와 상부의 개구부를 중첩시켜 형성할 수 있기 때문에, 개구부에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
다음에, 배선(726) 및 배선(728)을 덮도록 절연막(727)을 형성한다. 상술한 일련의 공정에 의해, 기억장치를 제작할 수 있다.
또한, 상기 제작 방법에서는, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체막(716)의 형성 후에 형성된다. 따라서, 도 16(B)에 나타낸 바와 같이, 상기 제작 방법에 의해 얻어지는 트랜지스터(101)는 도전막(719) 및 도전막(720)이 산화물 반도체막(716)의 위에 형성된다. 그러나, 트랜지스터(101)는 소스 전극 및 드레인 전극으로서 기능하는 도전막이 산화물 반도체막(716) 아래, 즉, 산화물 반도체막(716)과 절연막(712) 및 절연막(713)의 사이에 형성되어 있어도 좋다.
도 18에, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이 산화물 반도체막(716)과 절연막(712) 및 절연막(713)의 사이에 형성되어 있는 경우의 메모리 셀의 단면도를 나타낸다. 도 18에 나타낸 트랜지스터(101)는 절연막(713)을 형성한 후에 도전막(719) 및 도전막(720)의 형성을 행하고, 다음에 산화물 반도체막(716)의 형성을 행함으로써 얻을 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
본 실시형태에서는, 실시형태 7과는 다른 구조를 가진, 산화물 반도체막을 이용한 트랜지스터에 대하여 설명한다.
도 19(A)에 나타낸 트랜지스터(901)는 절연막(902) 위에 형성된, 활성층으로서 기능하는 산화물 반도체막(903)과, 산화물 반도체막(903) 위에 형성된 소스 전극(904) 및 드레인 전극(905)과, 산화물 반도체막(903), 소스 전극(904) 및 드레인 전극(905) 위의 게이트 절연막(906)과, 게이트 절연막(906) 위에서 산화물 반도체막(903)과 중첩되는 위치에 설치된 게이트 전극(907)을 가진다.
도 19(A)에 나타낸 트랜지스터(901)는, 게이트 전극(907)이 산화물 반도체막(903)의 위에 형성되어 있는 탑 게이트형이며, 또한, 소스 전극(904) 및 드레인 전극(905)이 산화물 반도체막(903)의 위에 형성되어 있는 탑 컨택트형이다. 그리고, 트랜지스터(901)는 소스 전극(904) 및 드레인 전극(905)과, 게이트 전극(907)이 중첩되어 있지 않다. 즉, 소스 전극(904) 및 드레인 전극(905)과, 게이트 전극(907)의 사이에는, 게이트 절연막(906)의 막두께보다 큰 간격이 형성되어 있다. 따라서, 트랜지스터(901)는 소스 전극(904) 및 드레인 전극(905)과 게이트 전극(907)과의 사이에 형성되는 기생 용량을 작게 억제할 수 있으므로, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(903)은, 게이트 전극(907)이 형성된 후에 산화물 반도체막(903)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한쌍의 고농도 영역(908)을 가진다. 또한, 산화물 반도체막(903) 중, 게이트 절연막(906)을 사이에 끼우고 게이트 전극(907)과 중첩되는 영역이 채널 형성 영역(909)이다. 산화물 반도체막(903)에서는, 한쌍의 고농도 영역(908)의 사이에 채널 형성 영역(909)이 형성되어 있다. 고농도 영역(908)을 형성하기 위한 도펀트의 첨가는 이온 주입법을 이용할 수 있다. 도펀트는, 예를 들면 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 5족 원자 등을 이용할 수 있다.
예를 들면, 질소를 도펀트로서 이용한 경우, 고농도 영역(908) 중의 질소 원자의 농도는, 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(908)은, 산화물 반도체막(903) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(908)을 산화물 반도체막(903)에 형성함으로써, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(903)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하에서 1시간 정도 가열 처리를 실시함으로써, 고농도 영역(908) 중의 산화물 반도체는 섬유아연석(wurtzite)형의 결정 구조를 가지게 된다. 고농도 영역(908) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 또한 고농도 영역(908)의 도전성을 높여, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 가지는 산화물 반도체를 형성하여, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 이용한 경우, 고농도 영역(908) 중의 질소 원자의 농도를, 1×1020/cm3 이상 7 atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도이더라도, 섬유아연석형의 결정 구조를 가지는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(903)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(903)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(903)의 도전율을 높일 수 있으므로, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(904)과 드레인 전극(905) 사이의 저항을 낮춤으로써, 트랜지스터(901)의 미세화를 진행시켜도, 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(901)의 미세화에 의해, 메모리 셀이 점하는 면적을 축소화하고, 셀 어레이의 단위면적당의 기억용량을 높일 수 있다.
도 19(B)에 나타낸 트랜지스터(911)는, 절연막(912) 위에 형성된 소스 전극(914) 및 드레인 전극(915)과, 소스 전극(914) 및 드레인 전극(915) 위에 형성된 활성층으로서 기능하는 산화물 반도체막(913)과, 산화물 반도체막(913), 소스 전극(914) 및 드레인 전극(915) 위의 게이트 절연막(916)과, 게이트 절연막(916) 위에서 산화물 반도체막(913)과 중첩되는 위치에 설치된 게이트 전극(917)을 가진다.
도 19(B)에 나타낸 트랜지스터(911)는, 게이트 전극(917)이 산화물 반도체막(913) 위에 형성되어 있는 탑 게이트형이며, 또한, 소스 전극(914) 및 드레인 전극(915)이 산화물 반도체막(913) 아래에 형성되어 있는 보텀 컨택트형이다. 그리고, 트랜지스터(911)는 트랜지스터(901)와 마찬가지로, 소스 전극(914) 및 드레인 전극(915)과, 게이트 전극(917)이 중첩되지 않기 때문에, 소스 전극(914) 및 드레인 전극(915)과 게이트 전극(917) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(913)은, 게이트 전극(917)이 형성된 후에 산화물 반도체막(913)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한쌍의 고농도 영역(918)을 가진다. 또한, 산화물 반도체막(913) 중, 게이트 절연막(916)을 사이에 끼우고 게이트 전극(917)과 중첩되는 영역이 채널 형성 영역(919)이다. 산화물 반도체막(913)에서는, 한쌍의 고농도 영역(918)의 사이에 채널 형성 영역(919)이 형성되어 있다.
고농도 영역(918)은, 상술한 트랜지스터(901)가 가지는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용하여 형성할 수 있다. 그리고, 고농도 영역(918)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 이용한 경우, 고농도 영역(918) 중의 질소 원자의 농도는, 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(918)은 산화물 반도체막(913) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(918)을 산화물 반도체막(913)에 형성함으로써, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(913)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도에서 가열 처리를 실시함으로써, 고농도 영역(918) 중의 산화물 반도체는 섬유아연석형의 결정 구조를 가지게 된다. 고농도 영역(918) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 고농도 영역(918)의 도전성을 더욱 높여, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 가지는 산화물 반도체를 형성하여, 소스 전극(914)과 드레인 전극(915)의 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 이용한 경우, 고농도 영역(918) 중의 질소 원자의 농도를 1×1020/cm3 이상 7 atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도이어도, 섬유아연석형의 결정 구조를 가지는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(913)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(913)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(913)의 도전율을 높일 수 있으므로, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(914)과 드레인 전극(915) 사이의 저항을 낮춤으로써, 트랜지스터(911)의 미세화를 진행시켜도, 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(911)의 미세화에 의해, 메모리 셀이 점하는 면적을 축소화하여, 셀 어레이의 단위면적당의 기억용량을 높일 수 있다.
도 19(C)에 나타낸 트랜지스터(921)는, 절연막(922) 위에 형성된, 활성층으로서 기능하는 산화물 반도체막(923)과, 산화물 반도체막(923) 위에 형성된 소스 전극(924) 및 드레인 전극(925)과, 산화물 반도체막(923), 소스 전극(924) 및 드레인 전극(925) 위의 게이트 절연막(926)과, 게이트 절연막(926) 위에서 산화물 반도체막(923)과 중첩되는 위치에 설치된 게이트 전극(927)을 가진다. 또한, 트랜지스터(921)는 게이트 전극(927)의 측부에 형성된, 절연막으로 형성된 사이드 월(930)을 가진다.
도 19(C)에 나타낸 트랜지스터(921)는, 게이트 전극(927)이 산화물 반도체막(923)의 위에 형성되어 있는 탑 게이트형이며, 또한, 소스 전극(924) 및 드레인 전극(925)이 산화물 반도체막(923)의 위에 형성되어 있는 탑 컨택트형이다. 그리고, 트랜지스터(921)는 트랜지스터(901)와 마찬가지로, 소스 전극(924) 및 드레인 전극(925)과 게이트 전극(927)이 중첩되지 않기 때문에, 소스 전극(924) 및 드레인 전극(925)과 게이트 전극(927)과의 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(923)은, 게이트 전극(927)이 형성된 후에 산화물 반도체막(923)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한쌍의 고농도 영역(928)과 한쌍의 저농도 영역(929)을 가진다. 또한, 산화물 반도체막(923) 중, 게이트 절연막(926)을 사이에 끼우고 게이트 전극(927)과 중첩되는 영역이 채널 형성 영역(931)이다. 산화물 반도체막(923)에서는, 한쌍의 고농도 영역(928) 사이에 한쌍의 저농도 영역(929)이 형성되고, 한쌍의 저농도 영역(929)의 사이에 채널 형성 영역(931)이 형성되어 있다. 그리고, 한쌍의 저농도 영역(929)은 산화물 반도체막(923) 중의 게이트 절연막(926)을 사이에 끼우고 사이드 월(930)과 중첩되는 영역에 형성되어 있다.
고농도 영역(928) 및 저농도 영역(929)은, 상술한 트랜지스터(901)가 가지는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용하여 형성할 수 있다. 그리고, 고농도 영역(928)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 이용한 경우, 고농도 영역(928) 중의 질소 원자의 농도는, 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도펀트로서 이용한 경우, 저농도 영역(929) 중의 질소 원자의 농도는, 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(928)은, 산화물 반도체막(923) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(928)을 산화물 반도체막(923)에 형성함으로써, 소스 전극(924)과 드레인 전극(925)의 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(929)을 채널 형성 영역(931)과 고농도 영역(928)의 사이에 형성함으로써, 단채널 효과에 의한 스레시홀드 전압의 마이너스 시프트를 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(923)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도에서 가열 처리를 실시함으로써, 고농도 영역(928) 중의 산화물 반도체는 섬유아연석형의 결정 구조를 가지게 된다. 또한, 저농도 영역(929)도 질소의 농도에 따라서는, 상기 가열 처리에 의해 섬유아연석형의 결정 구조를 가지는 경우도 있다. 고농도 영역(928) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 고농도 영역(928)의 도전성을 더욱 높여 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 가지는 산화물 반도체를 형성하여, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 이용한 경우, 고농도 영역(928) 중의 질소 원자의 농도를, 1×1020/cm3 이상 7 atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도이어도, 섬유아연석형의 결정 구조를 가지는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(923)은, CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(923)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(923)의 도전율을 높일 수 있으므로, 소스 전극(924)과 드레인 전극(925) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(924)과 드레인 전극(925)의 사이의 저항을 낮춤으로써, 트랜지스터(921)의 미세화를 진행시켜도, 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(921)의 미세화에 의해, 메모리 셀이 점하는 면적을 축소화하여, 셀 어레이의 단위면적당의 기억용량을 높일 수 있다.
도 19(D)에 나타낸 트랜지스터(941)는, 절연막(942) 위에 형성된 소스 전극(944) 및 드레인 전극(945)과, 소스 전극(944) 및 드레인 전극(945) 위에 형성된 활성층으로서 기능하는 산화물 반도체막(943)과 산화물 반도체막(943), 소스 전극(944) 및 드레인 전극(945) 위의 게이트 절연막(946)과, 게이트 절연막(946) 위에서 산화물 반도체막(943)과 중첩되는 위치에 형성된 게이트 전극(947)을 가진다. 또한, 트랜지스터(941)는, 게이트 전극(947)의 측부에 형성된, 절연막으로 형성된 사이드 월(950)을 가진다.
도 19(D)에 나타낸 트랜지스터(941)는, 게이트 전극(947)이 산화물 반도체막(943)의 위에 형성되어 있는 탑 게이트형이며, 또한, 소스 전극(944) 및 드레인 전극(945)이 산화물 반도체막(943)의 아래에 형성되어 있는 보텀 컨택트형이다. 그리고, 트랜지스터(941)는 트랜지스터(901)와 마찬가지로, 소스 전극(944) 및 드레인 전극(945)과 게이트 전극(947)이 중첩되지 않기 때문에, 소스 전극(944) 및 드레인 전극(945)과 게이트 전극(947)의 사이에 형성되는 기생 용량을 작게 억제할 수 있어 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(943)은, 게이트 전극(947)이 형성된 후에 산화물 반도체막(943)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는 한쌍의 고농도 영역(948)과 한쌍의 저농도 영역(949)을 가진다. 또한, 산화물 반도체막(943) 중, 게이트 절연막(946)을 사이에 끼우고 게이트 전극(947)과 중첩되는 영역이 채널 형성 영역(951)이다. 산화물 반도체막(943)에서는, 한쌍의 고농도 영역(948)의 사이에 한쌍의 저농도 영역(949)이 형성되고, 한쌍의 저농도 영역(949)의 사이에 채널 형성 영역(951)이 형성되어 있다. 그리고, 한쌍의 저농도 영역(949)은 산화물 반도체막(943) 중의 게이트 절연막(946)을 사이에 끼우고 사이드 월(950)과 중첩되는 영역에 형성되어 있다.
고농도 영역(948) 및 저농도 영역(949)은, 상술한 트랜지스터(901)가 가지는 고농도 영역(908)의 경우와 마찬가지로, 이온 주입법을 이용하여 형성할 수 있다. 그리고, 고농도 영역(948)을 형성하기 위한 도펀트의 종류에 대해서는, 고농도 영역(908)의 경우를 참조할 수 있다.
예를 들면, 질소를 도펀트로서 이용한 경우, 고농도 영역(948) 중의 질소 원자의 농도는, 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. 또한, 예를 들면, 질소를 도펀트로서 이용한 경우, 저농도 영역(949) 중의 질소 원자의 농도는, 5×1018/cm3 이상 5×1019/cm3 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(948)은, 산화물 반도체막(943) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 영역(948)을 산화물 반도체막(943)에 형성함으로써, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한, 저농도 영역(949)을 채널 형성 영역(951)과 고농도 영역(948)의 사이에 형성함으로써, 단채널 효과에 의한 스레시홀드 전압의 마이너스 시프트를 경감할 수 있다.
또한, In-Ga-Zn계 산화물 반도체를 산화물 반도체막(943)에 이용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 고농도 영역(948) 중의 산화물 반도체는 섬유아연석형의 결정 구조를 가지게 된다. 또한, 저농도 영역(949)도 질소의 농도에 따라서는, 상기 가열 처리에 의해 섬유아연석형의 결정 구조를 가지는 경우도 있다. 고농도 영역(948) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 고농도 영역(948)의 도전성을 더욱 높여, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 가지는 산화물 반도체를 형성하여, 소스 전극(944)과 드레인 전극(945) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 이용한 경우, 고농도 영역(948) 중의 질소 원자의 농도를 1×1020/cm3 이상 7 atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다 낮은 농도이어도, 섬유아연석형의 결정 구조를 가지는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(943)은 CAAC-OS막으로 구성되어 있어도 좋다. 산화물 반도체막(943)이 CAAC-OS막으로 구성되어 있는 경우, 비정질의 경우에 비해 산화물 반도체막(943)의 도전율을 높일 수 있으므로, 소스 전극(944)과 드레인 전극(945)의 사이의 저항을 낮출 수 있다.
그리고, 소스 전극(944)과 드레인 전극(945)의 사이의 저항을 낮춤으로써, 트랜지스터(941)의 미세화를 진행시켜도, 높은 온 전류와 고속 동작을 확보할 수 있다. 또한, 트랜지스터(941)의 미세화에 의해, 메모리 셀이 점하는 면적을 축소화하여, 셀 어레이의 단위면적당의 기억용량을 높일 수 있다.
또한, 산화물 반도체를 이용한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 셀프 얼라인 프로세스로 제작하는 방법의 하나로서, 산화물 반도체막의 표면을 노출시키고, 아르곤 플라즈마 처리를 행하여, 산화물 반도체막의 플라즈마에 노출된 영역의 저항율을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High DensityImage Sensor Application", IEDM Tech. Dig., p. 504, 2010.).
그러나, 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 또는 드레인 영역이 되어야 할 부분을 노출시켜야하고, 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때에, 하층의 산화물 반도체막도 부분적으로 오버 에칭되어, 소스 영역 또는 드레인 영역이 되어야 할 부분의 막두께가 작아지게 된다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한, 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 진행시키기 위해서는, 가공 정도(精度)가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은, 산화물 반도체막과 게이트 절연막의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에, 현저하게 일어나기 쉽다.
예를 들면, 산화물 반도체막이 충분한 두께라면 오버 에칭도 문제는 되지 않지만, 채널 길이를 200 nm 이하로 하는 경우에는, 단채널 효과를 방지하는데 있어서, 채널 형성 영역이 되는 부분의 산화물 반도체막의 두께는 20 nm 이하, 바람직하게는 10 nm 이하인 것이 요구된다. 그러한 얇은 산화물 반도체막을 취급하는 경우에는, 산화물 반도체막의 오버 에칭은, 트랜지스터의 특성 불량을 일으키게 하기 때문에, 바람직하지 않다.
그러나, 본 발명의 일양태와 같이, 산화물 반도체막에 도펀트를 첨가하는 것을, 산화물 반도체막을 노출시키지 않고, 게이트 절연막을 남긴 채로 행함으로써, 산화물 반도체막의 오버 에칭을 막아, 산화물 반도체막에 과잉의 데미지를 주는 것을 경감할 수 있다. 또한, 추가하여, 산화물 반도체막과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
본 실시형태는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
[실시예 1]
본 발명의 일양태에 관한 기억장치는, 불량 메모리 셀을 정확하게 검출하면서도 검증 동작에 필요한 시간을 단축화할 수 있으므로, 높은 신뢰성을 확보하면서도, 제조 비용을 낮게 억제할 수 있다. 따라서, 본 발명의 일양태에 관한 기억장치를 이용함으로써, 원가가 낮게 억제된 전자기기, 혹은 신뢰성이 높은 전자기기를 제공할 수 있다.
본 발명의 일양태에 관한 기억장치는, 표시 장치, 노트형 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생장치(대표적으로는 DVD：Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 가지는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일양태에 관한 기억장치를 이용할 수 있는 전자기기로서 휴대전화, 휴대형 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자기기의 구체예를 도 20에 나타낸다.
도 20(A)은 휴대형 게임기이며, 케이스(7031), 케이스(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작 키(7037), 스타일러스(7038) 등을 가진다. 본 발명의 일양태에 관한 기억장치는, 휴대형 게임기의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적회로에 본 발명의 일양태에 관한 기억장치를 이용함으로써, 원가가 낮게 억제된 소형의 휴대형 게임기, 혹은, 신뢰성이 높은 휴대형 게임기를 제공할 수 있다. 또한, 도 20(A)에 나타낸 휴대형 게임기는, 2개의 표시부(7033)와 표시부(7034)를 가지고 있지만, 휴대형 게임기가 가지는 표시부의 수는 이것에 한정되지 않는다.
도 20(B)은 휴대전화이며, 케이스(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작 키(7045), 수광부(7046) 등을 가진다. 수광부 7046)에서 수신한 광을 전기신호로 변환함으로써, 외부의 화상을 취할 수 있다. 본 발명의 일양태에 관한 기억장치는, 휴대전화의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대전화의 구동을 제어하기 위한 집적회로에 본 발명의 일양태에 관한 기억장치를 이용함으로써, 원가가 낮게 억제된 소형의 휴대전화, 혹은, 신뢰성이 높은 휴대전화를 제공할 수 있다.
도 20(C)은 휴대 정보 단말이며, 케이스(7051), 표시부(7052), 조작 키(7053) 등을 가진다. 도 20(C)에 나타낸 휴대 정보 단말은, 모뎀이 케이스(7051)에 내장되어 있어도 좋다. 본 발명의 일양태에 관한 기억장치는, 휴대 정보 단말의 구동을 제어하기 위한 집적회로에 이용할 수 있다. 휴대 정보 단말의 구동을 제어하기 위한 집적회로에 본 발명의 일양태에 관한 기억장치를 이용함으로써, 원가가 낮게 억제된 소형의 휴대 정보 단말, 혹은, 신뢰성이 높은 휴대 정보 단말을 제공할 수 있다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
100：메모리 셀 101：트랜지스터
102：트랜지스터 103：용량 소자
104：용량 소자 110：메모리 셀
120：기판 121：게이트 전극
122：절연막 123：산화물 반도체막
124：소스 전극 125：드레인 전극
126：절연막 150：실선
151：실선 200：셀 어레이
201：셀 어레이 260：트랜지스터
261：트랜지스터 262：오퍼레이션 증폭기
301：센스 증폭기 302：스위칭 소자
303：센스 증폭기 304：스위칭 소자
700：기판 701：절연막
702：반도체막 703：게이트 절연막
704：불순물 영역 705：마스크
706：개구부 707：게이트 전극
708：도전막 709：불순물 영역
710：채널 형성 영역 711：불순물 영역
712：절연막 713：절연막
716：산화물 반도체막 719：도전막
720：도전막 721：게이트 절연막
722：게이트 전극 723：도전막
724：절연막 725：개구부
726：배선 727：절연막
728：배선 800：기억장치
801：셀 어레이 802：구동 회로
803：회로 804：워드선 구동 회로
805：데이터선 구동 회로 806：제어 회로
807：디코더 808：레벨 시프터
809：버퍼 810：디코더
811：레벨 시프터 812：셀렉터
901：트랜지스터 902：절연막
903：산화물 반도체막 904：소스 전극
905：드레인 전극 906：게이트 절연막
907：게이트 전극 908：고농도 영역
909：채널 형성 영역 911：트랜지스터
912：절연막 913：산화물 반도체막
914：소스 전극 915：드레인 전극
916：게이트 절연막 917：게이트 전극
918：고농도 영역 919：채널 형성 영역
921：트랜지스터 922：절연막
923：산화물 반도체막 924：소스 전극
925：드레인 전극 926：게이트 절연막
927：게이트 전극 928：고농도 영역
929：저농도 영역 930：사이드 월
931：채널 형성 영역 941：트랜지스터
942：절연막 943：산화물 반도체막
944：소스 전극 945：드레인 전극
946：게이트 절연막 947：게이트 전극
948：고농도 영역 949：저농도 영역
950：사이드 월 951：채널 형성 영역
7031：케이스 7032：케이스
7033：표시부 7034：표시부
7035：마이크로폰 7036：스피커
7037：조작 키 7038：스타일러스
7041：케이스 7042：표시부
7043：음성 입력부 7044：음성 출력부
7045：조작 키 7046：수광부
7051：케이스 7052：표시부
7053：조작 키

Claims (37)

  1. 복수의 메모리 셀을 포함하는 셀 어레이를 포함하는 기억장치로서,
    상기 복수의 메모리 셀 중 적어도 하나는:
    제 1 용량 소자;
    제 2 용량 소자; 및
    제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제 1 용량 소자의 제 1 단자 및 상기 제 2 용량 소자의 제 1 단자와 직접 접속되고,
    상기 제 1 용량 소자의 용량값은 상기 제 2 용량 소자의 용량값보다 크고,
    상기 제 1 트랜지스터는 산화물 반도체막을 포함하고,
    상기 제 1 용량 소자의 제 2 단자 및 상기 제 2 용량 소자의 제 2 단자는 서로 전기적으로 접속되지 않고,
    상기 제 1 용량 소자의 상기 제 2 단자는 소스선에 전기적으로 접속되고,
    상기 제 2 용량 소자의 상기 제 2 단자는 용량선에 전기적으로 접속되는, 기억장치.
  2. 복수의 메모리 셀을 포함하는 셀 어레이를 포함하는 기억장치로서,
    상기 복수의 메모리 셀 중 적어도 하나는:
    제 1 용량 소자;
    제 2 용량 소자;
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제 1 용량 소자의 제 1 단자, 상기 제 2 용량 소자의 제 1 단자, 및 상기 제 2 트랜지스터의 게이트 전극과 직접 접속되고,
    상기 제 1 용량 소자의 용량값은 상기 제 2 용량 소자의 용량값보다 크고,
    상기 제 1 트랜지스터는 산화물 반도체막을 포함하고,
    상기 제 1 용량 소자의 제 2 단자 및 상기 제 2 용량 소자의 제 2 단자는 서로 전기적으로 접속되지 않는, 기억장치.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터 위에 제공되고,
    상기 제 2 트랜지스터는:
    채널 형성 영역;
    상기 채널 형성 영역 위의 제 2 게이트 절연막; 및
    상기 제 2 게이트 절연막 위의 상기 게이트 전극을 포함하는, 기억장치.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 제 2 트랜지스터의 상기 게이트 전극과 직접 접촉하는, 기억장치.
  5. 제 3 항에 있어서,
    상기 제 2 트랜지스터의 상기 채널 형성 영역은 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 중 어느 하나를 포함하는, 기억장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체막 상에 제공되고, 상기 산화물 반도체막과 접촉하는, 기억장치.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 기억장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 결정을 포함하는, 기억장치.
  9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 용량 소자의 상기 용량값은 상기 제 2 용량 소자의 상기 용량값의 1000배 이상인, 기억장치.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 셀 어레이에 기능적으로 접속된 구동 회로를 포함하는, 기억장치.
  11. 복수의 메모리 셀을 포함하는 셀 어레이를 포함하는 기억장치로서,
    상기 복수의 메모리 셀 중 적어도 하나는:
    제 1 용량 소자;
    제 2 용량 소자; 및
    제 1 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제 1 용량 소자의 제 1 단자 및 상기 제 2 용량 소자의 제 1 단자와 직접 접속되고,
    상기 제 1 용량 소자의 용량값은 상기 제 2 용량 소자의 용량값보다 크고,
    상기 제 1 트랜지스터는:
    산화물 반도체막;
    상기 산화물 반도체막 위의 상기 소스 전극 및 상기 드레인 전극;
    상기 산화물 반도체막 위의 게이트 절연막; 및
    상기 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 제 1 용량 소자의 제 2 단자 및 상기 제 2 용량 소자의 제 2 단자는 서로 전기적으로 접속되지 않고,
    상기 제 1 용량 소자의 상기 제 2 단자는 소스선에 전기적으로 접속되고,
    상기 제 2 용량 소자의 상기 제 2 단자는 용량선에 전기적으로 접속되는, 기억장치.
  12. 복수의 메모리 셀을 포함하는 셀 어레이를 포함하는 기억장치로서,
    상기 복수의 메모리 셀 중 적어도 하나는:
    제 1 용량 소자;
    제 2 용량 소자;
    제 1 트랜지스터; 및
    제 2 트랜지스터를 포함하고,
    상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나는 상기 제 1 용량 소자의 제 1 단자, 상기 제 2 용량 소자의 제 1 단자, 및 상기 제 2 트랜지스터의 게이트 전극과 직접 접속되고,
    상기 제 1 용량 소자의 용량값은 상기 제 2 용량 소자의 용량값보다 크고,
    상기 제 1 트랜지스터는:
    산화물 반도체막;
    상기 산화물 반도체막 위의 상기 소스 전극 및 상기 드레인 전극;
    상기 산화물 반도체막 위의 제 1 게이트 절연막; 및
    상기 제 1 게이트 절연막 위의 게이트 전극을 포함하고,
    상기 제 1 용량 소자의 제 2 단자 및 상기 제 2 용량 소자의 제 2 단자는 서로 전기적으로 접속되지 않는, 기억장치.
  13. 제 12 항에 있어서,
    상기 제 1 트랜지스터는 상기 제 2 트랜지스터 위에 제공되고,
    상기 제 2 트랜지스터는:
    채널 형성 영역;
    상기 채널 형성 영역 위의 제 2 게이트 절연막; 및
    상기 제 2 게이트 절연막 위의 상기 게이트 전극을 포함하는, 기억장치.
  14. 제 13 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나는 상기 제 2 트랜지스터의 상기 게이트 전극과 직접 접촉하는, 기억장치.
  15. 제 13 항에 있어서,
    상기 제 2 트랜지스터의 상기 채널 형성 영역은 비정질 실리콘, 미결정 실리콘, 다결정 실리콘, 단결정 실리콘 중 어느 하나를 포함하는, 기억장치.
  16. 제 12 항에 있어서,
    상기 제 1 게이트 절연막은 상기 소스 전극의 상면 및 상기 드레인 전극의 상면 상에 있고, 상기 소스 전극의 상면 및 상기 드레인 전극의 상면과 접촉하는, 기억장치.
  17. 제 12 항에 있어서,
    상기 제 1 용량 소자는:
    상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나;
    상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나 위의 상기 제 1 게이트 절연막; 및
    상기 제 1 게이트 절연막 위의 도전막을 포함하는, 기억장치.
  18. 제 12 항에 있어서,
    상기 제 2 용량 소자는:
    상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나;
    상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 상기 하나 위의 상기 제 1 게이트 절연막;
    상기 제 1 트랜지스터의 상기 게이트 전극 위의 절연막; 및
    상기 절연막 위의 도전막을 포함하는, 기억장치.
  19. 제 11 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극은 상기 산화물 반도체막 상에 제공되고, 상기 산화물 반도체막과 접촉하는, 기억장치.
  20. 제 11 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 기억장치.
  21. 제 11 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 결정을 포함하는, 기억장치.
  22. 제 11 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 제 1 용량 소자의 상기 용량값은 상기 제 2 용량 소자의 상기 용량값의 1000배 이상인, 기억장치.
  23. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 상기 게이트 전극은 상기 제 1 트랜지스터의 상기 소스 전극 및 상기 드레인 전극과 중첩하는, 기억장치.
  24. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 셀 어레이에 기능적으로 접속된 구동 회로를 포함하는, 기억장치.
  25. 제 11 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 상기 제 1 트랜지스터의 상기 게이트 전극과 상기 제 1 트랜지스터의 상기 소스 전극 사이의 제 1 영역과, 상기 제 1 트랜지스터의 상기 게이트 전극과 상기 제 1 트랜지스터의 상기 드레인 전극 사이의 제 2 영역을 포함하고,
    상기 제 1 영역 및 상기 제 2 영역의 도전율은 상기 제 1 영역과 상기 제 2 영역 사이의 상기 제 1 트랜지스터의 채널 형성 영역의 도전율보다 높은, 기억장치.
  26. 제 25 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역은 도펀트를 포함하고,
    상기 도펀트는 5족 원자인, 기억장치.
  27. 회로를 포함하는 메모리 셀을 포함하는 기억장치로서,
    상기 회로는:
    채널 형성 영역을 포함하는 산화물 반도체막을 포함하는 제 1 트랜지스터;
    제 1 용량 소자; 및
    제 2 용량 소자를 포함하고,
    상기 회로는:
    제 1 단자, 제 2 단자, 및 게이트 단자를 포함하는 상기 제 1 트랜지스터;
    제 1 단자와 제 2 단자를 포함하는 상기 제 1 용량 소자; 및
    제 1 단자와 제 2 단자를 포함하는 상기 제 2 용량 소자를 포함하는 회로도에 의해 표현되고,
    상기 제 1 트랜지스터의 상기 제 1 단자, 상기 제 1 용량 소자의 상기 제 1 단자, 및 상기 제 2 용량 소자의 상기 제 1 단자는 서로 직접 접속되고,
    상기 제 1 용량 소자의 상기 제 2 단자 및 상기 제 2 용량 소자의 상기 제 2 단자는 서로 전기적으로 접속되지 않는, 기억장치.
  28. 제 27 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 2 단자는 데이터선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트 단자는 워드선에 전기적으로 접속되고,
    상기 제 1 용량 소자의 상기 제 2 단자는 소스선에 전기적으로 접속되고,
    상기 제 2 용량 소자의 상기 제 2 단자는 용량선에 전기적으로 접속되는, 기억장치.
  29. 회로를 포함하는 메모리 셀을 포함하는 기억장치로서,
    상기 회로는:
    채널 형성 영역을 포함하는 산화물 반도체막을 포함하는 제 1 트랜지스터;
    제 2 트랜지스터;
    제 1 용량 소자; 및
    제 2 용량 소자를 포함하고,
    상기 회로는:
    제 1 단자, 제 2 단자, 및 게이트 단자를 포함하는 상기 제 1 트랜지스터;
    제 1 단자, 제 2 단자, 및 게이트 단자를 포함하는 상기 제 2 트랜지스터;
    제 1 단자와 제 2 단자를 포함하는 상기 제 1 용량 소자; 및
    제 1 단자와 제 2 단자를 포함하는 상기 제 2 용량 소자를 포함하는 회로도에 의해 표현되고,
    상기 제 1 트랜지스터의 상기 제 1 단자, 상기 제 2 트랜지스터의 상기 게이트 단자, 상기 제 1 용량 소자의 상기 제 1 단자, 및 상기 제 2 용량 소자의 상기 제 1 단자는 서로 직접 접속되고,
    상기 제 1 용량 소자의 상기 제 2 단자 및 상기 제 2 용량 소자의 상기 제 2 단자는 서로 전기적으로 접속되지 않는, 기억장치.
  30. 제 29 항에 있어서,
    상기 제 1 트랜지스터의 상기 제 2 단자는 데이터선에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 상기 게이트 단자는 제 1 워드선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 1 단자는 상기 데이터선에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 2 단자는 소스선에 전기적으로 접속되고,
    상기 제 1 용량 소자의 상기 제 2 단자는 제 2 워드선에 전기적으로 접속되고,
    상기 제 2 용량 소자의 상기 제 2 단자는 용량선에 전기적으로 접속되는, 기억장치.
  31. 제 29 항에 있어서,
    상기 제 2 트랜지스터는 실리콘을 포함하는 활성층을 포함하는, 기억장치.
  32. 제 27 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 제 1 용량 소자의 용량값은 상기 제 2 용량 소자의 용량값보다 큰, 기억장치.
  33. 제 27 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 제 1 용량 소자의 용량값은 상기 제 2 용량 소자의 용량값의 1000배 이상인, 기억장치.
  34. 제 27 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 기억장치.
  35. 삭제
  36. 삭제
  37. 제 2 항 또는 제 12 항에 있어서,
    상기 제 1 용량 소자의 상기 제 2 단자는 워드선에 전기적으로 접속되고,
    상기 제 2 용량 소자의 상기 제 2 단자는 용량선에 전기적으로 접속되는, 기억 장치.
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