JP5886492B2 - プログラマブルlsi - Google Patents
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Description
メモリエレメントは不揮発性の記憶素子を用いて構成される。すなわち、電源電圧の供給が停止した後も一定期間に渡って記憶されたデータ(コンフィギュレーションデータ)を保持可能な記憶素子を用いて、メモリエレメントを構成する。不揮発性の記憶素子としては、電荷蓄積型の記憶素子、または抵抗変化(相変化)型の記憶素子などが適用可能である。
メモリエレメントは、以下の(記憶素子の構成1−1)、(記憶素子の構成1−2)、(記憶素子の構成2−1)、(記憶素子の構成2−2)または(記憶素子の構成3)の記憶素子を複数有する構成とすることができる。
第1のトランジスタと、第2のトランジスタと、容量素子とを有し、第1のトランジスタはチャネルが酸化物半導体層に形成され、第1のトランジスタのゲートは第1の配線と電気的に接続され、第1のトランジスタのソース及びドレインの一方は第2の配線と電気的に接続され、第1のトランジスタのソース及びドレインの他方は、第2のトランジスタのゲートと電気的に接続され、第2のトランジスタのソース及びドレインの一方は、第3の配線と電気的に接続され、第2のトランジスタのソース及びドレインの他方は、第4の配線と電気的に接続され、容量素子の一対の電極のうちの一方は、第2のトランジスタのゲートと電気的に接続され、容量素子の一対の電極のうちの他方は、第5の配線と電気的に接続される。
第1のトランジスタと、第2のトランジスタと、容量素子とを有し、第1のトランジスタはチャネルが酸化物半導体層に形成され、第1のトランジスタのゲートは第1の配線と電気的に接続され、第1のトランジスタのソース及びドレインの一方は第2の配線と電気的に接続され、第1のトランジスタのソース及びドレインの他方は、第2のトランジスタのゲートと電気的に接続され、第2のトランジスタのソース及びドレインの一方は、第3の配線と電気的に接続され、第2のトランジスタのソース及びドレインの他方は、第2の配線と電気的に接続され、容量素子の一対の電極のうちの一方は、第2のトランジスタのゲートと電気的に接続され、容量素子の一対の電極のうちの他方は、第4の配線と電気的に接続される。
第1のトランジスタと、第2のトランジスタと、第3のトランジスタとを有し、第1のトランジスタはチャネルが酸化物半導体層に形成され、第1のトランジスタのゲートは第1の配線と電気的に接続され、第1のトランジスタのソース及びドレインの一方は第2の配線と電気的に接続され、第1のトランジスタのソース及びドレインの他方は、第2のトランジスタのゲートと電気的に接続され、第2のトランジスタのソース及びドレインの一方は、第3の配線と電気的に接続され、第2のトランジスタのソース及びドレインの他方は、第3のトランジスタのソースとドレイン間を介して第4の配線と電気的に接続され、第3のトランジスタのゲートは第5の配線と電気的に接続される。
第1のトランジスタと、第2のトランジスタと、第3のトランジスタとを有し、第1のトランジスタはチャネルが酸化物半導体層に形成され、第1のトランジスタのゲートは第1の配線と電気的に接続され、第1のトランジスタのソース及びドレインの一方は第2の配線と電気的に接続され、第1のトランジスタのソース及びドレインの他方は、第2のトランジスタのゲートと電気的に接続され、第2のトランジスタのソース及びドレインの一方は、第3の配線と電気的に接続され、第2のトランジスタのソース及びドレインの他方は、第3のトランジスタのソースとドレイン間を介して第2の配線と電気的に接続され、第3のトランジスタのゲートは第4の配線と電気的に接続される。
トランジスタと、容量素子とを有し、トランジスタはチャネルが酸化物半導体層に形成され、トランジスタのゲートは第1の配線と電気的に接続され、トランジスタのソース及びドレインの一方は第2の配線と電気的に接続され、トランジスタのソース及びドレインの他方は、容量素子の一対の電極のうちの一方と電気的に接続される。
メモリエレメントは、上記記憶素子をマトリクス状に複数配置したメモリセルアレイを有する構成とすることができる。このとき、メモリセルアレイにおいて、同じ行に配置された記憶素子間で配線(例えば、ワード線、書き込みワード線、読み出しワード線等)を共有し、同じ列に配置された記憶素子間で配線(例えば、ビット線、データ線等)を共有することができる。
コンフィギュレーションメモリは、ラッチ回路を有する記憶素子を用いて構成されていてもよい。コンフィギュレーションメモリは、容量素子を有する記憶素子を用いて構成されていてもよい。
プログラマブルLSIの一態様について説明する。
メモリエレメント300は、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を複数用いて構成する。当該記憶素子の一態様を、図1(B)乃至図1(D)に示す。
図1(B)に示す記憶素子100aは、トランジスタ101と、トランジスタ102と、容量素子103とを有する。トランジスタ101はチャネルが酸化物半導体層に形成される。なお、図1(B)では、トランジスタ101のチャネルが酸化物半導体層に形成されていることを示すため、「OS」の符号を付している。トランジスタ101のゲートは端子Wと電気的に接続され、トランジスタ101のソース及びドレインの一方は端子Dと電気的に接続される。トランジスタ101のソース及びドレインの他方は、トランジスタ102のゲートと電気的に接続される。トランジスタ102のソース及びドレインの一方は、端子Sと電気的に接続される。トランジスタ102のソース及びドレインの他方は、端子Bと電気的に接続される。容量素子103の一対の電極のうちの一方は、トランジスタ102のゲートと電気的に接続される。容量素子103の一対の電極のうちの他方は、端子Cと電気的に接続される。ここで、各端子は、配線や電極と電気的に接続される構成とすることができる。
図1(B)に示した記憶素子100aの駆動方法について説明する。
上記(記憶素子の構成1)とは異なる構成の記憶素子について説明する。
図1(C)に示した記憶素子100bの駆動方法について説明する。
上記(記憶素子の構成1)や(記憶素子の構成2)とは異なる構成の記憶素子について説明する。
図1(D)に示した記憶素子100cの駆動方法について説明する。
上述した(記憶素子の構成1)、(記憶素子の構成2)、(記憶素子の構成3)において、記憶素子は更に、ダイオードや、抵抗素子や、スイッチを有していても良い。スイッチとしては、例えばアナログスイッチや、トランジスタ等を用いることができる。例えば、(記憶素子の構成2)において、更に容量素子を有し、当該容量素子の一対の電極のうちの一方はトランジスタ102のゲートと電気的に接続されていてもよい。当該容量素子の一対の電極のうちの他方は、一定の電位(例えば、接地電位等の低電源電位)が入力される構成とすることができる。
本実施の形態では、実施の形態1において示したメモリエレメント300の更に具体的な一態様について説明する。
メモリセルアレイ400の構成の更に具体的な一態様について説明する。
メモリセルアレイ400は、実施の形態1において図1(B)で示した記憶素子100aをマトリクス状に複数有する構成とすることができる。例えば、図3に示すメモリセルアレイ400はm×n(mは2以上の自然数、nは2以上の自然数)個の記憶素子(記憶素子100a(i,j):iはm以下の自然数、jはn以下の自然数)を有する。m×n個の記憶素子(記憶素子100a(i,j))それぞれは、図1(B)に示した記憶素子100aとすることができる。メモリセルアレイ400に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
メモリセルアレイ400は、実施の形態1において図1(B)で示した記憶素子100aをマトリクス状に複数有する構成とすることができる。例えば、図6(B)に示すメモリセルアレイ400はm×n(mは2以上の自然数、nは2以上の自然数)個の記憶素子(記憶素子100a(i,j):iはm以下の自然数、jはn以下の自然数)を有する。m×n個の記憶素子(記憶素子100a(i,j))それぞれは、図1(B)に示した記憶素子100aとすることができる。メモリセルアレイ400に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
メモリセルアレイ400は、実施の形態1において図1(C)で示した記憶素子100bをマトリクス状に複数有する構成とすることができる。例えば、図4に示すメモリセルアレイ400はm×n(mは2以上の自然数、nは2以上の自然数)個の記憶素子(記憶素子100b(i,j):iはm以下の自然数、jはn以下の自然数)を有する。m×n個の記憶素子(記憶素子100b(i,j))それぞれは、図1(C)に示した記憶素子100bとすることができる。メモリセルアレイ400に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
メモリセルアレイ400は、実施の形態1において図1(D)で示した記憶素子100cをマトリクス状に複数有する構成とすることができる。例えば、図5に示すメモリセルアレイ400はm×n(mは2以上の自然数、nは2以上の自然数)個の記憶素子(記憶素子100c(i,j):iはm以下の自然数、jはn以下の自然数)を有する。m×n個の記憶素子(記憶素子100c(i,j))それぞれは、図1(D)に示した記憶素子100cとすることができる。メモリセルアレイ400に含まれる複数の記憶素子それぞれをメモリセルとも呼ぶ。
上述した(メモリセルアレイの構成1)、(メモリセルアレイの構成2)、(メモリセルアレイの構成3)、(メモリセルアレイの構成4)において、メモリセルアレイは更に、ダイオード、抵抗素子、演算回路(演算素子)、スイッチのいずれかまたは全てを更に有していても良い。演算回路(演算素子)としては、バッファ、インバータ、NAND回路、NOR回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路(演算素子)を用いることもできる。
次いで、図2におけるセンスアンプ回路401の構成の具体的な一態様について説明する。センスアンプ回路401は、複数のセンスアンプを有する構成とすることができる。各センスアンプは、メモリセルアレイ400に配置されたビット線毎に設けることができる。各センスアンプによってビット線の電位を増幅し、各センスアンプの出力端子から検出することができる。ここで、ビット線の電位は、当該ビット線に電気的に接続され読み出しを選択された記憶素子に保持された信号電位に応じた値となる。そのため、各センスアンプの出力端子から出力される信号は、読み出しを選択された記憶素子に保持されたデータに対応する。こうして、センスアンプ回路401によって、メモリセルアレイ400の各記憶素子に保持されたデータを検出することができる。
図8(A)は、バッファ441を用いて構成したセンスアンプ回路401の例である。センスアンプ回路401は、n個のバッファ441を有し、n個のバッファ441それぞれは、メモリセルアレイ400に配置されたビット線(BL1乃至BLn)毎に設けられる。n個のバッファ441によって、ビット線(BL1乃至BLn)の電位を増幅し、出力端子(OUT1乃至OUTn)から出力することができる。ここで、ビット線の電位は、当該ビット線に電気的に接続され読み出しを選択された記憶素子に保持された信号電位に応じた値となる。そのため、各バッファ441の出力端子から出力される信号は、読み出しを選択された記憶素子に保持されたデータに対応する。こうして、n個のバッファ441を用いたセンスアンプ回路401によって、メモリセルアレイ400の各記憶素子に保持されたデータを検出することができる。
図8(B)は、比較器442を用いて構成したセンスアンプ回路401の例である。センスアンプ回路401は、n個の比較器442を有し、n個の比較器442それぞれは、メモリセルアレイ400に配置されたビット線(BL1乃至BLn)毎に設けられる。n個の比較器442によって、参照電位(図8(B)中、refと表記)と、ビット線(BL1乃至BLn)の電位とを比較し、その比較結果を出力端子(OUT1乃至OUTn)から出力することができる。ここで、ビット線の電位は、当該ビット線に電気的に接続され読み出しを選択された記憶素子に保持された信号電位に応じた値となる。そのため、各比較器442の出力端子から出力される信号は、読み出しを選択された記憶素子に保持されたデータに対応する。こうして、n個の比較器442を用いたセンスアンプ回路401によって、メモリセルアレイ400の各記憶素子に保持されたデータを検出することができる。
図8(C)及び図8(D)は、ラッチ回路443を用いて構成したセンスアンプ回路401の例である。ラッチ回路443は、例えば、インバータ444とインバータ445によって構成することができる。センスアンプ回路401は、n個のラッチ回路443を有し、n個のラッチ回路443それぞれは、メモリセルアレイ400に配置されたビット線(BL1乃至BLn)毎に設けられる。n個のラッチ回路443によって、ビット線(BL1乃至BLn)の電位を増幅し、出力端子(OUT1乃至OUTn)から出力することができる。ここで、ビット線の電位は、当該ビット線に電気的に接続され読み出しを選択された記憶素子に保持された信号電位に応じた値となる。そのため、各ラッチ回路443の出力端子から出力される信号(増幅した信号)は、読み出しを選択された記憶素子に保持されたデータに対応する。こうして、n個のラッチ回路443を用いたセンスアンプ回路401によって、メモリセルアレイ400の各記憶素子に保持されたデータを検出することができる。
なお、センスアンプ回路は、ダイオード、抵抗素子、演算回路(演算素子)、及びスイッチのいずれかまたは全てを更に有していても良い。演算回路(演算素子)としては、バッファ、インバータ、NAND回路、NOR回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路(演算素子)を用いることもできる。
次いで、図2におけるプリチャージ回路402の構成の具体的な一態様について、図7を用いて説明する。図7において、プリチャージ回路402はプリチャージ線PRと、複数のスイッチ446とを有する。各スイッチ446は、メモリセルアレイ400に配置されたビット線(BL1乃至BLn)毎に設けることができる。各スイッチ446によって各ビット線とプリチャージ線PRとの電気的接続を選択し、各ビット線にプリチャージ線PRの電位(プリチャージ電位)を入力することができる。スイッチ446としては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチ446として、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路(演算素子)を用いることもできる。
本実施の形態では、ロジックエレメント310が有するコンフィギュレーションメモリ311の態様について説明する。コンフィギュレーションメモリ311は、例えば、ラッチ回路や容量素子を用いて構成することができる。
本実施の形態では、ロジックエレメント310が有するルックアップテーブル312の態様について説明する。ルックアップテーブル312は複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力される構成とすることができる。
本実施の形態では、ロジックエレメント310が有する選択回路314の態様について説明する。選択回路314はマルチプレクサやスイッチを用いて構成することができる。そして、マルチプレクサやスイッチの制御端子にコンフィギュレーションデータが入力される構成とすることができる。
図1(B)に示した記憶素子100aの作製方法について説明する。なお、端子Bと端子Dが電気的に接続されている構成を例にその作製方法について説明する。トランジスタ102は、チャネルがシリコンで形成されるトランジスタである場合を例に挙げる。本実施の形態では、トランジスタ102と、チャネルが酸化物半導体層に形成されるトランジスタ101と、容量素子103とを例に挙げて、記憶素子100aの作製方法について説明する。
本実施の形態では、実施の形態6とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
32 マルチプレクサ
33 マルチプレクサ
34 マルチプレクサ
35 マルチプレクサ
36 マルチプレクサ
37 マルチプレクサ
41 マルチプレクサ
42 マルチプレクサ
43 マルチプレクサ
44 OR回路
51 マルチプレクサ
61 トランジスタ
62 トランジスタ
63 トランジスタ
64 トランジスタ
101 トランジスタ
102 トランジスタ
103 容量素子
104 トランジスタ
105 容量素子
141 トランジスタ
181 トランジスタ
182 トランジスタ
300 メモリエレメント
310 ロジックエレメント
311 コンフィギュレーションメモリ
312 ルックアップテーブル
313 レジスタ
314 選択回路
400 メモリセルアレイ
401 センスアンプ回路
402 プリチャージ回路
403 列デコーダ
404 行デコーダ
421 RF回路
422 アナログベースバンド回路
423 デジタルベースバンド回路
424 バッテリー
425 電源回路
426 アプリケーションプロセッサ
427 CPU
428 DSP
429 インターフェース
430 フラッシュメモリ
431 ディスプレイコントローラ
432 メモリ回路
433 ディスプレイ
434 表示部
435 ソースドライバ
436 ゲートドライバ
437 音声回路
438 キーボード
439 タッチセンサ
441 バッファ
442 比較器
443 ラッチ回路
444 インバータ
445 インバータ
446 スイッチ
451 バッテリー
452 電源回路
453 マイクロプロセッサ
454 フラッシュメモリ
455 音声回路
456 キーボード
457 メモリ回路
458 タッチパネル
459 ディスプレイ
460 ディスプレイコントローラ
501 記憶素子
502 記憶素子
503 記憶素子
511 インバータ
512 インバータ
513 容量素子
700 基板
701 絶縁膜
702 半導体膜
703 ゲート絶縁膜
704 不純物領域
705 マスク
706 開口部
707 ゲート電極
708 導電膜
709 不純物領域
710 チャネル形成領域
711 不純物領域
712 絶縁膜
713 絶縁膜
716 酸化物半導体層
719 導電膜
720 導電膜
721 ゲート絶縁膜
722 ゲート電極
723 導電膜
724 絶縁膜
725 開口部
726 配線
727 絶縁膜
901 トランジスタ
902 絶縁膜
903 酸化物半導体層
904 ソース電極
905 ドレイン電極
906 ゲート絶縁膜
907 ゲート電極
908 高濃度領域
909 チャネル形成領域
911 トランジスタ
912 絶縁膜
913 酸化物半導体層
914 ソース電極
915 ドレイン電極
916 ゲート絶縁膜
917 ゲート電極
918 高濃度領域
919 チャネル形成領域
921 トランジスタ
922 絶縁膜
923 酸化物半導体層
924 ソース電極
925 ドレイン電極
926 ゲート絶縁膜
927 ゲート電極
928 高濃度領域
929 低濃度領域
930 サイドウォール
931 チャネル形成領域
941 トランジスタ
942 絶縁膜
943 酸化物半導体層
944 ソース電極
945 ドレイン電極
946 ゲート絶縁膜
947 ゲート電極
948 高濃度領域
949 低濃度領域
950 サイドウォール
951 チャネル形成領域
100a 記憶素子
100b 記憶素子
100c 記憶素子
1450 素子
1451 センスアンプ
1452 スイッチ
1453 負荷
Claims (4)
- 複数のロジックエレメントと、メモリエレメントと、を有し、
前記メモリエレメントは、コンフィギュレーションデータを記憶する機能を有し、
前記複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、
前記メモリエレメントに記憶された前記コンフィギュレーションデータの少なくとも一部は、前記コンフィギュレーションメモリに入力されて記憶され、
前記複数のロジックエレメントそれぞれは、前記コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、演算処理を行い、且つ、他のロジックエレメントとの電気的接続を制御し、
前記メモリエレメントは、記憶素子を有し、
前記記憶素子は、第1のトランジスタと、第2のトランジスタと、容量素子とを有し、
前記第1のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
前記第2のトランジスタのチャネル形成領域は、シリコンに設けられ、
前記第1のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのゲートと電気的に接続され、
前記容量素子の一対の電極のうちの一方は、前記第2のトランジスタのゲートと電気的に接続され、
前記第1のトランジスタがオフになることによって、前記容量素子の一対の電極のうちの一方は、フローティングとなり、
前記第1のトランジスタのチャネル形成領域は、非単結晶であって、c軸配向し、水素濃度が1×10 17 /cm 3 以下であり、且つ、ナトリウム濃度が5×10 16 /cm 3 以下であることを特徴とするプログラマブルLSI。 - 複数のロジックエレメントと、メモリエレメントと、を有し、
前記メモリエレメントは、コンフィギュレーションデータを記憶する機能を有し、
前記複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、
前記メモリエレメントに記憶された前記コンフィギュレーションデータの少なくとも一部は、前記コンフィギュレーションメモリに入力されて記憶され、
前記複数のロジックエレメントそれぞれは、前記コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、演算処理を行い、且つ、他のロジックエレメントとの電気的接続を制御し、
前記メモリエレメントは、記憶素子を有し、
前記記憶素子は、第1のトランジスタと、第2のトランジスタと、容量素子とを有し、
前記第1のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
前記第2のトランジスタのチャネル形成領域は、シリコンに設けられ、
前記第1のトランジスタのソース及びドレインの一方は、前記第2のトランジスタのゲートと電気的に接続され、
前記容量素子の一対の電極のうちの一方は、前記第2のトランジスタのゲートと電気的に接続され、
前記第1のトランジスタがオフになることによって、前記容量素子の一対の電極のうちの一方は、フローティングとなり、
前記複数のロジックエレメントが有するトランジスタの少なくとも一部と重なるように、前記第1のトランジスタが設けられることを特徴とするプログラマブルLSI。 - 複数のロジックエレメントと、メモリエレメントと、を有し、
前記メモリエレメントは、コンフィギュレーションデータを記憶する機能を有し、
前記複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、
前記メモリエレメントに記憶された前記コンフィギュレーションデータの少なくとも一部は、前記コンフィギュレーションメモリに入力されて記憶され、
前記複数のロジックエレメントそれぞれは、前記コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、演算処理を行い、且つ、他のロジックエレメントとの電気的接続を制御し、
前記メモリエレメントは、記憶素子を有し、
前記記憶素子は、第1のトランジスタと、容量素子とを有し、
前記第1のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
前記容量素子の一対の電極のうちの一方は、前記第1のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第1のトランジスタがオフになることによって、前記容量素子の一対の電極のうちの一方は、フローティングとなり、
前記複数のロジックエレメントが有するトランジスタの少なくとも一部と重なるように、前記第1のトランジスタが設けられることを特徴とするプログラマブルLSI。 - 請求項2又は請求項3において、
前記第1のトランジスタのチャネル形成領域は、非単結晶であって、c軸配向し、水素濃度が1×1017/cm3以下であり、且つ、ナトリウム濃度が5×1016/cm3以下であることを特徴とするプログラマブルLSI。
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