[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5980566B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5980566B2
JP5980566B2 JP2012112990A JP2012112990A JP5980566B2 JP 5980566 B2 JP5980566 B2 JP 5980566B2 JP 2012112990 A JP2012112990 A JP 2012112990A JP 2012112990 A JP2012112990 A JP 2012112990A JP 5980566 B2 JP5980566 B2 JP 5980566B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
auxiliary member
resin
semiconductor device
thermal expansion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012112990A
Other languages
English (en)
Other versions
JP2013239660A5 (ja
JP2013239660A (ja
Inventor
明宣 井上
明宣 井上
東夫 反町
東夫 反町
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2012112990A priority Critical patent/JP5980566B2/ja
Priority to KR1020130049749A priority patent/KR101997548B1/ko
Priority to US13/892,483 priority patent/US9087781B2/en
Publication of JP2013239660A publication Critical patent/JP2013239660A/ja
Publication of JP2013239660A5 publication Critical patent/JP2013239660A5/ja
Application granted granted Critical
Publication of JP5980566B2 publication Critical patent/JP5980566B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は半導体装置及びその製造方法に関する。
従来、各種の電子機器に使用される半導体装置がある。そのような半導体装置の一例では、配線基板の上に半導体チップがフリップチップ接続された構造を有する。
近年では、電子機器の高性能化及び小型化などの要求に対応するため、半導体パッケージを３次元的に積層した積層型半導体装置が実用化されている。
特開２００１−１３５７４９号公報
後述する予備的事項の欄で説明するように、半導体装置の配線基板の薄型化が進められると、加熱処理時の配線基板の反り量が許容値を超えてしまう。このため、半導体装置をマザーボードに実装する際に、配線基板の反りによって電気接続の十分な信頼性が得られなくなる。
半導体装置及びその製造方法において、基板の反りの低減を図ることを目的とする。
以下の開示の一観点によれば、配線基板と、前記配線基板に接続端子が接続された半導体チップと、前記配線基板と前記半導体チップとの隙間から前記半導体チップの周辺領域にかけて形成され、前記半導体チップの周辺領域において前記半導体チップの上面と同じ高さで形成されたアンダーフィル樹脂と、前記半導体チップ及び前記アンダーフィル樹脂の上に接着剤層によって固定され、前記半導体チップから外側に突き出る突出部を備え、前記突出部が少なくとも前記アンダーフィル樹脂の上に配置され、繊維補強材含有樹脂から形成される補助部材と、前記アンダーフィル樹脂及び前記補助部材の側面と、前記補助部材の上面周縁部とを被覆し、かつ、前記補助部材の中央部を露出させる封止樹脂とを有し、前記補助部材及び接着剤層の熱膨張係数は、前記半導体チップの熱膨張係数より大きく、前記補助部材の熱膨張係数は、前記配線基板の熱膨張係数より大きい半導体装置が提供される。
また、その開示の他の観点によれば、配線基板の上に樹脂材を形成する工程と、半導体チップの接続端子を樹脂材に押し込んで前記配線基板の接続パッドに接続すると共に、前記半導体チップと前記配線基板との隙間から前記半導体チップの周辺領域にかけて前記樹脂材からアンダーフィル樹脂を形成し、前記半導体チップの周辺領域の前記アンダーフィル樹脂を前記半導体チップの上面と同じ高さで形成する工程と、前記半導体チップ及び前記アンダーフィル樹脂の上に接着剤層を介して、前記半導体チップから外側に突き出る突出部を備え、繊維補強材含有樹脂からなる補助部材を形成し、前記突出部を前記アンダーフィル樹脂の上に配置する工程と、前記アンダーフィル樹脂及び前記補助部材の側面と、前記補助部材の上面周縁部を被覆し、かつ、前記補助部材の中央部を露出させるように封止樹脂を形成する工程とを有し、前記補助部材及び前記接着剤層の熱膨張係数は、前記半導体チップの熱膨張係数より大きく、前記補助部材の熱膨張係数は、前記配線基板の熱膨張係数より大きい半導体装置の製造方法が提供される。
以下の開示によれば、半導体装置では、配線基板の上に半導体チップがフリップチップ接続されており、半導体チップの下側の隙間から半導体チップの周辺領域にアンダーフィル樹脂が形成されている。さらに、半導体チップの上に補助部材が形成されている。補助部材は、その熱膨張係数が半導体チップの熱膨張係数よりも大きく設定されており、反りの矯正機能を有する。
一つの好適な態様では、補助部材の熱膨張係数は配線基板の熱膨張係数よりも大きく設定される。この態様の一例では、半導体装置の製造工程及び実装時において、１７０℃〜１８０℃の温度を境にして、それより温度が低いときは、凹状方向に反りが矯正され、それより温度が高いときは、凸状方向に反りが矯正される。
このようにして、補助部材の機能によって反りを矯正できるので、半導体装置の配線基板が薄型化されても反り量を許容値内におさめることができ、半導体装置の外部接続端子を実装基板に接続する際に高い信頼性が得られるようになる。
図１（ａ）及び（ｂ）は予備的事項に係る半導体装置を示す断面図（その１）である。 図２は予備的事項に係る半導体装置を示す断面図（その２）である。 図３（ａ）は実施形態の半導体装置を示す断面図、図３（ｂ）は実施形態の半導体装置を示す透視平面図であり、図３（ａ）は図３（ｂ）のＩ−Ｉに沿った部分拡大断面図に相当する。 図４（ａ）〜（ｃ）は実施形態の第１〜第３変形例の半導体装置を示す断面図である。 図５実施形態の別の半導体装置を示す断面図である。 図６はリファレンスの半導体装置及び実施形態の半導体装置の反り量の温度依存性をシミュレーションしたものである。 図７はリファレンスの半導体装置及び実施形態の半導体装置の反り量の温度依存性を実測したものである。 図８（ａ）及び（ｂ）は補助部材が存在しない場合に半導体装置に反りが発生する様子を模式的に示す断面図である。 図９（ａ）〜（ｃ）は実施形態の半導体装置の補助部材が反りを矯正する様子を模式的に示す断面図である。 図１０（ａ）〜（ｃ）は実施形態の半導体装置の製造方法を示す断面図（その１）である。 図１１（ａ）及び（ｂ）は実施形態の半導体装置の製造方法を示す断面図（その２）である。 図１２は実施形態の半導体装置を実装基板に接続する様子を示す断面図である。
以下、実施の形態について、添付の図面を参照して説明する。
実施形態を説明する前に、基礎となる予備的事項について説明する。図１（ａ）に示すように、予備的事項に係る半導体装置１００は、配線基板２００とその上に実装された半導体チップ３００とを備えている。半導体チップ３００の接続端子３２０が配線基板２００の接続パッド（不図示）にフリップチップ接続されている。
また、半導体チップ３００の下側の隙間から周辺領域にアンダーフィル樹脂４００が形成されている。さらに、配線基板２００の下面側には外部接続端子２２０が設けられている。
そのような半導体装置１００では、さらなる小型化、薄型化の要求から、配線基板２００の厚みを薄くする試みが行われている。
図１（ｂ）に示すように、半導体装置１００の上に、上側半導体装置５００がバンプ電極５２０を介して積層されて、ＰｏＰ（Package on Package）構造の積層型半導体装置６００が製造される場合もある。この場合においても、積層型半導体装置６００の全体の厚みを薄くする要求があり、配線基板２００の薄型化が求められている。
しかしながら、配線基板２００の厚みを例えば３００μｍ以下に薄くすると、常温（２５℃）から加熱温度（リフロー温度、例えば２４０℃）の範囲で反り量が大きくなってしまう問題がある。加熱処理する工程は、半導体チップ３００を配線基板２００に接続する工程、及び半導体装置１００をマザーボードに接続する工程などである。
さらに、半導体装置１００の外部接続端子２２０の狭ピッチ化が進められており、これにより半導体装置１００の許容できる反り量も小さくなってきている。
このように、半導体装置１００の配線基板２００が薄型化されると、反り量が許容値を超えてしまい、半導体装置１００を信頼性よくマザーボードに実装できなくなる課題がある。
その対策として、図２に示す半導体装置１２０のように、配線基板２００及び半導体チップ３００を封止樹脂７００で封止して、配線基板２００の剛性を補強すると共に、反りを低減させる方法がある。
しかしながら、配線基板２００のさらなる薄型化及び外部接続端子２２０の狭ピッチ化が進むと、マザーボードに実装する際に要求される反り量の許容値も小さくなるため、薄型化及び反り量の抑制の両立には限界がある。
以下に説明する実施形態の半導体装置及びその製造方法では、前述した不具合を解消することができる。
（実施形態）
図３〜図５は実施形態の半導体装置を示す図である。図３（ａ）の断面図に示すように、実施形態の半導体装置１の配線基板１０は、コア基板をもたないコアレス基板であり、絶縁基材として第１絶縁層１２とその上に積層された第２絶縁層１４とを備える。
第１絶縁層１２及び第２絶縁層１４は、例えば、エポキシ樹脂又はポリイミド樹脂などから形成される。配線基板１０の厚みは、例えば１５０μｍ〜３００μｍであり、薄型化されている。
第１絶縁層１２の下面に第１配線層２０が形成されている。第１絶縁層１２には第１配線層２０に到達する深さの第１ビアホールＶＨ１が形成されている。第１絶縁層１２の第１ビアホールＶＨ１内には第１ビア導体ＶＣ１が充填されている。また、第１絶縁層１２の上面には、第１ビア導体ＶＣ１を介して第１配線層２０に接続される第２配線層２２が形成されている。
さらに、第２絶縁層１４には、第２配線層２２に到達する深さの第２ビアホールＶＨ２が形成されている。第２絶縁層１４の第２ビアホールＶＨ２内には第２ビア導体ＶＣ２が充填されている。第２絶縁層１４の上面側には、第２ビア導体ＶＣ２を介して第２配線層２２に接続される第３配線層２４が形成されている。
第１〜第３配線層２０，２２、２４及び第１、第２ビア導体ＶＣ１，ＶＣ２は、銅などの配線用に適用できる金属から形成される。
また、第１絶縁層１２の下面には、第１配線層２０の接続パッドＰ上に開口部１６ａが設けられたソルダレジスト１６が形成されている。第１配線層２０の接続パッドＰは、ニッケル／金めっき層などのコンタクト層（不図示）を含んで形成される。
また同様に、第２絶縁層１４の上面には、第３配線層２４の接続パッドＰ上に開口部１８ａが設けられたソルダレジスト１８が形成されている。また同様に、第３配線層２４の接続パッドＰは、ニッケル／金めっき層などのコンタクト層（不図示）を含んで形成される。
好適な例として、コアレスタイプの配線基板１０を示したが、ガラスエポキシ樹脂から形成されるコア基板の両面側にビルドアップ配線が形成された配線基板などを使用してもよい。
さらに、配線基板１０の第３配線層２４の接続パッドＰに半導体チップ３０の接続端子３２がフリップチップ接続されている。図３（ａ）の例では、半導体チップ３０の接続端子３２は金（Ａｕ）バンプから形成され、はんだ層３４によって配線基板１０の接続パッドＰに電気的に接続されている。半導体チップ３０の厚みは、例えば５０μｍ〜２００μｍである。
半導体チップ３０と配線基板１０との隙間から半導体チップ３０を取り囲む周辺領域にアンダーフィル樹脂１９が形成されている。半導体チップ３０の周辺領域のアンダーフィル樹脂１９は、半導体チップ３０の上面と同じ高さで形成されている。
図３（ｂ）は実施形態の半導体装置を示す透視平面図であり、図３（ａ）は図３（ｂ）のＩ−Ｉに沿った拡大断面図に相当する。図３（ｂ）を同時に参照すると、半導体チップ３０の上には接着剤層４０を介して補助部材５０が形成されている。例えば、接着剤層４０の厚みは１０μｍ〜２０μｍであり、補助部材５０の厚みは５０〜１００μｍ程度である。
補助部材５０は、半導体チップ３０の面積より大きな面積を有し、半導体チップ３０の四辺から外側に突き出る突出部５２をもって配置される。補助部材５０の突出部５２は、半導体チップ３０の周辺領域のアンダーフィル樹脂１９の上に配置される。突出部５２の半導体チップ３０からの突出幅は例えば０．４ｍｍ〜１ｍｍ程度である。補助部材５０は樹脂などの絶縁材料から形成される。
このように、半導体チップ３０を機械的に固定しているアンダーフィル樹脂１９の上にも補助部材５０が固定されている。
補助部材５０に剛性をもたせる場合は、繊維補強材含有樹脂が使用される。繊維補強材含有樹脂としては、ガラス繊維にエポキシ樹脂を含浸させたガラスエポキシ樹脂、アラミド繊維にエポキシ樹脂を含浸させたアラミドエポキシ樹脂、又は炭素繊維にエポキシ樹脂を含浸させた炭素エポキシ樹脂などを使用することができる。
また、補助部材５０は、半導体チップ３０の熱膨張係数より大きな熱膨張係数を有する。さらには、補助部材５０は、配線基板１０の熱膨張係数より大きな熱膨張係数を有することが好ましい。
例えば、配線基板１０の熱膨張係数は１５〜２０ｐｐｍ／℃であり、シリコンウェハから形成される半導体チップ３０の熱膨張係数は３ｐｐｍ／℃であり、補助部材５０の熱膨張係数は２５ｐｐｍ／℃である。
また、接着剤層４０においても、同様に、半導体チップ３０の熱膨張係数より大きな熱膨張係数を有し、さらには配線基板１０の熱膨張係数より大きな熱膨張係数を有することが好ましい。接着剤層４０の熱膨張係数は、例えば２５ｐｐｍ／℃である。
さらに、同じく図３（ａ）に示すように、半導体チップ３０の側面を覆うアンダーフィル樹脂１９、接着剤層４０及び補助部材５０の横方向の配線基板１０の上に封止樹脂６０が形成されている。
これにより、アンダーフィル樹脂１９、接着剤層４０及び補助部材５０の各側面が封止樹脂６０によって封止されている。このようにして、補助部材５０の側面が封止樹脂６０で固定されている。
補助部材５０の熱膨張係数を半導体チップ３０の熱膨張係数より大きく設定することにより、半導体チップ３０に起因する反りの影響を矯正する反り矯正板として機能する。さらに、補助部材５０の熱膨張係数を配線基板１０の熱膨張係数より大きく設定することにより、半導体チップ３０及び配線基板１０の両者に起因する反りの影響を矯正する反り矯正板として機能する。
図３（ａ）の例では、補助部材５０の上面と封止樹脂６０の上面とが同一高さに配置されて同一面を形成している。この例の他に、図４（ａ）に示す第１変形例のように、封止樹脂６０が補助部材５０の周縁部上でリング状の突起部６２を備えて、補助部材５０の周縁部が封止樹脂６０の突起部６２で被覆されるようにしてもよい。
又は、図４（ｂ）に示す第２変形例のように、図３（ａ）において封止樹脂６０の厚みを全体にわたって厚くして、補助部材５０の周縁部が封止樹脂６０で被覆されるようにしてもよい。
あるいは、図４（ｃ）に示す第３変形例のように、配線基板１０の上面及び補助部材５０の上面の全体が封止樹脂６０で被覆されるようにしてもよい。
図４（ａ）〜（ｃ）に示す第１〜第３変形例のように、補助部材５０の少なくとも周縁部を封止樹脂６０で封止することにより、比較的大きな反りが発生する場合であっても、補助部材５０がアンダーフィル樹脂１９から剥がれることが防止される。
このように、補助部材５０の少なくとも側面が封止樹脂６０で封止されている構造を採用することにより、補助部材５０を反り矯正板としてより有効に機能させることができる。
前述したアンダーフィル樹脂１９、接着剤層４０及び封止樹脂６０は、例えば、熱硬化性のエポキシ樹脂から形成される。
図５に示すように、半導体装置１の上に上側半導体装置（不図示）を積層する場合は、封止樹脂６０をレーザなどで加工することにより、接続パッドＰに到達する開口部６４を形成し、その中にバンプ電極２８を形成してもよい。
これにより、半導体装置１の上に上側半導体装置（不図示）が積層され、半導体装置１のバンプ電極２８と上側半導体装置の接続端子とが接続される。この形態の場合は、例えば、半導体装置１の半導体チップ３０としてＣＰＵチップが使用され、上側半導体装置には複数のメモリチップが搭載されている。
次に、本実施形態の半導体装置１の補助部材５０の反り矯正機能について説明する。図６は、予備的事項で説明した図２の半導体装置１２０をリファレンス（基準）とし、リファレンス及び図３（ａ）の実施形態の半導体装置１の反り量の温度依存性についてシミュレーションした結果である。
リファレンスの半導体装置１２０と実施形態の半導体装置１との違いは、補助部材５０の有無であり、他のファクターは実質的に同一である。補助部材５０の熱膨張係数は配線基板１０の熱膨張係数より大きく設定されている。
図６に示すように、リファレンスの半導体装置１２０では、２５℃から１００℃で凸状の反りが発生し、１００℃から２６０℃で凹状の反りが発生し、反り量はほほリニアに変化する。
これに対して、実施形態の半導体装置１では、１７０℃〜１８０℃を境にして温度が低いときは、リファレンスの反り量よりもマイナス（−）側の反り量になっていることから、凹状方向に反りを矯正することができる。また、１７０℃〜１８０℃を境にして温度が高いときは、リファレンスの反り量よりもプラス（＋）側の反り量になっていることから、凸状方向に反りを矯正することができる。
図７はリファレンスの半導体装置１２０及び実施形態の半導体装置１の反り量の実測値であり、シミュレーション結果と同様な傾向が得られた。
さらに説明すると、配線基板２００に半導体チップ３００を搭載し、アンダーフィル樹脂４００を形成する際に、半導体装置１２０に凸状の反りが発生する。図８（ａ）に示すように、半導体装置１２０に封止樹脂７００が形成されると反りが低減される。
しかしながら、図８（ｂ）に示すように、半導体装置１２０をマザーボードに実装する場合には、はんだの融点である２４０℃に加熱されるため、許容値を超えた反りが発生してしまう。よって、マザーボードとの電気的な接続の信頼性が得られなくなる。
これに対して、図９（ａ）に示すように、実施形態の半導体装置１では、半導体チップ３０の上に半導体チップ３０及び配線基板１０よりも高い熱膨張係数を有する補助部材５０を備えている。このため、１７０〜１８０℃の加熱処理を伴うトランスファーモールド工法によって封止樹脂６０を形成する際に、半導体装置１の補助部材５０は半導体チップ３０及び配線基板１０よりも大きく伸びることになる。
その後に、図９（ｂ）に示すように、２５℃まで冷却すると、補助部材５０は配線基板１０よりも大きく縮むため、凹状方向に反りを矯正することができる。このようにして、補助部材５０の反り矯正機能によって、配線基板１０の縮みにより発生しようとする凸状の反りをそれと逆方向の凹状方向に矯正することができる。
さらに、図９（ｃ）に示すように、２４０℃の温度ではんだをリフロー加熱して半導体装置１をマザーボード（不図示）に接続する際には、補助部材５０が配線基板１０よりもさらに大きく伸びるため、凸状方向に反りを矯正することができる。
このようにして、補助部材５０の反り矯正機能によって、２４０℃のリフロー加熱時に配線基板１０の伸びによって発生しようとする凹状の反りをそれと逆方向の凸状方向に矯正することができる。
以上のように、補助部材５０の機能によって反りを矯正できるので、半導体装置１の反り量を許容値内におさめることができる。これにより、半導体装置１の外部接続端子２６をマザーボード（不図示）に信頼性よく電気的に接続することができる。
前述したように、本実施形態の半導体装置１では、半導体チップ３０上ばかりではなく、半導体チップ３０を固定する周辺領域のアンダーフィル樹脂１９の上にも補助部材５０を固定し、補助部材５０の側面が封止樹脂６０で固定されている。
さらに、好適には、補助部材５０はガラス繊維などを含む繊維補強材含有樹脂から形成されるため、常温から高温において剛性をもった状態で伸縮する。これにより、半導体装置１の全体に反り矯正を作用させることができる。
次に、実施形態の半導体装置の製造方法について説明する。以下の説明では、前述した図３（ａ）の配線基板１０及び半導体チップ３０などを模式的に描いて詳しい要素は省略する。
図１０（ａ）に示すように、まず、前述した配線基板１０の上に樹脂材１９ａを形成する。樹脂材１９ａとしては、エポキシ樹脂などが使用され、半硬化状態（Ｂステージ）の樹脂フィルムを配置してもよいし、あるいは液状樹脂を塗布してもよい。
さらに、図１０（ｂ）に示すように、下面側に接続端子３２を備えた半導体チップ３０を用意する。半導体チップ３０の接続端子３２は前述した配線基板１の接続パッドＰに対応するように配列されている。そして、加圧／加熱機構を備えた搭載ヘッド３６に半導体チップ３０の背面を吸着させる。
さらに、図１０（ｃ）に示すように、搭載ヘッド３６によって半導体チップ３０の接続端子３２の温度が２４０℃程度になるように加熱し、半導体チップ３０を配線基板１０上の樹脂材１９ａに押し込む。
これにより、半導体チップ３０の接続端子３２が配線基板１０の接続パッドＰに電気的に接続される。このとき、半導体チップ３０の下から周辺にはみ出した樹脂材１９ａが搭載ヘッド３６で押されて、半導体チップ３０の周辺にそれと同一の高さで樹脂材１９ａが配置される。
その後に、リフロー加熱することにより、樹脂材１９ａが硬化し、半導体チップ３０の下側から周辺領域にかけてアンダーフィル樹脂１９が形成される。
次いで、図１１（ａ）に示すように、接着剤層４０によって半導体チップ３０の背面及びその周辺領域のアンダーフィル樹脂１９の上に補助部材５０を接着する。このとき、補助部材５０として、ガラス繊維などを含有する剛性部材を使用し、後の加熱処理で補助部材５０が自由に伸びることができるように、接着剤層４０を完全に硬化させずに、半硬化状態としておくことが好ましい。
予め補助部材５０に接着剤層４０を形成した後に、半導体チップ３０の背面に補助部材５０を装着してもよい。
さらに、図１１（ｂ）に示すように、トランスファーモールド工法によって、１７０℃〜１８０℃に加熱されたモールド金型内に樹脂を流し込み、硬化させることで封止樹脂６０を得る。
このとき、前述したように、補助部材５０の反り矯正機能によって、封止樹脂６０の形成工程で２５℃に冷却する際に生じようとする凸状の反りがそれと逆方向の凹状方向に矯正される。
図１１（ａ）の工程で、剛性をもつ補助部材５０を半硬化状態の接着剤層４０で仮接着する場合は、補助部材５０が加熱処理で本来の熱膨張係数に近い伸び率で伸びた状態で半導体チップ３０、アンダーフィル樹脂１９及び封止樹脂６０に固定される。
これにより、２５℃に冷却する際に、剛性をもつ補助部材５０がより大きく縮むため、高い反り矯正効果が得られる。この場合は、接着剤層４０は封止樹脂６０を形成する際の加熱処理で同時に硬化する。
なお、図１１（ａ）の工程で、接着剤層４０を完全に硬化させて補助部材５０を半導体チップ３０に固定してもよい。この場合は、図１１（ｂ）の工程での封止樹脂６０を形成する際の加熱処理時に、接着剤層４０を未硬化とする場合より補助部材５０が伸びにくくなるため、反り矯正効果は多少弱くなる。
さらに、配線基板１０の下面の接続パッドにはんだボールを搭載するなどして外部接続端子２６を設ける。以上の製造方法により、前述した図３（ａ）と同一の半導体装置１を製造することができる。
なお、半導体装置１の上に上側半導体装置を積層する場合は、図５で示したように、接続パッドＰ上の封止樹脂６０に開口部６４が形成され、その中にバンプ電極２８が形成される。
また、多面取り用の大型の配線基板を使用する場合は、配線基板の各チップ搭載領域が得られるように封止樹脂及び配線基板が切断されて個々の半導体装置が得られる。
そして、図１２に示すように、マザーボードなどの実装基板７０の接続電極７２の上に半導体装置１の外部接続端子２６を配置し、２４０℃程度の温度でリフロー加熱することにより、両者をはんだ接合によって接続する。
このとき、前述したように、補助部材５０の反り矯正機能によって、半導体装置１に生じようとする凹状の反りが低減される。
これにより、半導体装置１の反り量を許容値内におさめることができるので、半導体装置１の全ての外部接続端子２６を実装基板７０の接続電極７２に信頼性よく電気的に接続することができる。
１…半導体装置、１０…配線基板、１２…第１絶縁層、１４…第２絶縁層、１６，１８…ソルダレジスト、１６ａ，１８ａ，６４…開口部、１９ａ…樹脂材、１９…アンダーフィル樹脂、２０…第１配線層、２２…第２配線層、２４…第３配線層、２６…外部接続端子、２８…バンプ電極、３０…半導体チップ、３２…接続端子、３４…はんだ層、３６…搭載ヘッド、４０…接着剤層、５０…補助部材、５２…突出部、６０…封止樹脂、６２…突起部、ＶＣ１…第１ビア導体、ＶＣ２…第２ビア導体、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール、Ｐ…接続パッド。

Claims (7)

  1. 配線基板と、
    前記配線基板に接続端子が接続された半導体チップと、
    前記配線基板と前記半導体チップとの隙間から前記半導体チップの周辺領域にかけて形成され、前記半導体チップの周辺領域において前記半導体チップの上面と同じ高さで形成されたアンダーフィル樹脂と、
    前記半導体チップ及び前記アンダーフィル樹脂の上に接着剤層によって固定され、前記半導体チップから外側に突き出る突出部を備え、前記突出部が少なくとも前記アンダーフィル樹脂の上に配置され、繊維補強材含有樹脂から形成される補助部材と、
    前記アンダーフィル樹脂及び前記補助部材の側面と、前記補助部材の上面周縁部とを被覆し、かつ、前記補助部材の中央部を露出させる封止樹脂と
    を有し、
    前記補助部材及び接着剤層の熱膨張係数は、前記半導体チップの熱膨張係数より大きく、前記補助部材の熱膨張係数は、前記配線基板の熱膨張係数より大きいことを特徴とする半導体装置。
  2. 前記接着剤層の熱膨張係数は、前記配線基板の熱膨張係数より大きいことを特徴とする請求項１に記載の半導体装置。
  3. 前記封止樹脂には、前記配線基板の前記半導体チップが搭載された面側の接続パッドに到達する開口部が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記補助部材の熱膨張係数は、前記接着剤層の熱膨張係数と同じであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 配線基板の上に樹脂材を形成する工程と、
    半導体チップの接続端子を樹脂材に押し込んで前記配線基板の接続パッドに接続すると共に、前記半導体チップと前記配線基板との隙間から前記半導体チップの周辺領域にかけて前記樹脂材からアンダーフィル樹脂を形成し、前記半導体チップの周辺領域の前記アンダーフィル樹脂を前記半導体チップの上面と同じ高さで形成する工程と、
    前記半導体チップ及び前記アンダーフィル樹脂の上に接着剤層を介して、前記半導体チップから外側に突き出る突出部を備え、繊維補強材含有樹脂からなる補助部材を形成し、前記突出部を前記アンダーフィル樹脂の上に配置する工程と、
    前記アンダーフィル樹脂及び前記補助部材の側面と、前記補助部材の上面周縁部を被覆し、かつ、前記補助部材の中央部を露出させるように封止樹脂を形成する工程とを有し、
    前記補助部材及び前記接着剤層の熱膨張係数は、前記半導体チップの熱膨張係数より大きく、前記補助部材の熱膨張係数は、前記配線基板の熱膨張係数より大きいことを特徴とする半導体装置の製造方法。
  6. 前記接着剤層は、前記封止樹脂を形成する工程で同時に硬化されることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記封止樹脂を形成する工程の後に、
    前記半導体装置は、前記配線基板の下に設けられた外部接続端子が加熱処理を伴って実装基板に接続されることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
JP2012112990A 2012-05-17 2012-05-17 半導体装置及びその製造方法 Active JP5980566B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012112990A JP5980566B2 (ja) 2012-05-17 2012-05-17 半導体装置及びその製造方法
KR1020130049749A KR101997548B1 (ko) 2012-05-17 2013-05-03 반도체 장치 및 그 제조 방법
US13/892,483 US9087781B2 (en) 2012-05-17 2013-05-13 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012112990A JP5980566B2 (ja) 2012-05-17 2012-05-17 半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JP2013239660A JP2013239660A (ja) 2013-11-28
JP2013239660A5 JP2013239660A5 (ja) 2015-04-30
JP5980566B2 true JP5980566B2 (ja) 2016-08-31

Family

ID=49580690

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012112990A Active JP5980566B2 (ja) 2012-05-17 2012-05-17 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US9087781B2 (ja)
JP (1) JP5980566B2 (ja)
KR (1) KR101997548B1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9559064B2 (en) 2013-12-04 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control in package-on-package structures
KR102250997B1 (ko) * 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
JP2016046469A (ja) * 2014-08-26 2016-04-04 日東電工株式会社 半導体装置の製造方法及び封止用シート
CN106601629B (zh) * 2015-10-15 2018-11-30 力成科技股份有限公司 保护片服贴于芯片感应面的芯片封装构造
US10242927B2 (en) * 2015-12-31 2019-03-26 Mediatek Inc. Semiconductor package, semiconductor device using the same and manufacturing method thereof
WO2018038134A1 (ja) * 2016-08-23 2018-03-01 株式会社村田製作所 回路モジュール
KR102144933B1 (ko) * 2017-08-04 2020-08-18 주식회사 네패스 칩 패키지 및 그 제조방법
US11264330B2 (en) 2017-08-04 2022-03-01 Nepes Co., Ltd. Chip package with connection portion that passes through an encapsulation portion
KR20220000107A (ko) 2020-06-25 2022-01-03 에스케이하이닉스 주식회사 보강층을 가진 반도체 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US6104093A (en) * 1997-04-24 2000-08-15 International Business Machines Corporation Thermally enhanced and mechanically balanced flip chip package and method of forming
JP3565319B2 (ja) 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
JP3374812B2 (ja) * 1999-11-10 2003-02-10 日本電気株式会社 半導体装置
JP4390541B2 (ja) * 2003-02-03 2009-12-24 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2007149931A (ja) * 2005-11-28 2007-06-14 Renesas Technology Corp 半導体装置およびその製造方法
JP4110189B2 (ja) * 2006-12-13 2008-07-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ
JP2009230619A (ja) * 2008-03-25 2009-10-08 Fujitsu Ltd Ｉｃタグおよびその製造方法
JP2011135749A (ja) 2009-12-25 2011-07-07 Sony Corp 電力供給装置、電力受電装置及び情報通知方法
JP2012009655A (ja) 2010-06-25 2012-01-12 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体パッケージの製造方法
JP2012009713A (ja) * 2010-06-25 2012-01-12 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体パッケージの製造方法
KR101719636B1 (ko) 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR101997548B1 (ko) 2019-07-09
KR20130129100A (ko) 2013-11-27
US9087781B2 (en) 2015-07-21
US20130307163A1 (en) 2013-11-21
JP2013239660A (ja) 2013-11-28

Similar Documents

Publication Publication Date Title
JP5980566B2 (ja) 半導体装置及びその製造方法
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
JP4714598B2 (ja) 半導体装置及びその製造方法
TWI426587B (zh) 晶片尺寸封裝件及其製法
JP5543086B2 (ja) 半導体装置及びその製造方法
JP5387685B2 (ja) 半導体装置の製造方法
JP6314070B2 (ja) 指紋認識用半導体装置、指紋認識用半導体装置の製造方法及び半導体装置
US9093393B2 (en) Semiconductor device and method for producing the same
JP2007503713A (ja) 電子モジュールおよびその製造方法
CN104584209A (zh) 薄型衬底PoP结构
JP2009117767A (ja) 半導体装置の製造方法及びそれにより製造した半導体装置
KR101730916B1 (ko) 반도체 패키지 및 그 제조 방법
US20110316150A1 (en) Semiconductor package and method for manufacturing semiconductor package
JP2009049218A (ja) 半導体装置及び半導体装置の製造方法
JP5557439B2 (ja) 半導体装置及びその製造方法
JP6537815B2 (ja) 半導体パッケージ及びその製造方法
JP2012009713A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2010251547A (ja) 半導体装置及びその製造方法
JP5365373B2 (ja) 電子部品パッケージおよびその製造方法
KR20030085449A (ko) 개량된 플립 칩 패키지
JP5666211B2 (ja) 配線基板及び半導体装置の製造方法
JP2011061055A (ja) 半導体装置の製造方法
JP2004193274A (ja) 電子部品実装構造及びその製造方法
JP3908689B2 (ja) 半導体装置
JP2014150110A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150312

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150312

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160712

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160727

R150 Certificate of patent or registration of utility model

Ref document number: 5980566

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150