JP5951160B2

JP5951160B2 - バースト信号受信回路

Info

Publication number: JP5951160B2
Application number: JP2016513564A
Authority: JP
Inventors: 聡吉間; 雅樹野田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-06-05
Filing date: 2014-06-05
Publication date: 2016-07-13
Anticipated expiration: 2034-06-05
Also published as: WO2015186223A1; US20170019184A1; CN106233644B; CN106233644A; US9628194B2; JPWO2015186223A1

Description

本発明は、バースト信号受信回路に関する。

時分割多重方式を適用した１対多の光通信システムでは、１または複数の子局装置から親局装置への上り方向の信号において、各子局装置からのパケットは、間隔が空いたバースト信号となる。このようなバースト信号を受信する親局装置の構成としては、光信号を電気信号へと変換するフォトディテクタ（ＰｈｏｔｏＤｅｔｅｃｔｏｒ：ＰＤ）、ＰＤ出力の電流信号を電圧信号へと変換するトランスインピーダンスアンプ（ＴｒａｎｓｉｍｐｅｄａｎｃｅＡｍｐｌｉｆｉｅｒ：ＴＩＡ）、ＴＩＡ出力をデジタル的に処理可能な振幅まで増幅するリミッティングアンプ（ＬＩｍｉｔｉｎｇＡｍｐｌｉｆｉｅｒ：ＬＩＡ）、ＬＩＡ出力をシステムクロックに同期した信号へと変換するクロックデータリカバリ（ＣｌｏｃｋａｎｄＤａｔａＲｅｃｏｖｅｒｙ：ＣＤＲ）回路から構成されるのが一般的である。

ここで、従来のバースト信号受信回路における信号検出回路は、ＡＣ過渡応答によるバースト受信信号の先頭でのビット誤り発生をさけるため、ＴＩＡとの接続をＤＣ結合にするか（例えば、下記特許文献１）、ＡＣ結合にした場合でもＡＣ過渡応答が発生しないように無信号区間をアイドル信号で埋めるなどの処理を行っていた（例えば、下記非特許文献１）。

特許文献１では、ＴＩＡ出力回路の単相出力を２分岐し、一方をそのままＬＩＡへと入力し、もう一方を平均値検出回路へと入力し、この平均値検出回路から差動信号生成用の平均値電圧を得ている。ここで、平均値検出回路の出力電圧が差動信号のほぼ平均値に達する前は、その後段に位置するバーストモード対応のＬＩＡにおいて、当該差動信号を再生できないため、バースト信号先頭でデータ欠損が生ずることとなる。

そこで、特許文献１では、この課題を解決するために高速で動作するが同符号連続耐力の弱い高速時定数の平均値検出回路と、低速で動作するものの同符号連続耐力の強い低速時定数の平均値検出回路とを外部リセット信号によって切り替えることでバースト信号先頭におけるデータ欠損量を最小とする回路構成としている。

また、非特許文献１では、無信号区間でのＤＣ電圧ドリフトを回避するために、無信号区間に受信信号と同速度でかつ低周波遮断周波数の高い信号（例えばＰＲＢＳ（ＰｓｅｕｄｏＲａｎｄｏｍＢｉｎａｒｙＳｅｑｕｅｎｃｅ）７信号）を外挿している。これにより、ＡＣ結合後のＤＣ電圧は、常にバースト信号受信時と同じになるため、容量の大きなコンデンサ（例えば０．１ｕＦ）でＡＣ結合を行ったとしてもＤＣ電圧ドリフトは発生せず、バースト信号先頭でのプリアンブル長を短くすることが可能となるとされている。

特開２００８−３１２２１６号公報

Ｔ．Ｍｙｏｕｒａｋｕ，Ｓ．Ｔａｋａｈａｓｈｉ，ａｎｄＡ．Ｔａｊｉｍａ， "ＡＣ−ｃｏｕｐｌｅｄＲｅｓｅｔ−ｌｅｓｓ１０ＧｂｐｓＢｕｒｓｔ−ｍｏｄｅ３ＲＲｅｃｅｉｖｅｒＵｓｉｎｇａｎＩｎｔｅｒｎａｌＳｃｒａｍｂｌｉｎｇＳｃｈｅｍｅ，" ｉｎＰｒｏｃ．ＯＦＣ／ＮＦＯＥＣ２０１１，ＮＴｕＤ３，ＬｏｓＡｎｇｅｌｅｓ，ＵＳＡ，Ｍａｒｃｈ２０１１．

まず、ＴＩＡとＬＩＡとの間もしくはＬＩＡとＣＤＲ回路との間（以下「入出力回路間」という）の接続をＤＣ結合にした場合、電圧レベルを入出力回路間で合わせる必要があるが、特にＣＤＲ回路以降のデジタル信号を取り扱う回路は、近年のＣＭＯＳ微細化技術の進展も相まって電源電圧が低下する傾向にある一方で、ＬＩＡまでの受信回路の電源電圧は、高速かつ高利得かつ低雑音が求められるために下げ止まっており、回路間の電源電圧にミスマッチが生じている。よって、近年のトレンドでは、ＤＣ結合が物理的に困難な状況が発生している。

特許文献１では、上述の通り、ＴＩＡ出力回路の単相出力を２分岐し、一方をそのままＬＩＡへと入力し、もう一方を平均値検出回路へと入力し、そこから差動信号生成用の平均値電圧を得ることを特徴としている。

しかしながら、特許文献１は、その明細書の記載からも明らかなように、想定している信号速度が１．２５Ｇｂｐｓ程度であり、１０Ｇｂｐｓ以上の高速な信号に対しては、入出力回路間のインピーダンス整合や雑音に対する耐力が低下するため、高速信号には用いることが困難であるという問題が発生する。

また、非特許文献１では、ＬＩＡとＣＤＲ回路との間をＡＣ結合するために無信号区間をアイドル信号で埋める処理を行っているが、この処理を行うためには、ＡＣ結合前において、アイドル信号と主信号を合わせる処理を行う必要がある。しかしながら、バースト信号受信回路では、ＬＩＡまでをトランシーバの筐体内に実装するのに対し、ＣＤＲ回路以後は、メディア・アクセス・コントロール（ＭｅｄｉａＡｃｃｅｓｓＣｏｎｔｒｏｌ：ＭＡＣ）処理部と合わせて一体化したＬＳＩとすることが一般的であり、トランシーバとのインタフェースも規格化されるのが一般的である。よって、トランシーバは外部から一般的でないアイドル信号を受信して主信号と合わせなければならないという問題が発生する。

本発明は、上記に鑑みてなされたものであって、入出力回路間をＤＣ結合できずＡＣ結合が必要な場合においても、バースト信号先頭でのデータ欠損をなくすか、もしくは、極めて小さくすることができるバースト信号受信回路を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、前置増幅器を介して入力されるバースト信号の差動信号を受信するバースト信号受信回路であって、前記差動信号をコンデンサを介して入力する差動増幅器と、前記差動増幅器への差動入力信号の平均値を検出する平均値検出回路と、前記平均値検出回路の出力信号に基づいて前記差動入力信号のＤＣ電圧レベル差をキャンセルするように動作する差動オフセットキャンセル回路と、を備え、前記平均値検出回路の平均値検出速度は、バースト信号受信の有無によって切り替えられるように構成されており、前記バースト信号の先頭部分では高速側に切り替えられ、当該先頭部分以外ではより低速側に切り替えられることを特徴とする。

この発明によれば、入出力回路間をＤＣ結合できずＡＣ結合が必要な場合においても、バースト信号先頭でのデータ欠損をなくすか、もしくは、極めて小さくすることができる、という効果を奏する。

図１は、実施の形態１に係るバースト信号受信回路を含むバースト信号受信器の一構成例を示す図である。図２は、実施の形態１に係るバースト信号受信回路の一構成例を示す図である。図３は、実施の形態１に係る平均値検出回路の一構成例を示す図である。図４は、実施の形態１に係るバースト信号受信回路の動作を説明するための要部波形の概略を示す図である。図５は、実施の形態２に係る平均値検出回路の一構成例を示す図である。図６は、実施の形態３に係る平均値検出回路の一構成例を示す図である。

以下に添付図面を参照し、本発明の実施の形態に係るバースト信号受信回路について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。

実施の形態１．
図１は、実施の形態１に係るバースト信号受信回路を含むバースト信号受信器の一構成例を示す図である。実施の形態１に係るバースト信号受信回路３は、図１に示すように、ＰＤ１に流れる電流信号を前置増幅器２（図１ではＴＩＡを例示）が電圧信号に変換し、その電圧信号に含まれる信号成分を検出して後段の回路に出力信号として伝達する回路である。

図２は、実施の形態１に係るバースト信号受信回路の一構成例を示す図である。実施の形態１に係るバースト信号受信回路３は、図２に示すように、差動信号入力端１５ａ，１５ｂからの差動入力信号をＡＣ結合を行うコンデンサ１１ａ，１１ｂを介して入力する差動増幅器４と、差動入力信号の平均値を検出するための正相入力用平均値検出回路８ａおよび逆相入力用平均値検出回路８ｂ、正相入力用平均値検出回路８ａおよび逆相入力用平均値検出回路８ｂの各出力信号に基づいて差動入力信号のＤＣ電圧レベル差をキャンセルするための差動オフセットキャンセル回路５とを備えて構成される。

差動増幅器４は、入力終端抵抗２１および２２、初段差動対トランジスタ３１および３２、初段差動対負荷抵抗４１および４２ならびに、初段差動対電流源４５を備えて構成される。差動オフセットキャンセル回路５は、オフセットキャンセル用差動対６１および６２ならびに、オフセットキャンセル用差動対電流源５５を備えて構成される。これら差動増幅器４および差動オフセットキャンセル回路５において、それぞれの差動対トランジスタおよび差動対電流源を識別するため、便宜上、差動増幅器４においては「初段」という用語を頭部に付し、差動オフセットキャンセル回路５においては「オフセットキャンセル用」という用語を頭部に付している。なお、初段差動対負荷抵抗４１および４２について、図２では、差動増幅器４のみに示されているが、差動オフセットキャンセル回路５にも設けることは可能である。ただし、図２のように、差動増幅器４と差動オフセットキャンセル回路５とで兼用するように構成すれば、部品点数を削減できるので効果的である。初段差動対トランジスタ３１とオフセットキャンセル用差動対６１の各コレクタ端および、初段差動対トランジスタ３２とオフセットキャンセル用差動対６２の各コレクタ端は、それぞれが接続されて差動信号出力端１６ａ，１６ｂとして構成され、差動信号出力端１６ａ，１６ｂの出力がバースト信号受信回路３の出力信号となる。

図２において、正相入力用平均値検出回路８ａおよび逆相入力用平均値検出回路８ｂは、同一の回路構成としており、図３には、その回路構成のみを示している。これ以後、共通の回路部を平均値検出回路８と総称する。

図３において、平均値検出回路８は、平均値検出回路抵抗８１および８２、平均値検出回路コンデンサ８３、平均値検出速度切り替え用のＭＯＳスイッチ８４ならびに、平均値検出回路オペアンプ８５を備えて構成される。なお、図３では、平均値検出回路８をオペアンプを用いた１次のＬＰＦの形態として構成しているが、２次以上の次数を持つＬＰＦで構成してもよく、またオペアンプを用いない形態として構成してもよい。

図２に戻り、差動増幅器４では、差動入力信号のＤＣレベルが一致しない場合においても出力信号が得られるような線形増幅器の構成となっている。そのため、初段差動対トランジスタ３１および３２のエミッタ間に抵抗を挿入する構成であってもよい。さらに、図２では、ＮＰＮトランジスタとしているが、ＮＭＯＳトランジスタであってもよい。なお、本実施の形態では、１０Ｇｂｐｓのような高速信号をやり取りするため、ＡＣ結合前にはＣＭＬ（ＣｕｒｒｅｎｔＭｏｄｅＬｏｇｉｃ）レベルのように入力終端抵抗２１および２２と同じ抵抗で出力端が終端されたバッファが接続されていることを前提としている。

図４は、実施の形態１に係るバースト信号受信回路における要部波形を示す図であり、無信号区間が長く続いた後に信号が入力された場合の波形を示している。

図４に示すように、信号入力の直前において、ＡＣ結合前では、差動信号間にＤＣ電圧ドリフトが発生し、正相出力側の電圧が通常のＤＣ電圧レベルと比較して振幅電圧分だけ低く、一方、逆相出力側の電圧が電源電圧となっている。

ここで、出力側の電源電圧をＶｃｃ１、信号振幅電圧をＶｓｉｇｎａｌとした場合、ＡＣ結合の影響により、正相出力電圧は（Ｖｃｃ１−２×Ｖｓｉｇｎａｌ）、逆相出力電圧はＶｃｃ１となる。一方、ＡＣ結合を超えたバースト信号受信回路の入力側では、ＡＣ結合されているために、正相逆相両入力ともに電源電圧となる。すなわち、入力側の電源電圧をＶｃｃ２とした場合、正相逆相両入力ともにＶｃｃ２となる。

この状態から図４に示すように、例えば２．５Ｇｂｐｓの高速信号が入力された場合、ＡＣ結合前では、正相側で（Ｖｃｃ１−２×Ｖｓｉｇｎａｌ）からＶｓｉｇｎａｌだけ振幅が発生し、逆相側でＶｃｃ１から−Ｖｓｉｇｎａｌだけ振幅が発生し始める。この結果、１ビット目は正相逆相両信号が交わることが無いが、その後、入出力の抵抗およびＡＣ結合容量で決まる時定数に基づいて正相逆相各信号のＤＣレベルがドリフトするため、最終的には（Ｖｃｃ１−Ｖｓｉｇｎａｌ／２）の電圧レベルを中心に信号が出力されることとなる。図４では、入出力共に５０Ωの終端抵抗を用いており、０．１μＦの容量を持つコンデンサでＡＣ結合を行ったため、収束するのに３０μｓ以上必要となっている。

一方、ＡＣ結合を超えた後では、正相側でＶｃｃ２からＶｓｉｇｎａｌだけ振幅が発生し、逆相側でＶｃｃ２から−Ｖｓｉｇｎａｌだけ振幅が発生し始める。この結果、１ビット目は正相逆相両信号が交わることが無くなり、その後のＣＤＲ入力段における差動対増幅器で信号が再生できないためビット欠損となる。しかしながら、ＡＣ結合後にも正相逆相両信号のＤＣ電圧レベルが一致すればＣＤＲ入力段における差動対増幅器以後で信号を再生させることが可能となるため、正相入力用平均値検出回路８ａおよび逆相入力用平均値検出回路８ｂにて正相逆相間のＤＣ電圧レベルがずれた場合にキャンセル可能な構成としている。

ここで、本発明では、ビット欠損数をより小さくするため、平均値検出回路８および差動オフセットキャンセル回路５を用いて時定数を切り替える回路構成としている。具体的には以下の通りである。

図３に示すように、平均値検出回路８には、外部からリセット入力端１８を通して、ＬＯＳ（ＬｏｓｓｏｆＳｉｇｎａｌ）信号が入力される。ＬＯＳ信号は、平均値検出回路８に設けられた平均値検出速度切り替え用のＭＯＳスイッチ８４に入力され、このＭＯＳスイッチ８４が導通することで、時定数が切り替えられる。すなわち、バースト信号受信の有無を表すＬＯＳ信号に従って動作するＭＯＳスイッチ８４は、平均値検出回路８の平均値検出速度を切り替えるための切り替え回路９として動作する。

ここで、無信号区間においては、ＭＯＳスイッチ８４を短絡することで抵抗値を小さくする。すなわち、無信号区間では、平均値検出回路８の時定数を高速としておき、バースト信号の先頭で数ｂｉｔから数１０ｂｉｔで急速に収束させる（図３参照）。

一方、ＬＯＳ信号によりバースト信号を識別できた後は、ＭＯＳスイッチ８４を開放することで抵抗値を大きくする。すなわち、バースト信号を識別できた後は、平均値検出回路８の時定数を下げて低速とする。その際、ＡＣ結合と入出力終端抵抗より決定されるＡＣ応答時定数に追従可能な速度（例えばその１０倍の速度）に設定する。このような設定にすれば、ＡＣ過渡応答に追従しつつ、ＣＩＤ（ＣｏｎｓｅｃｕｔｉｖｅＩｄｅｎｔｉｃａｌＤｉｇｉｔ）信号のような同符号連続耐力が求められる信号に対しても十分耐力を持つことが可能となる。

なお、ＬＯＳ信号は、例えばＬＩＡとＣＤＲ回路との間をＡＣ結合する場合、ＬＩＡ内部において高々数１００ｎｓ程度以下で応答が可能であるため、ＣＤＲ回路側でその信号を用いることができる。また、ＴＩＡとＬＩＡとの間をＡＣ結合する場合、ＰＤの電流値や、ＴＩＡ内部の振幅値を読み取ることで信号の有無を識別することができるため、そのように生成したＬＯＳ信号をＬＩＡにおいて用いることができる。

このように、時定数を切り替えることで生成した平均値検出回路８の出力電圧を、差動オフセットキャンセル回路５の差動対、すなわちオフセットキャンセル用差動対６１および６２のそれぞれのベースに入力することで、差動増幅器４の差動出力電圧のオフセットレベルを調整することができる。例えば、差動入力信号のＤＣ電圧レベルの正相（例えば差動信号入力端１５ａ側の電圧）が高い場合は、差動増幅器４の正相出力側の電流値（初段差動対負荷抵抗４１に流れる電流値）を増加させることで初段差動対負荷抵抗４１でのドロップ電圧量を増加させ、差動信号出力端１６ａ，１６ｂ間におけるオフセットを解消することが可能となる。

以上説明したように、実施の形態１に係るバースト信号受信回路によれば、平均値検出回路は、コンデンサを介して入力される差動増幅器への差動入力信号の平均値を検出し、差動オフセットキャンセル回路は、平均値検出回路の出力信号に基づいて差動入力信号のＤＣ電圧レベル差をキャンセルするように動作し、バースト信号受信の有無によって平均値検出回路の平均値検出速度を、バースト信号の先頭部分では高速側に切り替え、先頭部分以外ではより低速側に切り替えるように構成したので、入出力回路間をＤＣ結合できずＡＣ結合が必要な場合においても、バースト信号先頭でのプリアンブル時間内に信号を受信側で再生することができ、バースト信号先頭でのデータ欠損を消滅させ、もしくは、極めて小さくすることが可能となる。

また、実施の形態１に係るバースト信号受信回路を用いれば、ＡＣ結合する場合の前段回路（例えばＬＩＡとＣＤＲ回路間をＡＣ結合する場合にはＬＩＡ側）に新規回路を作成しなくても、ＡＣ結合を要求する後段回路側にのみ新規回路を付け加えることで高速なバースト受信を実現できるため、すでに前段回路が完成している場合でも、当該前段回路に影響を与えることがないという効果がある。

実施の形態２．
上述した実施の形態１では、図３に示したように平均値検出速度切り替え用のＭＯＳスイッチ８４と並列に、平均値検出回路抵抗８１を配置し、抵抗値を変更することで時定数を変更していた。一方、実施の形態２では、抵抗値の変更ではなく、コンデンサの容量値を変更することで時定数の変更（切り替え）を行う実施の形態について説明する。なお、バースト信号受信回路の構成は、正相入力用平均値検出回路８ａおよび逆相入力用平均値検出回路８ｂの構成を除き、実施の形態１と同一または同等であり、同一または同等の構成部には同一の符号を付して重複する説明は省略する。

図５は、実施の形態２に係る平均値検出回路の一構成例を示す図である。実施の形態２に係る平均値検出回路８は、平均値検出回路抵抗８２、平均値検出回路コンデンサ８３，８６、平均値検出速度切り替え用のＭＯＳスイッチ８７、平均値検出回路オペアンプ８５を備えて構成される。この平均値検出回路８は、図２に示す正相入力用平均値検出回路８ａおよび逆相入力用平均値検出回路８ｂとして適用される。

なお、図５の構成では、平均値検出回路８は、オペアンプを用いた１次のＬＰＦの形態となっているが、２次以上の次数を持つＬＰＦであってもよく、またオペアンプを用いない形態であってもよい。

実施の形態２における動作は、殆どが実施の形態１と同一であるが、異なる点もある。具体的に説明すると、実施の形態２では、無信号区間においてはＭＯＳスイッチ８７を短絡することで合成容量を大きくし、一方、信号受信区間においてはＭＯＳスイッチ８７を開放することで容量を小さくして時定数を変更する点である。この構成により、パケット先頭におけるビット欠損量をより小さくすることができるとともに、バースト信号のデータ領域における同符号連続耐力を維持することが可能となる。

実施の形態３．
上述した実施の形態１，２では、図３または図５に示したように平均値検出速度切り替え用のＭＯＳスイッチ８４と並列に、抵抗またはコンデンサを接続し、抵抗値または容量値の何れかを変更することで時定数を変更していた。一方、実施の形態３では、抵抗値および容量値の双方を変更することで時定数の変更（切り替え）を行う実施の形態について説明する。なお、バースト信号受信回路の構成は、正相入力用平均値検出回路８ａおよび逆相入力用平均値検出回路８ｂの構成を除き、実施の形態１（もしくは実施の形態２）と同一または同等であり、同一または同等の構成部には同一の符号を付して重複する説明は省略する。

図６は、実施の形態３に係る平均値検出回路の一構成例を示す図である。実施の形態３に係る平均値検出回路８は、平均値検出回路抵抗８１，８２、平均値検出回路コンデンサ８３，８６、平均値検出速度切り替え用のＭＯＳスイッチ８４，８７、平均値検出回路オペアンプ８５を備えて構成される。この平均値検出回路８は、図２に示す正相入力用平均値検出回路８ａおよび逆相入力用平均値検出回路８ｂとして適用される。

なお、図６の構成では、平均値検出回路８は、オペアンプを用いた１次のＬＰＦの形態となっているが、２次以上の次数を持つＬＰＦであってもよく、またオペアンプを用いない形態であってもよい。

実施の形態３における動作は、殆どが実施の形態１もしくは２と同一であるが、異なる点もある。具体的に説明すると、実施の形態３では、無信号区間においては、ＭＯＳスイッチ８４を短絡することで抵抗値を小さくし、且つ、ＭＯＳスイッチ８７を短絡することで合成容量を大きくする。一方、バースト信号を識別できた後は、ＭＯＳスイッチ８４を開放することで抵抗値を大きくし、且つ、ＭＯＳスイッチ８７を開放することで容量を小さくして時定数を変更する点である。この構成により、実施の形態１，２と比べて、高速時定数と低速時定数との差分を大きくとることができ、より最適な時定数を設定することが可能となる。

なお、以上の実施の形態１〜３に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。

以上のように、本発明は、入出力回路間をＤＣ結合できずＡＣ結合が必要な場合においても、バースト信号先頭でのデータ欠損をなくすか、もしくは、極めて小さくすることができるバースト信号受信回路として有用である。

１ＰＤ（フォトディテクタ）、２前置増幅器、３バースト信号受信回路、４差動増幅器、５差動オフセットキャンセル回路、８平均値検出回路、８ａ正相入力用平均値検出回路、８ｂ逆相入力用平均値検出回路、９切り替え回路、１１ａ，１１ｂコンデンサ、１５ａ，１５ｂ差動信号入力端、１６ａ，１６ｂ差動信号出力端、１８リセット入力端、２１，２２入力終端抵抗、３１，３２初段差動対トランジスタ、４１，４２初段差動対負荷抵抗、４５初段差動対電流源、５５オフセットキャンセル用差動対電流源、６１，６２オフセットキャンセル用差動対、８１，８２平均値検出回路抵抗、８３，８６平均値検出回路コンデンサ、８４，８７ＭＯＳスイッチ、８５平均値検出回路オペアンプ。

Claims

前置増幅器を介して入力されるバースト信号の差動信号を受信するバースト信号受信回路であって、
前記差動信号をコンデンサを介して入力する差動増幅器と、
前記差動増幅器への差動入力信号の平均値を検出する平均値検出回路と、
前記平均値検出回路の出力信号に基づいて前記差動入力信号のＤＣ電圧レベル差をキャンセルするように動作する差動オフセットキャンセル回路と、
を備え、
前記平均値検出回路の平均値検出速度は、バースト信号受信の有無によって切り替えられるように構成されており、
前記バースト信号の先頭部分では高速側に切り替えられ、当該先頭部分以外ではより低速側に切り替えられる
ことを特徴とするバースト信号受信回路。
前記差動オフセットキャンセル回路は、初段差動差動器と負荷抵抗を同一とする差動増幅器であることを特徴とする請求項１に記載のバースト信号受信回路。
前記平均値検出回路は、抵抗、コンデンサおよびオペアンプを用いたＬＰＦであることを特徴とする請求項１または２に記載のバースト信号受信回路。
前記平均値検出回路の平均値検出速度は、抵抗値の切り替えによって変更されることを特徴とする請求項１から３の何れか１項に記載のバースト信号受信回路。
前記平均値検出回路の平均値検出速度は、容量値の切り替えによって変更されることを特徴とする請求項１から３の何れか１項に記載のバースト信号受信回路。
前記平均値検出回路の平均値検出速度は、抵抗値および容量値の双方の切り替えによって変更されることを特徴とする請求項１から３の何れか１項に記載のバースト信号受信回路。