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JP5824330B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
抵抗素子は、環境の温度変化に対して、抵抗値が安定していることが望ましい。このため、抵抗温度係数の小さい抵抗素子が求められている。そこで、下記のように、様々な抵抗素子または抵抗体等が提案されている。
特許文献１（特開２００１−３３２４０２号公報）には、以下のような抵抗材料が記載されている。抵抗材料は、Ａｌ、Ｂ、ＣｒおよびＳｉの４元素から実質的に構成されている。また、抵抗材料の抵抗率は、４ｍΩ・ｃｍ以上、抵抗温度係数の絶対値が３００ｐｐｍ／℃以下である。このように、抵抗温度係数の絶対値が小さく、抵抗率の大きな抵抗材料を提供することができるとされている。
また、特許文献２（特開２００７−０７３６５１号公報）には、以下のような電気的絶縁性を有する基板の上に形成され、Ｃｒ−Ａｌ−Ｓｉ系三元合金からなる薄膜抵抗体が記載されている。各元素の組成割合を調整することにより、薄膜抵抗体の抵抗率は、５００μΩ・ｃｍ以上、抵抗温度係数の絶対値は、５０ｐｐｍ／℃以下、さらに１５５℃で１０００時間保持後の抵抗変化率は、０．０５％以下である。これにより、高抵抗率で低抵抗温度係数を有し、かつ使用時の加熱による抵抗値の変化率が小さい高耐熱性の薄膜抵抗体を提供することができるとされている。
また、特許文献３（特開２００８−０１０６０４号公報）には、Ｔａを２０〜６０質量％、Ａｌを２〜１０質量％、およびＭｏを０．５〜１５質量％含み、残部はＣｒおよびＮｉからなり、Ｎｉに対するＣｒの質量比Ｃｒ／Ｎｉが０．７５〜１．１である抵抗薄膜材料が記載されている。これにより、この抵抗薄膜材料を用いた薄膜抵抗器は、従来のＮｉ−Ｃｒ−Ａｌ−Ｓｉ系合金による抵抗薄膜を用いた薄膜抵抗器と比較して、体積抵抗値と耐塩水性について格段に改善されるとされている。
また、特許文献４（特開平６−２７５４０９号公報）には、以下のような薄膜抵抗素子の製造方法が記載されている。Ｎｅ、Ａｒ、ＫｒおよびＸｅからなる群から選ばれる希ガス類元素および窒素の混合ガス雰囲気中でＴａをスパッタすることで、基板上にＴａＮ層を形成する。このＴａＮ層に対してＲＦ電極装置を用いて、希ガス類元素をスパッタする。これにより、真空アニールを行うことなく、安定して抵抗温度係数を０ｐｐｍ／℃に近い値とすることができるとされている。
また、特許文献５（特開２００４−３４２７０５号公報）には、以下のようなＴａＮ薄膜抵抗体が記載されている。絶縁基板上に形成したＴａＮ薄膜の上面に、中間膜を介して、電極膜が形成されている。中間膜と電極膜との合成抵抗温度係数を第１の抵抗温度係数とし、薄膜抵抗体の抵抗温度係数を第２の抵抗温度係数としたとき、第１と第２の温度係数の和を−１０ｐｐｍ／℃から０ｐｐｍ／℃とする。これにより、電極膜の接触抵抗を考慮し、使用温度領域全域に渡って抵抗温度係数を小さく抑えることができるとされている。
また、特許文献６（特開２００９−０２１５０９号公報）には、下記のような半導体装置が記載されている。基板の主面上に窒素とタンタルとを主要な構成元素とする抵抗素子を有している。この抵抗素子の基板と反対側に位置する上部領域の窒素濃度が３０原子％以上である。これにより、寄生容量が低く、かつ、熱処理による抵抗値の変動が小さい抵抗素子を有する半導体装置を得ることができるとされている。
また、特許文献７（特開２００２−０４３１０２号公報）には、以下のようなインクジェットプリンタ用の薄膜抵抗が記載されている。この薄膜抵抗は、Ｓｉ組成比が大きいＴａＳｉＮで形成されている。また、ＴａＳｉＮ薄膜のＳｉ組成比（Ｓｉ／（Ｓｉ＋Ｔａ））は４０％と８０％の間であり、Ｎ組成比は２．５％と５０％の間である。これにより、高い抵抗率を有し、抵抗温度係数が小さく、またヒータ材料として、均質な加熱をすることができるとされている。
また、特許文献８（特開昭６２−２２４００２号公報）には、以下のような薄膜チップ抵抗体の製法が記載されている。まず、基板上の全面に、ＮｉＣｒやＴａＮ等の抵抗膜を蒸着またはスパッタ等により被着する。次いで、電極となる金属膜を被着する。次いで、抵抗膜をパターニングする。さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、抵抗膜上に保護膜としてＳｉＮを成膜する。これにより、抵抗値、および抵抗値の変化率のそれぞれについて、極めて安定した薄膜チップ抵抗体を得ることができるとされている。
特開２００１−３３２４０２号公報 特開２００７−０７３６５１号公報 特開２００８−０１０６０４号公報 特開平０６−２７５４０９号公報 特開２００４−３４２７０５号公報 特開２００９−０２１５０９号公報 特開２００２−０４３１０２号公報 特開昭６２−２２４００２号公報
近年、特に携帯機器等で広範に採用されているリチウムイオン電池は、電気自動車に搭載される際には、多数のセルが搭載される。このため、効率的な電池利用のために、各セルの充電残量の高精度なモニタが必須である。
充電残量を高精度に検出するためには、外付けのセンス抵抗が用いられる。また、特に、車載用途では、広範な動作温度保証が必要になるため、センス抵抗自体の抵抗温度係数が非常に小さいことが望まれている。
さらに、近年では、上記のような抵抗素子を、集積回路の一部として、半導体装置の多層配線中に形成することが望まれている。このため、上記特許文献に記載のように、抵抗温度係数を小さくするだけでなく、素子面積を小さくすることも望まれている。したがって、低い抵抗温度係数を有し、かつ高い抵抗率を有する抵抗素子が求められている。
本発明によれば、
第１絶縁層と、
前記第１絶縁層上に設けられ、少なくとも表層がＴａＳｉＮ層である抵抗素子と、
前記第１絶縁層および前記抵抗素子上に設けられた層間絶縁層と、
前記層間絶縁層に設けられ、一端が前記ＴａＳｉＮ層と接続する複数のビアと、
を備える半導体装置が提供される。
本発明によれば、
第１絶縁層上にＴａＮ層を形成する工程と、
Ｓｉ含有ガスを照射することにより、前記ＴａＮ層のうち、少なくとも表層をＴａＳｉＮ層に変化させるシラン照射工程と、
前記第１絶縁層および前記抵抗素子上に層間絶縁層を形成する工程と、
前記層間絶縁層に、一端が前記ＴａＳｉＮ層と接続する複数のビアを形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、第１絶縁層上には、少なくとも表層がＴａＳｉＮ層である抵抗素子が設けられている。また、第１絶縁層および抵抗素子上に設けられた層間絶縁層には、複数のビアが設けられ、一端がＴａＳｉＮ層に接続している。これにより、多層配線中に、抵抗率が高く、かつ抵抗温度係数が小さい抵抗素子を備える半導体装置を提供することができる。
本発明によれば、多層配線中に、抵抗率が高く、かつ抵抗温度係数が小さい抵抗素子を備える半導体装置を提供することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置の構成を示す平面図である。 第１の実施形態に係る半導体装置の構成を示す回路図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。 第２の実施形態に係る抵抗素子の構成を示す図である。 第３の実施形態に係る抵抗素子の構成を示す図である。 第４の実施形態に係る半導体装置の構成を示す図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１および図２を用い、第１の実施形態に係る半導体装置１０について説明する。この半導体装置１０は、以下のような構成を備えている。第１絶縁層（層間絶縁層３４０）と、第１絶縁層（層間絶縁層３４０）上に設けられ、少なくとも表層がＴａＳｉＮ層４４０である抵抗素子４００と、第１絶縁層（層間絶縁層３４０）および抵抗素子４００上に設けられた層間絶縁層３６０と、層間絶縁層３６０に設けられ、一端がＴａＳｉＮ層４４０と接続する複数のビア５００と、を備えている。以下、詳細を説明する。
図１は、第１の実施形態に係る半導体装置１０の構成を示す断面図である。そのうち、図１（ｂ）は、図１（ａ）のＡ−Ａ'線断面図である。
図１（ａ）のように、半導体基板１００には、素子分離領域１２０が形成されている。ここで、半導体基板１００は、たとえば、シリコン基板である。また、素子分離領域１２０は、たとえば、ＳｉＯ２であり、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成されている。
半導体基板１００のうち、素子分離領域１２０が形成されていない領域には、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成されている。この領域の半導体基板１００には、ソース領域またはドレイン領域となる拡散領域１４０およびエクステンション領域１６０が形成されている。なお、当該領域にバイポーラトランジスタが形成されていてもよい。
拡散領域１４０に挟まれたチャネル領域（符号不図示）上には、ゲート絶縁層２２０が形成されている。さらに、ゲート絶縁層２２０上には、ゲート電極２４０が形成されている。また、ゲート絶縁層２２０およびゲート電極２４０の両側には、側壁絶縁膜２６０が形成されている。
さらに、これらのＦＥＴの上には、ライナー絶縁層３２０が形成されている。ライナー絶縁層３２０としては、たとえば、ＳｉＮである。
ライナー絶縁層３２０上には、第１絶縁層として層間絶縁層３４０が形成されている。ここでいう「第１絶縁層」とは、後述する抵抗素子４００の下に設けられている絶縁層のことをいう。第１の実施形態では、第１絶縁層は、たとえば、層間絶縁層３４０である。ここでは、層間絶縁層３４０としては、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦである。
第１絶縁層は、複数層から形成されていてもよい。第１絶縁層である層間絶縁層３４０が、Ｌｏｗ−ｋ膜などのポーラス膜を含む場合には、当該Ｌｏｗ−ｋ膜上にＳｉＣＮ層などの緻密な絶縁層（不図示）を設けてもよい。
第１絶縁層である層間絶縁層３４０上には、少なくとも表層がＴａＳｉＮ層４４０である抵抗素子４００が形成されている。
なお、ここでいう「抵抗素子４００」とは、少なくともＴａＳｉＮ層４４０を含む抵抗素子のことをいう。広義の意味で、後述するＴａＮ層４２０、または端子となるビア５００を含めて、抵抗素子４００としてもよい。
ここで、ＴａＳｉＮ層４４０は、ＴａＮ層４２０にＳｉ含有ガスを照射することにより形成された改質層である。言い換えれば、ＴａＳｉＮ層４４０は、ＴａＮ層４２０の表層にＳｉがドーピングされた層である。本実施形態では、ＴａＮ層４２０を形成した後に、Ｓｉ含有ガスを照射することにより、容易に三元を有するＴａＳｉＮ層４４０を形成することができる。なお、Ｓｉ含有ガスを照射するシラン照射工程については、詳細を後述する。
抵抗素子４００は、層間絶縁層３４０上にＴａＮ層４２０をさらに備えている。また、ＴａＳｉＮ層４４０は、少なくともＴａＮ層４２０の表層に設けられている。このように、ＴａＮ層４２０も有している場合、ＴａＳｉＮ層４４０とＴａＮ層との並列回路として抵抗素子を設計する。
ここで、ＴａＮ層４２０の厚さは、１０ｎｍ以上１００ｎｍ以下である。さらには、ＴａＮ層４２０の厚さは、１０ｎｍ以上５０ｎｍ以下であることが好ましい。ＴａＮ層４２０の厚さが上記範囲内であることにより、反応性スパッタによりＴａＮ層４２０を形成することができる。具体的には、ＴａＮ層４２０の厚さは、たとえば、２０ｎｍである。
また、ＴａＳｉＮ層４４０の厚さは、１ｎｍ以上５０ｎｍ以下である。さらには、ＴａＳｉＮ層４４０の厚さは、１ｎｍ以上１５ｎｍ以下であることが好ましい。ＴａＳｉＮ層４４０の厚さが上記範囲内であることにより、後述するシラン照射工程により、容易にＴａＳｉＮ層４４０を形成することができる。具体的には、ＴａＳｉＮ層４４０の厚さは、たとえば、５ｎｍである。
後述するように、製造工程において、ＴａＮ層４２０を形成する工程の後、Ｓｉ含有ガスを照射する工程（シラン照射工程）を行うことにより、ＴａＮ層４２０の表面をシリサイド化し、ＴａＳｉＮ層４４０を形成する。本発明者らは、このシラン照射工程により、Ｓｉ／（Ｔａ＋Ｓｉ）の組成比を調整することにより、ＴａＳｉＮ層４４０の抵抗温度係数（ＴＣＲ、Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｒｅｓｉｓｔａｎｃｅ）および抵抗率を制御できることを見出した。
ここで、抵抗素子４００の抵抗温度係数の絶対値は、０ｐｐｍ／℃以上５０ｐｐｍ／℃以下である。さらに、抵抗素子４００の抵抗温度係数の絶対値は、０ｐｐｍ／℃以上２５ｐｐｍ／℃以下であることが好ましい。抵抗素子４００の抵抗温度係数が上記範囲内であることにより、広い動作温度の範囲において、抵抗の変化の小さい抵抗素子４００を得ることができる。
また、ＴａＳｉＮ層４４０のシート抵抗は、たとえば、１０２Ω／ｓｑ以上１０７Ω／ｓｑ以下である。このように、高いシート抵抗を有していることにより、抵抗素子の面積を小さくすることができる。したがって、半導体チップなどの多層配線中に、抵抗素子を設けることができる。
なお、ＴａＮ層４２０の抵抗率は、上記したＴａＳｉＮ層４４０の所望の抵抗率に合わせて調整されている。ここで、ＴａＮ層４２０は、Ｔａ／Ｎの組成比によって抵抗率が変化する。したがって、Ｔａ／Ｎの組成比を調整することにより、ＴａＮ層４２０の抵抗率を調整することができる。具体的には、Ｔａ／Ｎの組成比は、たとえば、０．５以上１０以下である。Ｔａ／Ｎの組成比が上記範囲内であることにより、ＴａＳｉＮ層４４０の元となるＴａＮ層４２０の抵抗率を１０２μΩｃｍ以上１０６μΩｃｍ以下とすることができる。
また、ＴａＳｉＮ層４４０において、Ｓｉ／（Ｔａ＋Ｓｉ）の組成比は、０．５以上０．７以下である。Ｓｉ／（Ｔａ＋Ｓｉ）の組成比が上記範囲内であることにより、上記した所望の抵抗率および抵抗温度係数を有するＴａＳｉＮ層４４０を得ることができる。
なお、以上のＴａＮ層４２０およびＴａＳｉＮ層４４０を形成する工程については、詳細を後述する。
また、抵抗素子４００の上には、ＳｉＮ層４６０が設けられている。具体的には、ＴａＳｉＮ層４４０上に、ＳｉＮ層４６０が形成されている。後述するように、シラン照射工程において、ＴａＮ層４２０上にＳｉＮ層４６０を形成し、かつ、ＴａＳｉＮ層４４０を形成する。このように、シラン照射工程としてＴａＮ層４２０上にＳｉＮ層４６０を形成することにより、ＴａＮ層４２０の表層にＴａＳｉＮ層４４０が形成されている。これにより、上述の構成を有する抵抗素子４００を形成することができる。
なお、このＳｉＮ層４６０は、ビア５００を形成する工程において、エッチングストッパ膜としても機能する。したがって、このＳｉＮ層４６０は、上述したライナー絶縁層３２０と同等の厚さで形成されていることが好ましい。これにより、ビア５００を形成する工程において、同一のエッチング条件で、ビア５００の形成を制御することができる。
なお、ＴａＳｉＮ層４４０上のＳｉＮ層４６０は無くてもよい。すなわち、製造工程において、ＳｉＮ層４６０を除去してもよい。一方で、ＳｉＮ層４６０は、ビア５００が接続する、抵抗素子４００のコンタクト部４０２のみに形成されていればよい。
また、ＴａＳｉＮ層４４０は、アモルファスである。このように、ＴａＳｉＮ層４４０を異方性を持たないアモルファスとすることにより、半導体装置１０の製造工程において生じる熱応力などによって、抵抗素子の特性が変動することを抑制することができる。
さらに、層間絶縁層３４０および抵抗素子４００上には、層間絶縁層３６０が形成されている。層間絶縁層３６０には、複数のビア５００が形成されている。このうち、一部のビア５００は、たとえば、一端がＦＥＴの拡散領域１４０と接している。
また、抵抗素子４００の直上には、一端がＴａＳｉＮ層４４０と接続するビア５００が設けられている。
抵抗素子４００に接続するビア５００は、一端が少なくともＴａＳｉＮ層４４０と接している。ビア５００は、ＳｉＮ層４６０を貫通して、ＴａＳｉＮ層４４０と接している。また、そのビア５００の一端は、ＴａＳｉＮ層４４０の内部に入り込んでいてもよい。また、ＴａＮ層４２０を有する場合は、ビア５００の一端は、ＴａＮ層４２０に入り込んでいても良い。すなわち、電気的にＴａＳｉＮ層４４０と接続していればよい。
ビア５００内の側面および底面には、バリア層５４０が設けられている。バリア層としては、たとえば、ＴｉＮ／Ｔｉ層である。なお、側面および底面側がＴｉＮ層である。このバリア層５４０がＴｉＮ／Ｔｉ層であることにより、上記したＴａＳｉＮ層との密着性をよくすることができる。
また、ビア５００のうち、バリア層５４０の内側には、金属５２０が埋め込まれている。この金属５２０としては、たとえば、Ｃｕ、Ｗなどである。
図１（ｂ）のように、抵抗素子４００の両端に、ビア５００が接続している。この二つのビア５００で挟まれた領域が、後述する抵抗部４０４として機能する。このようにして、抵抗素子４００は、半導体装置１０の多層配線中に設けることができる。
なお、層間絶縁層３６０の上に、さらに層間絶縁層（不図示）、配線（不図示）およびビア（不図示）が設けられ、多層配線が形成されていても良い。多層配線の最上層には、電極パッド（不図示）が設けられていても良い。
図２は、第１の実施形態に係る半導体装置の構成を示す平面図である。図２は、図１（ｂ）を上部から見た平面図である。そのうち、ＴａＳｉＮ層４４０、ビア５００および層間絶縁層３６０のみを表している。なお、ＴａＳｉＮ層４４０は、層間絶縁層３６０の中にあるが、実線で示している。
図２のように、抵抗素子４００は、たとえば、少なくともＴａＳｉＮ層４４０の両端がビア５００と接続するためのコンタクト部４０２と、当該コンタクト部４０２で両端を挟まれている抵抗部４０４と、を備えている。
上記したコンタクト部４０２は、たとえば、平面視で矩形状である。なお、コンタクト部４０２の形状は、矩形状に限られるものではなく、円形状であってもよい。また、ビア５００は、平面視で、コンタクト部４０２の内部に配置されている。
また、抵抗部４０４は、たとえば、平面視でコンタクト部４０２よりも細い幅で形成されている。また、抵抗部４０４は、直線状である。これにより、小さい面積で高い抵抗率を有する抵抗素子４００を形成することができる。
抵抗部４０４の幅および長さは、所望の抵抗値となるように設計されている。これにより、一定の電流値に対して、抵抗素子４００によって半導体装置１０における標準電位を得ることができる。
また、図２のように、細長い抵抗部４０４が形成されている場合、製造工程において、熱応力などによって、抵抗部４０４に引張り応力がかかる可能性がある。このような場合、ＴａＳｉＮ層４４０がアモルファスであることにより、当該応力を緩和することができる。したがって、抵抗部４０４にクラックなどを生じることがない。
ここで、図３を用い、第１の実施形態の半導体装置１０の回路図について説明する。図３は、第１の実施形態に係る半導体装置１０の構成を示す回路図である。以下のようにして、抵抗素子４００は、たとえば、基準電圧（ＢＧＲ；Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ）回路の一部を構成している。基準電圧回路とは、たとえば、電源用ＩＣの出力電圧を決定するものである。以下詳細を説明する。
図３のように、この基準電圧回路は、定電流源Ｉ、三つの抵抗Ｒ１、Ｒ２並びにＲ３、および三つのトランジスタＱ１、Ｑ２並びにＱ３を備えている。トランジスタＱ１等は、半導体基板１００に設けられたＦＥＴまたはバイポーラトランジスタである。抵抗Ｒ１等は、少なくとも表層がＴａＳｉＮ層４４０である抵抗素子４００である。定電流源Ｉは、たとえば、上記したＦＥＴのうち、ゲートとソースを短絡させて形成されている。
定電流源Ｉ、抵抗Ｒ１およびトランジスタＱ１が直列に接続されている。このうち、トランジスタＱ１のベース・コレクタ間は短絡している。また、抵抗Ｒ１およびトランジスタＱ１と並列に、抵抗Ｒ２、トランジスタＱ２および抵抗Ｒ３の順で直列に接続されている。また、トランジスタＱ１のコレクタ側には、トランジスタＱ２のゲートが接続されている。抵抗Ｒ２、トランジスタＱ２および抵抗Ｒ３と並列に、トランジスタＱ３が接続されている。トランジスタＱ２のコレクタ側には、トランジスタＱ３のゲートが接続されている。トランジスタＱ３のエミッタ・コレクタ間の電位が基準電圧ＶＲＥＦとなる。
図３のＶＲＥＦは、以下の式（１）で与えられる。
Figure 0005824330
（ただし、ＶＢＥ３は、トランジスタＱ３のベース・エミッタ間電圧である。また、Ｒ１〜Ｒ３はそれぞれの抵抗値である。また、Ｋはボルツマン定数、ｑは素電荷、およびＴは温度である。）
また、式（１）により、ＶＲＥＦの温度係数は、
Figure 0005824330
で与えられる。ここで、式（２）の右辺の第１項は、ベース・エミッタ間電圧の温度係数である。一般に、Ｓｉ半導体におけるベース・エミッタ間電圧の温度係数は負の値を示す。したがって、抵抗素子４００の形状を調整することにより、第２項が第１項と相殺するように抵抗Ｒ１からＲ３までの抵抗値を設定する。これにより、温度補償された（温度依存性のない）基準電圧ＶＲＥＦを得ることができる。また、上記した抵抗Ｒ１〜Ｒ３が第１の実施形態の抵抗素子４００であることにより、抵抗値の温度特性のバラつきを減少させることができる。したがって、安定的に基準電圧回路を形成することができる。また、この基準電圧回路に加え、さらに第１の実施形態の抵抗素子４００を備える二次温度特性補正回路、三次温度特性補正回路および高次の温度特性補正回路を設けることにより、出力電圧の温度特性のバラつきをよりさらに減少させることも可能である。
一方で、以上のような抵抗素子４００を備えている半導体装置１０は、たとえば、Ｌｉイオン電池の充電残量を検出するためのセンス抵抗回路としても用いることができる。
次に、図４〜図７を用い、第１の実施形態に係る半導体装置１０の製造方法について説明する。図４〜図７は、第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。この半導体装置１０の製造方法は、以下の工程を備えている。まず、第１絶縁層（層間絶縁層３４０）上にＴａＮ層４２０を形成する。次いで、Ｓｉ含有ガスを照射することにより、ＴａＮ層４２０のうち、少なくとも表層をＴａＳｉＮ層４４０に変化させる（シラン照射工程）。次いで、第１絶縁層（層間絶縁層３４０）および抵抗素子４００上に、層間絶縁層３６０を形成する。次いで、層間絶縁層３６０に、一端がＴａＳｉＮ層４４０と接続する複数のビア５００を形成する。以下、詳細を説明する。
まず、図４（ａ）のように、以下のようにして、半導体基板１００にＦＥＴを形成する。
はじめに、ＬＯＣＯＳ法により、半導体基板１００に素子分離領域１２０を形成する。次いで、半導体基板１００上に、ゲート絶縁層２２０およびゲート電極２４０を所望の形状に形成する。次いで、ゲート絶縁層２２０およびゲート電極２４０をマスクとして、不純物をイオン注入することにより、エクステンション領域１６０を形成する。次いで、ゲート絶縁層２２０およびゲート電極２４０の両側の側壁に、側壁絶縁膜２６０を形成する。次いで、ゲート絶縁層２２０、ゲート電極２４０および側壁絶縁膜２６０をマスクとして、不純物をイオン注入することにより、拡散領域１４０を形成する。このようにして、半導体基板１００にＦＥＴを形成する。さらに、ＣＶＤにより、当該ＦＥＴが形成された半導体基板１００上に、ライナー絶縁層３２０を形成する。
次いで、図４（ｂ）のように、ＣＶＤにより、ライナー絶縁層３２０上に、第１絶縁層として、層間絶縁層３４０を形成する。なお、層間絶縁層３４０がＬｏｗ−ｋ膜である場合は、層間絶縁層３４０上にＳｉＣＮ層などを形成してもよい。
次いで、図５（ａ）のように、反応性スパッタにより、第１絶縁層である層間絶縁層３４０上の全面に、ＴａＮ層４２０を形成する。このとき、Ｔａターゲットを用い、また反応性ガスとして窒素ガスを用いる。
ここで、上述のように、ＴａＮ層４２０は、Ｔａ／Ｎの組成比によって抵抗率が変化する。したがって、この反応性スパッタにおいて、窒素ガス流量を調整することにより、所望のＴａ／Ｎ組成比となるように制御する。これにより、後述するＴａＳｉＮ層４４０が所望の抵抗率になるように、元となるＴａＮ層４２０の抵抗率を制御することができる。なお、ここでは、ＴａＮ層４２０を、５０ｎｍ形成する。
次いで、Ｓｉ含有ガスを照射することにより、ＴａＮ層４２０のうち、少なくとも表層をＴａＳｉＮ層４４０に変化させる（シラン照射工程）。すなわち、ＴａＳｉＮ層４４０は、ＴａＮ層４２０にＳｉ含有ガスを照射することにより形成された改質層である。
このシラン照射工程において、「Ｓｉ含有ガスを照射する」とは、高周波または光などにより、プラズマ状態にさせたＳｉ含有ガスを、ＴａＮ層４２０上に照射することをいう。このプラズマ状態にさせたＳｉ含有ガスは反応性が高く、たとえば、ＴａＮ層４２０と反応して、シリサイド化させる。言い換えれば、Ｓｉ含有ガスを照射することにより、ＴａＮ層４２０にＳｉをドーピングする。このように、プラズマ状態のＳｉ含有ガスをＴａＮ層４２０の表層に照射することにより、少なくともＴａＮ層４２０の表層をＴａＳｉＮ層４４０に変化させることができる。
また、ここでいう「Ｓｉ含有ガス」とは、有機置換基を含まないＳｉ含有ガスであることが好ましい。一方、テトラメチルシラン（Ｓｉ（ＣＨ３）４）、テトラエトキシシラン（Ｓｉ（ＯＣ２Ｈ５）４）などの有機系のＳｉ含有ガスは、炭素（Ｃ）がＴａＳｉＮ層４４０中に混入してしまう可能性があるため、好ましくない。したがって、具体的なＳｉ含有ガスとしては、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）などである。
このとき、半導体基板１００を、たとえば、２００℃以上４００℃以下に加熱しながら、シラン照射工程を行う。
また、このシラン照射工程において、Ｓｉ含有ガスの照射量を調整することにより、上述したＴａＮ層４２０の組成比および抵抗率に基づいて、ＴａＳｉＮ層４４０の抵抗率、抵抗温度係数および厚さを制御する。したがって、ＴａＮ層４２０を反応性スパッタによって抵抗率および抵抗温度係数を制御することに加え、上記したシラン照射工程によって、ＴａＳｉＮ層４４０の抵抗率、抵抗温度係数および厚さを制御することができる。すなわち、ＴａＳｉＮ層４４０の特性を二段階で制御することができる。
一方、ＴａＳｉＮ層４４０の形成方法としては、ＴａおよびＳｉターゲット、反応性ガスとして窒素を用いた反応性コ・スパッタによって形成する方法も考えられる。しかし、上記コ・スパッタによる方法は、二つのターゲットへの印加電力、反応性ガスの流量、または成膜時の圧力など、多種の条件を調整しなければならない。このため、所望の特性を有するＴａＳｉＮ層４４０を得るための成膜条件を最適化することが非常に難しい。これに対して、本実施形態では、シラン照射工程において、あらかじめ形成され、所望の組成比を有するＴａＮ層４２０に、Ｓｉ含有ガスを照射する。これにより、ＴａＳｉＮ層４４０を形成する。したがって、上記コ・スパッタで形成するよりも、容易に所望の特性を有するＴａＳｉＮ層４４０を形成することができる。
また、シラン照射工程は、ＳｉＯ２やＳｉＮを成膜するためのプラズマＣＶＤ装置を用いることができる。したがって、後述するＳｉＮ層４６０を形成する工程と同一の装置で行うことができる。
ここでは、シラン照射工程において、ＴａＮ層４２０上にＳｉＮ層４６０を形成し、ＳｉＮ層４６０とＴａＮ層４２０との界面に、ＴａＳｉＮ層４４０を形成する。すなわち、ＴａＮ層４２０上にＳｉＮ層４６０を形成する際に、必然的にＳｉ含有ガスがＴａＮ層４２０の表層に照射される。これにより、ＳｉＮ層４６０とＴａＮ層４２０との界面に、ＴａＳｉＮ層４４０を形成することができる。なお、このとき、ＴａＮ層４２０上の全面に、ＳｉＮ層４６０を形成する。
また、ＴａＮ層４２０上に、ＳｉＮ４６０層を、たとえば、２０ｎｍ形成することにより、ＴａＳｉＮ層４４０の１０ｎｍに、Ｓｉ含有ガスを照射する。これにより、ＴａＳｉＮ層４４０を５ｎｍ形成する。
次いで、図５（ｂ）のように、以下のようにして、シラン照射工程の後において、ＴａＳｉＮ層４４０を、ＳｉＮ層４６０と同一工程でパターニングする。まず、ＳｉＮ層４６０上に、フォトレジスト膜（不図示）を塗布する。次いで、フォトレジスト膜を露光および現像することにより、抵抗素子４００の所望の形状になるようにパターニングする。次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ＴａＮ層４２０、ＴａＳｉＮ層４４０およびＳｉＮ層４６０をエッチングする。次いで、フォトレジスト膜を剥離する。以上により、抵抗素子４００をパターニングする。
次いで、図６（ａ）のように、ＣＶＤにより、第１絶縁層である層間絶縁層３４０、および抵抗素子４００上に、層間絶縁層３６０を形成する。
次いで、図６（ｂ）のように、ＲＩＥにより、層間絶縁層３４０および層間絶縁層３６０をエッチングすることにより、複数のビアホール５０２を形成する。このとき、一部のビアホール５０２を、平面視でＦＥＴの拡散領域１４０と重なるように配置する。また、二つのビアホール５０２を、平面視で抵抗素子４００のコンタクト部４０２内に配置する。
また、このとき、ビアホール５０２を形成するためのエッチングは、ライナー絶縁層３２０およびＳｉＮ層４６０の上面で停止する。すなわち、ライナー絶縁層３２０およびＳｉＮ層４６０は、エッチングストッパ膜として機能する。図６（ｂ）のように、抵抗素子４００がＦＥＴと高さの異なる位置に配置されていても、エッチングストッパ膜であるＳｉＮ層４６０を上面に形成することにより、複数のビアホール５０２の形成を同時に停止することができる。
次いで、図７（ａ）のように、ＲＩＥにより、ライナー絶縁層３２０およびＳｉＮ層４６０を貫通するように、複数のビアホール５０２をさらにエッチングする。このとき、ビアホール５０２の一端がＴａＳｉＮ層４４０と接するように、エッチング条件を調整する。
次いで、図７（ｂ）のように、ビアホール５０２内および層間絶縁層３６０上に、バリア層５４０を形成する。バリア層５４０として、ＴｉＮ層、Ｔｉ層を順に形成する。
次いで、ＣＶＤにより、ビアホール５０２のバリア層５４０上に、金属５２０を埋め込む。金属５２０としては、たとえば、Ｗである。金属５２０の原料としては、たとえば、ＷＦ６である。なお、ビアホール５０２のバリア層５４０上に、シード層（不図示）を形成した後、めっきによりＣｕなどの金属を埋め込んでもよい。
次いで、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、層間絶縁層３６０上を平坦化する。これにより、ビア５００を形成する。
さらに、層間絶縁層３６０の上に、層間絶縁層（不図示）、配線（不図示）およびビア（不図示）を形成することにより、多層配線を形成しても良い。また、多層配線の最上層に、電極パッド（不図示）を形成してもよい。
以下、図示されていないが、下記の工程により、半導体装置１０をパッケージングする。まず、上記工程で得た半導体基板１００をダイシングして、半導体チップ（不図示）を形成する。次いで、半導体チップをリードフレーム（不図示）のダイパッド上に搭載する。次いで、ボンディングワイヤにより、半導体チップの電極パッドとインナーリードを接続する。次いで、封止樹脂により封止する。次いで、不要なリードをカットする。次いで、アウターリードを所望の形状に屈曲させる。以上により、半導体装置１０を得る。
次に、第１の実施形態の効果について、説明する。
第１の実施形態によれば、第１絶縁層である層間絶縁層３４０上には、少なくとも表層がＴａＳｉＮ層４４０である抵抗素子４００が設けられている。また、第１絶縁層（層間絶縁層３４０）および抵抗素子４００上に設けられた層間絶縁層３６０には、複数のビア５００が設けられ、一端がＴａＳｉＮ層４４０に接続している。これにより、層間絶縁層（層間絶縁層３４０、層間絶縁層３６０等）中に、抵抗率が高く、かつ抵抗温度係数が小さい抵抗素子４００を備える半導体装置１０を提供することができる。
（第２の実施形態）
図８は、第２の実施形態に係る抵抗素子４００の構成を示す図である。第２の実施形態は、以下の点を除いて、第１の実施形態と同様である。ＴａＳｉＮ層４４０は、表層側のＳｉ濃度が大きい方向に組成が傾斜している。以下、詳細を説明する。
図８（ａ）は、第２の実施形態における抵抗素子４００を示している。第２の実施形態では、ＴａＳｉＮ層４４０は、Ｔａ／（Ｔａ＋Ｓｉ）の組成比が傾斜している。したがって、ＴａＮ層４２０となる部分が無い場合もあるため、図８（ａ）には図示していない。
図８（ａ）において、ＳｉＮ層４６０の下面から、ＴａＳｉＮ層４４０の距離をＬ（ｎｍ）と定義する。
図８（ｂ）は、ＴａＳｉＮ層４４０におけるＴａ／（Ｔａ＋Ｓｉ）の組成比の分布を示している。横軸は、ＳｉＮ層４６０の下面から、ＴａＳｉＮ層４４０の距離Ｌ（ｎｍ）である。縦軸は、ＴａＳｉＮ層４４０におけるＴａ／（Ｔａ＋Ｓｉ）の組成比を示している。
図８（ｂ）のように、ＴａＳｉＮ層４４０は、表層側のＳｉ濃度が大きい方向に組成が傾斜している。ここでは、ＴａＮ層４２０を１００ｎｍ形成した後で、シラン照射工程を行うことにより、ＴａＳｉＮ層４４０が形成されている。
図８（ｂ）のＸの場合では、Ｔａ／（Ｔａ＋Ｓｉ）の組成比が、ＳｉＮ層４６０の下面から単調減少に、かつ直線状になるように形成されている。所望の抵抗率または抵抗温度係数を得る組成比が決まっている場合は、当該組成比となる距離Ｌまでビア５００を形成すればよい。
図８（ｂ）のＹの場合では、Ｔａ／（Ｔａ＋Ｓｉ）の組成比が、ＳｉＮ層４６０の下面から単調減少に、かつ放物線状になるように形成されている。組成比が傾斜している分布は、これらに限られるものではなく、その他、様々な分布となっていても良い。
図８（ｂ）のＺの場合では、Ｔａ／（Ｔａ＋Ｓｉ）の組成比が、０≦Ｌ≦５０ｎｍの範囲において、傾斜している。したがって、Ｌ＞５０ｎｍは、ＴａＮ層４２０である。このように、所望のＬの位置までＴａＳｉＮ層４４０が形成されており、ＴａＮ層４２０の部分が残存していてもよい。
第２の実施形態における半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態と同様である。シラン照射工程において、ＴａＮ層４２０の表層側のＳｉ濃度が大きい方向に組成が傾斜するように、ＴａＳｉＮ層４４０を形成する。
その後のビア５００を形成する工程において、所望の組成比となっているＴａＳｉＮ層４４０の位置までビア５００を形成する。これにより、所望の抵抗率および抵抗温度係数を有する抵抗素子４００を形成することができる。
なお、一度のシラン照射工程によって、上記のような組成比が傾斜したＴａＳｉＮ層４４０を形成することが困難な場合は、ＴａＮ層４２０を形成した後、シラン照射工程を行うことを複数回繰り返すことにより、上記した組成比を有する抵抗素子４００を形成してもよい。
また、第２の実施形態では、単調減少に組成比が傾斜している場合を説明したが、階段状の組成比となっていてもよい。
第２の実施形態によれば、ＴａＳｉＮ層４４０は、表層側のＳｉ濃度が大きい方向に組成が傾斜している。これにより、任意の抵抗率および抵抗温度係数を有する抵抗素子４００を提供することができる。
（第３の実施形態）
図９は、第３の実施形態に係る抵抗素子４００の構成を示す図である。第３の実施形態は、ＴａＳｉＮ層４４０は、全体が同一組成比である点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
図９（ａ）は、第３の実施形態における抵抗素子４００を示している。第３の実施形態では、ＴａＳｉＮ層４４０は、ＴａＮ層４２０の全体が改質されている。
図９（ｂ）は、図８（ｂ）と同様に、ＴａＳｉＮ層４４０におけるＴａ／（Ｔａ＋Ｓｉ）の組成比の分布を示している。
また、図９（ｂ）のように、ＴａＳｉＮ層４４０は、Ｔａ／（Ｔａ＋Ｓｉ）の組成比がたとえば、４０％で一定となっている。この組成比は、所望の抵抗率、抵抗温度係数を得る組成比とすることができる。
第３の実施形態における半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態と同様である。シラン照射工程において、全体が同一組成比になるように、ＴａＳｉＮ層４４０を形成する。
なお、一度のシラン照射工程によって、上記のような全体が同一組成比であるＴａＳｉＮ層４４０を形成することが困難な場合は、ＴａＮ層４２０を形成した後、シラン照射工程を複数回繰り返すことにより、上記した同一組成比を有する抵抗素子４００を形成してもよい。
第３の実施形態によれば、ＴａＳｉＮ層４４０の組成比が一定である。これにより、ビア５００の一端を形成する位置に依存せず、一定の抵抗率および抵抗温度係数を有する抵抗素子４００を得ることができる。
（第４の実施形態）
図１０は、第４の実施形態に係る半導体装置１０の構成を示す図である。第４の実施形態は、以下の点を除いて、第１の実施形態と同様である。抵抗素子４００は、平面視で複数回屈曲している。以下、詳細を説明する。
図１０（ａ）は、第４の実施形態に係る半導体装置１０の構成を示す平面図である。なお、半導体装置１０のうち、ＴａＳｉＮ層４４０、ビア５００および層間絶縁層３６０のみを表している。
図１０（ａ）のように、抵抗素子４００の抵抗部４０４は、平面視で複数回屈曲している。言い換えれば、細い幅で長尺の抵抗部４０４が、九十九折に形成されている。屈曲点の角度は、限られるものではないが、たとえば、９０度である。
図１０（ｂ）は、図１０（ａ）のＣ−Ｃ'線断面図を示している。図１０（ｂ）のように、コンタクト部４０２および抵抗部４０４は、同一層に形成されている。また、コンタクト部４０２には、ビア５００が接続している。また、抵抗部４０４は、コンタクト部４０２よりも細い幅で形成されている。
第４の実施形態によれば、抵抗素子４００は、複数回屈曲して形成されている。これにより、抵抗部４０４の距離を長くすることができる。したがって、抵抗素子４００の抵抗値を高くすることができる。
なお、第４の実施形態では、抵抗素子４００は、同一層内に形成されている場合を説明したが、複数の層間絶縁層（不図示）にわたって、断面方向に屈曲していてもよい。
（第５の実施形態）
図１１は、第５の実施形態に係る半導体装置１０の構成を示す断面図である。第５の実施形態は、第１絶縁層が素子分離領域１２０である点を除いて、第１の実施形態と同様である。以下、詳細を説明する。
図１１のように、第１絶縁層は、素子分離領域１２０であってもよい。また、ＴａＳｉＮ層４４０は、素子分離領域１２０上に形成されている。なお、ここでのＴａＳｉＮ層４４０は、たとえば、ＴａＮ層４２０の全体が改質したものである。
また、ＦＥＴを覆うライナー絶縁層３２０は、ＴａＮ層４２０にＳｉ含有ガスを照射するためのＳｉＮ層（不図示）を兼ねることができる。
第５の実施形態に係る半導体装置１０の製造方法は、以下の点を除いて、第１の実施形態と同様である。
図４（ａ）において、ライナー絶縁層３２０を形成する前に、ＴａＮ層４２０を形成する。このとき、ゲート絶縁層２２０、ゲート電極２４０および側壁絶縁膜２６０を形成する工程よりも、前に形成してもよい。
次いで、ライナー絶縁層３２０を、ＴａＮ層４２０上にも形成する。この工程により、第１の実施形態における「シラン照射工程」を兼ねることができる。
このシラン照射工程により、ＴａＮ層４２０の表層および側面からＴａＳｉＮ層４４０に変化する。抵抗分布を均一としたい場合は、ＴａＮ層４２０の全体をＴａＳｉＮ層４４０に改質させることが好ましい。
以降の工程は、第１の実施形態と同様である。
第５の実施形態によれば、第１絶縁層は、素子分離領域１２０である。これにより、ＦＥＴを覆うライナー絶縁層３２０は、ＴａＮ層４２０にＳｉ含有ガスを照射するためのＳｉＮ層（不図示）を兼ねることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
１０ 半導体装置
１００ 半導体基板
１２０ 素子分離領域
１４０ 拡散領域
１６０ エクステンション領域
２２０ ゲート絶縁層
２４０ ゲート電極
２６０ 側壁絶縁膜
３２０ ライナー絶縁層
３４０ 層間絶縁層
３６０ 層間絶縁層
４００ 抵抗素子
４０２ コンタクト部
４０４ 抵抗部
４２０ ＴａＮ層
４４０ ＴａＳｉＮ層
４６０ ＳｉＮ層
５００ ビア
５０２ ビアホール
５２０ 金属
５４０ バリア層

Claims (11)

  1. 第１絶縁層と、
    前記第１絶縁層上に設けられ、少なくとも表層がＴａＳｉＮ層である抵抗素子と、
    前記第１絶縁層および前記抵抗素子上に設けられた層間絶縁層と、
    前記層間絶縁層に設けられ、一端が前記ＴａＳｉＮ層と接続する複数のビアと、
    を備え、
    前記ＴａＳｉＮ層は、表層側のＳｉ濃度が大きい方向に組成が傾斜している半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記抵抗素子の抵抗温度係数の絶対値は、０ｐｐｍ／℃以上５０ｐｐｍ／℃以下である半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記抵抗素子は、ＴａＮ層をさらに備え、
    前記ＴａＳｉＮ層は、前記ＴａＮ層の表層に設けられている半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記抵抗素子の上に位置するＳｉＮ層をさらに備える半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記ＴａＳｉＮ層は、アモルファスである半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記ＴａＳｉＮ層のシート抵抗は、１０２Ω／ｓｑ以上１０７Ω／ｓｑ以下である半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記抵抗素子は、平面視で複数回屈曲している半導体装置。
  8. 請求項１〜７のいずれか一項に記載の半導体装置において、
    前記抵抗素子は、基準電圧回路の一部を構成している半導体装置。
  9. 第１絶縁層上にＴａＮ層を形成する工程と、
    Ｓｉ含有ガスを照射することにより、前記ＴａＮ層のうち、少なくとも表層をＴａＳｉＮ層に変化させるシラン照射工程と、
    前記第１絶縁層および前記ＴａＳｉＮ層上に層間絶縁層を形成する工程と、
    前記層間絶縁層に、一端が前記ＴａＳｉＮ層と接続する複数のビアを形成する工程と、
    を備え、
    前記シラン照射工程において、前記ＴａＮ層の表層側のＳｉ濃度が大きい方向に組成が傾斜するように前記ＴａＳｉＮ層を形成する半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、
    前記シラン照射工程において、前記ＴａＮ層上にＳｉＮ層を形成し、前記ＳｉＮ層と前記ＴａＮ層との界面に前記ＴａＳｉＮ層を形成する半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記ＴａＮ層を形成する工程において、第１絶縁層上の全面に前記ＴａＮ層を形成し、
    前記シラン照射工程において、前記ＴａＮ層上の全面に前記ＳｉＮ層を形成し、
    前記シラン照射工程の後において、前記ＴａＳｉＮ層を、前記ＳｉＮ層と同一工程でパターニングする工程を備える半導体装置の製造方法。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8859386B2 (en) * 2012-06-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and methods of forming resistors
US9178152B2 (en) * 2013-12-23 2015-11-03 Intermolecular, Inc. Metal organic chemical vapor deposition of embedded resistors for ReRAM cells
US9224950B2 (en) * 2013-12-27 2015-12-29 Intermolecular, Inc. Methods, systems, and apparatus for improving thin film resistor reliability
JP6519417B2 (ja) 2014-10-07 2019-05-29 株式会社デンソー 半導体装置およびその製造方法
JP6551842B2 (ja) * 2015-10-20 2019-07-31 新日本無線株式会社 半導体装置
US10026422B1 (en) * 2016-05-31 2018-07-17 Seagate Technology Llc Write pole with low wall angle

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62224002A (ja) 1986-03-26 1987-10-02 多摩電気工業株式会社 薄膜チツプ抵抗体の製法
JPH06275409A (ja) 1993-03-18 1994-09-30 Fujitsu Ltd 薄膜抵抗素子の製造方法
JP2576433B2 (ja) * 1994-12-14 1997-01-29 日本電気株式会社 半導体装置用保護回路
US5576579A (en) * 1995-01-12 1996-11-19 International Business Machines Corporation Tasin oxygen diffusion barrier in multilayer structures
US6153519A (en) * 1997-03-31 2000-11-28 Motorola, Inc. Method of forming a barrier layer
JPH11195711A (ja) * 1997-10-27 1999-07-21 Seiko Epson Corp 半導体装置およびその製造方法
KR100257079B1 (ko) * 1997-12-05 2000-05-15 김영환 반도체소자 및 이의 제조방법
JP2000268562A (ja) * 1999-03-15 2000-09-29 Hitachi Ltd 半導体集積回路装置
TW468271B (en) * 1999-03-26 2001-12-11 United Microelectronics Corp Thin film resistor used in a semiconductor chip and its manufacturing method
JP2000332203A (ja) * 1999-05-17 2000-11-30 Hitachi Ltd 半導体装置およびその製造方法
US6403472B1 (en) * 1999-06-23 2002-06-11 Harris Corporation Method of forming resistive contacts on intergrated circuits with mobility spoiling ions including high resistive contacts and low resistivity silicide contacts
US7655555B2 (en) * 1999-08-27 2010-02-02 Texas Instruments Incorporated In-situ co-deposition of Si in diffusion barrier material depositions with improved wettability, barrier efficiency, and device reliability
JP3664655B2 (ja) 2000-03-13 2005-06-29 進工業株式会社 高比抵抗材料とその製造方法
US20020033750A1 (en) 2000-06-13 2002-03-21 Munenori Oizumi Production method of fine resistor thin film with very low TCR for inkjet printer
JP2002141303A (ja) * 2000-07-27 2002-05-17 Texas Instruments Inc 向上した濡れ性、障壁効率、デバイス信頼性を有する拡散障壁材料におけるＳｉの現場同時堆積
JP4149647B2 (ja) * 2000-09-28 2008-09-10 株式会社東芝 半導体記憶装置及びその製造方法
US6700203B1 (en) * 2000-10-11 2004-03-02 International Business Machines Corporation Semiconductor structure having in-situ formed unit resistors
JP2002124629A (ja) * 2000-10-13 2002-04-26 Seiko Instruments Inc 半導体装置
US6869157B2 (en) * 2001-03-26 2005-03-22 Canon Kabushiki Kaisha Method of driving and controlling ink jet print head, ink jet print head, and ink jet printer
US6524908B2 (en) * 2001-06-01 2003-02-25 International Business Machines Corporation Method for forming refractory metal-silicon-nitrogen capacitors and structures formed
US7081271B2 (en) * 2001-12-07 2006-07-25 Applied Materials, Inc. Cyclical deposition of refractory metal silicon nitride
US6785159B2 (en) * 2002-08-29 2004-08-31 Micron Technology, Inc. Combination etch stop and in situ resistor in a magnetoresistive memory and methods for fabricating same
US6759729B1 (en) * 2002-10-16 2004-07-06 Newport Fab, Llc Temperature insensitive resistor in an IC chip
JP2004304068A (ja) * 2003-03-31 2004-10-28 Denso Corp 半導体装置及びその製造方法
JP2004342705A (ja) 2003-05-13 2004-12-02 Cimeo Precision Co Ltd 窒化タンタル薄膜抵抗体及びその製造方法
KR100524963B1 (ko) * 2003-05-14 2005-10-31 삼성전자주식회사 금속 배선 및 금속 저항을 포함하는 반도체 소자 및 그제조 방법
US7323751B2 (en) * 2003-06-03 2008-01-29 Texas Instruments Incorporated Thin film resistor integration in a dual damascene structure
US6861350B1 (en) * 2003-06-19 2005-03-01 Advanced Micro Devices, Inc. Method of manufacturing semiconductor device comprising silicon-rich tasin metal gate electrode
US6943097B2 (en) * 2003-08-19 2005-09-13 International Business Machines Corporation Atomic layer deposition of metallic contacts, gates and diffusion barriers
US7317221B2 (en) * 2003-12-04 2008-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. High density MIM capacitor structure and fabrication process
US7183593B2 (en) * 2003-12-05 2007-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructure resistor and method of forming the same
KR100593444B1 (ko) * 2004-02-12 2006-06-28 삼성전자주식회사 모오스 바렉터를 갖는 반도체소자 및 그것을 제조하는 방법
US8133364B2 (en) * 2004-02-17 2012-03-13 Advanced Integration, Inc. Formation of photoconductive and photovoltaic films
US7205634B2 (en) * 2004-03-10 2007-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. MIM structure and fabrication process with improved capacitance reliability
WO2006001349A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 容量素子が搭載された半導体装置
KR100602087B1 (ko) * 2004-07-09 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100695889B1 (ko) * 2004-10-11 2007-03-19 삼성전자주식회사 반응 방지막을 갖는 캐패시터 및 그 형성 방법
KR100568515B1 (ko) * 2004-12-06 2006-04-07 삼성전자주식회사 저항 소자를 구비한 반도체소자 및 그 제조방법
KR100639458B1 (ko) * 2004-12-30 2006-10-26 동부일렉트로닉스 주식회사 ＴａＳＩＮ막을 사용한 확산 방지막 형성 방법 및 이를이용한 금속 배선 형성 방법
JP4742758B2 (ja) 2005-09-06 2011-08-10 住友金属鉱山株式会社 薄膜抵抗体及びその製造方法
KR100947159B1 (ko) * 2005-10-17 2010-03-12 가부시끼가이샤 르네사스 테크놀로지 반도체 장치
US7602068B2 (en) * 2006-01-19 2009-10-13 International Machines Corporation Dual-damascene process to fabricate thick wire structure
JP4977400B2 (ja) * 2006-05-09 2012-07-18 日本電気株式会社 半導体装置及びその製造方法
JP4622946B2 (ja) 2006-06-29 2011-02-02 住友金属鉱山株式会社 抵抗薄膜材料、抵抗薄膜形成用スパッタリングターゲット、抵抗薄膜、薄膜抵抗器およびその製造方法。
US7932548B2 (en) * 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
WO2008114609A1 (ja) * 2007-03-19 2008-09-25 Nec Corporation 半導体装置及びその製造方法
US8013394B2 (en) * 2007-03-28 2011-09-06 International Business Machines Corporation Integrated circuit having resistor between BEOL interconnect and FEOL structure and related method
US7972470B2 (en) * 2007-05-03 2011-07-05 Applied Materials, Inc. Asymmetric grounding of rectangular susceptor
JP5210559B2 (ja) 2007-07-13 2013-06-12 株式会社日立製作所 半導体装置およびその製造方法
US7719887B2 (en) * 2007-08-27 2010-05-18 International Business Machines Corporation CMOS storage devices configurable in high performance mode or radiation tolerant mode
WO2009093633A1 (ja) * 2008-01-22 2009-07-30 Nec Corporation 容量素子を有する半導体装置
JP2009283497A (ja) * 2008-05-19 2009-12-03 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8089135B2 (en) * 2008-07-30 2012-01-03 International Business Machine Corporation Back-end-of-line wiring structures with integrated passive elements and design structures for a radiofrequency integrated circuit
KR20100111531A (ko) * 2009-04-07 2010-10-15 삼성전자주식회사 다이오드를 갖는 메모리 장치 및 그 제조 방법
US8243506B2 (en) * 2010-08-26 2012-08-14 Micron Technology, Inc. Phase change memory structures and methods
US9016133B2 (en) * 2011-01-05 2015-04-28 Nxp, B.V. Pressure sensor with pressure-actuated switch
US8530320B2 (en) * 2011-06-08 2013-09-10 International Business Machines Corporation High-nitrogen content metal resistor and method of forming same
US8779407B2 (en) * 2012-02-07 2014-07-15 Intermolecular, Inc. Multifunctional electrode
US9064902B2 (en) * 2013-02-27 2015-06-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US8828866B1 (en) * 2013-06-26 2014-09-09 Applied Materials, Inc. Methods for depositing a tantalum silicon nitride film

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