JP5863069B2 - 半導体装置及び製造方法 - Google Patents
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Description
図1に、本発明の実施形態1に係る半導体装置の断面概略図を示す。Si基板101上にBOX層102を積層し、その上にIII−Sb層103、III−As層104が順に積層されている。それらの上にHigh−Kゲート絶縁層106、金属フロントゲート層107を積層し、ゲートスタックが形成されている。さらに、III−Sb層103、III−As層104に対して、金属ソース/ドレイン層105が形成されている。この時、ソース/ドレインの金属として、Niを用い、ゲートファーストプロセスで、自己整合型プロセスによる合金化を行うことで、InAsとGaSbチャネルまで到達するソース/ドレイン接合を形成してもよい。
図11(a)に、本願発明の一実施形態に係るバックゲート構造のInAs/GaSb III−V CMOSトランジスタの構造を示し、図11(b)〜(e)に、そのバックゲート動作を示す。図11(a)に示すようにトランジスタは、Alバックゲート電極1001、n+−Si(100)層1002、Al2O3 BOX層1003、InAs/GaSb−OIチャネルを形成するInAs層1004、GaSb層1005、InAs層1006の積層構造、Ni層1007と、Al層1008を積層したソース/ドレイン電極により形成されている。尚、InAs層1004、1006の膜厚は 2.5 nm であり、GaSb層1005の膜厚は 20 nm である。
図12(a)に、本願発明の一実施形態に係るフロントゲート構造のInAs/GaSb III−V CMOSトランジスタの構造を示し、図12(b)〜(e)に、そのフロントゲート動作を示す。図12(a)に示すようにトランジスタは、Alバックゲート電極1101、n+−Si層1102、Al2O3 BOX層1103、InAs/GaSb−OIチャネルを形成するInAs層1104、GaSb層1105、InAs層1106の積層構造、Ni層1007かなるソース/ドレイン電極、Al2O3層1108、Niフロントゲート電極1109により形成されている。尚、InAs層1106の膜厚は 2.5 nm で、GaSb層1105の膜厚は 20 nm である。
図15(a)〜(d)に、バックゲート構造のInGaSb−OI p−MOSFETのデバイス特性を示す。InGaSb−OI p−MOSFETは図11(a)のInAs/GaSb/InAsをInGaSbで置き換えた構造である。図15(a)はVDを−0.05 V、−0.5 V とした時のIDのVG(−3〜3 V)に対する変化、図15(b)はVGを3〜−3Vで変化させた時のIDのVD(0〜−0.5 V)に対する変化、図15(c)はVDを−0.05 V、−1 V とした時のIDのVG(−3〜3 V)に対する変化、図15(d)はVGを 3〜−3 V で変化させた時のIDのVD(0〜−1 V)に対する変化をそれぞれ示している。また、図15(c)には比較のために、InGaSbをGaSbで置き換えた時のデータも同時に示している。この結果から、InGaSb−OI p−MOSFETは、GaSb−OI p−MOSFETと比較して電流値IDが向上することがわかる。
図16(a)〜(d)に、バックゲート構造のInAs/InGaSb III−V CMOSトランジスタの構造とそのバックゲート動作を示す。バックゲート構造のInAs/InGaSb III−V CMOSトランジスタは図11(a)のInAs/GaSb/InAsのGaSbをInGaSbで置き換えた構造である。ここで、InAs層の膜厚は、2.5 nm で、InGaSb層の膜厚は、20 nm である。ここで、フロントゲート側は、電極がないものの、ある一定の電圧が印加されている状態とみなすことができる。その結果、InAs層とInGaSb層、それぞれが、n−MOSFETとp−MOSFETとして動作することが確認できた。ここで、InAs層の膜厚が、5 nm 以上の場合は、n−MOSFET動作のみとなる。
102、1802 BOX層
103、1803 III−Sb層
104、1804 III−As層
105、1805 金属ソース/ドレイン層
106、1806 High−Kゲート絶縁層
107、1807 金属ゲート層
401、504、805、807、1005、1105、1705、1707 GaSb層
402、503、505、804、806、1004、1006、1104、1106、1704、1706 InAs層
403、502、506、802、803、1108、1702、1703 Al2O3層
404 ゲート層
501 バックゲート層
507 フロントゲート層
808、1708 InAs(100)基板
1001、1101 Al基板
1002、1102 n+−Si(100)層
1003、1103 Al2O3 BOX層
1007、1107、1109 Ni層
1008 Al層
Claims (9)
- Si基板と、
前記Si基板上に積層された第1の絶縁膜と、
前記絶縁膜上に積層された半導体層であって、III−Sb層と前記III−Sb層上に積層されたIII−As層を含む半導体層と、
前記III−As層の上面あるいは側面に形成された金属ソース・ドレイン電極、あるいは、前記III−As層と前記III−Sb層とに接合するよう形成された金属ソース・ドレイン電極と、
を備え、
前記III−As層は、n−MOSFETおよびp−MOSFETに共通のチャネル層として構成されており、
前記Si基板の裏面に形成されたバックゲート電極を備え、前記バックゲート電極に第1のバックゲート電圧を印加することで前記n−MOSFETとして動作し、前記バックゲート電極に第2のバックゲート電圧を印加することで前記p−MOSFETとして動作することを特徴とする半導体装置。 - 前記半導体層上に積層された第2の絶縁膜と、
前記第2の絶縁膜上に形成された金属フロントゲート電極と
をさらに備え、前記フロントゲート電極に第3のゲート電圧を印加することで前記n−MOSFETとして動作し、前記フロントゲート電極に第4のゲート電圧を印加することで前記p−MOSFETとして動作することを特徴とする請求項1に記載の半導体装置。 - 前記III−As層は、InAsであり、前記III−Sb層は、GaSb又はInGaSbであることを特徴とする請求項1又は2に記載の半導体装置。
- 前記III−As層の膜厚は0.6 nm 以上2.5 nm 以下であり、前記III−Sb層の膜厚は0.6 nm 以上20 nm 以下であることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記半導体層は、第2のIII−As層をさらに含み、前記III−Sb層が前記第2のIII−As層上に積層されていることを特徴とする請求項1乃至4のいずれかに記載の半導体装置。
- Si基板上に第1の絶縁膜を積層するステップと、
InAs基板上にIII−Sbエッチストッパー層を積層するステップと、
前記III−Sbエッチストッパー層上にIII−V族半導体層を積層するステップと、
前記III−V族半導体層上に第2の絶縁膜を積層するステップと、
前記第1の絶縁膜と前記第2の絶縁膜を貼り合わせるステップと、
前記InAs基板および前記III−Sbエッチストッパー層をエッチングするステップと、
前記III−V族半導体層上に金属ソース・ドレイン電極を形成するステップと、
前記Si基板の裏面にバックゲート電極を形成するステップと、
を有することを特徴とする半導体装置の製造方法。 - 前記III−V族半導体層上に第3の絶縁膜を積層するステップと、
前記第3の絶縁膜上に金属フロントゲート電極を積層するステップと、
をさらに有することを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記III−V族半導体層を積層するステップは、
前記III−Sbエッチストパー層上に第1のIII−As層を積層するステップと、
前記第1のIII−As層上に第2のIII−Sb層を積層するステップと、
前記第2のIII−Sb層上に第2のIII−As層を積層するステップと、
を含むことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記InAs基板および前記III−Sbエッチストッパー層をエッチングするステップは、濃度36%の塩酸を用いて、前記InAs基板を前記III−Sbエッチストッパー層から選択エッチングするステップと、
濃度0.6−1.0%の硫化アンモニウム溶液を用いて、前記III−Sbエッチストッパー層を前記第1のIII−As層から選択エッチングするステップと、
を含むことを特徴とする請求項8に記載の半導体装置の製造方法。
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