JP2006278376A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ハフニウム系高誘電体材料からなるゲート絶縁膜を用いたＣＭＯＳトランジスタのしきい値電圧を最適化する。
【解決手段】 ｎＭＯＳトランジスタとｐＭＯＳトランジスタのゲート絶縁膜は、ＨｆＯ_X膜と、ＨｆＯ_X膜上に形成されたＨｆＡｌＯ_X膜とを含んでいる。このとき、ＨｆＡｌＯ_X膜とゲート電極との界面には、ゲート電極を構成するｎ型多結晶シリコン膜中のシリコン原子と、ＨｆＡｌＯ_X膜中のＨｆ原子との結合（Ｈｆ−Ｓｉ結合）およびｎ型多結晶シリコン膜中のシリコン原子と、ＨｆＡｌＯ_X膜中のＡｌ原子との結合（Ａｌ−Ｏ−Ｓｉ結合）が生成する。そこで、ＨｆＡｌＯ_X膜中のＡｌ濃度を変えることによって、ｎ型多結晶シリコンの仕事関数とｐ型多結晶シリコンの仕事関数とがミッドギャップ（ＭＯＳトランジスタのしきい値電圧＝０）を挟んで対称となるように制御する。
【選択図】 図４

Description

本発明は、半導体装置およびその製造技術に関し、特に、ハフニウム系高誘電体材料からなるゲート絶縁膜を用いたＣＭＯＳトランジスタを有する半導体装置に適用して有効な技術に関する。

従来、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成するｎチャネル型ＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタという）およびｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタという）は、ゲート絶縁膜材料として酸化シリコン膜が用いられ、このゲート絶縁膜上に形成されるゲート電極材料として、多結晶シリコン膜、あるいは多結晶シリコン膜上にタングステンシリサイド膜やコバルトシリサイド膜などのメタルシリサイド膜を重ねたポリサイド膜が用いられてきた。

ところが、近年、半導体集積回路を構成するＭＯＳトランジスタの微細化に伴って、ゲート絶縁膜の薄膜化が急速に進んでいることから、ＭＯＳトランジスタをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート絶縁膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になってきた。そのため、ゲート絶縁膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、トランジスタの動作速度の低下が顕著になってきた。

また、ゲート絶縁膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート絶縁膜中を通り抜けるようになるために、リーク電流が増大する。さらに、ｐＭＯＳトランジスタにおいては、ゲート電極（多結晶シリコン膜）中のホウ素がゲート絶縁膜を通じて基板に拡散し、チャンネル領域の不純物濃度を高めるために、しきい値電圧が変動する。

そこで、ゲート絶縁膜材料を酸化シリコンよりも誘電率の高い絶縁材料（高誘電体材料）に置き換える検討が進められている。ゲート絶縁膜を高誘電体膜で構成した場合は、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の誘電率/酸化シリコン膜の誘電率）倍だけ厚くできるので、結果としてリーク電流を低減することができるからである。高誘電体材料としては、比誘電率が約２０〜２５の酸化ハフニウム（ＨｆＯ_X）や、この酸化ハフニウムにシリコン（Ｓｉ）またはアルミニウム（Ａｌ）を混合して結晶化温度を上げた材料（ＨｆＡｌＯ_X、ＨｆＳｉＯ_X）が有力視されている。

ところで、ＣＭＯＳ回路は、低消費電力設計が重要であり、そのためには、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれのしきい値電圧を下げることが重要である。従って、ゲート絶縁膜を酸化ハフニウムのような高誘電体材料で構成した場合は、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタにおいて、それぞれに適した仕事関数を有するゲート電極材料を選択し、しきい値電圧の上昇を抑えることが要求される。

例えば特許文献１（特開２０００−２５２３７０号公報）は、ｎＭＯＳトランジスタのゲート電極をジルコニウムまたはハフニウムで構成し、ｐＭＯＳトランジスタのゲート電極を珪化白金、珪化イリジウム、コバルト、ニッケル、ロジウム、パラジウム、レニウムまたは金のいずれかで構成したＣＭＯＳ回路を開示している。

また、特許文献２（特開２００４−１６５５５５号公報）は、ｎＭＯＳトランジスタのゲート電極をチタン、アルミニウム、タンタル、モリブデン、ハフニウムまたはニオブのいずれかで構成し、ｐＭＯＳトランジスタのゲート電極を窒化タンタル、酸化ルテニウム、イリジウム、白金、窒化タングステンまたは窒化モリブデンのいずれかで構成したＣＭＯＳ回路を開示している。

また、特許文献３（特開２００４−１６５３４６号公報）は、ｎＭＯＳトランジスタのゲート電極をアルミニウムで構成し、ｐＭＯＳトランジスタのゲート電極をアルミニウムにアルミニウムよりも仕事関数の大きい金属（例えばコバルト、ニッケル、ルテニウム、イリジウム、白金など）を導入した複合金属で構成したＣＭＯＳ回路を開示している。

非特許文献１(IEEE TRANSACTIONS ON ELECTRON DEVICES、VOL.51、No.6、JUNE 2004、pp.971-984)は、酸化ハフニウム高誘電体材料をゲート絶縁膜に用いた場合、シリコン系ゲート絶縁膜を用いた場合と比較して実効的に仕事関数が変化する、いわゆるフェルミレベルピニングと呼ばれる現象について説明している。
特開２０００−２５２３７０号公報 特開２００４−１６５５５５号公報 特開２００４−１６５３４６号公報 IEEE TRANSACTIONS ON ELECTRON DEVICES、VOL.51、No.6、JUNE 2004、pp.971-984

前記非特許文献１にも記載されているように、ゲート絶縁膜を酸化ハフニウムで構成したＭＯＳトランジスタは、多結晶シリコンゲート電極との界面でシリコン原子とハフニウム原子とが結合して準位を形成することに起因してしきい値電圧が上昇するフェルミレベルピニングによって低電圧動作が困難になるという問題がある。

その対策として、例えばゲート電極とゲート絶縁膜との間に窒化シリコン（Ｓｉ_３Ｎ_４）膜あるいはアルミナ（Ａｌ_２Ｏ_３）膜のようなバリア層を設けることによって、シリコン原子とハフニウム原子の結合を防ぐことが考えられる。

しかし、上記バリア層が十分な効果を発揮するためには、その膜厚が少なくとも１〜２ｎｍ以上なければならないために、ゲート絶縁膜の実効的な誘電率を低下させてしまうという別の問題が生じる。また、窒化シリコン膜は正の固定電荷を有し、アルミナ膜は負の固定電荷を有しているために、バリア層とゲート絶縁膜との間に急峻な界面が形成されて欠陥が発生し、ＭＯＳトランジスタの電気特性が低下するという問題も生じる。さらに、容量−電圧（Ｃ−Ｖ）特性のヒステリシスがバリア層の膜厚に比例して大きくなるという問題もある。

本発明の目的は、ハフニウム系高誘電体材料からなるゲート絶縁膜を用いたＣＭＯＳトランジスタのしきい値電圧を最適化することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタが形成され、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタが形成された半導体装置であって、前記ｎチャネル型ＭＯＳトランジスタおよび前記ｐチャネル型ＭＯＳトランジスタのそれぞれは、シリコン原子の伝導帯と荷電子帯との中間に位置するエネルギー準位を挟んで、前記伝導帯側にシリコン結合の準位を有する第１元素と、前記荷電子帯側にシリコン結合の準位を有する第２元素とを含んだ第１誘電体膜を備えたゲート絶縁膜、およびシリコンを含んだ導電体膜を備えたゲート電極を有し、前記第１誘電体膜と前記導電体膜とは、互いに接するように積層され、前記導電体膜と接する界面およびその近傍における前記第１誘電体膜中の前記第１元素と前記第２元素との割合は、前記ｎチャネル型ＭＯＳトランジスタのしきい値電圧と前記ｐチャネル型ＭＯＳトランジスタのしきい値電圧とが、前記中間に位置するエネルギー準位を挟んでほぼ対称となるように制御されているものである。

本発明による半導体装置の製造方法は、（ａ）単結晶シリコンからなる半導体基板の主面の第１および第２領域に、シリコン原子の伝導帯と荷電子帯との中間に位置するエネルギー準位を挟んで、前記伝導帯側にシリコン結合の準位を有する第１元素と、前記荷電子帯側にシリコン結合の準位を有する第２元素とを含んだ誘電体膜を備えたゲート絶縁膜を形成する工程と、（ｂ）前記第１領域の前記ゲート絶縁膜上に、シリコンを含んだ導電体膜を備えたｎチャネル型ＭＯＳトランジスタのゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に、前記シリコンを含んだ導電体膜を備えたｐチャネル型ＭＯＳトランジスタのゲート電極を形成する工程とを有し、前記導電体膜と接する界面およびその近傍における前記誘電体膜中の前記第１元素と前記第２元素との割合を制御することによって、前記ｎチャネル型ＭＯＳトランジスタのしきい値電圧と前記ｐチャネル型ＭＯＳトランジスタのしきい値電圧とを制御するものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ハフニウム系高誘電体材料からなるゲート絶縁膜を用いたｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれのしきい値電圧を最適化することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本実施の形態のＣＭＯＳ回路（ｎＭＯＳトランジスタＱｎおよびｐＭＯＳトランジスタＱｐで構成された回路）を示す半導体基板の要部断面図である。

ｎＭＯＳトランジスタＱｎは、例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という）１のｐ型ウエル３に形成されており、ｐＭＯＳトランジスタＱｐは、基板１のｎ型ウエル４に形成されている。ｐ型ウエル３とｎ型ウエル４は、基板１に形成された素子分離溝２によって分離されている。

ｎＭＯＳトランジスタＱｎは、ｐ型ウエル３上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたｎ型多結晶シリコン膜からなるゲート電極６ｎと、ｐ型ウエル３の表面近傍に形成されたソース、ドレインとを備えている。ソース、ドレインは、一対のｎ^＋型半導体領域１０とそれらの内側に形成されたｎ⁻型半導体領域８とからなるＬＤＤ(Lightly Doped Drain)構造で構成されている。ゲート電極６ｎの側壁には、酸化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜からなるサイドウォールスペーサ７が形成されている。

ｐＭＯＳトランジスタＱｐは、ｎ型ウエル４上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたｐ型多結晶シリコン膜からなるゲート電極６ｐと、ｎ型ウエル４の表面近傍に形成されたソース、ドレインとを備えている。ソース、ドレインは、一対のｐ^＋型半導体領域１１とそれらの内側に形成されたｐ⁻型半導体領域９とからなるＬＤＤ構造で構成されている。ゲート電極６ｐの側壁には、酸化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜からなるサイドウォールスペーサ７が形成されている。

ｎＭＯＳトランジスタＱｎとｐＭＯＳトランジスタＱｐの上部には酸化シリコン膜１２が形成されており、酸化シリコン膜１２上にはＡｌ配線１５が形成されている。Ａｌ配線１５は、酸化シリコン膜１２に形成されたコンタクトホール１３内のタングステンプラグ１４を介してｎＭＯＳトランジスタＱｎまたはｐＭＯＳトランジスタＱｐに電気的に接続されている。

図２は、上記ｎＭＯＳトランジスタＱｎのゲート絶縁膜５とゲート電極６ｎとを拡大して示す要部断面図である。ゲート絶縁膜５は、基板１の表面を熱酸化して形成した膜厚０．４ｎｍ〜１．５ｎｍ程度の薄い酸化シリコン膜５ａと、酸化シリコン膜５ａ上に形成された膜厚１．５ｎｍ〜４．０ｎｍ程度のＨｆＯ_X膜５ｂと、ＨｆＯ_X膜５ｂ上に形成された膜厚１．０ｎｍ程度の薄いＨｆＡｌＯ_X膜５ｃとで構成されている。酸化シリコン膜５ａは、必ずしも必要ではないが、ゲート絶縁膜５と基板１との界面を安定化させるために形成する。

上記のように構成されたゲート絶縁膜５は、ＨｆＡｌＯ_X膜５ｃとゲート電極６ｎとの界面において、ゲート電極６ｎを構成するｎ型多結晶シリコン膜中のシリコン原子と、ＨｆＡｌＯ_X膜５ｃ中のＨｆ原子との結合（Ｈｆ−Ｓｉ結合）およびｎ型多結晶シリコン膜中のシリコン原子と、ＨｆＡｌＯ_X膜５ｃ中のＡｌ原子との結合（Ａｌ−Ｏ−Ｓｉ結合）が生成する。

ここで、Ｈｆ−Ｓｉ結合は、シリコン原子の伝導帯と荷電子帯との中間に位置するエネルギー準位（＝ミッドギャップ）の伝導帯側に準位を有することが知られている。一方、Ａｌ−Ｏ−Ｓｉ結合は、シリコン原子のミッドギャップの荷電子帯側に準位を有することが知られている。すなわち、ＨｆＡｌＯ_X膜５ｃは、伝導帯側にシリコン結合の準位を有する元素（Ｈｆ）と、荷電子帯側にシリコン結合の準位を有する元素（Ａｌ）と共に含んでいる。

図３の実線で示す４本の斜線は、各種ゲート電極材料（ｎ型多結晶シリコン、ｐ型多結晶シリコン、ニッケルシリサイド、プラチナシリサイド）のＨｆＡｌＯ_X膜上における実効的仕事関数（Φm.eff）をＨｆＡｌＯ_X膜中のＡｌ濃度を変えてプロットしたものである。図中の破線で示す斜線は、酸化シリコン膜（ゲート酸化膜）上におけるｎ型多結晶シリコンとｐ型多結晶シリコンの理想的な仕事関数を示している。

この図は、ＨｆＡｌＯ_X膜中のＡｌ濃度を変えることによって、ｎ型多結晶シリコンの仕事関数とｐ型多結晶シリコンの仕事関数とがミッドギャップ（ＭＯＳトランジスタのしきい値電圧＝０）を挟んで対称となるように制御できることを示している。これは、前述したように、Ｈｆ−Ｓｉ結合がミッドギャップよりも伝導帯側に準位を有し、Ａｌ−Ｏ−Ｓｉ結合がミッドギャップよりも荷電子帯側に準位を有するためである。

図４は、ＨｆＡｌＯ_X膜上にｎ型多結晶シリコン膜からなるゲート電極を形成したＭＯＳトランジスタとｐ型多結晶シリコン膜からなるゲート電極を形成したＭＯＳトランジスタのそれぞれのしきい値電圧（Ｖｔｈ）を、ＨｆＡｌＯ_X膜中のＡｌ濃度を変えてプロットしたものである。この図から、ＨｆＡｌＯ_X膜中のＡｌ濃度が２０〜４０atom％、好ましくは２５〜３５atom％であるとき、２種類のＭＯＳトランジスタのしきい値電圧の絶対値がほぼ等しくなることが分かる。すなわち、ゲート絶縁膜５の一部を構成するＨｆＡｌＯ_X膜５ｃ中のＡｌ濃度を２０〜４０atom％、好ましくは２５〜３５atom％とすることにより、ｎ型多結晶シリコン膜からなるゲート電極６ｎを備えたｎＭＯＳトランジスタＱｎと、ｐ型多結晶シリコン膜からなるゲート電極６ｐを備えたｐＭＯＳトランジスタＱｐのそれぞれのしきい値電圧を最適化することができる。

図４には、ニッケルシリサイドでゲート電極を構成した２種類のＭＯＳトランジスタのしきい値電圧とＨｆＡｌＯ_X膜中のＡｌ濃度の関係も示してある。この図から、ＨｆＡｌＯ_X膜中のＡｌ濃度が約８atom％であるとき、２種類のＭＯＳトランジスタのしきい値電圧の絶対値がほぼ等しくなることが分かる。すなわち、ゲート絶縁膜５の一部を構成するＨｆＡｌＯ_X膜５ｃ中のＡｌ濃度を約８atom％とすることにより、ニッケルシリサイドからなるゲート電極を備えたｎＭＯＳトランジスタとｐＭＯＳトランジスタのそれぞれのしきい値電圧を最適化することができる。

ＨｆＡｌＯ_X膜５ｃ中のＨｆ原子およびＡｌ原子と、ゲート電極６ｎ中のシリコン原子とが結合を形成する領域は、ＨｆＡｌＯ_X膜５ｃとゲート電極６ｎとの界面から０．６ｎｍ程度の範囲内であるため、ＨｆＡｌＯ_X膜５ｃの膜厚は、１．０ｎｍ程度あれば十分である。この場合、ＨｆＡｌＯ_X膜５ｃの下層のＨｆＯ_X膜５ｂは、膜中のＨｆとゲート電極６ｎ中のシリコン原子とが結合を形成することはないので、ＨｆＯ_X膜以外の誘電体膜、例えばＨｆＳｉＯ_X膜およびＨｆＳｉＯ_XＮ_Ｙ膜などで置き換えても、しきい値電圧を変動させることはない。

本実施の形態のＣＭＯＳトランジスタ（ｎＭＯＳトランジスタＱｎおよびｐＭＯＳトランジスタＱｐ）の製造工程は、概略以下の通りである。

まず、図５に示すように、ｐ型の単結晶シリコンからなる基板１の主面に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離溝２を形成した後、ｎＭＯＳトランジスタ形成領域（図の左側）の基板１にホウ素をイオン注入し、ｐＭＯＳトランジスタ形成領域（図の右側）の基板１にリンをイオン注入する。続いて、基板１を熱処理し、上記不純物（ホウ素およびリン）を基板１中に拡散させることによって、基板１の主面にｐ型ウエル３とｎ型ウエル４とを形成する。

次に、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ＭＯＳトランジスタのしきい値電圧を調整するための不純物をイオン注入した後、図６に示すように、ｐ型ウエル３とｎ型ウエル４のそれぞれの表面に、ゲート絶縁膜５を形成する。ゲート絶縁膜５を形成するには、まず基板１の表面を熱酸化して酸化シリコン膜５ａを形成した後、酸化シリコン膜５ａ上にＡＬＤ法でＨｆＯ_X膜５ｂとＨｆＡｌＯ_X膜５ｃを堆積する。このとき、ＨｆＡｌＯ_X膜５ｃ中のＡｌ濃度を２０〜４０atom％、好ましくは２５〜３５atom％とする。なお、酸化シリコン膜５ａを形成した後、この酸化シリコン膜５ａに窒素を導入して酸窒化シリコン膜に変えてもよい。

次に、図７に示すように、ｎＭＯＳトランジスタ形成領域のゲート絶縁膜５上にｎ型多結晶シリコン膜からなるゲート電極６ｎを形成し、ｐＭＯＳトランジスタ形成領域のゲート絶縁膜５上にｐ型多結晶シリコン膜からなるゲート電極６ｐを形成する。ゲート電極６ｎ、６ｐを形成するには、基板１上にＣＶＤ法でアンドープ多結晶シリコン膜（またはアンドープアモルファスシリコン膜）を堆積した後、ｎＭＯＳトランジスタ形成領域のアンドープ多結晶シリコン膜にリンをイオン注入し、ｐＭＯＳトランジスタ形成領域のアンドープ多結晶シリコン膜にホウ素をイオン注入する。続いて、これらの不純物がイオン注入された多結晶シリコン膜をパターニングする。

次に、図８に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入してｎ⁻型半導体領域８を形成し、ｎ型ウエル４にホウ素をイオン注入してｐ⁻型半導体領域９を形成した後、ゲート電極６ｎ，６ｐの側壁にサイドウォールスペーサ７を形成する。サイドウォールスペーサ７は、基板１上にＡＬＤ法で窒化シリコン膜を堆積した上にＣＶＤ法で酸化シリコン膜を堆積し、続いてこの酸化シリコン膜を異方性エッチングすることによって形成する。

次に、図９に示すように、ｐ型ウエル３にリンまたはヒ素をイオン注入し、ｎ型ウエル４にホウ素をイオン注入した後、基板１を熱処理してこれらの不純物を拡散させることにより、ｐ型ウエル３にｎ^＋型半導体領域（ソース、ドレイン）１０を形成し、ｎ型ウエル４にｐ^＋型半導体領域（ソース、ドレイン）１１を形成する。ここまでの工程により、ｎＭＯＳトランジスタＱｎおよびｐＭＯＳトランジスタＱｐが完成する。

次に、図１０に示すように、基板１上にＣＶＤ法で酸化シリコン膜１２を堆積した後、フォトレジスト膜１６をマスクにして酸化シリコン膜１２をドライエッチングすることにより、ｎ^＋型半導体領域（ソース、ドレイン）１０上部とｐ^＋型半導体領域（ソース、ドレイン）１１の上部とにコンタクトホール１３を形成する。

その後、コンタクトホール１３の内部にタングステンプラグ１４を埋め込んだ後、酸化シリコン膜１２上にＡｌ配線１５を形成することにより、前記図１に示すＣＭＯＳ回路が得られる。

（実施の形態２）
図１１は、本実施の形態のｎＭＯＳトランジスタＱｎのゲート絶縁膜５とゲート電極６ｎとを拡大して示す要部断面図である。

本実施の形態のｎＭＯＳトランジスタＱｎのゲート絶縁膜５は、膜厚０．４ｎｍ〜１．５ｎｍ程度の薄い酸化シリコン膜５ａと、酸化シリコン膜５ａ上に形成された膜厚２．５ｎｍ〜５．０ｎｍ程度のＨｆＡｌＯ_X膜５ｄとで構成されている。ゲート電極６ｎは、前記実施の形態１と同じくｎ型多結晶シリコン膜で構成されている。

ＨｆＡｌＯ_X膜５ｄの特徴は、膜中のＡｌ濃度がゲート電極６ｎとの界面で最も高く、基板１方向に向かって連続的に減少していることにある。ゲート電極６ｎとの界面およびその近傍における膜中のＡｌ濃度は、前記実施の形態１と同じく２０〜４０atom％、好ましくは２５〜３５atom％である。また、酸化シリコン膜５ａとの界面およびその近傍におけるＨｆＡｌＯ_X膜５ｄ中のＡｌ濃度は、０atom％であることが望ましい。Ａｌを含んだＨｆＡｌＯ_X膜５ｄが酸化シリコン膜５ａと接すると、ＡｌとＳｉの原子価の不整合に起因してその界面に欠陥が発生することがある。図示は省略するが、ｐＭＯＳトランジスタＱｎのゲート電極は、前記実施の形態１と同じくｐ型多結晶シリコン膜で構成され、ゲート絶縁膜５は、本実施の形態のｎＭＯＳトランジスタＱｎと同じく、酸化シリコン膜５ａとＨｆＡｌＯ_X膜５ｄとで構成されている。このＨｆＡｌＯ_X膜５ｄも、膜中のＡｌ濃度がゲート電極との界面で最も高く、基板１方向に向かって連続的に減少している。

前記実施の形態１のゲート絶縁膜５は、ＨｆＡｌＯ_X膜５ｃの下層にＡｌを含まないＨｆＯ_X膜５ｂが存在したために、ＨｆＡｌＯ_X膜５ｃとＨｆＯ_X膜５ｂとの間に急峻な界面が形成されて欠陥が発生し、ＭＯＳトランジスタの電気特性が低下するという恐れがあるが、本実施の形態２のゲート絶縁膜５中にはこのような急峻な界面が存在しないので、欠陥の発生を抑制することができる。

Ａｌ濃度がゲート電極６ｎとの界面から基板１方向に向かって連続的に減少するＨｆＡｌＯ_X膜５ｄは、ＣＶＤ法で形成することが困難であるが、膜を原子層単位で堆積することができるＡＬＤ(Atomic Layer Deposition)法を用い、ＨｆＯ_X膜とＡｌ_２Ｏ_３膜とを次第にＡｌ_２Ｏ_３膜の割合が高くなるように堆積することにより、上記のようなＡｌ濃度プロファイルを持ったＨｆＡｌＯ_X膜５ｄを形成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、ＨｆＡｌＯ_X膜５ｃは、伝導帯側にシリコン結合の準位を有する元素（Ｈｆ）と、荷電子帯側にシリコン結合の準位を有する元素（Ａｌ）と共に含んだＨｆＡｌＯ_X膜中のＡｌ濃度を制御することによって、ｎＭＯＳトランジスタとｐＭＯＳトランジスタのしきい値電圧を最適化したが、伝導帯側にシリコン結合の準位を有する元素と荷電子帯側にシリコン結合の準位を有する元素の組み合わせは、ＨｆとＡｌに限定されるものではない。また、ゲート電極材料も多結晶シリコン膜に限定されるものではなく、多結晶シリコン膜上に金属シリサイド膜を積層したポリサイド膜、あるいは単体の金属シリサイド膜を使用する場合にも本発明を適用することができる。

本発明は、ハフニウム酸化物に代表される高誘電体材料からなるゲート絶縁膜を用いたｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタによってＣＭＯＳ回路を構成する半導体装置に適用することができる。

本発明の一実施の形態であるＣＭＯＳ回路を示す半導体基板の要部断面図である。 図１の要部拡大断面図である。 各種ゲート電極材料（ｎ型多結晶シリコン、ｐ型多結晶シリコン、ニッケルシリサイド、プラチナシリサイド）のＨｆＡｌＯ_X膜上における実効的仕事関数（Φm.eff）をＨｆＡｌＯ_X膜中のＡｌ濃度を変えてプロットしたグラフである。 ＨｆＡｌＯ_X膜上にｎ型多結晶シリコン膜からなるゲート電極を形成したＭＯＳトランジスタとｐ型多結晶シリコン膜からなるゲート電極を形成したＭＯＳトランジスタのそれぞれのしきい値電圧（Ｖｔｈ）を、ＨｆＡｌＯ_X膜中のＡｌ濃度を変えてプロットしたグラフである。 本発明の一実施の形態であるＣＭＯＳ回路の製造方法を示す半導体基板の要部断面図である。 図５に続くＣＭＯＳ回路の製造方法を示す半導体基板の要部断面図である。 図６に続くＣＭＯＳ回路の製造方法を示す半導体基板の要部断面図である。 図７に続くＣＭＯＳ回路の製造方法を示す半導体基板の要部断面図である。 図８に続くＣＭＯＳ回路の製造方法を示す半導体基板の要部断面図である。 図９に続くＣＭＯＳ回路の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態であるＣＭＯＳ回路を構成するｎＭＯＳトランジスタの要部拡大断面図である。

符号の説明

１ 半導体基板
２ 素子分離溝
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
５ａ 酸化シリコン膜
５ｂ ＨｆＯ_X膜
５ｃ、５ｄ ＨｆＡｌＯ_X膜
６ｎ、６ｐ ゲート電極
７ サイドウォールスペーサ
８ ｎ⁻型半導体領域
９ ｐ⁻型半導体領域
１０ ｎ^＋型半導体領域（ソース、ドレイン）
１１ ｐ^＋型半導体領域（ソース、ドレイン）
１２ 酸化シリコン膜
１３ コンタクトホール
１４ タングステンプラグ
１５ Ａｌ配線
１６ フォトレジスト膜
Ｑｎ ｎチャネル型ＭＯＳトランジスタ
Ｑｐ ｐチャネル型ＭＯＳトランジスタ

Claims (17)

1. 単結晶シリコンからなる半導体基板の主面の第１領域にｎチャネル型ＭＯＳトランジスタが形成され、前記主面の第２領域にｐチャネル型ＭＯＳトランジスタが形成された半導体装置であって、
   前記ｎチャネル型ＭＯＳトランジスタおよび前記ｐチャネル型ＭＯＳトランジスタのそれぞれは、シリコン原子の伝導帯と荷電子帯との中間に位置するエネルギー準位を挟んで、前記伝導帯側にシリコン結合の準位を有する第１元素と、前記荷電子帯側にシリコン結合の準位を有する第２元素とを含んだ第１誘電体膜を備えたゲート絶縁膜、およびシリコンを含んだ導電体膜を備えたゲート電極を有し、
   前記第１誘電体膜と前記導電体膜とは、互いに接するように積層され、
   前記導電体膜と接する界面およびその近傍における前記第１誘電体膜中の前記第１元素と前記第２元素との割合は、前記ｎチャネル型ＭＯＳトランジスタのしきい値電圧と前記ｐチャネル型ＭＯＳトランジスタのしきい値電圧とが、前記中間に位置するエネルギー準位を挟んでほぼ対称となるように制御されていることを特徴とする半導体装置。
2. 前記第１元素は、ハフニウムであることを特徴とする請求項１記載の半導体装置。
3. 前記第２元素は、アルミニウムであることを特徴とする請求項２記載の半導体装置。
4. 前記ｎチャネル型ＭＯＳトランジスタの前記導電体膜は、ｎ型多結晶シリコン膜であり、前記ｐチャネル型ＭＯＳトランジスタの前記導電体膜は、ｐ型多結晶シリコン膜であり、前記第１誘電体膜はＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜であり、前記界面およびその近傍における前記ＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜中のアルミニウム濃度は、２０〜４０atom％であることを特徴とする請求項３記載の半導体装置。
5. 前記ｎチャネル型ＭＯＳトランジスタの前記導電体膜は、シリコンを含んだｎ型導電体膜であり、前記ｐチャネル型ＭＯＳトランジスタの前記導電体膜は、シリコンを含んだｐ型導電体膜であることを特徴とする請求項１記載の半導体装置。
6. 前記界面およびその近傍における前記ＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜中のアルミニウム濃度は、２５〜３５atom％であることを特徴とする請求項４記載の半導体装置。
7. 前記第１誘電体膜中の前記第１元素と前記第２元素との割合は、前記導電体膜と接する前記ＨｆＡｌＯ_X膜中のアルミニウム濃度を２０〜４０atom％で維持したまま、前記界面から前記半導体基板方向に向かって連続的に変化していることを特徴とする請求項４記載の半導体装置。
8. 前記ＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜中のアルミニウム濃度は、前記界面から前記半導体基板方向に向かって連続的に減少していることを特徴とする請求項４記載の半導体装置。
9. 前記ゲート絶縁膜は、前記半導体基板と接するように形成された酸化シリコンまたは酸窒化シリコンからなる絶縁膜をさらに含み、前記絶縁膜との界面およびその近傍における前記ＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜中のアルミニウム濃度は、０atom％であることを特徴とする請求項８記載の半導体装置。
10. 前記ゲート絶縁膜は、ＨｆＯ、Ｈｆ-Ｓｉ-ＯおよびＨｆ-Ｓｉ-Ｏ-Ｎからなる群より選択された少なくとも一種の酸化ハフニウムを主体とする第２誘電体膜をさらに含むことを特徴とする請求項２記載の半導体装置。
11. （ａ）単結晶シリコンからなる半導体基板の主面の第１および第２領域に、シリコン原子の伝導帯と荷電子帯との中間に位置するエネルギー準位を挟んで、前記伝導帯側にシリコン結合の準位を有する第１元素と、前記荷電子帯側にシリコン結合の準位を有する第２元素とを含んだ誘電体膜を備えたゲート絶縁膜を形成する工程と、
    （ｂ）前記第１領域の前記ゲート絶縁膜上に、シリコンを含んだ導電体膜を備えたｎチャネル型ＭＯＳトランジスタのゲート電極を形成し、前記第２領域の前記ゲート絶縁膜上に、前記シリコンを含んだ導電体膜を備えたｐチャネル型ＭＯＳトランジスタのゲート電極を形成する工程とを有し、
    前記導電体膜と接する界面およびその近傍における前記誘電体膜中の前記第１元素と前記第２元素との割合を制御することによって、前記ｎチャネル型ＭＯＳトランジスタのしきい値電圧と前記ｐチャネル型ＭＯＳトランジスタのしきい値電圧とを制御することを特徴とする半導体装置の製造方法。
12. 前記第１元素は、ハフニウムであることを特徴とする請求項１１記載の半導体装置の製造方法。
13. 前記第２元素は、アルミニウムであることを特徴とする請求項１２記載の半導体装置の製造方法。
14. 前記ｎチャネル型ＭＯＳトランジスタの前記導電体膜は、ｎ型多結晶シリコン膜であり、前記ｐチャネル型ＭＯＳトランジスタの前記導電体膜は、ｐ型多結晶シリコン膜であり、前記誘電体膜はＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜であり、前記界面およびその近傍における前記ＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜中のアルミニウム濃度を、２０〜４０atom％にすることを特徴とする請求項１３記載の半導体装置の製造方法。
15. 前記界面およびその近傍における前記ＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜中のアルミニウム濃度を、２５〜３５atom％にすることを特徴とする請求項１４記載の半導体装置の製造方法。
16. ＡＬＤ(Atomic Layer Deposition)法を用いて前記誘電体膜を堆積することにより、前記誘電体膜中の前記第１元素と前記第２元素との割合を、前記界面から前記半導体基板方向に向かって連続的に変化させることを特徴とする請求項１１記載の半導体装置の製造方法。
17. ＡＬＤ法を用いて前記ＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜を堆積することにより、前記ＨｆＡｌＯ_X膜および/またはＨｆＡｌＯ_X（Ｎ）膜中のアルミニウム濃度を、前記界面から前記半導体基板方向に向かって連続的に減少させることを特徴とする請求項１４記載の半導体装置の製造方法。

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