[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5853853B2 - 半導体記憶装置及びその駆動方法 - Google Patents

半導体記憶装置及びその駆動方法 Download PDF

Info

Publication number
JP5853853B2
JP5853853B2 JP2012107330A JP2012107330A JP5853853B2 JP 5853853 B2 JP5853853 B2 JP 5853853B2 JP 2012107330 A JP2012107330 A JP 2012107330A JP 2012107330 A JP2012107330 A JP 2012107330A JP 5853853 B2 JP5853853 B2 JP 5853853B2
Authority
JP
Japan
Prior art keywords
voltage
well
memory transistor
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012107330A
Other languages
English (en)
Other versions
JP2013235631A (ja
Inventor
小川 裕之
裕之 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2012107330A priority Critical patent/JP5853853B2/ja
Priority to US13/777,529 priority patent/US8982632B2/en
Priority to KR20130031641A priority patent/KR101490018B1/ko
Priority to CN201310110387.1A priority patent/CN103390427B/zh
Publication of JP2013235631A publication Critical patent/JP2013235631A/ja
Application granted granted Critical
Publication of JP5853853B2 publication Critical patent/JP5853853B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、P型メモリトランジスタを有する半導体記憶装置及びその駆動方法に関する。
近年、フラッシュメモリに代表される不揮発性の半導体記憶装置は、種々の電子機器におけるデータ記憶素子として多用されている。不揮発性の半導体記憶装置に求められる重要な特性の一つとして、データ保持特性が挙げられる。データ保持特性を向上するためには、素子の構造的な改善のほか、動作時のディスターブストレスを緩和し、記憶データの破壊を抑制することも重要である。
特許第3962769号公報 特許第4113559号公報 特許第4522879号公報 特開平11−003595号公報 特開平11−177069号公報 特開2001−210808号公報 特開2005−328023号公報 特表2005−510889号公報 特開2007−073894号公報 特開2009−147304号公報 特開2009−212292号公報 特開2011−171582号公報
このため、駆動時のディスターブストレスを緩和して信頼性を向上した、より高性能の半導体記憶装置が求められている。
本発明の目的は、より信頼性の高い高性能の半導体記憶装置及びその駆動方法を提供することにある。
実施形態の一観点によれば、半導体基板内に形成された第1のNウェルと、前記半導体基板内に形成され、前記第1のNウェルから電気的に分離された第2のNウェルと、前記第1のNウェル内に形成された第1のP型メモリトランジスタと、前記第2のNウェル内に形成された第2のP型メモリトランジスタと、前記第1のP型メモリトランジスタのコントロールゲートに接続された第1のワード線と、前記第2のP型メモリトランジスタのコントロールゲートに接続された第2のワード線と、前記第1のP型メモリトランジスタのドレイン及び前記第2のP型メモリトランジスタのドレインに接続された第1のビット線と、前記第1のP型メモリトランジスタへの書き込みの際、前記第1のビット線に第1の電圧を印加し、前記第1のNウェルに第2の電圧を印加し、前記第2のNウェルに前記第2の電圧よりも低い第3の電圧を印加する制御回路とを有する導体記憶装置が提供される。
また、実施形態の他の観点によれば、半導体基板内に形成された第1のNウェルと、前記半導体基板内に形成され、前記第1のNウェルから電気的に分離された第2のNウェルと、前記第1のNウェル内に形成された第1のP型メモリトランジスタと、前記第2のNウェル内に形成された第2のP型メモリトランジスタと、前記第1のP型メモリトランジスタのコントロールゲートに接続された第1のワード線と、前記第2のP型メモリトランジスタのコントロールゲートに接続された第2のワード線と、前記第1のP型メモリトランジスタのドレイン及び前記第2のP型メモリトランジスタのドレインに接続された第1のビット線とを有する半導体記憶装置の駆動方法であって、前記第1のP型メモリトランジスタへの書き込みの際、前記第1のビット線に第1の電圧を印加し、前記第1のNウェルに第2の電圧を印加し、前記第2のNウェルに前記第2の電圧よりも低い第3の電圧を印加する半導体記憶装置の駆動方法が提供される。
開示の半導体記憶装置及びその書き込み方法によれば、P型メモリトランジスタを有する半導体記憶装置において、ドレインディスターブによる影響を抑制することができる。これにより、半導体記憶装置の信頼性を向上することができる。また、書き込み時のリーク電流を低減することができ、半導体記憶装置の低消費電力化を図ることができる。
図1は、一実施形態による半導体記憶装置の構造を示す回路図(その1)である。 図2は、一実施形態による半導体記憶装置の構造を示す回路図(その2)である。 図3は、一実施形態による半導体記憶装置の構造を示す回路図(その3)である。 図4は、一実施形態による半導体記憶装置の構造を示す平面図である。 図5は、一実施形態による半導体記憶装置の構造を示す概略断面図(その1)である。 図6は、一実施形態による半導体記憶装置の構造を示す概略断面図(その2)である。 図7は、一実施形態による半導体記憶装置の書き込み方法を示す回路図である。 図8は、一実施形態による半導体記憶装置の書き込み方法におけるメモリトランジスタへの印加電圧を示す図である。 図9は、一実施形態による半導体記憶装置の消去方法を示す回路図(その1)である。 図10は、一実施形態による半導体記憶装置の消去方法を示す回路図(その2)である。 図11は、非選択メモリセルのドレインディスターブを説明する回路図である。 図12は、メモリトランジスタの閾値電圧とディスターブ時間との関係を示すグラフ(その1)である。 図13は、メモリトランジスタの閾値電圧とディスターブ時間との関係を示すグラフ(その2)である。 図14は、非選択メモリセルのドレイン電流とコントロールゲート電圧との関係を示すグラフ(その1)である。 図15は、参考例による半導体記憶装置のレイアウトを示す平面図(その1)である。 図16は、参考例による半導体記憶装置のレイアウトを示す平面図(その2)である。 図17は、メモリトランジスタの閾値電圧とディスターブ時間との関係を示すグラフ(その3)である。 図18は、非選択メモリセルのドレイン電流とコントロールゲート電圧との関係を示すグラフ(その2)である。 図19は、N型フラッシュメモリトランジスタの駆動電圧の一例を示す図である。
一実施形態による半導体記憶装置及びその駆動方法について図1乃至図19を用いて説明する。
図1乃至図3は、本実施形態による半導体記憶装置の構造を示す回路図である。図4は、本実施形態による半導体記憶装置の構造を示す平面図である。図5及び図6は、本実施形態による半導体記憶装置の構造を示す概略断面図である。図7は、本実施形態による半導体記憶装置の書き込み方法を示す回路図である。図8は、選択メモリセル及び非選択メモリセルへの印加電圧を示す図である。図9及び図10は、本実施形態による半導体記憶装置の消去方法を示す回路図である。図11は、ドレインディスターブを説明する回路図である。図12、図13及び図17は、閾値電圧とディスターブ時間との関係を示すグラフである。図14及び図18は、非選択メモリセルのドレイン電流とコントロールゲート電圧との関係を示すグラフである。図15及び図16は、参考例による半導体記憶装置のレイアウトを示す平面図である。図19は、N型フラッシュメモリトランジスタの駆動電圧の一例を示す図である。
はじめに、本実施形態による半導体記憶装置の構造について図1乃至図6を用いて説明する。
本実施形態による半導体記憶装置は、図1に示すように、メモリアレイ領域10と、メモリアレイ領域10内に行方向に配された複数のワード線WLと、メモリアレイ領域10内に列方向に配された複数のビット線BLとを有している。メモリアレイ領域10内には、複数のNウェル(Nwell_1〜Nwell_4)が形成されている。複数のNウェル(Nwell_1〜Nwell_4)は、列方向に隣接して配置されており、互いに電気的に分離されている。
複数のワード線WLの一端には、ワード線選択回路12が接続されている。ワード線選択回路12は、行アドレス情報をデコードし、メモリアレイ領域内に形成されたメモリセルの書き込み、消去、読み出しの際に、所定のワード線に所定の電圧を印加するものである。
複数のビット線BLの一端には、ビット線選択回路/センスアンプ14が接続されている。ビット線選択回路/センスアンプ14は、列アドレス情報をデコードし、メモリアレイ領域内に形成されたメモリセルの書き込み、消去、読み出しの際に、所定のビット線に所定の電圧を印加するものである。ビット線選択回路/センスアンプ14は、また、メモリセルの読み出し用の回路としてセンスアンプを含む。
複数のNウェル(Nwell_1〜Nwell_4)には、ウェル電圧制御回路16が接続されている。ウェル電圧制御回路16は、メモリアレイ領域内に形成されたメモリセルの書き込み、消去、読み出しの際に、各Nウェル(Nwell_1〜Nwell_4)にそれぞれ独立して所定の電圧を印加するものである。
ワード線選択回路12、ビット線選択回路/センスアンプ14及びウェル電圧制御回路16には、制御回路18が接続されている。制御回路18は、メモリアレイ領域10の駆動情報に基づき、ワード線選択回路12、ビット線選択回路/センスアンプ14及びウェル電圧制御回路16に所定のアドレス情報や駆動電圧を供給するものである。制御回路18は、ワード線選択回路12、ビット線選択回路/センスアンプ14及びウェル電圧制御回路16を制御し、後述する書き込み・消去動作を実現する。
メモリアレイ領域10には、特に限定されるものではないが、例えば512本のワード線WL(WL0〜WL511)と、例えば1024本のビット線BL(BL0〜BL1023)とがそれぞれ配置されている。Nウェルの数については後述するが、ここでは列方向に例えば4つのNウェル(Nwell_1、Nwell_2、Nwell_3、Nwell_4)が形成されているものとする。
複数のワード線WLは、Nウェル(Nwell_1、Nwell_2、Nwell_3、Nwell_4)の数に対応した複数の組に分けられている。4つのNウェルを含むメモリアレイ領域10内に512本のワード線WLを配する上記の例では、例えば図2に示すように、各Nウェル上にそれぞれ128本ずつのワード線WLが配される。すなわち、Nウェル(Nwell_1)上には、ワード線WL0〜WL127が配される。Nウェル(Nwell_2)上には、ワード線WL128〜WL255が配される。Nウェル(Nwell_3)上には、ワード線WL256〜WL383が配される。Nウェル(Nwell_4)上には、ワード線WL384〜WL511が配される。
複数のワード線WLと複数のビット線BLとの各交点には、例えば図3に示すように、P型フラッシュメモリトランジスタよりなるメモリセルMCがそれぞれ設けられている。ワード線WLは、メモリセルMCのP型フラッシュメモリトランジスタのコントロールゲートGに接続されている。ビット線BLは、メモリセルMCのP型フラッシュメモリトランジスタのドレインDに接続されている。メモリセルMCのP型フラッシュメモリトランジスタのソースSは、ソース線SLに接続されている。
このように、本実施形態による半導体記憶装置では、メモリアレイ領域10のNウェルが、列方向に複数に分割されている。ビット線BLは、これら複数のNウェルを縦断するように配置されており、各Nウェルに形成されたメモリセルMCに接続されている。すなわち、1つのビット線BLに対して、異なるNウェルに形成された複数のメモリセルMCがそれぞれ連なるように形成されている。
図4乃至図6は、図1乃至図3のメモリアレイ領域10を実現するための具体的な装置構造の一例を示す図である。図4は、図2の点線で囲った部分に対応する領域の拡大平面図である。図5は、図4のA−A′線断面図である。図6は、図4のB−B′線断面図である。図4中、境界領域とは、メモリアレイ領域と周辺回路領域との間の領域であり、これら領域間の分離や加工上のマージン確保等のために設けられるものである。境界領域は、メモリアレイ領域を一周取り囲むように設けられている。なお、図1乃至図3のメモリアレイ領域10を実現するための装置構造は、図4乃至図6に示す構造に限定されるものではない。
シリコン基板20内には、Nウェル22と、Pウェル24とが設けられている。図4において上側のNウェル22は図2のNwell_1に対応し、図4において下側のNウェル22は図2のNwell_2に対応するものである。Pウェル24は、Nウェル(Nwell_1)とNウェル(Nwell_2)との間に設けられている。
シリコン基板20には、また、活性領域を画定する素子分離絶縁膜26が形成されている。素子分離絶縁膜26は、メモリトランジスタを形成する活性領域を画定するとともに、Nウェル22への接続領域であるNウェルタップ28、Pウェル24への接続領域Pウェルタップ30を画定する。Nウェルタップ28は、特に限定されるものではないが、例えば、Nウェル22のワード線WL延在方向の両端部に配置することができる。Pウェルタップ24は、特に限定されるものではないが、例えば、複数のNウェル22間の領域にそれぞれ配置することができる。
メモリアレイ領域10の活性領域上には、トンネルゲート絶縁膜32、フローティングゲート34、ゲート間絶縁膜36及びコントロールゲート38が積層されてなるP型メモリトランジスタが形成されている。コントロールゲート38は行方向(図4において横方向)に延在して形成されており、行方向に並ぶP型メモリトランジスタのコントロールゲート38を共通接続するワード線WLを形成している。
各ブロックの両端のワード線WLに隣接して設けられたワード線WLと同一構造の2本の配線構造体は、ワード線WLのサイズばらつきを防止する等のために設けられたダミーワード線40である。また、境界領域に設けられたスタック構造のダミー構造体42は、メモリアレイ領域の素子と周辺回路領域の素子を作り分けるための工程で付随的に形成されるものである。
P型メモリトランジスタが形成されたシリコン基板20上には、層間絶縁膜44が形成されている。層間絶縁膜44上には、列方向(図4において縦方向)に延在するビット線BLが形成されている。ビット線BLは、列方向に並ぶP型メモリトランジスタのドレイン端子に接続されている。各ブロックの端のビット線BLに隣接して設けられたビット線BLと同一構造の2本の配線構造体は、ビット線BLのサイズばらつきを防止する等のために設けられたダミービット線46である。
次に、本実施形態による半導体記憶装置の書き込み方法について、図7及び図8を用いて説明する。以下の説明では、図3においてワード線WL0及びビット線BL0に接続されたメモリセルMCに書き込む場合を例に説明するが、他のメモリセルMCに書き込む場合も同様である。本明細書では、フローティングゲートに電子を注入してメモリトランジスタの閾値電圧を低下する動作を「書き込み」と定義する。
本実施形態による半導体記憶装置への書き込み動作では、各信号線に、例えば図7に示すような駆動電圧を印加する。すなわち、書き込み対象のメモリセル(選択メモリセル)MCが接続されたワード線(選択ワード線:WL0)には、例えば10Vを印加する。選択メモリセルMCが形成されたNウェル(選択Nウェル:Nwell_1)内に形成された他のメモリセル(非選択メモリセル)MCに接続されたワード線(非選択ワード線:WL1〜WL127)には、例えば0Vを印加する。選択Nウェル(Nwell_1)とは異なるNウェル(非選択Nウェル:Nwell_2〜Nwell_4)内に形成された非選択メモリセルMCに接続されたワード線(非選択ワード線:WL128〜WL511)には、例えば2.4Vを印加する。選択メモリセルMCが接続されたビット線(選択ビット線:BL0)には、例えば0Vを印加する。選択ビット線BL0とは異なるビット線(非選択ビット線:BL1〜BL1023)には、例えば2.4Vを印加する。選択Nウェル(Nwell_1)には、例えば5Vを印加する。非選択Nウェル(Nwell_2〜Nwell_4)には、例えば2.4Vを印加する。ソース線SLには、例えば1.8Vを印加する。
各信号線にこのような駆動電圧を印加する理由について、以下に説明する。なお、上記駆動電圧の値は、一例を示したものであり、以下に説明する効果を実現しうる範囲で適宜変更が可能である。
本実施形態による半導体記憶装置のP型フラッシュメモリトランジスタでは、いわゆるバンド間トンネリング(BTBT:Band-to-band Tunneling)により発生した電子をフローティングゲート(電荷蓄積層)に注入することにより、書き込みを行う。そこで、選択メモリセルMCには、BTBTにより電子を発生し、この電子を加速してホットエレクトロンとし、フローティングゲートへ注入するように、ドレイン、コントロールゲート及びNウェルに所定の書き込み電圧を印加する。
各端子に印加する電圧による電界は互いに影響し合うため、それぞれの端子に印加する電圧を独立して決定することは困難であるが、例えば、以下の考えをベースとしてそれぞれの端子に印加する電圧を決定することができる。すなわち、ドレイン−コントロールゲート間に印加する電圧は、急峻な電界を形成してBTBTにより電子が発生する条件に設定する。ドレイン−Nウェル間に印加する電圧は、発生した電子を加速してホットエレクトロンとなる条件に設定する。コントロールゲート−Nウェル間に印加する電圧は、生成されたホットエレクトロンがフローティングゲートに注入される条件に設定する。ソースには、ドレインよりも高い電圧、例えばドレインよりも電源電圧分高い電圧を印加する。
具体的には、ドレインには例えば5Vを、コントロールゲートには例えば10Vを、Nウェルには例えば5Vを、ソースには例えば1.8Vを、それぞれ印加する。すなわち、選択ビット線BL0には0Vを、選択ワード線WL0には10Vを、選択Nウェル(Nwell_1)には5Vを、ソース線SLには1.8Vを、それぞれ印加する。これにより、ワード線WL0及びビット線BL0に接続されたメモリセルMCに書き込みを行うことができる(図8(a)参照)。
このとき、選択Nウェル(Nwell_1)内の非選択メモリセルMCに接続された非選択ワード線WL(WL1〜WL127)には、選択Nウェル(Nwell_1)よりも低い電圧、例えば0Vを印加する。これにより、選択ビット線BL0に接続された選択Nウェル(Nwell_1)内の非選択メモリセルMCでは、コントロールゲートとNウェルとの間の電界によってホットエレクトロンがフローティングゲートに注入されるのを抑制することができる。これにより、非選択メモリセルにおけるドレインディスターブを低減することができる(図8(b)参照)。
非選択Nウェル(Nwell_2〜Nwell_4)には、選択ビット線BL0との間の電位差が、選択ビット線BL0と選択Nウェル(Nwell_1)との間の電位差よりも低くなる電圧を印加する。好ましくは、選択ビット線BL0(ドレイン)と非選択Nウェル(Nwell_2〜Nwell_4)との間の電位差が3V程度以下となる電圧を印加する。例えば、非選択Nウェル(Nwell_2〜Nwell_4)には、2.4Vの電圧を印加する。トンネルゲート絶縁膜を形成する一般的な材料であるシリコン酸化膜のエネルギー障壁は約3.2eV程度であるため、ドレインとNウェルとの間の電位差を3V程度以下に設定することにより、トンネルゲート絶縁膜のエネルギー障壁を乗り越えるホットエレクトロンが発生することを効果的に抑制できる。これにより、非選択メモリセルにおけるドレインディスターブを抑制することができる(図8(c)参照)。
非選択Nウェル(Nwell_2〜Nwell_4)内の非選択メモリセルMCに接続された非選択ワード線(WL128〜WL511)には、メモリトランジスタが十分にオフ状態となる電圧を印加する。例えば、非選択ワード線WL(WL128〜WL511)には、非選択Nウェル(Nwell_2〜Nwell_4)と同じ2.4Vの電圧を印加する。非選択Nウェル(Nwell_2〜Nwell_4)の電圧を下げることでバックバイアス効果が弱まるため、トランジスタはオンする方向に動く。しかしながら、非選択Nウェル(Nwell_2〜Nwell_4)の電圧を下げることでホットエレクトロンの発生は抑えられているため、コントロールゲートへの印加電圧を増加してトランジスタをオフ状態とすることで、リーク電流を低減することができる。
なお、非選択Nウェル(Nwell_2〜Nwell_4)内の非選択メモリセルMCのリーク電流が無視できる場合には、必ずしも非選択ワード線(WL1〜WL127)と非選択ワード線WL(WL128〜WL511)との印加電圧を変える必要はない。リーク電流が無視できる場合には、リーク電流の値自体が小さい場合や、消費電力が問題とならない場合等が挙げられる。
また、非選択ビット線(BL1〜BL1023)には、Nウェル(Nwell_1〜Nwell_4)との間の電位差が、選択ビット線BL0と選択Nウェル(Nwell_1)との間の電位差よりも小さくなる電圧を印加する。好ましくは、非選択ビット線(BL1〜BL1023)とNウェル(Nwell_1〜Nwell_4)との間の電位差が3V程度以下となる電圧を印加する。例えば、非選択Nウェル(Nwell_2〜Nwell_4)と同じ2.4Vの電圧を印加する。これにより、Nウェルの電界によるホットエレクトロンの発生を抑制し、非選択メモリセルにおけるドレインディスターブを抑制することができる。
これにより、非選択メモリセルにおけるドレインディスターブやリーク電流を抑制しつつ、選択メモリセルへの書き込みを行うことができる。
なお、上記説明では、選択ワード線WLに接続された1つのメモリセルMCに書き込みを行う場合を示したが、複数のビット線BLを同時に選択し、1の選択ワード線WLに連なる複数のメモリセルMCに同時に書き込みを行うようにしてもよい。
次に、本実施形態による半導体記憶装置の消去方法について図9及び図10を用いて説明する。なお、本明細書では、フローティングゲートから電子を引き抜いてメモリトランジスタの閾値電圧を増加する動作を「消去」と定義する。
本実施形態による半導体記憶装置の消去動作では、同一セクタ内を一括で消去する。例えば図9に示すように、ワード線WL0〜WL511、ソース線SL、Nウェル(NWell1〜NWell4)に−10Vを印加し、ビット線BL0〜BL1023をオープンとし、フローティングゲートから電子を引き抜く。或いは、例えば図10に示すように、ワード線WL0〜WL511、ビット線BL0〜BL1023、Nウェル(NWell1〜NWell4)に−10Vを印加し、ソース線SLをオープンとし、フローティングゲートから電子を引き抜く。
これにより、メモリアレイ領域10内の総てのメモリセルMCに記憶された情報を消去することができる。
次に、本実施形態による半導体記憶装置の書き込み方法の効果について、図11乃至図19を用いてより詳細に説明する。
図11に示す回路において、ワード線WL0とビット線BL0に接続された丸印を付したメモリセルに書き込みを行う場合を想定する。選択ビット線BL0には0Vを印加し、非選択ビット線BL1には2.4Vを印加し、選択ワード線WL0には10Vを印加し、非選択ワード線WL1には1.8Vを印加し、ソース線SLには1.8Vを印加し、Nウェルには5Vを印加するものとする。メモリセルは、P型フラッシュメモリトランジスタである。
このとき、非選択ワード線WL1と選択ビット線BL0に接続された四角印を付した非選択メモリセルのドレインには、選択メモリセルのドレインと同じ電圧が印加される。非選択ワード線WL1には選択ワード線WL0よりも低い電圧が印加されてはいるが、この非選択メモリセルへの書き込みもわずかながら進行する。すなわち、いわゆるドレインディスターブが生じる。
図12は、図11の条件で駆動電圧を印加したときのドレインディスターブによる非選択メモリセルのメモリトランジスタの閾値電圧の変化を測定した結果を示すグラフである。縦軸はメモリトランジスタの閾値電圧を表し、横軸はドレインへの電圧の印加時間(ディスターブ時間)を表している。
図12に示すように、ディスターブ時間が増加するほどに、閾値電圧の絶対値は小さくなる。図12の例では、1msec程度以上のディスターブを受けると、メモリトランジスタの閾値電圧が変化している。1つのメモリセルの書き込み時間を10μsec〜20μsec程度と仮定すると、ディスターブ時間を1msec以下にして閾値電圧の変動を抑制するためには、1つのビット線BLに接続されるメモリセルの数を50個〜100個程度に抑えることが求められる。
図13は、非選択ワード線WL1への印加電圧を低減して0Vとした場合の、ドレインディスターブによる非選択メモリセルのメモリトランジスタの閾値電圧の変化を測定した結果を示すグラフである。
図13に示すように、非選択ワード線WL1への印加電圧を下げることにより、図12の場合と比較して、ドレインディスターブを抑制することができる。しかしながら、非選択ワード線WL1への印加電圧を低下することにより、新たに別の問題が生じる。
図14は、非選択メモリセルのメモリトランジスタのドレイン電流とゲート電圧との関係を測定した結果を示すグラフである。
図14に示すように、非選択メモリセルのゲート電圧が1.8Vのときのドレイン電流は1nA未満であるのに対し、ゲート電圧を0Vまで低下するとドレイン電流は1桁以上増加する。非選択メモリセルに流れるドレイン電流はいわばリーク電流であり、消費電力を増加する原因となる。1つのビット線BLに連なるメモリセルの数が増加すれば、その分、全体のリーク電流も増加することになる。
このように、ドレインディスターブの影響を抑制する手段として非選択ワード線WL1に印加する電圧を低下することは、消費電力の観点から好ましくない。
ところで、フラッシュメモリにおいては、高速動作のために、ビット線BLのすぐ近くにセンスアンプを配置することが望ましい。ビット線BLの遠くにセンスアンプを配置するとその分配線の遅延が発生し、動作が遅くなるからである。このため、一般的なレイアウトでは、例えば図15に示すように、メモリアレイ領域10に隣接してビット線選択回路/センスアンプ14が配置される。ドレインディスターブに対して強いメモリセル、例えばN型フラッシュメモリトランジスタを用いた半導体記憶装置では、図15に示すようなレイアウトを適用することができる。
一方、ドレインディスターブに対して制限のあるメモリセル、例えばP型フラッシュメモリトランジスタを用いた半導体記憶装置では、前述のように1つのビット線BLに連なるメモリセルの数を少なくせざるを得ず、ビット線BLが短くなる。この結果、例えば図16に示すように、メモリアレイ領域10を複数に分割し、それぞれのメモリアレイ領域10にビット線選択回路/センスアンプ14を設ける必要がある。
センスアンプは比較的複雑な回路でありチップ内に占める面積は大きいため、分割したメモリアレイ領域10のそれぞれにビット線選択回路/センスアンプ14を設けることは、チップ面積の増大に繋がる。
これに対し、本実施形態による半導体記憶装置では、1つのビット線BLに連なるメモリセル数は減らさずに、ビット線BLの延在する方向にNウェルを分割している。これにより、図15のレイアウトと比較して、チップ面積を大幅に縮小することができる。
また、Nウェルを複数個に分割することにより、選択ビット線BLに接続されたメモリセルMCのうち、選択Nウェルに形成された非選択メモリセルの数を少なくすることができる。これにより、コントロールゲートへの印加電圧を低くしてドレインディスターブを抑制した場合でも、全体としてのリーク電流を低減することができる。Nウェルを分割する数は、許容されるリーク電流の値に応じて、それを実現するためのメモリセルMCの数及び全体のワード線の本数に基づき、適宜設定することが望ましい。
また、本実施形態による半導体記憶装置では、選択Nウェル(例えばNwell_1)の電圧と、非選択Nウェル(例えばNwell_2〜Nwell_4)の電圧とを別々に制御することができる。これにより、非選択Nウェル内に形成された非選択メモリセルに対しては、選択Nウェル内に形成されたメモリセルとは別に、ドレインディスターブの少ない電圧条件を採用することができる。
図17は、非選択Nウェル内に形成された非選択メモリセルにおける、ドレインディスターブによるメモリトランジスタの閾値電圧の変化を測定した結果を示すグラフである。縦軸はメモリトランジスタの閾値電圧を表し、横軸はドレインへの電圧の印加時間(ディスターブ時間)を表している。
図17に示すように、非選択Nウェル内に形成された非選択メモリセルに対するドレインディスターブは、選択Nウェル内に形成された非選択メモリセルに対するドレインディスターブ(図12参照)と比較して、大幅に抑制することができる。
図18は、非選択Nウェル内に形成された非選択メモリセルにおける、メモリトランジスタのドレイン電流とコントロールゲート電圧との関係を測定した結果を示すグラフである。
図18に示すように、ワード線WLに印加する電圧及びNウェルに印加する電圧を2.4Vとすることにより、リーク電流を1nA以下まで低減することができた。
なお、N型フラッシュメモリトランジスタを用いた半導体記憶装置において本実施形態の半導体記憶装置と同様にPウェルを分割した場合には、例えば図19に示すような印加電圧が想定される。図19(a)は、選択メモリセルへの印加電圧の一例を示している。図19(b)は、選択Pウェル内の選択ビット線に接続された非選択メモリセルへの印加電圧を示している。図19(c)は、非選択Pウェル内の選択ビット線に接続された非選択メモリセルへの印加電圧を示している。
選択メモリセルでは、図19(a)に示すように、ゲートに−9V、ドレインに5V、Pウェルに0Vを印加し、ソースをフローティングとし、フローティングゲートから電子をドレインに引き抜くことにより、書き込みを行う。
選択Pウェル内に形成された非選択メモリセルでは、図19(b)に示すように、ゲートに印加する電圧を低下してフローティングゲート−ドレイン間の電界を緩和し、書き込みを防止する。
非選択Pウェル内に形成された非選択メモリセルでは、図19(c)に示すように、ドレインディスターブをより低下させるためにドレインとゲートとの間の電位差を更に減らす方向の電圧を印加する。このままではトランジスタがオンしてリーク電流が発生するため、Pウェルにより負電圧側の電圧を印加し、閾値電圧を上げる対策を行う。ただし、コントロールゲートにはトランジスタをオンさせる方向に電圧をかける必要があり、リーク電流を防止するための根本的な対策にはなっていない。
本実施形態による半導体記憶装置では、非選択Nウェル内に形成された非選択メモリセルにおいて、ドレインとコントロールゲートとの間の電位差を拡大する方向にゲートへの印加電圧を増加している。また、ドレインとNウェルとの間の電圧差を縮小する方向にNウェルへの印加電圧を減少している。このような電圧の設定方法は、上述のN型フラッシュメモリトランジスタの場合とは逆である。
本実施形態による半導体記憶装置とN型フラッシュメモリトランジスタを用いた半導体記憶装置との相違点をまとめると、以下のようになる。
本実施形態による半導体記憶装置では、ホットエレクトロンの発生を抑制することによりディスターブを低減する。これに対し、N型フラッシュメモリトランジスタを用いた半導体記憶装置では、FNトンネル電流を低下することによりディスターブを低減する。
また、本実施形態による半導体記憶装置では、非選択Nウェルに印加する電圧を、選択Nウェルに印加する電圧と比較して、メモリトランジスタの閾値電圧を浅くする方向にシフトする。これに対し、N型フラッシュメモリトランジスタを用いた半導体記憶装置では、非選択Pウェルに印加する電圧を、選択Pウェルに印加する電圧と比較して、メモリトランジスタの閾値電圧を深くする方向にシフトする。
また、本実施形態による半導体記憶装置では、非選択Nウェル内の非選択ワード線に印加する電圧を、選択Nウェル内の非選択ワード線に印加する電圧と比較して、ドレイン−コントロールゲート間の電位差を大きくする方向にシフトする。これに対し、N型フラッシュメモリトランジスタを用いた半導体記憶装置では、非選択Pウェル内の非選択ワード線に印加する電圧を、選択Pウェル内の非選択ワード線に印加する電圧と比較して、ドレイン−コントロールゲート間の電位差を小さくする方向にシフトする。
また、本実施形態による半導体記憶装置では、ドレインディスターブの主対策として、Nウェルの電位を低下している。これに対し、N型フラッシュメモリトランジスタを用いた半導体記憶装置では、ドレインディスターブの主対策として、コントロールゲート−ドレイン間の電位差を縮小している。
また、本実施形態による半導体記憶装置では、リーク電流に対する主対策として、コントロールゲートに印加する電圧を上げてメモリトランジスタをオフにしている。これに対し、N型フラッシュメモリトランジスタを用いた半導体記憶装置では、Pウェルの印加電圧によって閾値電圧を上げる方向にシフトしている。
このように、N型フラッシュメモリトランジスタでは、書き込みメカニズムがP型フラッシュメモリトランジスタとは異なることに起因して、種々の相違がある。N型フラッシュメモリトランジスタでは、本実施形態による半導体記憶装置と同様の手法によってドレインディスターブとリーク電流の双方の対策を行うことは困難である。
このように、本実施形態によれば、P型フラッシュメモリトランジスタを有する半導体記憶装置において、ドレインディスターブによる影響を抑制することができる。これにより、半導体記憶装置の信頼性を向上することができる。また、書き込み時のリーク電流を低減することができ、半導体記憶装置の低消費電力化を図ることができる。
[変形実施形態]
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、スタックゲート構造のP型フラッシュメモリトランジスタを用いた半導体記憶装置に適用した例を示したが、メモリトランジスタは必ずしもスタックゲート構造である必要はない。例えば、メモリトランジスタとして、ONO膜などの絶縁膜を電荷蓄積層として用いるフラッシュメモリトランジスタ、例えばMONOS型のP型フラッシュメモリトランジスタを用いた半導体記憶装置においても同様に適用することができる。
また、上記実施形態に記載した半導体記憶装置の構造や構成材料、駆動電圧の値等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
(付記1) 半導体基板内に形成された第1のNウェルと、
前記半導体基板内に形成され、前記第1のNウェルから電気的に分離された第2のNウェルと、
前記第1のNウェル内に形成された第1のP型メモリトランジスタと、
前記第2のNウェル内に形成された第2のP型メモリトランジスタと、
前記第1のP型メモリトランジスタのコントロールゲートに接続された第1のワード線と、
前記第2のP型メモリトランジスタのコントロールゲートに接続された第2のワード線と、
前記第1のP型メモリトランジスタのドレイン及び前記第2のP型メモリトランジスタのドレインに接続された第1のビット線と、
前記第1のP型メモリトランジスタへの書き込みの際、前記第1のビット線に第1の電圧を印加し、前記第1のNウェルに第2の電圧を印加し、前記第2のNウェルに前記第2の電圧よりも低い第3の電圧を印加する制御回路と
を有することを特徴とする半導体記憶装置。
(付記2) 付記1記載の半導体記憶装置において、
前記第1の電圧と前記第3の電圧との間の電位差は、3V以下である
ことを特徴とする半導体記憶装置。
(付記3) 付記1又は2記載の半導体記憶装置において、
前記第1のNウェル内に形成され、ドレインが前記第1のビット線に接続された第3のP型メモリトランジスタと、
前記第3のP型メモリトランジスタのコントロールゲートに接続された第3のワード線とを更に有し、
前記制御回路は、前記第1のP型メモリトランジスタへの書き込みの際、前記第3のワード線に、前記第2の電圧よりも低い第4の電圧を印加する
ことを特徴とする半導体記憶装置。
(付記4) 付記1乃至3のいずれか1項に記載の半導体記憶装置において、
前記制御回路は、前記第1のP型メモリトランジスタへの書き込みの際、前記第2のワード線に、前記第2のP型メモリトランジスタがオフ状態になる第5の電圧を印加する
ことを特徴とする半導体記憶装置。
(付記5) 付記1乃至4のいずれか1項に記載の半導体記憶装置において、
前記第1のNウェル内に形成され、コントロールゲートが前記第1のワード線に接続された第4のP型メモリトランジスタと、
前記第4のP型メモリトランジスタのドレインに接続された第2のビット線とを更に有し、
前記制御回路は、前記第1のP型メモリトランジスタへの書き込みの際、前記第2のビット線に、前記第1の電圧よりも高い第6の電圧を印加する
ことを特徴とする半導体記憶装置。
(付記6) 付記5記載の半導体記憶装置において、
前記第2の電圧と前記第6の電圧との間の電位差は、3V以下である
ことを特徴とする半導体記憶装置。
(付記7) 付記1乃至6のいずれか1項に記載の半導体記憶装置において、
前記制御装置は、前記第1のP型メモリトランジスタへの書き込みの際、前記第1のワード線に第7の電圧を印加し、前記第1の電圧及び前記第7の電圧の印加により生じるバンド間トンネリングによって電子を生成し、前記電子を前記第1の電圧と前記第2の電圧との間の電位差で加速して前記第1のP型メモリトランジスタの電荷蓄積層へ注入することにより、書き込みを行う
ことを特徴とする半導体記憶装置。
(付記8) 半導体基板内に形成された第1のNウェルと、前記半導体基板内に形成され、前記第1のNウェルから電気的に分離された第2のNウェルと、前記第1のNウェル内に形成された第1のP型メモリトランジスタと、前記第2のNウェル内に形成された第2のP型メモリトランジスタと、前記第1のP型メモリトランジスタのコントロールゲートに接続された第1のワード線と、前記第2のP型メモリトランジスタのコントロールゲートに接続された第2のワード線と、前記第1のP型メモリトランジスタのドレイン及び前記第2のP型メモリトランジスタのドレインに接続された第1のビット線とを有する半導体記憶装置の駆動方法であって、
前記第1のP型メモリトランジスタへの書き込みの際、前記第1のビット線に第1の電圧を印加し、前記第1のNウェルに第2の電圧を印加し、前記第2のNウェルに前記第2の電圧よりも低い第3の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。
(付記9) 付記8記載の半導体記憶装置の駆動方法において、
前記第1の電圧と前記第3の電圧との間の電位差は、3V以下である
ことを特徴とする半導体記憶装置の駆動方法。
(付記10) 付記8又は9記載の半導体記憶装置の駆動方法において、
前記半導体記憶装置は、前記第1のNウェル内に形成され、ドレインが前記第1のビット線に接続された第3のP型メモリトランジスタと、前記第3のP型メモリトランジスタのコントロールゲートに接続された第3のワード線とを更に有し、
前記第1のP型メモリトランジスタへの書き込みの際、前記第3のワード線に、前記第2の電圧よりも低い第4の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。
(付記11) 付記8乃至10のいずれか1項に記載の半導体記憶装置の駆動方法において、
前記第1のP型メモリトランジスタへの書き込みの際、前記第2のワード線に、前記第2のP型メモリトランジスタがオフ状態になる第5の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。
(付記12) 付記8乃至11のいずれか1項に記載の半導体記憶装置の駆動方法において、
前記半導体記憶装置は、前記第1のNウェル内に形成され、コントロールゲートが前記第1のワード線に接続された第4のP型メモリトランジスタと、前記第4のP型メモリトランジスタのドレインに接続された第2のビット線とを更に有し、
前記第1のP型メモリトランジスタへの書き込みの際、前記第2のビット線に、前記第1の電圧よりも高い第6の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。
(付記13) 付記12記載の半導体記憶装置の駆動方法において、
前記第2の電圧と前記第6の電圧との間の電位差は、3V以下である
ことを特徴とする半導体記憶装置の駆動方法。
(付記14) 付記8乃至13のいずれか1項に記載の半導体記憶装置の駆動方法において、
前記第1のワード線に第7の電圧を印加し、前記第1の電圧及び前記第7の電圧の印加により生じるバンド間トンネリングによって電子を生成し、前記電子を前記第1の電圧と前記第2の電圧との間の電位差で加速して前記第1のP型メモリトランジスタの電荷蓄積層へ注入することにより、前記第1のP型メモリトランジスタへの書き込みを行う
ことを特徴とする半導体記憶装置の駆動方法。
(付記15) 付記8乃至14のいずれか1項に記載の半導体記憶装置の駆動方法において、
前記第1のP型メモリトランジスタ及び前記第2のP型メモリトランジスタの消去を同時に行う
ことを特徴とする半導体記憶装置の駆動方法。
10…メモリアレイ領域
12…ワード線選択回路
14…ビット線選択回路/センスアンプ
16…ウェル電圧制御回路16
18…制御回路
20…シリコン基板
22…Nウェル
24…Pウェル
26…素子分離絶縁膜
28…Nウェルタップ
30…Pウェルタップ
32…トンネルゲート絶縁膜
34…フローティングゲート
36…ゲート間絶縁膜
38…コントロールゲート
40…ダミーワード線
42…ダミー構造体
44…層間絶縁膜
46…ダミービット線

Claims (10)

  1. 半導体基板内に形成された第1のNウェルと、
    前記半導体基板内に形成され、前記第1のNウェルから電気的に分離された第2のNウェルと、
    前記第1のNウェル内に形成された第1のP型メモリトランジスタと、
    前記第2のNウェル内に形成された第2のP型メモリトランジスタと、
    前記第1のP型メモリトランジスタのコントロールゲートに接続された第1のワード線と、
    前記第2のP型メモリトランジスタのコントロールゲートに接続された第2のワード線と、
    前記第1のP型メモリトランジスタのドレイン及び前記第2のP型メモリトランジスタのドレインに接続された第1のビット線と、
    前記第1のP型メモリトランジスタへの書き込みの際、前記第1のビット線に第1の電圧を印加し、前記第1のNウェルに第2の電圧を印加し、前記第2のNウェルに前記第2の電圧よりも低い第3の電圧を印加する制御回路と
    を有することを特徴とする半導体記憶装置。
  2. 請求項1記載の半導体記憶装置において、
    前記第1のNウェル内に形成され、ドレインが前記第1のビット線に接続された第3のP型メモリトランジスタと、
    前記第3のP型メモリトランジスタのコントロールゲートに接続された第3のワード線とを更に有し、
    前記制御回路は、前記第1のP型メモリトランジスタへの書き込みの際、前記第3のワード線に、前記第2の電圧よりも低い第4の電圧を印加する
    ことを特徴とする半導体記憶装置。
  3. 請求項1又は2記載の半導体記憶装置において、
    前記制御回路は、前記第1のP型メモリトランジスタへの書き込みの際、前記第2のワード線に、前記第2のP型メモリトランジスタがオフ状態になる第5の電圧を印加する
    ことを特徴とする半導体記憶装置。
  4. 半導体基板内に形成された第1のNウェルと、前記半導体基板内に形成され、前記第1のNウェルから電気的に分離された第2のNウェルと、前記第1のNウェル内に形成された第1のP型メモリトランジスタと、前記第2のNウェル内に形成された第2のP型メモリトランジスタと、前記第1のP型メモリトランジスタのコントロールゲートに接続された第1のワード線と、前記第2のP型メモリトランジスタのコントロールゲートに接続された第2のワード線と、前記第1のP型メモリトランジスタのドレイン及び前記第2のP型メモリトランジスタのドレインに接続された第1のビット線とを有する半導体記憶装置の駆動方法であって、
    前記第1のP型メモリトランジスタへの書き込みの際、前記第1のビット線に第1の電圧を印加し、前記第1のNウェルに第2の電圧を印加し、前記第2のNウェルに前記第2の電圧よりも低い第3の電圧を印加する
    ことを特徴とする半導体記憶装置の駆動方法。
  5. 請求項4記載の半導体記憶装置の駆動方法において、
    前記第1の電圧と前記第3の電圧との間の電位差は、3V以下である
    ことを特徴とする半導体記憶装置の駆動方法。
  6. 請求項4又は5記載の半導体記憶装置の駆動方法において、
    前記半導体記憶装置は、前記第1のNウェル内に形成され、ドレインが前記第1のビット線に接続された第3のP型メモリトランジスタと、前記第3のP型メモリトランジスタのコントロールゲートに接続された第3のワード線とを更に有し、
    前記第1のP型メモリトランジスタへの書き込みの際、前記第3のワード線に、前記第2の電圧よりも低い第4の電圧を印加する
    ことを特徴とする半導体記憶装置の駆動方法。
  7. 請求項4乃至6のいずれか1項に記載の半導体記憶装置の駆動方法において、
    前記第1のP型メモリトランジスタへの書き込みの際、前記第2のワード線に、前記第2のP型メモリトランジスタがオフ状態になる第5の電圧を印加する
    ことを特徴とする半導体記憶装置の駆動方法。
  8. 請求項4乃至7のいずれか1項に記載の半導体記憶装置の駆動方法において、
    前記半導体記憶装置は、前記第1のNウェル内に形成され、コントロールゲートが前記第1のワード線に接続された第4のP型メモリトランジスタと、前記第4のP型メモリトランジスタのドレインに接続された第2のビット線とを更に有し、
    前記第1のP型メモリトランジスタへの書き込みの際、前記第2のビット線に、前記第1の電圧よりも高い第6の電圧を印加する
    ことを特徴とする半導体記憶装置の駆動方法。
  9. 請求項8記載の半導体記憶装置の駆動方法において、
    前記第2の電圧と前記第6の電圧との間の電位差は、3V以下である
    ことを特徴とする半導体記憶装置の駆動方法。
  10. 請求項4乃至9のいずれか1項に記載の半導体記憶装置の駆動方法において、
    前記第1のワード線に第7の電圧を印加し、前記第1の電圧及び前記第7の電圧の印加により生じるバンド間トンネリングによって電子を生成し、前記電子を前記第1の電圧と前記第2の電圧との間の電位差で加速して前記第1のP型メモリトランジスタの電荷蓄積層へ注入することにより、前記第1のP型メモリトランジスタへの書き込みを行う
    ことを特徴とする半導体記憶装置の駆動方法。
JP2012107330A 2012-05-09 2012-05-09 半導体記憶装置及びその駆動方法 Expired - Fee Related JP5853853B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012107330A JP5853853B2 (ja) 2012-05-09 2012-05-09 半導体記憶装置及びその駆動方法
US13/777,529 US8982632B2 (en) 2012-05-09 2013-02-26 Semiconductor memory device and method of driving semiconductor memory device
KR20130031641A KR101490018B1 (ko) 2012-05-09 2013-03-25 반도체 기억 장치 및 그 구동 방법
CN201310110387.1A CN103390427B (zh) 2012-05-09 2013-04-01 半导体存储装置以及该半导体存储装置的驱动方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012107330A JP5853853B2 (ja) 2012-05-09 2012-05-09 半導体記憶装置及びその駆動方法

Publications (2)

Publication Number Publication Date
JP2013235631A JP2013235631A (ja) 2013-11-21
JP5853853B2 true JP5853853B2 (ja) 2016-02-09

Family

ID=49534668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012107330A Expired - Fee Related JP5853853B2 (ja) 2012-05-09 2012-05-09 半導体記憶装置及びその駆動方法

Country Status (4)

Country Link
US (1) US8982632B2 (ja)
JP (1) JP5853853B2 (ja)
KR (1) KR101490018B1 (ja)
CN (1) CN103390427B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102296741B1 (ko) 2015-07-07 2021-09-01 삼성전자 주식회사 메모리 장치 및 메모리 시스템
JP2017033620A (ja) * 2015-08-06 2017-02-09 三重富士通セミコンダクター株式会社 半導体記憶装置およびデータの読み出し方法
JP2018005961A (ja) * 2016-07-01 2018-01-11 東芝メモリ株式会社 記憶装置
KR102676879B1 (ko) * 2017-02-08 2024-06-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110546708B (zh) * 2017-12-15 2023-04-21 成都锐成芯微科技股份有限公司 快闪存储器的编程电路、编程方法及快闪存储器
US11085659B2 (en) 2019-06-10 2021-08-10 Honeywell International Inc. Monitoring for signal pulses on one or more analog inputs of a building controller

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3878681B2 (ja) * 1995-06-15 2007-02-07 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JPH113595A (ja) * 1997-06-13 1999-01-06 Sharp Corp 不揮発性半導体記憶装置
US5801994A (en) * 1997-08-15 1998-09-01 Programmable Microelectronics Corporation Non-volatile memory array architecture
US5909392A (en) * 1997-10-09 1999-06-01 Programmable Microelectronics Corporation PMOS memory array having OR gate architecture
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JPH11177069A (ja) 1997-12-10 1999-07-02 Matsushita Electron Corp 不揮発性半導体記憶装置およびその書き換え方法
JP4434405B2 (ja) 2000-01-27 2010-03-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
AU2002339620A1 (en) 2001-11-27 2003-06-10 Koninklijke Philips Electronics N.V. Semiconductor device having a byte-erasable eeprom memory
CN1319071C (zh) * 2002-08-07 2007-05-30 飞虹积体电路股份有限公司 以快闪存储器模拟电擦除可编程只读存储器的系统及方法
US6798694B2 (en) * 2002-08-29 2004-09-28 Micron Technology, Inc. Method for reducing drain disturb in programming
TWI220252B (en) * 2003-08-06 2004-08-11 Ememory Technology Inc Method for programming, erasing and reading a flash memory cell
US7126875B2 (en) * 2003-10-20 2006-10-24 State Of California, Department Of Transportation Underwater energy dampening device
TWI228800B (en) * 2003-11-06 2005-03-01 Ememory Technology Inc Non-volatile memory cell and related method
KR100604561B1 (ko) 2004-05-11 2006-07-31 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 메모리 소자 및 이의 웰 형성 방법
US7180125B2 (en) * 2004-08-16 2007-02-20 Chih-Hsin Wang P-channel electrically alterable non-volatile memory cell
JP4113559B2 (ja) 2004-11-01 2008-07-09 株式会社Genusion 不揮発性半導体記憶装置およびその書込方法
JP3962769B2 (ja) 2004-11-01 2007-08-22 株式会社Genusion 不揮発性半導体記憶装置およびその書込方法
JP4522879B2 (ja) 2005-02-07 2010-08-11 株式会社Genusion 不揮発性半導体記憶装置
JP4404032B2 (ja) 2005-09-09 2010-01-27 セイコーエプソン株式会社 集積回路装置及び電子機器
US7626864B2 (en) * 2006-04-26 2009-12-01 Chih-Hsin Wang Electrically alterable non-volatile memory cells and arrays
KR20090061344A (ko) 2007-12-11 2009-06-16 삼성전자주식회사 매트 구조를 가지는 반도체 메모리 장치
JP5483826B2 (ja) 2008-03-04 2014-05-07 株式会社Genusion 不揮発性半導体記憶装置及びその書き込み方法
US8339862B2 (en) 2007-12-25 2012-12-25 Genusion, Inc. Nonvolatile semiconductor memory device
JP2011171582A (ja) 2010-02-19 2011-09-01 Toshiba Corp 不揮発性半導体記憶装置
FR2975813B1 (fr) * 2011-05-24 2014-04-11 St Microelectronics Rousset Reduction du courant de programmation des matrices memoires

Also Published As

Publication number Publication date
CN103390427B (zh) 2016-08-03
CN103390427A (zh) 2013-11-13
US20130301363A1 (en) 2013-11-14
US8982632B2 (en) 2015-03-17
KR101490018B1 (ko) 2015-02-04
JP2013235631A (ja) 2013-11-21
KR20130125711A (ko) 2013-11-19

Similar Documents

Publication Publication Date Title
JP6285001B2 (ja) 一つの共有されたディープドープ領域を備えたメモリアレイ
TWI699769B (zh) 用於具有共同源極線的記憶胞之系統、方法及設備
TWI717759B (zh) 半導體記憶裝置
US9117526B2 (en) Substrate connection of three dimensional NAND for improving erase performance
JP4939971B2 (ja) 不揮発性半導体メモリ
JP5853853B2 (ja) 半導体記憶装置及びその駆動方法
JP2008192254A (ja) 不揮発性半導体記憶装置
JP4562602B2 (ja) メモリーセル及び関連操作方法
US7486533B2 (en) Nonvolatile semiconductor memory
US20110075489A1 (en) Non-volatile semiconductor memory device
JP5483826B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2005236139A (ja) 不揮発性半導体記憶装置およびその駆動方法並びに不揮発性半導体記憶装置の製造方法
JP2006228275A (ja) 半導体記憶装置及びその書き込み方法
US9466378B2 (en) Semiconductor memory device
US20130080718A1 (en) Semiconductor memory device and method of operating the same
US8885403B2 (en) Programming a split gate bit cell
JP2013084318A (ja) 不揮発性半導体記憶装置
US20080079055A1 (en) Non-volatile memory device
TWI856506B (zh) 記憶裝置
JP2003086720A (ja) 不揮発性半導体メモリ
WO2024057519A1 (ja) 記憶装置
TWI489593B (zh) 反及閘快閃記憶體之熱載子程式化
JP5045696B2 (ja) 半導体記憶装置及びその書き込み方法
JP2007310999A (ja) 半導体記憶装置
JP2013229071A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131106

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151028

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151123

R150 Certificate of patent or registration of utility model

Ref document number: 5853853

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees