TWI856506B - 記憶裝置 - Google Patents

Abstract

第1串，係使其中一端被與第1配線作連接，並使另外一端被與第2配線作連接，並且包含有第1記憶體胞電晶體。第2串，係使其中一端被與第1配線作連接，並使另外一端被與第2配線作連接，並且包含有第2記憶體胞電晶體。第1電源線，係經由第1電晶體而被與第1記憶體胞電晶體之閘極作連接，並且經由第2電晶體而被與第2記憶體胞電晶體之閘極作連接。第3串，係使其中一端被與第1配線作連接，並使另外一端被與第2配線作連接，並且包含有第3記憶體胞電晶體。第2電源線，係被與第3記憶體胞電晶體之閘極作連接，並在進行資料刪除的期間中，施加與第1電源線相異之電壓。

Description

記憶裝置

實施形態，概略係有關於記憶裝置。

使記憶體胞被3維地作了配置的記憶裝置，係為周知。記憶裝置，係被要求具有更小的面積。

其中一個實施形態，係希望提供一種具有更小的面積之記憶裝置。

由其中一個實施形態所致之記憶裝置，係包含有第1配線、第2配線、第1串、第2串、第1電源線、第3串以及第2電源線。

上述第1串，係使其中一端被與上述第1配線作連接，並使另外一端被與上述第2配線作連接，並且包含有第1記憶體胞電晶體。上述第2串，係使其中一端被與上述第1配線作連接，並使另外一端被與上述第2配線作連接，並且包含有第2記憶體胞電晶體。上述第1電源線，係經由第1電晶體而被與上述第1記憶體胞電晶體之閘極作連接，並且經由第2電晶體而被與上述第2記憶體胞電晶體之閘極作連接。上述第3串，係使其中一端被與上述第1配線作連接，並使另外一端被與上述第2配線作連接，並且包含有第3記憶體胞電晶體。上述第2電源線，係被與上述第3記憶體胞電晶體之閘極作連接，並在進行資料刪除的期間中，施加與上述第1電源線相異之電壓。

若依據上述之構成，則係可提供一種具有更小的面積之記憶裝置。

以下，參照圖面，針對實施形態作記述。在某一實施形態或者是相異之實施形態中的具有略相同之功能以及構成之複數之構成要素，係為了彼此作區別，而會有在元件符號之末尾處更進一步附加數字或文字的情況。在接續於某一已完成記述之實施形態後的實施形態中，係主要針對與已完成記述之實施形態相異之處來進行記述。針對某一實施形態所進行之記述，只要並未被明示性地或者是自明性地排除，則係全部亦可作為其他之實施形態的記述而作適用。

圖面，係為作示意性展示者，關於厚度和平面尺寸間之關係、各部之厚度之比例等，係可能會與實物相異。故而，具體性之厚度和尺寸，應參酌以下之說明來作判斷。又，在各圖面之相互間，係亦可能包含有彼此之尺寸之關係或比例為有所相異的部分。

在本說明書以及申請專利範圍中，所謂某一第1要素被與其他之第2要素「作連接」，係包含有使第1要素直接性地或恆常性地或者是選擇性地中介於成為導電性之要素來被與第2要素作連接的意義。

以下，使用xyz正交座標系，針對實施形態作記述。在以下之記述中，所謂「下」之記述以及其之衍生用語和關連用語，係指z軸上之更小之座標的位置，所謂「上」之記述以及其之衍生用語和關連用語，係指z軸上之更大之座標的位置。

1. 第1實施形態 1.1構成(構造) 1.1.1.記憶裝置 第1圖，係對於第1實施形態之記憶裝置1的構成要素以及構成要素之連接之例作展示。記憶裝置1，係為使用記憶體胞而記憶資料之裝置。記憶裝置1，係藉由外部之記憶體控制器而被作控制。記憶裝置1，例如基於從記憶體控制器所接收到的指令CMD以及位址資訊ADD來進行動作。記憶裝置1，係接收被作寫入之資料DAT，並將被記憶在記憶裝置1中之資料作輸出。

如同在第1圖中所示一般，記憶裝置1，係包含有複數之平面PLN、例如4個的平面PLN_0、PLN_1、PLN_2以及PLN_3、和暫存器12、和序列器13、和電壓產生電路14、以及驅動器15等之構成要素。

各平面PLN，係為複數之構成要素之集合。平面PLN，係為資料之寫入以及資料讀出之對象的單位(記憶體區域)。平面PLN_0～PLN_3，係能夠彼此獨立地而動作。各平面PLN，係包含有相同的構成要素之組，並包含有記憶體胞陣列10、行解碼器11以及感測放大器17。

暫存器12，係為將藉由記憶裝置1所接收到的指令CMD以及位址資訊ADD作保持之電路。指令CMD，係對於序列器13而下達包含有資料讀出、資料寫入以及資料刪除的各種之動作的指示。位址資訊ADD，係對於記憶體胞陣列10中之存取之對象作指定。

序列器13，係為對於記憶裝置1之全體之動作進行控制的電路。序列器13，係基於從暫存器12所接收到的指令CMD，而對於行解碼器11、驅動器15以及感測放大器17進行控制，並實行包含有資料讀出、資料寫入以及資料刪除的各種之動作。

電壓產生電路14，係為產生複數之相異之大小的電壓之電路。電壓產生電路14，係從記憶裝置1之外部而接收電源電壓，並基於電源電壓來產生複數之電壓。所產生的電壓，係被供給至記憶體胞陣列10以及驅動器15等之構成要素處。

驅動器15，係為將在記憶裝置1之動作中所需要的各種之電壓施加至數個的構成要素處之電路。驅動器15，係從電壓產生電路14而接收複數之電壓，並將複數之電壓之中之所被選擇的電壓，供給至1以上的行解碼器11處。

記憶體胞陣列10，係為被作了配列的記憶體胞之集合。記憶體胞陣列10，係包含有複數之記憶體區塊(區塊)BLK。各區塊BLK，係包含有複數之記憶體胞電晶體MT(未圖示)。在記憶體胞陣列10處，係亦被設置有字元線WL(未圖示)以及位元線BL(未圖示)等之配線。

行解碼器11，係為用以對於區塊BLK作選擇之電路。行解碼器11，係對於基於從暫存器12所接收到的區塊位址而被選擇的1個的區塊BLK，而傳輸從驅動器15所供給而來之電壓。

感測放大器17，係為將基於被記憶在記憶體胞陣列10中之資料所得到的訊號作輸出之電路。感測放大器17，係對於記憶體胞電晶體MT之狀態作感測，並基於所感測到之狀態來產生讀出資料，或者是將寫入資料傳輸至記憶體胞電晶體MT處。又，感測放大器17，在進行資料讀出以及資料寫入的期間中，係將基於動作所致之大小的電壓對於位元線BL作施加。

1.1.2 區塊之種類 第2圖，係對於第1實施形態之區塊之種類作展示。第2圖，係針對1個的平面PLN之記憶體胞陣列10作展示。以下之記述，係可適用於各平面PLN之記憶體胞陣列10。

如同在第2圖中所示一般，1個的平面PLN中之記憶體胞陣列10之中之區塊BLK，係包含有通常之型態的區塊BLK、以及至少1個的偏位區塊BLKB。通常之區塊BLK，係被使用在資料之記憶中，以下，係會有被稱作通常區塊BLKO的情況。

偏位區塊BLKB，係如同後述一般地，而具有與通常區塊BLK相同之構成，亦即是具有相同之構成要素以及構成要素的連接。另一方面，偏位區塊BLKB，係並不被使用在資料之記憶中，而是進行對於某一要素之電壓的施加及(或)傳輸。

1.1.3. 記憶體胞陣列之電路構成 第3圖，係對於第1實施形態之記憶裝置之1個的區塊BLK之構成要素以及構成要素之連接作展示。複數之區塊BLK、例如全部的區塊BLK，係包含有在第3圖中所示之構成要素以及連接。不論是通常之區塊BLK或者是偏位區塊BLKB，係均包含有在第3圖中所示之構成要素以及連接。

區塊BLK，係包含有複數之串單元SU。第3圖，係展示有5個的串單元SU_0～SU_4之例。

如同在第3圖中所示一般，m根的位元線BL_0～BL_m-1之各者，係分別被與從各區塊BLK之串單元SU_0～SU_4之各者而來之1個的NAND串NS作連接。m係為正的整數。各位元線BL，係藉由各平面PLN中之所有的區塊BLK而被作共用，亦即是，係針對各平面PLN中之所有的區塊BLK而為共通。

各NAND串NS，係包含有1個的選擇閘極電晶體ST、n-1個的記憶體胞電晶體MT、以及1個的選擇閘極電晶體DT(包含DT0、DT1、DT2、DT3或DT4)。n係為正的整數。記憶體胞電晶體MT，係包含有控制閘極電極以及被從周圍而作了絕緣的電荷積蓄膜，並為基於電荷積蓄膜中之電荷之量來將資料非揮發性地作記憶的元件。選擇閘極電晶體ST、記憶體胞電晶體MT以及選擇閘極電晶體DT，係依此順序而在源極線SL與1個的位元線BL之間被串聯地作連接。源極線SL，係藉由各平面PLN中之所有的區塊BLK而被作共用，亦即是，係針對各平面PLN中之所有的區塊BLK而為共通。

分別被與相異之複數之位元線BL作了連接的複數之NAND串NS，係構成1個的串單元SU。在各串單元SU處，記憶體胞電晶體MT_0～MT_n-1之控制閘極電極，係分別被與字元線WL_0～WL_n-1作連接。在1個的串單元SU中而將字元線WL作共有的記憶體胞電晶體MT之組，係被稱作胞單元CU。

選擇閘極電晶體DT0～DT4，係分別隸屬於串單元SU_0～SU_4。在第3圖中，選擇閘極電晶體DT2、DT3以及DT4係並未被作圖示。串單元SU_0之複數之NAND串NS之各者的選擇閘極電晶體DT0之閘極，係被與選擇閘極線SGDL_0作連接。同樣的，串單元SU_1、SU_2、SU_3以及SU_4之各者的複數之NAND串NS之各者的選擇閘極電晶體DT1、DT2、DT3以及DT4之閘極，係被與選擇閘極線SGDL_1、SGDL_2、SGDL_3以及SGDL_4作連接。

選擇閘極電晶體ST之閘極，係被與選擇閘極線SGSL作連接。

1.1.4. 電壓產生電路 第4圖，係對於從第1實施形態之電壓產生電路所被輸出的電壓作展示。如同在第4圖中所示一般，電壓產生電路14，係基於被供給至記憶裝置1處之電壓，來產生接地電壓VSS、電源電壓VDDSA、程式化選擇電壓VSGD、程式化選擇電壓VSGS、程式化電壓VPGM、程式化通過電壓VPASS、讀出選擇電壓VSG、讀出電壓VCG、讀出通過電壓VREAD、讀出偏壓電壓VCELSRC、讀出偏壓電壓VBL、刪除電壓VERA、刪除電壓傳輸電壓VERAH、刪除選擇電壓VSGE以及刪除偏壓電壓VWLE並作輸出。

接地電壓VSS，例如係為0V。電源電壓VDDSA，係較0V而更高。

程式化選擇電壓VSGD，係較0V而更高。程式化選擇電壓VSGD，係若是被施加於正被與「接收有在資料寫入中所被作使用的某一低電壓以及高電壓之位元線BL」作連接的選擇閘極電晶體DT之閘極處，則將此選擇閘極電晶體DT分別維持為OFF以及ON。

程式化選擇電壓VSGS，係較0V而更高。程式化選擇電壓VSGS，係若是被施加於選擇閘極電晶體ST之閘極處，則就算是在資料寫入中所被作使用的某一超過0V之電壓被施加於源極線SL處，亦係將此選擇閘極電晶體ST維持為OFF。

程式化電壓VPGM，係較0V而更高，並具有可改變的大小。程式化電壓VPGM，係具有「若是被施加於記憶體胞電晶體MT之閘極電極處，則會使電子被導入至此記憶體胞電晶體MT之電荷積蓄膜中」之大小。

程式化通過電壓VPASS，係較程式化電壓VPGM而更低。程式化通過電壓VPASS，係具有「使並未被寫入有資料的記憶體胞電晶體MT成為ON，並且對於由並未被寫入有資料的記憶體胞電晶體MT之電荷積蓄膜所致之電子的導入作抑制」之大小。

讀出選擇電壓VSG，係較0V而更高。讀出選擇電壓VSG，係具有「若是被施加於選擇閘極電晶體DT以及ST之閘極處，則能夠使在資料讀出中所被作使用之電流在選擇閘極電晶體DT以及ST處流動」的大小。

讀出電壓VCG，係較0V而更高，並具有基於資料讀出之種類而被制定的可改變的大小。

讀出通過電壓VREAD，係具有「若是被施加於記憶體胞電晶體MT之閘極處，則會將此記憶體胞電晶體MT無關於其之狀態地而維持於ON」之大小，並較讀出電壓VCG而更高。

讀出偏壓電壓VCELSRC，係較0V而更高。讀出偏壓電壓VBL，係較讀出偏壓電壓VCELSRC而更高。

刪除電壓VERA，係較0V而更高，並較程式化電壓VPGM以及讀出通過電壓VREAD而更高。刪除電壓VERA，係具有「若是被施加於源極線SL及(或)位元線BL處，則會成為能夠使電洞被供給至NAND串NS中之半導體處」的大小。

刪除電壓傳輸電壓VERAH，係較刪除電壓VERA而更高。刪除電壓傳輸電壓VERAH，係具有「能夠使在閘極處接收有刪除電壓傳輸電壓VERAH之記憶體胞電晶體MT和選擇閘極電晶體DT以及ST傳輸刪除電壓VERA」的大小。

刪除選擇電壓VSGE，係較0V而更高。刪除選擇電壓VSGE，係具有「若是在被施加於源極線SL及(或)位元線BL處的期間中而分別被施加於選擇閘極電晶體ST及(或)DT處，則能夠在選擇閘極電晶體ST及(或)DT處而使GIDL(閘極引發汲極漏洩電流，Gate Induced Drain Leakage)產生」的大小。

刪除偏壓電壓VWLE，係具有「若是被施加於記憶體胞電晶體MT之閘極處，則會使電洞被導入至此記憶體胞電晶體MT之電荷積蓄膜中」之大小。刪除偏壓電壓VWLE，例如，係具有與接地電壓VSS相同的大小，例如，係為0V。刪除偏壓電壓VWLE，係亦可為未滿0V。

1.1.5. 驅動器 第5圖，係對於第1實施形態之驅動器的構成要素以及構成要素之連接作展示。

如同在第5圖中所示一般，驅動器15，係包含有與在1個的區塊BLK中所包含之串單元SU之數量相同數量的驅動電路SGDdr(SGDdr_0～SGDdr_4)、和驅動電路SGSdr，驅動器15，係包含有與在1個的NAND串NS中所包含之字元線WL相同數量的驅動電路CGdr(CGdr_0～CGdr_n-1)、以及驅動電路BLKBdr。

驅動電路SGDdr_0～SGDdr_4，係從電壓產生電路14，而接收接地電壓VSS、程式化選擇電壓VSGD、讀出選擇電壓VSG、以及刪除選擇電壓VSGE。驅動電路SGDdr_0～SGDdr_4，係將所接收到的電壓之中之經由序列器13而被指示之1個的電壓，分別供給至配線SGD_0～SGD_4處。

驅動電路CGdr_0～CGdr_n-1，係從電壓產生電路14，而接收程式化電壓VPGM、程式化通過電壓VPASS、讀出電壓VCG、讀出通過電壓VREAD、以及刪除偏壓電壓VWLE。驅動電路CGdr_0～CGdr_n-1，係將所接收到的電壓之中之經由序列器13而被指示之1個的電壓，分別供給至配線CG_0～CG_n-1處。

驅動電路SGSdr，係從電壓產生電路14，而接收程式化選擇電壓VSGS、讀出選擇電壓VSG、以及刪除選擇電壓VSGE。驅動電路SGSdr，係將所接收到的電壓之中之經由序列器13而被指示之1個的電壓，供給至配線SGS處。

驅動電路BLKBdr，係從電壓產生電路14，而接收刪除電壓傳輸電壓VERAH。驅動電路BLKBdr，係基於序列器13之指示，而將刪除電壓傳輸電壓VERAH供給至配線BLKBI處。

1.1.6 區塊解碼器 第6圖，係對於第1實施形態之行解碼器的構成要素以及構成要素之連接作展示。第6圖，係亦對於區塊BLK作展示。

行解碼器11，係包含有與通常區塊BLKO之數量相同數量的區塊解碼器111、和與通常區塊BLKO之數量相同數量的傳輸開關組112。

區塊解碼器111，係為「將位址資訊ADD作解碼，並基於解碼之結果，來在配線BSSL上輸出區塊選擇訊號BSS，並且在配線 ^￣BSSL上輸出訊號 ^￣BSS」之電路。訊號 ^￣BSS，係具有區塊選擇訊號BSS之邏輯的反轉之邏輯。

各區塊解碼器111，係被與1個的通常區塊BLKO相互附加有對應。各區塊解碼器111，係進行用以將被附加有對應的通常區塊BLKO設為有被作選擇之狀態的控制。區塊解碼器111，當位址資訊ADD為指定有自身所被附加有對應之通常區塊BLKO的情況時，係輸出被作宣告之區塊選擇訊號BSS。

各傳輸開關組112，係為「複數之傳輸開關XS」以及「複數之傳輸開關XSB」之組。各傳輸開關組112，係被與1個的通常區塊BLKO相互附加有對應。各傳輸開關組112，係基於區塊選擇訊號BSS，來將被與自身相互附加有對應之通常區塊BLKO設為正被作選擇之狀態。各傳輸開關XS，例如，係為n型之MOSFET。4個的傳輸開關XS，係分別在配線SGD_0～SGD_4與選擇閘極線SGDL_0～SGDL_4之間被作連接。n個的傳輸開關XS，係分別在配線CG_0～CG_n-1與字元線WL_0～WL_n-1之間被作連接。1個的傳輸開關XS，係在配線SGS與選擇閘極線SGSL之間被作連接。各傳輸開關XS，係在自身之閘極處，而接收區塊選擇訊號BSS。

各傳輸開關XSB，例如，係為n型之MOSFET。4個的傳輸開關XSB，係分別在配線SGDU_0～SGDU_4與選擇閘極線SGDL_0～SGDL_4之間被作連接。配線SGDU_0～SGDU_4，係從電壓產生電路14而接收接地電壓Vss，或者是從電壓產生電路14來經由驅動器15而接收接地電壓Vss。各傳輸開關XSB，係在自身之閘極處，而接收訊號 ^￣BSS。

起因於某一區塊選擇訊號BSS被作宣告一事，接收此區塊選擇訊號BSS之傳輸開關XS係成為ON。藉由此，配線SGD、CG以及SGS之電壓，係分別被傳輸至被作了選擇的區塊BLK之選擇閘極線SGDL、字元線WL以及選擇閘極線SGSL處。另一方面，在區塊BLK並未被作選擇的期間中，針對此區塊BLK之訊號 ^￣BSS係被作宣告。故而，在此並未被作選擇之區塊BLK處，傳輸開關XSB係成為ON。因此，選擇閘極線SGDL_0～SGDL_4，係分別經由配線SGDU_0～SGDU_4而接收接地電壓VSS。

如此這般，通常區塊BLKO，係經由行解碼器11而被與驅動器15作連接。另一方面，偏壓區塊BLKB，係並不經由行解碼器11地，而被與驅動器15作連接。亦即是，偏壓區塊BLKB之選擇閘極線SGDL、字元線WL以及選擇閘極線SGSL之組，係被與被和驅動器15作了連接的配線BLKBI作連接。

1.1.5. 記憶體胞陣列 第7圖，係對於第1實施形態的記憶裝置之記憶體胞陣列之一部分的剖面之構造作展示，並對於沿著yz面之構造作展示。

如同在第7圖中所示一般，記憶體胞陣列10，係包含有導電體21以及22、和n個的導電體23、和導電體24以及27、和絕緣體33～36。絕緣體33～36，例如係包含氧化矽，或者是由氧化矽所成。

導電體21，係沿著xy平面而擴廣，並具有板狀之形狀。導電體21，係作為源極線SL之至少一部分而起作用。導電體21，例如，係包含有被摻雜有磷之矽，或者是由被摻雜有磷之矽所成，並具有n型之導電型態。

絕緣體33，係位置在導電體21之上面上。

導電體22，係位置在絕緣體33之上面上。導電體22，係沿著xy平面而擴廣，並具有板狀之形狀。導電體22，係作為選擇閘極線SGSL之至少一部分而起作用。導電體22，例如係包含鎢，或者是由鎢所成。

複數之絕緣體34以及複數之導電體23，係在導電體22之上面上，沿著z軸而1個1個地被交互作配置。故而，導電體23，係彼此具有間隔地而沿著z軸作並排。絕緣體34以及導電體23，係沿著xy平面而擴廣，並具有板狀之形狀。複數之導電體23，係從導電體21之側起，而依序分別作為字元線WL_0～WL_n-1之至少一部分而起作用。導電體23，例如係包含鎢，或者是由鎢所成。

絕緣體35，係位置在最上方之導電體23之上面上。

導電體24，係位置在絕緣體35之上面上。導電體24，係作為選擇閘極線SGDL_0～SGDL_4之1者的至少一部分而起作用。導電體24，例如係包含鎢，或者是由鎢所成。

絕緣體36，係位置在導電體24之上面上。

導電體26，係位置在絕緣體36之上面上。導電體26，係具有線狀之形狀，並沿著y軸而延伸。導電體26，係作為1個的位元線BL之至少一部分而起作用。在與第7圖中所示之yz面相異的yz面上，亦同樣的被設置有導電體26，故而，導電體26，係沿著x軸而具有間隔地來並排。導電體26，例如，係包含有銅，或者是由銅所成。

記憶體柱MP，係沿著z軸而延伸，並具有柱的形狀。記憶體柱MP，係位置在由絕緣體33～36以及導電體22～24所成之層積構造中，並貫通或通過絕緣體33～36以及導電體22～24。記憶體柱MP之上面，係位置在較最上方之導電體24而更上方處。記憶體柱MP之下面，係與導電體21相接。記憶體柱MP與導電體22所相接之部分，係作為選擇閘極電晶體ST而起作用。記憶體柱MP與1個的導電體23所相接之部分，係作為1個的記憶體胞電晶體MT而起作用。記憶體柱MP與導電體24所相接之部分，係作為1個的選擇閘極電晶體DT而起作用。

記憶體柱MP，例如，係包含有芯50、半導體51、穿隧絕緣體53、電荷積蓄膜54、阻隔絕緣體55以及導電體27。芯50，係沿著z軸而延伸，並具有柱的形狀。芯50，係由絕緣體所成，例如係包含氧化矽，或者是由氧化矽所成。

半導體51，係覆蓋芯50之表面。半導體51，係於下面處，而與導電體21相接。半導體51，係作為記憶體胞電晶體MT以及選擇閘極電晶體DT和ST之通道(電流路徑)而起作用。半導體51，例如係包含有矽，或者是由矽所成。

穿隧絕緣體53，係包圍半導體51之側面。穿隧絕緣體53，例如，係包含氧化矽，或者是由氧化矽所成。

電荷積蓄膜54，係包圍穿隧絕緣體53之側面。電荷積蓄膜54，例如，係包含有氮化矽，或者是由氮化矽所成。

阻隔絕緣體55，係包圍電荷積蓄膜54之側面。阻隔絕緣體55之側面，係被導電體23所包圍。阻隔絕緣體55，例如，係包含氧化矽，或者是由氧化矽所成。

記憶體柱MP之構造，係並不被限定於在第7圖中所示之例。例如，包含記憶體柱MP之底面的區域，係亦可位置在導電體21之中。於此情況，穿隧絕緣體53、電荷積蓄膜54以及電荷積蓄膜54之組，係在導電體21中而部分性地有所開口。藉由使導電體21之材料位置在此開口中，導電體21係與半導體51相接。

導電體25，係位置在芯50以及半導體51之上面上。導電體25，例如，係包含有被摻雜有磷之矽，或者是由被摻雜有磷之矽所成。

1個的記憶體柱MP與1個的導電體25，係藉由導電體27而被作連接。

在第7圖中所示之構造的周圍之構造，係不論是何種構造均可。例如，導電體21，係位置在基板之上方處，在包含基板之上面的區域處，係被形成有行解碼器11、驅動器15及(或)感測放大器17等之電路。電路，係可被設置在基板之上面之中的「被設置有後述之記憶體柱MP」之下方處，亦可被設置在基板之上面之中的與「被設置有記憶體柱MP」之區域的下方相異之其他區域處。

或者是，記憶裝置1，係亦可在基板之上方處，包含有使在第7圖中所示之構造沿著xy面來作了反轉的上側構造。亦即是，記憶裝置1，係包含有「基板」和「包含有被形成於包含基板之上面之區域處的電路之下側構造」。在其他之基板上，係被形成有在第7圖中所示之構造，使所形成之構造關連於xy面而作了反轉之構造，係作為上側構造而被與下側構造作接合。之後，被使用於上側構造之形成中的基板係被去除。

第8圖，係對於第1實施形態之記憶裝置的一部分之雜質之濃度分布作展示。第8圖，係在部分(a)處，將在第7圖中所示之區域RA作擴大展示。第8圖，係在部分(b)處，將在「於半導體51之中之部分(a)處所展示的部分」中所包含之雜質之濃度分布作展示。

如同在部分(b)中所示一般，半導體51之包含有導電體21之側之端的區域，例如，係作為雜質而被摻雜有磷。藉由包含有磷，半導體51之包含有導電體21之側之端的區域，係具有n型之導電型態。被作摻雜之雜質，係並不被限定於磷。例如，係亦可被摻雜有砷。

磷，例如，係如同下述一般地而分布。亦即是，半導體51之中之被包含在「從與導電體21之間之界面起朝向導電體22而為距離D以下之範圍」中的部分，例如，係包含有1×10 ¹⁹atoms/cm ³以上之濃度之磷。半導體51之中之「從與導電體21之間之界面起朝向導電體22而超過距離D」的部分，例如，係包含有較1×10 ¹⁹atoms/cm ³而更低的濃度之磷。距離D，係較從半導體51與導電體21之間之界面起直到導電體22之下面為止的距離而更大，並較從半導體51與導電體21之間之界面起直到導電體22之上面為止的距離而更小。

藉由此種雜質之濃度分布，選擇閘極電晶體ST之通道，係包含有磷之濃度為1×10 ¹⁹atoms/cm ³以上之部分。藉由此，選擇閘極電晶體ST，係能夠在半導體51之中而使GIDL電流產生。GIDL電流，係產生電子-電洞對。所產生的電子-電洞對之電洞，係藉由被注入至電荷積蓄膜54中，而能夠與被導入至電荷積蓄膜54中之電子進行再結合。藉由再結合，負的電荷係從電荷積蓄膜54而消失。起因於負電荷之消失，記憶體胞電晶體MT之臨限值電壓係降低。亦即是，被記憶在記憶體胞電晶體MT中之資料係被刪除。以下，從源極線SL而朝向選擇閘極電晶體DT所流動的GIDL電流，係會有被稱作SL側GIDL電流的情況。

又，選擇閘極電晶體ST之通道，係包含有磷之濃度為未滿1×10 ¹⁹atoms/cm ³之部分。藉由此，選擇閘極電晶體ST，在資料寫入以及資料讀出中，係亦能夠作為對於源極線SL(導電體21)與記憶體胞電晶體MT_0之連接以及非連接作控制的開關來起作用。

半導體51，在選擇閘極電晶體DT之部分處，係亦與選擇閘極電晶體ST之部分相同的，而包含有磷等之雜質。第9圖，係對於第1實施形態之記憶裝置的一部分之雜質之濃度分布作展示。第9圖，係在部分(a)處，將在第7圖中所示之區域RB作擴大展示。第9圖，係在部分(b)處，將在「於半導體51以及導電體25之中之部分(a)處所展示的部分」中所包含之雜質之濃度分布作展示。

如同在部分(b)中所示一般，半導體51以及導電體25之組的包含有導電體27(未圖示)之側(上側)之端的區域，例如，係作為雜質而被摻雜有磷。藉由包含有磷，半導體51以及導電體25之組之包含有導電體27之側之端的區域，係具有n型之導電型態。被作摻雜之雜質，係並不被限定於磷。例如，係亦可被摻雜有砷。

磷，例如，係如同下述一般地而分布。亦即是，半導體51以及導電體25之組之中之被包含在「從導電體25之上面起朝向導電體24而為距離D以下之範圍」中的部分，例如，係包含有1×10 ¹⁹atoms/cm ³以上之濃度之磷。半導體51以及導電體25之組之中之「從導電體25之上面起朝向導電體24而超過距離D」的部分，例如，係包含有較1×10 ¹⁹atoms/cm ³而更低的濃度之磷。距離D，係較從導電體25之上面起直到導電體24之上面為止的距離而更大，並較從導電體25之上面起直到導電體24之下面為止的距離而更小。

藉由此種雜質之濃度分布，選擇閘極電晶體DT之通道，係包含有磷之濃度為1×10 ¹⁹atoms/cm ³以上之部分。藉由此，選擇閘極電晶體DT，係能夠在半導體51以及導電體25之中而使GIDL電流產生。藉由GIDL電流，係能夠產生電洞。以下，從位元線BL而朝向選擇閘極電晶體DT所流動的GIDL電流，係會有被稱作BL側GIDL電流的情況。

又，選擇閘極電晶體DT之通道，係包含有磷之濃度為未滿1×10 ¹⁹atoms/cm ³之部分。藉由此，選擇閘極電晶體DT，在資料寫入以及資料讀出中，係亦能夠作為對於位元線BL(導電體26)與記憶體胞電晶體MT_n-1之連接以及非連接作控制的開關來起作用。

1.2. 動作 1.2.1. 資料刪除 第10圖，係對於在第1實施形態之記憶裝置處的於資料刪除(資料刪除動作)之期間中之被施加於數個的配線處之電壓作展示。第10圖，係針對偏壓區塊BLKB、非選擇區塊BLKns以及選擇區塊BLKs作展示。選擇區塊BLKs，係身為通常區塊BLKO之中之資料刪除對象區塊BLK。非選擇區塊BLKns，係身為通常區塊BLKO之中之選擇區塊BLKs以外的區塊BLK。

被與選擇區塊BLKs作連接之區塊解碼器111，係被活性化，亦即是，被作活性化之區塊解碼器111中之所有的傳輸開關XS係被設為ON，另一方面，被與非選擇區塊BLKns作連接之區塊解碼器111，係被作非活性化，亦即是，被作非活性化之區塊解碼器111中之所有的傳輸開關XS係被設為OFF。

源極線SL，係藉由電壓產生電路14以及驅動器15，而接收刪除電壓VERA。如同參照第3圖而於上所記載一般，源極線SL，係被與各區塊BLK，亦即是被與偏壓區塊BLKB、非選擇區塊BLKns以及選擇區塊BLKs作連接。故而，不論是在偏壓區塊BLKB、非選擇區塊BLKns以及選擇區塊BLKs之何者處，均同樣的，源極線SL，係具有電位VERA。

偏壓區塊BLKB之所有的選擇閘極線SGDL(SGDL_0～SGDL_4)、所有的字元線WL(WL_0～WL_n-1)、以及選擇閘極線SGSL，係從驅動器15而接收刪除電壓傳輸電壓VERAH。因此，偏壓區塊BLKB之所有的選擇閘極電晶體DT、所有的記憶體胞電晶體MT、選擇閘極電晶體ST，係被設為ON，並且係身為能夠傳輸刪除電壓VERA之狀態。

偏壓區塊BLKB之所有的選擇閘極電晶體DT、所有的記憶體胞電晶體MT、所有的選擇閘極電晶體ST，係被設為ON，並且係身為能夠傳輸刪除電壓VERA之狀態。故而，不論是何者之位元線BL，係均經由「被與此位元線BL作連接並且包含有身為能夠傳輸刪除電壓VERA之狀態的選擇閘極電晶體DT及ST以及記憶體胞電晶體MT」之NAND串NS，而被與源極線SL作電性連接。而，源極線SL，係接收有刪除電壓VERA。因此，各位元線BL，係經由被與此位元線BL作連接之NAND串NS，而接收刪除電壓VERA，並接受有由刪除電壓VERA所致之充電。在進行資料刪除的期間中，各位元線BL，係並未從感測放大器17而接收有電壓，並且並未經由正成為ON之電晶體而被與其他之任何之節點作連接。

被與任一個的非選擇區塊BLKns作連接之區塊解碼器111，係亦為非活性狀態。因此，在各非選擇區塊BLKns處，所有的選擇閘極線SGDL、所有的字元線WL、以及選擇閘極線SGSL，係電性地成為浮動。故而，非選擇區塊BLKns之選擇閘極電晶體DT和ST以及記憶體胞電晶體MT，係成為OFF。

被與選擇區塊BLKs作連接之區塊解碼器111，由於係身為活性狀態，因此，選擇區塊BLKs，係身為接收有從各驅動電路SGDdr(SGDdr_0～SGDdr_4)而來之電壓的狀態。而，各驅動電路SGDdr，係輸出刪除選擇電壓VSGE。故而，各選擇閘極線SGDL，係接收刪除選擇電壓VSGE。

被與選擇區塊BLKs作連接之區塊解碼器111，由於係身為活性狀態，因此，選擇區塊BLKs，係身為接收有從各驅動電路CGdr(CGdr_0～CGdr_n-1)而來之電壓的狀態。而，各驅動電路CGdr，係輸出刪除偏壓電壓VWLE。故而，各字元線WL，係接收刪除偏壓電壓VWLE。

被與選擇區塊BLKs作連接之區塊解碼器111，由於係身為活性狀態，因此，選擇區塊BLKs，係身為接收有從驅動電路SGSdr而來之電壓的狀態。而，驅動電路SGSdr，係輸出刪除選擇電壓VSGE。故而，選擇閘極線SGSL，係接收刪除選擇電壓VSGE。

第11圖，係對於在第1實施形態之記憶裝置處的於資料刪除之期間中之被施加於數個的配線處之電壓，而依循於時間來作展示。第11圖，係針對偏壓區塊BLKB、非選擇區塊BLKns以及選擇區塊BLKs之中的偏壓區塊BLKB以及選擇區塊BLKs作展示。

如同在第11圖中所示一般，在第11圖中所示之範圍的最初之時間點處，不論是在何者之配線處，係均被施加有接地電壓VSS。

從時刻t1起，在偏壓區塊BLKB之選擇閘極線SGDL、字元線WL以及選擇閘極線SGSL處，係被施加有刪除電壓傳輸電壓VERAH。又，從時刻t1起，於源極線SL處係被施加有刪除電壓VERA。刪除電壓VERA之施加，係亦可為較刪除電壓傳輸電壓VERAH之施加而更先進行。藉由刪除電壓VERA以及刪除電壓傳輸電壓VERAH之施加，從時刻t1起，源極線SL之電壓係在偏壓區塊BLKB之中而被作傳輸，藉由此，在位元線BL處係被施加有刪除電壓VERA。

從時刻t2起，在選擇區塊BLKs之選擇閘極線SGSL處，係被施加有刪除選擇電壓VSGE。其結果，從時刻t2起，「在源極線SL處係被施加有刪除電壓VERA，並且，在選擇閘極線SGSL處係被施加有刪除選擇電壓VSGE」之狀態係被形成。藉由此種電壓施加，SL側GIDL電流係從選擇閘極電晶體ST起朝向NAND串NS之內側而流動。藉由SL側GIDL電流，電子-電洞對係被產生。

又，從時刻t2起，「在各位元線BL處係被施加有刪除電壓VERA，並且，在各選擇閘極線SGDL處係被施加有刪除選擇電壓VSGE」之狀態係被形成。藉由此種電壓施加，BL側GIDL電流係從選擇閘極電晶體DT起朝向NAND串NS之內側而流動。藉由BL側GIDL電流，電子-電洞對係被產生。

藉由BL側GIDL電流以及SL側GIDL電流所產生的電洞，係在半導體51中，朝向被作串聯連接之記憶體胞電晶體MT之中的更內側(NAND串NS之中央)處而移動。選擇區塊BLKs之字元線WL，係持續接收刪除偏壓電壓VWLE。因此，半導體51中之電洞，係藉由被施加於字元線WL處之刪除偏壓電壓VWLE而被作拉扯，並侵入至電荷積蓄膜54中。作了侵入之電洞，係與電荷積蓄膜54中之電子進行再結合。藉由再結合，電荷積蓄膜54中之電子係消失，電荷積蓄膜54中之電子之量係減少。藉由此，選擇區塊BLKs之記憶體胞電晶體MT之臨限值電壓係降低，乃至於使資料被刪除。

從時刻t3起，在偏壓區塊BLKB之選擇閘極線SGDL和SGSL以及字元線WL、還有選擇區塊BLKs之選擇閘極線SGDL以及SGSL處，係被施加有接地電壓VSS。

1.2.2. 資料寫入 第12圖，係對於在第1實施形態之記憶裝置處的於資料寫入(資料寫入動作)之期間中之被施加於數個的配線處之電壓作展示。

於資料寫入之期間中，驅動電路SGDdr_0～SGDdr_4，係輸出程式化選擇電壓VSGD或接地電壓VSS。在被包含於各區塊BLK中之5個的串單元SU之中之「包含有在選擇區塊BLKs中之起因於資料寫入或資料讀出所致的存取對象之胞單元CU」之串單元SU，係會有被稱作選擇串單元SUs的情況。選擇串單元SUs以外之串單元SU，係會有被稱作非選擇串單元SU的情況。被與選擇串單元SUs作連接的驅動電路SGDdr，係輸出程式化選擇電壓VSGD。被與非選擇串單元SU作連接的驅動電路SGDdr，係輸出接地電壓VSS。

於資料寫入之期間中，驅動電路CGdrv，係輸出程式化電壓VPGM或程式化通過電壓VPASS。資料寫入，係包含有複數之程式化迴圈，程式化電壓VPGM，係在相異之程式化迴圈中而具有不同之大小。

於資料寫入之期間中，驅動電路SGSdr，係輸出程式化選擇電壓VSGS。

各位元線BL，係藉由感測放大器17，而接收接地電壓VSS或電源電壓VDDSA。被與包含有「起因於資料寫入而使臨限值電壓被作了上升的記憶體胞電晶體MT」之NAND串(選擇NAND串)NS作連接之位元線BL，係接收接地電壓VSS。被與包含有「並未起因於資料寫入而使臨限值電壓被作上升的記憶體胞電晶體MT」之NAND串(非選擇NAND串)NS作連接之位元線BL，係接收電源電壓VDDSA。

源極線SL，係藉由驅動器15，而接收電源電壓VDDSA。

偏壓區塊BLKB，係並未參加至資料寫入中，而要求其並不會對於在選擇區塊BLKs處之資料寫入造成阻礙。基於此目的，在資料讀出之期間中，偏壓區塊BLKB之各選擇閘極線SGDL、各字元線WL、以及選擇閘極線SGSL，係電性地被設為浮動。此事，例如，係可藉由將驅動電路BLKBdr中之節點從配線BLKBI來作電性切斷一事來進行。由於偏壓區塊BLKB之選擇閘極線SGDL以及SGSL還有字元線WL係電性地設為浮動，因此，偏壓區塊BLKB之選擇閘極電晶體DT以及ST還有記憶體胞電晶體MT係成為OFF。

不論是被與何者之非選擇區塊BLKns作連接之區塊解碼器111，均係身為非活性狀態。因此，在各非選擇區塊BLKns處，各選擇閘極線SGDL係接收接地電壓VSS，並且各字元線WL以及選擇閘極線SGSL係電性地成為浮動。故而，非選擇區塊BLKns之選擇閘極電晶體DT和ST以及記憶體胞電晶體MT，係成為OFF。

另一方面，選擇區塊BLKs，係經由被與選擇區塊BLKs作連接之區塊解碼器111，而接收從驅動電路SGDdr、CGdr以及SGSdr而來之電壓。故而，選擇區塊BLKs之選擇閘極線SGDL，係接收程式化選擇電壓VSGD或者是接地電壓VSS。又，選擇區塊BLKs之字元線WL，係接收程式化電壓VPGM或者是程式化通過電壓VPASS。又，選擇區塊BLKs之選擇閘極線SGSL，係接收程式化選擇電壓VSGS。

藉由上述一般之電壓之施加，針對選擇區塊BLKs之資料寫入對象之胞單元CU的資料寫入係被進行。選擇NAND串NS之選擇閘極電晶體DT係成為ON，電子係被從位元線BL而被供給至選擇NAND串NS之半導體51處。此電子，係被程式化電壓VPGM而拉扯，並被注入至選擇NAND串NS中之資料寫入對象胞單元CU中的記憶體胞電晶體MT之電荷積蓄膜54中。另一方面，非選擇NAND串NS之選擇閘極電晶體DT，係並不會成為ON。故而，對於非選擇NAND串NS之半導體51的從位元線BL而來之電子之供給係被作抑制。因此，對於選擇NAND串NS中之資料寫入對象胞單元CU中的記憶體胞電晶體MT之電荷積蓄膜54的電子之注入係被作抑制。

1.2.2. 資料讀出 第13圖，係對於在第1實施形態之記憶裝置處的於資料讀出(資料讀出動作)之期間中之被施加於數個的配線處之電壓作展示。

於資料讀出之期間中，被與選擇串單元SUs作連接的驅動電路SGDdr，係輸出讀出選擇電壓VSG。被與非選擇串單元SU作連接的驅動電路SGDdr，係輸出接地電壓VSS。

於資料讀出之期間中，驅動電路CGdrv，係輸出讀出電壓VCG或讀出通過電壓VREAD。

於資料讀出之期間中，驅動電路SGSdr，係輸出程式化選擇電壓VSGS。

源極線SL，係藉由驅動器15，而接收讀出偏壓電壓VCELSRC。各位元線BL，係藉由感測放大器17，而接收讀出偏壓電壓VBL。

偏壓區塊BLKB，係並未參加至資料讀出中，而要求其並不會對於在選擇區塊BLKs處之資料讀出造成阻礙。基於此目的，在資料讀出之期間中，偏壓區塊BLKB之各選擇閘極線SGDL、各字元線WL、以及選擇閘極線SGSL，係電性地被設為浮動。由於偏壓區塊BLKB之選擇閘極線SGDL以及SGSL還有字元線WL係電性地設為浮動，因此，偏壓區塊BLKB之選擇閘極電晶體DT以及ST還有記憶體胞電晶體MT係成為OFF。

不論是被與何者之非選擇區塊BLKns作連接之區塊解碼器111，均係身為非活性狀態。因此，在各非選擇區塊BLKns處，各選擇閘極線SGDL係接收接地電壓VSS，並且各字元線WL以及選擇閘極線SGSL係電性地成為浮動。故而，非選擇區塊BLKns之選擇閘極電晶體DT和ST以及記憶體胞電晶體MT，係成為OFF。

另一方面，選擇區塊BLKs，係經由被與選擇區塊BLKs作連接之區塊解碼器111，而接收從驅動電路SGDdr、CGdr以及SGSdr而來之電壓。故而，選擇區塊BLKs之選擇閘極線SGDL，係接收接地電壓VSS或者是讀出選擇電壓VSG，選擇區塊BLKs之選擇閘極線SGSL，係接收讀出選擇電壓VSG。又，選擇區塊BLKs之字元線WL，係接收讀出電壓VCG或者是讀出通過電壓VREAD。

藉由上述一般之電壓之施加，針對選擇區塊BLKs之資料讀出對象之胞單元CU的資料讀出係被進行。起因於接收讀出選擇電壓VSG一事，選擇區塊BLKs之選擇NAND串NS之選擇閘極電晶體DT以及ST，係成為ON。又，起因於接收讀出通過電壓VREAD一事，資料讀出對象胞單元CU以外之胞單元CU的記憶體胞電晶體MT係成為ON。起因於接收讀出電壓VCG一事，資料讀出對象胞單元CU中之「具有未滿讀出電壓VCG之大小的臨限值電壓」之記憶體胞電晶體MT係成為ON。其結果，在包含有「具有未滿讀出電壓VCG之大小的臨限值電壓」之記憶體胞電晶體MT的NAND串NS處，電流係從位元線BL來對於源極線SL而流動。另一方面，就算是接收讀出電壓VCG，資料讀出對象胞單元CU中之「具有讀出電壓VCG以上之大小的臨限值電壓」之記憶體胞電晶體MT亦係持續成為OFF。其結果，在包含有「具有讀出電壓VCG以上之大小的臨限值電壓」之記憶體胞電晶體MT的NAND串NS處，從位元線BL所對於源極線SL之電流的流動係被抑制或者是防止。基於此電流是否流動一事，來藉由感測放大器，而決定在資料讀出對象之胞單元CU中所記憶之資料。

1.3. 優點(效果) 若依據第1實施形態，則如同在以下所記述一般，係能夠提供一種具有更小的面積之記憶裝置。

為了進行資料之刪除，係有必要將電洞注入至NAND串之各個的半導體處。基於此目的，係需要將NAND串之其中一端及(或)另外一端之電壓提升。NAND串之其中一端，係被與源極線作連接，NAND串之另外一端，係被與位元線作連接。源極線，係被與複數之NAND串共通性地作連接。因此，將複數之NAND串之其中一端之電壓提升一事，係能夠藉由將1個的源極線之電壓作提升一事來進行。故而，由「將源極線之電壓提升」一事所致之電洞之產生，相對而言係較為容易。

為了將電洞更有效率地作注入，係可進行使用有「NAND串之另外一端之電壓上升」的電洞之注入。基於此目的，係需要使位元線之電壓上升。在記憶裝置中，係被設置有彼此獨立之複數之位元線。因此，在位元線之充電中，係需要針對各位元線之每一者而分別設置用以對於位元線進行充電之驅動電路。然而，由於係被設置有非常多的位元線，因此，設置各位元線用之驅動電路一事係可能會導致記憶裝置之面積的增大。

若依據第1實施形態，則係被設置有偏壓區塊BLKB。偏壓區塊BLKB，係並不被使用在資料之記憶中。替代此，在資料刪除之期間中，偏壓區塊BLKB之選擇閘極線SGDL以及SGSL還有字元線WL，係接收刪除電壓傳輸電壓VERAH。藉由此，在資料刪除之期間中，偏壓區塊BLKB之NAND串NS，係身為能夠傳輸刪除電壓VERA之狀態。而，在資料刪除之期間中，源極線SL係接收刪除電壓VERA。此源極線SL之刪除電壓VERA，係在身為能夠傳輸刪除電壓VERA之狀態的偏壓區塊BLKB之NAND串NS中被作傳輸。其結果，各位元線BL係經由偏壓區塊BLKB來藉由刪除電壓VERA而被作充電。因此，係並不需要針對各位元線BL而分別設置用以進行刪除電壓VERA之充電的驅動電路。故而，係能夠進行使用有位元線BL之效率良好的電洞注入，並且能夠提供具有更小的面積之記憶裝置。

1.4.變形例 雖係針對使用有BL側GIDL電流以及SL側GIDL電流之雙方的例子來作了記述，但是，係亦可僅使用有BL側GIDL電流。又，係亦可僅使用有SL側GIDL電流。於此情況，半導體51以及導電體25之組的包含有導電體27之側(上側)之端的區域，係並未作為雜質而被摻雜有磷。

參照第9圖、第11圖以及第12圖，而針對「在資料刪除、資料寫入以及資料讀出中，偏壓區塊BLKB之選擇閘極線SGDL和SGSL以及字元線WL係被設為浮動」的例子作了記述。在資料刪除、資料寫入以及資料讀出之1個以上的期間中，偏壓區塊BLKB之選擇閘極線SGDL和SGSL以及字元線WL之1個以上，係亦可接收接地電壓VSS。

記述有在資料刪除中使用有GIDL電流之例。資料刪除，係並不被限定於使用GIDL電流。於此情況，導電體21，係具有p型之導電型，並例如包含有被摻雜有硼之矽，或者是由被摻雜有硼之矽所成。藉由此，藉由參照第9圖而於上所述之電壓之施加，在選擇區塊BLKs之半導體51處，係被注入有不依存於GIDL電流之電洞。又，係從經由偏壓區塊BLKB而接收有刪除電壓VERA之位元線BL起，來對於選擇區塊BLKs之半導體51而注入有不依存於GIDL電流之電洞。

在各NAND串NS處，複數之選擇閘極電晶體ST，係亦可被設置在源極線SL與記憶體胞電晶體MT_0之間。於此情況，係被設置有複數之導電體22。而，在半導體51之中而包含有高濃度之雜質的範圍之距離D，係較從與導電體21之間之界面起直到最下方之導電體22之上面為止的距離而更大。藉由此，最下方之選擇閘極電晶體ST，係主要對於GIDL電流之產生有所助益，其他之選擇閘極電晶體ST係作為開關而起作用。

在各NAND串NS處，複數之選擇閘極電晶體DT，係亦可被設置在源極線SL與記憶體胞電晶體MT_n-1之間。於此情況，係被設置有複數之導電體24。而，在半導體51之中而包含有高濃度之雜質的範圍之距離D，係較從導電體25之上面起直到最上方之導電體24之下面為止的距離而更大。藉由此，最上方之選擇閘極電晶體DT，係主要對於GIDL電流之產生有所助益，其他之選擇閘極電晶體DT係作為開關而起作用。

參照第5圖，而於上記述有「係被設置有1個的驅動電路BLKBdr，並使1個的驅動電路BLKBdr，驅動偏壓區塊BLKB之所有之選擇閘極線SGDL、所有之字元線WL以及選擇閘極線SGSL」之例。偏壓區塊BLKB之選擇閘極線SGDL、字元線WL以及選擇閘極線SGSL，係亦可藉由複數之驅動電路BLKBdr而被作驅動。於此情況，偏壓區塊BLKB之選擇閘極線SGDL、字元線WL以及選擇閘極線SGSL之組，係被區分為複數之群組，並使各群組被與1個的驅動電路BLKBdr作連接。之後，所有的驅動電路BLKBdr，在資料刪除的期間中，係輸出刪除電壓傳輸電壓VERAH。

偏壓區塊BLKB之選擇閘極電晶體DT和ST以及記憶體胞電晶體MT，係亦可為常開啟(normally-on)型。此種情況的電壓之施加之例，係展示於第14圖、第15圖以及第16圖中。第14圖，係對於在第1實施形態之變形例之記憶裝置處的於資料刪除之期間中之被施加於數個的配線處之電壓作展示。第15圖，係對於在第1實施形態之變形例之記憶裝置處的於資料寫入之期間中之被施加於數個的配線處之電壓作展示。第16圖，係對於在第1實施形態之變形例之記憶裝置處的於資料讀出之期間中之被施加於數個的配線處之電壓作展示。以下，參照第10圖、第12圖以及第13圖，主要針對與上述之形態相異之處進行記述。

如同在第14圖中所示一般，在資料刪除的期間中，偏壓區塊BLKB之所有的選擇閘極線SGDL、所有的字元線WL以及選擇閘極線SGSL，係從驅動電路BLKdr而接收刪除電壓VERA。偏壓區塊BLKB之選擇閘極電晶體DT和ST以及記憶體胞電晶體MT，由於係身為常開啟(normally-on)型，因此，係藉由刪除電壓VERA之施加而身為能夠傳輸刪除電壓VERA之狀態。

如同在第15圖中所示一般，在資料寫入的期間中，偏壓區塊BLKB之選擇閘極線SGDL，係接收電壓VNG。電壓VNG，係具有負的大小，並具有「藉由被施加於常開啟型之選擇閘極電晶體DT處，而能夠將此選擇閘極電晶體DT維持為OFF」的大小。電壓VNG，係藉由電壓產生電路14而被產生，並藉由驅動電路SGDdr而被作供給。藉由在閘極處接收電壓VNG，在資料寫入的期間中，選擇閘極電晶體DT係成為OFF。因此，電流在選擇閘極電晶體DT中而流動的情形係被作抑制或防止，乃至於使「偏壓區塊BLKB對於資料寫入造成阻礙」的情形被作抑制或防止。

如同在第16圖中所示一般，在資料讀出的期間中，偏壓區塊BLKB之選擇閘極線SGDL，係接收電壓VNG。藉由在閘極處接收電壓VNG，在資料讀出的期間中，選擇閘極電晶體DT係成為OFF。因此，電流在選擇閘極電晶體DT中而流動的情形係被作抑制或防止，乃至於使「偏壓區塊BLKB對於資料讀出造成阻礙」的情形被作抑制或防止。

雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅作為例子所提示者，而並非為對於發明之範圍作限定者。此些之實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態及其變形，係被包含於發明之範圍以及要旨內，並且亦被包含於申請專利範圍中所記載之發明及其均等範圍內。

1:記憶裝置 10:記憶體胞陣列 11:行解碼器 12:暫存器 13:序列器 14:電壓產生電路 15:驅動器 17:感測放大器 21:導電體 22:導電體 23:導電體 24:導電體 25:導電體 26:導電體 27:導電體 33:絕緣體 34:絕緣體 35:絕緣體 36:絕緣體 50:芯 51:半導體 53:穿隧絕緣體 54:電荷積蓄膜 55:阻隔絕緣體 111:區塊解碼器 112:傳輸開關組 ADD:位址資訊 BL:位元線 BL_0:位元線 BL_1:位元線 BL_m-1:位元線 BLK:區塊 BLKB:偏位區塊 BLKBdr:驅動電路 BLKBI:配線 BLKO:通常區塊 BLKns:非選擇區塊 BLKs:選擇區塊 BSSL:配線 BSSL:配線 CG_0:配線 CG_n-1:配線 CGdr_0:驅動電路 CGdr_n-1:驅動電路 CMD:指令 CU:胞單元 DAT:資料 DT:選擇閘極電晶體 DT0:選擇閘極電晶體 DT1:選擇閘極電晶體 MP:記憶體柱 MT_0:記憶體胞電晶體 MT_1:記憶體胞電晶體 MT_2:記憶體胞電晶體 MT_3:記憶體胞電晶體 MT_n:記憶體胞電晶體 MT_n-1:記憶體胞電晶體 MT_n-2:記憶體胞電晶體 MT_n-3:記憶體胞電晶體 NS:NAND串 PLN_0:平面 PLN_1:平面 PLN_2:平面 PLN_3:平面 RB:區域 SGD_0:配線 SGD_4:配線 SGDdr:驅動電路 SGDdr_0:驅動電路 SGDdr_4:驅動電路 SGDL:選擇閘極線 SGDL_0:選擇閘極線 SGDL_1:選擇閘極線 SGDL_2:選擇閘極線 SGDL_3:選擇閘極線 SGDL_4:選擇閘極線 SGDU_0:配線 SGDU_4:配線 SGS:配線 SGSdr:驅動電路 SGSL:選擇閘極線 SL:源極線 ST:選擇閘極電晶體 SU_0:串單元 SU_1:串單元 SU_2:串單元 SU_3:串單元 SU_4:串單元 VBL:讀出偏壓電壓 VCELSRC:讀出偏壓電壓 VCG:讀出電壓 VDDSA:電源電壓 VERA:刪除電壓 VERAH:刪除電壓傳輸電壓 VPASS:程式化偏壓電壓 VPGM:程式化電壓 VREAD:讀初通過電壓 VSG:讀出選擇電壓 VSGD:程式化選擇電壓 VSGE:刪除選擇電壓 VSGS:程式化選擇電壓 VSS:接地電壓 VWLE:刪除偏壓電壓 WL_0:字元線 WL_1:字元線 WL_2:字元線 WL_3:字元線 WL_n:字元線 WL_n-1:字元線 WL_n-2:字元線 WL_n-3:字元線 XS:傳輸開關 XSB:傳輸開關

[第1圖]係為對於第1實施形態之記憶裝置的構成要素以及構成要素之連接之例作展示之圖。 [第2圖]係為對於第1實施形態之區塊之種類作展示之圖。 [第3圖]係為對於第1實施形態之記憶裝置之1個的區塊之構成要素以及構成要素之連接作展示之圖。 [第4圖]係為對於從第1實施形態之電壓產生電路所被輸出的電壓作展示之圖。 [第5圖]係為對於第1實施形態之驅動器的構成要素以及構成要素之連接作展示之圖。 [第6圖]係為對於第1實施形態之行解碼器的構成要素以及構成要素之連接作展示之圖。 [第7圖]係為對於第1實施形態的記憶裝置之記憶體胞陣列之一部分的剖面之構造作展示並對於沿著yz面之構造作展示之圖。 [第8圖]係為對於第1實施形態之記憶裝置的一部分之雜質之濃度分布作展示之圖。 [第9圖]係為對於第1實施形態之記憶裝置的一部分之雜質之濃度分布作展示之圖。 [第10圖]係為對於在第1實施形態之記憶裝置處的於資料刪除之期間中之被施加於數個的配線處之電壓作展示之圖。 [第11圖]係為對於在第1實施形態之記憶裝置處的於資料刪除之期間中之被施加於數個的配線處之電壓，而依循於時間來作展示之圖。 [第12圖]係為對於在第1實施形態之記憶裝置處的於資料寫入之期間中之被施加於數個的配線處之電壓作展示之圖。 [第13圖]係為對於在第1實施形態之記憶裝置處的於資料讀出之期間中之被施加於數個的配線處之電壓作展示之圖。 [第14圖]係為對於在第1實施形態之變形例之記憶裝置處的於資料刪除之期間中之被施加於數個的配線處之電壓作展示之圖。 [第15圖]係為對於在第1實施形態之變形例之記憶裝置處的於資料寫入之期間中之被施加於數個的配線處之電壓作展示之圖。 [第16圖]係為對於在第1實施形態之變形例之記憶裝置處的於資料讀出之期間中之被施加於數個的配線處之電壓作展示之圖。

1:記憶裝置

10:記憶體胞陣列

11:行解碼器

12:暫存器

13:序列器

14:電壓產生電路

15:驅動器

17:感測放大器

ADD:位址資訊

BLK:區塊

CMD:指令

DAT:資料

PLN_0:平面

PLN_1:平面

PLN_2:平面

PLN_3:平面

Claims (12)

1. 一種記憶裝置，係具備有：第1配線；和第2配線；和第1串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第1記憶體胞電晶體；和第2串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第2記憶體胞電晶體；和第1電源線，係經由第1電晶體而被與前述第1記憶體胞電晶體之閘極作連接，並且經由第2電晶體而被與前述第2記憶體胞電晶體之閘極作連接；和第3串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第3記憶體胞電晶體；和第2電源線，係被與前述第3記憶體胞電晶體之閘極作連接，並在進行資料刪除的期間中，施加與前述第1電源線相異之電壓，前述第1串，係更進而包含有前述第1記憶體胞電晶體與前述第1配線之間之第1選擇電晶體、和前述第1記憶體胞電晶體與前述第2配線之間之第2選擇電晶體，在前述第2配線處，係被施加有第1電壓，在前述第2電源線處，係被施加有較前述第1電壓而更 高之第2電壓，在前述第1選擇電晶體之閘極以及前述第2選擇電晶體之閘極處，係被施加有較前述第1電壓而更低之第3電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有較前述第1電壓而更低之第4電壓，在前述第1配線處，係被施加有較前述第1電壓、前述第2電壓以及前述第3電壓而更低之第5電壓，在前述第2配線處，係被施加有較前述第5電壓而更高之第6電壓，在前述第1選擇電晶體之前述閘極處，係被施加有較前述第5電壓而更高之第7電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有較前述第5電壓而更高並且較前述第2電壓而更低之第8電壓，前述第2電源線，係被電性地設為浮動，或者是被施加有前述第5電壓。
2. 一種記憶裝置，係具備有：第1配線；和第2配線；和第1串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第1記憶體胞電晶體；和第2串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第2記憶體 胞電晶體；和第1電源線，係經由第1電晶體而被與前述第1記憶體胞電晶體之閘極作連接，並且經由第2電晶體而被與前述第2記憶體胞電晶體之閘極作連接；和第3串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第3記憶體胞電晶體；和第2電源線，係被與前述第3記憶體胞電晶體之閘極作連接，並在進行資料刪除的期間中，施加與前述第1電源線相異之電壓，前述第1串，係更進而包含有前述第1記憶體胞電晶體與前述第1配線之間之第1選擇電晶體、和前述第1記憶體胞電晶體與前述第2配線之間之第2選擇電晶體，在前述第2配線處，係被施加有第1電壓，在前述第2電源線處，係被施加有較前述第1電壓而更高之第2電壓，在前述第1選擇電晶體之閘極以及前述第2選擇電晶體之閘極處，係被施加有較前述第1電壓而更低之第3電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有較前述第1電壓而更低之第4電壓，在前述第1配線處，係被施加有第9電壓，在前述第2配線處，係被施加有較前述第9電壓而更低之第10電壓，在前述第1選擇電晶體之前述閘極以及前述第2選擇電 晶體之前述閘極處，係被施加有第11電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有第12電壓，前述第2電源線，係被電性地設為浮動，或者是被施加有較前述第10電壓而更低之第5電壓。
3. 一種記憶裝置，係具備有：第1配線；和第2配線；和第1串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第1記憶體胞電晶體；和第2串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第2記憶體胞電晶體；和第1電源線，係經由第1電晶體而被與前述第1記憶體胞電晶體之閘極作連接，並且經由第2電晶體而被與前述第2記憶體胞電晶體之閘極作連接；和第3串，係使其中一端被與前述第1配線作連接，並使另外一端被與前述第2配線作連接，並且包含有第3記憶體胞電晶體；和第2電源線，係被與前述第3記憶體胞電晶體之閘極作連接，並在進行資料刪除的期間中，施加與前述第1電源線相異之電壓，前述第3串，係更進而包含有前述第3記憶體胞電晶體 與前述第1配線之間之第3選擇電晶體、和前述第3記憶體胞電晶體與前述第2配線之間之第4選擇電晶體，前述第3選擇電晶體之閘極以及前述第4選擇電晶體之閘極，係被與前述第2電源線作連接。
4. 如請求項3所記載之記憶裝置，其中，係構成為：前述第1串，係更進而包含有前述第1記憶體胞電晶體與前述第1配線之間之第1選擇電晶體、和前述第1記憶體胞電晶體與前述第2配線之間之第2選擇電晶體，在前述第2配線處，係被施加有第1電壓，在前述第2電源線處，係被施加有較前述第1電壓而更高之第2電壓，在前述第1選擇電晶體之閘極以及前述第2選擇電晶體之閘極處，係被施加有較前述第1電壓而更低之第3電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有較前述第1電壓而更低之第4電壓。
5. 如請求項4所記載之記憶裝置，其中，係構成為：在前述第1配線處，係被施加有較前述第1電壓、前述第2電壓以及前述第3電壓而更低之第5電壓，在前述第2配線處，係被施加有較前述第5電壓而更高之第6電壓，在前述第1選擇電晶體之前述閘極處，係被施加有較前述第5電壓而更高之第7電壓， 在前述第1記憶體胞電晶體之前述閘極處，係被施加有較前述第5電壓而更高並且較前述第2電壓而更低之第8電壓，前述第2電源線，係被電性地設為浮動，或者是被施加有前述第5電壓。
6. 如請求項4所記載之記憶裝置，其中，係構成為：在前述第1配線處，係被施加有第9電壓，在前述第2配線處，係被施加有較前述第9電壓而更低之第10電壓，在前述第1選擇電晶體之前述閘極以及前述第2選擇電晶體之前述閘極處，係被施加有第11電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有第12電壓，前述第2電源線，係被電性地設為浮動，或者是被施加有較前述第10電壓而更低之第5電壓。
7. 如請求項1或2所記載之記憶裝置，其中，前述第3串，係更進而具備有：複數之第3記憶體胞電晶體，係包含有前述第3記憶體胞電晶體，並且被作串聯連接，前述複數之第3記憶體胞電晶體之各者之閘極，係被與前述第2電源線作連接。
8. 如請求項3所記載之記憶裝置，其中， 前述第3串，係更進而具備有：複數之第3記憶體胞電晶體，係包含有前述第3記憶體胞電晶體，並且被作串聯連接，前述複數之第3記憶體胞電晶體之各者之閘極，係被與前述第2電源線作連接。
9. 如請求項8所記載之記憶裝置，其中，係構成為：前述第1串，係更進而包含有前述第1記憶體胞電晶體與前述第1配線之間之第1選擇電晶體、和前述第1記憶體胞電晶體與前述第2配線之間之第2選擇電晶體，在前述第2配線處，係被施加有第1電壓，在前述第2電源線處，係被施加有較前述第1電壓而更高之第2電壓，在前述第1選擇電晶體之閘極以及前述第2選擇電晶體之閘極處，係被施加有較前述第1電壓而更低之第3電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有較前述第1電壓而更低之第4電壓。
10. 如請求項9所記載之記憶裝置，其中，係構成為：在前述第1配線處，係被施加有較前述第1電壓、前述第2電壓以及前述第3電壓而更低之第5電壓，在前述第2配線處，係被施加有較前述第5電壓而更高之第6電壓，在前述第1選擇電晶體之前述閘極處，係被施加有較 前述第5電壓而更高之第7電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有較前述第5電壓而更高並且較前述第2電壓而更低之第8電壓，前述第2電源線，係被電性地設為浮動，或者是被施加有前述第5電壓。
11. 如請求項9所記載之記憶裝置，其中，係構成為：在前述第1配線處，係被施加有第9電壓，在前述第2配線處，係被施加有較前述第9電壓而更低之第10電壓，在前述第1選擇電晶體之前述閘極以及前述第2選擇電晶體之前述閘極處，係被施加有第11電壓，在前述第1記憶體胞電晶體之前述閘極處，係被施加有第12電壓，前述第2電源線，係被電性地設為浮動，或者是被施加有較前述第10電壓而更低之第5電壓。
12. 一種記憶裝置，係具備有：第1配線；和第2配線；和第1選擇電晶體，係被與前述第1配線作連接；和第2選擇電晶體，係被與前述第2配線作連接；和前述第1選擇電晶體與前述第2選擇電晶體之間之第1記憶體胞電晶體；和 第1驅動器，係經由第1電晶體，而被與前述第1選擇電晶體之閘極和前述第2選擇電晶體之閘極以及前述第1記憶體胞電晶體之閘極之中之其中一者作連接；和第3選擇電晶體，係被與前述第1配線作連接；和第4選擇電晶體，係被與前述第2配線作連接；和前述第3選擇電晶體與前述第4選擇電晶體之間之第2記憶體胞電晶體；和第2驅動器，係經由電晶體，而被與前述第3選擇電晶體之閘極和前述第4選擇電晶體之閘極以及前述第2記憶體胞電晶體之閘極之中之其中一者作連接。

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