JP2017033620A

JP2017033620A - 半導体記憶装置およびデータの読み出し方法

Info

Publication number: JP2017033620A
Application number: JP2015155813A
Authority: JP
Inventors: 鳥井　智史; Tomohito Torii; 智史鳥井
Original assignee: Mie Fujitsu Semiconductor Ltd
Current assignee: United Semiconductor Japan Co Ltd
Priority date: 2015-08-06
Filing date: 2015-08-06
Publication date: 2017-02-09
Also published as: US9704592B2; US20170040064A1

Abstract

【課題】メモリセルに記憶されたデータの読出しに要する時間および電力を削減する。
【解決手段】半導体記憶装置は、複数のビットラインＬＢＬ０〜ＬＢＬ３と、複数のビットラインと交差する複数のセレクトゲートラインＳＧ０〜ＳＧ３と、各々がｐチャネル型のメモリトランジスタを備える複数のメモリセルＭＣを含む。半導体記憶装置は、複数のビットラインの各々に接続された複数のｐチャネル型のチャージングトランジスタＴｃ０〜Ｔｃ３と、複数のチャージングトランジスタの各々に接続されたチャージングラインＣＬを含む。チャージングトランジスタのオンオフを制御する制御部１６は、読出し電流を読出し対象ビットラインに流す前に、チャージングトランジスタの各々をオン状態とし、読出し電流を読出し対象ビットラインに流すときに、読出し対象ビットラインに接続されたチャージングトランジスタをオフ状態とする。
【選択図】図１

Description

開示の技術は、半導体記憶装置およびデータの読み出し方法に関する。

半導体記憶装置に関して、以下の技術が知られている。すなわち、グローバルビットライン（ＧＢＬ）の各々に対応してセクタごとにローカルビットライン（ＬＢＬ）を配置した半導体記憶装置が知られている。この半導体記憶装置において、セクタセレクトトランジスタが、ＬＢＬをＧＢＬに接続し、セクタセレクトラインが対応するセクタのセクタセレクトトランジスタのオンオフを制御する。複数のワードライン（ＷＬ）がＬＢＬの各々と交差して設けられ、ＬＢＬとＷＬとの交差箇所に対応してメモリセルが配置されている。メモリセルはソースラインと対応するＬＢＬとを接続し、対応するＷＬによってオンオフが制御されるメモリトランジスタを含む。チャージングトランジスタがＬＢＬをチャージングラインに接続する。チャージングゲートラインがチャージングトランジスタのオンオフを制御する。チャージングトランジスタがオン状態となることによりＬＢＬにプリチャージ電位が印加される。

また、マトリクス状に配置された複数の不揮発性メモリセルからなるフラッシュメモリアレイを備えた半導体記憶装置が知られている。この半導体記憶装置において、読出し用電流源は、読出し動作において、各々の主ビット線に並列的に電流を供給する。カラムスイッチ回路は、複数の主ビット線の中からアドレス信号で指定された主ビット線を共通ビット線に接続する。センスアンプは、読出し動作において、共通ビット線に伝達された読出し信号を入力し、共通ビット線に接続された主ビット線の電位と基準電位を比較して、読出し対象となる不揮発性メモリセルのドレインとソース間に電流が流れたか否かを検出する。

また、データ読出しのためにビット線に所定の読出し電位を与える読出し用充電トランジスタと、読出し時に非選択のビット線を接地電位にする読出し用放電トランジスタを有するプリチャージ手段と、を備えた半導体記憶装置が知られている。この半導体記憶装置において、非選択ビット線は接地電位に保持され、選択ビット線が予備充電後にフローティング状態となり、センスアンプに接続される。

特開２０１２−１９８９６１号公報特開２００７−１７２７４３号公報特開２００４−２５３１３５号公報

メモリセルに記憶されたデータの読出しに要する時間および電力は、半導体記憶装置の構成およびメモリセルに記憶されたデータの読出しシーケンスに依存する。

開示の技術は、一つの側面として、メモリセルに記憶されたデータの読出しに要する時間および電力を削減することを目的とする。

開示の技術に係る半導体記憶装置は、複数のビットラインと、前記複数のビットラインと交差する複数のセレクトゲートラインと、を含む。該半導体記憶装置は、各々が、前記複数のビットラインと前記複数のセレクトゲートラインとの各交差部に対応して配置されたｐチャネル型のメモリトランジスタを含む複数のメモリセルを含む。該半導体記憶装置は、前記メモリトランジスタの各々に接続され、前記メモリセルに記憶されたデータを読み出す場合に所定の電位が印加されるソースラインを含む。該半導体記憶装置は、前記複数のビットラインの各々に接続された複数のｐチャネル型のチャージングトランジスタを含む。該半導体記憶装置は、前記複数のチャージングトランジスタの各々に接続され、前記メモリセルに記憶されたデータを読み出す場合に所定の電位が印加されるチャージングラインと、を含む。該半導体記憶装置は、前記チャージングトランジスタのオンオフを制御する制御部を更に含む。該制御部は、データの読出しが行われる読出し対象メモリセルに記憶されたデータに応じた電流を、前記読出し対象メモリセルに対応するビットラインである読出し対象ビットラインに流す前に、前記チャージングトランジスタの各々をオン状態とする。該制御部は、前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインに接続されたチャージングトランジスタをオフ状態とする。

開示の技術は、一つの側面として、メモリセルに記憶されたデータの読出しに要する時間および電力を削減することができる、という効果を奏する。

開示の技術の実施形態に係る半導体記憶装置の構成を示す図である。開示の技術の実施形態に係るメモリトランジスタの伝達特性の一例を示す図である。開示の技術の実施形態に係る半導体記憶装置のデータ読出し時における動作の一例を示すタイムチャートである。開示の技術の実施形態に係る半導体記憶装置の構成を示す図である。開示の技術の実施形態に係る半導体記憶装置のデータ読出し時における動作の一例を示すタイムチャートである。

以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は、適宜省略する。

［第１の実施形態］
図１は、開示の技術の第１の実施形態に係る半導体記憶装置１０の構成を示す図である。半導体記憶装置１０は複数のローカルビットラインＬＢＬ０、ＬＢＬ１、ＬＢＬ２、ＬＢＬ３、ローカルビットラインに交差して設けられた複数のセレクトゲートラインＳＧ０、ＳＧ１、ＳＧ２、ＳＧ３およびコントロールゲートラインＣＧを有する。

ローカルビットラインＬＢＬ０〜ＬＢＬ３とセレクトゲートラインＳＧ０〜ＳＧ３との各交差部に対応するように複数のメモリセルＭＣが配置されている。すなわち、半導体記憶装置１０は、所謂ＮＯＲ型の不揮発性半導体メモリを構成し、複数のメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣの各々は、直列接続されたセレクトトランジスタＴｓおよびフローティングゲート構造を有するメモリトランジスタＴｍを含んで構成されている。本実施形態において、メモリトランジスタＴｍおよびセレクトトランジスタＴｓは、それぞれ、ｐチャネル型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）で構成されている。

セレクトゲートラインＳＧ０〜ＳＧ３には、それぞれ、複数のセレクトトランジスタＴｓのゲートが接続され、ローカルビットラインＬＢＬ０〜ＬＢＬ３には、それぞれ、複数のセレクトトランジスタＴｓのドレインが接続されている。同一のローカルビットラインに接続された複数のメモリセルＭＣによってセクタが構成される。セレクトゲートラインＳＧ０〜ＳＧ３は、セレクトゲート制御回路１１に接続されている。セレクトゲート制御回路１１は、セレクトゲートラインＳＧ０〜ＳＧ３に所定の電位を印加することで、セレクトトランジスタＴｓのオンオフを制御する。セレクトゲート制御回路１１は、メモリセルＭＣに記憶されたデータを読み出す場合に、データ読出し対象となるメモリセルＭＣ（以下、読出し対象メモリセルともいう）に接続されたセレクトゲートラインにローレベルの電位Ｖｓｓを印加することで、読出し対象メモリセルのセレクトトランジスタＴｓを選択する。

各メモリトランジスタＴｍのゲートは、共通のコントロールゲートラインＣＧに接続されている。コントロールゲートラインＣＧは、コントロールゲート制御回路１２に接続されている。コントロールゲート制御回路１２は、メモリセルＭＣへのデータの書き込み、メモリセルＭＣからのデータの読み出しおよびデータの消去を行う場合に、コントロールゲートラインＣＧを介して各メモリトランジスタＴｍのゲートに所定の電位を印加する。

各メモリトランジスタＴｍのソースは、共通のソースラインＳＬに接続されている。ソースラインＳＬは、ソースライン制御回路１３に接続されている。ソースライン制御回路１３は、メモリセルＭＣへのデータの書き込み、メモリセルＭＣからのデータの読み出しおよびデータの消去を行う場合に、ソースラインＳＬを介して各メモリトランジスタＴｍのソースに所定の電位を印加する。ソースライン制御回路１３は、メモリセルＭＣに記憶されたデータを読み出す場合に、ソースラインＳＬにハイレベルの電位Ｖｄｄ（＞Ｖｓｓ）を印加する。

各ローカルビットラインＬＢＬ０〜ＬＢＬ３の一端には、それぞれ、セクタセレクトトランジスタＴｓｓ０、Ｔｓｓ１、Ｔｓｓ２およびＴｓｓ３が接続されている。本実施形態において、セクタセレクトトランジスタＴｓｓ０〜Ｔｓｓ３は、それぞれ、ｎチャネル型のＭＯＳＦＥＴで構成されている。セクタセレクトトランジスタＴｓｓ０〜Ｔｓｓ３は、ドレインが対応するローカルビットラインに接続され、ソースが共通のグローバルビットラインＧＢＬに接続されている。セクタセレクトトランジスタＴｓｓ０〜Ｔｓｓ３のゲートは、それぞれ、セクタセレクトラインＹ１０、Ｙ１１、Ｙ１２およびＹ１３に接続されている。セクタセレクトラインＹ１０〜Ｙ１３は、セクタセレクト制御回路１４に接続されている。セクタセレクト制御回路１４は、セクタセレクトラインＹ１０〜Ｙ１３に所定の電位を印加することで、セクタセレクトトランジスタＴｓｓ０〜Ｔｓｓ３のオンオフを制御する。セクタセレクト制御回路１４は、メモリセルＭＣに記憶されたデータを読み出す場合に、読出し対象メモリセルに対応するセクタセレクトラインに電位Ｖｄｄを印加することで、当該セクタセレクトラインに接続されたセクタセレクトトランジスタをオン状態とする。

各ローカルビットラインＬＢＬ０〜ＬＢＬ３の他端には、それぞれ、チャージングトランジスタＴｃ０、Ｔｃ１、Ｔｃ２およびＴｃ３が接続されている。本実施形態において、チャージングトランジスタＴｃ０〜Ｔｃ３は、それぞれ、ｐチャネル型のＭＯＳＦＥＴで構成されている。チャージングトランジスタＴｃ０〜Ｔｃ３は、ドレインが対応するローカルビットラインに接続され、ソースが共通のチャージングラインＣＬに接続されている。チャージングラインＣＬは、チャージングライン制御回路１５に接続されている。チャージングライン制御回路１５は、メモリセルＭＣに記憶されたデータを読み出す場合に、チャージングラインＣＬに電位Ｖｄｄを印加する。

ローカルビットラインＬＢＬ０およびＬＢＬ２にそれぞれ接続されたチャージングトランジスタＴｃ０およびＴｃ２のゲートは、チャージングゲートラインＣＧＧ０に接続されている。一方、ローカルビットラインＬＢＬ１およびＬＢＬ３にそれぞれ接続されたチャージングトランジスタＴｃ１およびＴｃ３のゲートは、チャージングゲートラインＣＧＧ１に接続されている。すなわち、互いに隣接するローカルビットラインに接続されたチャージングトランジスタの各々のゲートは、互いに異なるチャージングゲートラインに接続されている。チャージングゲートラインＣＧＧ０およびＣＧＧ１は、チャージングゲート制御回路１６に接続されている。チャージングゲート制御回路１６は、メモリセルＭＣに記憶されたデータを読み出す場合に、チャージングゲートラインＣＧＧ０およびＣＧＧ１に電位ＶｄｄまたはＶｓｓを供給することで、チャージングトランジスタＴｃ０〜Ｔｃ３のオンオフを制御する。

本実施形態において、セレクトトランジスタＴｓ、メモリトランジスタＴｍおよびチャージングトランジスタＴｃ０〜Ｔｃ３はそれぞれ、ｐチャネル型のＭＯＳＦＥＴで構成されており、図１において破線で囲まれた共通のｎ型ウェル領域ＮＷ内に設けられている。ウェル電圧制御回路１７は、ｎ型ウェル領域ＮＷに接続されており、メモリセルＭＣに記憶されたデータを読み出す場合に、ｎ型ウェル領域ＮＷに電位Ｖｄｄを印加する。

なお、半導体記憶装置１０に含まれるメモリセルＭＣの数は、適宜増減することが可能である。また、メモリセルＭＣの数に応じて、ローカルビットライン、セレクトゲートライン、チャージングトランジスタ、セクタセレクトトランジスタおよびセクタセレクトラインの数は適宜増減されることとなる。

ローカルビットラインＬＢＬ０〜ＬＢＬ３は、開示の技術におけるビットラインの一例である。セレクトゲートラインＳＧ０〜ＳＧ３は、開示の技術におけるセレクトゲートラインの一例である。メモリセルＭＣは、開示の技術におけるメモリセルの一例であり、メモリトランジスタＴｍは、開示の技術におけるメモリトランジスタの一例である。ソースラインＳＬは、開示の技術におけるソースラインの一例である。チャージングトランジスタＴｃ０〜Ｔｃ３は、開示の技術におけるチャージングトランジスタの一例である。チャージングラインＣＬは、開示の技術におけるチャージングラインの一例である。チャージングゲート制御回路１６は、開示の技術における制御部の一例である。チャージングゲートラインＣＧＧ０およびＣＧＧ１は、開示の技術における制御線の一例である。

以下に、半導体記憶装置１０のメモリセルＭＣに記憶されたデータの読出し動作について説明する。図２は、メモリトランジスタＴｍの伝達特性の一例を示す図であり、横軸は、コントロールゲートラインＣＧ（メモリトランジスタＴｍのゲート）に印加される電圧Ｖｃｇを示し、縦軸は、メモリトランジスタＴｍのドレイン電流Ｉｄの絶対値を示す。図２において、実線のカーブは、メモリトランジスタＴｍのフローティングゲートに蓄積された電荷の量が相対的に大きいプログラム状態における伝達特性である。図２において、破線のカーブは、メモリトランジスタＴｍのフローティングゲートに蓄積された電荷の量が相対的に小さい消去状態における伝達特性である。半導体記憶装置１０において、例えば、プログラム状態をデータ“１”に対応させ、消去状態をデータ“０”に対応させてデータの記憶を行ってもよい。

メモリトランジスタＴｍは、消去状態におけるゲート閾値電圧Ｖｔｈ１と、プログラム状態におけるゲート閾値電圧Ｖｔｈ２が互いに異なる。図２に示す例では、消去状態におけるゲート閾値電圧Ｖｔｈ１が負となり、プログラム状態におけるゲート閾値電圧Ｖｔｈ２が正となっている。メモリセルＭＣに記憶されたデータを読み出す場合には、電位ＶｄｄをコントロールゲートラインＣＧに印加する。これにより、プログラム状態にあるメモリトランジスタＴｍには相対的に大きい電流が流れ、消去状態にあるメモリトランジスタＴｍには相対的に小さい電流が流れる。従って、メモリトランジスタＴｍに流れる電流の大小を判定することで、該メモリトランジスタＴｍに記憶されたデータ“０”および“１”を判別することが可能である。

図３は、半導体記憶装置１０のデータ読出し時における動作の一例を示すタイムチャートである。ここでは、初めに図１に示すメモリセルＭＣ００からデータを読み出し、続いて、図１に示すメモリセルＭＣ１１からデータを読み出す場合の動作を例示する。

データ読出しシーケンスが開始されるとコントロールゲート制御回路１２は、電位ＶｄｄをコントロールゲートラインＣＧに印加する。また、ソースライン制御回路１３は、ソースラインＳＬに電位Ｖｄｄを印加する。また、チャージングライン制御回路１５は、チャージングラインＣＬに電位Ｖｄｄを印加する。また、ウェル電圧制御回路１７は、ｎ型ウェル領域ＮＷに電位Ｖｄｄを印加する。なお、コントロールゲートラインＣＧ、ソースラインＳＬ、チャージングラインＣＬおよびｎ型ウェル領域ＮＷは、メモリセルＭＣからのデータの読出し期間中、一定の電位に固定されるので、図３に示すタイムチャートにはこれらの電位の図示は省略されている。

時刻ｔ１よりも前のスタンバイ状態において、チャージングゲート制御回路１６は、チャージングゲートラインＣＧＧ０およびＣＧＧ１にローレベルの電位Ｖｓｓを印加する。これにより、チャージングトランジスタＴｃ０〜Ｔｃ３は、それぞれオン状態となり、チャージングラインＣＬに印加されている電位Ｖｄｄが、全てのローカルビットラインＬＢＬ０〜ＬＢＬ３に印加される。すなわち、全てのローカルビットラインＬＢＬ０〜ＬＢＬ３が、電位Ｖｄｄでプリチャージされる。また、スタンバイ状態において、セレクトゲート制御回路１１は、全てのセレクトゲートラインＳＧ０〜ＳＧ３にハイレベルの電位Ｖｄｄを印加する。これにより、全てのメモリセルＭＣのセレクトトランジスタＴｓはオフ状態とされる。また、スタンバイ状態において、セクタセレクト制御回路１４は、全てのセクタセレクトラインＹ１０〜Ｙ１３にローレベルの電位Ｖｓｓを印加する。これにより、全てのセクタセレクトトランジスタＴｓｓ０〜Ｔｓｓ３はオフ状態とされる。

時刻ｔ１において、アドレスラッチ信号ＬＡＴがローレベルに遷移すると、半導体記憶装置１０の外部から供給されるアドレス信号ＡＤＤが半導体記憶装置１０に取り込まれる。そして、アドレス信号ＡＤＤによって示される読出しアドレスに対応するメモリセルＭＣ００からのデータの読出しが開始される。

時刻ｔ１において、セレクトゲート制御回路１１は、読出し対象メモリセルＭＣ００が接続されたセレクトゲートラインＳＧ０にローレベルの電位Ｖｓｓを印加する。これにより、セレクトゲートラインＳＧ０に接続されたセレクトトランジスタＴｓの各々は、オン状態とされる。一方、他のセレクトゲートラインＳＧ１〜ＳＧ３の電位はＶｄｄに維持され、セレクトゲートラインＳＧ１〜ＳＧ３に接続されたセレクトトランジスタＴｓの各々は、オフ状態を維持する。

時刻ｔ２において、チャージングゲート制御回路１６は、読出し対象メモリセルＭＣ００が接続されたローカルビットライン（以下、読出し対象ローカルビットラインと称する）ＬＢＬ０に対応するチャージングゲートラインＣＧＧ０にハイレベルの電位Ｖｄｄを印加する。これにより、チャージングトランジスタＴｃ０はオフ状態とされ、読出し対象ローカルビットラインＬＢＬ０は、チャージングラインＣＬから切り離される。読出し対象ローカルビットラインＬＢＬ０は、フローティング状態となるが、電位Ｖｄｄが維持される。なお、チャージングゲートラインＣＧＧ０にハイレベルの電位Ｖｄｄが印加されることで、チャージングトランジスタＴｃ２もオフ状態とされ、ローカルビットラインＬＢＬ２もフローティング状態とされる。一方、チャージングゲート制御回路１６は、チャージングゲートラインＣＧＧ１への電位Ｖｓｓの印加を維持する。これにより、チャージングトランジスタＴｃ１およびＴｃ３はオン状態に維持され、読出し対象ローカルビットラインＬＢＬ０に隣接するローカルビットラインＬＢＬ１に電位Ｖｄｄが印加された状態が維持される。ローカルビットラインＬＢＬ３についても同様である。

また、時刻ｔ２において、セクタセレクト制御回路１４は、読出し対象ローカルビットラインＬＢＬ０に対応するセクタセレクトラインＹ１０にハイレベルの電位Ｖｄｄを印加する。これにより、セクタセレクトトランジスタＴｓｓ０がオン状態とされ、読出し対象ローカルビットラインＬＢＬ０がグローバルビットラインＧＢＬに接続される。セクタセレクト制御回路１４は、他のセクタセレクトラインＹ１１〜Ｙ１３にはローレベルの電位Ｖｓｓの印加を維持して、セクタセレクトトランジスタＴｓｓ１〜Ｔｓｓ３のオフ状態を維持する。

セクタセレクトトランジスタＴｓｓ０がオン状態とされることで、読出し対象メモリセルＭＣ００に記憶されたデータに応じた電流（以下において読出し電流という）Ｉｒ１が、読出し対象ローカルビットラインＬＢＬ０を経由してグローバルビットラインＧＢＬに流れる。図３において、メモリセルＭＣ００が、プログラム状態である場合のローカルビットラインＬＢＬ０の電位が実線で示され、消去状態である場合のローカルビットラインＬＢＬ０の電位が破線で示されている。また、図３において、メモリセルＭＣ００がプログラム状態である場合の読出し電流Ｉｒ１が実線で示され、消去状態である場合の読出し電流Ｉｒ１が破線で示されている。読出し電流Ｉｒ１は、センスアンプ（図示せず）によって基準電流と比較され、読出し対象メモリセルＭＣ００に記憶されたデータが判別される。

その後、アドレスラッチ信号ＬＡＴがハイレベルに遷移し、アドレス信号ＡＤＤによって示される読出しアドレスがＭＣ００からＭＣ１１に遷移する。

時刻ｔ３において、アドレスラッチ信号ＬＡＴがローレベルに遷移すると新たなアドレス信号ＡＤＤが半導体記憶装置１０に取り込まれ、新たなアドレス信号ＡＤＤによって示される読出しアドレスに対応するメモリセルＭＣ１１からのデータの読出しが開始される。

時刻ｔ３において、チャージングゲート制御回路１６は、チャージングゲートラインＣＧＧ０にローレベルの電位Ｖｓｓを印加する。これにより、チャージングトランジスタＴｃ０およびＴｃ２はオン状態とされ、ローカルビットラインＬＢＬ０およびＬＢＬ２は、電位Ｖｄｄでプリチャージされる。なお、プリチャージ電位は、ソースラインＳＬに印加される電位Ｖｄｄと同じであるため、先のメモリセルＭＣ００からのデータの読出し期間中、ローカルビットラインＬＢＬ２に充電された電荷は、外部に流出ない。従って、時刻ｔ３において、チャージングトランジスタＴｃ２がオン状態とされても、ローカルビットラインＬＢＬ２には充電電流は殆ど流れない。

時刻ｔ３において、セレクトゲート制御回路１１は、セレクトゲートラインＳＧ０にハイレベルの電位Ｖｄｄを印加するとともに新たにデータ読出し対象とされたメモリセルＭＣ１１が接続されたセレクトゲートラインＳＧ１にローレベルの電位Ｖｓｓを印加する。これにより、セレクトゲートラインＳＧ０に接続されたセレクトトランジスタＴｓの各々はオフ状態とされ、セレクトゲートラインＳＧ１に接続されたセレクトトランジスタＴｓの各々はオン状態とされる。他のセレクトゲートラインＳＧ２およびＳＧ３の電位は、Ｖｄｄに維持され、これらに接続されたセレクトトランジスタＴｓの各々は、オフ状態を維持する。

また、時刻ｔ３において、セクタセレクト制御回路１４は、セクタセレクトラインＹ１０にローレベルの電位Ｖｓｓを印加する。これにより、セクタセレクトトランジスタＴｓｓ０がオフ状態とされ、ローカルビットラインＬＢＬ０がグローバルビットラインＧＢＬから切り離される。

時刻ｔ４において、チャージングゲート制御回路１６は、読出し対象ローカルビットラインＬＢＬ１に対応するチャージングゲートラインＣＧＧ１にハイレベルの電位Ｖｄｄを印加する。これにより、チャージングトランジスタＴｃ１はオフ状態とされ、読出し対象ローカルビットラインＬＢＬ１は、チャージングラインＣＬから切り離される。読出し対象ローカルビットラインＬＢＬ１は、フローティング状態となるが、電位Ｖｄｄが維持される。なお、チャージングゲートラインＣＧＧ１にハイレベルの電位Ｖｄｄが印加されることで、チャージングトランジスタＴｃ３もオフ状態とされ、ローカルビットラインＬＢＬ３もフローティング状態とされる。一方、チャージングゲート制御回路１６は、チャージングゲートラインＣＧＧ０へのローレベルの電位Ｖｓｓの印加を維持する。これにより、チャージングトランジスタＴｃ０およびＴｃ２はオン状態を維持し、読出し対象ローカルビットラインＬＢＬ１に隣接するローカルビットラインＬＢＬ０およびＬＢＬ２に電位Ｖｄｄが印加された状態が維持される。

また、時刻ｔ４において、セクタセレクト制御回路１４は、読出し対象ローカルビットラインＬＢＬ１に対応するセクタセレクトラインＹ１１にハイレベルの電位Ｖｄｄを印加する。これにより、セクタセレクトトランジスタＴｓｓ１がオン状態とされ、読出し対象ローカルビットラインＬＢＬ１がグローバルビットラインＧＢＬに接続される。セクタセレクト制御回路１４は、他のセクタセレクトラインＹ１０、Ｙ１２およびＹ１３へはローレベルの電位Ｖｓｓの印加を維持して、セクタセレクトトランジスタＴｓｓ０、Ｔｓｓ２およびＴｓｓ３のオフ状態を維持する。

セクタセレクトトランジスタＴｓｓ１がオン状態とされることで、読出し電流Ｉｒ１が、読出し対象ローカルビットラインＬＢＬ１を経由してグローバルビットラインＧＢＬに流れる。図３において、メモリセルＭＣ１１が、プログラム状態である場合のローカルビットラインＬＢＬ１の電位が実線で示され、消去状態である場合のローカルビットラインＬＢＬ１の電位が破線で示されている。また、図３において、メモリセルＭＣ１１がプログラム状態である場合の読出し電流Ｉｒ１が実線で示され、消去状態である場合の読出し電流Ｉｒ１が破線で示されている。読出し電流Ｉｒ１は、センスアンプ（図示せず）によって基準電流と比較され、読出しメモリセルＭＣ１１に記憶されたデータが判別される。

以上のように、半導体記憶装置１０によれば、メモリセルに記憶されたデータに応じた読出し電流Ｉｒ１を読出し対象ローカルビットラインに流す前に、全てのチャージングトランジスタＴｃ０〜Ｔｃ３がオン状態とされる。これにより、全てのローカルビットラインＬＢＬ０〜ＬＢＬ３が電位Ｖｄｄでプリチャージされる。すなわち、センスアンプによる読出し電流Ｉｒ１のセンシング開始時点において、読出し対象ローカルビットラインの電位は常にＶｄｄとされる。このように、読出し電流Ｉｒ１のセンシング開始時点における読出し対象ローカルビットラインの電位を一定とすることで、読出し電流Ｉｒ１が安定し、センスアンプがデータの判別に要する時間を短縮することができる。すなわち、半導体記憶装置１０によれば、データの読出しに要する時間を短縮することができる。また、半導体記憶装置１０によれば、読出し電流Ｉｒ１を読出し対象ローカルビットラインに流すときに、読出し対象ローカルビットラインに接続されたチャージングトランジスタがオフ状態とされる。これにより、読出し対象ローカルビットラインは、チャージングラインから切り離され、チャージングラインから電流が流れ続けることがなくなる。従って、読出し電流Ｉｒ１のセンシング時に、読出し対象ローカルビットラインに接続されたチャージングトランジスタのオン状態を維持する場合と比較して、消費電力を抑制することができる。

また、半導体記憶装置１０によれば、メモリセルＭＣに記憶されたデータの読出し期間中、ソースラインＳＬとチャージングラインＣＬとが同電位に維持される。また、ローカルビットラインＬＢＬ０〜ＬＢＬ３は、対応するチャージングトランジスタＴｃ０〜Ｔｃ３のオンオフに応じて、チャージングラインＣＬの電位Ｖｄｄが印加された状態またはチャージングラインから切り離された状態とされる。これにより、読出し対象ローカルビットライン以外のローカルビットラインにおいては、プリチャージによって蓄積された電荷が放電しないので、ローカルビットラインにおいて充放電を繰り返す方式と比較して消費電力を小さくすることが可能となる。チャージングトランジスタＴｃ０〜Ｔｃ３、メモリトランジスタＴｍおよびセレクトトランジスタＴｓをそれぞれ同一の導電型のトランジスタで構成することで、ソースラインＳＬおよびチャージングラインＣＬを同電位とすることが可能となる。

また、半導体記憶装置１０によれば、読出し電流Ｉｒ１を読出し対象ローカルビットラインに流すときに、読出し対象ローカルビットラインに隣接するローカルビットライン（以下、隣接ローカルビットラインともいう）に接続されたチャージングトランジスタがオン状態とされる。すなわち、読出し電流Ｉｒ１が読出し対象ローカルビットラインに流れる間、隣接ローカルビットラインの電位はＶｄｄとされる。このように、隣接ローカルビットラインの電位を固定することにより、ローカルビットライン間の容量結合が安定する。その結果、読出し電流Ｉｒ１の安定化を図ることができ、センスアンプにおいて、読出し電流Ｉｒ１のセンシングをより高速で行うことが可能となる。

また、半導体記憶装置１０によれば、図３に示されるように、チャージングトランジスタの各々がオン状態とされるタイミング（例えば時刻ｔ３）で、読出し対象メモリセルに対応するセレクトゲートラインに電位Ｖｓｓが印加され、当該読出し対象メモリセルが選択される。すなわち、ローカルビットラインのプリチャージ期間と、読出し対象メモリセルにおけるセレクトトランジスタＴｓのオン状態への移行期間とがオーバーラップしている。ローカルビットラインのプリチャージ期間およびセレクトトランジスタＴｓのオン状態への移行期間は、ある程度の時間幅が必要となる。従って、これらの期間をオーバーラップさせることで、ローカルビットラインのプリチャージの完了を待ってメモリセルの選択を行う場合と比較して、データの読出しに要する期間を短縮することができる。

［第２の実施形態］
図４は、開示の技術の第２の実施形態に係る半導体記憶装置１０Ａの構成を示す図である。第２の実施形態に係る半導体記憶装置１０Ａは、読出し電流Ｉｒ１に基づいて、読出し対象メモリセルに記憶されたデータの判別を行う回路部分を更に含む。すなわち、第２の実施形態に係る半導体記憶装置１０Ａは、第１の実施形態に係る半導体記憶装置１０の構成に対して、トランジスタＭ１〜Ｍ４およびセンスアンプ２０を更に含む。本実施形態において、トランジスタＭ１〜Ｍ４は、それぞれ、ｐチャネル型のＭＯＳＦＥＴで構成されている。

トランジスタＭ１およびＭ２は、グローバルビットラインＧＢＬと電位Ｖｓｓが印加される電源ラインＰＬとの間に直列接続されている。トランジスタＭ１は、ソースがグローバルビットラインＧＢＬに接続され、ドレインがトランジスタＭ２のソースに接続されている。トランジスタＭ１のゲートにはインバータ２２を介して読出し制御信号Ｓｒが入力される。トランジスタＭ１は、読出し制御信号Ｓｒによってオンオフが制御される。

トランジスタＭ２は、ドレインが電源ラインＰＬに接続され、ゲートが自身のソースに接続されている。トランジスタＭ３は、ドレインが電源ラインＰＬに接続され、ゲートがトランジスタＭ２のゲートに接続され、ソースがセンスアンプの一方の入力端子に接続されている。トランジスタＭ３は、トランジスタＭ２とともにカレントミラー回路を構成し、グローバルビットラインＧＢＬに流れる読出し電流Ｉｒ１の大きさに応じた大きさの電流Ｉｒ２をセンスアンプ２０の一方の入力端子に流す。

トランジスタＭ４は、ドレインが電源ラインＰＬに接続され、ソースがセンスアンプ２０の他方の入力端子に接続されている。トランジスタＭ４のゲートには、基準電圧Ｖｒｅｆが印加されており、トランジスタＭ４は、基準電圧Ｖｒｅｆの大きさに応じた大きさの基準電流Ｉｒｅｆをセンスアンプ２０の他方の入力端子に流す。

センスアンプ２０は、外部から供給されるイネーブル信号ＳＡＥに応じて活性化される。活性化されたセンスアンプ２０は、一方の入力端子に流れる電流Ｉｒ２の大きさと、他方の入力端子に流れる基準電流Ｉｒｅｆの大きさとの比較結果を示す出力電圧を出力端子２１から出力する。例えば、センスアンプ２０は、電流Ｉｒ２の大きさが、基準電流Ｉｒｅｆの大きさよりも大きい場合にはハイレベルの出力電圧を出力し、電流Ｉｒ２の大きさが、基準電流Ｉｒｅｆの大きさよりも小さい場合にはローベルの出力電圧を出力する。すなわち、センスアンプ２０は、基準電流Ｉｒｅｆに対する電流Ｉｒ２の大小を判定することで、読出し対象メモリセルに記憶されたデータの判別結果を出力する。なお、センスアンプ２０は、開示の技術における出力部の一例である。

図５は、半導体記憶装置１０Ａのデータ読出し時における動作の一例を示すタイムチャートである。ここでは、初めに図４に示すメモリセルＭＣ００からデータを読み出し、続いて図４に示すメモリセルＭＣ１１からデータを読み出す場合を例示する。

時刻ｔ１において、アドレスラッチ信号ＬＡＴがローレベルに遷移すると、アドレス信号ＡＤＤが半導体記憶装置１０Ａに取り込まれる。そして、アドレス信号ＡＤＤによって示される読出しアドレスに対応するメモリセルＭＣ００からのデータの読出しが開始される。

また、時刻ｔ１において、セクタセレクト制御回路１４は、読出し対象ローカルビットラインＬＢＬ０に対応するセクタセレクトラインＹ１０にハイレベルの電位Ｖｄｄを印加する。これにより、セクタセレクトトランジスタＴｓｓ０がオン状態とされ、読出し対象ローカルビットラインＬＢＬ０がグローバルビットラインＧＢＬに接続される。このように、第２の実施形態に係る半導体記憶装置１０Ａにおいては、セレクトトランジスタＴｓをオン状態とするタイミングと同じタイミングで、セクタセレクトトランジスタをオン状態としている。これは、半導体記憶装置１０Ａにおいては、読出し電流Ｉｒ１が流れる電流経路の開閉をトランジスタＭ１が担うためである。セクタセレクト制御回路１４は、他のセクタセレクトラインＹ１１〜Ｙ１３にはローレベルの電位Ｖｓｓの印加を維持して、セクタセレクトトランジスタＴｓｓ１〜Ｔｓｓ３のオフ状態を維持する。

時刻ｔ２において、チャージングゲート制御回路１６は、読出し対象ローカルビットラインＬＢＬ０に対応するチャージングゲートラインＣＧＧ０にハイレベルの電位Ｖｄｄを印加する。これにより、チャージングトランジスタＴｃ０はオフ状態とされ、読出し対象ローカルビットラインＬＢＬ０は、チャージングラインＣＬから切り離される。読出し対象ローカルビットラインＬＢＬ０は、フローティング状態となるが、電位Ｖｄｄが維持される。なお、チャージングゲートラインＣＧＧ０にハイレベルの電位Ｖｄｄが印加されることで、チャージングトランジスタＴｃ２もオフ状態とされ、ローカルビットラインＬＢＬ２もフローティング状態とされる。一方、チャージングゲート制御回路１６は、チャージングゲートラインＣＧＧ１への電位Ｖｓｓの印加を維持する。これにより、チャージングトランジスタＴｃ１およびＴｃ３はオン状態に維持され、読出し対象ローカルビットラインＬＢＬ０に隣接するローカルビットラインＬＢＬ１に電位Ｖｄｄが印加された状態が維持される。ローカルビットラインＬＢＬ３についても同様である。

また、時刻ｔ２において、ハイレベルの読出し制御信号Ｓｒがインバータ２２に入力される。インバータ２２は、ハイレベルの読出し制御信号Ｓｒを反転させた信号を、トランジスタＭ１のゲートに供給する。これにより、トランジスタＭ１がオン状態とされる。

セクタセレクトトランジスタＴｓｓ０およびトランジスタＭ１の双方がオン状態とされることで、メモリセルＭＣ００に記憶されたデータに応じた読出し電流Ｉｒ１が、読出し対象ローカルビットラインＬＢＬ０を経由してグローバルビットラインＧＢＬに流れる。図３において、メモリセルＭＣ００が、プログラム状態である場合のローカルビットラインＬＢＬ０の電位が実線で示され、消去状態である場合のローカルビットラインＬＢＬ０の電位が破線で示されている。また、図５において、メモリセルＭＣ００が、プログラム状態である場合の読出し電流Ｉｒ１が実線で示され、消去状態である場合の読出し電流Ｉｒ１が破線で示されている。

時刻ｔ２において、イネーブル信号ＳＡＥがローレベルに遷移すると、センスアンプ２０が活性化される。読出し電流Ｉｒ１の大きさに応じた大きさの電流Ｉｒ２は、センスアンプ２０によって基準電流Ｉｒｅｆと比較され、読出し対象メモリセルＭＣ００に記憶されたデータが判別される。

時刻ｔ３において、アドレスラッチ信号ＬＡＴがローレベルに遷移するとアドレス信号ＡＤＤが半導体記憶装置１０Ａに取り込まれ、新たなアドレス信号ＡＤＤによって示される読出しアドレスに対応するメモリセルＭＣ１１からのデータの読出しが開始される。

また、時刻ｔ３において、セクタセレクト制御回路１４は、セクタセレクトラインＹ１０にローレベルの電位Ｖｓｓを印加するとともに読出し対象ローカルビットラインＬＢＬ１に対応するセクタセレクトラインＹ１１にハイレベルの電位Ｖｄｄを印加する。これにより、セクタセレクトトランジスタＴｓｓ０がオフ状態とされ、ローカルビットラインＬＢＬ０がグローバルビットラインＧＢＬから切り離される。一方、セクタセレクトトランジスタＴｓｓ１がオン状態とされ、読出し対象ローカルビットラインＬＢＬ１がグローバルビットラインＧＢＬに接続される。セクタセレクト制御回路１４は、他のセクタセレクトラインＹ１２およびＹ１３へはローレベルの電位Ｖｓｓの印加を維持して、セクタセレクトトランジスタＴｓｓ２およびＴｓｓ３のオフ状態を維持する。

また、時刻ｔ３において、読出し制御信号Ｓｒがローレベルに遷移することによってトランジスタＭ１がオフ状態となり、イネーブル信号ＳＡＥがハイレベルに遷移することによってセンスアンプ２０が非活性状態となる。

また、時刻ｔ４において、ハイレベルの読出し制御信号Ｓｒがインバータ２２に入力される。インバータ２２は、ハイレベルの読出し制御信号Ｓｒを反転させた信号を、トランジスタＭ１のゲートに供給する。これにより、トランジスタＭ１がオン状態とされる。

セクタセレクトトランジスタＴｓｓ１およびトランジスタＭ１の双方がオン状態とされることで、メモリセルＭＣ１１に記憶されたデータに応じた読出し電流Ｉｒ１が、読出し対象ローカルビットラインＬＢＬ１を経由してグローバルビットラインＧＢＬに流れる。図５において、メモリセルＭＣ１１が、プログラム状態である場合のローカルビットラインＬＢＬ１の電位が実線で示され、消去状態である場合のローカルビットラインＬＢＬ０の電位が破線で示されている。また、図５において、メモリセルＭＣ１１が、プログラム状態である場合の読出し電流Ｉｒ１が実線で示され、消去状態である場合の読出し電流Ｉｒ１が破線で示されている。

時刻ｔ４において、イネーブル信号ＳＡＥがローレベルに遷移すると、センスアンプ２０が活性化される。読出し電流Ｉｒ１の大きさに応じた大きさの電流Ｉｒ２は、センスアンプ２０によって基準電流Ｉｒｅｆと比較され、読出し対象メモリセルＭＣ１１に記憶されたデータが判別される。

開示の技術の第２の実施形態に係る半導体記憶装置１０Ａによれば、第１の実施形態に係る半導体記憶装置１０と同様、メモリセルに記憶されたデータの読出しに要する時間および電力を削減することが可能となる。

また、センスアンプ２０は、イネーブル信号ＳＡＥに応じて間欠的に活性化されるので、センスアンプ２０を常時活性化状態とする場合と比較して消費電力を抑制することが可能となる。

また、半導体記憶装置１０Ａにおいて、セレクトトランジスタＴｓ、メモリトランジスタＴｍおよびチャージングトランジスタＴｃ０〜Ｔｃ３はそれぞれ、ｐチャネル型のＭＯＳＦＥＴで構成されている。そして、メモリセルＭＣが高電位側（Ｖｄｄ側）に配置され、センスアンプ２０が低電位側（Ｖｓｓ側）に配置されている。これにより、メモリセルＭＣから読み出された読出し電流Ｉｒ１は、ローカルビットラインおよびグローバルビットラインＧＢＬを経由して、電位Ｖｓｓ（＜Ｖｄｄ）が印加される電源ラインＰＬに向けて流れる。
仮に、メモリセルＭＣをセンスアンプ２０に対して低電位側に配置した場合には、上記各トランジスタは、ｎチャネル型のトランジスタで構成されることになる。この構成の場合、各ローカルビットラインをプリチャージする場合には、Ｖｓｓレベルからのチャージアップが必要となるので、プリチャージに比較的長い時間を要する。また、次のメモリセルＭＣからのデータの読出しに際し、前回の読み出し対象ローカルビットラインに対するディスチャージと次の読み出し対象ローカルビットラインに対するチャージアップを行う必要があり、電力消費量も比較的大きくなる。
一方、上記各トランジスタをｐチャネル型のトランジスタで構成し、メモリセルＭＣをセンスアンプ２０に対して高電位側に配置した場合には、チャージングラインとソースラインが同電位（Ｖｄｄ）なので、セレクトゲートラインの立ち上げと並行して各ローカルビットラインのプリチャージを行うことができる。従って、トランジスタＭ１をオン状態とした後、直ちに読出し電流Ｉｒ１のセンシングを行うことができる。このため、メモリセルＭＣをセンスアンプ２０に対して低電位側に配置した場合と比較して、データの読出し時間を短くすることができる。また、次のメモリセルＭＣからのデータの読出しに際し、前回の読み出し対象ローカルビットラインをプリチャージすれば足りる。また、その場合も、当該ローカルビットラインの電位からのチャージアップで足り、必ずしもVssレベルからのチャージアップを要しない。このため、メモリセルＭＣをセンスアンプ２０に対して低電位側に配置した場合と比較して、電力消費量を小さくすることができる。

以上の第１および第２の実施形態に関し、更に以下の付記を開示する。

（付記１）
複数のビットラインと、
前記複数のビットラインと交差する複数のセレクトゲートラインと、
各々が、前記複数のビットラインと前記複数のセレクトゲートラインとの各交差部に対応して配置されたｐチャネル型のメモリトランジスタを含む複数のメモリセルと、
前記メモリトランジスタの各々に接続され、前記メモリセルに記憶されたデータを読み出す場合に所定の電位が印加されるソースラインと、
前記複数のビットラインの各々に接続された複数のｐチャネル型のチャージングトランジスタと、
前記複数のチャージングトランジスタの各々に接続され、前記メモリセルに記憶されたデータを読み出す場合に所定の電位が印加されるチャージングラインと、
前記複数のメモリセルのうち、データの読出しが行われる読出し対象メモリセルに記憶されたデータに応じた電流を、前記複数のビットラインのうちの前記読出し対象メモリセルに対応するビットラインである読出し対象ビットラインに流す前に、前記チャージングトランジスタの各々をオン状態とし、前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインに接続されたチャージングトランジスタをオフ状態とする制御部と、
を含む半導体記憶装置。

（付記２）
前記メモリセルに記憶されたデータの読出し期間中、前記ソースラインと前記チャージングラインとが同電位に維持される
付記１に記載の半導体記憶装置。

（付記３）
前記複数のビットラインの各々は、前記メモリセルに記憶されたデータの読出し期間中、前記チャージングトランジスタのオンオフに応じて前記チャージングラインの電位が印加された状態または前記チャージングラインから切り離された状態とされる
付記１または付記２に記載の半導体記憶装置。

（付記４）
前記制御部は、前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインに隣接するビットラインに接続されたチャージングトランジスタをオン状態とする
付記１から付記３のいずれか１つに記載の半導体記憶装置。

（付記５）
前記複数のビットラインのうち、互いに隣接するビットラインに接続されたチャージングトランジスタの各々のゲートは、互いに異なる制御線を介して前記制御部に接続されている
付記１から付記４のいずれか１つに記載の半導体記憶装置。

（付記６）
前記チャージングトランジスタの各々がオン状態とされるタイミングで、前記複数のセレクトゲートラインのうち、前記読出し対象メモリセルに対応するセレクトゲートラインに所定の電位が印加され当該読出し対象メモリセルが選択される
付記１から付記５のいずれか１つに記載の半導体記憶装置。

（付記７）
前記読出し対象メモリセルが選択されるタイミングにおいて、前記複数のビットラインの各々は同電位である
付記１から付記６のいずれか１つに記載の半導体記憶装置。

（付記８）
前記複数のビットラインの各々に接続され、前記読出し対象メモリセルに記憶されたデータに応じた電流の大きさに応じた出力電圧を出力する出力部を更に含む
付記１から付記７のいずれか１つに記載の半導体記憶装置。

（付記９）
前記読出し対象メモリセルに記憶されたデータに応じた電流は、前記チャージングラインおよび前記ソースラインの電位よりも低い電位を有する低電位ラインに向けて流れるように構成された
付記８に記載の半導体記憶装置。

（付記１０）
前記出力部は、前記読出し対象メモリセルに記憶されたデータに応じた電流の大きさを、基準電流の大きさと比較した結果を前記出力電圧として出力する
付記８または付記９に記載の半導体記憶装置。

（付記１１）
前記複数のビットラインの各々に接続されたグローバルビットラインを更に含む
付記１から付記１０のいずれか１つに記載の半導体記憶装置。

（付記１２）
前記複数のビットラインの各々と前記グローバルビットラインとの間に設けられた複数のセクタセレクトトンランジスタを更に含む
付記１１に記載の半導体記憶装置。

（付記１３）
前記複数のメモリセルの各々は、対応するビットラインおよび対応するセレクトゲートラインに接続されたセレクトトランジスタと、前記セレクトトランジスタに接続された前記メモリトランジスタと、を含む
付記１から付記１２のいずれか１つに記載の半導体記憶装置。

（付記１４）
前記メモリトランジスタは、フローティングゲート構造を有する付記１から付記１３のいずれか１つに記載の半導体記憶装置。

（付記１５）
複数のビットラインと、前記複数のビットラインと交差する複数のセレクトゲートラインと、各々が、前記複数のビットラインと前記複数のセレクトゲートラインとの各交差部に対応して配置されたｐチャネル型のメモリトランジスタを含む複数のメモリセルと、前記メモリトランジスタの各々に接続されたソースラインと、を含む半導体記憶装置の前記メモリセルに記憶されたデータの読出し方法であって、
前記複数のメモリセルのうち、データの読出しが行われる読出し対象メモリセルに記憶されたデータに応じた電流を、前記複数のビットラインのうちの前記読出し対象メモリセルに対応するビットラインである読出し対象ビットラインに流す前に、前記ビットラインの各々に所定の電位を有するチャージングラインに接続し、前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインを前記チャージングラインから切り離し、
前記読出し対象メモリセルに記憶されたデータに応じた電流を、前記チャージングラインおよび前記ソースラインの電位よりも低い電位を有する低電位ラインに向けて流す
読出し方法。

（付記１６）
前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流す前に、前記ビットラインの各々に前記ソースラインの電位と同じ電位を印加する
付記１５に記載の読出し方法。

（付記１７）
前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインに隣接するビットラインに前記所定の電位を印加する
付記１６に記載の読出し方法。

（付記１８）
前記ビットラインの各々に前記所定の電位を印加するタイミングで、前記複数のセレクトゲートラインのうち、前記読出し対象メモリセルに対応するセレクトゲートラインに所定の電位を印加して当該読出し対象メモリセルを選択する
付記１５から付記１７のいずれか１つに記載の読出し方法。

（付記１９）
前記読出し対象メモリセルを選択するタイミングにおいて、前記複数のビットラインの各々を同電位にする
付記１５から付記１８のいずれか１つに記載の読出し方法。

１０、１０Ａ、１０Ｂ半導体記憶装置
１１セレクトゲート制御回路
１２コントロールゲート制御回路
１３ソースライン制御回路
１４セクタセレクト制御回路
１５チャージングライン制御回路
１６チャージングゲート制御回路
１７ウェル電圧制御回路
２０センスアンプ
ＬＢＬ０〜ＬＢＬ３ローカルビットライン
ＧＢＬグローバルビットライン
ＳＧ０〜ＳＧ３セレクトゲートライン
Ｙ１０〜Ｙ１３セクタセレクトライン
ＣＧコントロールゲートライン
ＳＬソースライン
ＣＬチャージングライン
ＣＧＧ０、ＣＧＧ１チャージングゲートライン
ＭＣメモリセル
Ｔｍメモリトランジスタ
Ｔｓセレクトトランジスタ
Ｔｃ０〜Ｔｃ３チャージングトランジスタ
Ｔｓｓ１〜Ｔｓｓ３セクタセレクトトランジスタ

Claims

複数のビットラインと、
前記複数のビットラインと交差する複数のセレクトゲートラインと、
各々が、前記複数のビットラインと前記複数のセレクトゲートラインとの各交差部に対応して配置されたｐチャネル型のメモリトランジスタを含む複数のメモリセルと、
前記メモリトランジスタの各々に接続され、前記メモリセルに記憶されたデータを読み出す場合に所定の電位が印加されるソースラインと、
前記複数のビットラインの各々に接続された複数のｐチャネル型のチャージングトランジスタと、
前記複数のチャージングトランジスタの各々に接続され、前記メモリセルに記憶されたデータを読み出す場合に所定の電位が印加されるチャージングラインと、
前記複数のメモリセルのうち、データの読出しが行われる読出し対象メモリセルに記憶されたデータに応じた電流を、前記複数のビットラインのうちの前記読出し対象メモリセルに対応するビットラインである読出し対象ビットラインに流す前に、前記チャージングトランジスタの各々をオン状態とし、前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインに接続されたチャージングトランジスタをオフ状態とする制御部と、
を含む半導体記憶装置。
前記メモリセルに記憶されたデータの読出し期間中、前記ソースラインと前記チャージングラインとが同電位に維持される
請求項１に記載の半導体記憶装置。
前記複数のビットラインの各々は、前記メモリセルに記憶されたデータの読出し期間中、前記チャージングトランジスタのオンオフに応じて前記チャージングラインの電位が印加された状態または前記チャージングラインから切り離された状態とされる
請求項１または請求項２に記載の半導体記憶装置。
前記制御部は、前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインに隣接するビットラインに接続されたチャージングトランジスタをオン状態とする
請求項１から請求項３のいずれか１つに記載の半導体記憶装置。
前記複数のビットラインのうち、互いに隣接するビットラインに接続されたチャージングトランジスタの各々のゲートは、互いに異なる制御線を介して前記制御部に接続されている
請求項１から請求項４のいずれか１項に記載の半導体記憶装置。
前記チャージングトランジスタの各々がオン状態とされるタイミングで、前記複数のセレクトゲートラインのうち、前記読出し対象メモリセルに対応するセレクトゲートラインに所定の電位が印加され当該読出し対象メモリセルが選択される
請求項１から請求項５のいずれか１つに記載の半導体記憶装置。
前記読出し対象メモリセルが選択されるタイミングにおいて、前記複数のビットラインの各々は同電位である
請求項１から請求項６のいずれか１つに記載の半導体記憶装置。
前記複数のビットラインの各々に接続され、前記読出し対象メモリセルに記憶されたデータに応じた電流の大きさに応じた出力電圧を出力する出力部を更に含む
請求項１から請求項７のいずれか１つに記載の半導体記憶装置。
前記読出し対象メモリセルに記憶されたデータに応じた電流は、前記チャージングラインおよび前記ソースラインの電位よりも低い電位を有する低電位ラインに向けて流れるように構成された
請求項８に記載の半導体記憶装置。
複数のビットラインと、前記複数のビットラインと交差する複数のセレクトゲートラインと、各々が、前記複数のビットラインと前記複数のセレクトゲートラインとの各交差部に対応して配置されたｐチャネル型のメモリトランジスタを含む複数のメモリセルと、前記メモリトランジスタの各々に接続されたソースラインと、を含む半導体記憶装置の前記メモリセルに記憶されたデータの読出し方法であって、
前記複数のメモリセルのうち、データの読出しが行われる読出し対象メモリセルに記憶されたデータに応じた電流を、前記複数のビットラインのうちの前記読出し対象メモリセルに対応するビットラインである読出し対象ビットラインに流す前に、前記ビットラインの各々を所定の電位を有するチャージングラインに接続し、
前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインを前記チャージングラインから切り離し、
前記読出し対象メモリセルに記憶されたデータに応じた電流を、前記チャージングラインおよび前記ソースラインの電位よりも低い電位を有する低電位ラインに向けて流す
読出し方法。
前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流す前に、前記ビットラインの各々に前記ソースラインの電位と同じ電位を印加する
請求項１０に記載の読出し方法。
前記読出し対象メモリセルに記憶されたデータに応じた電流を前記読出し対象ビットラインに流すときに、前記読出し対象ビットラインに隣接するビットラインに前記所定の電位を印加する
請求項１０または請求項１１に記載の読出し方法。
前記ビットラインの各々に前記所定の電位を印加するタイミングで、前記複数のセレクトゲートラインのうち、前記読出し対象メモリセルに対応するセレクトゲートラインに所定の電位を印加して当該読出し対象メモリセルを選択する
請求項１０から請求項１２のいずれか１つに記載の読出し方法。