JP5737102B2

JP5737102B2 - 半導体装置

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Publication number: JP5737102B2
Application number: JP2011203958A
Authority: JP
Inventors: 征典宮田; 広光田邊
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2011-09-19
Filing date: 2011-09-19
Publication date: 2015-06-17
Anticipated expiration: 2031-09-19
Also published as: JP2013065735A

Description

本発明は、ＩＧＢＴ素子と還流ダイオード素子が、同一の半導体基板に併設されてなる半導体装置に関する。

車両のモータ等の誘導性負荷を駆動させるためのインバータ回路は、直流と交流の変換器であり、直流電圧を交流電圧に変換して、誘導性負荷に給電する。このインバータ回路は、例えば、スイッチング素子である絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、ＩＧＢＴ）と還流ダイオード（Free Wheel Diode、ＦＷＤ）で構成される。ここで、ＩＧＢＴはスイッチング素子として用いられ、還流ダイオードはＩＧＢＴのオフ時に誘導性負荷に流れる電流を迂回還流させ、誘導性負荷を流れる電流自体がＩＧＢＴのスイッチングにより変化しないようにしている。具体的には、例えば、２つのＩＧＢＴが互いに直列に接続され、各ＩＧＢＴに１つの還流ダイオードが逆並列に接続されて、インバータが構成される。そして、２つのＩＧＢＴの接続点（中点）が、誘導性負荷に接続されている。

上記インバータ回路の構成要素であるＩＧＢＴは、いわゆるパンチスルー（ＰＴ）型ＩＧＢＴ、ノンパンチスルー（ＮＰＴ）型ＩＧＢＴ、および両者の中間的存在であるフィールドストップ（ＦＳ）型ＩＧＢＴに大別される。ＰＴ型ＩＧＢＴは、Ｐ導電型（Ｐ＋）の厚い基板をコレクタ層とし、Ｎ導電型（Ｎ−）のドリフト層との間にＮ導電型（Ｎ＋）のバッファ層を挿入した構造となっている。ＮＰＴ型ＩＧＢＴは、ドリフト層として機能する薄いＮ導電型（Ｎ−）の基板の裏面にＰ導電型（Ｐ＋）のコレクタ層が形成された構造となっている。また、ＦＳ型ＩＧＢＴは、ＮＰＴ型ＩＧＢＴのドリフト層とコレクタ層の間にフィールドストップ層とよぶＮ導電型のキャリア濃度を低く設計したバッファ層を挿入して、ドリフト層であるＮ導電型（Ｎ−）の基板をさらに薄くした構造となっている。

近年、上記インバータ回路の小型化を目的として、ＩＧＢＴ素子と還流ダイオード素子が同一の半導体基板に併設されてなる半導体装置が検討されている。このような半導体装置が、例えば、特許文献１に開示されている。

図１５は、特許文献１に開示された、ＦＳ型ＩＧＢＴが還流ダイオードとともに形成されてなる半導体装置の模式的な断面図である。ＩＧＢＴ素子と還流ダイオード素子が同一の半導体基板に併設されており、図中には、等価回路記号を重ねて示してある。ＩＧＢＴ素子は、ＭＯＳトンランジスタとバイポーラトランジスタが図のように接続された構成として表され、ＭＯＳトンランジスタを流れる電流がバイポーラトランジスタのベース電流となる。

図１５に示す半導体装置１０のセル領域１１において、半導体基板の主面から裏面近くに至るＮ導電型（Ｎ−）の半導体層は、ＩＧＢＴ素子と還流ダイオード素子のキャリアのドリフト層２５である。半導体基板の裏面側の表層部に形成されたＰ導電型（Ｐ＋）の半導体層は、ＩＧＢＴ素子のコレクタ層２２である。また、コレクタ層２２に隣接して形成されたＮ導電型（Ｎ＋＋）の半導体層は、還流ダイオード素子のカソード層２３である。そして、ドリフト層２５とコレクタ層２２およびカソード層２３との間に、Ｎ導電型（Ｎ＋）のバッファ層２６が形成されている。バッファ層２６は、ＩＧＢＴ素子におけるコレクタ層２２上の領域がＩＧＢＴ素子のバッファ層として機能する。

特開２００７−２８８１５８号公報

図１５に示すＦＳ型ＩＧＢＴは、キャリアのドリフト層２５を薄くできるため、ＩＧＢＴ素子の基本特性であるオン電圧を低くできるメリットがある。一方、ドリフト層２５に較べて不純物濃度が高いバッファ層２６を有するため、バイポーラトランジスタのベースとＩＧＢＴ素子のコレクタ層２２との間の寄生抵抗値Ｒ１が小さくなる。このため、ＩＧＢＴ素子の基本特性である電流−電圧（Ｉ_Ｃ−Ｖ_ＣＥ）特性に、スナップバックが発生する。

図１６は、上記電流−電圧（Ｉ_Ｃ−Ｖ_ＣＥ）特性に、スナップバックが発生する問題を模式的に示した図である。

通常、スナップバックが発生しないＩＧＢＴ素子では、図１６中に破線で示したように、電圧Ｖ_ＣＥを０Ｖから増加していった場合、電流Ｉ_Ｃは、ある閾値電圧Ｖ_{ＣＥ（ｔｈ）}までの期間において線形変化し、閾値電圧Ｖ_{ＣＥ（ｔｈ）}よりも電圧Ｖ_ＣＥが大きくなると、急峻に立ち上がる。これに対して、スナップバックが発生するＩＧＢＴでは、電圧Ｖ_ＣＥを０Ｖから増加していき、閾値電圧Ｖ_{ＣＥ（ｔｈ）}を超えても電流Ｉ_Ｃが立ち上がらず、動作点Ａ（Ｖ_ＣＥ１，Ｉ_Ｃ１）に達すると、動作点Ｂに不連続にジャンプして電圧降下する。その後、急激に電流Ｉ_Ｃが立ち上がる。この不連続な特性がスナップバック現象であり、図１６中に記載の降下電圧Ｖ_ＳＢは、スナップバック電圧と呼ばれる。

スナップバック現象は、電圧Ｖ_ＣＥを０Ｖから増加していった場合に、所定の閾値電圧Ｖ_{ＣＥ（ｔｈ）}以下の電圧Ｖ_ＣＥでＩＧＢＴ素子の構成要素であるバイポーラトランジスタがオンしないために発生する。上記のバイポーラトランジスタがオフのまま電圧Ｖ_ＣＥが増加すると、ＩＧＢＴ素子の構成要素であるＭＯＳトランジスタのみが動作する状態となり、電流−電圧（Ｉ_Ｃ−Ｖ_ＣＥ）特性は線形変化する（ユニポーラモード）。この線形変化は、バイポーラトランジスタのベースｂに閾値電圧Ｖ_{ｂｅ（ｔｈ）}が印加されて、バイポーラトランジスタがオンするまで継続する。電圧Ｖ_ＣＥが所定の電圧Ｖ_ＣＥ１に達すると、バイポーラトランジスタがオンして電圧降下、すなわちスナップバックを生じて、バイポーラトランジスタの電流−電圧（Ｉ_Ｃ−Ｖ_ＣＥ）特性を示す（バイポーラモード）。

上記のバイポーラトランジスタのベースｂに印加される電圧は、ＩＧＢＴ素子のコレクタ−エミッタ間電圧Ｖ_ＣＥと、バイポーラトランジスタのベースｂとＩＧＢＴ素子のコレクタ層２２との間の寄生抵抗値Ｒ１に依存する。この寄生抵抗値Ｒ１が、ドリフト層２５の寄生抵抗値Ｒｄに較べて小さいと、ＩＧＢＴ素子のコレクタ−エミッタ間電圧Ｖ_ＣＥを上記寄生抵抗値、すなわち、Ｒ１とＲｄとで抵抗分割して与えられるバイポーラトランジスタのベース電圧は小さくなる。このため、バイポーラトンランジスタがオンしにくい構成となる。

特許文献１には、上記の考察と図１５に示された等価回路とを用いて、スナップバック電圧Ｖ_ＳＢが、ドリフト層２５の抵抗率ρｄとバッファ層２６の抵抗率ρ１の比（ρｄ／ρ１）と、ドリフト層２５の層厚Ｄｄとバッファ層２６の層厚Ｄ１の積（Ｄｄ・Ｄ１）と、の積を、コレクタ層２２のセル領域内の幅Ｗの二乗で割った値に比例することが示されている。

そして、特許文献１では、ＩＧＢＴ素子のコレクタ層２２およびダイオード素子のカソード層２３に隣接してドリフト層２５内に全面形成されたバッファ層２６を有するＦＳ型ＩＧＢＴにおいて、その層厚Ｄ１および不純物のドーズ量を調整している。これにより、バッファ層２６の寄生抵抗値Ｒ１をスナップバックが発生しない条件に設定している。

しかしながら、特許文献１のように、バッファ層２６の層厚Ｄ１および不純物のドーズ量によって上記の寄生抵抗値Ｒ１を調整すると、コレクタ層２２からのキャリアの注入抑制効果が弱まり、ＩＧＢＴ素子のスイッチング特性が悪化するという問題がある。図１７は、バッファ層２６の不純物のドーズ量をパラメータとして、スナップバック電圧とスイッチング損失との関係について、シミュレーションを実施した結果である。スナップバック電圧を低減するために、バッファ層２６を高抵抗化（ドーズ減）すると、ＩＧＢＴ素子がオンしている状態において、コレクタ層２２からドリフト層２５へのキャリアの注入が促進されて、スイッチング損失が増加してしまう。

そこで、本発明は上記問題点に鑑み、ＩＧＢＴ素子と還流ダイオード素子が同一の半導体基板に併設された構成において、スイッチング特性の悪化を抑制しつつ、スナップバックの発生を抑制する半導体装置を提供することを目的とする。

なお、上記記載の符号は、後述する実施形態に記載の符号に対応している。

上記した目的を達成するために、請求項１に記載の発明は、
第１主面およびその裏面の第２主面を有する半導体基板に、ゲート電極を第１主面側に有する縦型のＩＧＢＴ素子と、該ＩＧＢＴ素子に逆並列に接続される縦型の還流ダイオード素子と、が構成された半導体装置であって、
半導体基板の第１主面側の表層の一部に形成された第１導電型のエミッタ領域と、
エミッタ領域を覆うように、半導体基板の第１主面の表層に形成された第２導電型のベース領域と、
半導体基板の第２主面側表層に並設された、ＩＧＢＴ素子を構成する第２導電型のコレクタ層、および、還流ダイオード素子を構成する第１導電型のカソード層と、
ベース領域と、コレクタ層およびカソード層と、の間に形成された第１導電型のドリフト層と、
ドリフト層とコレクタ層との間に形成された、第１導電型のバッファ層と、を備え、
バッファ層は、ドリフト層に較べて不純物濃度が高い第１バッファ層と、該第１バッファ層に較べて不純物濃度が低い第２バッファ層と、から構成され、第２バッファ層が前記コレクタ層の少なくとも一部に接していることを特徴としている。

本発明では、バッファ層としてコレクタ層に接する第２バッファ層を有する。この第２バッファ層は、第１バッファ層よりも不純物濃度が低いため、第１バッファ層に較べて、ドリフト層とコレクタ層との間の寄生抵抗値を高くすることができる。
したがって、第１バッファ層の不純物濃度あるいは層厚を変更することなく、スナップバック電圧を低減することができる。換言すれば、第１バッファ層の不純物濃度を高く設計してもスナップバックを抑制することができる。

ＩＧＢＴ動作時においては、次のような効果を得ることができる。すなわち、上記したように、第２バッファ層の導入によって、スナップバック電圧を低減することができるため、第１バッファ層の不純物濃度を従来構造よりも高くすることができる。これにより、ドリフト層とコレクタ層との間でキャリアの注入を抑制することができ、ＩＧＢＴ素子のスイッチング損失を低減することができる。

以上のように、この構造によれば、ＩＧＢＴ素子のスイッチング特性の悪化を抑制しつつ、スナップバックの発生を抑制することもできる。

さらに、ダイオード動作時においては、次のような効果を得ることができる。すなわち、第２バッファ層がコレクタ層に接して形成されている。このため、第２バッファ層が形成された領域における静電ポテンシャルは、ドリフト層における静電ポテンシャルに近づく。これにより、ドリフト層からコレクタ層に向かうキャリアの移動経路において、ポテンシャル障壁が小さくなる。したがって、ドリフト層に蓄積されたキャリアを、第１バッファ層のみがコレクタ層に隣接する構成に較べて、コレクタ層から効率よく排出することができる。これにより、キャリア蓄積効果を抑制することができ、リカバリ損失を低減することができる。

さらに本発明は、第１バッファ層および第２バッファ層は、コレクタ層と平行な同一平面内に互いに隣接して設けられ、第１バッファ層は、コレクタ層とカソード層との境界面からコレクタ層側に所定の距離（Ｌ）だけ離れて設けられている。

本発明によれば、第２バッファ層が、コレクタ層とカソード層との境界面を含むように形成されているため、ドリフト層に蓄積されたキャリアを、第１バッファ層が境界面を含むように設けられる構成に較べて、コレクタ層から効率よく排出することができる。これにより、ダイオード駆動時のキャリア蓄積効果を抑制することができ、より効果的に還流ダイオード素子のリカバリ損失を低減することができる。

さらに本発明は、コレクタ層とカソード層との境界面から第１バッファ層までの距離（Ｌ）と、ドリフト層における、ベース領域の下面との境界からバッファ層との境界までの距離（Ｄ）と、の間に、Ｌ／Ｄ≧０．０１５の関係が成り立つように構成されている。

Ｌ／Ｄ≧０．０１５の関係が成り立つ構成では、スナップバック電圧が、一般的な使用環境下での最大値である−４０℃の閾値電圧Ｖ_{ＣＥ（ｔｈ）}＝０．８Ｖよりも小さくなることが、発明者によるシミュレーションで確認されている。したがって、Ｌ／Ｄ≧０．０１５の関係が成り立つ構成とすることで、より効果的にスナップバック電圧を抑制することができる。

請求項２に記載のように、第２バッファ層の不純物濃度が、ドリフト層の不純物濃度と同じであることが好ましい。

これによれば、ドリフト層と第２バッファ層が区別されない構成とすることができる。したがって、第２バッファ層を形成するためのマスクやインプラ工程を削減することができる。

第１実施形態に係る半導体装置の概略構成を示す平面図である。図１のＩＩ−ＩＩ線に沿う断面図である。セル領域の等価回路構成を示す断面図である。スナップバック電圧のＬ／Ｄ依存性を示す図である。スイッチング損失とスナップバック電圧のトレードオフを示す図である。第２実施形態に係るセル領域の概略構成を示す断面図である。第２実施形態の変形例を示す断面図である。第３実施形態に係るセル領域の概略構成を示す断面図である。第４実施形態に係るセル領域の概略構成を示す断面図である。第５実施形態に係るセル領域の概略構成を示す断面図である。第５実施形態の変形例を示す断面図である。第６実施形態に係るセル領域の概略構成を示す断面図である。第７実施形態に係るセル領域の概略構成を示す断面図である。その他の実施形態に係るセル領域のうち、コレクタ層、カソード層およびバッファ層のみを抽出した俯瞰図である。従来構造の等価回路構成を示す断面図である。電流−電圧（Ｉ_Ｃ−Ｖ_ＣＥ）特性におけるスナップバック発生の問題を模式的に示した図である。従来構造において、スイッチング損失とスナップバック電圧のトレードオフを示す図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。なお、以下の記載において、半導体基板の厚さ方向を単に厚さ方向と示し、厚さ方向に垂直な方向を水平方向と示す。

（第１実施形態）
最初に、図１および図２を参照して、本実施形態に係る半導体装置１０の構成について説明する。

図１に示すように、半導体装置１０はＩＧＢＴ素子および還流ダイオード素子が形成されたメイン領域１１と、メイン領域１１を取り囲む外周領域１２と、外周領域１２に設けられたパッド１３を有する。

先ず、メイン領域１１について説明する。図２に示すように、メイン領域１１には、縦型のＩＧＢＴ素子と縦型の還流ダイオード素子とが形成されている。

本実施形態におけるＩＧＢＴ素子はトレンチゲート構造のＦＳ（フィールドストップ）型ＩＧＢＴである。第１主面とその裏面である第２主面とを有する半導体基板２０において、その第１主面側表層にＰ導電型（Ｐ）のベース領域２１が選択的に形成されている。このベース領域２１に、ＩＧＢＴ素子のチャネルが構成される。また、このベース領域２１は還流ダイオード素子におけるアノードとして機能する。

一方、半導体基板２０の第２主面側表層には、ＩＧＢＴ素子を構成するＰ導電型（Ｐ＋）のコレクタ層２２と、還流ダイオード素子を構成するＮ導電型（Ｎ＋＋）のカソード層２３とが並設されている。なお、コレクタ層２２およびカソード層２３は、水平方向のうち、所定方向（本実施形態では紙面垂直方向）に延設され、延設方向と垂直な水平方向に所定の周期を以って交互に形成されている。コレクタ層２２およびカソード層２３は、例えばアルミニウム系材料を用いて構成されたコレクタ電極２４と電気的に接続されている。

そして、半導体基板２０のうち、ベース領域２１と、コレクタ層２２およびカソード層２３との間の領域には、Ｎ導電型（Ｎ−）のドリフト層２５が形成されている。

そして、コレクタ層２２およびカソード層２３とドリフト層２５との間の領域に、バッファ層２６が均一の厚さをもって形成されている。バッファ層２６は、第１バッファ層２７と第２バッファ層２８とからなり、ともにコレクタ層２２に接している。第１バッファ層２７および第２バッファ層２８の厚さは、バッファ層２６の厚さに等しく、互いに隣接して形成され、且つ、コレクタ層２２およびカソード層２３の延設方向（以下、単に延設方向と示す）に沿って延設されている。

なお、本実施形態において、バッファ層２６も、コレクタ層２２およびカソード層２３の形成された周期と同じ所定の周期を以って形成されている。

本実施形態においては、第１バッファ層２７として、Ｎ導電型（Ｎ＋）の半導体層が形成され、第２バッファ層２８として、ドリフト層２５と同じ不純物濃度を有するＮ導電型（Ｎ−）の半導体層が形成されている。すなわち、第２バッファ層２８はドリフト層２５と同一材料で構成されており、図２の一点鎖線で示す領域が第２バッファ層に相当し、ドリフト層２５と第２バッファ層２８は一体的につながっている。

なお、ドリフト層２５の厚さ、すなわちベース領域２１の下面からバッファ層２６までの距離をＤとすると、第１バッファ層２７は、コレクタ層２２とカソード層２３の境界面２９からコレクタ層２２側に距離Ｌ（＝Ｄ×０．０１５）だけ離れた位置に形成されている。具体的には、例えば、Ｄ＝１３５μｍ程度、Ｌ＝２μｍ程度として形成されている。

また、ベース領域２１には、半導体基板２０の第１主面よりベース領域２１を貫通し、底面がドリフト層２５に達するゲートトレンチ３０が延設方向に沿って形成されている。このゲートトレンチ３０は、延設方向に垂直な水平方向に周期的に形成されている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜３１を介して、ゲートトレンチ３０内に例えばポリシリコンが充填され、ゲート電極３２が構成されている。また、ベース領域２１には、ゲートトレンチ３０の側面に隣接して、第１主面側表層にＮ導電型（Ｎ＋）のエミッタ領域３３が選択的に形成されている。また、第１主面側表層にはエミッタ領域３３に隣接してＰ導電型（Ｐ＋）のボディ領域３４が形成されている。エミッタ領域３３およびボディ領域３４は、例えばアルミニウム系材料を用いて構成されたエミッタ電極３５と電気的に接続されている。すなわち、あるゲートトレンチ３０から隣接するゲートトレンチ３０までを一つのＩＧＢＴセルとして、このＩＧＢＴセルが延設方向に垂直な水平方向に周期的に形成されている。

なお、本実施形態において、図２に示すように、コレクタ領域２２は、複数のＩＧＢＴセルに跨って形成されている。

また、延設方向に垂直な水平方向において、半導体基板２０の第１主面のうち、ＩＧＢＴセルと外周領域１２の間の表層には、カソード層２３に対応して、表層にエミッタ領域３３を有さないベース領域２１ｂが形成されて、エミッタ電極３５が接続されている。すなわち、ベース領域２１は、ゲートトレンチ３０によって複数の領域に区画され、表層にエミッタ領域３３を有するベース領域２１ａと、エミッタ領域３３を有さないベース領域２１ｂからなる。このベース領域２１ｂは、還流ダイオード素子のアノードとしてのみ機能する。

以降、ＩＧＢＴセルを構成して、表層にエミッタ領域３３を有するベース領域２１の符号を２１ａ、エミッタ領域３３を有さず、還流ダイオードのアノードとしてのみ機能するベース領域２１の符号を２１ｂとし、２１ａおよび２１ｂの両方を指す場合には、単に２１と示す。

次に、外周領域１２について説明する。外周領域１２では、半導体基板２０の第１主面の表層にＰ導電型（Ｐ）のガードリング３６が形成されている。このようにガードリング３６を採用すると、ドリフト層２５とベース領域２１との間のＰＮ接合への逆バイアス印加により形成される空乏層が、メイン領域１１から外周領域１２へ広がるため、ＩＧＢＴ素子形成領域の端部における電界集中を抑制することができる。なお、本実施形態においては、複数のガードリング３６によってベース領域２１を取り囲んでおり、各ガードリング３６の深さをベース領域２１と略同等としている。

次に、パッド１３について説明する。パッド１３は、ＩＧＢＴ素子のエミッタ電極３５、ゲート電極３２およびコレクタ電極２４に図示しない配線により電気的に接続される。そして、パッド１３は、ＩＧＢＴ素子のゲート電圧やゲート電圧の印加タイミングなどを制御する図示しない外部制御ＩＣ等に接続されるとともに、誘導性負荷に接続される。

次いで、図３を参照して本実施形態における半導体装置１０の動作について説明する。

前述のように、スナップバック現象は、ＩＧＢＴ素子のゲート電極３２に電圧を印加してＩＧＢＴ素子をオン状態とし、エミッタ電極３５とコレクタ電極２４との間に電圧Ｖ_ＣＥが印加された場合に、バイポーラトンランジスタ部４０のベース（ｂ）に閾値電圧Ｖ_{ｂｅ（ｔｈ）}がかかるまで、ユニポーラモードで動作してしまうことで生じる。ベース（ｂ）にかかる電圧は、半導体基板２０におけるドリフト層２５の寄生抵抗値Ｒｄ、第１バッファ層２７の寄生抵抗値Ｒ１および第２バッファ層２８の寄生抵抗値Ｒ２の抵抗分割により決まる。すなわち、（Ｒ１＋Ｒ２）／（Ｒｄ＋Ｒ１＋Ｒ２）に比例した電圧がバイポーラトランジスタ部４０のベース（ｂ）に印加される。

ここで、ドリフト層２５の寄生抵抗値Ｒｄは、ドリフト層２５の厚さＤに比例する。また、第２バッファ層２８の寄生抵抗値Ｒ２は、第１バッファ層２７のコレクタ層２２とカソード層２３との境界面２９からの距離Ｌに比例する。本実施形態では、ドリフト層２５と第２バッファ層２８は同一の構成材料で形成されているため互いの抵抗率が等しく、上記ＤおよびＬは、例えば、Ｄ＝１３５μｍ程度、Ｌ＝２μｍ程度であるから、Ｒ２≪Ｒｄの関係となる。一方、第１バッファ層２７は、バッファとしての機能を持たせるため、ドリフト層２５に較べて不純物のドーズ量を大きく設定する。このため、第１バッファ層２７の寄生抵抗値Ｒ１はＲ２に較べて極めて小さくなる。すなわち、Ｒ１≪Ｒ２≪Ｒｄの関係となる。

したがって、ＩＧＢＴ素子のバイポーラトランジスタ部４０のベース（ｂ）に印加される電圧は、Ｒ２／Ｒｄに比例し、さらには、Ｌ／Ｄに比例する。このため、ＩＧＢＴ素子のエミッタ電極３５とコレクタ電極２４との間に印加される電圧Ｖ_ＣＥに対して、ＩＧＢＴ素子のバイポーラトランジスタ部４０のベース（ｂ）に印加される電圧が大きいほどスナップバック現象は生じにくくなる。すなわち、Ｌ／Ｄが大きいほど、スナップバックを抑制することができる。

次いで、図４および図５を参照して本実施形態に係る半導体装置１０の作用効果を説明する。

本実施形態では、バッファ層２６として、第１バッファ層２７と第２バッファ層２８とが形成されている。したがって、従来構造のように、ドリフト層２５よりも不純物濃度の高いバッファ層２６（第１バッファ層２７）がコレクタ層２２およびカソード層２３が構成された全面に亘って形成された場合に較べてスナップバックを抑制することができる。図４に示されるように、スナップバック電圧Ｖ_ＳＢは、Ｌ／Ｄの増加に対して、急峻に減少することがシミュレーションにより確認されている。本実施形態では、Ｄ＝１３５μｍ、Ｌ＝２μｍとしているので、Ｌ／Ｄ≒０．０１５（１．５％）となり、図４から、スナップバック電圧Ｖ_ＳＢは、略０．２Ｖと読み取れる。このスナップバック電圧Ｖ_ＳＢの値は、一般的な使用環境下での最大値である−４０℃の閾値電圧Ｖ_{ＣＥ（ｔｈ）}＝０．８Ｖよりも小さいため、ＩＧＢＴ素子を動作させる場合に、スナップバックを抑制することができる。

また、従来構造においては、バッファ層２６の不純物濃度の減少あるいは層厚の厚膜化によりバッファ層２６の寄生抵抗値を増加させて、スナップバック電圧Ｖ_ＳＢを抑制する構成としていた。そして、バッファ層２６の寄生抵抗値を増加させることは、ＩＧＢＴ素子のスイッチング損失の増加を招いていた。これに対して、本実施形態においては、上記のように、第２バッファ層２８の導入によって、スナップバック電圧Ｖ_ＳＢを低減することができるため、第１バッファ層２７の不純物濃度を高くすることができる。これにより、ＩＧＢＴ素子のスイッチング損失を低減することができる。図５に示すように、従来構造（図中では全面バッファ層と記載）においては、スナップバック電圧Ｖ_ＳＢの低減を目的にバッファ層２６の不純物濃度を減少させる方向で設計すると、ＩＧＢＴ素子のスイッチング損失が増加する。すなわち、スナップバック電圧Ｖ_ＳＢとスイッチング損失とがトレードオフの関係にある。一方、本実施形態（図中、部分バッファ層と記載）においては、スナップバック電圧Ｖ_ＳＢをほとんど増加させることなく、第１バッファ層２７の不純物濃度の増加によりスイッチング損失を低減することができている。すなわち、スナップバック電圧Ｖ_ＳＢとスイッチング損失とがトレードオフを解消することができる。

また、本実施形態においては、第２バッファ層２８がコレクタ層２２に接して形成されている。すなわち、ドリフト層２５とコレクタ層２２が接している。このため、第２バッファ層２８が形成された領域における静電ポテンシャルは、ドリフト層２５における静電ポテンシャルと略同等となる。これにより、ドリフト層２５からコレクタ層２２に向かうキャリアの移動経路において、ポテンシャル障壁が小さくなる。したがって、ドリフト層２５に蓄積されたキャリアを、第１バッファ層２７が境界面を含むように設けられる構成に較べて、コレクタ層２２から効率よく排出することができる。これにより、キャリア蓄積効果を抑制することができ、還流ダイオード素子のリカバリ損失を低減することができる。

（第２実施形態）
第１実施形態では、ある一つのコレクタ層２２に対して一つの第１バッファ層２７が隣接して形成された例を示した。これに対して、本実施形態では、図６に示すように、ある一つのコレクタ層２２に対して複数の第１バッファ層２７が水平方向に互いに離間して形成され、第２バッファ層２８が、隣り合う第１バッファ層２７の間の領域に形成されている。

本実施形態においても、第１実施形態と同様に、第１バッファ層２７として、Ｎ導電型（Ｎ＋）の半導体層が形成され、第２バッファ層２８として、ドリフト層２５と同じ不純物濃度を有するＮ導電型（Ｎ−）の半導体層が形成されている。すなわち、第２バッファ層２８はドリフト層２５と同一材料で構成されており、図２の一点鎖線で示す領域が第２バッファ層に相当し、ドリフト層２５と第２バッファ層２８は一体的につながっている。

なお、バッファ層２６以外の構成については第１実施形態と同じであるため、詳細の説明を省略する。

本実施形態においても、第１バッファ層２７の寄生抵抗値Ｒ１よりも大きな寄生抵抗値Ｒ２をもつ第２バッファ層２８が形成されている。このため、従来構造のように、バッファ層２６（第１バッファ層２７）がコレクタ層２２およびカソード層２３が構成された全域に亘って形成された場合に較べてスナップバックを抑制することができる。

なお、本実施形態においては、一つのコレクタ層２２に対して、複数の第１バッファ層２７が互いに離間して形成される。このため、ドリフト層２５に蓄積されたキャリアが、ドリフト層２５から第２バッファ層２８を経てコレクタ層２２に排出される経路を、第１実施形態に較べて多くすることができる。したがって、第１実施形態の構成よりも、ドリフト層２５中のキャリアがコレクタ層２２に抜けやすくなる。これにより、キャリア蓄積効果を抑制することができ、還流ダイオード素子のリカバリ損失をより低減することができる。

なお、図７のように、第１バッファ層２７の一部がコレクタ層２２内に埋め込まれる構成としても同様の作用効果を得ることができる。

（第３実施形態）
第１実施形態および第２実施形態では、バッファ層２６を構成する第１バッファ層２７と第２バッファ層２８が同一平面内にある（単層構造）である例を示した。これに対して、本実施形態では、図８に示すように、バッファ層２６が二層構造をなしている。

バッファ層２６はほぼ均一の厚さをもってコレクタ層２２およびカソード層２３に隣接して形成されている。そして、第２バッファ層２８はコレクタ層２２およびカソード層２３に全域に亘って接しており、第１バッファ層２７は、第２バッファ層２８のコレクタ層２２と反対の面に隣接して形成されている。なお、本実施形態では、第１バッファ層２７は、境界面２９からコレクタ層２２側に形成されており、第２バッファ層２８を介してコレクタ層２２の直上に位置している。換言すれば、カソード層２３の直上に形成されるバッファ層２６は、第２バッファ層２８のみで構成される。

本実施形態においても、第１バッファ層２７として、Ｎ導電型（Ｎ＋）の半導体層が形成され、第２バッファ層２８として、ドリフト層２５と同じ不純物濃度を有するＮ導電型（Ｎ−）の半導体層が形成されている。すなわち、第２バッファ層２８はドリフト層２５と同一材料で構成されており、図２の一点鎖線で示す領域が第２バッファ層２８に相当し、ドリフト層２５と第２バッファ層２８は一体的につながっている。

本実施形態においても、第１バッファ層２７の寄生抵抗値Ｒ１よりも大きな寄生抵抗値Ｒ２をもつ第２バッファ層２８が形成されている。また、第２バッファ層２８（ドリフト層２５）がコレクタ層２２に接する構成となっている。したがって、本実施形態においても、第１実施形態と同様の効果を奏する。

（第４実施形態）
第３実施形態では、バッファ層２６が二層構造をなす構成のうち、ある一つのコレクタ層２２の直上に、第２バッファ層２８を介して、一つの第１バッファ層２７が形成される例を示した。これに対して、本実施形態では、図９に示すように、バッファ層２６が二層構造をなして、一つのコレクタ層２２の直上において、複数の第１バッファ層２７が水平方向に互いに離間して形成されている。具体的には、第２バッファ層２８はコレクタ層２２およびカソード層２３に全域に亘って接しており、第１バッファ層２７は、第２バッファ層２８のコレクタ層２２と反対の面に隣接して形成されている。そして、一つのコレクタ層２２の直上に、第２バッファ層２８を介して、複数の第１バッファ層２７が水平方向に互いに離間して形成され、第２バッファ層２８が隣り合う第１バッファ層２７の間の領域に形成されている。

本実施形態においても、第１バッファ層２７として、Ｎ導電型（Ｎ＋）の半導体層が形成され、第２バッファ層２８として、ドリフト層２５と同じ不純物濃度を有するＮ導電型（Ｎ−）の半導体層が形成されている。すなわち、第２バッファ層２８はドリフト層２５と同一材料で構成されており、図２の一点鎖線で示す領域が第２バッファ層に相当し、ドリフト層２５と第２バッファ層２８は一体的につながっている。

（第５実施形態）
本実施形態では、図１０に示すように、メイン領域１１において、ＩＧＢＴセルと単独で形成されたベース領域２１ｂとを有する第１実施形態に対して、半導体基板２０の第１主面の表層にＩＧＢＴセルのみが形成された構成となっている。すなわち、還流ダイオードのアノードとして機能するベース領域２１がＩＧＢＴセルにおけるベース領域２１ａのみの構成となっている。

なお、ドリフト層２５、バッファ層２６、コレクタ層２２およびカソード層２３の構成は第１実施形態と同じであるため、詳細の説明を省略する。

なお、本実施形態のような構成を採用する場合は、図１１に示すように、少なくとも、還流ダイオード素子を構成するカソード層２３の直上に位置するＩＧＢＴセルにおいて、ＩＧＢＴ素子を構成するエミッタ領域３３を形成せず、Ｐ導電型のベース領域２１ｂおよびボディ領域３４のみで構成することが好ましい。この構成によれば、還流ダイオード素子が動作するときのゲート干渉を抑制することができる。なお、エミッタ領域３３を形成せず、Ｐ導電型のベース領域２１ｂおよびボディ領域３４のみで構成されたＩＧＢＴセルは、カソード層２３の直上のＩＧＢＴセルに限定されるものではなく、その周辺のＩＧＢＴセルをＰ導電型のベース領域２１ｂおよびボディ領域３４のみで構成してもよい。

（第６実施形態）
上記した各実施形態では、少なくともある一つＩＧＢＴセルの直下において、ＩＧＢＴ素子を構成するコレクタ層２２のみが形成された構成の例を示した。しかしながら、コレクタ層２２の構成は、上記例に限定されるものではない。本実施形態では、図１２に示すように、一つのＩＧＢＴセルの直下において、複数のコレクタ層２２が互いに離間して形成され、隣り合うコレクタ層２２の間の領域に、還流ダイオード素子を構成するカソード層２３を有する構成となっている。この場合は、一つのＩＧＢＴセルの直下において、複数のカソード層２３が互いに離間して形成され、隣り合うカソード層２３の間の領域に、コレクタ層２２を有する構成となることもある。

また、本実施形態において、バッファ層２６は二層構造をなしている。第２バッファ層２８はコレクタ層２２およびカソード層２３に全域に亘って接しており、第１バッファ層２７は、第２バッファ層２８のコレクタ層２２と反対の面に隣接して形成されている。そして、第１バッファ層２７は、水平方向において、コレクタ層２２およびカソード層２３が形成された全域に亘って形成されている。

なお、本実施形態においても、第１バッファ層２７として、Ｎ導電型（Ｎ＋）の半導体層が形成され、第２バッファ層２８として、ドリフト層２５と同じ不純物濃度を有するＮ導電型（Ｎ−）の半導体層が形成されている。すなわち、第２バッファ層２８はドリフト層２５と同一材料で構成されており、図２の一点鎖線で示す領域が第２バッファ層に相当する。

なお、バッファ層２６およびコレクタ層２２以外の構成については第１実施形態と同じであるため、詳細の説明は省略する。

とくに、一つのＩＧＢＴセルの直下において、複数のコレクタ層２２およびカソード層２３を有している。これにより、ドリフト層２５に蓄積されたキャリアが、ドリフト層２５からコレクタ層２２に排出される経路を、第１実施形態に較べて多くすることができる。したがって、第１実施形態の構成よりも、ドリフト層２５中のキャリアがコレクタ層２２に抜けやすくなる。これにより、キャリア蓄積効果を抑制することができ、還流ダイオード素子のリカバリ損失をより低減することができる。

（第７実施形態）
第６実施形態では、一つのＩＧＢＴセルの直下において、複数のコレクタ層２２が互いに離間して形成されつつ、バッファ層２６が二層構造をなしている例を示した。これに対して、本実施形態では、バッファ層２６が単層構造をしている。具体的には、バッファ層２６の厚さは均一であり、第１バッファ層２７および第２バッファ層２８の厚さはバッファ層２６の厚さと略同等である。そして、図１３に示すように、第２バッファ層２８が、一つのＩＧＢＴセルの直下において複数形成されたコレクタ層２２に少なくとも接するように形成されている。且つ、カソード層２３上には第２バッファ層２８のみが形成されている。換言すれば、コレクタ層２２上には第１バッファ層２７および第２バッファ層２８が形成され、カソード層２３上には第２バッファ層２８のみが形成された構成となっている。

なお、バッファ層２６以外の構成については第６実施形態と同じであるため、詳細の説明を省略する。

本実施形態においても、第１バッファ層２７の寄生抵抗値Ｒ１よりも大きな寄生抵抗値Ｒ２をもつ第２バッファ層２８が形成されている。また、第２バッファ層２８（ドリフト層２５）がコレクタ層２２に接する構成となっている。したがって、本実施形態においても、第６実施形態と同様の効果を奏する。なお、本実施形態においては、ドリフト層２５に蓄積されたキャリアが、ドリフト層２５から第２バッファ層２８を経てコレクタ層２２に排出される経路を、第１実施形態に較べて多くすることができる。また、カソード層２３は、第１バッファ層２７を介さずにドリフト層２５と接続される。すなわち、バッファ層２６のうち、ドリフト層２５とコレクタ層２２との間に第２バッファ層２８のみが介在される部分が複数形成される。このため、ドリフト層２５からコレクタ層２２に向かうキャリアの移動経路が複数存在するようにできる。これにより、第６実施形態の構成に較べてドリフト層２５中のキャリアがコレクタ電極２４側に抜けやすい構成となっている。したがって、第６実施形態の構成に較べて、ＩＧＢＴ素子のスイッチング損失および還流ダイオードのリカバリ損失を低減することができる。

（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

上記した各実施形態では、半導体基板２０の第１主面の表層に形成されるＩＧＢＴ素子が、トレンチゲート型のＩＧＢＴ素子である例を示したが、第１主面の表層に形成されるＩＧＢＴ素子はプレーナ型のＩＧＢＴ素子でもよい。

また、上記した各実施形態では、半導体基板２０の第１主面の表層に形成されるＩＧＢＴ素子が、ＦＳ型のＩＧＢＴ素子である例を示したが、第１主面の表層に形成されるＩＧＢＴ素子はＰＴ型のＩＧＢＴ素子でもよい。さらにいえば、ドリフト層２５とコレクタ層２２との間にバッファ層２６が形成された構成の縦型ＩＧＢＴ素子であれば、本発明を適用することができる。

また、上記した各実施形態では、バッファ層２６のうち、第２バッファ層２８がドリフト層２５と同じＮ導電型（Ｎ−）の例を示したが、第２バッファ層２８は、Ｎ導電型（Ｎ＋）の第１バッファ層２７よりも電気抵抗率の大きい材料で構成されればよい。例えば、第２バッファ層２８は、第１バッファ層２７よりも低い不純物濃度を有するＮ導電型（Ｎ）の半導体層であってもよい。

また、上記した各実施形態では、バッファ層２６の断面構成が、所定方向（本実施形態では紙面垂直方向）にストライプ状に延設されている例を示した。しかしながら、上記例に限定されるものではない。図１４に示すように、コレクタ層２２およびカソード層２３に平行な水平方向、すなわち、バッファ層２６が形成された平面内において、第１バッファ層２７と第２バッファ層２８とが格子状に形成された構成としてもよい。この構成を採用する場合には、第２バッファ層２８の少なくとも一部がコレクタ層２２に接するように配置すればよい。

２０・・・半導体基板
２２・・・コレクタ層
２３・・・カソード層
２４・・・コレクタ電極
２５・・・ドリフト層
２７・・・第１バッファ層
２８・・・第２バッファ層
２９・・・境界面
３０・・・ゲートトレンチ
３１・・・ゲート絶縁膜
３２・・・ゲート電極
３３・・・エミッタ領域
３４・・・ボディ領域
３５・・・エミッタ電極

Claims

第１主面およびその裏面の第２主面を有する半導体基板に、ゲート電極を前記第１主面側に有する縦型のＩＧＢＴ素子と、該ＩＧＢＴ素子に逆並列に接続される縦型の還流ダイオード素子と、が構成された半導体装置であって、
前記半導体基板の第１主面側の表層の一部に形成された第１導電型のエミッタ領域と、
前記エミッタ領域を覆うように、前記半導体基板の第１主面の表層に形成された第２導電型のベース領域と、
前記半導体基板の第２主面側表層に並設された、前記ＩＧＢＴ素子を構成する第２導電型のコレクタ層、および、前記還流ダイオード素子を構成する第１導電型のカソード層と、
前記ベース領域と、前記コレクタ層および前記カソード層と、の間に形成された第１導電型のドリフト層と、
前記ドリフト層と前記コレクタ層との間に形成された、第１導電型のバッファ層と、を備え、
前記バッファ層は、前記ドリフト層に較べて不純物濃度が高い第１バッファ層と、該第１バッファ層に較べて不純物濃度が低い第２バッファ層と、から構成され、
前記第２バッファ層が前記コレクタ層の少なくとも一部に接しており、
前記第１バッファ層および前記第２バッファ層は、前記コレクタ層と平行な同一平面内に互いに隣接して設けられ、
前記第１バッファ層は、前記コレクタ層と前記カソード層との境界面から前記コレクタ層側に所定の距離（Ｌ）だけ離れて設けられ、
前記距離（Ｌ）と、前記ドリフト層における、前記ベース領域の下面との境界から前記バッファ層との境界までの距離（Ｄ）と、の間に、Ｌ／Ｄ≧０．０１５の関係が成り立つことを特徴とする半導体装置。
前記第２バッファ層の不純物濃度が、前記ドリフト層の不純物濃度と同じであることを特徴とする請求項１に記載の半導体装置。