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JP5767734B2 - 電力用半導体装置 - Google Patents

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Description

本発明は、電力用半導体装置（ｐｏｗｅｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）に関する。
負荷に対して電力を供給するための電力用半導体装置が知られている。例えば、インテリジェントパワーデバイス（ＩＰＤ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）と呼ばれる電力用半導体装置は、自動車の電子制御システムにおいて用いられ、マイコンからの命令に従ってヘッドライト等への電力供給を制御する。このような電力用半導体装置では、典型的には、ハイサイドスイッチが使用される（例えば、特許文献１参照）。
図１は、特許文献１に記載されている電力用半導体装置の構成を示している。この電力用半導体装置は、電源端子ＴＶ、出力端子ＴＯ、出力トランジスタ２１０、制御回路２２０、抵抗２３０、放電トランジスタ２４０及びツェナーダイオード２５０を備えている。電源端子ＴＶには、電源電圧ＶＣＣが供給される。
出力トランジスタ２１０は、電源端子ＴＶと出力端子ＴＯとの間に接続されている。より詳細には、出力トランジスタ２１０はＮチャネルＭＯＳＦＥＴであり、そのゲート、ドレイン及びソースは、それぞれ、ノードＮ１、電源端子ＴＶ及び出力端子ＴＯに接続されている。出力端子ＴＯは負荷の一端に接続され、負荷の他端はグランド端子に接続される。このように、出力トランジスタ１０は、ハイサイドスイッチとして機能するように接続される。
抵抗２３０は、ノードＮ１と出力端子ＴＯとの間に接続されている。放電トランジスタ２４０はＮチャネルＭＯＳＦＥＴであり、そのゲート、バックゲート、ドレイン及びソースは、それぞれ、ノードＮＢ、ノードＮＣ、ノードＮ１及びノードＮ２に接続されている。ノードＮＣ（バックゲート）とノードＮ２（ソース）はショートされている。ツェナーダイオード２５０のアノード及びカソードは、それぞれ、ノードＮ２及びグランド端子ＴＧに接続されている。ノードＮ１から放電トランジスタ２４０及びツェナーダイオード２５０を経由してグランド端子ＴＧへ到る経路は、ノードＮ１の放電経路である。
制御回路２２０は、出力トランジスタ２１０のゲートにつながるノードＮ１の充放電を制御する。より詳細には、パワーＯＮの場合、制御回路２２０は、ノードＮＢの電圧をＬｏｗレベルに設定し、放電トランジスタ２４０をＯＦＦする。これにより、放電トランジスタ２４０を経由する放電経路は非活性化される。その一方で、制御回路２２０は、ノードＮ１を充電し、出力トランジスタ２１０をＯＮする。これにより、出力端子ＴＯに接続された負荷に電力が供給される。
パワーＯＦＦの場合、制御回路２２０は、ノードＮ１の充電を停止する。また、制御回路２２０は、ノードＮＢの電圧をＨｉｇｈレベルに設定し、放電トランジスタ２４０をＯＮする。これにより、ノードＮ１から放電トランジスタ２４０及びツェナーダイオード２５０を経由してグランド端子ＴＧへ電流が流れ、ノードＮ１が放電される。同時に、ノードＮ１から抵抗２３０を経由して出力端子ＯＵＴにも電流が流れ、ノードＮ１が放電される。従って、ノードＮ１は急激に放電され、ノードＮ１の電圧は急激に低下する。その結果、出力トランジスタ２１０が素早くＯＦＦする。
特開平４−３６４７８４号公報
近年、図１で示されたような電力用半導体装置に対して、様々な要求がある。例えば、通常のパワーＯＦＦ時には、ノイズ低減のため、出力トランジスタ２１０をゆっくりとターンオフすることが求められる。その一方で、パワーＯＮの最中に負荷状態に異常が発生した場合（例えば、負荷ショートが発生して過電流が流れる場合）、出力トランジスタ２１０には過大な電力が印加されるため、破壊されないように出力トランジスタ２１０を高速にターンオフすることが求められる。すなわち、ノードＮ１の放電方法として、「低速放電」と「高速放電」の２パターンが要求される場合がある。仮に、図１で示された回路構成でその２パターンを実現するとすれば、次の通りである。
通常のパワーＯＦＦ時には、ノイズを低減するために、「低速放電」が行われる。具体的には、制御回路２２０は、ノードＮ１の充電を停止する。また、制御回路２２０は、ノードＮＢの電圧をＬｏｗレベルに設定し、放電トランジスタ２４０をＯＦＦする。これにより、ノードＮ１から放電トランジスタ２４０及びツェナーダイオード２５０を経由してグランド端子ＴＧへ到る高速放電経路は、非活性化される。ノードＮ１は、抵抗２３０を経由する低速放電経路を通して放電される。その結果、出力トランジスタ２１０はゆっくりとターンオフする。
一方、パワーＯＮの最中に負荷異常が発生した場合、出力トランジスタ２１０の破壊を防ぐために、「高速放電」が行われる。具体的には、制御回路２２０は、ノードＮ１の充電を停止する。また、制御回路２２０は、ノードＮＢの電圧をＨｉｇｈレベルに設定し、放電トランジスタ２４０をＯＮする。これにより、ノードＮ１から放電トランジスタ２４０及びツェナーダイオード２５０を経由してグランド端子ＴＧへ到る高速放電経路が、活性化される。同時に、ノードＮ１から抵抗２３０を経由して出力端子ＯＵＴにも電流が流れる。従って、ノードＮ１は急激に放電され、その結果、出力トランジスタ２１０が高速にターンオフする。
ここで、本願発明者は、次のような課題を発見した。それは、上述のような電力用半導体装置を単一の半導体基板上に形成したときに、外部から印加されるサージ電圧により、出力トランジスタ２１０が熱破壊する可能性があるということである。この課題について、以下に説明する。
上述のような電力用半導体装置において、出力トランジスタ２１０（パワーＭＯＳＦＥＴ）のオン抵抗は十分に低いことが望ましい。そのためには、出力トランジスタ２１０のゲートにつながるノードＮ１に、十分高い駆動電圧を印加する必要がある。このようにノードＮ１には高電圧が印加されるため、一般的には、高圧ＭＯＳＦＥＴが放電トランジスタ２４０として使用される。図２は、出力トランジスタ２１０及び放電トランジスタ２４０の一例の断面構造を示している。放電トランジスタ２４０は、高圧ＭＯＳＦＥＴ構造を有している。
この放電トランジスタ２４０は、図２に示されるような縦型の寄生バイポーラトランジスタを有する。図３は、その寄生バイポーラトランジスタを含めた回路構成を示している。図３に示されるように、放電トランジスタ２４０のドレイン及びバックゲートは、それぞれノードＮ１及びノードＮＣに接続されており、寄生バイポーラトランジスタＱ１のコレクタ、エミッタ及びベースは、それぞれ電源端子ＴＶ、ノードＮ１及びノードＮＣに接続されている。また、寄生容量（コレクタ−ベース間容量）Ｃ１が、電源端子ＴＶとノードＮＣとの間に生成される。
ここで、電力用半導体装置（出力トランジスタ２１０）がＯＦＦ状態の時に、電源電圧ＶＣＣの急峻な増加が発生した場合を考える。ノードＮＣとグランド端子ＴＧとの間にはツェナーダイオード２５０が介在しているため、ＯＦＦ状態において、ノードＮＣ（放電トランジスタ２４０のバックゲート）はハイインピーダンスとなっている。従って、電源電圧ＶＣＣの急峻な増加が発生すると、寄生容量Ｃ１を通して、ノードＮＣの電圧（寄生バイポーラトランジスタＱ１のベース電圧）が持ち上がる。その結果、寄生バイポーラトランジスタＱ１がＯＮする。この時、コレクタ−エミッタ間電圧ＶＣＥが耐圧ＢＶＣＥＯを超えていると、大きな降伏電流が流れる。ここで、図４は、寄生バイポーラトランジスタＱ１の電流−電圧特性を示している。コレクタ−エミッタ間電圧ＶＣＥが耐圧ＢＶＣＥＯを超えると、大きな降伏電流が流れることが分かる。
この降伏電流により、出力トランジスタ２１０のゲートにつながるノードＮ１の電圧が持ち上がるため、出力トランジスタ２１０がＯＮしてしまう。但し、この時、出力トランジスタ２１０は、高オン抵抗でオンする（ハーフオン）。この場合、出力トランジスタ２１０に過大な電力が印加されるため、熱破壊が発生する可能性がある。
例えば、自動車に搭載される電力用半導体装置の電源端子ＴＶは、バッテリーに接続される。この場合の電源電圧ＶＣＣの急峻な増加の一例として、図５に示されるような「ダンプサージ」が考えられる。ダンプサージとは、オルタネータの発電中にバッテリーが外れたときに、電源端子ＴＶに発生するサージのことである。ダンプサージが電源端子ＴＶに印加されると、上述の理由により、寄生バイポーラトランジスタＱ１が動作し、出力トランジスタ２１０の熱破壊が発生する可能性がある。
以上に説明されたように、電力用半導体装置がＯＦＦ状態の時に、電源電圧の急峻な増加が発生した場合、出力トランジスタがハーフオンして熱破壊される可能性があった。電力用半導体装置がＯＦＦ状態の時に、電源電圧の急峻な増加が発生した場合であっても、出力トランジスタがＯＮすることを防止することができる技術が望まれる。
本発明の１つの観点において、電力用半導体装置が提供される。その電力用半導体装置は、電源端子と出力端子との間に接続された出力トランジスタと、出力トランジスタのゲートに接続された第１ノードの充放電を制御し、出力トランジスタをＯＮ／ＯＦＦ制御する制御回路と、第１ノードから出力端子への第１放電経路と、第１ノードからグランド端子への第２放電経路と、を備える。
ここで、第１ノードが充電された後、出力トランジスタが安定的にＯＮしている期間がＯＮ期間である。第１ノードが放電された後、出力トランジスタが安定的にＯＦＦしている期間がＯＦＦ期間である。ＯＦＦ期間からＯＮ期間への遷移期間がターンオン期間である。ＯＮ期間からＯＦＦ期間への遷移期間がターンオフ期間である。
ターンオン期間及びＯＮ期間、制御回路は、第１ノードを充電し、第１放電経路及び第２放電経路を非活性化する。ターンオフ期間及びＯＦＦ期間、制御回路は、第２放電経路を非活性化し、また、第１放電経路を活性化することによって、第１放電経路を通して第１ノードを放電する。負荷異常が発生した場合、制御回路は、第１放電経路と第２放電経路の両方を活性化することによって、第１放電経路及び第２放電経路の両方を通して第１ノードを放電する。
第２放電経路は、放電トランジスタと逆流防止素子とを含む。放電トランジスタのドレインは第１ノードに接続され、そのソース及びバックゲートは第２ノードに接続されている。逆流防止素子は、第２ノードと第３ノードとの間に接続され、第３ノードから第２ノードへの電流の流れを防止する。負荷異常が発生した場合、制御回路は、放電トランジスタをＯＮする。更に、少なくともＯＦＦ期間において、制御回路は、放電トランジスタのゲート電圧をＨｉｇｈレベルに設定する。
本発明によれば、電力用半導体装置がＯＦＦ状態の時に、電源電圧の急峻な増加が発生した場合であっても、出力トランジスタがＯＮすることを防止することが可能となる。
上記及び他の目的、長所、特徴は、次の図面と共に説明される本発明の実施の形態により明らかになるであろう。
図１は、関連技術に係る電力用半導体装置の構成を示す回路図である。 図２は、出力トランジスタ及び放電トランジスタの典型的な断面構造を示す概略図である。 図３は、寄生バイポーラトランジスタを含む電力用半導体装置の構成を示す回路図である。 図４は、寄生バイポーラトランジスタの電流−電圧特性を示すグラフ図である。 図５は、自動車に搭載される電力用半導体装置の電源端子に印加されるダンプサージを示す概念図である。 図６は、本発明の実施の形態に係る電力用半導体装置の構成を概略的に示すブロック図である。 図７は、本発明の実施の形態に係る電力用半導体装置の動作を示すタイミングチャートである。 図８は、本発明の実施の形態の作用・効果を説明するための図である。 図９は、本発明の実施の形態に係る電力用半導体装置の変形例を示すブロック図である。 図１０は、本発明の実施の形態に係る電力用半導体装置の回路構成例を示す回路ブロック図である。 図１１は、図１０に示された回路における真理値表を示している。 図１２は、本発明の実施の形態における電圧制御回路の一例を示す回路図である。 図１３は、本発明の実施の形態における電圧制御回路の他の例を示す回路図である。
添付図面を参照して、本発明の実施の形態に係る電力用半導体装置を説明する。
１．構成
図６は、本実施の形態に係る電力用半導体装置１の構成を概略的に示すブロック図である。電力用半導体装置１は、電源端子ＴＶ、入力端子ＴＩ、及び出力端子ＴＯを備えている。出力端子ＴＯは負荷２０の一端に接続され、負荷２０の他端はグランド端子ＴＧＡに接続される。電源端子ＴＶには、電源電圧ＶＣＣが供給される。入力端子ＴＩには、パワーＯＮ信号ＰＷＲが入力される。そのパワーＯＮ信号ＰＷＲの活性化に応答して、電力用半導体装置１はＯＮし、出力端子ＴＯを通して負荷２０に電力を供給する。
より詳細には、電力用半導体装置１は、出力トランジスタ１０、第１放電経路ＤＰＡ、第２放電経路ＤＰＢ及び制御回路１００を備えている。
出力トランジスタ１０は、電源端子ＴＶと出力端子ＴＯとの間に接続されている。具体的には、出力トランジスタ１０は、ＮチャネルＭＯＳＦＥＴであり、そのゲート、ドレイン及びソースは、それぞれ、第１ノードＮ１、電源端子ＴＶ及び出力端子ＴＯ（出力ノードＮＺ）に接続されている。尚、出力ノードＮＺは、出力端子ＴＯと同電位であり、出力端子ＴＯと等価なものとして扱われる。
第１放電経路ＤＰＡは、第１ノードＮ１をゆっくりと放電するための低速放電経路であり、第１ノードＮ１から出力ノードＮＺへつながっている。つまり、第１放電経路ＤＰＡは、出力トランジスタ１０のゲート−ソース間をつないでいる。この第１放電経路ＤＰＡは、第１放電トランジスタ３０を含んでいる。第１放電トランジスタ３０は、ＮチャネルＭＯＳＦＥＴであり、そのゲート、ドレイン及びソースは、それぞれ、第１ゲートノードＮＡ、第１ノードＮ１及び出力ノードＮＺに接続されている。第１放電トランジスタ３０がＯＮした状態が、第１放電経路ＤＰＡが活性化された状態である。一方、第１放電トランジスタ３０がＯＦＦした状態が、第１放電経路ＤＰＡが非活性化された状態である。
第１放電トランジスタ３０としては、例えば、定電流特性を有するデプレッション型ＭＯＳＦＥＴが好適に用いられる。但し、第１放電トランジスタ３０は、エンハンスメント型ＭＯＳＦＥＴであってもよい。あるいは、第１放電トランジスタ３０の代わりに抵抗が用いられてもよい。以下の説明では、第１放電トランジスタ３０は、デプレッション型ＮチャネルＭＯＳＦＥＴである。
第２放電経路ＤＰＢは、第１ノードＮ１を高速に放電するための高速放電経路であり、第１ノードＮ１からグランド端子ＴＧＢへつながっている。尚、グランド端子ＴＧＢは、負荷２０側のグランド端子ＴＧＡとは異なっている。この第２放電経路ＤＰＢは、第２放電トランジスタ４０及び逆流防止素子５０を含んでいる。
第２放電トランジスタ４０は、ＮチャネルＭＯＳＦＥＴであり、そのゲート、バックゲート、ドレイン及びソースは、それぞれ、第２ゲートノードＮＢ、バックゲートノードＮＣ、第１ノードＮ１及び第２ノードＮ２に接続されている。バックゲートノードＮＣ（バックゲート）と第２ノードＮ２（ソース）はショートされている。第２放電トランジスタ４０がＯＮした状態が、第２放電経路ＤＰＢが活性化された状態である。一方、第２放電トランジスタ４０がＯＦＦした状態が、第２放電経路ＤＰＢが非活性化された状態である。以下の説明では、第２放電トランジスタ４０は、エンハンスメント型ＮチャネルＭＯＳＦＥＴである。
また、本実施の形態においても、第２放電トランジスタ４０として、既出の図２で示されたような高圧ＭＯＳＦＥＴが使用される。従って、第２放電トランジスタ４０は、寄生バイポーラトランジスタＱ１を有している。図６に示されるように、その寄生バイポーラトランジスタＱ１のコレクタ、エミッタ及びベースは、それぞれ、電源端子ＴＶ、第１ノードＮ１及びバックゲートノードＮＣに接続されている。また、寄生容量（コレクタ−ベース間容量）Ｃ１が、電源端子ＴＶとバックゲートノードＮＣとの間に接続されている。
逆流防止素子５０は、グランド端子ＴＧＢと負荷２０側のグランド端子ＴＧＡとの間でグランド電圧に差が生じたときに、グランド端子ＴＧＢから負荷２０側のグランド端子ＴＧＡに向けて電流が流れることを防止するために設けられている。この逆流防止素子５０は、第２放電トランジスタ４０よりもグランド側に設けられている。具体的には、逆流防止素子５０は、上記の第２ノードＮ２と更にグランド端子ＴＧＢ側の第３ノードＮ３との間に接続されており、第３ノードＮ３から第２ノードＮ２への電流の流れを防止する。例えば、図６に示されるように、逆流防止素子５０としてダイオード５１が用いられる。そのダイオード５１のアノード及びカソードは、それぞれ、第２ノードＮ２及び第３ノードＮ３に接続されている。
制御回路１００は、入力端子ＴＩ、電源端子ＴＶ、グランド端子ＴＧＢ、第１ノードＮ１、第１ゲートノードＮＡ、第２ゲートノードＮＢ及び第３ノードＮ３に接続されている。この制御回路１００は、入力端子ＴＩに入力されるパワーＯＮ信号ＰＷＲに応じて、第１ノードＮ１の充放電を制御し、それにより出力トランジスタ１０をＯＮ／ＯＦＦ制御する。例えば、パワーＯＮ信号ＰＷＲが活性化されると、制御回路１００は、第１ノードＮ１を、電源電圧ＶＣＣよりも高い高電圧まで充電する。その結果、出力トランジスタ１０がＯＮし、負荷２０に電力が供給される。
一方、出力トランジスタ１０をＯＦＦさせる際、制御回路１００は、第１放電経路ＤＰＡ及び第２放電経路ＤＰＢを状況に応じて適宜使用することにより、第１ノードＮ１を放電する。そのために、制御回路１００は、第１ゲートノードＮＡ、第２ゲートノードＮＢ及び第３ノードＮ３の電圧を、状況に応じて制御する。制御回路１００は、第１ゲートノードＮＡの電圧を制御することによって、第１放電経路ＤＰＡの活性化／非活性化（第１放電トランジスタ３０のＯＮ／ＯＦＦ）を制御することができる。また、制御回路１００は、第２ゲートノードＮＢ及び第３ノードＮ３の電圧を制御することによって、第２放電経路ＤＰＢの活性化／非活性化（第２放電トランジスタ４０のＯＮ／ＯＦＦ）を制御することができる。
以下、本実施の形態に係る電力用半導体装置１の動作を詳しく説明する。
２．動作
図７は、本実施の形態に係る電力用半導体装置１の動作を示すタイミングチャートである。以下、図６及び図７を参照して、電力用半導体装置１の基本的な動作を説明する。その動作を説明するにあたり、４つの期間（フェーズ）：ターンオン期間ＰＡ、ＯＮ期間ＰＢ、ターンオフ期間ＰＣ、及びＯＦＦ期間ＰＤ、を考える。
ターンオン期間ＰＡ及びＯＮ期間ＰＢは、パワーＯＮ信号ＰＷＲが活性化（ＰＷＲ＝Ｈｉｇｈレベル）されている期間である。パワーＯＮ信号ＰＷＲが活性化されると、第１ノードＮ１は充電され、出力トランジスタ１０はＯＮし、出力ノードＮＺも充電される。ＯＮ期間ＰＢは、第１ノードＮ１及び出力ノードＮＺの電圧が安定し、出力トランジスタ１０が安定的にＯＮしている期間である。一方、ターンオン期間ＰＡは、パワーＯＮ信号ＰＷＲの活性化タイミングからＯＮ期間ＰＢまでの期間である。言い換えれば、ターンオン期間ＰＡは、ＯＦＦ期間ＰＤからＯＮ期間ＰＢへの遷移期間である。
ターンオフ期間ＰＣ及びＯＦＦ期間ＰＤは、パワーＯＮ信号ＰＷＲが非活性化（ＰＷＲ＝Ｌｏｗレベル）されている期間である。パワーＯＮ信号ＰＷＲが非活性化されると、第１ノードＮ１は放電され、出力トランジスタ１０はＯＦＦし、出力ノードＮＺも放電される。ＯＦＦ期間ＰＤは、第１ノードＮ１及び出力ノードＮＺの電圧が安定し、出力トランジスタ１０が安定的にＯＦＦしている期間である。一方、ターンオフ期間ＰＣは、パワーＯＮ信号ＰＷＲの非活性化タイミングからＯＦＦ期間ＰＤまでの期間である。言い換えれば、ターンオフ期間ＰＣは、ＯＮ期間ＰＢからＯＦＦ期間ＰＤへの遷移期間である。
２−１．ターンオン期間ＰＡ（時刻ｔ１〜ｔ２）
時刻ｔ１において、パワーＯＮ信号ＰＷＲが活性化され、ＬｏｗレベルからＨｉｇｈレベルに変わる。それに応答して、制御回路１００は、第１ノードＮ１を充電し始める。
その一方で、制御回路１００は、第１ゲートノードＮＡの電圧をＬｏｗレベルに設定する。第１ゲートノードＮＡのＬｏｗレベルの電圧は、出力ノードＮＺの電圧未満であり、例えば“出力ノードＮＺの電圧−３Ｖ”である。これにより、第１放電トランジスタ３０のゲート電圧はソース電圧未満となるため、第１放電トランジスタ３０はＯＦＦし、第１放電経路ＤＰＡが非活性化される。
また、制御回路１００は、第２ゲートノードＮＢ及び第３ノードＮ３の電圧をＬｏｗレベルに設定する。第２ゲートノードＮＢ及び第３ノードＮ３のＬｏｗレベルの電圧は、電源電圧ＶＣＣ未満であり、例えば“ＶＣＣ−６Ｖ”である。これにより、第２放電トランジスタ４０のゲート−ソース電圧（＝０Ｖ）は閾値電圧未満となるため、第２放電トランジスタ４０はＯＦＦし、第２放電経路ＤＰＢが非活性化される。
このように、ターンオン期間ＰＡにおいて、制御回路１００は、第１ノードＮ１を充電し、且つ、第１放電経路ＤＰＡ及び第２放電経路ＤＰＢを非活性化する。その結果、出力トランジスタ１０はＯＮし、出力ノードＮＺの電圧及び出力電流Ｉｏｕｔが徐々に上昇する。尚、ターンオン期間ＰＡにおいて、第１ノードＮ１は、電源電圧ＶＣＣよりも高い高電圧まで充電される。
２−２．ＯＮ期間ＰＢ（時刻ｔ２〜ｔ３）
ＯＮ期間ＰＢにおける制御は、ターンオン期間ＰＡの場合と同様である。第１ノードＮ１の電圧は、電源電圧ＶＣＣよりも高い高電圧で安定する。出力ノードＮＺの電圧は、電源電圧ＶＣＣ近傍で安定する。出力トランジスタ１０は、安定的にＯＮしている。
２−３．ターンオフ期間ＰＣ（時刻ｔ３〜ｔ４）
時刻ｔ３において、パワーＯＮ信号ＰＷＲが非活性化され、ＨｉｇｈレベルからＬｏｗレベルに変わる。それに応答して、制御回路１００は、第１ノードＮ１の充電を停止する。
その一方で、制御回路１００は、第１ゲートノードＮＡの電圧をＨｉｇｈレベルに設定する。第１ゲートノードＮＡのＨｉｇｈレベルの電圧は、例えば出力ノードＮＺの電圧である。これにより、第１放電トランジスタ３０（デプレッション型ＭＯＳＦＥＴ）はＯＮし、第１放電経路ＤＰＡが活性化される。
また、制御回路１００は、第２ゲートノードＮＢ及び第３ノードＮ３の電圧をＨｉｇｈレベルに設定する。第２ゲートノードＮＢ及び第３ノードＮ３のＨｉｇｈレベルの電圧は、例えば電源電圧ＶＣＣである。この場合、第２ゲートノードＮＢの電圧はＨｉｇｈレベルであるものの、第２放電トランジスタ４０のゲート−ソース電圧（＝０Ｖ）は閾値電圧未満であるため、第２放電トランジスタ４０はＯＦＦのままである。すなわち、第２放電経路ＤＰＢは非活性化されたままであり、通常のパワーＯＦＦ動作には影響を与えない。
このように、ターンオフ期間ＰＣにおいて、制御回路１００は、第２放電経路ＤＰＢを非活性化する一方、第１放電経路ＤＰＡを活性化することにより、第１放電経路ＤＰＡを通して第１ノードＮ１を放電する。第１ノードＮ１の電圧が低下すると、出力ノードＮＺの電圧も徐々に低下し、最終的に０Ｖになる。このとき、第１放電トランジスタ３０の定電流特性により、第１ノードＮ１はゆっくりと放電されるため、出力トランジスタ１０もゆっくりとターンオフする。
２−４．ＯＦＦ期間ＰＤ（時刻ｔ４〜ｔ５）
ＯＦＦ期間ＰＤにおいても、制御回路１００は、第１ゲートノードＮＡの電圧をＨｉｇｈレベルに設定し、第１放電経路ＤＰＡを活性化する。また、制御回路１００は、第２ゲートノードＮＢ及び第３ノードＮ３の電圧をＨｉｇｈレベルに設定し、第２放電経路ＤＰＢを非活性化する。
尚、ＯＦＦ期間ＰＤにおいて、第１ノードＮ１の電圧はグランド電圧近傍となっている。よって、第３ノードＮ３の電圧がＬｏｗレベルに設定されても、第２放電経路ＤＰＢに電流は流れない。従って、制御回路１００は、第３ノードＮ３の電圧をＬｏｗレベルに設定してもよい。
２−５．負荷異常発生時の動作（期間ＰＸ：時刻ｔ６〜ｔ７）
次に、パワーＯＮの最中に負荷異常が発生した場合（例えば、負荷２０がショートして過電流状態となる）を考える。図示されない検出回路（過電流検出回路や過温度検出回路）によって負荷異常が検出されると、出力トランジスタ１０の破壊を防ぐために、制御回路１００は、「高速放電」を実施する。
具体的には、制御回路１００は、第１ノードＮ１の充電を停止する。また、制御回路１００は、第１ゲートノードＮＡの電圧をＨｉｇｈレベルに設定し、第１放電経路ＤＰＡを活性化する。更に、制御回路１００は、第２ゲートノードＮＢをＨｉｇｈレベル（ＶＣＣ）に設定し、第３ノードＮ３をＬｏｗレベル（ＶＣＣ−６Ｖ）に設定する。この場合、第２放電トランジスタ４０のゲート−ソース電圧が閾値電圧を超え、第２放電トランジスタ４０はＯＮする。すなわち、第２放電経路ＤＰＢが活性化される。
このように、負荷異常が発生した場合、制御回路１００は、第１放電経路ＤＰＡと第２放電経路ＤＰＢの両方を活性化し、第１放電経路ＤＰＡ及び第２放電経路ＤＰＢの両方を通して第１ノードＮ１を放電する。従って、ノードＮ１の電圧は急激に低下し、その結果、出力トランジスタ１０が高速にターンオフする。尚、第２ノードＮ２の電圧がダイオード５１の順方向電圧を下回ると、第２放電経路ＤＰＢは遮断される。
２−６．ダンプサージ印加時の動作
次に、ＯＦＦ期間ＰＤにおいて、ダンプサージ等の印加によって、電源電圧ＶＣＣの急峻な増加が発生した場合を考える。図７に示される例では、ＯＦＦ期間ＰＤの最中の時刻ｔ８において、ダンプサージが電源端子ＴＶに印加される。本実施の形態によれば、ＯＦＦ期間ＰＤの最中にダンプサージが電源端子ＴＶに印加されても、寄生バイポーラトランジスタＱ１はＯＮしない。図８を参照して、そのメカニズムを説明する。
図８は、ＯＦＦ期間ＰＤにおける第２放電トランジスタ４０及び寄生バイポーラトランジスタＱ１の状態を示している。寄生バイポーラトランジスタＱ１のコレクタ、エミッタ及びベースは、それぞれ、電源端子ＴＶ、第１ノードＮ１及びバックゲートノードＮＣに接続されている。また、寄生容量（コレクタ−ベース間容量）Ｃ１が、電源端子ＴＶとバックゲートノードＮＣとの間に接続されている。
上述の通り、ＯＦＦ期間ＰＤにおいて、第２放電トランジスタ４０のゲートにつながる第２ゲートノードＮＢには、Ｈｉｇｈレベルの電圧（ＶＣＣ）が印加されている。従って、図８に示されるように、第２放電トランジスタ４０のチャネル領域には「反転層ＬＩ」が形成される。この反転層ＬＩは、第２放電トランジスタ４０のドレイン（第１ノードＮ１）とソース／バックゲート（第２ノードＮ２／バックゲートノードＮＣ）との間をショートする。すなわち、反転層ＬＩが形成されることにより、寄生バイポーラトランジスタＱ１のエミッタ−ベース間がショートする。
従って、電源電圧ＶＣＣの急峻な増加が発生し、寄生容量Ｃ１を通してノードＮＣの電圧が持ち上がったとしても、寄生バイポーラトランジスタＱ１はＯＮしない。大きな降伏電流が流れることもないため、第１ノードＮ１の電圧が持ち上がって出力トランジスタ１０がハーフオンすることもない。よって、出力トランジスタ１０の熱破壊が防止される。
以上に説明されたように、本実施の形態によれば、電力用半導体装置１がＯＦＦ状態の時に、電源電圧ＶＣＣの急峻な増加が発生した場合であっても、出力トランジスタ１０がＯＮすることが防止される。すなわち、出力トランジスタ１０の熱破壊が未然に防止される。
３．変形例
図９は、本実施の形態に係る電力用半導体装置１の変形例を示すブロック図である。本変形例では、逆流防止素子５０として、ダイオード５１の代わりに、ＰチャネルＭＯＳＦＥＴ５２の寄生ダイオード５３が用いられる。このＰチャネルＭＯＳＦＥＴ５２のドレイン、ソース及びゲートは、それぞれ、第３ノードＮ３、第２ノードＮ２及び第３ノードＮ３に接続されている。また、ＰチャネルＭＯＳＦＥＴ５２のバックゲートは、電源端子ＴＶに接続されている。これにより、図９に示されるように、ＰチャネルＭＯＳＦＥＴ５２のバックゲート−ソース間に寄生ダイオード５３が形成される。
４．回路構成例
図１０は、本実施の形態に係る電力用半導体装置１の回路構成の一例を示している。既出の説明と重複する説明は適宜省略される。
図１０において、更に、過電圧保護回路６０（ダイナミッククランプ回路）が、電源端子ＴＶと第１ノードＮ１との間に接続されている。この過電圧保護回路６０は、ダイオード６１、６２を備えている。電源端子ＴＶは、ダイオード６１のカソードに接続されている。ダイオード６１のアノードは、ダイオード６２のアノードに接続されている。ダイオード６２のカソードは、第１ノードＮ１に接続されている。この過電圧保護回路６０は、負荷２０が誘導性負荷である場合に発生する逆起電圧から出力トランジスタ１０を保護するために設けられている。
制御回路１００は、制御入力回路１１０、昇圧回路１２０、電圧制御回路１３０、負荷異常検出回路１４０及びインバータ１５０を備えている。
制御入力回路１１０は、パワーＯＮ信号ＰＷＲに応じて、昇圧回路１２０と第１ゲートノードＮＡの電圧を制御する。パワーＯＮ信号ＰＷＲが活性化された場合（ＰＷＲ＝Ｈｉｇｈ）、制御入力回路１１０は、昇圧回路１２０を動作させ、また、第１ゲートノードＮＡの電圧をＬｏｗレベルに設定する。昇圧回路１２０は、第１ノードＮ１を電源電圧ＶＣＣよりも高い高電圧まで充電する。一方、パワーＯＮ信号ＰＷＲが非活性化された場合（ＰＷＲ＝Ｌｏｗ）、及び、負荷異常が発生した場合、制御入力回路１１０は、昇圧回路１２０を停止させ、また、第１ゲートノードＮＡの電圧をＨｉｇｈレベルに設定する。
電圧制御回路１３０は、電源端子ＴＶとグランド端子ＴＧＢとの間に介在している。また、電圧制御回路１３０は、パワーＯＮ信号ＰＷＲに応じて、第３ノードＮ３の電圧を制御する。具体的には、パワーＯＮ信号ＰＷＲが活性化された場合（ＰＷＲ＝Ｈｉｇｈ）、電圧制御回路１３０は、第３ノードＮ３の電圧をＬｏｗレベル（ＶＣＣ−６Ｖ）に設定する。一方、パワーＯＮ信号ＰＷＲが非活性化された場合（ＰＷＲ＝Ｌｏｗ）、電圧制御回路１３０は、第３ノードＮ３の電圧をＨｉｇｈレベル（ＶＣＣ）に設定する。
負荷異常検出回路１４０は、電源端子ＴＶと第３ノードＮ３との間に接続されており、電源電圧ＶＣＣ及び第３ノードＮ３の電圧をそれぞれ正極電圧及び負極電圧として用いる。負荷異常検出回路１４０の出力端子は、ノードＮＤに接続されている。インバータ１５０も、電源端子ＴＶと第３ノードＮ３との間に接続されており、電源電圧ＶＣＣ及び第３ノードＮ３の電圧をそれぞれ正極電圧及び負極電圧として用いる。インバータ１５０の出力端子は、第２ゲートノードＮＢに接続されている。
図１１は、ノードＮＤ、第２ゲートノードＮＢ及び第３ノードＮ３の状態を示す真理値表である。パワーＯＮ信号ＰＷＲが非活性化された場合（ＰＷＲ＝Ｌｏｗ）、第３ノードＮ３の電圧はＨｉｇｈレベル（ＶＣＣ）である。従って、負荷異常検出回路１４０は、ノードＮＤにＨｉｇｈレベル（ＶＣＣ）の電圧を出力し、インバータ１５０は第２ゲートノードＮＢにＨｉｇｈレベル（ＶＣＣ）の電圧を出力する。
パワーＯＮ信号ＰＷＲが活性化された場合（ＰＷＲ＝Ｈｉｇｈ）、第３ノードＮ３の電圧はＬｏｗレベル（ＶＣＣ−６Ｖ）である。負荷正常時、負荷異常検出回路１４０は、ノードＮＤにＨｉｇｈレベル（ＶＣＣ）の電圧を出力し、インバータ１５０は第２ゲートノードＮＢにＬｏｗレベル（ＶＣＣ−６Ｖ）の電圧を出力する。一方、負荷異常が検出された場合、負荷異常検出回路１４０は、ノードＮＤにＬｏｗレベル（ＶＣＣ−６Ｖ）の電圧を出力し、インバータ１５０は第２ゲートノードＮＢにＨｉｇｈレベル（ＶＣＣ）の電圧を出力する。
図１２は、電圧制御回路１３０の一例を示している。図１２に示される電圧制御回路１３０は、ＮチャネルＭＯＳＦＥＴ１３１、ツェナーダイオード１３２、ＮチャネルＭＯＳＦＥＴ１３３及びＮチャネルＭＯＳＦＥＴ１３４を備えている。
ＮチャネルＭＯＳＦＥＴ１３１は、第３ノードＮ３のプルアップ素子として機能する。本例では、ＮチャネルＭＯＳＦＥＴ１３１はデプレッション型である。ＮチャネルＭＯＳＦＥＴ１３１のドレイン、ソース及びゲートは、それぞれ、電源端子ＴＶ、第３ノードＮ３及び第３ノードＮ３に接続されている。このＮチャネルＭＯＳＦＥＴ１３１は、定電流源として機能する。
ツェナーダイオード１３２のアノード及びカソードは、それぞれ、第３ノードＮ３及び電源端子ＴＶに接続されている。
ＮチャネルＭＯＳＦＥＴ１３３はデプレッション型であり、そのドレイン、ソース及びゲートは、それぞれ、第３ノードＮ３、ノード１３５及びノード１３５に接続されている。このＮチャネルＭＯＳＦＥＴ１３３は、定電流源として機能する。
ＮチャネルＭＯＳＦＥＴ１３４はエンハンスメント型であり、そのドレイン、ソース及びゲートは、それぞれ、ノード１３５、グランド端子ＴＧＢ及び入力端子ＴＩに接続されている。このＮチャネルＭＯＳＦＥＴ１３４は、スイッチとして機能する。
パワーＯＮ信号ＰＷＲがＨｉｇｈレベルになると、ＮチャネルＭＯＳＦＥＴ１３４がＯＮして、第３ノードＮ３の電圧がグランド電圧方向に引き下げられる。そして、第３ノードＮ３の電圧が電源電圧ＶＣＣからツェナーダイオード１３２の降伏電圧以上下がると、ツェナーダイオード１３２に電流が流れる。その結果、電源端子ＴＶと第３ノードＮ３との間の電圧差は、ツェナーダイオード１３２の降伏電圧でクランプされる。従って、ツェナーダイオード１３２の降伏電圧が６Ｖである場合、第３ノードＮ３の電圧は“ＶＣＣ−６Ｖ”となる。
一方、パワーＯＮ信号ＰＷＲがＬｏｗレベルになると、ＮチャネルＭＯＳＦＥＴ１３４がＯＦＦする。その結果、第３ノードＮ３の電圧は、ＮチャネルＭＯＳＦＥＴ１３１によって、電源電圧ＶＣＣにプルアップされる。
図１３は、電圧制御回路１３０の他の例を示している。図１３に示される電圧制御回路１３０は、ＮチャネルＭＯＳＦＥＴ１３１、ツェナーダイオード１３２、ＮチャネルＭＯＳＦＥＴ１３６及びＰチャネルＭＯＳＦＥＴ１３７を備えている。
ＮチャネルＭＯＳＦＥＴ１３１は、第３ノードＮ３のプルアップ素子として機能する。本例では、ＮチャネルＭＯＳＦＥＴ１３１はデプレッション型である。ＮチャネルＭＯＳＦＥＴ１３１のドレイン、ソース及びゲートは、それぞれ、電源端子ＴＶ、第３ノードＮ３及び第３ノードＮ３に接続されている。このＮチャネルＭＯＳＦＥＴ１３１は、定電流源として機能する。
ツェナーダイオード１３２のアノード及びカソードは、それぞれ、ノード１３８及び電源端子ＴＶに接続されている。
ＮチャネルＭＯＳＦＥＴ１３６はエンハンスメント型であり、そのドレイン、ソース及びゲートは、それぞれ、ノード１３８、グランド端子ＴＧＢ及び入力端子ＴＩに接続されている。このＮチャネルＭＯＳＦＥＴ１３６は、スイッチとして機能する。
ＰチャネルＭＯＳＦＥＴ１３７はエンハンスメント型であり、そのドレイン、ソース及びゲートは、それぞれ、グランド端子ＴＧＢ、第３ノードＮ３及びノード１３８に接続されている。このＰチャネルＭＯＳＦＥＴ１３７は、出力バッファとして機能する。
図１２で示された構成の場合、第３ノードＮ３からグランド端子ＴＧＢへの経路上に、定電流接続されたＮチャネルＭＯＳＦＥＴ１３３が存在する。そのため、負荷異常発生時の第２放電経路ＤＰＢの放電能力は、ＮチャネルＭＯＳＦＥＴ１３３の定電流特性によって制限される。それに対し、図１３で示された構成の場合、ＰチャネルＭＯＳＦＥＴ１３７が出力バッファとして付加されているため、負荷異常発生時の第２放電経路ＤＰＢの放電能力は制約を受けない。すなわち、第２放電経路ＤＰＢを通した放電が、より高速に行われる。
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
本出願は、２０１１年４月４日に出願された日本国特許出願２０１１−０８２５１８を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (10)

  1. 電源端子と出力端子との間に接続された出力トランジスタと、
    ドレインが前記出力トランジスタのゲートに接続された第１ノードに接続され、ソースが前記出力端子に接続された第１放電トランジスタと、
    ドレインが前記第１ノードに接続され、ソース及びバックゲートが第２ノードに接続された第２放電トランジスタと、
    前記第２ノードと第３ノードとの間に接続され、前記第３ノードから前記第２ノードへの電流の流れを防止する逆流防止素子と、
    入力端子に入力される入力信号に応答して、前記第１ノードの充放電、前記第１放電トランジスタのＯＮ／ＯＦＦ、前記第２放電トランジスタのＯＮ／ＯＦＦ及び前記第３ノードと接地端子との間の接続を制御する制御回路と
    を具備し、
    前記制御回路は、前記入力信号が活性化されると、前記第３ノードと前記接地端子との間に接続されたトランジスタをＯＮすると共に、負荷異常の有無に応じて前記第１ノードの充電、前記第１放電トランジスタのＯＮ／ＯＦＦ及び前記第２放電トランジスタのＯＮ／ＯＦＦを制御し、
    前記制御回路は、前記入力信号が非活性化されると、前記第１ノードの充電を停止し、前記第１放電トランジスタ及び前記第２放電トランジスタをＯＮし、前記第３ノードと前記接地端子との間に接続された前記トランジスタをＯＦＦする
    電力用半導体装置。
  2. 請求項１に記載の電力用半導体装置であって、
    前記制御回路は、前記第３ノードの電圧を制御する電圧制御回路を備え、
    前記電圧制御回路は、
    前記トランジスタと、
    前記第３ノードに電流を供給する第１定電流源と、
    アノードが前記第３ノードに接続され、カソードが前記電源端子に接続されたツェナーダイオードと、
    前記第３ノードと第４ノードの間に接続され、前記第３ノードから前記第４ノードに電流を流すように構成された第２定電流源と
    を備えており、
    前記トランジスタが、前記第４ノードと前記接地端子の間に接続された
    電力用半導体装置。
  3. 請求項１に記載の電力用半導体装置であって、
    前記制御回路は、前記入力信号に応答して前記第３ノードの電圧を制御する電圧制御回路を備え、
    前記電圧制御回路は、
    前記第３ノードに電流を供給する第１定電流源と、
    前記トランジスタであって、ドレインが前記接地端子に接続され、ソースが前記第３ノードに接続され、ゲートが第４ノードに接続されるＰチャネルＭＯＳＦＥＴと、
    アノードが前記第４ノードに接続され、カソードが前記電源端子に接続されたツェナーダイオードと、
    前記入力信号に応答してＯＮ／ＯＦＦされ、ドレインが前記第４ノードに接続され、ソースが接地端子に接続されたＮチャネルＭＯＳＦＥＴ
    とを備えている
    電力用半導体装置。
  4. 請求項１に記載の電力用半導体装置であって、
    前記制御回路は、前記入力信号が非活性化されると、前記第２放電トランジスタのゲート電圧をＨｉｇｈレベルに設定し、前記第２放電トランジスタのゲート−ソース電圧を閾値電圧未満に設定する
    電力用半導体装置。
  5. 請求項４に記載の電力用半導体装置であって、
    前記制御回路は、前記入力信号が非活性化されると、前記第３ノードの電圧を前記第２放電トランジスタのゲート電圧と同じレベルに設定する
    電力用半導体装置。
  6. 請求項１乃至５のいずれか一項に記載の電力用半導体装置であって、
    前記出力トランジスタ、前記第１放電トランジスタ、前記第２放電トランジスタ、前記逆流防止素子及び前記制御回路が形成されている半導体基板が、前記電源端子に接続されている
    電力用半導体装置。
  7. 請求項１乃至６のいずれか一項に記載の電力用半導体装置であって、
    前記制御回路は、前記入力信号が非活性化されると、前記第３ノードの電圧を前記第２放電トランジスタのゲート電圧と同じＨｉｇｈレベルに設定する
    電力用半導体装置。
  8. 請求項１乃至７のいずれか一項に記載の電力用半導体装置であって、
    前記第２放電トランジスタは、寄生バイポーラトランジスタを有し、
    前記寄生バイポーラトランジスタのコレクタ、エミッタ及びベースは、それぞれ、前記電源端子、前記第１ノード、前記第２放電トランジスタの前記バックゲートに接続されている
    電力用半導体装置。
  9. 請求項１乃至８のいずれか一項に記載の電力用半導体装置であって、
    前記逆流防止素子は、アノードが前記第２ノードに接続され、カソードが前記第３ノードに接続されたダイオードを含む
    電力用半導体装置。
  10. 請求項１乃至７のいずれか一項に記載の電力用半導体装置であって、
    前記逆流防止素子は、ドレインが前記第３ノードに接続され、ソースが前記第２ノードに接続され、ゲートが前記第３ノードに接続され、バックゲートが前記電源端子に接続されたＰチャネルＭＯＳＦＥＴを含む
    電力用半導体装置。
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