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JP5765147B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
省エネルギー、高耐圧等に対応した半導体装置として、ワイドバンドギャップ半導体を用いたパワートランジスタがある。このようなワイドバンドギャップ半導体としてはＧａＮ等があり、ＧａＮのバンドギャップは３．４ｅＶであり、半導体材料としては一般的なＳｉ（バンドギャップが１．２ｅＶ）やＧａＡｓ（バンドギャップが１．４ｅＶ）等に比べて、バンドギャップは広い。
このようなワイドバンドギャップ半導体であるＧａＮを用いたパワートランジスタでは、破壊耐圧が高いため、電極間の間隔を短くすることができ、オン時の抵抗（オン抵抗）を低くすることができるといった特徴を有している。このようにオン抵抗の低いトランジスタは発熱量も少ないことから、省エネルギーデバイスとなる。
現在、パワーデバイスおいては、半導体材料として主にＳｉが用いられている。具体的には、Ｓｉを用いたパワートランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、Ｃｏｏｌ ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等が挙げられる。Ｓｉを用いたトランジスタ等に比べて、ＧａＮを用いたトランジスタ等は、オン抵抗が一桁低いため、ＧａＮはスイッチング電源や電気自動車用インバータ向けの高耐圧・高効率パワーデバイス用等の用途において有望とされている。
ところで、パワートランジスタをスイッチング電源等に用いる場合には、オン抵抗が低いこと以外にも、ゲート電圧等の制御電圧を印加しない場合には電流が流れないというノーマリーオフ動作が求められている。このため、ＧａＮを用いたトランジスタにおいて、ノーマリーオフにすることのできる構造等の検討が行なわれている。このようなＧａＮを用いたノーマリーオフ構造のトランジスタとしては、例えば、ｐ−ＧａＮ層を用いた縦型ＭＩＳ−ＦＥＴ（Metal-Insulator Semiconductor−Field Effect Transistor）がある（例えば、特許文献１、２）。
しかしながら、ｐ−ＧａＮ層はアクセプタの高濃度の活性化が難しいといった問題を有している。また、単純なＧａＮバルク層を電子走行層（ドリフト層）として用いる場合には、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）のように高い電子移動度を得ることができない。よって、オン抵抗が高くなるといった問題がある。
一方、アクセプタの高濃度の活性化が難しいｐ−ＧａＮ層を用いることなく、ノーマリーオフ構造の縦型ＧａＮ−ＦＥＴとしては、ＧａＮ／ＡｌＧａＮヘテロ接合障壁を用いた構造のものがある（例えば、特許文献３）。
特開２００８−１９２７０１号公報 特開２００８−５３４４８号公報 特開２０１１−９１１０９号公報
しかしながら、ＧａＮ／ＡｌＧａＮヘテロ接合障壁を用いた場合においても、電子走行層としてＧａＮバルク層を用いることによるオン抵抗が高くなるといった問題は解消されない。
このため、半導体材料としてＧａＮ等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、低オン抵抗であって、かつ、ノーマリーオフとなるものが求められている。
本実施の形態の一観点によれば、基板の上に形成された半導体により形成された電子走行層と、前記電子走行層の上に、前記電子走行層よりもバンドギャップの広い半導体により形成された電子供給層と、前記電子供給層の上に、前記電子供給層よりもバンドギャップの狭い半導体により形成されたバリア形成層と、前記バリア形成層の上に、不純物のドープされた半導体により形成された上部チャネル層と、前記バリア形成層及び上部チャネル層を除去することにより形成された前記バリア形成層及び上部チャネル層の側面と、前記側面に形成された絶縁膜と、前記絶縁膜を介し形成されたゲート電極と、前記上部チャネル層と接続されるソース電極と、前記電子供給層または前記電子走行層と接続されるドレイン電極と、を有することを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上に形成された半導体により形成された第１の電子走行層と、前記第１の電子走行層の上に、前記第１の電子走行層よりもバンドギャップの広い半導体により形成された第１の電子供給層と、前記第１の電子供給層の上に、前記第１の電子供給層よりもバンドギャップの狭い半導体により形成された第２の電子走行層と、前記第２の電子走行層の上に、前記第２の電子走行層よりもバンドギャップの広い半導体により形成された第２の電子供給層と、前記第２の電子走行層及び第２の電子供給層を除去することにより形成された前記第２の電子走行層及び第２の電子供給層の側面と、前記側面に形成された絶縁膜と、前記絶縁膜を介し形成されたゲート電極と、前記第２の電子供給層または第２の電子走行層と接続されるソース電極と、前記第１の電子供給層または第１の電子走行層と接続されるドレイン電極と、を有し、前記第１の電子走行層において、前記第１の電子供給層の側には、２ＤＥＧが形成されており、前記第２の電子走行層において、前記第２の電子供給層の側には、２ＤＥＧが形成されており、前記第１の電子供給層と前記第２の電子走行層との間には、２ＤＨＧが形成されており、前記２ＤＨＧは、前記ソース電極と接続されるものであることを特徴とする。
開示の半導体装置によれば、電界効果型トランジスタ等において、低オン抵抗であって、かつ、ノーマリーオフにすることができる。
第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の伝導帯端Ｅｃの状態図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の伝導帯端Ｅｃの状態図 第２の実施の形態における半導体装置の電気的特性図 第３の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の伝導帯端Ｅｃ及び価電子帯端Ｅｖの状態図 第５の実施の形態における半導体装置の構造図 第６の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図 第６の実施の形態における電源装置の回路図 第６の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について、図１に基づき説明する。本実施の形態における半導体装置は、基板１０上に、電子走行層１１となるｉ−ＧａＮ層、電子供給層１２となるＡｌＧａＮ層、バリア形成層１３となるｉ−ＧａＮ層、上部チャネル層１４となるｎ−ＧａＮ層が形成されている。尚、ＧａＮのバンドギャップは、３．４ｅＶである。また、上部チャネル層１４、バリア形成層１３及び電子供給層１２の一部を除去することにより側面１７が形成されており、電子供給層１２の一部が除去された領域から側面１７及び上部チャネル層１４の上には、ゲート絶縁膜となる絶縁膜２０が形成されている。また、ゲート電極２１は、絶縁膜２０上、即ち、電子供給層１２及び電子供給層１２から上部チャネル層１４に至る側面１７に形成された絶縁膜２０の上に形成されている。ソース電極２２は、上部チャネル層１４と接続されるように形成されており、ドレイン電極２３は、電子供給層１２と接続されるように形成されている。
更に、本実施の形態における半導体装置では、電子走行層１１において、電子走行層１１と電子供給層１２との界面近傍には、２ＤＥＧ１１ａが形成される。また、ゲート電極２１とドレイン電極２３との間の上部チャネル層１４及びバリア形成層１３は、ゲート電極２１とドレイン電極２３との間の直下の電子走行層１１における２ＤＥＧ１１ａの電子の密度を高くするため除去されている。
基板１０は、半絶縁性のＳｉＣ基板を用いているが、ＳｉＣ基板以外にもＳｉ基板、サファイア基板を用いることも可能である。
電子走行層１１となるｉ−ＧａＮ層は、厚さが１〜５μｍのｉ−ＧａＮにより形成されている。
電子供給層１２となるＡｌＧａＮ層は、厚さが０．０１〜１μｍ、より好ましくは、０．０１〜０．１μｍのＡｌＧａＮにより形成されている。また、電子供給層１２の組成は、ＡｌＹＧａ１−ＹＮとした場合、Ｙの値が、０．１〜０．４となるような組成比により形成されており、この組成比におけるバンドギャップは３．７〜４．５ｅＶである。また、電子供給層１２は、Ｓｉ等の不純物元素がドープされているｎ型であってもよく、不純物元素がドープされていないものであってもよい。尚、本実施の形態においては、電子供給層１２は、不純物元素がドープされていないｉ−ＡｌＧａＮにより形成されており、Ｙの値は０．２５、即ち、Ａｌ０．２５Ｇａ０．７５Ｎであり、この組成におけるバンドギャップは約４．２ｅＶである。
バリア形成層１３となるｉ−ＧａＮ層は、厚さが約０．１μｍのｉ−ＧａＮにより形成されている。尚、バリア形成層１３となるｉ−ＧａＮ層は、２０ｎｍ以上の厚さで形成されていることが好ましい。
上部チャネル層１４となるｎ−ＧａＮ層は、厚さが０．０１〜１μｍ、より好ましくは、０．０５〜０．２μｍのｎ−ＧａＮにより形成されおり、不純物元素としてＳｉが１×１０１７〜１×１０１９ｃｍ−３の濃度となるようにドープされている。本実施の形態においては、上部チャネル層１４となるｎ−ＧａＮ層は、厚さが約０．１μｍとなるように形成されおり、不純物元素としてＳｉが約２×１０１８ｃｍ−３の濃度となるようにドープされている。
尚、電子走行層１１及びバリア形成層１３をｉ−ＡｌＧａＮにより形成し、上部チャネル層１４をｎ−ＡｌＧａＮにより形成してもよい。この際、電子走行層１１、バリア形成層１３及び上部チャネル層１４におけるＡｌＧａＮの組成をＡｌＸＧａ１−ＸＮとし、電子供給層１２の組成は、ＡｌＹＧａ１−ＹＮとした場合、Ｘ及びＹの値が、０≦Ｘ＜Ｙ≦１となるように形成されている。
絶縁膜２０は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３）等の強誘電体材料、または、これらを組み合わせた材料等により形成されている。
ソース電極２２及びドレイン電極２３は、Ｔｉ／Ａｌにより形成されている。ソース電極２２は、上部チャネル層１４となるｎ−ＧａＮ層とオーミックコンタクとされており、ドレイン電極２３は、電子供給層１２となるＡｌＧａＮ層とオーミックコンタクとされている。
本実施の形態における半導体装置では、ゲート電極２１の直下からドレイン電極２３の直下における電子走行層１１において、電子供給層１２の側に２ＤＥＧ１１ａが形成される。また、電子供給層１２とバリア形成層１３との界面には、分極電荷とピエゾ電荷により、マイナスの固定電荷３０が発生している。このマイナスの固定電荷３０は、電位障壁となるものであり、ゲート電極２１に電圧が印加されていない状態では、上部チャネル層１４と２ＤＥＧ１１ａとの間における電子の移動が遮られオフ状態となる。これにより、ノーマリーオフにすることができる。
また、ゲート電極２１にプラスの電圧が印加された場合、電子供給層１２及びバリア形成層１３において、側面１７を含む絶縁膜２０と接している領域３１において電子が誘起される。これにより、この誘起された電子により上部チャネル層１４と２ＤＥＧ１１ａとの間が導通されオン状態となる。即ち、ゲート電極２１にプラスの電圧を印加することにより、バリア形成層１３及び電子供給層１２を介し、上部チャネル層１４から２ＤＥＧ１１ａが形成されている電子走行層１１へと電子を流すことができる。このように、ゲート電極２１とソース電極２２との間においては、上部チャネル層１４が電子走行チャネルとなり、ゲート電極２１の直下においては、電子走行層１１における２ＤＥＧ１１ａが電子走行チャネルとなる。
また、本実施の形態では、電子供給層１２上に絶縁膜２０を介して形成されるゲート電極２１において、ドレイン電極２３に向かう方向の幅Ａは、ゲート電極２１と２ＤＥＧ１１ａ間の距離Ｂの２倍以上となるように形成されている。このように形成することにより、ドレイン電極２３に高電圧が印加された場合であっても、ドレイン電極２３からの電界をゲート電極２１のドレイン電極２３側の端に集中させることができる。これにより、高電圧のドレイン電圧の影響、例えば、ドレインコンダクタンスの上昇（ショートチャネル効果）等を抑制することができる。また、ゲート電極２１にプラスの電圧を印加することによりオン状態にした際、ゲート電極２１の直下における２ＤＥＧ１１ａにおける電子の濃度も高くなるため、オン抵抗を低くすることができる。
また、本実施の形態における半導体装置においては、絶縁膜２０をゲート電極２１とソース電極２２との間における上部チャネル層１４上に形成し、同様に、絶縁膜２０をゲート電極２１とドレイン電極２３との間における電子供給層１２上に形成してもよい。このように形成された絶縁膜２０は、保護膜としての機能等を有している。また、ゲート電極２１とドレイン電極２３との間における電子供給層１２上には、バリア形成層１３となるｉ−ＧａＮ層よりも薄い、例えば、５ｎｍ以下の厚さのｉ−ＧａＮ層が形成されたものであってもよい。ｉ−ＧａＮ層が薄ければ、２ＤＥＧ１１ａにおける電子の密度があまり低くなることはないからである。
次に、図２に基づき本実施の形態における半導体装置の伝導帯端Ｅｃについて説明する。図２（ａ）は、ゲート電極２１とソース電極２２の間、即ち、図１における一点鎖線１Ａ−１Ｂにおける伝導帯端Ｅｃを示し、図２（ｂ）は、ゲート電極２１の形成されている領域、即ち、図１における一点鎖線１Ｃ−１Ｄにおける伝導帯端Ｅｃを示す。尚、図２（ａ）に示すものは、ゲート電極２１とソース電極２２の間における上部チャネル層１４上に絶縁膜が形成されている構造のものである。
図２（ａ）に示されるように、電子供給層１２となるＡｌＧａＮ層とバリア形成層１３となるｉ−ＧａＮ層との界面には、分極電荷とピエゾ電荷によるマイナスの固定電荷３０が発生している。このマイナスの固定電荷３０による電位障壁により、ゲート電極２１に電圧が印加されていない場合には、上部チャネル層１４となるｎ−ＧａＮ層と電子供給層１２となるＡｌＧａＮ層との導通が遮られている。
また、図２（ｂ）に示されるように、ゲート電極２１の形成されている領域においては、上部チャネル層１４となるｎ−ＧａＮ層、バリア形成層１３となるｉ−ＧａＮ層及び電子供給層１２となるＡｌＧａＮ層の一部が除去されている。これにより、電子走行層１１となるｉ−ＧａＮ層において、電子走行層１１と電子供給層１２との界面近傍に、比較的電子の密度の高い２ＤＥＧ１１ａを発生させることができる。
（半導体装置の製造方法）
次に、図１に基づき本実施の形態における半導体装置の製造方法について説明する。
最初に、基板１０上に、不図示のＡｌＮ等のバッファ層、電子走行層１１となるｉ−ＧａＮ層、電子供給層１２となるＡｌＧａＮ層、バリア形成層１３となるｉ−ＧａＮ層、上部チャネル層１４となるｎ−ＧａＮ層等の半導体層を積層形成する。半導体層は、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法によりエピタキシャル成長させることにより形成する。本実施の形態では、基板１０として半絶縁性のＳｉＣ基板を用いたが、Ｓｉ基板、サファイア基板を用いてもよい。
ＭＯＣＶＤ法により半導体層を形成する際には、例えば、ＮのソースガスとしてＮＨ３ガスが用いられ、Ａｌのソースガスとしてトリメチルアルミニウム（ＴＭＡ）が用いられ、Ｇａのソースガスとしてトリメチルガリウム（ＴＭＧ）が用いられる。ｎ型の不純物元素としてはＳｉが用いられており、Ｓｉのソースガスとしてはシラン（ＳｉＨ４）が用いられる。尚、電子供給層１２はＡｌＧａＮ層に代えてＩｎＡｌＮ層を用いてもよく、この場合、Ｉｎのソースガスとしてトリメチルインジウム（ＴＭＩ）が用いられる。
次に、ゲート電極２１が形成される領域とドレイン電極２３が形成される領域との間における上部チャネル層１４及びバリア形成層１３を除去する。また、ゲート電極２１が形成される領域の一部及びドレイン電極２３が形成される領域における上部チャネル層１４、バリア形成層１３及び電子供給層１２の一部を除去する。
具体的には、上部チャネル層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、上部チャネル層１４及びバリア形成層１３が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンが形成されていない領域の上部チャネル層１４及びバリア形成層１３をＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去する。
次に、ゲート電極２１が形成される領域の一部及びドレイン電極２３が形成される領域における電子供給層１２の一部を除去する。具体的には、上部チャネル層１４及び電子供給層１２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、電子供給層１２の一部が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンが形成されていない領域の電子供給層１２の一部をＲＩＥ等のドライエッチングにより除去する。このように、上部チャネル層１４、バリア形成層１３及び電子供給層１２の一部をエッチングにより除去することにより、上部チャネル層１４、バリア形成層１３及び電子供給層１２に側面１７を形成することができる。
この後、ドライエッチングによりダメージが生じている表面部分を例えば、テトラメチルアンモニウム（ＴＭＡＨ）水溶液によるウエットエッチングにより除去することにより、側面１７及びエッチング面を清浄化する。
次に、側面１７及び電子供給層１２の一部がエッチングされている面に、絶縁膜２０を形成する。絶縁膜２０は、窒化シリコン、酸化シリコン、酸窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸窒化アルミニウム、酸化タンタル、酸化ハフニウム、チタン酸ジルコン酸鉛等の強誘電体材料、または、これらを組み合わせた材料等により形成されている。絶縁膜２０の形成方法は、例えば、ＡＬＤ（Atomic Layer Deposition）法により形成する。絶縁膜２０の形成方法は、ＡＬＤ法以外にも、ＣＶＤ（Chemical Vapor Deposition）法、またはスパッタリング法により形成してもよい。この際、形成される絶縁膜２０の膜厚は、２０〜１００ｎｍである。
次に、ゲート電極２１、ソース電極２２及びドレイン電極２３を形成する。ゲート電極２３は、電子供給層１２の一部が除去された領域及び側面１７の上に形成された絶縁膜２０上に形成する。ゲート電極２１は、例えば、Ｎｉ／Ａｕにより形成されている。形成方法は、例えば、ゲート電極２１が形成される領域に開口部を有するレジストパターンを形成し、Ｎｉ／Ａｕの金属膜を真空蒸着等により成膜した後、有機溶剤等を用いてリフトオフを行なうことにより形成する。
また、ソース電極２２は、ソース電極２２が形成される領域の上部チャネル層１４上における不図示の絶縁膜を除去した後、ソース電極２２が上部チャネル層１４と接続されるように形成する。この際、ソース電極２２が形成される領域の上部チャネル層１４の一部を除去し、この上にソース電極２２を形成してもよい。
また、ドレイン電極２３は、ドレイン電極２３が形成される領域の不図示の絶縁膜及び電子供給層１２の一部または全部を除去した後、ドレイン電極２３が電子供給層１２または電子走行層１１と接続されるように形成する。このように形成することにより、ドレイン電極２３は２ＤＥＧ１１ａと接続される。
尚、ソース電極２２及びドレイン電極２３は、例えば、Ｔｉ／Ａｌにより形成されている。形成方法は、例えば、ソース電極２２及びドレイン電極２３が形成される領域に開口部を有するレジストパターンを形成し、Ｔｉ／Ａｌの金属膜を真空蒸着等により成膜した後、有機溶剤等を用いてリフトオフを行なうことにより形成する。
以上により、本実施の形態における半導体装置である電界効果型トランジスタを作製することができる。尚、本実施の形態における半導体装置は、上記以外の製造方法により製造することも可能である。本実施の形態における半導体装置である電界効果型トランジスタは、低オン抵抗であって、かつ、ノーマリーオフとなるものであり、スイッチング電源や電気自動車用インバータ等の様々な用途に用いることができる。
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について、図３に基づき説明する。この半導体装置は、基板１１０上に、電子走行層１１１となるｉ−ＧａＮ層、電子供給層１１２となるＡｌＧａＮ層、上部電子走行層１１３となるｉ−ＧａＮ層、上部電子供給層１１４となるＡｌＧａＮ層、キャップ層１１５となるＧａＮ層が形成されている。尚、ＧａＮのバンドギャップは、３．４ｅＶである。また、キャップ層１１５、上部電子供給層１１４、上部電子走行層１１３及び電子供給層１１２の一部を除去することにより側面１１７が形成されている。また、電子供給層１１２の一部が除去された領域から側面１１７及びキャップ層１１５の上には、ゲート絶縁膜となる絶縁膜１２０が形成されている。また、ゲート電極１２１は、絶縁膜１２０上、即ち、電子供給層１１２及び電子供給層１１２から上部電子供給層１１４に至る側面１１７に形成された絶縁膜１２０の上に形成されている。ソース電極１２２は、上部電子供給層１１４と接続されるように形成されており、ドレイン電極１２３は、電子供給層１１２と接続されるように形成されている。
更に、本実施の形態における半導体装置では、電子走行層１１１において、電子走行層１１１と電子供給層１１２との界面近傍には、２ＤＥＧ１１１ａが形成される。また、上部電子走行層１１３において、上部電子走行層１１３と上部電子供給層１１４との界面近傍には、２ＤＥＧ１１３ａが形成される。ゲート電極１２１とドレイン電極１２３との間のキャップ層１１５、上部電子供給層１１４及び上部電子走行層１１３は、ゲート電極１２１とドレイン電極１２３との間の直下の電子走行層１１１における２ＤＥＧ１１１ａの電子の密度を高くするため除去されている。尚、本実施の形態においては、電子走行層１１１を第１の電子走行層、電子供給層１１２を第１の電子供給層、上部電子走行層１１３を第２の電子走行層、上部電子供給層１１４を第２の電子供給層と記載する場合がある。
基板１１０は、半絶縁性のＳｉＣ基板を用いているが、ＳｉＣ基板以外にもＳｉ基板、サファイア基板を用いることも可能である。
電子走行層１１１となるｉ−ＧａＮ層は、厚さが０．１〜５μｍのｉ−ＧａＮにより形成されている。
電子供給層１１２となるＡｌＧａＮ層は、厚さが０．０１〜１μｍ、より好ましくは、０．０１〜０．１μｍのＡｌＧａＮにより形成されている。また、電子供給層１１２の組成は、ＡｌＹＧａ１−ＹＮとした場合、Ｙの値が、０．１〜０．４となる組成比で形成されており、この組成比におけるバンドギャップは３．７〜４．５ｅＶである。また、電子供給層１１２は、Ｓｉ等の不純物元素がドープされているｎ型であってもよく、不純物元素がドープされていないものであってもよい。尚、本実施の形態においては、電子供給層１１２は、不純物元素がドープされていないｉ−ＡｌＧａＮにより形成されており、Ｙの値は０．２５、即ち、Ａｌ０．２５Ｇａ０．７５Ｎであり、この組成におけるバンドギャップは約４．２ｅＶである。
上部電子走行層１１３となるｉ−ＧａＮ層は、厚さが約６０ｎｍのｉ−ＧａＮにより形成されている。尚、上部電子走行層１１３となるｉ−ＧａＮ層は、０．０５〜０．２μｍの厚さで形成されていることが好ましい。また、上部電子走行層１１３はバリア形成層としての機能を有しており、電子供給層１１２との界面において固定電荷による電位障壁を形成する。
上部電子供給層１１４となるＡｌＧａＮ層は、厚さが０．０１〜１μｍ、より好ましくは、０．０１〜０．１μｍのＡｌＧａＮにより形成されている。また、上部電子供給層１１４の組成は、ＡｌＹＧａ１−ＹＮとした場合、Ｙの値が、０．１〜０．４となる組成比で形成されており、この組成比におけるバンドギャップは３．７〜４．５ｅＶである。また、上部電子供給層１１４は、Ｓｉ等の不純物元素がドープされているｎ型であってもよく、不純物元素がドープされていないものであってもよい。尚、本実施の形態においては、上部電子供給層１１４は、不純物元素がドープされていないｉ−ＡｌＧａＮにより形成されており、Ｙの値は０．２５、即ち、Ａｌ０．２５Ｇａ０．７５Ｎである。
キャップ層１１５となるＧａＮ層は、厚さが０．０１〜１μｍのｉ−ＧａＮまたは、ｎ−ＧａＮにより形成されている。
尚、電子走行層１１１及び上部電子走行層１１３をｉ−ＡｌＧａＮにより形成してもよい。この際、電子走行層１１１及び上部電子走行層１１３のＡｌＧａＮの組成をＡｌＸＧａ１−ＸＮとし、電子供給層１１２及び上部電子供給層１１４の組成をＡｌＹＧａ１−ＹＮとした場合、Ｘ及びＹの値が、０≦Ｘ＜Ｙ≦１となるように形成されている。
絶縁膜１２０は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸窒化アルミニウム（ＡｌＯＮ）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、チタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３）等の強誘電体材料、または、これらを組み合わせた材料等により形成されている。
ソース電極１２２及びドレイン電極１２３は、Ｔｉ／Ａｌにより形成されている。ソース電極１２２は、上部電子供給層１１４となるＡｌＧａＮ層とオーミックコンタクとされており、ドレイン電極１２３は、電子供給層１１２となるＡｌＧａＮ層とオーミックコンタクとされている。
本実施の形態における半導体装置では、ゲート電極１２１の直下からドレイン電極１２３の直下における電子走行層１１１において、電子供給層１１２の側に２ＤＥＧ１１１ａが形成される。また、ゲート電極１２１の近傍からソース電極１２２の直下における上部電子走行層１１３において、上部電子供給層１１４の側に２ＤＥＧ１１３ａが形成される。また、電子供給層１１２と上部電子走行層１１３との界面には、分極電荷とピエゾ電荷により、マイナスの固定電荷１３０が発生している。このマイナスの固定電荷１３０は、電位障壁となるものであり、ゲート電極１２１に電圧が印加されていない状態では、上部電子走行層１１３における２ＤＥＧ１１３ａと電子供給層１１１における２ＤＥＧ１１１ａとの間における電子の移動が遮られオフ状態となる。これにより、ノーマリーオフにすることができる。
また、ゲート電極１２１にプラスの電圧が印加された場合、電子供給層１１２及び上部電子走行層１１３において、側面１１７を含む絶縁膜１２０と接している領域１３１において電子が誘起される。これにより、この誘起された電子により上部電子走行層１１３における２ＤＥＧ１１３ａと電子走行層１１１における２ＤＥＧ１１１ａとの間が導通されオン状態となる。即ち、ゲート電極１２１にプラスの電圧を印加することにより、上部電子走行層１１３及び電子供給層１１２を介し、上部電子走行層１１３における２ＤＥＧ１１３ａから電子走行層１１１における２ＤＥＧ１１１ａへと電子を流すことができる。このように、ゲート電極１２１とソース電極１２２との間においては、上部電子走行層１１３における２ＤＥＧ１１３ａが電子走行チャネルとなり、ゲート電極１２１の直下においては、電子走行層１１１における２ＤＥＧ１１１ａが電子走行チャネルとなる。
また、本実施の形態では、電子供給層１１２上に絶縁膜１２０を介して形成されるゲート電極１２１において、ドレイン電極１２３に向かう方向の幅Ａは、ゲート電極１２１と２ＤＥＧ１１１ａ間の距離Ｂの２倍以上となるように形成されている。このように形成することにより、ドレイン電極１２３に高電圧が印加された場合であっても、ドレイン電極１２３からの電界をゲート電極１２１のドレイン電極１２３側の端に集中させることができる。これにより、高電圧のドレイン電圧の影響、例えば、ドレインコンダクタンスの上昇（ショートチャネル効果）等を抑制することができる。また、ゲート電極１２１にプラスの電圧を印加することによりオン状態にした際、ゲート電極１２１の直下における２ＤＥＧ１１１ａにおける電子の濃度も高くなるため、オン抵抗を低くすることができる。
本実施の形態における半導体装置においては、絶縁層１２０をゲート電極１２１とソース電極１２２との間におけるキャップ層１１５上に形成し、同様に、絶縁膜１２０をゲート電極１２１とドレイン電極１２３との間における電子供給層１１２上に形成してもよい。このように形成された絶縁膜１２０は、保護膜としての機能等を有している。また、ゲート電極１２１とドレイン電極１２３との間における電子供給層１１２上には、上部電子走行層１１３となるｉ−ＧａＮ層よりも薄い、例えば、５ｎｍ以下の厚さのｉ−ＧａＮ層が形成されたものであってもよい。ｉ−ＧａＮ層が薄ければ、２ＤＥＧ１１１ａにおける電子の密度があまり低くなることはないからである。
次に、図４に基づき本実施の形態における半導体装置の伝導帯端Ｅｃについて説明する。図４（ａ）は、ゲート電極１２１とソース電極１２２の間、即ち、図３における一点鎖線３Ａ−３Ｂにおける伝導帯端Ｅｃを示し、図４（ｂ）は、ゲート電極１２１の形成されている領域、即ち、図３における一点鎖線３Ｃ−３Ｄにおける伝導帯端Ｅｃを示す。尚、図４（ａ）に示すものは、ゲート電極１２１とソース電極１２２の間におけるキャップ層１１５上に絶縁膜されている構造のものである。
図４（ａ）に示されるように、電子供給層１１２となるＡｌＧａＮ層と上部電子走行層１１３となるｉ−ＧａＮ層との界面には、分極電荷とピエゾ電荷によるマイナスの固定電荷１３０が発生している。このマイナスの固定電荷１３０による電位障壁により、ゲート電極１２１に電圧が印加されていない場合には、上部電子走行層１１３における２ＤＥＧ１１３ａと電子供給層１１１における２ＤＥＧ１１１ａとの導通が遮られている。
また、図４（ｂ）に示されるように、ゲート電極１２１の形成されている領域においては、キャップ層１１５、上部電子供給層１１４となるＡｌＧａＮ層、上部電子走行層１１３となるｉ−ＧａＮ層及び電子供給層１１２となるＡｌＧａＮ層の一部が除去されている。これにより、電子走行層１１１となるｉ−ＧａＮ層において、電子走行層１１１と電子供給層１１２との界面近傍に、比較的電子の密度の高い２ＤＥＧ１１１ａを発生させることができる。
（半導体装置の製造方法）
次に、図３に基づき本実施の形態における半導体装置の製造方法について説明する。
最初に、基板１１０上に、有機金属気相成長法によりエピタキシャル成長させることにより半導体層を形成する。具体的には、基板１１０上に、不図示のＡｌＮ等のバッファ層、電子走行層１１１となるｉ−ＧａＮ層、電子供給層１１２となるＡｌＧａＮ層、上部電子走行層１１３となるｉ−ＧａＮ層、上部電子供給層１１４となるＡｌＧａＮ層、キャップ層１１５等を形成する。本実施の形態では、基板１１０として半絶縁性のＳｉＣ基板を用いたが、Ｓｉ基板、サファイア基板を用いてもよい。
ＭＯＣＶＤ法により半導体層を形成する際には、例えば、ＮのソースガスとしてＮＨ３ガスが用いられ、Ａｌのソースガスとしてトリメチルアルミニウム（ＴＭＡ）が用いられ、Ｇａのソースガスとしてトリメチルガリウム（ＴＭＧ）が用いられる。ｎ型の不純物元素としてはＳｉが用いられており、Ｓｉのソースガスとしてはシラン（ＳｉＨ４）が用いられる。尚、電子供給層１１２はＡｌＧａＮ層に代えてＩｎＡｌＮ層を用いてもよく、この場合、Ｉｎのソースガスとしてトリメチルインジウム（ＴＭＩ）が用いられる。
次に、ゲート電極１２１が形成される領域とドレイン電極１２３が形成される領域との間におけるキャップ層１１５、上部電子供給層１１４及び上部電子走行層１１３を除去する。また、ゲート電極１２１が形成される領域の一部及びドレイン電極１２３が形成される領域におけるキャップ層１１５、上部電子供給層１１４、上部電子走行層１１３及び電子供給層１１２の一部を除去する。
具体的には、キャップ層１１５上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、キャップ層１１５、上部電子供給層１１４及び上部電子走行層１１３が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンが形成されていない領域のキャップ層１１５、上部電子供給層１１４及び上部電子走行層１１３をＲＩＥ等のドライエッチングにより除去する。
次に、ゲート電極１２１が形成される領域の一部及びドレイン電極１２３が形成される領域における電子供給層１１２の一部を除去する。具体的には、キャップ層１１５及び電子供給層１１２上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、電子供給層１１２の一部が除去される領域に開口を有するレジストパターンを形成する。この後、レジストパターンが形成されていない領域の電子供給層１１２の一部をＲＩＥ等のドライエッチングにより除去する。以上のように、上部電子供給層１１４、上部電子走行層１１３及び電子供給層１１２の一部をエッチングにより除去することにより、上部チャネル層１１４、バリア形成層１１３及び電子供給層１１２に側面１１７を形成することができる。
この後、ドライエッチングによりダメージが生じている表面部分を例えば、テトラメチルアンモニウム（ＴＭＡＨ）水溶液によるウエットエッチングにより除去することにより、側面１１７及びエッチング面を清浄化する。
次に、側面１１７及び電子供給層１１２の一部がエッチングされている面に、絶縁膜１２０を形成する。絶縁膜１２０は、窒化シリコン、酸化シリコン、酸窒化シリコン、窒化アルミニウム、酸化アルミニウム、酸窒化アルミニウム、酸化タンタル、酸化ハフニウム、チタン酸ジルコン酸鉛等の強誘電体材料、または、これらを組み合わせた材料等により形成されている。絶縁膜１２０の形成方法は、例えば、ＡＬＤ法により形成する。絶縁膜１２０の形成方法はＡＬＤ法以外にも、ＣＶＤ法またはスパッタリング法により形成してもよい。この際、形成される絶縁膜１２０の膜厚は、２０〜１００ｎｍである。
次に、ゲート電極１２１、ソース電極１２２及びドレイン電極１２３を形成する。ゲート電極１２３は、電子供給層１１２の一部が除去された領域及び側面１１７の上に形成された絶縁膜１２０上に形成する。ゲート電極１２１は、例えば、Ｎｉ／Ａｕにより形成されている。形成方法は、例えば、ゲート電極１２１が形成される領域に開口部を有するレジストパターンを形成し、Ｎｉ／Ａｕの金属膜を真空蒸着等により成膜した後、有機溶剤等を用いてリフトオフを行なうことにより形成する。
また、ソース電極１２２は、ソース電極１２２が形成される領域の不図示の絶縁膜、キャップ層１１５及び上部電子供給層１１４の一部または全部を除去した後、ソース電極１２２が上部電子供給層１１４または上部電子走行層１１３と接続されるように形成する。このように形成することにより、ソース電極１２２は２ＤＥＧ１１３ａと接続される。
また、ドレイン電極１２３は、ドレイン電極１２３が形成される領域の不図示の絶縁膜及び電子供給層１１２の一部または全部を除去した後、ドレイン電極１２３が電子供給層１１２または電子走行層１１１と接続されるように形成する。このように形成することにより、ドレイン電極１２３は２ＤＥＧ１１１ａと接続される。
尚、ソース電極１２２及びドレイン電極１２３は、例えば、Ｔｉ／Ａｌにより形成されている。形成方法は、例えば、ソース電極１２２及びドレイン電極１２３が形成される領域に開口部を有するレジストパターンを形成し、Ｔｉ／Ａｌの金属膜を真空蒸着等により成膜した後、有機溶剤等を用いてリフトオフを行なうことにより形成する。
以上により、本実施の形態における半導体装置である電界効果型トランジスタを作製することができる。尚、本実施の形態における半導体装置は、上記以外の製造方法により製造することも可能である。
本実施の形態では、上部電子走行層１１３において、上部電子走行層１１３と上部電子供給層１１４の界面近傍に分極電荷とピエゾ分極により２ＤＥＧ１１３ａが発生する。この２ＤＥＧ１１３ａにおける電子の移動度は、約１５００ｃｍ／Ｖ・ｓｅｃと高いため、より一層オン抵抗を低くすることができる。
図５は、本実施の形態における半導体装置である電界効果トランジスタを作製し、特性を測定した結果を示すものである。図５（ａ）は、ドレイン電流−ドレイン電圧（Ｉｄｓ−Ｖｄｓ）特性であり、図５（ｂ）は、ドレイン電流−ゲート電圧（Ｉｄｓ−Ｖｇ）特性である。図５に示されるように、本実施の形態における半導体装置である電界効果型トランジスタは、良好なノーマリーオフ動作が実現されていることが確認される。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第２の実施の形態の半導体装置において、側面１１７の傾斜が略垂直となるよう急峻に形成した構造のものである。図６に基づき本実施の形態における半導体装置について説明する。
本実施の形態における半導体装置は、キャップ層１１５、上部電子供給層１１４、上部電子走行層１１３、電子供給層１１２を除去する際に、基板１１０面に対し垂直に近いエッチングを行なうことにより、急峻な側面１１７ａを形成した構造のものである。このように急峻な側面１１７ａは、ＲＩＥ等のドライエッチングの条件等を最適化することにより形成することができる。
第２の実施の形態のように側面１１７が傾斜している場合には、側面１１７の表面にはプラスの固定電荷が残るが、本実施の形態のように、急峻な側面１１７ａを形成することにより、側面１１７ａの表面の電荷はなくなることが、知見として得られている。よって、本実施の形態においては、急峻な側面１１７ａを形成し、側面１１７ａの表面の電荷をなくすことにより、より一層ゲート電圧をよりプラス側にシフトさせることができる。これにより、ゲート電圧を印加しない場合の漏れ電流を低減することができ、また、スイッチングノイズによる不要なオン電流を抑制することができる。
尚、上記以外の内容については、第２の実施の形態と同様である。また、本実施の形態は、第１の実施の形態にも適用することも可能である。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、第２の実施の形態において電子供給層１１２と上部電子走行層１１３との間に、２ＤＨＧ（Two-Dimensional Hole Gas：２次元ホールガス）を形成した構造のものである。
図７に基づき本実施の形態について説明する。本実施の形態における半導体装置は、電子供給層１１２であるＡｌＧａＮ層と上部電子走行層１１３であるｉ−ＧａＮ層との間に２ＤＨＧ２３０を発生させたものである。このように、電子供給層１１２と上部電子走行層１１３との間における２ＤＨＧ２３０は、電子供給層１１２の厚さを所定の厚さ以下とし、上部電子走行層１１３の厚さを所定の厚さ以上とすることにより、発生させることが可能である。具体的には、電子供給層１１２であるＡｌＧａＮ層の厚さを約３０ｎｍ、上部電子走行層１１３であるｉ−ＧａＮ層の厚さを６０ｎｍ以上とすることにより、電子供給層１１２と上部電子走行層１１３との間に２ＤＨＧ２３０を発生させることができる。尚、図８は、ゲート電極２１とソース電極２２の間、即ち、図７における一点鎖線７Ａ−７Ｂにおける伝導帯端Ｅｃ及び価電子帯端Ｅｖを示す。また、図８は、ゲート電極１２１とソース電極１２２の間におけるキャップ層１１５上に絶縁膜を形成した構造のものである。
また、ソース電極１１２の形成される領域において、上部電子供給層１１４、上部電子走行層１１３をエッチングにより除去し、２ＤＨＧ２３０がソース電極１２２に接続されるように形成する。これにより、２ＤＨＧ２３０における電位はソース電極１２２における電位に固定される。よって、２ＤＨＧ２３０における電位障壁の高さを安定化させることができ、高いドレイン電圧においても、ソース電極１２２から２ＤＨＧ２３０における電位障壁を乗り越えてドレイン電極１２３に流れるパンチスルー電流の発生を抑制することができる。
尚、上記以外の内容については、第２の実施の形態と同様である。また、本実施の形態は、第１の実施の形態にも適用することも可能である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、第４の実施の形態において、電子供給層１１２であるＡｌＧａＮ層と上部電子走行層１１３であるｉ−ＧａＮ層との間にｐ型領域２４０を形成した構造のものである。
図９に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、電子供給層１１２であるＡｌＧａＮ層と上部電子走行層１１３であるｉ−ＧａＮ層との界面近傍に、不純物元素としてＭｇ等をドープすることによりｐ型領域２４０を形成したものである。不純物元素であるＭｇは、４×１０１７ｃｍ−３の濃度でドープされる。このようにｐ型領域２４０を形成することにより、電子供給層１１２であるＡｌＧａＮ層と上部電子走行層１１３であるｉ−ＧａＮ層との間に発生している２ＤＨＧ２３０とソース電極１２２とを良好にオーミック接続させることができる。
尚、上記以外の内容については、第４の実施の形態と同様である。また、本実施の形態は、第１の実施の形態にも適用することも可能である。
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第５の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１０に基づき説明する。尚、図１０は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第５の実施の形態に示されているものとは、異なっている。
最初に、第１から第５の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第５の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第５の実施の形態における半導体装置のゲート電極２１または１２１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第５の実施の形態における半導体装置のソース電極２２または１２２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第５の実施の形態における半導体装置のドレイン電極２３または１２３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第５の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
最初に、図１１に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１１に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１１に示す例では３つ）４６８を備えている。図１１に示す例では、第１から第５の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
次に、図１２に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１２に示す例では、パワーアンプ４７３は、第１から第５の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１２に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された半導体により形成された電子走行層と、
前記電子走行層の上に、前記電子走行層よりもバンドギャップの広い半導体により形成された電子供給層と、
前記電子供給層の上に、前記電子供給層よりもバンドギャップの狭い半導体により形成されたバリア形成層と、
前記バリア形成層の上に、不純物のドープされた半導体により形成された上部チャネル層と、
前記バリア形成層及び上部チャネル層を除去することにより形成された前記バリア形成層及び上部チャネル層の側面と、
前記側面に形成された絶縁膜と、
前記絶縁膜を介し形成されたゲート電極と、
前記上部チャネル層と接続されるソース電極と、
前記電子供給層または前記電子走行層と接続されるドレイン電極と、
を有することを特徴とする半導体装置。
（付記２）
前記絶縁膜は、前記側面より前記バリア形成層及び上部チャネル層が除去された前記電子供給層上に形成されており、
前記ゲート電極は、前記絶縁膜を介し、側面及び前記側面より前記バリア形成層及び上部チャネル層が除去された前記電子供給層の上に形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート電極と前記ドレイン電極との間における前記上部チャネル層及び前記バリア形成層は、除去されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記電子走行層において、前記電子供給層の側には、２ＤＥＧが形成されており、
前記電子供給層と前記バリア形成層との間には、固定電荷による電位障壁が形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記電子走行層、前記電子供給層、前記バリア形成層及び前記上部チャネル層（１４）は、窒化物半導体により形成されているものであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記電子走行層、前記バリア形成層、前記上部チャネル層は、ＡｌＸＧａ１−ＸＮにより形成されており、
前記電子供給層は、ＡｌＹＧａ１−ＹＮにより形成されており、
Ｘ及びＹの値が、０≦Ｘ＜Ｙ≦１であることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記電子走行層は、ｉ−ＧａＮにより形成されており、
前記電子供給層は、ＡｌＧａＮにより形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記バリア形成層は、ｉ−ＧａＮにより形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記上部チャネル層は、ｎ−ＧａＮにより形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
基板の上に形成された半導体により形成された第１の電子走行層と、
前記第１の電子走行層の上に、前記第１の電子走行層よりもバンドギャップの広い半導体により形成された第１の電子供給層と、
前記第１の電子供給層の上に、前記第１の電子供給層よりもバンドギャップの狭い半導体により形成された第２の電子走行層と、
前記第２の電子走行層の上に、前記第２の電子走行層よりもバンドギャップの広い半導体により形成された第２の電子供給層と、
前記第２の電子走行層及び第２の電子供給層を除去することにより形成された前記第２の電子走行層及び第２の電子供給層の側面と、
前記側面に形成された絶縁膜と、
前記絶縁膜を介し形成されたゲート電極と、
前記第２の電子供給層または第２の電子走行層と接続されるソース電極と、
前記第１の電子供給層または第１の電子走行層と接続されるドレイン電極と、
を有することを特徴とする半導体装置。
（付記１１）
前記絶縁膜は、前記側面より前記第２の電子走行層及び第２の電子供給層が除去された前記第１の電子供給層上に形成されており、
前記ゲート電極は、前記絶縁膜を介し、側面及び前記側面より前記第２の電子走行層及び第２の電子供給層が除去された前記第１の電子供給層の上に形成されていることを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記ゲート電極と前記ドレイン電極との間における前記第２の電子供給層及び前記第２の電子走行層は、除去されていることを特徴とする付記１０または１１に記載の半導体装置。
（付記１３）
前記第１の電子走行層において、前記第１の電子供給層の側には、２ＤＥＧが形成されており、
前記第２の電子走行層において、前記第２の電子供給層の側には、２ＤＥＧが形成されており、
前記第１の電子供給層と前記第２の電子走行層との間には、２ＤＨＧが形成されていることを特徴とする付記１０から１２のいずれかに記載の半導体装置。
（付記１４）
前記２ＤＨＧは、前記ソース電極と接続されるものであることを特徴とする付記１３に記載の半導体装置。
（付記１５）
前記第１の電子供給層と前記第２の電子走行層との間には、ｐ型の不純物がドープされたｐ型領域が形成されていることを特徴とする付記１４に記載の半導体装置。
（付記１６）
前記ｐ型の不純物はＭｇであることを特徴とする付記１５に記載の半導体装置。
（付記１７）
前記第１の電子走行層、前記第１の電子供給層、前記第２の電子走行層及び前記第２の電子供給層は、窒化物半導体により形成されているものであることを特徴とする付記１０から１６のいずれかに記載の半導体装置。
（付記１８）
前記第１の電子走行層及び前記第２の電子走行層は、ＡｌＸＧａ１−ＸＮにより形成されており、
前記第１の電子供給層及び前記第２の電子供給層は、ＡｌＹＧａ１−ＹＮにより形成されており、
Ｘ及びＹの値が、０≦Ｘ＜Ｙ≦１であることを特徴とする付記１０から１７のいずれかに記載の半導体装置。
（付記１９）
前記第１の電子走行層は、ｉ−ＧａＮにより形成されており、
前記第１の電子供給層は、ＡｌＧａＮにより形成されていることを特徴とする付記１０から１８のいずれかに記載の半導体装置。
（付記２０）
前記第２の電子走行層は、ｉ−ＧａＮにより形成されており、
前記第２の電子供給層は、ＡｌＧａＮにより形成されていることを特徴とする付記１０から１９のいずれかに記載の半導体装置。
１０ 基板
１１ 電子走行層
１１ａ ２ＤＥＧ
１２ 電子供給層
１３ バリア形成層
１４ 上部チャネル層
１７ 側面
２０ 絶縁膜
２１ ゲート電極
２２ ソース電極
２３ ドレイン電極
３０ 固定電荷
３１ 絶縁膜と接している領域

Claims (4)

  1. 基板の上に形成された半導体により形成された第１の電子走行層と、
    前記第１の電子走行層の上に、前記第１の電子走行層よりもバンドギャップの広い半導体により形成された第１の電子供給層と、
    前記第１の電子供給層の上に、前記第１の電子供給層よりもバンドギャップの狭い半導体により形成された第２の電子走行層と、
    前記第２の電子走行層の上に、前記第２の電子走行層よりもバンドギャップの広い半導体により形成された第２の電子供給層と、
    前記第２の電子走行層及び第２の電子供給層を除去することにより形成された前記第２の電子走行層及び第２の電子供給層の側面と、
    前記側面に形成された絶縁膜と、
    前記絶縁膜を介し形成されたゲート電極と、
    前記第２の電子供給層または第２の電子走行層と接続されるソース電極と、
    前記第１の電子供給層または第１の電子走行層と接続されるドレイン電極と、
    を有し、
    前記第１の電子走行層において、前記第１の電子供給層の側には、２ＤＥＧが形成されており、
    前記第２の電子走行層において、前記第２の電子供給層の側には、２ＤＥＧが形成されており、
    前記第１の電子供給層と前記第２の電子走行層との間には、２ＤＨＧが形成されており、
    前記２ＤＨＧは、前記ソース電極と接続されるものであることを特徴とする半導体装置。
  2. 前記ゲート電極と前記ドレイン電極との間における前記第２の電子供給層及び前記第２の電子走行層は、除去されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の電子供給層と前記第２の電子走行層との間には、ｐ型の不純物がドープされたｐ型領域が形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の電子走行層及び前記第２の電子走行層は、ＡｌＸＧａ１−ＸＮにより形成されており、
    前記第１の電子供給層及び前記第２の電子供給層は、ＡｌＹＧａ１−ＹＮにより形成されており、
    Ｘ及びＹの値が、０≦Ｘ＜Ｙ≦１であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012127567A1 (ja) * 2011-03-18 2012-09-27 富士通株式会社 化合物半導体装置及びその製造方法
JP2014110393A (ja) * 2012-12-04 2014-06-12 Fujitsu Ltd 化合物半導体装置及びその製造方法
EP2806463A1 (en) * 2013-05-22 2014-11-26 Imec Low temperature Ohmic contacts for III-N power devices
JP6229172B2 (ja) 2013-07-12 2017-11-15 パナソニックＩｐマネジメント株式会社 半導体装置
TWI512971B (zh) * 2013-09-24 2015-12-11 Richtek Technology Corp 絕緣閘雙極電晶體及其製造方法
CN104518014A (zh) * 2013-09-27 2015-04-15 立锜科技股份有限公司 绝缘栅双极晶体管及其制造方法
JP6229501B2 (ja) * 2014-01-08 2017-11-15 富士通株式会社 半導体装置
JP6739918B2 (ja) * 2015-10-08 2020-08-12 ローム株式会社 窒化物半導体装置およびその製造方法
ITUB20155536A1 (it) 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
ITUB20155862A1 (it) 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
JP6712190B2 (ja) * 2016-06-20 2020-06-17 株式会社アドバンテスト エピ基板
US11670699B2 (en) 2016-12-15 2023-06-06 National Yang Ming Chiao Tung University Semiconductor device and method of manufacturing the same
TWI604605B (zh) * 2016-12-15 2017-11-01 國立交通大學 半導體裝置及其製造方法
EP3364463A3 (en) * 2017-02-20 2018-11-14 CoorsTek KK Nitride semiconductor substrate and method for manufactuing the same
US11295992B2 (en) * 2017-09-29 2022-04-05 Intel Corporation Tunnel polarization junction III-N transistors
CN111902920B (zh) * 2018-03-27 2024-10-01 松下控股株式会社 氮化物半导体装置
CN108598163A (zh) * 2018-05-14 2018-09-28 电子科技大学 一种GaN异质结纵向功率器件
KR102486469B1 (ko) 2018-07-06 2023-01-09 삼성전자주식회사 반도체 장치
US10756207B2 (en) * 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module
JP7448314B2 (ja) * 2019-04-19 2024-03-12 株式会社東芝 半導体装置
DE102019212645A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Vertikaler feldeffekttransistor und verfahren zum herstellen desselben
CN110634867B (zh) * 2019-09-10 2023-08-18 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法
JP7450446B2 (ja) 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置
JPWO2022091742A1 (ja) * 2020-10-29 2022-05-05
US20240213354A1 (en) * 2022-12-21 2024-06-27 Analog Devices, Inc. Gallium nitride superjunction transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3661061B2 (ja) * 2002-10-09 2005-06-15 松下電器産業株式会社 プラズマ振動スイッチング素子
JP5344445B2 (ja) * 2005-11-11 2013-11-20 独立行政法人産業技術総合研究所 半導体素子
JP2008053448A (ja) 2006-08-24 2008-03-06 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
JP5189771B2 (ja) 2007-02-01 2013-04-24 ローム株式会社 ＧａＮ系半導体素子
JP5417693B2 (ja) 2007-08-22 2014-02-19 日本電気株式会社 半導体装置
JP5566618B2 (ja) * 2008-03-07 2014-08-06 古河電気工業株式会社 ＧａＮ系半導体素子
JPWO2010016564A1 (ja) * 2008-08-07 2012-01-26 日本電気株式会社 半導体装置
CN101350311A (zh) * 2008-08-15 2009-01-21 西安电子科技大学 AlGaN/GaN MISHEMT器件的制备方法
JP2010135640A (ja) * 2008-12-05 2010-06-17 Panasonic Corp 電界効果トランジスタ
JP5593673B2 (ja) 2009-10-20 2014-09-24 富士通株式会社 半導体装置及びその製造方法
JP4985760B2 (ja) * 2009-12-28 2012-07-25 住友電気工業株式会社 半導体装置およびその製造方法
KR101984698B1 (ko) * 2012-01-11 2019-05-31 삼성전자주식회사 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법

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