JP5624781B2 - 通信システム、データ送信装置、およびデータ受信装置 - Google Patents

Description

本発明は、所定のビットパターンを繰り返す繰り返しパターンを使用して試験する試験機能を備えた通信システム、データ送信装置、およびデータ受信装置に関する。

通信システムの試験には、ＩＴＵ−Ｔ（国際電気通信連合 電気通信標準化部門；Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｕｎｉｏｎ−Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ Ｓｅｃｔｏｒ）勧告で標準化されている疑似ランダムパターン（Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｔ Ｓｔｒｅａｍパターン、以後、ＰＲＢＳパターンと記述する）が広く使用されている。

図５は、従来の、ＰＲＢＳパターンを使用して試験する試験機能を備えた通信システムの構成を示す図である。

図５に示す通信システム１００は、データ送信装置１１０とデータ受信装置１２０を有する。

データ送信装置１１０には、クロック信号ＣＬＫに同期してｍビットのＰＲＢＳパターン（パラレルデータ）を発生するＰＲＢＳパターン発生回路１１１が備えられている。また、このデータ送信装置１１０には、クロック信号ＣＬＫに同期して、ＰＲＢＳパターン発生回路１１１で発生したＰＲＢＳパターンを、シリアルデータＳＤに変換するシリアライザ１１２が備えられている。

一方、データ受信装置１２０には、シリアライザ１１２から送信されてきたシリアルデータＳＤを受信し、受信したシリアルデータＳＤと同期したクロック信号を生成し、そのクロック信号を用いてシリアルデータＳＤを取り込んでｍビットのパラレルデータを出力するクロック・データリカバリ回路１２１が備えられている。また、このデータ受信装置１２０には、データ送信装置１１０に備えられたＰＲＢＳパターン発生回路１１１と同じＰＲＢＳパターンを発生するＰＲＢＳパターン発生回路１２２が備えられている。尚、このＰＲＢＳパターン発生回路１２２は、クロック・データリカバリ回路１２１から出力されるパラレルデータと比較するための比較用のＰＲＢＳパターンを発生するものである。さらに、このデータ受信装置１２０には、クロック・データリカバリ回路１２１から出力されたパラレルデータとＰＲＢＳパターン発生回路１２２で発生した比較用のＰＲＢＳパターンとを比較することにより、データ送信装置１１０から送信されてきたシリアルデータＳＤがデータ受信装置１２０で正常に受信されたか否かを判定する比較判定回路１２３が備えられている。

このように構成された通信システム１００では、データ送信装置１１０から送信されてきたシリアルデータＳＤがデータ受信装置１２０で正常に受信されるか否かの試験は、以下の手順で行なわれる。
（手順１）データ送信装置１１０は、ＰＲＢＳパターン発生回路１１１で発生したＰＲＢＳパターンをシリアライザ１１２でパラレルデータからシリアルデータＳＤに変換し、このシリアルデータＳＤをデータ受信装置１２０に送信する。
（手順２）データ受信装置１２０は、データ送信装置１２０から送信されてきたシリアルデータＳＤをクロック・データリカバリ回路１２１で受信する。クロック・データリカバリ回路１２１は、受信したシリアルデータＳＤに基づいて生成したパラレルデータを、ＰＲＢＳパターン発生回路１２２および比較判定回路１２３に出力する。ＰＲＢＳパターン発生回路１２２は、クロック・データリカバリ回路１２１からのパラレルデータを構成する最初のｍビットのデータ（初期値）が入力された時点から比較用のＰＲＢＳパターンを生成する。
（手順３）比較判定回路１２３は、クロック・データリカバリ回路１２１からのパラレルデータとＰＲＢＳパターン発生回路１２２からの比較用のＰＲＢＳパターンとを比較する。
（手順４）さらに、比較判定回路１２３では、これらのＰＲＢＳパターンを比較した結果、一致しない場合は、データ送信装置１１０から送信されてきたシリアルデータＳＤがデータ受信装置１２０で正常に受信されていないと判定してビット誤り検出信号ＥＲＲを出力する。このようにして、データ送信装置１１０から送信されてきたシリアルデータＳＤがデータ受信装置１２０で正常に受信されるか否かを試験する。

上述したような試験方法を使用した通信システム例が、特許文献１，２に提案されている。

特開２００８−１２２３９９号公報 特開２００８−１０９６３４号公報

ここで、通信システムが有するデータ送信装置とデータ受信装置との間で行なわれる伝送方式として、図５を参照して説明したように、データ送信装置からクロックが埋め込まれたシリアルデータをデータ受信装置に送信し、データ受信装置側でシリアルデータと同期したクロック信号を生成する第１の伝送方式以外に、データ送信装置からシリアルデータとクロック信号とを別の伝送経路でデータ受信装置に送信する第２の伝送方式がある。

図６は、第２の伝送方式を採用した通信システムの構成の一例を示す図である。

図６に示す通信システム２００は、例えば液晶パネルでのデータ伝送に用いられ、データ送信装置２１０とデータ受信装置２２０を有する。

データ送信装置２１０には、ＬＶＤＳ−Ｔｘ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａｌ−Ｔｒａｎｓｍｉｔｔｅｒ）２１１が備えられている。このＬＶＤＳ−Ｔｘ２１１には、それぞれが複数ビットからなる３つのパラレルデータＰＤ１，ＰＤ２，ＰＤ３および１つのクロック信号ＣＬＫが入力される。ＬＶＤＳ−Ｔｘ２１１は、これらのパラレルデータＰＤ１，ＰＤ２，ＰＤ３をクロック信号ＣＬＫに同期したシリアルデータＳＤ１，ＳＤ２，ＳＤ３にそれぞれ変換する。変換されたシリアルデータＳＤ１，ＳＤ２，ＳＤ３は、クロック信号ＣＬＫとともにデータ受信装置２２０に送信される。

データ受信装置２２０には、ＬＶＤＳ−Ｒｘ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｒｅｎｔｉａｌ Ｓｉｇｎａｌ−Ｒｅｃｅｉｖｅｒ）２２１が備えられている。このＬＶＤＳ−Ｒｘ２２１には、ＬＶＤＳ−Ｔｘ２１１からのシリアルデータＳＤ１，ＳＤ２，ＳＤ３およびクロック信号ＣＬＫが受信される。ＬＶＤＳ−Ｒｘ２２１は、これらのシリアルデータＳＤ１，ＳＤ２，ＳＤ３をクロック信号ＣＬＫで取り込んでパラレルデータＰＤ１１，ＰＤ１２，ＰＤ１３に変換する。ここで、データ受信装置２２０で受信されるシリアルデータＳＤ１，ＳＤ２，ＳＤ３のうちのシリアルデータＳＤ１とクロック信号ＣＬＫとの関係について、図７を参照して説明する。尚、シリアルデータＳＤ２，ＳＤ３とクロック信号ＣＬＫとの関係についても、シリアルデータＳＤ１とクロック信号ＣＬＫとの関係と同様である。

図７は、図６に示すデータ受信装置で受信されるシリアルデータとクロック信号との関係を説明するための図である。

図７には、データ受信装置２２０で受信されるシリアルデータＳＤ１とクロック信号ＣＬＫ、およびパラレルデータＰＤ１１が示されている。ここで、シリアルデータＳＤ１を、便宜上、…データＡ［３］，Ａ［２］，Ａ［１］，Ａ［０］，Ｂ［６］，Ｂ［５］，Ｂ［４］，Ｂ［３］，Ｂ［２］，Ｂ［１］，Ｂ［０］，Ｃ［６］，Ｃ［５］，Ｃ［４］，Ｃ［３］，Ｃ［２］，…と表わす。

このデータ受信装置２２０では、シリアルデータＳＤ１は、クロック信号ＣＬＫの立ち上がりに同期して７ビット分づつ順次に取り込まれ、取り込まれた７ビット分のシリアルデータ毎に７ビットのパラレルデータＰＤ１１に順次変換される。

詳細には、このデータ受信装置２２０は、アプリケーションの関係上データとクロック信号の関係が定められており、１つ前のパラレルデータのＬＳＢから数えて２ビット目と１ビット目の間で立ち上がるクロック信号に同期して、７ビット分のシリアルデータＡ［６］，…Ａ［０］を取り込む。以下、同様であり、パラレルデータのＬＳＢから数えて２ビット目と１ビット目の間で立ち上がるクロック信号に同期して、７ビット分のシリアルデータＢ［６］，…Ｂ［０］を取り込む。

この第２の伝送方式を採用した通信システムにおいても、前述のＰＲＢＳパターンを使用した試験が行なわれる。

図８は、第２の伝送方式においてＰＲＢＳパターンを使用して試験する試験機能を備えた通信システムの構成を示す図である。

図８に示す通信システム３００は、８ビット単位のデータを送信するデータ送信装置３１０とデータ受信装置３２０を有する。この通信システム３００は、例えば、製品としてのデータ受信装置３２０と、この製品を試験する試験装置としてのデータ送信装置３１０として機能することを想定しているが、製品と試験装置の役割は反対であってもよい。データ送信装置３１０には、ＰＲＢＳパターン発生回路３１１とシリアライザ３１２が備えられている。ＰＲＢＳパターン発生回路３１１は、クロック信号ＣＬＫに同期して８ビットのパラレルＰＲＢＳパターンを発生する。ＰＲＢＳパターン発生回路３１１は、７ビット単位で繰返すパターンを８ビット毎に区切ることで８ビットのパターンを発生している。シリアライザ３１２は、ＰＲＢＳパターン発生回路３１１で発生した８ビットのＰＲＢＳパターンを、クロック信号ＣＬＫに同期してパラレルデータからシリアルデータＳＤに変換し、変換したシリアルデータＳＤを、クロック信号ＣＬＫとともにデータ受信装置３２０に送信する。

データ受信装置３２０には、デシリアライザ３２１と、ＰＲＢＳパターン発生回路３２２と、比較判定回路３２３とが備えられている。デシリアライザ３２１は、データ送信装置３１０から送信されてきたシリアルデータＳＤをクロック信号ＣＬＫに同期して、８ビットのパラレルデータに変換する。これによって、データ受信装置３２０は、パラレルデータを受信することができる。ＰＲＢＳパターン発生回路３２２は、デシリアライザ３２１からの最初の８ビットのパラレルデータ（初期値）が入力された時点から、このパラレルデータに続くデータと比較するＰＲＢＳパターンを比較パターンとして発生する。

比較判定回路３２３は、デシリアライザ３２１から出力されたパラレルデータとＰＲＢＳパターン発生回路３２２で発生した比較用のＰＲＢＳパターンとを比較することにより、データ送信装置３１０から送信されてきたシリアルデータＳＤがデータ受信装置３２０で正常に受信されたか否かを判定する。しかしながら、この通信システム３００においては、パラレルデータ列に生じるビットずれを検出することは困難であるという問題がある。

図９は、図８に示す通信システムにおいて、パラレルデータ列にビットずれが生じた場合を説明する図である。

先ず、正常な８ビットのパラレルデータ列について説明する。図９（ａ）には、データ送信装置におけるテスト用のＰＲＢＳパターンとして、正常な８ビットのパラレルデータ列が示されている。このパラレルデータは、シリアルのＰＲＢＳパターンを８ビットごとに分割して生成したものである。図９（ａ）の各段には、８ビットパラレルデータ列を構成するそれぞれのワードが示されている。これらのワードのデータが、シリアライザ３１２によって、順次、シリアルデータに変換され、データ受信装置に送信される。この例では、矢印に示すように、シリアルデータにおいては、各ワードを構成するビットが最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）への順に並べられて、送信される。

このＰＲＢＳパターンの繰返し単位であるパターン長は７である。即ち、ＰＲＢＳパターンを構成するシリアルデータは、矢印で示すように７ビットのランダムデータを繰り返すパターン長７を有するシリアルデータである。この７ビットのランダムデータの各ビットを便宜的にａ，ｂ，…，ｇと表わす。ここで、８ビットのパラレルデータ列の１列目における最下位ビットＬＳＢである１ビット目のデータはａと表わされ、２ビット目のデータはｂと表わされている。以下、３〜７ビット目のデータは、ｃ〜ｇと表わされ、最上位ビットＭＳＢである８ビット目のデータは、再び１ビット目と同じａとなっている。

次いで、８ビットのパラレルデータ列の２列目における１ビット目〜６ビット目のデータはｂ〜ｇであり、７ビット目，８ビット目のデータはａ，ｂとなっている。

さらに、８ビットのパラレルデータ列の３列目における１ビット目〜５ビット目のデータはｃ〜ｇであり、６ビット目〜８ビット目のデータはａ〜ｃとなっている。

このように、ＰＲＢＳパターンとして正常な８ビットのパラレルデータ列は、上の列から順に、ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ→ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ，ｂ→ｃ，ｄ，ｅ，ｆ，ｇ，ａ，ｂ，ｃ→…というように、このＰＲＢＳパターンの繰返し単位である７ビットのデータが１ビットづつ上位ビット側にシフトすることで生成されている。このように、７ビットの繰返し単位で発生するパターンを８ビット毎にクロック信号で取り込んで８ビットのパラレルデータ列を生成してＰＲＢＳパターンを作成する。

ここで、クロック信号とシリアルデータとの間にタイミングのずれが発生すると、クロック信号に同期して取り込まれる８ビット分のシリアルデータの開始位置がずれてしまう場合がある。すると、受信側では８ビットのパラレルデータ列にビットずれが生じる。以下、図９（ｂ）を参照して説明する。

図９（ｂ）には、ビットずれが発生した８ビットのパラレルデータ列が示されている。図９（ｂ）に示す８ビットのパラレルデータ列は、図９（ａ）に示す正常な８ビットのパラレルデータ列と比較すると、ビットずれの発生により、８ビットのパラレルデータ列の各データが上位ビット側に１ビットづつシフトしている。そして、図９（ａ）の１段目に示された８ビットパラレルデータの１つ前に送信された８ビットパラレルデータ（ビットずれが発生しない場合には、取り込むことができないパラレルデータ）のＭＳＢが、図９（ｂ）の１段目のパラレルデータのＬＳＢとして取り込まれている。即ち、図９（ｂ）に示す８ビットのパラレルデータ列は、上の列から順に、ｇ，ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ→ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ→ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ，ｂ→…というように、各データが上位ビット側に１ビットずつシフトしている。

このようにビットずれによって正常なデータが受信できなかった場合でも、データ受信装置３２０のＰＲＢＳパターン発生回路３２２では、生成される比較パターンが、続いて送信されてくるデータと一致する。

図９（ｃ）は、ＰＲＢＳパターン発生回路３２２が出力する８ビットパラレルデータ列を示す。図９（ｃ）の１列目には、デシリアライザ３２１から入力される、図９（ｂ）の１列目と同一のパラレルデータが示されている。２段目以降には、デシリアライザから入力された８ビットのパラレルデータの２ビット目から８ビット目までを繰り返しの単位として、ＰＲＢＳパターン発生回路３２２が発生する繰り返しパターンが、８ビットごとに区切られたパラレルデータ列が示されている。

例えば、受信した８ビットのパラレルデータが図９（ｂ）の１列目に示すように、ＬＳＢ側からｇ，ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇで表わされるビット列だった場合、ＰＲＢＳパターン発生回路３２２はこのビット列に続く８ビットの比較用パターンとして、図９（ｃ）の２列目に示されるように、ＬＳＢ側からａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａで表わされるパターンを生成する。これは図９（ｂ）における１列目のデータに続いて受信する２列目のデータａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａと一致している。また、さらに、ＰＲＢＳパターン発生回路３２２は、上記比較用のＰＲＢＳパターンに続く比較用パターンとして、図９（ｃ）の３列目に示されるように、ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ，ｂで表わされるＰＲＢＳパターンを生成する。このＰＲＢＳパターンは２列目のデータに続いて受信する３列目のデータｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ，ｂと一致している。このことは４列目以降も同様である。

このようにして、ビットずれによって正常なデータが受信できないにも拘わらず、受信したパラレルのデータ列と、ＰＲＢＳパターン発生回路３２２によって生成される比較用パターンのデータ列が連続して一致してしまう。従って、パラレルデータ列のビットずれを検出することが困難であるという問題を抱えている。

本発明は、上記事情に鑑み、データ送信装置から送信されてきたデータがデータ受信装置で正常に受信されるか否かを試験することができる通信システム、そのデータ送信装置、およびそのデータ受信装置を提供することを目的とする。

上記目的を達成する本発明の通信システムのうちの第１の通信システムは、Ｍビット（Ｍは正の整数）からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置と、上記データ送信装置から送信されてきたシリアルデータを順次受信するデータ受信装置とを有し、そのデータ送信装置から送信されてきたデータがそのデータ受信装置で正常に受信されるか否かを試験する試験機能を備えた通信システムであって、
上記データ送信装置が、
初期値を入力して所定の処理を行うことによりＮビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
上記送信側パターン生成回路で生成された繰返しパターンをＭビットごとに区切った時のパラレルデータそれぞれについて、その各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
上記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して上記クロック信号とともに送信するデータ送信回路とを備え、
上記データ受信装置が、
上記データ送信装置から送信されてきた上記シリアルデータを上記クロック信号とともに受信し、そのクロック信号に同期してパラレルデータに変換するデータ受信回路と、
上記データ受信回路で変換したパラレルデータに上記送信側ビット入替回路における入れ替えとは逆の入れ替えを施すことにより上記繰返しパターンに相当するビット再入替パターンを生成する受信側ビット再入替回路と、
ビット再入替パターンを初期値として入力して上記送信側パターン生成回路と同一の処理を行なうことにより繰返しパターンを生成する受信側パターン生成回路と、
上記受信側パターン生成回路で生成された繰返しパターンに上記送信側ビット入替回路における入れ替えと同一の入れ替えを施すことにより比較パターンを生成する受信側ビット入替回路と、
上記データ受信回路で変換したパラレルデータと、上記受信側ビット入替回路で生成した比較パターンとを比較することにより正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする。

本発明の第１の通信システムでは、受信側で、送信側とは逆のビット入れ替えをしても、ビットずれが発生した場合は、送信側パターン生成回路で生成した繰返しパターンは復元されない。従って、ビットずれが発生した場合には、受信側における比較パターンとパラレルデータが一致する事態が避けられる。これにより、ビットずれを検出することができ、データ送信装置から送信されてきたデータがデータ受信装置で正常に受信されるか否かを試験することができる。

また、上記目的を達成する本発明の通信システムのうちの第２の通信システムは、Ｍビット（Ｍは正の整数）からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置と、上記データ送信装置から送信されてきたシリアルデータを順次受信するデータ受信装置とを有し、そのデータ送信装置から送信されてきたデータがそのデータ受信装置で正常に受信されるか否かを試験する試験機能を備えた通信システムであって、
上記データ送信装置が、
初期値を入力してＮビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
上記送信側パターン生成回路で生成された繰返しパターンをＭビットごとに区切った時のパラレルデータそれぞれについて、その各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
上記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して上記クロック信号とともに送信するデータ送信回路とを備え、
上記データ受信装置が、
上記データ送信装置から送信されてきた上記シリアルデータを上記クロック信号とともに受信し、そのクロック信号に同期してパラレルデータに変換するデータ受信回路と、
上記データ受信回路で変換したパラレルデータに上記送信側ビット入替回路における入れ替えとは逆の入れ替えを施すことにより上記繰返しパターンに相当するビット再入替パターンを生成する受信側ビット再入替回路と、
上記ビット再入替パターンを初期値として入力して上記送信側パターン生成回路と同一の処理を行なうことにより繰り返しパターンからなる比較パターンを生成する受信側パターン生成回路と、
上記受信側ビット再入替回路で生成したビット再入替パターンと、上記受信側パターン生成回路で生成した比較パターンとを比較することにより正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする。

本発明の第２の通信システムでは、上記本発明の第１の通信システムと同様に、ビットずれが発生した場合に、ビット再入替パターンと比較パターンのデータどうしが同じになってしまう事態を防ぐことができる。従って、ビットずれを検出することができ、データ送信装置から送信されてきたデータがデータ受信装置で正常に受信されるか否かを試験することができる。

さらに、上記目的を達成する本発明のデータ送信装置は、Ｍビット（Ｍは正の整数）からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置であって、
Ｎビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
上記送信側パターン生成回路で生成された繰返しパターンをＭビットごとに区切った時のパラレルデータそれぞれについて、その各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
上記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して上記クロック信号とともに送信するデータ送信回路とを備えたことを特徴とする。

本発明のデータ送信装置が送信するシリアルデータは、ビットずれの発生を検出するために利用することができ、データ送信装置から送信されてきたデータがデータ受信装置で正常に受信されるか否かを試験することができる。

また、上記目的を達成する本発明のデータ受信装置のうちの第１のデータ受信装置は、Ｍビット（Ｍは正の整数）からなるパラレルデータをシリアルデータに変換してクロック信号とともに順次送信するデータ送信装置からのシリアルデータを順次受信するデータ受信装置であって、
上記データ送信装置から送信されてきた上記シリアルデータを上記クロック信号とともに受信し、そのクロック信号に同期してＭビットのパラレルデータに変換するデータ受信回路と、
上記データ受信回路で変換したパラレルデータのそれぞれについて、各パラレルデータ内の所定のビットを入れ替えることにより複数のビット再入替パラレルデータからなるビット再入替パターンを生成する受信側ビット再入替回路と、
ビット再入替パターンを初期値として入力して、Ｎビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する受信側パターン生成回路と、
上記受信側パターン生成回路で生成された繰返しパターンに上記受信側ビット再入替回路による入れ替えとは逆の入れ替えを施すことにより比較パターンを生成する受信側ビット入替回路と、
上記データ受信回路で変換したパラレルデータと、上記受信側ビット入替回路で生成した比較パターンとを比較することにより、前記シリアルデータが正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする。

本発明の第１のデータ受信装置では、ビットずれが発生した場合に、パラレルデータと比較パターンのデータどうしが同じになってしまう事態を防ぐことができる。従って、ビットずれを検出することができ、データ送信装置から送信されてきたデータがデータ受信装置で正常に受信されるか否かを試験することができる。

さらに、上記目的を達成する本発明のデータ受信装置のうちの第２のデータ受信装置は、Ｍビット（Ｍは正の整数）からなるパラレルデータをシリアルデータに変換してクロック信号とともに順次送信するデータ送信装置からのシリアルデータを順次受信するデータ受信装置であって、
上記データ送信装置から送信されてきた上記シリアルデータを上記クロック信号とともに受信し、そのクロック信号に同期してＭビットのパラレルデータに変換するデータ受信回路と、上記データ受信回路で変換したパラレルデータのそれぞれについて、各パラレルデータ内の所定のビットを入れ替えることにより複数のビット再入替パラレルデータからなるビット再入替パターンを生成する受信側ビット再入替回路と、
上記ビット再入替パターンを初期値として入力して、Ｎビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す比較パターンを生成する受信側パターン生成回路と、
上記受信側ビット再入替回路で生成したビット再入替パターンと、上記受信側パターン生成回路で生成した比較パターンとを比較することにより、前記シリアルデータが正常に受信されたか否かを判定する比較判定回路とを備えたことを特徴とする。

本発明の第２のデータ受信装置では、ビットずれが発生した場合に、ビット再入替パターンと比較パターンのデータどうしが同じになってしまう事態を防ぐことができる。従って、ビットずれを検出することができ、データ送信装置から送信されてきたデータがデータ受信装置で正常に受信されるか否かを試験することができる。

ここで、上記本発明の通信システム、データ送信装置、もしくはデータ受信装置において、上記送信側パターン生成回路および上記受信側パターン生成回路が擬似ランダム２進法シーケンスによる繰返しパターンを生成するものであることが好ましい。

また、上記本発明のデータ受信装置において、上記シリアルデータがＮとは異なるビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンを有する、もしくはさらに、Ｍ×Ｎビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンを有するものであることが好ましい。

このようにすると、ビットずれを検出することができ、データ送信装置から送信されてきたデータがデータ受信装置で正常に受信されるか否かを試験することができる。

本発明によれば、データ送信装置から送信されてきたデータがデータ受信装置で正常に受信されるか否かを簡単な構成で試験することができる通信システム、そのデータ送信装置、およびそのデータ受信装置を提供することができる。

本発明の第１の通信システムの一実施形態の構成を示す図である。 図１に示すＰＲＢＳパターン発生回路の構成を示す図である。 図１に示すパラレルデータ順序反転回路で生成されたビット入替パターンと、データ受信装置で受信したパラレルデータにビットずれが発生した場合のパターン図である。 本発明の第２の通信システムの一実施形態の構成を示す図である。 従来の、ＰＲＢＳパターンを使用して試験する試験機能を備えた通信システムの構成を示す図である。 第２の伝送方式を採用した通信システムの構成を示す図である。 図６に示すデータ受信装置で受信されるシリアルデータとクロック信号との関係を説明するための図である。 第２の伝送方式においてＰＲＢＳパターンを使用して試験する試験機能を備えた通信システムの構成を示す図である。 図８に示す通信システムにおいて、パラレルデータ列にビットずれが生じた場合を説明する図である。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の第１の通信システムの一実施形態の構成を示す図である。

図１に示す通信システム１は、８ビット（本発明にいうＭビットの一例、Ｍは正の整数）からなるパラレルデータをシリアルデータに変換して、順次送信するデータ送信装置１０と、データ送信装置１０から送信されてきたシリアルデータを順次受信しパラレルデータに変換するデータ受信装置２０とを有し、データ送信装置１０から送信されてきたデータがデータ受信装置２０で正常に受信されるか否かを試験する試験機能を備えた通信システムである。この通信システム１は、例えば、製品としてのデータ受信装置２０と、製品を試験する試験装置の役割を担うデータ送信装置１０として機能することを想定しているが、製品と試験装置の役割は反対であってもよい。

先ず、データ送信装置１０について説明する。データ送信装置１０には、ＰＲＢＳ（Ｐｓｅｕｄｏ Ｒａｎｄｏｍ Ｂｉｔ Ｓｔｒｅａｍ）パターン発生回路１１（本発明にいう送信側パターン生成回路の一例）が備えられている。このパターン発生回路１１は、７ビット（本発明にいうＮビットの一例、ＮはＭと異なる正の整数）を繰返し単位として、所定のビットパターンを繰返す繰返しパターンを発生する。詳細には、この繰返しパターンは、疑似ランダム２進法シーケンスによる繰返しパターンである。ここで、ＰＲＢＳパターン発生回路１１の構成について、図２を参照して説明する。

図２は、図１に示すＰＲＢＳパターン発生回路の構成を示す図である。

このＰＲＢＳパターン発生回路１１には、３つのフリップフロップ１１＿１ａ，１１＿１ｂ，１１＿１ｃからなるシフトレジスタ１１＿１と、エクスクルーシブ・オアゲート１１＿２と、シリアル／パラレル変換部１１＿３とが備えられている。シフトレジスタ１１＿１に初期値を与えてからクロック信号ＣＬＫを供給することにより、ＰＲＢＳパターンを発生する。

一般に、ＰＲＢＳパターン発生回路で発生するＰＲＢＳパターン長は、２^ｎ−１と表わされる（ここで、ｎはシフトレジスタの段数を示す）。図２に示すＰＲＢＳパターン発生回路１１に備えられたシフトレジスタ１１＿１のシフトレジスタ長は３であり、従ってＰＲＢＳパターンは２^３−１（７ビット）で繰り返されることとなる。繰り返しのパターンは、シフトレジスタに入力される初期値、および、エクスクルーシブ・オアゲート１１＿２の入力側の接続によって決まる。この７ビットで繰り返されるＰＲＢＳパターンが、シフトレジスタ１１＿１からシリアルデータＳＤとして出力されシリアル／パラレル変換部１１＿３に入力される。シリアル／パラレル変換部１１＿３は、入力されたシリアルデータＳＤを８ビットのパラレルデータＰＤに変換して出力する。このようにして、ＰＲＢＳパターン発生回路１１から、前述した図９（ａ）に示す８ビットのパラレルデータ列で表わされるＰＲＢＳパターンが出力される。

図１に示すデータ送信装置１０には、パラレルデータ順序反転回路１２（本発明にいう送信側ビット入替回路の一例）が備えられている。このパラレルデータ順序反転回路１２は、ＰＲＢＳパターン発生回路１１で発生された繰返しパターンであるＰＲＢＳパターンを８ビットごとに区切った時の複数のパラレルデータそれぞれについて、各パラレルデータのＭＳＢからＬＳＢまでの８ビットをＬＳＢからＭＳＢまでの８ビットに入れ替える（逆順に入れ替える）ことにより複数のビット入替パラレルデータからなるビット入替パターンを生成する。

図３は、図１に示すパラレルデータ順序反転回路で生成されたビット入替パターンと、データ受信装置で受信したパラレルデータにビットずれが発生した場合のパターン図である。

図３（ａ）には、テスト用のＰＲＢＳパターンとして正常な８ビットのパラレルデータ列が示されている。図３（ｂ）には、パラレルデータ順序反転回路１２で生成された正常なビット入替パターンが示されている。このビット入替パターンは、正常な８ビットのパラレルデータ（本発明にいうビット入替パラレルデータ）の列からなるビット入替パターンである。このビット入替パターンは、図３（ａ）に示すＰＲＢＳパターンと比較し、８ビットのパラレルデータ列それぞれについて、ＭＳＢからＬＳＢまでの８つのビットが、ＬＳＢからＭＳＢまでの８つのビットに逆順に入れ替えられている。即ち、図３（ａ）に示すＰＲＢＳパターンの最初の列の「ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ」が、図３（ｂ）に示すビット入替パターンの最初の列の「ａ，ｇ，ｆ，ｅ，ｄ，ｃ，ｂ，ａ」と逆順に入れ替えられている。また、図３（ａ）に示すＰＲＢＳパターンの２番目の列の「ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ，ｂ」も、図３（ｂ）に示すビット入替パターンの２番目の列の「ｂ，ａ，ｇ，ｆ，ｅ，ｄ，ｃ，ｂ」と逆順に入れ替えられている。３番目以降の列についても、上述した各列の場合と同様にして逆順に入れ替えられている。

図１に示すデータ送信装置１０には、シリアライザ１３（本発明にいうデータ送信回路の一例）が備えられている。このシリアライザ１３は、パラレルデータ順序反転回路１２で生成されたビット入替パターンをシリアルデータＳＤに変換して、クロック信号ＣＬＫとともに送信する。クロック信号ＣＬＫは、ビット入替パターンを構成する８ビットパラレルデータを取り込むものである。

データ受信装置２０には、デシリアライザ２１と、第１のパラレルデータ順序反転回路２２と、ＰＲＢＳパターン発生回路２３と、第２のパラレルデータ順序反転回路２４と、比較判定回路２５とが備えられている。

デシリアライザ２１は、本発明にいうデータ受信回路の一例であり、このデシリアライザ２１は、データ送信装置１０から送信されてきたシリアルデータＳＤをクロック信号ＣＬＫに同期して取り込み、８ビットのパラレルデータ列に変換する。

第１のパラレルデータ順序反転回路２２（本発明にいう受信側ビット再入替回路の一例）は、デシリアライザ２１からのパラレルデータ列に、データ送信装置１０のパラレルデータ順序反転回路１２で行ったのと逆の処理を行い、パラレルデータ順序反転回路１２でビット入れ替えを行う前のパターンに戻すことを試みる。より詳細には、８ビットのパラレルデータのＭＳＢからＬＳＢまでの８つのビットを、ＬＳＢからＭＳＢまでの８つのビットに逆順に入れ替える。入れ替えられたパラレルデータは、ＰＲＢＳパターン発生回路２３に入力される。

ＰＲＢＳパターン発生回路２３は、本発明にいう受信側パターン生成回路の一例であり、このＰＲＢＳパターン発生回路２３は、第１のパラレルデータ順序反転回路２２からの最初の８ビットのパラレルデータ（初期値）が入力された時点からこの初期値に続く繰返しパターンであるＰＲＢＳパターンを発生する。ＰＲＢＳパターン発生回路２３は、図２に示すパターン発生回路１１と同様の構成を有している。例えば、図２に示すデータ送信装置１０のＰＲＢＳパターン発生回路１１を構成するシフトレジスタ１１＿１と同一の段数のシフトレジスタと、エクスクルーシブ・オアゲート１１＿２と同一の入力側接続を有するエクスクルーシブ・オアゲートとを備える。そして、入力されたデータの最後の３ビットを初期値としてシフトレジスタに入力し、この初期値に続くＰＲＢＳパターンを生成する。ＰＲＢＳパターン発生回路２３は、さらに、生成したＰＲＢＳパターンを８ビットごとに区切り、複数の８ビットパラレルデータからなる８ビットパラレルデータ列を生成する。

第２のパラレルデータ順序反転回路２４は、本発明にいう受信側ビット入替回路の一例であり、この第２のパラレルデータ順序反転回路２４は、ＰＲＢＳパターン発生回路２３で発生された繰返しパターンにパラレルデータ順序反転回路１２における処理と同一の処理を施すことにより比較用のパターンを生成する。

比較判定回路２５は、デシリアライザ２１からのパラレルデータと、パラレルデータ順序反転回路２４で生成した比較用のパターン（本発明にいう比較パターンの一例）とを比較することにより正常に受信されたか否かを判定する。正常に受信されていないと判定した場合は、比較判定回路２５からビット誤り検出信号ＥＲＲが出力される。

前述したように、図３（ａ）にはＰＲＢＳパターン発生回路１１で生成したパラレルデータ列が、図３（ｂ）にはパラレルデータ順序反転回路１２で生成された正常なビット入替パターンであるパラレルデータ列が示されている。

ここで、例えば、データ受信装置２０を構成するデシリアライザ２１の遅延等に起因して、クロック信号ＣＬＫとシリアルデータＳＤとの間にタイミングのずれが発生して、シリアルデータＳＤが正常に取り込まれない場合、デシリアライザ２１からは、図３（ｂ）に示すパラレルデータ列とは異なる、例えば図３（ｃ）に示すパラレルデータ列が出力される。

図３（ｃ）に示す８ビットのパラレルデータ列は、上の列から順に、（ＬＳＢから見て）ｇ，ａ，ｇ，ｆ，ｅ，ｄ，ｃ，ｂ→ａ，ｂ，ａ，ｇ，ｆ，ｅ，ｄ，ｃ→ｂ，ｃ，ｂ，ａ，ｇ，ｆ，ｅ，ｄ→ｃ，ｄ，ｃ，ｂ，ａ，ｇ，ｆ，ｅ→ｄ，ｅ，ｄ，ｃ，ｂ，ａ，ｇ，ｆ→…というように、連続するパラレルデータのＭＳＢのビットがずれて入り込んだものとなっている。より具体的には、パラレルデータの各ワードのビットが１ビットずつ上位ビット側にシフトし、各ワードのＬＳＢが直前のワードのＭＳＢによって置きかえられている。このため、図３（ｄ）に示すように、図３（ｃ）に示すパラレルデータ列に対しパラレルデータ順序反転回路２２により８ビット毎にＭＳＢからＬＳＢまでの８つのビットを逆順に入れ替えても、ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ａ，ｇ→ｃ，ｄ，ｅ，ｆ，ｇ，ａ，ｂ，ａ→ｄ，ｅ，ｆ，ｇ，ａ，ｂ，ｃ，ｂ→…となり、ＰＲＢＳパターン発生回路２３では、図３（ａ）に示す連続する繰返しパターンは生成されない。

前述のように、図２に示す３段のシフトレジスタからなるＰＲＢＳパターン発生回路１１で発生するＰＲＢＳパターンのパターン長は、図３（ａ）に示す例のように、２^３−１＝７ビットである。データ送信装置１０では、この、パターン長７ビットの繰り返しパターンを８ビット毎に区切って生成した、８ビットのパラレルデータ列それぞれについて、パラレルデータ順序反転回路１２で、ＭＳＢからＬＳＢまでの８つのビットを、図３（ｂ）に示すように、ＬＳＢからＭＳＢまでの８つのビットに逆順に入れ替えている。この、ビット順入れ替え後のパラレルデータを変換したシリアルデータのパターン長は、（２^３−１）×８＝５６ビットとなる。

ビットシフトが発生しなかったときには、第１のパラレルデータ順序反転回路２２で、デシリアライザ２１から出力されたパラレルデータ対のそれぞれの８ビットパラレルデータのビットを逆順に入れ替えることにより、データ送信装置１０のＰＲＢＳパターン発生回路１１で発生した、元の、７ビットのパターン長を有するＰＲＢＳパターンに正しく戻すことができる。この正しく戻したＰＲＢＳパターンの最初の８ビットが入力されると、データ受信装置２０のＰＲＢＳパターン発生回路２３は、その最後の３ビットを初期値として、それに続くパターン長が７ビットの繰り返しパターンを発生する。このパターンは、データ送信装置１０のＰＲＢＳパターン発生回路１１が発生した、元のＰＲＢＳパターンと同一である。このパターンを８ビットごとに区切った８ビットパラレルデータのそれぞれのビットを、第２のパラレルデータ順序反転回路２４で逆順に入れ替えることによって、デシリアライザ２１が出力する８ビットパラレルデータ列と一致する比較用パターンが生成される。このため、比較判定回路２５によってビットシフトは発生していないと判定される。

これに対して、ビットシフトが発生したときには、第１のパラレルデータ順序反転回路２２で８ビットパラレルデータのそれぞれのビットを逆順に入れ替えても、元のＰＲＢＳパターンに戻すことはできず、元のＰＲＢＳパターンとは異なるパターン長を持つパターンが生成される。図３（ｄ）に示した例では、ビットを逆順に入れ替えても、パターン長は５６ビットである。このパターンの最初の８ビットが入力されると、データ受信装置２０のＰＲＢＳパターン発生回路２３は、８ビットの内の最後の３ビットを初期値として、それに続く、パターン長が７ビットの繰り返しパターンを生成する。このパターンは、第１のパラレルデータ順序反転回路２２が生成するパターンとはパターン長が異なり、両者が一致することはない。従って、第２のパラレルデータ順序反転回路２４でさらに順序を入れ替えても、デシリアライザ２１から出力されるパターンとは一致せず、比較判定回路２５によってビットシフトが発生したと判定される。

図１に示す通信システム１は、データ送信装置１０において、ＰＲＢＳパターン発生回路１１が、７ビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンを発生するとともに、それを８ビットに区切った複数のパラレルデータからなるパラレルデータ列を生成する。パラレルデータ順序反転回路１２は、パラレルデータそれぞれについて、各ワードデータのＭＳＢからＬＳＢまでの８つのビットをＬＳＢからＭＳＢまでの８つのビットに入れ替える（逆順に入れ替える）ことにより複数のビット入替パラレルデータからなるビット入替パターンを生成する。そして、シリアルデータＳＤに変換してクロック信号ＣＬＫとともにデータ受信装置２０に送信する。

データ受信装置２０では、シリアルデータＳＤをデシリアライザ２１で８ビットのパラレルデータ列に変換するとともに、第１のパラレルデータ順序反転回路２２で、データ送信装置１０のパラレルデータ順序反転回路１２において行う処理と逆の処理を行い、ビット入れ替えを行う前のパターンに戻すことを試みる。ＰＲＢＳパターン発生回路２３は、データ送信装置１０のＰＲＢＳパターン発生回路１１と同一の構成を有する。そして、第１のデータ順序反転回路２２で処理を行ったパターンの、最初の８ビットに続くＰＲＢＳパターンを生成する。第２のパラレルデータ順序反転回路２４は、ＰＲＢＳパターン発生回路が発生したＰＲＢＳパターンに、データ送信装置１０のパラレルデータ順序反転回路１２において行う処理と同一処理を行い、比較パターンを生成する。そして、デシリアライザ２１からのパラレルデータ列と比較パターンとを比較判定回路２５で比較する。

このため、クロック信号とシリアルデータＳＤとのタイミングがずれてビットずれが発生した場合であっても、ビットずれが発生したパラレルデータ列と比較パターンのデータどうしが同じになってしまう事態が避けられる。

従って、図１に示す通信システム１では、従来検出できなかったビットずれを検出することができ、データ送信装置１０から送信されてきたデータがデータ受信装置２０で正常に受信されるか否かを試験することができる。

図４は、本発明の第２の通信システムの一実施形態の構成を示す図である。

尚、図１に示す通信システム１と同じ構成要素には同一の符号を付し、異なる点について説明する。

図４に示す通信システム４は、図１に示す通信システム１と比較し、データ受信装置２０が、以下に説明するデータ受信装置３０に置き換えられている。

このデータ受信装置３０には、デシリアライザ３１と、パラレルデータ順序反転回路３２と、ＰＲＢＳパターン発生回路３３と、比較判定回路３４とが備えられている。

デシリアライザ３１は、本発明にいうデータ受信回路の他の一例であり、このデシリアライザ３１は、データ送信装置１０から送信されてきたシリアルデータＳＤをクロック信号ＣＬＫに同期して、８ビットのパラレルデータ列からなるビット入替パターンに変換する。

パラレルデータ順序反転回路３２は、本発明にいう受信側ビット再入替回路の他の一例であり、このパラレルデータ順序反転回路３２は、デシリアライザ３１で変換されたパラレルデータ列に、データ送信装置１０を構成するパラレルデータ順序反転回路１２における処理とは逆の処理を施すことにより、ビットが入れ替えられたパラレルデータ列を生成する。このパラレルデータ列が本発明におけるビット再入替パターンの一例に相当する。生成されたパラレルデータ列は、ＰＲＢＳパターン発生回路３３と比較判定回路３４に入力される。

ＰＲＢＳパターン発生回路３３は、本発明にいう受信側パターン生成回路の他の一例であり、このＰＲＢＳパターン発生回路３３は、ＰＲＢＳパターン発生回路１１で生成されるＰＲＢＳパターンと同様にして比較用のＰＲＢＳパターンを、パラレルデータ順序反転回路３２からの最初の８ビットのパラレルデータ（初期値）が入力された時点から、この初期値に続く繰り返しパターンを発生する。ＰＲＢＳパターン発生回路３３は、例えば、図２に示すデータ送信装置１０のＰＲＢＳパターン発生回路１１を構成するシフトレジスタ１１＿１と同一の段数のシフトレジスタと、エクスクルーシブ・オアゲート１１＿２と同一の入力側接続を有するエクスクルーシブ・オアゲートとを備える。そして、入力されたデータの最後の３ビットを初期値としてシフトレジスタに入力し、この初期値に続くＰＲＢＳパターンを生成する。

比較判定回路３４は、パラレルデータ順序反転回路３２からのパラレルデータ列と、ＰＲＢＳパターン発生回路３３で発生した比較用のＰＲＢＳパターンとを比較することにより正常に受信されたか否かを判定する。正常に受信されていないと判定した場合は、比較判定回路３４からビット誤り検出信号ＥＲＲが出力される。

前述のように、データ送信装置１０から送られるシリアルデータのパターン長は、５６ビットである。

ビットシフトが発生しなかったときには、データ受信装置３０のパラレルデータ順序反転回路３２で８ビットパラレルデータのそれぞれのビットを逆順に入れ替えることにより、データ送信装置１０のＰＲＢＳパターン発生回路で発生した、元の、７ビットのパターン長を有するＰＲＢＳパターンに、正しく戻すことができる。これにより、データ受信装置２０のＰＲＢＳパターン発生回路３３も、元のＰＲＢＳパターンと同一のパターン長７のパターンを発生する。従って、比較判定回路２５によってビットシフトが発生していないと判定される。

ビットシフトが発生したときには、パラレルデータ順序反転回路３２で８ビットパラレルデータのそれぞれのビットを逆順に入れ替えても、パターン発生回路１１で発生するＰＲＢＳパターンに戻すことはできず、異なるパターン長を持つパターンが生成される。このため、データ受信装置３０のＰＲＢＳパターン発生回路３３が生成する、パターン長が７ビットの繰り返しパターンは、パラレルデータ順序反転回路３２が生成するパターンとは一致せず、比較判定回路３４によってビットシフトが発生したと判定される。

本発明の第２の通信システムの一実施形態である通信システム２は、図１に示す通信システム１と同様にして、ビット入替パターンをデータ送信装置１０で生成してシリアルデータＳＤとしてクロック信号ＣＬＫとともにデータ受信装置３０に送信する。データ受信装置３０では、このシリアルデータＳＤをデシリアライザ３１で受信し、パラレルデータ列に変換する。パラレルデータ順序反転回路３２は、パラレルデータのそれぞれのビットを逆順に入れ替える。これによって、データ送信装置１０でビットの入れ替えを行う前のパターンに戻すことを試みる。ＰＲＢＳパターン発生回路３３は、データ送信装置１０のＰＲＢＳパターン発生回路１２と同様の構成を有し、パラレルデータ順序反転回路３２から入力される初期値に続くＰＲＢＳパターンを、比較パターンとして生成する。そして、比較判定回路３４により、これらを比較する。

このようにすることにより、クロック信号とシリアルデータＳＤとのタイミングがずれてビットずれが発生した場合に、ビットずれを含んだパラレルデータ列と比較パターンのデータどうしが同じになってしまう事態を避けることができる。従って、従来検出できなかったビットずれを検出することができ、データ送信装置１０から送信されてきたデータがデータ受信装置３０で正常に受信されるか否かを試験することができる。

尚、本実施形態では、本発明にいう繰返しパターンとして、擬似ランダム２進法シーケンスによる繰返しパターンであるＰＢＲＳパターンの例で説明したが、これに限られるものではなく、本発明は、パラレルデータを構成するＭビットとは異なるＮビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンであればよい。

本実施形態の受信装置のＰＲＢＳパターン発生回路は、送信装置におけるビット入れ替えを行う前のパターンに戻す試みを行った後のパラレルデータ列の最初の８ビットが入力されると、それを初期値にして比較用の繰り返しパターンを生成する。特に、本実施形態のＰＲＢＳパターン発生回路は、３段のシフトレジスタで構成されており、繰り返しパターンの生成を行うために、３ビットの初期値を必要とする。本実施形態では、入力された８ビットの最後の３ビットを初期値として比較用の繰り返しパターンを生成した。しかし、本実施形態のＰＲＢＳパターン発生回路は、最初の８ビットの最初の３ビットには限定されず、ビット入れ替えを行う前のパターンに戻す試みを行った後のパラレルデータ列の連続する任意の３ビットを初期値として、比較用の繰り返しパターンを生成することが可能である。

しかし、受信回路は、さまざまなビット数の初期値を必要とするさまざまな構成の繰り返しパターン発生回路を利用することができる。このような繰り返しパターン発生回路に、ビット入れ替えを行う前のパターンに戻す試みを行った後のパラレルデータ列の、必要な数のビットを含む任意の部分を初期値として入力し、その部分に含まれる必要な個数のビットを初期値として、比較用の繰り返しパターンを生成することが可能である。

また、本実施形態では、８ビットごとに区切った時の複数のパラレルデータそれぞれについて、各ワードデータのＭＳＢからＬＳＢまでの８つのビットをＬＳＢからＭＳＢまでの８つのビットに入れ替える（逆順に入れ替える）ことにより複数のビット入替ワードデータからなるビット入替パターンを生成する例で説明した。しかし、本発明はこれに限られるものではなく、Ｍビットごとに区切った時の複数のパラレルデータそれぞれについて、各パラレルデータ内の所定のビットどうしを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成するものであればよい。特に、各パラレルデータのＭＳＢおよびＬＳＢのうちの少なくとも一方と、その各パラレルデータ内の所定のビットとを入れ替えるものであることが好ましい。さらに、各パラレルデータのＭＳＢとＬＳＢとを入れ替えるものであることが好ましい。

さらに、本実施形態では、製品としてのデータ受信装置と、製品を試験する試験装置の役割を担うデータ送信装置とからなる通信システムの例で説明したが、製品としてのデータ送信装置と、製品を試験する試験装置の役割を担うデータ受信装置とからなる通信システムであってもよい。後者の場合、例えば、図１もしくは図４に示したデータ送信装置１０のデシリアライザ１３の遅延等に起因して、クロック信号ＣＬＫとシリアルデータＳＤとの間にタイミングのずれが発生し、その結果、データ受信装置のデシリアライザでシリアルデータＳＤが正常に取り込まれない状態を検出することが可能である。

１，２ 通信システム
１０ データ送信装置
１１，２３，３３ ＰＲＢＳパターン発生回路
１１＿１ シフトレジスタ
１１＿１ａ，１１＿１ｂ，１１＿１ｃ フリップフロップ
１１＿２ エクスクルーシブ・オアゲート
１１＿３ シリアル／パラレル変換部
１２，２２，２４，３２ パラレルデータ順序反転回路
１３ シリアライザ
２０，３０ データ受信装置
２１，３１ デシリアライザ
２５，３４ 比較判定回路

Claims (10)

1. Ｍビット（Ｍは正の整数）からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置と、前記データ送信装置から送信されてきたシリアルデータを順次受信するデータ受信装置とを有し、該データ送信装置から送信されてきたデータが該データ受信装置で正常に受信されるか否かを試験する試験機能を備えた通信システムであって、
   前記データ送信装置が、
   初期値を利用して所定の処理を行うことによりＮビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
   前記送信側パターン生成回路で生成された繰返しパターンをＭビットごとに区切った時のパラレルデータそれぞれについて、該各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
   前記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して前記クロック信号とともに送信するデータ送信回路とを備え、
   前記データ受信装置が、
   前記データ送信装置から送信されてきた前記シリアルデータを前記クロック信号とともに受信し、該クロック信号に同期してパラレルデータに変換するデータ受信回路と、
   前記データ受信回路で変換したパラレルデータに前記送信側ビット入替回路における入れ替えとは逆の入れ替えを施すことにより前記繰返しパターンに相当するビット再入替パターンを生成する受信側ビット再入替回路と、
   前記ビット再入替パターンを初期値として入力して前記送信側パターン生成回路と同一の処理を行なうことにより繰返しパターンを生成する受信側パターン生成回路と、
   前記受信側パターン生成回路で生成された繰返しパターンに前記送信側ビット入替回路における入れ替えと同一の入れ替えを施すことにより比較パターンを生成する受信側ビット入替回路と、
   前記データ受信回路で変換したパラレルデータと、前記受信側ビット入替回路で生成した比較パターンとを比較することにより正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする通信システム。
2. Ｍビット（Ｍは正の整数）からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置と、前記データ送信装置から送信されてきたシリアルデータを順次受信するデータ受信装置とを有し、該データ送信装置から送信されてきたデータが該データ受信装置で正常に受信されるか否かを試験する試験機能を備えた通信システムであって、
   前記データ送信装置が、
   初期値を入力して所定の処理を行うことによりＮビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
   前記送信側パターン生成回路で生成された繰返しパターンをＭビットごとに区切った時のパラレルデータそれぞれについて、該各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
   前記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して前記クロック信号とともに送信するデータ送信回路とを備え、
   前記データ受信装置が、
   前記データ送信装置から送信されてきた前記シリアルデータを前記クロック信号とともに受信し、該クロック信号に同期してパラレルデータに変換するデータ受信回路と、
   前記データ受信回路で変換したパラレルデータに前記送信側ビット入替回路における入れ替えとは逆の入れ替えを施すことにより前記繰返しパターンに相当するビット再入替パターンを生成する受信側ビット再入替回路と、
   前記ビット再入替パターンを初期値として入力して前記送信側パターン生成回路と同一の処理を行なうことにより繰り返しパターンからなる比較パターンを生成する受信側パターン生成回路と、
   前記受信側ビット再入替回路で生成したビット再入替パターンと、前記受信側パターン生成回路で生成した比較パターンとを比較することにより正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする通信システム。
3. Ｍビット（Ｍは正の整数）からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置であって、
   Ｎビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
   前記送信側パターン生成回路で生成された繰返しパターンをＭビットごとに区切った時のパラレルデータそれぞれについて、該各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
   前記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して前記クロック信号とともに送信するデータ送信回路とを備えたことを特徴とするデータ送信装置。
4. データ送信装置からクロック信号とともに送信されるシリアルデータを順次受信するデータ受信装置であって、
   前記データ送信装置から送信されてきた前記シリアルデータを前記クロック信号とともに受信し、該クロック信号に同期してＭビット（Ｍは正の整数）のパラレルデータに変換するデータ受信回路と、
   前記データ受信回路で変換したパラレルデータのそれぞれについて、該各パラレルデータ内の所定のビットを入れ替えることにより複数のビット再入替パラレルデータからなるビット再入替パターンを生成する受信側ビット再入替回路と、
   前記ビット再入替パターンを初期値として入力して、Ｎビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する受信側パターン生成回路と、
   前記受信側パターン生成回路で生成された繰返しパターンに前記受信側ビット再入替回路による入れ替えとは逆の入れ替えを施すことにより比較パターンを生成する受信側ビット入替回路と、
   前記データ受信回路で変換したパラレルデータと、前記受信側ビット入替回路で生成した比較パターンとを比較することにより、前記シリアルデータが正常に受信されたか否かを判定する比較判定回路とを備えたことを特徴とするデータ受信装置。
5. データ送信装置からクロック信号とともに送信されるシリアルデータを順次受信するデータ受信装置であって、
   前記データ送信装置から送信されてきた前記シリアルデータを前記クロック信号とともに受信し、該クロック信号に同期してＭビット（Mは正の整数）のパラレルデータに変換するデータ受信回路と、
   前記データ受信回路で変換したパラレルデータのそれぞれについて、該パラレルデータ内の所定のビットを入れ替えることにより複数のビット再入替パラレルデータからなるビット再入替パターンを生成する受信側ビット再入替回路と、
   前記ビット再入替パターンを初期値として入力して、Ｎビット（ＮはＭとは異なる正の整数）を繰返し単位として所定のビットパターンを繰返す比較パターンを生成する受信側パターン生成回路と、
   前記受信側ビット再入替回路で生成したビット再入替パターンと、前記受信側パターン生成回路で生成した比較パターンとを比較することにより、前記シリアルデータが正常に受信されたか否かを判定する比較判定回路とを備えたことを特徴とするデータ受信装置。
6. 前記送信側パターン生成回路および前記受信側パターン生成回路が擬似ランダム２進法シーケンスによる繰返しパターンを生成するものであることを特徴とする請求項１または２に記載の通信システム。
7. 前記送信側パターン生成回路が擬似ランダム２進法シーケンスによる繰返しパターンを生成するものであることを特徴とする請求項３記載のデータ送信装置。
8. 前記受信側パターン生成回路が擬似ランダム２進法シーケンスによる繰返しパターンを生成するものであることを特徴とする請求項４または５に記載のデータ受信装置。
9. 前記シリアルデータが前記Ｎとは異なるビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンを有することを特徴とする請求項４または５に記載のデータ受信装置。
10. 前記シリアルデータがＭ×Ｎビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンを有することを特徴とする請求項４または５に記載のデータ受信装置。

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