KR100246560B1

KR100246560B1 - 에러 검출장치

Info

Publication number: KR100246560B1
Application number: KR1019970028282A
Authority: KR
Inventors: 정요안; 박진영
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-06-27
Filing date: 1997-06-27
Publication date: 2000-03-15
Also published as: KR19990004232A

Abstract

본 발명은 CDMA방식을 이용한 디지털 이동통신 시스템에 있어서, 토글 방식을 이용하여 기지국 채널카드에서 출력되는 16비트의 직렬 디지털 데이터를 홀수 패리티 체크하여 에러를 검출할 수있도록 한 에러 검출장치에 관한 것으로, 기지국 채널카드에서 출력되는 16비트의 직렬 데이터중 8비트의 짝수 비트와 8비트의 홀수 비트를 각각의 에러 검출회로를 통해 토글시켜 결과값을 출력한 후, 각각의 8비트의 결과값을 배타적 논리합 게이트를 통해 배타적 논리합하여 이 배타적 논리합된 8비트의 결과값중 최종 비트의 결과값을 16비트의 직렬 데이터에 대한 홀수 패리티 체크 결과값으로 출력하고, 이어 상기 홀수 패리티 체크 결과값을 상태 유지회로내 반전 게이트를 통해 반전시킨 다음 제1 D-플립플롭의 입력으로 출력함으로써, 채널카드에 에러 발생을 통보하고 채널카드에서 에러 상태를 인지하여 채널카드로부터 클리어 신호를 받을 때까지 에러 발생시의 홀수 패리티 체크 결과값을 유지하도록 함을 특징으로 하며, 이와 같이 직렬 데이터를 병렬 변환하는 과정이 필요없게 되어 신호 라인수가 줄어들고 불필요한 부품수를 줄일 수 있게 됨은 물론 데이터 패리티 체크 처리가 빨라지게 되는 효과가 있다.

Description

에러 검출장치

본 발명은 코드 분할 다중 접속(Code Division Multiple Access; CDMA) 방식을 이용한 디지털 이동통신 시스템에 있어서, 토글(Toggle) 방식을 이용하여 기지국 채널카드에서 출력되는 16비트의 직렬(Serial) 디지털 데이터를 홀수 패리티(Odd Parity) 체크하여 에러를 검출할 수 있도록 한 에러 검출장치에 관한 것이다.

일반적으로 CDMA 이동통신 시스템에서는 10장의 기지국 채널카드에서 출력되는 데이터를 합(Summing)하기 전에 데이터의 에러 발생 여부를 확인하게 되는데, 이러한 데이터의 에러 발생 여부를 확인하기 위한 방법에는 패리티 비트(Parity Bit)를 이용한 패리티 체크 방식으로, 홀수 패리티 체크(Odd Parity Check) 방식과 짝수 패리티 체크(Even Parity Check) 방식이 있다.

종래에는 기지국 채널카드에서 출력되는 디지털 데이터의 에러 발생 여부를 확인하기 위해, 짝수 비트(Even Bit)와 홀수 비트(Odd Bit)로 데이터가 직렬로 입력될 때 직렬 데이터를 병렬(Parallel) 데이터로 변환하고, 이어 각각의 비트를 배타적 논리합(EX-OR)하여 그 결과값을 가지고 패리티 검출을 수행하였다.

그러나, 상기와 같은 종래의 패리티 검출 방법을 수행하기 위해서는 각각의 비트를 병렬로 변환해야 하는 디바이스(Device)가 필요하고, 여러개의 신호선을 통해 데이터가 입력되는 경우에도 각각의 데이터를 병렬 변환해야 하는 디바이스 및 많은 데이터 라인이 필요함에 따라 회로 설계에 어려움이 있었다.

또한, 입력되는 직렬 데이터를 즉시 배타적 논리합하여 에러 유무를 판별하는 것이 아니라 반드시 병렬변환시킨 후에 배타적 논리합하여 에러 유무를 판별함에 따라 에러 검출에 있어 지연이 발생하여 신속한 에러 확인 처리가 이루어지지 못하는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 기지국 채널카드에서 출력되는 16비트의 직렬 디지털 데이터를 병렬 디지털 데이터로 변환하지 않고 그대로 사용하면서 간단한 토글 방식의 에러 검출회로를 이용하여 디지털 데이터의 에러를 간편하고도 빠르게 검출할 수 있도록 한 에러 검출장치를 제공하는 데에 있다.

이러한 목적을 달성하기 위한 본 발명의 에러 발생장치는, 기지국 채널카드에서 출력되는 16비트의 직렬 데이터중 8비트의 짝수 비트와 8비트의 홀수 비트를 각각의 에러 검출회로를 통해 토글시켜 결과값을 출력한 후, 각각의 8비트의 결과값중 최종 비트의 결과값을 배타적 논리합 게이트를 통해 배타적 논리합하여 이 배타적 논리합된 8비트의 결과값중 최종 비트의 결과값을 16비트의 직렬 데이터에대한 홀수 패리티 체크 결과값으로 출력하고, 이어 상기 홀수 패리티 체크 결과값을 상태 유지회로내 반전 게이트를 통해 반전시킨 다음 제1 D-플립플롭의 입력으로 출력함으로써, 채널카드에 에러 발생을 통보하고 채널카드에서 에러상태를 인지하여 채널카드로부터 클리어 신호를 받을 때까지 에러발생시의 홀수 패리티 체크 결과값을 유지하도록 함을 특징으로 한다.

제1도는 본 발명에 따른 에러 검출장치의 기본이 되는 검출회로의 블록도.

제2도는 본 발명에 따른 에러 검출장치의 블록 구성도.

제3도는 본 발명에 따른 에러 검출장치의 각 부의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 에러 검출회로 10A : 짝수 비트 에러 검출회로

10B : 홀수 비트 에러 검출회로 11 : 제1 EX-OR 게이트

12 : 먹스 20 : 제2 EX-OR 게이트

30 : 상태 유지회로 31 : 반전 게이트

32 : 제1 D-플립플롭 33 : 제2 D-플립플롭

제1도는 본 발명에 따른 에러 검출장치의 기본이 되는 검출회로의 블록도로서, 에러 검출회로(10)는 기지국 채널카드(도시되지 않음)에서 출력되는 직렬의 디지털 데이터와 피드백(feedback)된 먹스의 출력값을 배타적(Exclusive) 논리합하는 제1 EX-OR 게이트(11)와 채널카드에서 출력되는 제1인에이블 신호의 입력에 따라 상기 제1 EX-OR 게이트(11)의 출력 데이터 또는 상기 채널카드의 디지털 데이터를 선택하여 출력하는 먹스(MUX)(12)로 구성된다.

상기와 같이 구성된 에러 검출회로(10)는 제2도에 도시된 에러 검출장치의 짝수 비트 에러 검출회로(10A)와 홀수 비트 에러 검출회로(10B)의 기본이 되는 검출회로로서, 입력되는 데이터의 비트값이 1인 경우에 출력되는 데이터의 비트값은 토글되어 출력되고, 입력되는 데이터의 비트값이 0인 경우에 출력되는 데이터의 비트값은 전상태의 출력값을 그대로 유지하여 출력되도록 구성되어 있다.

예를 들어, 상기 채널카드에서 출력되는 16비트의 직렬 디지털 데이터가 1111111000000011로, 8비트의 짝수 비트가 11110001이고 8비트의 홀수 비트가 11100001인 경우에 에러 검출회로(10)에서 출력되는 결과값을 살펴보면, 먼저 채널카드에서 출력되는 제1인에이블 신호가 8비트 주기로 로우에서 하이로 발생됨에 따라(이때, 상세한 설명은 제3도의 타이밍도를 참조하여 다시 설명하겠음) 11110001의 짝수 비트중 첫 번째 비트값 1이 선택되어 먹스(12)를 통해 최초 출력되고, 이어 제1인에이블 신호가 로우 상태를 유지하므로 먹스(12)에서는 두 번째 비트값 1과 먹스(12)의 출력단으로부터 피드백된 출력값 1을 배타적 논리합하여 0을 출력하는 제1 EX-OR 게이트(11)의 출력값을 선택하여 출력한다.

상기와 같은 동작을 반복 수행하여 결국 11110001의 짝수 비트는 10100001의 출력값으로 변환되고, 11100001의 홀수 비트 역시 동일한 동작을 통해 10111110의 출력값으로 변환되어 각각 출력되게 된다.

제2도는 본 발명에 따른 에러 검출장치의 블록 구성도로서, 기지국 채널카드에서 출력되는 16비트의 디지털 직렬 데이터 중 8비트의 짝수 비트의 값을 입력하여 토글시켜 8비트의 결과값을 출력하는 짝수 비트 에러 검출회로(10A)와, 기지국 채널카드에서 출력되는 16비트의 디지털 직렬 데이터 중 8비트의 홀수 비트의 값을 입력하여 토글시켜 8비트의 결과값을 출력하는 홀수 비트 에러 검출회로(10B)와, 상기 짝수 비트 에러 검출회로(10A)와 홀수 비트 에러 검출회로(10B)에서 토글된 각각의 8비트의 결과값을 배타적 논리합하여 16비트의 직렬 데이터에 대한 홀수 패리티 체크를 수행함으로써 데이터의 에러를 검출하는 제2 EX-OR 게이트(20)와, 상기 제2 EX-OR 게이트(20)의 출력값으로부터 에러 발생을 확인할 경우 상기 제2 EX-OR 게이트(20)의 홀수 패리티 체크 결과값을 반전시킨 다음, 채널카드에서 에러 발생을 통보하고 채널카드에서 에러 상태를 인지하여 채널카드로부터 클리어 신호를 받을 때까지 에러 발생시의 상기 제2 EX-OR 게이트(20)의 홀수 패리티 체크 결과값을 유지하는 상태 유지회로(30)로 구성된다.

상기 상태 유지회로(30)는 상기 제2 EX-OR 게이트(20)의 홀수 패리티 체크 결과값을 반전하는 반전 게이트(NOT Gate)(31)와, 상기 반전 게이트(31)에 의해 반전된 출력값을 입력단자(D)를 통해 입력하면서 채널카드의 클리어 신호와 클럭신호 및 제2인에이블 신호의 입력에 따라 상기 반전 게이트(31)의 출력값을 출력하는 제1 D-플립플롭(32)과, 상기 제1 D-플립플롭(32)의 출력단자(Q)에서 나온 출력값을 클럭신호로 입력하고 채널카드로부터 클리어 신호가 입력되는 경우 입력단자(D)에 입력된 그라운드(GND) 상태를 출력단자(Q)를 통해 출력함으로써 채널카드로부터 클리어 신호가 입력될 때까지 에러 발생시의 에러 신호인 0의 출력값을 유지하는 제2 D-플립플롭(33)으로 구성된다.

상기와 같이 구성된 본 발명의 에러 검출장치의 동작을 제3도의 타이밍도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 기지국의 채널카드에서 출력되는 16비트의 데이터중 제1도의 에러 검출회로(10)의 구성과 동일한 짝수 비트 에러 검출회로(10A)를 통해 짝수 8비트에 대한 토글 동작을 수행하고, 마찬가지로 홀수 비트 에러 검출회로(10B)를 통해 홀수 8비트에 대한 토글 동작을 수행한다.

이때, 에러 검출회로(10)의 먹스(12)에 입력되는 채널카드의 제1인에이블 신호는 제3(c)도의 타이밍도에 도시된 바와 같이 입력 데이터중 첫 번째 데이터가 입력될 때마다 하이신호로 제공되게 된다.

즉, 상기에서도 설명하였듯이, 채널카드에서 출력되는 16비트의 직렬 디지털 데이터가 1111111000000011로, 제3(a)도의 타이밍도와 같이 8비트의 짝수 비트인 11110001이 짝수 비트 에러 검출회로(10A)에 입력되고 제3(b)도의 타이밍도와 같이 8비트의 홀수 비트인 11100001이 홀수 비트 에러 검출회로(10B)에 각각 입력되면, 제3(c)도의 타이밍도와 같이 채널카드에서 출력되는 제1인에이블 신호에 따라 짝수 비트 에러 검출회로(10A)에서 출력되는 비트값은 제3(d)도의 타이밍도와 같이 10100001의 출력값으로 변환되고, 홀수 비트 에러 검출회로(10B)에서 출력되는 비트값은 제3(e)도의 타이밍도와 같이 10111110의 출력값으로 변환되어 각각 출력된다.

이어, 제2 EX-OR 게이트(20)에서는 상기 짝수 비트 에러 검출회로(10A)와 홀수 비트 에러 검출회로(10B)에서 토글된 각각의 8비트의 결과값을 배타적 논리합하여 제3(f)도의 타이밍도와 같은 결과값을 출력한다.

이때, 본 발명에서는 채널카드에서 출력되는 제2인에이블 신호에 따라 상기 제2 EX-OR 게이트(20)에서 배타적 논리합된 결과값중 마지막의 결과값을 통해 16비트의 직렬 데이터에 대한 홀수 패리티 체크를 수행하게 된다.

즉, 본 발명은 상기와 같이 에러 검출회로(10)를 기본으로 하는 짝수 비트 에러 검출회로(10A)와 홀수 비트 에러 검출회로(10B) 및 제2 EX-OR 게이트(20)를 통해 채널카드에서 출력되는 16비트의 직렬 디지털 데이터에 대한 홀수 패리티 체크를 수행하게 되는 것으로, 제2 EX-OR 게이트(20)에서 홀수와 홀수를 더하면 짝수가 되고 홀수와 짝수를 더하면 홀수가 되는 수의 성질을 이용하여 짝수 비트와 홀수 비트를 각각 토글시켜 홀수 패리티 체크를 수행함으로써 입력 데이터의 에러를 검출하게 되는데, 이때 홀수 패리티 체크인 경우에는 체크 결과값, 즉 제2 EX-OR 게이트(20)의 출력값이 항상 1이 출력되어야 에러가 발생하지 않음을 확인하게 된다.

다시 말해, 상기 제2 EX-OR 게이트(20)에서 배타적 논리합한 결과값이 홀수 패리티 체크인 경우에는 1이라는 데이터 출력값이 나와야 에러가 발생되지 않았음을 인식하게 되고, 반면 0이라는 데이터 출력값이 나오는 경우에는 채널카드에서 출력되는 디지털 데이터에 에러가 발생한 것임을 판단할 수 있게 된다.

이때, 상기 첫 번째 16비트의 직렬 데이터 입력의 경우에는 채널카드에서 출력되는 제2인에이블 신호에 따라 상태 유지회로(30)로 입력되는 제2 EX-OR 게이트(20)의 결과값이 제3(f)도의 타이밍도와 같이 1로 데이터가 정상임을 알 수 있으나, 다음 두 번째 16비트의 직렬 데이터 입력의 경우에는 00100000의 짝수 비트와 00100000의 홀수 비트로 이루어져 짝수 비트 에러 검출회로(10a)와 홀수 비트 에러 검출회로(10B)에서 토글된 결과값이 제3(d)도의 타이밍도, 제3(e)도와 같이 0011111, 00111111로서 제2 EX-OR 게이트(20)에서의 배타적 논리합 결과가 제3(f)도의 타이밍도와 같이 00000000으로서 채널카드에서 출력되는 제2인에이블 신호에 따라 상태 유지회로(30)로 입력되는 제2 EX-OR 게이트(20)의 결과값이 0으로 에러가 발생하여 데이터가 비정상임을 알 수 있다.

이후, 상기와 같이 제2 EX-OR 게이트(20)를 통해 최종적으로 채널카드의 직렬 데이터에 대한 에러 유무가 확인되면 이를 채널카드가 인지할 수 있도록 하기 위해 상기 출력값이 다음 데이터의 입력에 의해 변화되는 것을 막기 위해 일단 상태 유지회로(30)내 반전 게이트(31)를 통해 상기 제2 EX-OR 게이트(20)의 출력값을 반전한 다음 제1, 제2 D-플립플롭(32,33)을 통해 상기 출력값을 유지하도록 한다.

즉, 짝수 비트와 홀수 비트를 가지고 각각 토글하고 배타적 논리합함으로써 홀수 패리티 체크한 후에 발생되는 출력값은 다음 입력되는 8비트 데이터 후에 패리티 에러 이상 유무에 따라 출력값이 변하게 되므로 다음과 같이 상태 유지회로(30)를 통해 유지하도록 한다.

먼저, 상태 유지회로(30)내 반전 게이트(31)에서는 상기 제2 EX-OR 게이트(20)에서 출력된 16비트의 직렬 데이터에 대한 홀수 패리티 체크 결과값을 반전하여 그 결과값을 제1 D-플립플롭(32)의 입력단자(D)에 출력한다.

이때, 제1 D-플립플롭(32)에서는 8비트의 데이터 입력중 마지막 데이터가 입력될 때 채널카드에서 출력되는 하이의 제2인에이블 신호에 따라 반전 게이트(31)를 통해 반전한 제2 EX-OR 게이트(20)의 결과값중 마지막 결과값에 따라 동작하게 된다.

그러면, 상기 제1-D 플립플롭(32)은 제3(g),(h),(i)도의 타이밍도와 같이 채널카드에서 출력되는 제2인에이블 신호와 클럭신호 및 클리어 신호에 따라 입력단자(D)에 입력된 상기 반전 게이트(31)의 출력값을 제2 D-플립플롭(33)의 클럭단자에 인가한다.

이때, 상기 채널카드의 제2인에이블 신호는 제3(g)도의 타이밍도에 도시된 바와 같이 입력 데이터중 마지막 데이터가 입력될 때마다 하이신호로 제공되게 된다.

상기와 같이 첫 번째 직렬 데이터 입력의 경우에는 상기 반전 게이트(31)에서 0의 데이터 결과값을 출력하여 제1 D-플립플롭(32)에서는 제2 D-플립플롭(33)의 클럭단자로 로우신호를 출력하므로 제2 D-플립플롭(33)에서는 제3(j)도의 타이밍도와 같이 초기상태의 클리어 신호, 즉 하이신호가 리세트 단자(PRN)에 입력됨에 따라 1이라하는 패리티 검출 결과값을 출력한다.

이와 반대로 에러가 있는 두 번째 직렬 데이터 입력의 경우에는 상기 반전 게이트(31)에서 1의 데이터 결과값을 출력하여 제1 D-플립플롭(32)에서는 제2 D-플립플롭(33)의 클럭단자로 하이신호를 출력하므로 제2 D-플립플롭(33)에서는 제3(j)도의 타이밍도와 같이 마지막 데이터가 입력될 때까지 1의 패리티 검출 결과값을 출력하고 난 후 마지막 데이터가 입력 되는대로 입력단자(D)에 연결된 그라운드(GND)의 신호, 즉 0이라는 패리티 검출 결과값을 출력한다.

즉, 상기와 같은 상태 유지회로(30)는 채널카드에 패리티 에러 발생을 알리고 채널카드에서 에러 상태를 인지하고 클리어 신호를 받을 때까지 에러신호를 유지하기 위해 사용된다.

이를 위해 채널카드에서 출력되는 클리어 신호 레벨이 순간적으로 1에서 0으로 떨어지는 순간을 이용한다.

따라서, 에러가 없을 때에는 항상 1을 유지하게 되며, 이것을 이용하여 패리티 검출 출력 초기 상태를 1로 만들고 패리티 에러 발생시 에러 신호인 0 상태를 유지하고 클리어 신호 입력시 다시 정상 상태인 1 상태로 복귀하도록 한다.

한편, 상기와 같이 짝수 비트 에러 검출회로(10A)와 홀수 비트 에러 검출회로(10B)로 입력되는 2개의 신호를 가지고 패리티 검출을 하는 것 이외에도 짝수 비트와 홀수 비트로 나누지 않은채 1개의 데이터 라인만 존재하더라도 패리티 검출을 수행할 수 있다.

즉, 입력되는 데이터의 1의 개수에 대해 토글을 시키면 홀수 패리티 검출인 경우의 출력값은 정상일 때 항상 1이 출력되고, 짝수 패리티 검출인 경우 그 패리티 검출 출력값은 항상 0이 출력되게 된다.

그리고 본 발명의 에러 검출장치를 통해 입력 데이터가 n*n 블록 데이터일 경우에도 데이터의 에러 검출이 가능하다. 예를 들어 8*8의 블록 데이터의 경우에는 8비트의 직렬 데이터가 8개가 입력되는 경우로 본 발명의 에러 검출장치에 있어 채널카드에서 출력되는 제2인에이블 신호의 출력 타이밍을 조절하는 약간의 수정을 통해 짝수 4비트와 홀수 4비트로 이루어진 8비트의 직렬 데이터에 대한 홀수 패리티 체크를 8개의 직렬 데이터에 대해 각각 수행함으로써 에러 검출이 가능하게 된다.

이때, 8비트의 직렬 데이터중 마지막 8비트는 데이터 에러 검출을 위해 사용되는 패리티 비트가 된다.

이상, 상기 설명에서와 같이 본 발명은 토글 방식을 이용함에 따라 회로설계가 간단하고, 직렬 데이터를 병렬 변환하는 과정이 필요없게 되어 신호 라인수가 줄어들고 불필요한 부품수를 줄일 수 있게 됨은 물론 데이터 패리티 체크 처리가 빨라지게 되는 효과가 있다.

즉, 패리티 체크 결과값을 신속하게 채널카드에 빨리 통보하여 채널카드에서 자체 체크를 수행함으로써 다음에 전송되는 다른 데이터의 에러를 방지할 수 있다.

또한, 상기와 같은 에러 검출 방식은 데이터 통신을 하는 모든 분야에서 사용이 가능하고, 특히 장거리 유무선통신에서는 직렬 전송방식을 사용하고 있으므로 더욱 적용이 가능하며, 네트워크 통신 랜(LAN), 만(MAN), 봔(WAN) 등 통신분야에 광범위하게 적용될 수 있다.

Claims

기지국 채널카드에서 출력되는 16비트의 디지털 직렬 데이터 중 8비트의 짝수 비트의 값을 입력하여 토글시켜 8비트의 결과값을 출력하는 짝수 비트 에러 검출회로(10A)와, 기지국 채널카드에서 출력되는 16비트의 디지털 직렬 데이터 중 8비트의 홀수 비트의 값을 입력하여 토글시켜 8비트의 결과값을 출력하는 홀수 비트 에러 검출회로(10B)와, 상기 짝수 비트 에러 검출회로(10A)와 홀수 비트 에러 검출회로(10B)에서 토글된 각각의 8비트의 결과값을 배타적 논리합하여 16비트의 직렬 데이터에 대한 홀수 패리티 체크를 수행함으로써 데이터의 에러를 검출하는 제2 EX-OR 게이트(20)와, 상기 제2 EX-OR 게이트(20)의 출력값으로부터 에러 발생을 확인할 경우 상기 제2 EX-OR 게이트(20)의 홀수 패리티 체크 결과값을 반전시킨 다음, 채널카드에 에러 발생을 통보하고 채널카드에서 에러 상태를 인지하여 채널카드로부터 클리어 신호를 받을 때까지 에러 발생시의 상기 제2 EX-OR 게이트(20)의 홀수 패리티 체크 결과값을 유지하는 상태 유지회로(30)로 구성된 것을 특징으로 하는 에러 검출장치.
제1항에 있어서, 상기 짝수 비트 에러 검출회로(10A)와 홀수 비트 에러 검출회로(10B)는 기지국 채널카드에서 출력되는 직렬의 디지털 데이터와 피드백된 먹스의 출력값을 배타적 논리합하는 제1 EX-OR 게이트(11)와 채널카드에서 출력되는 제1인에이블 신호의 입력에 따라 상기 제1 EX-OR 게이트(11)의 출력 데이터 또는 상기 채널카드의 디지털 데이터를 선택하여 출력하는 먹스(12)로 구성된 것을 특징으로 하는 에러 검출장치.
제1항에 있어서, 상기 상태 유지회로(30)는 상기 제2 EX-OR 게이트(20)의 홀수 패리티 체크 결과값을 반전하는 반전 게이트(31)와, 상기 반전 게이트(31)에 의해 반전된 출력값을 입력단자(D)를 통해 입력하면서 채널카드의 클리어 신호와 클럭신호 및 제2인에이블 신호의 입력에 따라 상기 반전 게이트(31)의 출력값을 출력하는 제1 D-플립플롭(32)과, 상기 제1 D-플립플롭(32)의 출력단자(Q)에서 나온 출력값을 클럭신호로 입력하고 채널카드로부터 클리어 신호가 입력되는 경우 입력단자(D)에 입력된 그라운드(GND) 상태를 출력단자(Q)를 통해 출력함으로서 채널카드로부터 클리어 신호가 입력될 때까지 에러 발생시의 에러 신호인 0의 출력값을 유지하는 제2 D-플립플롭(33)으로 구성된 것을 특징으로 하는 에러 검출장치.