JP5675464B2 - 半導体集積回路 - Google Patents

Description

本発明は、不揮発性メモリを搭載した半導体集積回路に関する。特に、本発明は、不揮発性メモリの特性テスト等に用いられる外部端子を備える半導体集積回路に関する。

フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等、電気的に消去／プログラム可能な不揮発性メモリが知られている。そのような不揮発性メモリは、データ書き込み（消去／プログラムの両方を含む）のために高電圧を必要とする。そのようなデータ書き込み時に用いられる高電圧は、以下「書き込み電圧」と参照される。

また、フラッシュ内蔵マイコン等、不揮発性メモリを搭載した半導体集積回路が一般的に用いられている。そのような半導体集積回路に対して、不揮発性メモリに外部から書き込み電圧を供給することが要求される場合がある。その場合は、半導体集積回路に設けられた外部端子（外部パッド）を通して、書き込み電圧が供給される。一般的に、半導体集積回路の外部端子には、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護回路が接続される。書き込み電圧が供給される外部端子の場合、その書き込み電圧が高電圧であるため、ＥＳＤ保護回路にも工夫が求められる。

図１は、特許文献１（特開２００９−２３１６５０号公報）に記載されている回路構成を示している。図１において、書き込み電圧印加端子１０１は、不揮発性メモリ１０３に対して書き込み電圧を供給するために用いられる外部端子である。その書き込み電圧印加端子１０１に接続されるＥＳＤ保護回路は、第１ダイオード１０７、Ｐチャネルトランジスタ１０９、及び第２ダイオード１１３から構成されている。第１ダイオード１０７とＰチャネルトランジスタ１０９は、電源電圧（Ｖｃｃ）線１０５と書き込み電圧印加端子１０１との間に直列接続されている。第２ダイオード１１３は、グランド（Ｇｎｄ）線１１１と書き込み電圧印加端子１０１との間に接続されている。

ＰチャネルＭＯＳトランジスタ１０９は、Ｐ型基板上に形成されたＮウェル拡散領域内に形成されている。そのＮウェル拡散領域は、フローティングである。この場合、ＰチャネルＭＯＳトランジスタ１０９のソース又はドレインとＮウェル拡散領域とのＰＮ接合により、Ｎウェル拡散領域の電位が常に最高位になるよう自動制御される。また、ＰチャネルＭＯＳトランジスタ１０９のゲートには、レベルシフタ４０１が接続されている。このレベルシフタ４０１は、ＰチャネルＭＯＳトランジスタ１０９のゲート電圧を制御する。

データ書き込み時、書き込み電圧印加端子１０１には、電源電圧Ｖｃｃよりも高い書き込み電圧が印加される。この時、もしＰチャネルＭＯＳトランジスタ１０９がＯＮしていれば、第１ダイオード１０７を通して書き込み電圧印加端子１０１から電源電圧線１０５に電流が流れてしまう。この場合、不揮発性メモリ１０３に対する書き込み電圧の供給が不十分となり、書き込みエラーが発生する。従って、データ書き込み時には、ＰチャネルＭＯＳトランジスタ１０９をＯＦＦする必要がある。そのために、データ書き込み時、レベルシフタ４０１は、書き込み電圧印加端子１０１に印加された書き込み電圧を電源電圧として用い、ＰチャネルＭＯＳトランジスタ１０９のゲート電圧レベルを書き込み電圧レベルまで引き上げる。その結果、ＰチャネルＭＯＳトランジスタ１０９がＯＦＦする。

特開２００９−２３１６５０号公報

図１で示された回路構成の場合、書き込み電圧が書き込み電圧印加端子１０１に印加されているときに、Ｐチャネルトランジスタ１０９がＯＦＦする。従って、書き込み電圧印加の最中には、電圧印加端子１０１からダイオード１０７及びＰチャネルトランジスタ１０９を通って電源電圧線１０５に抜ける電流パスが形成されない、すなわち、ＥＳＤ保護素子としての第１ダイオード１０７を活用することができない。よって、書き込み電圧印加の最中に、その書き込み電圧以上の意図しないサージ電圧が書き込み電圧印加端子１０１に印加された場合、そのサージ電圧が不揮発性メモリ１０３に伝わってしまう。このことは、不揮発性メモリ１０３中の素子破壊、特性変動、メモリセルの保持データの破壊といった不具合の原因となる。

本発明の１つの観点において、半導体集積回路は、不揮発性メモリと、不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、書き込み制御線に接続された第１ノードと、第１スイッチ回路を介して第１ノードに接続された外部端子と、スイッチ回路を介さずに外部端子に接続された第１ＥＳＤ保護回路と、動作モードに応じて第１スイッチ回路をＯＮ／ＯＦＦ制御する制御回路と、を備える。動作モードは、外部端子を用いて不揮発性メモリの特性テストを行うテストモードと、外部端子を使用しないユーザモードと、を含む。テストモードにおいて、制御回路は、第１スイッチ回路をＯＮする。ユーザモードにおいて、制御回路は、第１スイッチ回路をＯＦＦする。

本発明の他の観点において、半導体集積回路は、不揮発性メモリと、不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、書き込み制御線に接続された第１ノードと、第１スイッチ回路を介して第１ノードに接続された外部端子と、スイッチ回路を介さずに外部端子に接続された第１ＥＳＤ保護回路と、第２スイッチ回路を介して第１ノードに接続された第２ＥＳＤ保護回路と、を備える。第１スイッチ回路及び第２スイッチ回路の各々は、電源投入前に外部端子にサージが印加された場合にＯＮするように構成されている。

本発明によれば、不揮発性メモリを搭載した半導体集積回路において、外部端子を通して不揮発性メモリの特性テストを行うことが可能である。更に、その外部端子にサージ電圧が印加された場合であっても、そのサージ電圧が不揮発性メモリに伝わることを防止することが可能となる。

図１は、特許文献１に記載されている回路構成を示している。 図２は、本発明の実施の形態に係る半導体集積回路の構成を概略的に示すブロック図である。 図３は、本発明の実施の形態に係る半導体集積回路に含まれる各スイッチ回路の構成例を示す回路図である。 図４は、本発明の実施の形態に係る半導体集積回路に含まれる不揮発性メモリセルの構造を概略的に示している。 図５は、本発明の実施の形態に係る半導体集積回路に含まれる各スイッチ回路の制御方法を要約的に示している。 図６は、本発明の実施の形態に係る半導体集積回路の動作例を示すタイミングチャートである。

添付図面を参照して、本発明の実施の形態を説明する。

１．構成
図２は、本実施の形態に係る半導体集積回路の構成を概略的に示すブロック図である。本実施の形態に係る半導体集積回路は、外部パッドＡ０１、不揮発性メモリＡ０３、制御回路Ａ０５及び第１ＥＳＤ保護回路Ａ０７を備えるＩＣチップＡ０２である。

外部パッドＡ０１は、ＩＣチップＡ０２の外部端子である。この外部パッドＡ０１は、不揮発性メモリＡ０３の特性テスト等に用いられる。例えば、この外部パッドＡ０１を通して、不揮発性メモリＡ０３に対して外部から書き込み電圧が供給される。

第１ＥＳＤ回路Ａ０７は、外部パッドＡ０１に印加されるサージ電圧から内部回路を保護するために設けられている。第１ＥＳＤ回路Ａ０７のリミット電圧は、書き込み電圧以上である。この第１ＥＳＤ回路Ａ０７は、スイッチ回路を介さずに、外部パッドＡ０１に接続されていることに留意されたい。

不揮発性メモリＡ０３は、内部昇圧回路Ａ０４、メモリセルアレイＡ０６、第２ＥＳＤ保護回路Ａ０８、及び複数のスイッチ回路（ＳＷ１、ＳＷ２、ＳＷ３）を備えている。

内部昇圧回路Ａ０４は、不揮発性メモリＡ０３に対するデータ書き込み（消去／プログラムの両方を含む）のために用いられる書き込み電圧を生成する。内部昇圧回路Ａ０４の出力端子は、ノードＸ（第１ノード）に接続されており、内部昇圧回路Ａ０４の出力電圧はノードＸに出力される。

メモリセルアレイＡ０６は、アレイ状に配置された複数のメモリセルＭＥＭを備えている。図２では、例として、２つのメモリセルＭＥＭ０、ＭＥＭ１が示されている。各メモリセルＭＥＭは、フローティングゲートＣ０４及びコントロールゲートＣ０５を備える不揮発性メモリセルトランジスタである。メモリセルＭＥＭ０のコントロールゲートＣ０５、ソース及びドレインは、それぞれ、ワード線ＷＬ０、ソース線ＳＬ０及びビット線ＢＬ０に接続されている。メモリセルＭＥＭ１のコントロールゲートＣ０５、ソース及びドレインは、それぞれ、ワード線ＷＬ１、ソース線ＳＬ０及びビット線ＢＬ０に接続されている。尚、データ書き込み時の書き込み電圧は、ソース線ＳＬ０を通してメモリセルＭＥＭに供給される。つまり、ソース線ＳＬ０は、データ書き込み時に書き込み電圧が印加される書き込み制御線である。

ノードＸ（第１ノード）は、スイッチ回路ＳＷ２を介してノードＹ（第２ノード）に接続されている。スイッチ回路ＳＷ２は、ノードＸとノードＹとの間の電気的接続をＯＮ／ＯＦＦする。スイッチ回路ＳＷ２のＯＮ／ＯＦＦ制御は、制御回路Ａ０５から出力されるスイッチ制御信号ＳＷＣ２により行われる。ノードＹは、上述の外部パッドＡ０１及び第１ＥＳＤ保護回路Ａ０７に接続されている。

また、ノードＸ（第１ノード）は、スイッチ回路ＳＷ１を介してノードＺ（第３ノード）に接続されている。スイッチ回路ＳＷ１は、ノードＸとノードＺとの間の電気的接続をＯＮ／ＯＦＦする。スイッチ回路ＳＷ１のＯＮ／ＯＦＦ制御は、制御回路Ａ０５から出力されるスイッチ制御信号ＳＷＣ１により行われる。ノードＺは、第２ＥＳＤ保護回路Ａ０８に接続されている。

尚、第２ＥＳＤ保護回路Ａ０８は、上述の第１ＥＳＤ保護回路Ａ０７とは別に設けられている。第２ＥＳＤ保護回路Ａ８のリミット電圧は、第１ＥＳＤ保護回路Ａ０７のリミット電圧よりも低い。例えば、第１ＥＳＤ保護回路Ａ０７のリミット電圧は、書き込み電圧（例：１２Ｖ）より少し高いレベル（例：１３Ｖ）に設定され、第２ＥＳＤ保護回路Ａ０８のリミット電圧は、書き込み電圧（例：１２Ｖ）より低く電源電圧（例：３Ｖ）よりも少し高いレベル（例：４Ｖ）に設定される。この第２ＥＳＤ保護回路Ａ０８のリミット電圧程度の電圧がソース線ＳＬ０に印加されても、メモリセルＭＥＭに関して素子破壊、特性変動、保持データの破壊は発生しない。

更に、ノードＸ（第１ノード）は、スイッチ回路ＳＷ３を介してソース線ＳＬ０（書き込み制御線）に接続されている。スイッチ回路ＳＷ３は、ノードＸと書き込み制御線との間の電気的接続をＯＮ／ＯＦＦする。スイッチ回路ＳＷ３のＯＮ／ＯＦＦ制御は、制御回路Ａ０５から出力されるスイッチ制御信号ＳＷＣ３により行われる。

制御回路Ａ０５は、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３にスイッチ制御信号ＳＷＣ１、ＳＷＣ２、ＳＷＣ３を出力することによって、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３のそれぞれをＯＮ／ＯＦＦ制御する。どのスイッチ回路ＳＷをＯＮするかは、半導体集積回路の動作モードに依存して異なる。つまり、制御回路Ａ０５は、半導体集積回路の動作モードに応じて、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３のそれぞれをＯＮ／ＯＦＦ制御する。各動作モードに関しては、後述する。

図３は、各スイッチ回路ＳＷｎ（ｎ＝１，２，３）の構成例を示す回路図である。スイッチ回路ＳＷｎは、入力端子ＩＮ、出力端子ＯＵＴ、レベルシフタＬＳｎ、ＰチャネルＭＯＳトランジスタＴＳｎ、インバータＢ０５、Ｂ０６を備えている。

レベルシフタＬＳｎは、ＰチャネルＭＯＳトランジスタＢ０１、Ｂ０２、ＮチャネルＭＯＳトランジスタＢ０３、Ｂ０４を備えている。ＰチャネルＭＯＳトランジスタＢ０１のゲート、ソース及びドレインは、それぞれ、ノードＧｎ、入力端子ＩＮ及びＰチャネルＭＯＳトランジスタＢ０２のゲートに接続されている。ＰチャネルＭＯＳトランジスタＢ０２のゲート、ソース及びドレインは、それぞれ、ＰチャネルＭＯＳトランジスタＢ０１のドレイン、入力端子ＩＮ及びノードＧｎに接続されている。ＮチャネルＭＯＳトランジスタＢ０３のソース及びドレインは、それぞれ、グランド線及びＰチャネルＭＯＳトランジスタＢ０１のドレインに接続されている。ＮチャネルＭＯＳトランジスタＢ０４のソース及びドレインは、それぞれ、グランド線及びノードＧｎに接続されている。

ノードＧｎは、レベルシフタＬＳｎの出力であり、ＰチャネルＭＯＳトランジスタＴＳｎのゲートに接続されている。ＰチャネルＭＯＳトランジスタＴＳｎのソース（ドレイン）は入力端子ＩＮに接続され、そのドレイン（ソース）は出力端子ＯＵＴに接続されている。

インバータＢ０５の入力端子には、スイッチ制御信号ＳＷＣｎが入力される。インバータＢ０５の出力端子は、ＮチャネルＭＯＳトランジスタＢ０３のゲート及びインバータＢ０６の入力端子に接続されている。インバータＢ０６の出力端子は、ＮチャネルＭＯＳトランジスタＢ０４のゲートに接続されている。

尚、スイッチ回路ＳＷ１の入力端子ＩＮはノードＸに接続され、その出力端子ＯＵＴは第２ＥＳＤ保護回路Ａ０８に接続されている。スイッチ回路ＳＷ２の入力端子ＩＮはノードＹに接続され、その出力端子ＯＵＴはノードＸに接続されている。スイッチ回路ＳＷ３の入力端子ＩＮはノードＸに接続され、その出力端子ＯＵＴはソース線ＳＬ０に接続されている。

図４は、不揮発性メモリＡ０３のメモリセルＭＥＭの構造を概略的に示している。メモリセルＭＥＭは、ソース／ドレインとしてのＮ型拡散層Ｃ０１、Ｃ０２、基板Ｃ０３、フローティングゲートＣ０４及びコントロールゲートＣ０５を備えている。Ｎ型拡散層Ｃ０１はビット線ＢＬｍに接続されており、Ｎ型拡散層Ｃ０２はソース線ＳＬｍに接続されており、コントロールゲートＣ０５はワード線ＷＬｍに接続されている（ｍは自然数）。

メモリセルＭＥＭに対するデータプログラムは、例えばＣＨＥ方式により行われる。具体的には、Ｎ型拡散層Ｃ０１（ソース）にグランド電圧が印加され、Ｎ型拡散層Ｃ０２（ドレイン）に高電圧（書き込み電圧）が印加され、コントロールゲートＣ０５に高電圧が印加される。これにより、メモリセルＭＥＭはＯＮ状態となる。ドレイン近傍の高電界によりチャネルホットエレクトロンが生成され、一部のチャネルホットエレクトロンがゲート絶縁膜を通してフローティングゲートＣ０４に注入される。その結果、メモリセルＭＥＭの閾値電圧が下がる。これが、プログラム状態である。

一方、メモリセルＭＥＭに対するデータ消去は、例えばＦＮトンネリング方式により行われる。具体的には、Ｎ型拡散層Ｃ０１はオープン状態に設定され、Ｎ型拡散層Ｃ０２に高電圧（書き込み電圧）が印加され、コントロールゲートＣ０５にグランド電圧が印加される。これにより、コントロールゲートＣ０５とＮ型拡散層Ｃ０２との間に強電界が発生する。そして、その強電界によるＦＮトンネリングによって、フローティングゲートＣ０４中の電子がＮ型拡散層Ｃ０２に引き抜かれる。その結果、メモリセルＭＥＭの閾値電圧が上がる。これが、消去状態である。

２．動作
図５は、本実施の形態におけるスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３の制御方法を要約的に示している。以下、例として、電源電圧が３Ｖ、書き込み電圧が１２Ｖ、第１ＥＳＤ保護回路Ａ０７のリミット電圧が書き込み電圧（１２Ｖ）より少し高い１３Ｖ、第２ＥＳＤ保護回路Ａ０８のリミット電圧が書き込み電圧（１２Ｖ）より低く電源電圧（３Ｖ）より少し高い４Ｖである場合を考える。

２−１．ユーザモード
ユーザモードでは、外部パッドＡ０１は使用されず、内部昇圧回路Ａ０４が生成する書き込み電圧を用いることによりデータ書き込み（プログラム／消去）が実施される。ＩＣチップＡ０２には電源供給がある。内部昇圧回路Ａ０４は動作し、書き込み電圧をノードＸ（第１ノード）に出力する。制御回路Ａ０５は、スイッチ制御信号ＳＷＣ１、ＳＷＣ２、ＳＷＣ３をそれぞれ“Ｌｏｗ”、“Ｌｏｗ”、“Ｈｉｇｈ”に設定する。これにより、スイッチ回路ＳＷ１はＯＦＦし、スイッチ回路ＳＷ２はＯＦＦし、スイッチ回路ＳＷ３はＯＮする。

スイッチ回路ＳＷ３がＯＮするため、ノードＸがソース線ＳＬ０（書き込み制御線）に電気的に接続される。また、スイッチ回路ＳＷ１、ＳＷ２がＯＦＦするため、ノードＸが第１ＥＳＤ保護回路Ａ０７及び第２ＥＳＤ保護回路Ａ０８から電気的に切り離される。従って、内部昇圧回路Ａ０４によって生成された書き込み電圧は、ＥＳＤ保護回路から影響を受けることなく、書き込み制御線を通して正常に選択メモリセルＭＥＭに供給される。

また、ユーザモードにおいて、サージ電圧が外部パッドＡ０１に印加された場合を考える。外部パッドＡ０１の電圧が第１ＥＳＤ保護回路Ａ０７のリミット電圧（１３Ｖ）以上になると、第１ＥＳＤ保護回路Ａ０７が動作し、電流を流す。その結果、サージ電圧が不揮発性メモリＡ０３に伝わることが防止され、不揮発性メモリＡ０３中の素子破壊、特性変動が防止される。

２−２．テストモード
テストモードでは、外部パッドＡ０１を用いることにより、不揮発性メモリＡ０３の特性テストが実施される。具体的には、テストモードは、次の第１テストモード及び第２テストモードを含む。

（第１テストモード）
第１テストモードでは、外部パッドＡ０１を通して、内部昇圧回路Ａ０４の出力電圧がモニタされる。ＩＣチップＡ０２には電源供給がある。内部昇圧回路Ａ０４は動作し、生成した電圧をノードＸ（第１ノード）に出力する。制御回路Ａ０５は、スイッチ制御信号ＳＷＣ１、ＳＷＣ２、ＳＷＣ３をそれぞれ“Ｌｏｗ”、“Ｈｉｇｈ”、“Ｌｏｗ”に設定する。これにより、スイッチ回路ＳＷ１はＯＦＦし、スイッチ回路ＳＷ２はＯＮし、スイッチ回路ＳＷ３はＯＦＦする。

スイッチ回路ＳＷ３がＯＦＦするため、ノードＸが書き込み制御線から電気的に切り離される。従って、内部昇圧回路Ａ０４によって生成された電圧は書き込み制御線に供給されず、メモリセルＭＥＭに対する誤書き込みが防止される。また、スイッチ回路ＳＷ１がＯＦＦするため、ノードＸが第２ＥＳＤ保護回路Ａ０８から電気的に切り離される。従って、内部昇圧回路Ａ０４によって生成された電圧は、第２ＥＳＤ保護回路Ａ０８から影響を受けることなく、外部パッドＡ０１から出力される。

（第２テストモード）
第２テストモードでは、外部パッドＡ０１から書き込み制御線を通してメモリセルＭＥＭに書き込み電圧（ＩＣチップＡ０２の外部で生成された高電圧）が供給される。ＩＣチップＡ０２には電源供給がある。制御回路Ａ０５は、スイッチ制御信号ＳＷＣ１、ＳＷＣ２、ＳＷＣ３をそれぞれ“Ｌｏｗ”、“Ｈｉｇｈ”、“Ｈｉｇｈ”に設定する。これにより、スイッチ回路ＳＷ１はＯＦＦし、スイッチ回路ＳＷ２はＯＮし、スイッチ回路ＳＷ３はＯＮする。

スイッチ回路ＳＷ２、ＳＷ３がＯＮするため、書き込み制御線と外部パッドＡ０１とが電気的に接続される。また、スイッチ回路ＳＷ１がＯＦＦするため、ノードＸが第２ＥＳＤ保護回路Ａ０８から電気的に切り離される。従って、外部パッドＡ０１に印加された書き込み電圧は、第２ＥＳＤ保護回路Ａ０８から影響を受けることなく、書き込み制御線を通して正常に選択メモリセルＭＥＭに供給される。

また、第１及び第２テストモードにおいて、サージ電圧が外部パッドＡ０１に印加された場合を考える。外部パッドＡ０１の電圧が第１ＥＳＤ保護回路Ａ０７のリミット電圧（１３Ｖ）以上になると、第１ＥＳＤ保護回路Ａ０７が動作し、電流を流す。その結果、サージ電圧が不揮発性メモリＡ０３に伝わることが防止され、不揮発性メモリＡ０３中の素子破壊、特性変動が防止される。

２−３．電源投入前
次に、ＩＣチップＡ０２の電源が入っていない状態を説明する。電源投入前の状態では、制御回路Ａ０５の出力信号であるスイッチ制御信号ＳＷＣ１、ＳＷ２、ＳＷＣ３は全てＨｉ−ｚ状態にある。この状態において外部パッドＡ０１にサージ電圧が印加されると、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３がＯＮする。図６に示されるタイミングチャートを参照して、各スイッチ回路がＯＮするメカニズム、及びＥＳＤ保護回路の動作を説明する。

時刻ｔ０は、サージ電圧が印加される直前である。外部パッドＡ０１、ノードＸ、Ｙ、Ｚ、ソース線ＳＬ０、スイッチ回路ＳＷ１〜ＳＷ３のノードＧ１〜Ｇ３はＨｉ−ｚ状態にあり、それらの電圧レベルは０Ｖ近傍である。

サージが外部パッドＡ０１に印加されると、外部パッドＡ０１の電圧レベルが上昇し始める。それに追随して、ノードＹの電圧レベルも時間の経過と共に上昇していく。その一方で、スイッチ制御信号ＳＣＷ２はＨｉ−ｚ状態にあるため、スイッチ回路ＳＷ２のノードＧ２の電圧レベルは０Ｖ近傍に保たれる。すなわち、スイッチ回路ＳＷ２のＰチャネルＭＯＳトランジスタＴＳ２のゲート電圧は、入力端子ＩＮの電圧よりも低くなる。よって、ＰチャネルＭＯＳトランジスタＴＳ２は、時間の経過と共にＯＮ状態となる。従って、ノードＹの電圧レベルの上昇に追随して、ノードＸの電圧レベルも時間の経過と共に上昇していく。

スイッチ回路ＳＷ１、ＳＷ３に関しても同様である。スイッチ制御信号ＳＣＷ１、ＳＣＷ３はＨｉ−ｚ状態にあるため、スイッチ回路ＳＷ１、ＳＷ３のノードＧ１、Ｇ３の電圧レベルは０Ｖ近傍に保たれる。よって、ノードＸの電圧レベルの上昇に伴い、ＰチャネルＭＯＳトランジスタＴＳ１、ＴＳ３は時間の経過と共にＯＮ状態となる。その結果、ノードＸの電圧レベルの上昇に追随して、ノードＺやソース線ＳＬ０の電圧レベルも時間の経過と共に上昇していく。

ノードＺの電圧レベルは、一旦、第２ＥＳＤ保護回路Ａ０８のリミット電圧（４Ｖ）を超える。すると、第２ＥＳＤ保護回路Ａ０８が動作する。時刻ｔ１になると、ノードＺの電圧レベルは下がり始める。その後、ノードＺの電圧レベルは、第２ＥＳＤ保護回路Ａ０８によってリミット電圧（４Ｖ）近傍に保たれる。ノードＺの電圧レベルは、スイッチ回路ＳＷ１を通して、ノードＸに伝わる。更に、ノードＸの電圧レベルは、スイッチ回路ＳＷ２、ＳＷ３を通して、それぞれノードＹ、ソース線ＳＬ０に伝わる。その結果、ノードＺの電圧レベルに追随して、ノードＸ、Ｙ、ソース線ＳＬ０の電圧レベルもリミット電圧（４Ｖ）近傍に保たれることになる。

時刻ｔ２において、外部パッドＡ０１の電圧は、第１ＥＳＤ保護回路Ａ０７のリミット電圧（１３Ｖ）に達する。そして、第１ＥＳＤ保護回路Ａ０７が動作する。この場合であっても、不揮発性メモリＡ０３のノードＸ、Ｙ、Ｚ、ソース線ＳＬ０の電圧レベルは、第２ＥＳＤ保護回路Ａ０８のリミット電圧（４Ｖ）近傍に保たれる。従って、不揮発性メモリＡ０３のメモリセルＭＥＭに保持されているデータの誤書き換え、すなわち、保持データの破壊が防止される。

このように、電源投入前に外部パッドＡ０１にサージ電圧が印加された場合、スイッチ回路ＳＷ２がＯＮし、更にスイッチ回路ＳＷ１がＯＮする。その結果、第１ＥＳＤ保護回路Ａ０７だけでなく、第２ＥＳＤ保護回路Ａ０８も動作することになる。これにより、不揮発性メモリＡ０３中の各ノードの電圧レベルは、書き込み電圧よりも低い第２ＥＳＤ保護回路Ａ０８のリミット電圧（４Ｖ）近傍に保たれる。従って、不揮発性メモリＡ０３のメモリセルＭＥＭに保持されているデータの誤書き換え、すなわち、保持データの破壊が防止される。

上述のユーザモードやテストモードでは、書き込み電圧をメモリセルＭＥＭに供給する必要があるため、スイッチ回路ＳＷ１はＯＦＦされ、第２ＥＳＤ保護回路Ａ０８は使用されなかった。一方、電源投入前では、メモリセルＭＥＭの保持データの破壊を防ぐために、スイッチ回路ＳＷ１はＯＮされ、第２ＥＳＤ保護回路Ａ０８が使用される。

３．効果
以上に説明されたように、本実施の形態によれば、外部パッドＡ０１を通して不揮発性メモリＡ０３の特性テストを実施することが可能である。その特性テストの際に、サージ電圧が外部パッドＡ０１に印加されたとしても、第１ＥＳＤ保護回路Ａ０７が動作するため、サージ電圧が不揮発性メモリＡ０３に伝わることが防止される。その結果、不揮発性メモリＡ０３中の素子破壊、特性変動が防止される。

また、電源投入前に外部パッドＡ０１にサージ電圧が印加された場合、スイッチ回路ＳＷ２がＯＮし、更にスイッチ回路ＳＷ１がＯＮする。その結果、第１ＥＳＤ保護回路Ａ０７だけでなく、第２ＥＳＤ保護回路Ａ０８も動作することになる。これにより、不揮発性メモリＡ０３中の各ノードの電圧レベルは、書き込み電圧よりも低い第２ＥＳＤ保護回路Ａ０８のリミット電圧（４Ｖ）近傍に保たれる。従って、不揮発性メモリＡ０３のメモリセルＭＥＭに保持されているデータの誤書き換え、すなわち、保持データの破壊が防止される。

以上に説明されたように、本実施の形態によれば、外部パッドＡ０１を通した不揮発性メモリＡ０３の特性テストを実現しながら、素子破壊、特性変動、保持データの破壊を防止することが可能となる。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

Ａ０１ 外部パッド
Ａ０２ ＩＣチップ
Ａ０３ 不揮発性メモリ
Ａ０４ 内部昇圧回路
Ａ０５ 制御回路
Ａ０６ メモリセルアレイ
Ａ０７ 第１ＥＳＤ保護回路
Ａ０８ 第２ＥＳＤ保護回路
ＳＷｎ、ＳＷ１、ＳＷ２、ＳＷ３ スイッチ回路
ＳＷＣｎ、ＳＷＣ１、ＳＷＣ２、ＳＷＣ３ スイッチ制御信号
Ｘ、Ｙ、Ｚ ノード
ＩＮ 入力端子
ＯＵＴ 出力端子
ＴＳｎ ＰチャネルＭＯＳトランジスタ
ＭＥＭ０、ＭＥＭ１ メモリセル
ＷＬ０、ＷＬ１、ＷＬｍ ワード線
ＳＬ０、ＳＬｍ ソース線
ＢＬ０、ＢＬｍビット線
Ｂ０１、Ｂ０２ ＰチャネルＭＯＳトランジスタ
Ｂ０３、Ｂ０４ ＮチャネルＭＯＳトランジスタ
Ｂ０５、Ｂ０６ インバータ
ＬＳｎ レベルシフタ回路
Ｃ０１ Ｎ型拡散層
Ｃ０２ Ｎ型拡散層
Ｃ０３ 基板
Ｃ０４ フローティングゲート（ＦＧ）
Ｃ０５ コントロールゲート（ＣＧ）

Claims (8)

1. 不揮発性メモリと、
   前記不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、
   前記書き込み制御線に接続された第１ノードと、
   第１スイッチ回路を介して前記第１ノードに接続された外部端子と、
   スイッチ回路を介さずに前記外部端子に接続された第１ＥＳＤ保護回路と、
   動作モードに応じて前記第１スイッチ回路をＯＮ／ＯＦＦ制御する制御回路と
   を備え、
   前記動作モードは、
   前記外部端子を用いて前記不揮発性メモリの特性テストを行うテストモードと、
   前記外部端子を使用しないユーザモードと
   を含み、
   前記テストモードにおいて、前記制御回路は、前記第１スイッチ回路をＯＮし、
   前記ユーザモードにおいて、前記制御回路は、前記第１スイッチ回路をＯＦＦし、
   第２スイッチ回路を介して前記第１ノードに接続された第２ＥＳＤ保護回路を更に備え、
   前記第１スイッチ回路及び前記第２スイッチ回路の各々は、電源投入前に前記外部端子にサージ電圧が印加された場合にＯＮするように構成されている
   半導体集積回路。
2. 請求項１に記載の半導体集積回路であって、
   前記第１ＥＳＤ保護回路のリミット電圧は、前記書き込み電圧以上である
   半導体集積回路。
3. 請求項１又は２に記載の半導体集積回路であって、
   前記第２ＥＳＤ保護回路のリミット電圧は、前記書き込み電圧よりも低い
   半導体集積回路。
4. 請求項１乃至３のいずれか一項に記載の半導体集積回路であって、
   前記テストモード及び前記ユーザモードにおいて、前記制御回路は、前記第２スイッチ回路をＯＦＦする
   半導体集積回路。
5. 請求項１乃至４のいずれか一項に記載の半導体集積回路であって、
   前記書き込み電圧を生成する内部昇圧回路を更に備え、
   前記内部昇圧回路の出力端子は、前記第１ノードに接続されており、
   前記書き込み制御線は、第３スイッチ回路を介して前記第１ノードに接続されており、
   前記ユーザモードにおいて、前記内部昇圧回路は動作し、前記制御回路は、前記第３スイッチ回路をＯＮし、
   前記テストモードは、前記外部端子を通して前記内部昇圧回路の出力電圧をモニタする第１テストモードを含み、
   前記第１テストモードにおいて、前記内部昇圧回路は動作し、前記制御回路は、前記第３スイッチ回路をＯＦＦする
   半導体集積回路。
6. 請求項５に記載の半導体集積回路であって、
   前記テストモードは、前記外部端子から前記書き込み制御線を通して前記不揮発性メモリに前記書き込み電圧を供給する第２テストモードを含み、
   前記第２テストモードにおいて、前記制御回路は、前記第３スイッチ回路をＯＮする
   半導体集積回路。
7. 請求項５又は６に記載の半導体集積回路であって、
   前記第３スイッチ回路は、電源投入前に前記外部端子にサージ電圧が印加された場合にＯＮするように構成されている
   半導体集積回路。
8. 不揮発性メモリと、
   前記不揮発性メモリに対するデータ書き込み時、書き込み電圧が印加される書き込み制御線と、
   前記書き込み制御線に接続された第１ノードと、
   第１スイッチ回路を介して前記第１ノードに接続された外部端子と、
   スイッチ回路を介さずに前記外部端子に接続された第１ＥＳＤ保護回路と、
   第２スイッチ回路を介して前記第１ノードに接続された第２ＥＳＤ保護回路と、
   動作モードに応じて前記第１スイッチ回路及び前記第２スイッチ回路をＯＮ／ＯＦＦ制御する制御回路と
   を備え、
   前記第１ＥＳＤ保護回路のリミット電圧は、前記書き込み電圧以上であり、
   前記第２ＥＳＤ保護回路のリミット電圧は、前記書き込み電圧よりも低い
   半導体集積回路。
   

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