JP6565402B2

JP6565402B2 - 半導体集積回路装置

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Publication number: JP6565402B2
Application number: JP2015141241A
Authority: JP
Inventors: 和宏松並; 睦雄西川
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2015-07-15
Filing date: 2015-07-15
Publication date: 2019-08-28
Anticipated expiration: 2035-07-15
Also published as: JP2017022345A; US9666288B2; US20170018310A1

Description

この発明は、半導体集積回路装置に関する。

従来、自動車用や、医療用、産業用などの各種装置等に用いる圧力センサや加速度センサなどの物理量センサを備えた半導体物理量センサ装置などの半導体集積回路（ＩＣ：ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）装置では、トリミングにより物理量センサの出力特性を調整することが公知である。例えば感度、温度特性、オフセットなどをトリミングすることで、物理量センサの高精度化が図られている。

このトリミング手法として、従来のレーザートリミング手法には、トリミング後のアセンブリ工程で出力特性に変動が生じても再調整ができないという欠点がある。このため、近年、アセンブリ工程終了後に出力特性を調整可能なＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等を用いた電気的トリミング手法が用いられている。

ＥＰＲＯＭを用いた電気的トリミングを行う半導体集積回路装置として、シフトレジスタに記憶された仮のトリミングデータを漸次変更しながらセンサ出力を測定することにより、所望のセンサ出力が得られるトリミングデータを確定し、それをＥＰＲＯＭに記憶させ、ＥＰＲＯＭに記憶されたトリミングデータを用いてセンサ出力を調整する装置が提案されている（例えば、下記特許文献１参照。）。

しかしながら、ＥＰＲＯＭによる電気的トリミングでは、ＥＰＲＯＭに蓄積した電荷が抜けてしまったり、ＥＰＲＯＭに電荷が注入されてしまうことにより、ＥＰＲＯＭに書き込んだデータが変化（ビットが反転）するビット化けが発生するという問題がある。

そこで、同一のデータを記憶する２つ以上のＥＰＲＯＭをビットごとに設け、その論理和（ＯＲ）や多数決を取ることにより、同一のデータを記憶する２つ以上のＥＰＲＯＭの１つで電荷抜けや電荷注入が発生した場合でもデータが変わってしまうことを防止する冗長設計がなされることが一般的である。

従来の半導体集積回路装置の構成について説明する。図５は、従来の半導体集積回路装置の平面レイアウトの一例を示す平面図である。図５に示す従来の半導体集積回路装置のメモリ回路は、ＩＣチップ（半導体チップ）１００に作製された、ＥＰＲＯＭ１０１、スイッチ（Ｓｗ：Ｓｗｉｔｃｈ）１０２、シフトレジスタ（ＳＲ：ＳｈｉｆｔＲｅｇｉｓｔｅｒ）１０３およびＯＲ回路１０４を備える。ＩＣチップ１００の外周部には、ＩＣチップ１００の外周に沿って略矩形枠状に接地配線ライン１１３が配置され、接地端子（接地パッド）１１１に接続されている。接地配線ライン１１３よりも内側には、ＩＣチップ１００の３辺に相当する外周に沿って一部が開いた略矩形枠状（略Ｕ字状や略コの字状）に書き込み電圧配線ライン１１４が配置され、書き込み電圧端子（書き込み電圧パッド）１１２に接続されている。

接地配線ライン１１３と書き込み電圧配線ライン１１４との間には、同一のデータ（１ビット）を記憶してメモリ回路の１ビット分の記憶領域をなす２つ以上のＥＰＲＯＭ１０１がメモリ回路の記憶容量分（ビット数分）並列に接続されている。メモリ回路の１ビット分の記憶領域５をなす２つ以上のＥＰＲＯＭ１０１を１つのＯＲ回路１０４に接続することで、ＥＰＲＯＭ１０１の電荷抜けに対する冗長設計がなされている。図５には、メモリ回路の記憶容量が２ｎ（ｎ：自然数）ビットであり、ビットごとに２つのＥＰＲＯＭ１０１（ａ，ｂと図示、以下、１０１ａ，１０１ｂとする）を設けた場合を図示している。ＥＰＲＯＭ１０１ａ，１０１ｂに割り当てられたビット番号を１，２，３，４，・・・，ｎ−３，ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ＋２，ｎ＋３，ｎ＋４，・・・，２ｎ−３，２ｎ−２，２ｎ−１，２ｎと図示する。ＯＲ回路１０４はＥＰＲＯＭ１０１ａ，１０１ｂのデータの論理和を出力するため、ＥＰＲＯＭ１０１ａ，１０１ｂのうちの一方のＥＰＲＯＭで電荷抜けが発生した場合でもＯＲ回路１０４からの出力Ｄａｔａ（ｉ）（ｉ＝１，２，・・・，２ｎ−１，２ｎ）が維持される。

このように複数のＥＰＲＯＭ１０１を組み合わせてＥＰＲＯＭ１０１のデータ保持特性に関する冗長性を向上させる場合、配線効率を向上させて、ＩＣチップ１００の面積の増大を抑制するために、ＩＣチップ上において互いに近い位置に（例えば隣り合うように）配置された構成要素同士を組み合わせるのが一般的である。例えば、ＥＰＲＯＭ１０１は、接地配線ライン１１３と書き込み電圧配線ライン１１４との間に、接地配線ライン１１３に沿うように配置されている。隣り合うＥＰＲＯＭ１０１ａ，１０１ｂに同一のデータが記憶されている。図５には、ＩＣチップ１００の１組の対辺に相当する外周にそれぞれ沿うように並列にＥＰＲＯＭ１０１が配置された状態を示す。ＥＰＲＯＭ１０１ａ，１０１ｂにドレイン電圧を供給する各スイッチ１０２、これらのスイッチ１０２のオン・オフを制御するシフトレジスタ１０３、ＥＰＲＯＭ１０１ａ，１０１ｂに接続されるＯＲ回路１０４も、それぞれ対応するＥＰＲＯＭ１０１ａ，１０１ｂの近くに配置される。

ＥＰＲＯＭ１０１のドレインはスイッチ１０２を介して書き込み電圧配線ライン１１４に接続され、ソースは接地配線ライン１１３に接続されている。ＥＰＲＯＭ１０１は、ゲートを開放しフローティング（浮遊）状態にしたＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）（不図示）である。フローティング状態のゲート（フローティングゲート）上には、酸化膜を介してコントロールゲートが設けられている。このため、ＥＰＲＯＭ１０１へのデータ書き込み時、スイッチ１０２をオンにして所定のＥＰＲＯＭ１０１と書き込み電圧端子１１２とを導通させて書き込み電圧端子１１２に書き込み電圧を印加するとともに、ＥＰＲＯＭ１０１のコントロールゲートに閾値電圧以上の高電圧を印加する。これにより、所定のＥＰＲＯＭ１０１のフローティングゲートに電荷が注入され蓄積される。

従来の半導体集積回路装置の別の一例の構成について説明する。図６は、従来の半導体集積回路装置の平面レイアウトの別の一例を示す平面図である。図６に示すように、接地配線ライン（以下、第１接地配線ラインとする）１１３の一部を内側に折り返すように延在させ、この延在させた部分（以下、第２接地配線ラインとする）１１５にすべてのＥＰＲＯＭ１０１を接続した装置が提案されている。ＥＰＲＯＭ１０１の接地配線ライン上における接地端子１１１からの距離を長くして、ＥＰＲＯＭ１０１の接地配線ライン（第１，２接地配線ライン１１３，１１５）による寄生抵抗を高くすることで、外部から配線ラインに侵入するノイズ（以下、外的ノイズとする）に対する耐性を高めている。図６に示す従来の半導体集積回路装置の第２接地配線ライン１１５、ＥＰＲＯＭ１０１の接地配線ライン上の接続点の位置以外の構成は、図５に示す従来の半導体集積回路装置と同様である。

外的ノイズに対する耐性を高めた半導体集積回路装置として、ＥＰＲＯＭの外部ノイズに対する保護機能を設けることで、外部ノイズによりＥＰＲＯＭへの意図しない書き込み（誤書き込み）が発生することを防止した装置が提案されている（例えば、下記特許文献２〜５参照。）。

特開２００２−３１０７３５号公報特開２００９−２３１６５０号公報特開２００５−０２６３０７号公報特開２０１２−２０９５２６号公報特開２０１２−１６０６１１号公報

しかしながら、上述した従来の半導体集積回路装置では、ＩＣチップ１００の面積の増大を抑制するために、ＩＣチップ上において互いに近い位置に配置された構成要素同士（例えば隣り合うＥＰＲＯＭ１０１同士）を組み合わせてＥＰＲＯＭ１０１の電荷抜けや電荷注入に対する冗長設計を行った場合、次の問題が生じる。

ＥＰＲＯＭ１０１の電荷抜けが発生する原因として自然劣化、酸化膜欠陥および外的ノイズが挙げられ、ＥＰＲＯＭ１０１の電荷注入が発生する原因として外的ノイズが挙げられる。自然劣化によるＥＰＲＯＭ１０１の電荷抜けは、すべてのＥＰＲＯＭ１０１で同じよう発生する。このため、図５に示すＥＰＲＯＭ１０１の電荷抜けに対する冗長設計を行ったとしても、ＥＰＲＯＭ１０１のデータ保持特性に関する冗長性はほとんど得られない。図５に示すＥＰＲＯＭ１０１の電荷抜けに対する冗長設計とは、隣り合う複数のＥＰＲＯＭ１０１（１０１ａ，１０１ｂ）に同一のデータを書き込んで、当該ＥＰＲＯＭ１０１同士を同一のＯＲ回路１０４に接続した構成である。

一方、酸化膜欠陥によるＥＰＲＯＭ１０１の電荷抜けは、ある確率で酸化膜内に存在する微小な結晶欠陥によるリーク電流によって発生する。このため、隣り合うＥＰＲＯＭ１０１同士がともに酸化膜欠陥を有しデータ保持特性が低くなっている確率は、隣り合っていないＥＰＲＯＭ１０１同士で同事象が発生する確率とほぼ変わらない。したがって、図５に示すＥＰＲＯＭ１０１の電荷抜けに対する冗長設計を行うことで、ＥＰＲＯＭ１０１のデータ保持特性に関する冗長性が得られる。

しかしながら、隣り合うＥＰＲＯＭ１０１同士は、外的ノイズによる悪影響を同程度に受けるため、ＥＰＲＯＭ１０１の電荷抜けや電荷注入が同程度に発生する。外的ノイズによる悪影響とは、端子１１１，１１２や外部の部品およびその配線付近などノイズを発生させる部品付近に配置されることによるＥＰＲＯＭ１０１への誤書き込み、イグナイタなどコイルを含む部品付近に配置されることで生じるコイルの電磁誘導による書き込み電圧や接地電位の持ち上がりによる誤作動などである。このため、図５に示すＥＰＲＯＭ１０１の電荷抜けに対する冗長設計を行ったとしても、ＥＰＲＯＭ１０１のデータ保持特性に関する冗長性は得られない。

また、保護機能を設けたり（上記特許文献２〜５参照）、ＥＰＲＯＭ１０１の接地配線ライン１１３，１１５による寄生抵抗を高くする（図６参照）などの対策は、ある一定の外的ノイズに対する耐圧を向上させるために有効であるが、すべての外的ノイズに対して有効ではない。このため、別の外的ノイズに対する耐性を向上させるには上記対策を実施しないほうがよい場合があるというトレードオフの関係となり、すべての外的ノイズに対してＥＰＲＯＭ１０１の電荷抜けや電荷注入を防止するための耐性を向上させることは難しい。

この発明は、上述した従来技術による問題点を解消するため、ＩＣチップの面積の増大を抑制することができるとともに、ＥＰＲＯＭのデータ保持特性を向上させることができる半導体集積回路装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、電気的な再書き込み動作によってデータを記憶する読み出し専用の複数のメモリを備えた半導体集積回路装置であって、接地電位を供給する接地端子と、半導体チップ上に配置され、前記接地端子と前記メモリとの間を接続する接地配線と、同一のデータを記憶した２つ以上の前記メモリを含む複数のメモリ群と、を備え、前記接地配線は、接地配線部と、前記接地配線部と接続され、当該接地配線部との接続箇所から延在し、かつ当該接地配線部と所定の距離を隔てて配置された延在接地配線部と、を有し、同一の前記メモリ群に含まれる少なくとも２つの前記メモリは隣り合って配置され、２つの前記メモリの一方は前記接地配線部に接続され、他方は前記延在接地配線部に接続されたことを特徴とする。

また、この発明にかかる半導体集積回路装置は、上述した発明において、同一の前記メモリ群に含まれる２つ以上の前記メモリと前記接地配線との接続点同士は、それぞれ他の前記メモリ群に含まれる前記メモリと前記接地配線との接続点を１つ以上挟んで隣り合うことを特徴とする。

また、この発明にかかる半導体集積回路装置は、上述した発明において、電源電圧を供給する電源電圧端子と、前記電源電圧以上の第１書き込み電圧を供給する第１書き込み電圧端子と、前記半導体チップ上に配置され、前記第１書き込み電圧端子と前記メモリとの間を接続する書き込み電圧配線と、をさらに備え、前記書き込み電圧配線は、書き込み電圧配線部と、前記書き込み電圧配線部と接続され、当該書き込み電圧配線部との接続箇所から延在し、かつ当該書き込み電圧配線部と所定の距離を隔てて配置された延在書き込み電圧配線部と、を有し、同一の前記メモリ群に含まれる少なくとも２つの前記メモリは隣り合って配置され、２つの前記メモリの一方は前記書き込み電圧配線部に接続され、他方は前記延在書き込み電圧配線部に接続されたことを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、電気的な再書き込み動作によってデータを記憶する読み出し専用の複数のメモリを備えた半導体集積回路装置であって、電源電圧を供給する電源電圧端子と、前記メモリにデータを書き込むための、前記電源電圧以上の第１書き込み電圧を供給する第１書き込み電圧端子と、半導体チップ上に配置され、前記第１書き込み電圧端子と前記メモリとの間を接続する書き込み電圧配線と、同一のデータを記憶した２つ以上の前記メモリを含む複数のメモリ群と、を備え、前記書き込み電圧配線は、書き込み電圧配線部と、前記書き込み電圧配線部と接続され、当該書き込み電圧配線部との接続箇所から延在し、かつ当該書き込み電圧配線部と所定の距離を隔てて配置された延在書き込み電圧配線部と、を有し、同一の前記メモリ群に含まれる少なくとも２つの前記メモリは隣り合って配置され、２つの前記メモリの一方は前記書き込み電圧配線部に接続され、他方は前記延在書き込み電圧配線部に接続されたことを特徴とする。

また、この発明にかかる半導体集積回路装置は、上述した発明において、同一の前記メモリ群に含まれる２つ以上の前記メモリと前記書き込み電圧配線との接続点同士は、それぞれ他の前記メモリ群に含まれる前記メモリと前記書き込み電圧配線との接続点を１つ以上挟んで隣り合うことを特徴とする。

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記メモリは、前記接地配線部と前記延在接地配線部との接続箇所よりも前記接地端子に近い部分に接続され、かつ前記書き込み電圧配線部と前記延在書き込み電圧配線部との接続箇所よりも前記第１書き込み電圧端子から離れた部分に接続されていることを特徴とする。

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記メモリは、前記接地配線部と前記延在接地配線部との接続箇所よりも前記接地端子から離れた部分に接続され、かつ前記書き込み電圧配線部の前記延在書き込み電圧配線部との接続箇所よりも前記第１書き込み電圧端子に近い部分に接続されていることを特徴とする。また、この発明にかかる半導体集積回路装置は、上述した発明において、同一の前記メモリ群に含まれ、かつ隣り合って配置された少なくとも２つの前記メモリの一方は、前記接地配線部と前記延在接地配線部との接続箇所よりも前記接地端子に近い部分に接続され、かつ前記書き込み電圧配線部と前記延在書き込み電圧配線部との接続箇所よりも前記第１書き込み電圧端子から離れた部分に接続されている。当該２つの前記メモリの他方は、前記接地配線部と前記延在接地配線部との接続箇所よりも前記接地端子から離れた部分に接続され、かつ前記書き込み電圧配線部と前記延在書き込み電圧配線部との接続箇所よりも前記第１書き込み電圧端子に近い部分に接続されていることを特徴とする。

また、この発明にかかる半導体集積回路装置は、上述した発明において、同一の前記メモリ群に含まれる前記メモリは、前記半導体チップ上に隣り合うように配置されることを特徴とする。

また、この発明にかかる半導体集積回路装置は、上述した発明において、同一の前記メモリ群に含まれるすべての前記メモリのデータの論理和または多数決を取る論理回路をさらに備えることを特徴とする。

また、この発明にかかる半導体集積回路装置は、上述した発明において、検知した物理量に応じた電気信号を生成するセンサ素子と、前記センサ素子により生成された電気信号を外部へ出力する出力端子と、前記センサ素子の出力特性を調整するためのトリミングデータを入力するデータ入力端子と、前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、前記補助メモリ回路に記憶されたトリミングデータを電気的な再書き込み動作によって記憶する読み出し専用の主メモリ回路と、電源電圧以上の第１書き込み電圧を供給する第１書き込み電圧端子と、前記電源電圧以上で、かつ前記第１書き込み電圧とは異なる第２書き込み電圧を前記主メモリ回路に供給する第２書き込み電圧端子と、前記補助メモリ回路に記憶されたデータに基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、をさらに備え、前記主メモリ回路は、１つ以上の前記メモリ群を有することを特徴とする。

上述した発明によれば、ＩＣチップ上における配置が互いに近く、かつ同一のデータを記憶する２つ以上のメモリ（ＥＰＲＯＭ）の接地配線上における接地端子からの距離を従来よりも離すことができる。これにより、配線効率を上げ、ＩＣチップの増大を抑制することができるとともに、メモリ回路を構成する単位セル（素子の機能単位）の個数（メモリの個数）を増やすことなく、メモリのデータ保持特性に関する冗長性を向上させることができる。

本発明にかかる半導体集積回路装置によれば、ＩＣチップの面積の増大を抑制することができるとともに、ＥＰＲＯＭのデータ保持特性を向上させることができるという効果を奏する。

実施の形態１にかかる半導体集積回路装置のメモリ回路の平面レイアウトを示す平面図である。実施の形態２にかかる半導体集積回路装置のメモリ回路の平面レイアウトを示す平面図である。実施の形態３にかかる半導体集積回路装置のメモリ回路の平面レイアウトを示す平面図である。本発明にかかる半導体集積回路装置の全体の構成の一例を示すブロック図である。従来の半導体集積回路装置の平面レイアウトの一例を示す平面図である。従来の半導体集積回路装置の平面レイアウトの別の一例を示す平面図である。

以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体集積回路装置のメモリ回路の構成について説明する。図１は、実施の形態１にかかる半導体集積回路装置のメモリ回路の平面レイアウトを示す平面図である。図１に示す実施の形態１にかかる半導体集積回路装置のメモリ回路は、ＩＣチップ（半導体チップ）１０に作製された、ＥＰＲＯＭ１、スイッチ（Ｓｗ）２、シフトレジスタ（ＳＲ）３およびＯＲ回路４をそれぞれ複数備える。これら各構成要素は例えば同一のＩＣチップ１０にＣＭＯＳ（相補型ＭＯＳ）製造プロセスにより製造される能動素子および受動素子のみで構成される。ＥＰＲＯＭ１は、フローティング状態のゲート（フローティングゲート）を備えたＭＯＳＦＥＴであり、フローティングゲート上に酸化膜を介して設けられたコントロールゲートを有する。スイッチ２は、例えばＭＯＳＦＥＴである。

同一のデータを記憶する２つ以上のＥＰＲＯＭ１は、メモリ回路の１ビット分の記憶領域５をなす。この記憶領域５は、メモリ回路の記憶容量分（ビット数分）配置されている。ここでは、メモリ回路の記憶容量を２ｎ（ｎ：自然数）ビットとし、１ビット分の記憶領域５が２つのＥＰＲＯＭ１（図１にはａ，ｂと図示、以下、１ａ，１ｂとする）で構成されている場合を例に説明する。同一のデータを記憶する２つ以上のＥＰＲＯＭ１と、これらのＥＰＲＯＭ１すべてに接続された１つのＯＲ回路４、および、これらのＥＰＲＯＭ１にそれぞれ接続されたＥＰＲＯＭ１と同数のスイッチ２と、これらのスイッチ２すべてに接続された１つのシフトレジスタ３と、をＩＣチップ１０上においてそれぞれ互いに近い位置に（例えば隣り合うように）配置することが好ましい。その理由は、配線ライン１３〜１５の配線効率を上げて、ＩＣチップ１０の増大を抑制することができるからである。これらＩＣチップ１０上に配置されるＥＰＲＯＭ１、スイッチ２、シフトレジスタ３、ＯＲ回路４および配線ライン１３〜１５の平面レイアウトの一例について説明する。

ＥＰＲＯＭ１は、例えば、略矩形状のＩＣチップ１０の外周部に、ＩＣチップ１０の１組の対辺に相当する外周１０ａ，１０ｂにそれぞれ沿うように並列に配置されている。隣り合うＥＰＲＯＭ１ａ，１ｂに同一のデータが記憶され、１ビット分の記憶領域５が構成される。図１には、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂに割り当てられたビット番号を１，２，３，４，・・・，ｎ−３，ｎ−２，ｎ−１，ｎ，ｎ＋１，ｎ＋２，ｎ＋３，ｎ＋４，・・・，２ｎ−３，２ｎ−２，２ｎ−１，２ｎと図示する。また、図１には、１ビット〜ｎビットまでを割り当てたＥＰＲＯＭ１ａ，１ｂをＩＣチップ１０の外周１０ａに沿って並列に配置し、（ｎ＋１）ビット〜２ｎビットまでを割り当てたＥＰＲＯＭ１ａ，１ｂをＩＣチップ１０の外周１０ｂに沿って並列に配置した状態を図示する。なお、４ビット〜（ｎ−３）ビットを割り当てたＥＰＲＯＭ１ａ，１ｂ、および（ｎ＋４）ビット〜（２ｎ−３）ビットを割り当てたＥＰＲＯＭ１ａ，１ｂを簡略して図示する（スイッチ２、シフトレジスタ３およびＯＲ回路４についても同様）。

同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂには、それぞれスイッチ２が１つずつ接続されている。スイッチ２は、例えば、ＥＰＲＯＭ１よりも内側に、かつ当該スイッチ２を接続したＥＰＲＯＭ１に近い位置に配置されている。具体的には、スイッチ２は、例えば、当該スイッチ２に接続されたＥＰＲＯＭ１内側に対向するように配置されていてもよい。すなわち、スイッチ２は、例えば、ＥＰＲＯＭ１よりも内側において、ＩＣチップの外周１０ａ，１０ｂに略平行に並列に配置されていてもよい。ＥＰＲＯＭ１ａ，１ｂのソースは、それぞれ後述する接地配線ライン１５，１３に接続されている。ＥＰＲＯＭ１ａ，１ｂのドレインは、それぞれ異なるスイッチ２のソースに接続されている。スイッチ２のドレインは、後述する書き込み電圧配線ライン１４に接続されている。

ＥＰＲＯＭ１へのデータの書き込みは、当該ＥＰＲＯＭ１に接続されたスイッチ２のオン・オフにより制御される。すなわち、書き込みを行うＥＰＲＯＭ１に接続されたスイッチ２をオン状態とし、書き込みを行わないＥＰＲＯＭ１に接続されたスイッチ２はオフ状態とすればよい。所定のスイッチ２をオンすることで、当該スイッチ２に接続されたＥＰＲＯＭ１と書き込み電圧端子１２とが導通される。そして、書き込み電圧端子１２に書き込み電圧を印加して書き込み電圧配線ライン１４を介してＥＰＲＯＭ１のドレインに書き込み電圧を印加し、かつＥＰＲＯＭ１のコントロールゲートに閾値電圧以上の高電圧を印加することで、所定のＥＰＲＯＭ１のフローティングゲートに電荷が注入されて蓄積され、ＥＰＲＯＭ１へのデータの書き込みが完了する。

同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂに接続された各スイッチ２のゲートには、１つのシフトレジスタ３が接続されている。シフトレジスタ３は、例えば、スイッチ２よりも内側に、かつ当該シフトレジスタ３を接続したスイッチ２に近い位置に配置されている。具体的には、シフトレジスタ３は、例えば、当該シフトレジスタ３に接続されたスイッチ２の内側に、当該スイッチ２に対向するように配置されてもよい。すなわち、シフトレジスタ３は、例えば、スイッチ２よりも内側において、ＩＣチップの外周１０ａ，１０ｂに略平行に並列に配置されていてもよい。すべてのシフトレジスタ３は電気的に接続されている。シフトレジスタ３は、スイッチ２のオン・オフを切り替える機能を有する。具体的には、シフトレジスタ３に接続された２つのスイッチ２は、シフトレジスタ３の状態が「１」である場合にオンし、「０」である場合にオフする。

ＯＲ回路４は、例えば、同一のＥＰＲＯＭ１ａ，１ｂに接続されたスイッチ２よりも内側において、当該スイッチ２に接続されたシフトレジスタ３に近い位置に配置されている。具体的には、ＯＲ回路４は、例えば、スイッチ２よりも内側において、ＩＣチップの外周１０ａ，１０ｂに略平行に並列に配置されていてもよい。ＯＲ回路４は、同一のデータを記憶してメモリ回路の１ビット分の記憶領域５をなす２つ以上のＥＰＲＯＭ１（すなわちＥＰＲＯＭ１ａ，１ｂ）に接続され、当該２つ以上のＥＰＲＯＭ１のデータの論理和をメモリ回路の１ビット分として出力する。すなわち、ＥＰＲＯＭ１ａ，１ｂのうちの一方のＥＰＲＯＭで電荷抜けが発生した場合でもＯＲ回路４からの出力Ｄａｔａ（ｉ）（ｉ＝１，２，・・・，２ｎ−１，２ｎ）が維持されるように、ＥＰＲＯＭ１ａ，１ｂの電荷抜けに対する冗長設計がなされている。ＯＲ回路４の出力Ｄａｔａ（ｉ）は、シフトレジスタ３を経由して図示省略する端子（不図示）からメモリ回路の外部に出力される。

また、ＩＣチップ１０上には、接地端子（接地パッド）１１、書き込み電圧端子（書き込み電圧パッド）１２、接地配線ライン１３および書き込み電圧配線ライン１４が配置されている。接地端子１１は、半導体集積回路装置の接地電位を供給する。書き込み電圧端子１２は、半導体集積回路装置の電源電位よりも高く、スイッチ２を介してＥＰＲＯＭ１にドレイン電圧（書き込み電圧）を供給する。接地端子１１および書き込み電圧端子１２は、例えば、ＩＣチップ１０のＥＰＲＯＭ１、スイッチ２、シフトレジスタ３およびＯＲ回路４などを配置していないもう１組の対辺に相当する外周１０ｃ，１０ｄにそれぞれ配置されている。接地配線ライン１３は、ＥＰＲＯＭ１よりも外側に、ＩＣチップ１０の外周１０ａ〜１０ｄに沿って略矩形枠状に配置され、ＩＣチップ１０の外周１０ｃ付近において接地端子１１に接続されている。

ＩＣチップ１０上には、さらに、接地配線ライン（以下、第１接地配線ライン（接地配線部）とする）１３と接続され、第１接地配線ライン１３との接続箇所（以下、接地配線ライン接続箇所（接続点）とする）１３ａから延在し、かつ第１接地配線ライン１３と所定の距離ｘ１を隔てて配置された延在配線部（以下、第２接地配線ラインとする）１５が配置されている。以下、例えば、第２接地配線ライン１５の一方の端部で第１接地配線ライン１３と接続されている場合を例に説明する。第１接地配線ライン１３の一部から内側に、例えば第１接地配線ライン１３と一部が開いた略矩形枠状（例えば略Ｕ字状や略コの字状、以下、まとめて開矩形状とする）をなして折り返すように第２接地配線ライン１５が延在されている。第２接地配線ライン１５は、第１接地配線ライン１３とＥＰＲＯＭ１との間に、第１接地配線ライン１３と所定の距離ｘ１を隔てて第１接地配線ライン１３に略平行に配置されている。すなわち、第１，２接地配線ライン１３，１５は、ＥＰＲＯＭ１よりも外側において、ＩＣチップ１０の外周１０ａ，１０ｂに略平行に二重に配置されている。これによって、第１接地配線ライン１３に隣り合うように略平行に、第１接地配線ライン１３よりも接地端子１１からの距離の離れた第２接地配線ライン１５を配置することができる。第２接地配線ライン１５の長さは、ＩＣチップ１０の外周１０ａに沿って並列に配置されたすべてのＥＰＲＯＭ１ａ，１ｂに対向する長さであればよく、第１接地配線ライン１３のＩＣチップ１０の外周１０ａ，１０ｂに平行な部分と略同じ長さであってもよい。

同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのうちの一方のＥＰＲＯＭ１ａのソースは第２接地配線ライン１５に接続され、他方のＥＰＲＯＭ１ｂのソースは第１接地配線ライン１３に接続されている。すなわち、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのうちの、一方のＥＰＲＯＭ１ａと第２接地配線ライン１５との接続点６ａと、他方のＥＰＲＯＭ１ｂと第１接地配線ライン１３との接続点６ｂとは、接地配線ライン上を隣り合わない、または、接地配線ライン上を直線的に隣り合わない。接地配線ライン上を隣り合わないとは、１つの記憶領域５を構成する（同一のデータを記憶する）ＥＰＲＯＭ１ａ，１ｂと接地配線ラインとの接続点６ａ，６ｂ間に、他の記憶領域５を構成するＥＰＲＯＭ１と接地配線ラインとの接続点が１つ以上含まれることである。接地配線ライン上を直線的に隣り合わないとは、１つの記憶領域５を構成するＥＰＲＯＭ１ａ，１ｂと接地配線ラインとの接続点６ａ，６ｂ間に、略平行に配置された第１，２接地配線ライン１３，１５の接続箇所１３ａが含まれることである。

このようにＥＰＲＯＭ１ａ，１ｂと第１，２接地配線ライン１３，１５とを接続することで、一方のＥＰＲＯＭ１ａと接地配線ラインとの接続点６ａは、接地端子１１から接地配線ライン接続箇所１３ａを迂回して達する、接地端子１１から離れた位置に配置される。他方のＥＰＲＯＭ１ｂと接地配線ラインとの接続点６ｂは、接地端子１１と接地配線ライン接続箇所１３ａとの間に配置される。これにより、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂと接地配線ラインとの接続点６ａ，６ｂ間のＩＣチップ１０上での距離が第１，２接地配線ライン１３，１５間の間隔ｘ１に近い寸法であったとしても、当該接続点６ａ，６ｂ間の接地配線ライン上の距離を広げることができる。すなわち、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのうちの一方のＥＰＲＯＭ１ａの接地配線ライン（第１，２接地配線ライン１３，１５）による寄生抵抗は、他方のＥＰＲＯＭ１ｂの接地配線ライン（第１接地配線ライン１３）による寄生抵抗よりも大きくなる。これにより、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂの、接地端子１１に対する電圧の持ち上がり度合い、すなわち外的ノイズ（外部から配線ラインに侵入するノイズ）に対する耐性を異ならせることができる。

書き込み電圧配線ライン１４は、スイッチ２と、シフトレジスタ３およびＯＲ回路４との間に、例えばＩＣチップ１０の外周１０ａ，１０ｂ，１０ｄに沿って開矩形状に配置され、書き込み電圧端子１２に接続されている。書き込み電圧配線ライン１４には、すべてのスイッチ２のドレインが接続されている。ＥＰＲＯＭ１ａ，１ｂは、それぞれ異なるスイッチ２を介して書き込み電圧配線ライン１４に電気的に接続されている。スイッチ２のオン・オフにより、ＥＰＲＯＭ１への書き込み電圧（ドレイン電圧）の供給が制御される。ＥＰＲＯＭ１のコントロールゲートには、ＥＰＲＯＭ１へのデータの書き込み時に高電圧が印加される。コントロールゲートに高い電圧が印加され、ＥＰＲＯＭ１のドレインに書き込み電圧配線ライン１４を介して書き込み電圧が印加されたときに、フローティングゲートに電荷が注入され蓄積されることで、ＥＰＲＯＭ１へのデータの書き込みがなされる。

以上、説明したように、実施の形態１によれば、一部が接続された第１，２接地配線ライン同士を所定の距離を隔てて二重に配置することで、ＩＣチップ上における配置が互いに近く、かつ同一のデータを記憶する２つ以上のＥＰＲＯＭの接地配線ライン上における接地端子からの距離を従来よりも離すことができる。これにより、ＩＣチップ上における配置が互いに近く、かつ同一のデータを記憶する２つ以上のＥＰＲＯＭの外的ノイズに対する耐性を異ならせることができる。このため、配線効率を上げ、ＩＣチップの増大を抑制することができるとともに、メモリ回路を構成する単位セルの個数（ＥＰＲＯＭの個数）を増やすことなく、ＥＰＲＯＭのデータ保持特性に関する冗長性を向上させることができる。したがって、ノイズを発生させる部品に従来よりも近づけてＥＰＲＯＭやこのＥＰＲＯＭを搭載するメモリ回路およびＩＣチップを配置することができるため、設計の自由度が向上する。

（実施の形態２）
次に、実施の形態２にかかる半導体集積回路装置のメモリ回路の構成について説明する。図２は、実施の形態２にかかる半導体集積回路装置のメモリ回路の平面レイアウトを示す平面図である。実施の形態２にかかる半導体集積回路装置が実施の形態１にかかる半導体集積回路装置と異なる点は、接地配線ラインではなく、書き込み電圧配線ラインを二重に配置した点である。すなわち、ＩＣチップ１０上における配置が互いに近い複数のＥＰＲＯＭ１ａ，１ｂの書き込み電圧配線ライン上における書き込み電圧端子１２からの距離をそれぞれ変えている。

書き込み電圧配線ライン（以下、第１書き込み電圧配線ライン（書き込み電圧配線部）とする）１４は、スイッチ２と、シフトレジスタ３およびＯＲ回路４との間に、例えばＩＣチップ１０の外周１０ａ，１０ｂ，１０ｄに沿って開矩形状に配置され、書き込み電圧端子１２に接続されている。かつ、ＩＣチップ１０上には、さらに、第１書き込み電圧配線ライン１４と接続され、第１書き込み電圧配線ライン１４との接続箇所（接続点）１４ａから延在し、かつ第１書き込み電圧配線ライン１４と所定の距離ｘ２を隔てて配置された延在配線部（以下、第２書き込み電圧配線ラインとする）１６が配置されている。以下、第２書き込み電圧配線ライン１６の一方の端部で第１書き込み電圧配線ライン１４と接続されている場合を例に説明する。第１書き込み電圧配線ライン１４の一部から外側に、例えば第１書き込み電圧配線ライン１４と開矩形状をなして折り返すように第２書き込み電圧配線ライン１６が延在されている。第２書き込み電圧配線ライン１６は、第１書き込み電圧配線ライン１４とスイッチ２との間に、第１書き込み電圧配線ライン１４と所定距離ｘ２を隔てて第１書き込み電圧配線ライン１４に略平行に配置されている。すなわち、第１，２書き込み電圧配線ライン１４，１６は、スイッチ２よりも内側において、ＩＣチップ１０の外周１０ａ，１０ｂに略平行に二重に配置されている。これによって、第１書き込み電圧配線ライン１４に隣り合うように略平行に、第１書き込み電圧配線ライン１４よりも書き込み電圧端子１２からの距離の離れた第２書き込み電圧配線ライン１６を配置することができる。第２書き込み電圧配線ライン１６は、第１書き込み電圧配線ライン１４の一部から内側に、例えば第１書き込み電圧配線ライン１４と開矩形状をなして折り返すように延在されていてもよい。すなわち、第２書き込み電圧配線ライン１６は、第１書き込み電圧配線ライン１４とシフトレジスタ３との間に、第１書き込み電圧配線ライン１４と所定距離ｘ２を隔てて第１書き込み電圧配線ライン１４に略平行に配置されていてもよい。第２書き込み電圧配線ライン１６と、第１書き込み電圧配線ライン１４の、当該第２書き込み電圧配線ライン１６と二重に配置された部分とは略同じ長さであることが好ましい。第２書き込み電圧配線ライン１６の長さは、ＩＣチップ１０の外周１０ａに沿って並列に配置されたすべてのスイッチ２に対向する長さであればよい。

同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂに接続された２つのスイッチ２のうち、一方のスイッチ２のドレインは第２書き込み電圧配線ライン１６に接続され、他方のスイッチ２のドレインは第１書き込み電圧配線ライン１４に接続されている。すなわち、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのうちの、一方のＥＰＲＯＭ１ａに接続されたスイッチ２と第２書き込み電圧配線ライン１６との接続点７ａと、他方のＥＰＲＯＭ１ｂに接続されたスイッチ２と第１書き込み電圧配線ライン１４との接続点７ｂとは、書き込み電圧配線ライン上を隣り合わない、または、書き込み電圧配線ライン上を直線的に隣り合わない。書き込み電圧配線ライン上を隣り合わないとは、１つの記憶領域５を構成する（同一のデータを記憶する）ＥＰＲＯＭ１ａ，１ｂと書き込み電圧配線ラインとの接続点７ａ，７ｂ間に、他の記憶領域５を構成するＥＰＲＯＭ１と書き込み電圧配線ラインとの接続点が１つ以上含まれることである。書き込み電圧配線ライン上を直線的に隣り合わないとは、１つの記憶領域５を構成するＥＰＲＯＭ１ａ，１ｂと書き込み電圧配線ラインとの接続点７ａ，７ｂ間に、略平行に配置された第１，２書き込み電圧配線ライン１４，１６の接続箇所（以下、書き込み電圧配線ライン接続箇所とする）１４ａが含まれることである。

このようにＥＰＲＯＭ１ａ，１ｂと第１，２書き込み電圧配線ライン１４，１６とを接続することで、一方のＥＰＲＯＭ１ａと書き込み電圧配線ラインとの接続点７ａは、書き込み電圧端子１２から書き込み電圧配線ライン接続箇所１４ａを迂回して達する、書き込み電圧端子１２から離れた位置に配置される。他方のＥＰＲＯＭ１ｂと書き込み電圧配線ラインとの接続点７ｂは、書き込み電圧端子１２と書き込み電圧配線ライン接続箇所１４ａとの間に配置される。これにより、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂと書き込み電圧配線ラインとの接続点７ａ，７ｂ間のＩＣチップ１０上での距離が第１，２書き込み電圧配線ライン１４，１６間の間隔ｘ２に近い寸法であったとしても、当該接続点７ａ，７ｂ間の書き込み電圧配線ライン上の距離を広げることができる。このため、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのうちの一方のＥＰＲＯＭ１ａの書き込み電圧配線ライン（第１，２書き込み電圧配線ライン１４，１６）による寄生抵抗は、他方のＥＰＲＯＭ１ｂの書き込み電圧配線ライン（第１書き込み電圧配線ライン１４）による寄生抵抗よりも大きくなる。これにより、実施の形態１と同様に、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂの外的ノイズに対する耐性を異ならせることができる。

第２書き込み電圧配線ライン１６は、第１書き込み電圧配線ライン１４とシフトレジスタ３との間に、第１書き込み電圧配線ライン１４に略平行に配置されていてもよい。接地配線ライン１３は、実施の形態１の第１接地配線ラインと同様に配置されている。接地配線ライン１３には、すべてのＥＰＲＯＭ１ａ，１ｂのソースが接続されている。実施の形態２にかかる半導体集積回路装置の、第２書き込み電圧配線ライン１６、ＥＰＲＯＭ１ａ，１ｂの接地配線ライン上の接続点の位置、スイッチ２の書き込み電圧配線ライン上の接続点の位置以外の構成は、実施の形態１と同様である。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体集積回路装置のメモリ回路の構成について説明する。図３は、実施の形態３にかかる半導体集積回路装置のメモリ回路の平面レイアウトを示す平面図である。実施の形態３にかかる半導体集積回路装置は、実施の形態１に実施の形態２を適用した半導体集積回路装置である。具体的には、実施の形態１と同様に、ＩＣチップ１０上に第１，２接地配線ライン１３，１５が配置され、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂがそれぞれ第１，２接地配線ライン１３，１５に接続されている。かつ、実施の形態２と同様に、ＩＣチップ１０上に第１，２書き込み電圧配線ライン１４，１６が配置され、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂにそれぞれドレイン電圧を供給する各スイッチ２がそれぞれ第２，１書き込み電圧配線ライン１６，１４に接続されている。

同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのうち、一方のＥＰＲＯＭ１ａの接地配線ライン上における接地端子１１からの距離が比較的短い場合、当該一方のＥＰＲＯＭ１ａの書き込み電圧配線ライン上における書き込み電圧端子１２からの距離は比較的長いことが好ましい。具体的には、一方のＥＰＲＯＭ１ａは、接地配線ライン接続箇所１３ａよりも接地端子１１側の部分に接続されており、かつ書き込み電圧配線ライン接続箇所１４ａよりも書き込み電圧端子１２から離れた部分に接続されている。

同様に、同一のデータを記憶するＥＰＲＯＭ１ａ，１ｂのうち、他方のＥＰＲＯＭ１ｂの接地配線ライン上における接地端子１１からの距離は比較的長くなるようにする。かつ当該他方のＥＰＲＯＭ１ｂの書き込み電圧配線ライン上における書き込み電圧端子１２からの距離は比較的短くなるようにすることが好ましい。具体的には、他方のＥＰＲＯＭ１ｂは、接地配線ライン接続箇所１３ａよりも接地端子１１から離れた部分に接続されており、かつ書き込み電圧配線ライン接続箇所１４ａよりも書き込み電圧端子１２側の部分に接続されている。

このように１つのＥＰＲＯＭ１において、接地配線ラインにおける外的ノイズに対する耐性と、書き込み電圧配線ラインにおける外的ノイズに対する耐性と、を異ならせることで、外部ノイズに対する耐性をより向上させることができる。

以上、説明したように、実施の形態３によれば、ＩＣチップ上における配置が互いに近い複数のＥＰＲＯＭの、接地電圧ライン上における接地端子からの距離と、書き込み電圧配線ライン上における書き込み電圧端子からの距離と、を変えることができる。このため、実施の形態１，２と同様の効果をより得ることができる。

（実施の形態４）
次に、本発明にかかる半導体集積回路装置の全体の構成の一例について、半導体物理量センサ装置を例に説明する。図４は、本発明にかかる半導体集積回路装置の全体の構成の一例を示すブロック図である。この半導体物理量センサ装置２０は、たとえば、動作選択回路２１、補助メモリ回路２２、主メモリ回路２３、調整回路２４、センサ素子で構成されるホイートストーンブリッジ回路２５、増幅回路２６および第１から第８までの８個の端子３１〜３８を備えている。動作選択回路２１、補助メモリ回路２２、主メモリ回路２３、調整回路２４、センサ素子で構成されるホイートストーンブリッジ回路２５、増幅回路２６は、例えば同一のＩＣチップに例えばＣＭＯＳ製造プロセスにより製造される能動素子および受動素子のみで構成される。

第１端子（接地端子（ＧＮＤ））３１は、半導体物理量センサ装置２０の接地電位を供給する端子である。第１端子３１は、実施の形態１〜３にかかる半導体集積回路装置の接地端子に相当する。第２端子（電源端子（Ｖｃｃ））３２は、半導体物理量センサ装置２０の動作電圧（電源電圧）を供給する端子である。第３端子（データ入力端子（ＤＳ））３３は、直列ディジタルデータ（シリアルデータ）の入出力をおこなう端子である。第３端子３３に入力される直列ディジタルデータは、例えばセンサ素子の出力特性を調整するためのトリミングデータである。第４端子（ＣＬＫ）３４は、外部クロックを入力する端子である。

第５端子（Ｅ）３５は、ＩＣチップ上に配置された内部ディジタル回路の制御信号を入力する端子である。第６端子（第１書き込み電圧端子（ＣＧ））３６は、第２端子３２に印加される動作電圧以上の電圧を主メモリ回路２３に供給する端子である。第６端子３６は、実施の形態１〜３の書き込み電圧端子に相当する。第７端子（第２書き込み電圧端子（ＥＶ））３７は、第２端子３２に印加される動作電圧以上で、かつ第６端子３６の印加電圧とは異なる電圧を主メモリ回路２３に供給する端子である。第８端子（出力端子（Ｖｏｕｔ））３８は、半導体物理量センサ装置２０により生成された信号を外部へ出力する端子である。

補助メモリ回路２２は、前記外部クロックに基づく動作タイミングで、外部から供給された直列ディジタルデータを内部で使用するために並列ディジタルデータ（パラレルデータ）に変換する。また、補助メモリ回路２２は、内部で使用している並列ディジタルデータを外部へ出力するために直列ディジタルデータに変換する。また、補助メモリ回路２２は、動作選択回路２１に制御データを供給する。主メモリ回路２３は、第６端子３６および第７端子３７の印加電圧に応じて、補助メモリ回路２２から供給された並列ディジタルデータよりなるトリミングデータを記憶する。主メモリ回路２３は、実施の形態１〜３にかかる半導体集積回路装置のメモリ回路に相当する。

動作選択回路２１は、第５端子３５に入力された制御信号および補助メモリ回路２２から供給された制御データに基づいて、補助メモリ回路２２および主メモリ回路２３にデータの入出力を制御する信号を供給する。すなわち、動作選択回路２１からの制御信号により、補助メモリ回路２２および主メモリ回路２３の動作が制御される。ホイートストーンブリッジ回路２５は、被測定媒体の物理量に応じた出力信号を発生する。増幅回路２６は、ホイートストーンブリッジ回路２５の出力信号を増幅し、それを第８端子３８を介して外部へ出力する。調整回路２４は、補助メモリ回路２２または主メモリ回路２３から供給されたトリミングデータに基づいて、ホイートストーンブリッジ回路２５に対して温度特性を考慮した感度調整をおこない、また増幅回路２６に対して温度特性を考慮したオフセット調整をおこなう。

以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。

以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ＥＰＲＯＭ、スイッチ、シフトレジスタおよびＯＲ回路の配置や、同一のデータを記憶するＥＰＲＯＭの個数、ＥＰＲＯＭの接地配線ライン上の接続点の位置、スイッチの書き込み電圧端子上の接続点の位置などは要求される仕様等に応じて種々設定される。また、接地配線ラインや書き込み電圧配線ラインの延在配線部（第２接地配線ラインや第２書き込み電圧ライン）の配置は種々変更可能である。例えば、第１接地配線ライン（第１書き込み電源配線ライン）と第２接地配線ライン（第２書き込み電源配線ライン）との接続箇所は、第２接地配線ライン（第２書き込み電源配線ライン）の一方の端部で第１接地配線ライン（第１書き込み電源配線ライン）と接続されるものに限らず、第２接地配線ライン（第２書き込み電源配線ライン）の端部以外の箇所（接続点）で第１接地配線ライン（第１書き込み電源配線ライン）と接続されるものでもよい。この場合、例えば、第１，２接地配線ライン（第１，２書き込み電圧配線ライン）が略平行に配置された部分で、第１接地配線ライン（第１書き込み電圧配線ライン）との接続箇所から当該第１接地配線ライン（当該第１書き込み電圧配線ライン）に平行でかつ反対方向に向う２方向に略Ｈ状をなして折り返すように第２接地配線ライン（第２書き込み電圧配線ライン）が延在されていてもよい。さらには、接地配線ラインや電源配線ラインを三重以上に配置してもよいし、ＩＣチップの頂点を共有する２辺に相当する外周に沿って略直角に延在させてもよい。また、ＯＲ回路に代えて多数決回路を用いることで、ＥＰＲＯＭの電荷抜けおよび電荷注入に対する冗長設計がなされていてもよい。

以上のように、本発明にかかる半導体集積回路装置は、ＥＰＲＯＭで構成されたメモリ回路を備えたさまざまな半導体集積回路装置に有用であり、特に自動車用や、医療用、産業用などの各種装置等に用いる圧力センサや加速度センサなどの物理量センサを備えた半導体物理量センサ装置に適している。

１，１ａ，１ｂＥＰＲＯＭ
２スイッチ
３シフトレジスタ
４ＯＲ回路
５記憶領域
１０ＩＣチップ
１０ａ〜１０ｄＩＣチップの外周
１１接地端子
１２書き込み電圧端子
１３，１５接地配線ライン
１４，１６書き込み電圧配線ライン
２０半導体物理量センサ装置
２１動作選択回路
２２補助メモリ回路
２３主メモリ回路
２４調整回路
２５ホイートストーンブリッジ回路
２６増幅回路
３１第１端子（ＧＮＤ）
３２第２端子（Ｖｃｃ）
３３第３端子（ＤＳ）
３４第４端子（ＣＬＫ）
３５第５端子（Ｅ）
３６第６端子（ＣＧ）
３７第７端子（ＥＶ）
３８第８端子（Ｖｏｕｔ）

Claims

電気的な再書き込み動作によってデータを記憶する読み出し専用の複数のメモリを備えた半導体集積回路装置であって、
接地電位を供給する接地端子と、
半導体チップ上に配置され、前記接地端子と前記メモリとの間を接続する接地配線と、
同一のデータを記憶した２つ以上の前記メモリを含む複数のメモリ群と、
を備え、
前記接地配線は、
接地配線部と、
前記接地配線部と接続され、当該接地配線部との接続箇所から延在し、かつ当該接地配線部と所定の距離を隔てて配置された延在接地配線部と、を有し、
同一の前記メモリ群に含まれる少なくとも２つの前記メモリは隣り合って配置され、２つの前記メモリの一方は前記接地配線部に接続され、他方は前記延在接地配線部に接続されたことを特徴とする半導体集積回路装置。
同一の前記メモリ群に含まれる２つ以上の前記メモリと前記接地配線との接続点同士は、それぞれ他の前記メモリ群に含まれる前記メモリと前記接地配線との接続点を１つ以上挟んで隣り合うことを特徴とする請求項１に記載の半導体集積回路装置。
電源電圧を供給する電源電圧端子と、
前記電源電圧以上の第１書き込み電圧を供給する第１書き込み電圧端子と、
前記半導体チップ上に配置され、前記第１書き込み電圧端子と前記メモリとの間を接続する書き込み電圧配線と、
をさらに備え、
前記書き込み電圧配線は、
書き込み電圧配線部と、
前記書き込み電圧配線部と接続され、当該書き込み電圧配線部との接続箇所から延在し、かつ当該書き込み電圧配線部と所定の距離を隔てて配置された延在書き込み電圧配線部と、を有し、
同一の前記メモリ群に含まれる少なくとも２つの前記メモリは隣り合って配置され、２つの前記メモリの一方は前記書き込み電圧配線部に接続され、他方は前記延在書き込み電圧配線部に接続されたことを特徴とする請求項１または２に記載の半導体集積回路装置。
電気的な再書き込み動作によってデータを記憶する読み出し専用の複数のメモリを備えた半導体集積回路装置であって、
電源電圧を供給する電源電圧端子と、
前記メモリにデータを書き込むための、前記電源電圧以上の第１書き込み電圧を供給する第１書き込み電圧端子と、
半導体チップ上に配置され、前記第１書き込み電圧端子と前記メモリとの間を接続する書き込み電圧配線と、
同一のデータを記憶した２つ以上の前記メモリを含む複数のメモリ群と、
を備え、
前記書き込み電圧配線は、
書き込み電圧配線部と、
前記書き込み電圧配線部と接続され、当該書き込み電圧配線部との接続箇所から延在し、かつ当該書き込み電圧配線部と所定の距離を隔てて配置された延在書き込み電圧配線部と、を有し、
同一の前記メモリ群に含まれる少なくとも２つの前記メモリは隣り合って配置され、２つの前記メモリの一方は前記書き込み電圧配線部に接続され、他方は前記延在書き込み電圧配線部に接続されたことを特徴とする半導体集積回路装置。
同一の前記メモリ群に含まれる２つ以上の前記メモリと前記書き込み電圧配線との接続点同士は、それぞれ他の前記メモリ群に含まれる前記メモリと前記書き込み電圧配線との接続点を１つ以上挟んで隣り合うことを特徴とする請求項３または４に記載の半導体集積回路装置。
前記メモリは、前記接地配線部と前記延在接地配線部との接続箇所よりも前記接地端子に近い部分に接続され、かつ前記書き込み電圧配線部と前記延在書き込み電圧配線部との接続箇所よりも前記第１書き込み電圧端子から離れた部分に接続されていることを特徴とする請求項３に記載の半導体集積回路装置。
前記メモリは、前記接地配線部と前記延在接地配線部との接続箇所よりも前記接地端子から離れた部分に接続され、かつ前記書き込み電圧配線部と前記延在書き込み電圧配線部との接続箇所よりも前記第１書き込み電圧端子に近い部分に接続されていることを特徴とする請求項３に記載の半導体集積回路装置。
同一の前記メモリ群に含まれ、かつ隣り合って配置された少なくとも２つの前記メモリの一方は、前記接地配線部と前記延在接地配線部との接続箇所よりも前記接地端子に近い部分に接続され、かつ前記書き込み電圧配線部と前記延在書き込み電圧配線部との接続箇所よりも前記第１書き込み電圧端子から離れた部分に接続され、
当該２つの前記メモリの他方は、前記接地配線部と前記延在接地配線部との接続箇所よりも前記接地端子から離れた部分に接続され、かつ前記書き込み電圧配線部と前記延在書き込み電圧配線部との接続箇所よりも前記第１書き込み電圧端子に近い部分に接続されていることを特徴とする請求項３に記載の半導体集積回路装置。
検知した物理量に応じた電気信号を生成するセンサ素子と、
前記センサ素子により生成された電気信号を外部へ出力する出力端子と、
前記センサ素子の出力特性を調整するためのトリミングデータを入力するデータ入力端子と、
前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、
前記補助メモリ回路に記憶されたトリミングデータを電気的な再書き込み動作によって記憶する読み出し専用の主メモリ回路と、
電源電圧以上の第１書き込み電圧を供給する第１書き込み電圧端子と、
前記電源電圧以上で、かつ前記第１書き込み電圧とは異なる第２書き込み電圧を前記主メモリ回路に供給する第２書き込み電圧端子と、
前記補助メモリ回路に記憶されたデータに基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、
前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、
をさらに備え、
前記主メモリ回路は、１つ以上の前記メモリ群を有することを特徴とする請求項１または２に記載の半導体集積回路装置。
検知した物理量に応じた電気信号を生成するセンサ素子と、
前記センサ素子により生成された電気信号を外部へ出力する出力端子と、
前記センサ素子の出力特性を調整するためのトリミングデータを入力するデータ入力端子と、
前記データ入力端子から入力されたトリミングデータを一時的に記憶する補助メモリ回路と、
前記補助メモリ回路に記憶されたトリミングデータを電気的な再書き込み動作によって記憶する読み出し専用の主メモリ回路と、
前記電源電圧以上で、かつ前記第１書き込み電圧とは異なる第２書き込み電圧を前記主メモリ回路に供給する第２書き込み電圧端子と、
前記補助メモリ回路に記憶されたデータに基づいて前記補助メモリ回路および前記主メモリ回路の動作を制御する動作選択回路と、
前記補助メモリ回路に記憶されたトリミングデータ、または前記主メモリ回路に記憶されたトリミングデータに基づいて前記センサ素子の出力特性を調整する調整回路と、
をさらに備え、
前記主メモリ回路は、１つ以上の前記メモリ群を有することを特徴とする請求項３〜８のいずれか一つに記載の半導体集積回路装置。
同一の前記メモリ群に含まれる前記メモリは、前記半導体チップ上に隣り合うように配置されることを特徴とする請求項１〜１０のいずれか一つに記載の半導体集積回路装置。
同一の前記メモリ群に含まれるすべての前記メモリのデータの論理和または多数決を取る論理回路をさらに備えることを特徴とする請求項１〜１１のいずれか一つに記載の半導体集積回路装置。