JP5266443B2 - 不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチ - Google Patents
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Description
フローティングゲートを有する第1のNMOSトランジスタと、この第1のNMOSトランジスタのドレイン側とソース側に接続された第2及び第3のNMOSトランジスタと、前記フローティングゲートをゲートとする第1のPMOSトランジスタとを有するとともに、
前記第2及び第3のNMOSトランジスタのゲートには読出し信号が入力され、
前記第1のPMOSトランジスタのソースとnウェルには制御ゲート信号が入力され、
不揮発性NMOSトランジスタのドレイン又はソースの何れか一方に書込みデータ信号が入力されるように構成したことを特徴とする不揮発性メモリセルにある。
第1の態様に記載する不揮発性メモリセルにおいて、
前記書込みデータ信号は開閉ゲートを介して入力されるように構成したことを特徴とする不揮発性メモリセルにある。
第1の態様又は第2の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートをゲートとする第2のPMOSトランジスタを有し、この第2のPMOSトランジスタのソースとnウェルには消去信号が入力されるように構成したことを特徴とする不揮発性メモリセルにある。
第3の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートからの電子の消去は、前記制御ゲート信号を基準電圧にした状態で前記消去信号としてプラスの電圧パルスにより前記第2のPMOSトランジスタのゲート絶縁膜を流れるトンネル電流を利用して行うように構成したことを特徴とする不揮発性メモリセルにある。
第3又は第4の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートへの電子の書込みは、前記読出し信号により第2及び第3のNMOSトランジスタをオフし、前記制御ゲート信号及び前記消去信号としてプラスの電圧パルスを印加して、前記書込みデータ信号の論理レベルにより制御された前記第1のNMOSトランジスタのゲート絶縁膜を流れるトンネル電流により行うことを特徴とする不揮発性メモリセルにある。
第1の態様乃至第5の態様の何れか一つに記載する不揮発性メモリセルにおいて、
当該不揮発性メモリセルからの読出しは、前記読出し信号としてプラス電圧を入力するとともに、前記第2及び前記第3のNMOSトランジスタのゲートを開いて前記第2のNMOSトランジスタのドレイン電流を利用して行うように構成したことを特徴とする不揮発性メモリセルにある。
第2の態様乃至第6の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートはNMOSトランジスタ又はPMOSトランジスタの何れかにより構成したことを特徴とする不揮発性メモリセルにある。
第2態様乃至第7の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、前記フローティングゲートへの電子の書込み時に導通するように構成したことを特徴とする不揮発性メモリセルにある。
第2の態様乃至第7の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、読出し時のみ遮断するように構成したことを特徴とする不揮発性メモリセルにある。
第1の態様乃至第9の態様の何れか一つに記載する不揮発性メモリセルと、データラッチ回路とを有する一方、前記第2のNMOSトランジスタのドレインは負荷素子に接続されて前記データラッチ回路の状態を設定するセット信号となり、前記データラッチ回路のQ出力又はQ出力の反転出力が前記書込みデータ信号となるように構成したことを特徴とする不揮発性メモリセル内蔵データラッチにある。
図1は本発明の第1の実施の形態に係る不揮発性メモリセルを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセルは、3個のNMOSトランジスタTr1,Tr2,Tr3と2個のPMOSトランジスタTr4,Tr5とを有している。これらのうち相互に共通に接続されたフローティングゲートFGを有するNMOSトランジスタTr1,PMOSトランジスタTr4,Tr5が不揮発性メモリを構成し、NMOSトランジスタTr2,Tr3は不揮発性メモリに所定の機能をさせるためNMOSトランジスタTr1のドレイン側とソース側にそれぞれ接続されている。
図5は本発明の第2の実施の形態に係る不揮発性メモリセルを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセルは、図1に示す不揮発性メモリセルに、書込みデータ信号W−Dataの開閉ゲートとして機能するNMOSトランジスタTr7を追加したものである。
図6は本発明の第3の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、第1及び第2の実施の形態で説明した不揮発性メモリセルとデータラッチ回路であるDフリップフロップ回路FFとを組み合わせたものである。さらに詳言すると、Dフリップフロップ回路FFはアンドゲート1におけるアンド論理の成立によりセットされるとともに、ノアゲート2によるノア論理の成立によりリセットされる。ここで、アンドゲート1の一方の入力端子には読出し信号RDが、他方の入力端子にはメモリ出力MRoutがそれぞれ供給される。また、ノアゲート2の一方の入力端子には反転読出し信号RDZが、他方の入力端子にはメモリ出力MRoutがそれぞれ供給される。
図8は本発明の第4の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、図6に示す第3の実施の形態に係る不揮発性メモリセル内蔵データラッチにおける書込み信号WRとして第3の実施の形態の制御データ信号CGの代わりに反転読出し信号RDZを利用したものである。この場合、NMOSトランジスタTr7は読出しモード以外でオン状態となる。この結果、書込みモードにおいて書込みデータ信号W−Dataを不揮発性メモリに入力させることができる。その他の作用効果は、図6に示す第3の実施の形態と全く同様である。
図9は本発明の第5の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、図6に示す第3の実施の形態に係る不揮発性メモリセル内蔵データラッチにおける書込みデータ信号W−DataをDフリップフロップ回路FFの出力Qとしたものである。
上記実施の形態では、PMOSトランジスタTr5を設けて記憶内容の消去も行える、すなわち記憶内容の書換えも行えるようにしたが、消去用のPMOSトランジスタTr5は必ずしも設ける必要はない。消去用のPMOSトランジスタTr5を設けない場合、記憶内容の書換えはできないが、いわゆるOTP(One Time PROM)としては有効に機能させることができる。
Tr4〜Tr6 PMOSトランジスタ
CG 制御ゲート信号
FG フローティングゲート
ER 消去信号
RD 読出し信号
W−Data 書込みデータ信号
MRout メモリ出力
FF Dフリップフロップ回路
Claims (10)
- フローティングゲートを有する第1のNMOSトランジスタと、この第1のNMOSトランジスタのドレイン側とソース側に接続された第2及び第3のNMOSトランジスタと、前記フローティングゲートをゲートとする第1のPMOSトランジスタとを有するとともに、
前記第2及び第3のNMOSトランジスタのゲートには読出し信号が入力され、
前記第1のPMOSトランジスタのソースとnウェルには制御ゲート信号が入力され、
不揮発性NMOSトランジスタのドレイン又はソースの何れか一方に書込みデータ信号が入力されるように構成したことを特徴とする不揮発性メモリセル。 - 請求項1に記載する不揮発性メモリセルにおいて、
前記書込みデータ信号は開閉ゲートを介して入力されるように構成したことを特徴とする不揮発性メモリセル。 - 請求項1又は請求項2に記載する不揮発性メモリセルにおいて、
前記フローティングゲートをゲートとする第2のPMOSトランジスタを有し、この第2のPMOSトランジスタのソースとnウェルには消去信号が入力されるように構成したことを特徴とする不揮発性メモリセル。 - 請求項3に記載する不揮発性メモリセルにおいて、
前記フローティングゲートからの電子の消去は、前記制御ゲート信号を基準電圧にした状態で前記消去信号としてプラスの電圧パルスにより前記第2のPMOSトランジスタのゲート絶縁膜を流れるトンネル電流を利用して行うように構成したことを特徴とする不揮発性メモリセル。 - 請求項3又は請求項4に記載する不揮発性メモリセルにおいて、
前記フローティングゲートへの電子の書込みは、前記読出し信号により第2及び第3のNMOSトランジスタをオフし、前記制御ゲート信号及び前記消去信号としてプラスの電圧パルスを印加して、前記書込みデータ信号の論理レベルにより制御された前記第1のNMOSトランジスタのゲート絶縁膜を流れるトンネル電流により行うことを特徴とする不揮発性メモリセル。 - 請求項1乃至請求項5の何れか一つに記載する不揮発性メモリセルにおいて、
当該不揮発性メモリセルからの読出しは、前記読出し信号としてプラス電圧を入力するとともに、前記第2及び前記第3のNMOSトランジスタのゲートを開いて前記第2のNMOSトランジスタのドレイン電流を利用して行うように構成したことを特徴とする不揮発性メモリセル。 - 請求項2乃至請求項6の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートはNMOSトランジスタ又はPMOSトランジスタの何れかにより構成したことを特徴とする不揮発性メモリセル。 - 請求項2乃至請求項7の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、前記フローティングゲートへの電子の書込み時に導通するように構成したことを特徴とする不揮発性メモリセル。 - 請求項2乃至請求項7の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、読出し時のみ遮断するように構成したことを特徴とする不揮発性メモリセル。 - 請求項1乃至請求項9の何れか一つに記載する不揮発性メモリセルと、データラッチ回路とを有する一方、前記第2のNMOSトランジスタのドレインは負荷素子に接続されて前記データラッチ回路の状態を設定するセット信号となり、前記データラッチ回路のQ出力又はQ出力の反転出力が前記書込みデータ信号となるように構成したことを特徴とする不揮発性メモリセル内蔵データラッチ。
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