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JP5266443B2 - 不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチ - Google Patents

不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチ Download PDF

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JP5266443B2 JP2008109620A JP2008109620A JP5266443B2 JP 5266443 B2 JP5266443 B2 JP 5266443B2 JP 2008109620 A JP2008109620 A JP 2008109620A JP 2008109620 A JP2008109620 A JP 2008109620A JP 5266443 B2 JP5266443 B2 JP 5266443B2
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Description

本発明は不揮発性メモリセル及び不揮発性メモリセル内蔵データラッチに関し、特にCMOS集積回路に搭載できる回路機能及び回路特性の調整用メモリとして有用なものである。
従来技術に係る集積回路の調整用スイッチに適用すべく、図10に示すような構造の不揮発性メモリ用素子が提案されている(特許文献1参照)。この不揮発性メモリ用素子は、1層ポリシリコン構造であり、標準のCMOSプロセスで作成することができるが、これらの素子は不揮発性メモリアレイに組込むセルとしての提案であった。メモリアレイは1Kビットを越えるようなメモリを必要とする応用に対しては有効であるが、アレイ周りの周辺回路が大きくなってしまい、少ないメモリがあれば良い応用に対しては使いにくい。
US5465231号公報
近年、例えばCMOS集積回路において、その特性を任意且つ容易に設定したいという要望が強まってきている。具体的には、不揮発性メモリを集積回路内に搭載させて、そのメモリに調整データプログラムすることで、例えば内部の基準電圧等を目的に合わせて設定できる自由度の高い集積回路の出現が待望されている。
集積回路の調整用として必要となる不揮発性メモリは、多くの応用において、高々数十ビットあれば十分である。一方、従来技術では、このような調整用の不揮発性メモリを搭載した集積回路を作るにためには、標準的なCMOS集積回路の製造工程に対する工程追加や、回路規模の大幅な増加などの多くの困難があった。
本発明は、上記従来技術に鑑み、標準的なCMOSICの製造工程で容易に製造でき、かつ、集積回路の調整用等として簡便に使用できる不揮発性メモリセル及び不揮発性メモリセル内蔵データデータラッチを提供することを目的とする。
上記目的を達成する本発明の第1の態様は、
フローティングゲートを有する第1のNMOSトランジスタと、この第1のNMOSトランジスタのドレイン側とソース側に接続された第2及び第3のNMOSトランジスタと、前記フローティングゲートをゲートとする第1のPMOSトランジスタとを有するとともに、
前記第2及び第3のNMOSトランジスタのゲートには読出し信号が入力され、
前記第1のPMOSトランジスタのソースとnウェルには制御ゲート信号が入力され、
不揮発性NMOSトランジスタのドレイン又はソースの何れか一方に書込みデータ信号が入力されるように構成したことを特徴とする不揮発性メモリセルにある。
本発明の第2の態様は、
第1の態様に記載する不揮発性メモリセルにおいて、
前記書込みデータ信号は開閉ゲートを介して入力されるように構成したことを特徴とする不揮発性メモリセルにある。
本発明の第3の態様は、
第1の態様又は第2の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートをゲートとする第2のPMOSトランジスタを有し、この第2のPMOSトランジスタのソースとnウェルには消去信号が入力されるように構成したことを特徴とする不揮発性メモリセルにある。
本発明の第4の態様は、
第3の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートからの電子の消去は、前記制御ゲート信号を基準電圧にした状態で前記消去信号としてプラスの電圧パルスにより前記第2のPMOSトランジスタのゲート絶縁膜を流れるトンネル電流を利用して行うように構成したことを特徴とする不揮発性メモリセルにある。
本発明の第5の態様は、
3又は第4の態様に記載する不揮発性メモリセルにおいて、
前記フローティングゲートへの電子の書込みは、前記読出し信号により第2及び第3のNMOSトランジスタをオフし、前記制御ゲート信号及び前記消去信号としてプラスの電圧パルスを印加して、前記書込みデータ信号の論理レベルにより制御された前記第1のNMOSトランジスタのゲート絶縁膜を流れるトンネル電流により行うことを特徴とする不揮発性メモリセルにある。
本発明の第6の態様は、
第1の態様乃至第5の態様の何れか一つに記載する不揮発性メモリセルにおいて、
当該不揮発性メモリセルからの読出しは、前記読出し信号としてプラス電圧を入力するとともに、前記第2及び前記第3のNMOSトランジスタのゲートを開いて前記第2のNMOSトランジスタのドレイン電流を利用して行うように構成したことを特徴とする不揮発性メモリセルにある。
本発明の第7の態様は、
第2の態様乃至第6の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートはNMOSトランジスタ又はPMOSトランジスタの何れかにより構成したことを特徴とする不揮発性メモリセルにある。
本発明の第8の態様は、
第2態様乃至第7の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、前記フローティングゲートへの電子の書込み時に導通するように構成したことを特徴とする不揮発性メモリセルにある。
本発明の第9の態様は、
第2の態様乃至第7の態様の何れか一つに記載する不揮発性メモリセルにおいて、
前記開閉ゲートは、読出し時のみ遮断するように構成したことを特徴とする不揮発性メモリセルにある。
本発明の第10の態様は、
第1の態様乃至第9の態様の何れか一つに記載する不揮発性メモリセルと、データラッチ回路とを有する一方、前記第2のNMOSトランジスタのドレインは負荷素子に接続されて前記データラッチ回路の状態を設定するセット信号となり、前記データラッチ回路のQ出力又はQ出力の反転出力が前記書込みデータ信号となるように構成したことを特徴とする不揮発性メモリセル内蔵データラッチにある。
本発明によれば、不揮発性メモリセルを標準的なCMOSプロセスで作製できるPMOSトランジスタとNMOSトランジスタより構成することができる。
また、かかる不揮発性メモリセルを内蔵した本発明に係る不揮発性メモリセル内蔵データラッチによれば、調整用の不揮発性メモリ搭載によるチップ面積の増加を抑えることができるばかりでなく、メモリに書込まれたデータを安定的に保持することも可能となる。
以下本発明の実施の形態を図面に基づき詳細に説明する。なお、各実施の形態間で同一部分には同一番号を付し、重複する説明は省略する。
<第1の実施の形態>
図1は本発明の第1の実施の形態に係る不揮発性メモリセルを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセルは、3個のNMOSトランジスタTr1,Tr2,Tr3と2個のPMOSトランジスタTr4,Tr5とを有している。これらのうち相互に共通に接続されたフローティングゲートFGを有するNMOSトランジスタTr1,PMOSトランジスタTr4,Tr5が不揮発性メモリを構成し、NMOSトランジスタTr2,Tr3は不揮発性メモリに所定の機能をさせるためNMOSトランジスタTr1のドレイン側とソース側にそれぞれ接続されている。
ここで、NMOSトランジスタTr1のソース側には書込みデータ信号W−Dataが入力され、NMOSトランジスタTr2,Tr3のゲートには読出し信号RDが入力され、PMOSトランジスタTr4のソースとnウェルには制御ゲート信号CGが入力され、PMOSトランジスタTr5のソースとnウェルには消去信号ERが入力されるように構成してある。
図2(a)乃至図2(d)は図1に示す不揮発性メモリセルの各モードを示す回路図で、(a)は書込みモード、(b)は読出しモード、(c)は消去モード、(d)は待機モードである。なお、図2に示す回路では、NMOSトランジスタTr2のドレイン側にPMOSトランジスタTr6が接続されているが、これは読出しモードにおいて負荷素子として機能するものであり、負荷素子であればPMOSでなくともよい。。当該不揮発性メモリの記憶内容であるメモリ出力MRoutはPMOSトランジスタTr6のドレイン側から出力される。以下おいて、MOSトランジスタのゲートは8V程度の電圧が印加されるとトンネル電流が流れる7〜9nm厚みのゲート酸化膜上に形成されていると想定して、各モードについて具体的な値を用いて説明する。
図2(a)に示す書込みモードにおいては、制御ゲート信号CGがプラスの所定電圧(本例では9V;以下同じ。)で、且つ消去信号ERがプラスの所定電圧(本例では電源電圧VDD(6V);以下同じ。)となっている。また、読出し信号RDは接地電位GNDであり、したがってNMOSトランジスタTr2,Tr3はオフ状態となっている。
かかる状態で書込みデータ信号W−Dataを入力すると、この書込みデータ信号W−Dataの論理レベル(H状態(VDD)、L状態(GND))に応じてNMOSトランジスタTr1のゲート絶縁膜を介して流れるトンネル電流によりフローティングゲートFGに電子が注入される。すなわち、書込みデータ信号W−DataがL状態のとき電子が注入されるが、H状態のときには電子は殆ど注入されない。かくして、W−Dataの論理レベルに対応した電荷をフローティングゲートFGに記憶させることができる。
なお、本形態においては制御ゲート信号CGの電圧(9V)>消去信号ERの電圧(VDD)としたが、これに限るものではない。要は、フローティングゲートFGへの電子の注入がPMOSトランジスタTr5を介して生起されるのを防止し得るような電位差を確保できれば良い。フローティングゲートFGに注入される電子は書込みデータ信号W−Dataの状態にのみに一意に対応するものとする必要があるからである。したがって、制御ゲート信号CGの電圧=消去信号ERの電圧でも勿論構わない。ただ、消去信号ERの電圧を電源電圧VDDとすることで、消去信号ERは電源電圧VDD乃至接地電位GNDの何れかの切替により容易に形成することができ、その分周辺回路の構成を簡単にすることができる。
図2(b)に示す読出しモードにおいては、電源電圧VDDとなっている読出し信号RDの入力によりNMOSトランジスタTr2,Tr3がオン状態となる。この結果、フローティングゲートFGの荷電状態によって変わるNMOSトランジスタTr1の導通状態をメモリ出力MRoutから検出することができる。制御ゲート信号CGを接地しての読出しの場合、フローティングゲートFGに電子が注入されていてフローティングゲートFGが接地電位GNDより低い負の電圧となっている場合、NMOSトランジスタTr1はオフ状態であるのでメモリ出力MRoutはH状態となり、フローティングゲートFGに電子が注入されておらずフローティングゲートFGの電圧が接地電位GNDより高い場合、NMOSトランジスタTr1はオン状態であるのでメモリ出力MRoutはL状態を表す接地電位GNDの電圧信号となる。かくして、フローティングゲートFGにおける電子の有無に対応する2値の論理データを読出すことができる。
NMOSトランジスタTr1がオフ状態の時、読出しモードの間、Tr1のドレインにはほぼ電源電圧VDDがかかるため、負の電圧のフローティングゲートFGから電子を引抜く可能性がある。これを回避するためには、読出しモードにおいては電源電圧を2V以下まで引き下げるなどの方策を施せばよい。
なお、当該読出しモードにおいて書込みデータ信号W−Dataはその供給が停止された状態、即ち読出しに影響を与えないよう遮断状態(OPEN)にしておく必要がある。書込みデータ信号W−DataのH状態乃至L状態によりNMOSトランジスタTr1を流れる電流が影響を受けるのを回避するためである。また、消去信号ERは接地電位GNDにしておく。
図2(c)に示す消去モードにおいては、消去信号ERを所定のプラス電圧(本例では9V;以下同じ。)とする。一方、制御ゲート信号CGは接地電位GNDのままにしておく。ここで、フローティングゲートFGの電圧は制御ゲート信号CGの電圧に支配されるので、フローティングゲートFGの電圧は接地電位GNDの近傍に留まっている。この結果、PMOSトランジスタTr5のゲート絶縁膜を介してトンネル電流が流れ、フローティングゲートFGの電子がPMOSトランジスタTr5を介して外部に逃げていく。すなわち、フローティングゲートFGの電子が消去され、フローティングゲートFGは所定のプラス電圧になる。かくして、フローティングゲートFGの電子は、消去前の電子の有無に関わらず一様に消去される。
なお、当該消去モードにおいて読出し信号RDは接地電位GNDにしておく。また、本形態においては書込みデータ信号W−Dataの供給を停止しておく。ただし、当該消去モードにおいて書込みデータ信号W−Dataの供給を停止することは必須ではない。
図2(d)に示す待機モードにおいては、読出し信号RD,制御ゲート信号CG,消去信号ERを接地電位GNDとし、同時に書込みデータ信号W−Dataの供給を停止した状態で次の動作モードに備えている。このモードにおいてフローティングゲートFGをゲートとするMMOSトランジスタTr1、Tr4、Tr5に入力される電極は接地電位GNDとなっていて、これらのトランジスタのゲート酸化膜には外部からの電圧ストレスがかからない状態となっている。従って、フローティングゲートFGの電荷状態を長く保存することができる。
図3及び図4は、上述の如き不揮発性メモリセルに対する消去・書込み動作を説明するための各部に供給する信号の波形を示す波形図で、図3は書込みデータ信号W−DataがH状態の場合、図4は書込みデータ信号W−DataがL状態の場合である。また、以下の説明では、電源電圧VDDは消去・書込み動作の間6Vとする。
図3に示すように、消去モードにおいて、消去信号ERが接地電位GNDから消去電圧VEまで立上がると、PMOSトランジスタTr5のゲート絶縁膜を介して流れるトンネル電流によりフローティングゲートFGの電子が払い出される。この結果、フローティングゲートFGの電子が消去され、フローティングゲートFGは接地電位GNDよりも高いフローティング電圧VFHになる。VFHの電圧としては、NMOSトランジスタTr1を導通できる電圧であればよく、具体的には1Vから2Vの値がよい。
次に、書込みモードに移り、制御ゲート信号CGが書込み電圧VW(9V)、消去信号ERが電源電圧VDD(=6V)となった状態でフローティングゲートFGの電圧は制御ゲート信号CGにフローティング電圧VFHが重畳した10Vから11Vの電圧となる。一方、H状態(6V)の書込みデータ信号W−DataがNMOSトランジスタTr1のソースに入力されているため、NMOSトランジスタTr1のゲート酸化膜にかかる電圧は4Vから5V程度である。この結果、このゲート酸化膜を流れるトンネル電流は殆どゼロであり、消去信号ER及び制御ゲート信号CGが接地電位GNDになってもフローティングゲートFGの電圧はフローティング電圧VFHで書込み前と変わらない。なお、図3中に点線で示す書込みデータ信号W−Dataは、データの供給が停止されている状態を表している(以下、同じ)。
一方、書込みデータ信号W−DataがL状態の場合について図4に示す。図4に示すように、消去モードの動作は書込みデータ信号W−DataがH状態の時と同じであるが、書込みモードでは図3とは異なった動作となる。制御ゲート信号CGが書込み電圧VW(9V)、消去信号ERが電源電圧VDDとなった状態でL状態(GND)の書込みデータ信号W−Dataが入力されるとフローティングゲートFGの電圧は一旦10Vから11Vまで電圧まで上昇するが、書込みデータ信号W−Dataが接地電位となっているためNMOSトランジスタTr1のゲート絶縁膜には10Vから11Vの電圧が印加されるのでトンネル電流が流れる。これにより電子が注入されたフローティングゲートFGの電圧は8V程度まで下降する。従って、消去信号ER及び制御ゲート信号CGが接地電位GNDに戻った時には、フローティングゲートFGの電圧は接地電位GNDよりも低い電圧VFLになる。
<第2の実施の形態>
図5は本発明の第2の実施の形態に係る不揮発性メモリセルを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセルは、図1に示す不揮発性メモリセルに、書込みデータ信号W−Dataの開閉ゲートとして機能するNMOSトランジスタTr7を追加したものである。
第1の実施の形態に係る不揮発性メモリセルにおいて、記憶したデータの読出し時にはNMOSトランジスタTr1のソース側への書込みデータ信号W−Dataの入力を遮断してやる必要があった。そのため、本実施の形態では第1の実施の形態に係る不揮発性メモリセルにNMOSトランジスタTr7が追加された構成となっている。従って、不揮発性メモリセルとしての基本動作は第1の実施の形態と変わらない。
本形態においてはNMOSトランジスタTr7のゲートに書込み信号WRを入力して書込みモード以外の時にはデータ信号W−Dataの入力を遮断するようにしている。NMOSトランジスタTr7のゲートには書込み信号WRを入力するのが基本であるが、書込み信号WRの代わりとして、例えばWR信号に同期しているCG信号を使っても良い。また、反転読出し信号RDZを利用することもできる。この場合には、読出しモード以外ではNMOSトランジスタTr7がオン状態となって書込みデータ信号W−Dataが入力されることになる。調整用のメモリセルは殆どの時間は待機モードで使用されるため、待機モードの時に書込みデータ信号W−DataがフローティングゲートFGの電荷に与える影響(以下、これをディスターブと呼ぶ)に注意する必要がある。本発明の不揮発性メモリセルにおいては、このディスターブが大きい場合は、書込みデータ信号W−DataがH状態で、フローティングゲートFGに電子が蓄積していて負の電圧になっている時である。このディスターブを回避する方法の一つはフローティングゲートFGから電子が引き出されることのないトランジスタ構造を採用することであり、他の方法は書込みデータ信号W−DataがH状態の時にはフローティングゲートFGが正に帯電するような回路構成を採ることである。これについては後述する第4の実施の形態で具体的に述べる。
なお、本形態におけるPMOSトランジスタTr7の代わりにPMOSトランジスタTrを用いることも勿論可能である。
<第3の実施の形態>
図6は本発明の第3の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、第1及び第2の実施の形態で説明した不揮発性メモリセルとデータラッチ回路であるDフリップフロップ回路FFとを組み合わせたものである。さらに詳言すると、Dフリップフロップ回路FFはアンドゲート1におけるアンド論理の成立によりセットされるとともに、ノアゲート2によるノア論理の成立によりリセットされる。ここで、アンドゲート1の一方の入力端子には読出し信号RDが、他方の入力端子にはメモリ出力MRoutがそれぞれ供給される。また、ノアゲート2の一方の入力端子には反転読出し信号RDZが、他方の入力端子にはメモリ出力MRoutがそれぞれ供給される。
かかる不揮発性メモリセル内蔵データラッチにおいては、図7の波形図に示すように、H状態乃至L状態からなる2値信号であるデータ信号Dataがクロック信号CKによりDフリップフロップ回路FFに書込まれる。この結果、クロック信号CKの立上がり時にデータ信号DataがH状態であればDフリップフロップ回路FFの出力QはH状態となりこの状態が維持される。
かかるDフリップフロップ回路FFの記憶内容は、図3又は図4に示す態様で不揮発性メモリに記憶される。すなわち、本形態ではDフリップフロップ回路FFの出力Qの反転出力QZをデータ書込み信号W−Dataとしているので、データ信号DataがL状態のとき出力QがL状態(反転出力QZがH状態)となる。これは、データ書込み信号W−DataがH状態である図3に示す場合に相当する。したがって、フローティングゲートFGには電子は注入されない。
なお、本形態においては書込み信号WRとして制御データ信号CGを利用している。したがって、NMOSトランジスタTr7は書込みモードでオン状態となり、この結果書込みモードにおいて書込みデータ信号W−Dataを不揮発性メモリに入力させることができる。
一方、データ信号DataがH状態のとき出力QがH状態(反転出力QZがL状態)となる。これは、データ書込み信号W−DataがL状態である図4に示す場合に相当する。したがって、フローティングゲートFGに電子が注入される。
かくして、Dフリップフロップ回路FFの記憶内容が一対一に対応したフローティングゲートFGにおける電子の有無として不揮発性メモリに記憶される。
本形態に係る不揮発性メモリセル内蔵データラッチの電源をオフすることによりDフリップフロップ回路FFの所定の記憶内容は消失するが、その記憶内容は不揮発性メモリに残されている。したがって、当該不揮発性メモリセル内蔵データラッチの電源を再投入した後、読出し信号RDを「H」とすることにより不揮発性メモリの記憶内容をDフリップフロップ回路FFに読出すことができる。
さらに詳言すると、フローティングゲートFGに電子が蓄積されて負に帯電しており、この結果NMOSトランジスタTr1がオフ状態となっている場合にはメモリ出力MRoutが「H」となリ、アンドゲート1におけるアンド論理が成立する。この結果、このアンドゲート1の出力でDフリップフロップ回路FFがセットされてその記憶内容及び出力Qが「H」となる。
一方、フローティングゲートFGに電子が蓄積されておらず正に帯電しており、この結果NMOSトランジスタTr1がオン状態となった場合にはメモリ出力MRoutが「L」となリ、ノアゲート2におけるノア論理が成立するので、このノアゲート2の出力でDフリップフロップ回路FFがリセットされてその記憶内容及び出力Qが「L」となる。
かくして、最初にDフリップフロップ回路FFに記憶させた記憶内容は、不揮発性メモリに並行して記憶させておくことができ、電源を一旦オフにしても、その後電源の再投入に伴い不揮発性メモリの記憶内容に基づいて元の記憶内容がDフリップフロップ回路FFに読出されて再生される。Dフリップフロップ回路FFの出力が集積回路の調整データとして使用される。
本形態に係る不揮発性メモリセル内蔵データラッチによれば、不揮発性メモリの記憶内容を適宜書換えることもできる。具体的には、先ずD端子より不揮発性メモリに記憶させたいデータをクロック信号CKを用いてDフリップフロップ回路FFに書込む。かかる状態で、先ず消去動作(図2(c)参照)により、不揮発性メモリの記憶内容を消去する。次にDフリップフロップ回路FFに書込まれているデータを上述と同様の動作で不揮発性メモリに転記して記憶させる。
MOSトランジスタのゲートが7nmから8nm厚みのゲート酸化膜上に形成されている場合、実際の電源電圧VDDとしては、消去及び書込みモード時は6V〜7V、読出しモード時は2V以下、待機モード時(集積回路の動作時)は2Vから4Vが好適である。この場合、書込み及び消去に使うVW(9V)とVE(9V)は、集積回路に内蔵した昇圧回路で発生させることになる。また、読出しモード時においては、集積回路全体の電源電圧VDDは待機モード時の電圧にしておき、不揮発性メモリセル内蔵データラッチの電源ラインの電圧のみを下げるようにしてもよい。
<第4の実施の形態>
図8は本発明の第4の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、図6に示す第3の実施の形態に係る不揮発性メモリセル内蔵データラッチにおける書込み信号WRとして第3の実施の形態の制御データ信号CGの代わりに反転読出し信号RDZを利用したものである。この場合、NMOSトランジスタTr7は読出しモード以外でオン状態となる。この結果、書込みモードにおいて書込みデータ信号W−Dataを不揮発性メモリに入力させることができる。その他の作用効果は、図6に示す第3の実施の形態と全く同様である。
本形態の不揮発性メモリセル内蔵データラッチは、前述したディスターブの問題を回避できる回路構成の例になっている。調整用として使われる不揮発性メモリセル内蔵データラッチは、通常、電源投入後に読出しモードとなり、その後待機状態となる使われ方をする。従って、本形態においては、フローティングゲートFGが正に帯電している場合、電源投入後の読出しモードによりデータラッチの出力Qは常に「L」となる。即ちデータラッチの出力QZは「H」となり、フローティングゲートFGが負に帯電していないため、ディスターブの問題は回避される。
<第5の実施の形態>
図9は本発明の第5の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。同図に示すように、本形態に係る不揮発性メモリセル内蔵データラッチは、図6に示す第3の実施の形態に係る不揮発性メモリセル内蔵データラッチにおける書込みデータ信号W−DataをDフリップフロップ回路FFの出力Qとしたものである。
本形態においては第3の実施の形態の場合のデータ信号Dataを反転したデータが書込みデータ信号W−Dataとして不揮発性メモリに記憶される。その他の作用効果は、図6に示す第3の実施の形態と全く同様である。
<他の実施の形態>
上記実施の形態では、PMOSトランジスタTr5を設けて記憶内容の消去も行える、すなわち記憶内容の書換えも行えるようにしたが、消去用のPMOSトランジスタTr5は必ずしも設ける必要はない。消去用のPMOSトランジスタTr5を設けない場合、記憶内容の書換えはできないが、いわゆるOTP(One Time PROM)としては有効に機能させることができる。
また、データ書込み信号W−DataはNMOSトランジスタTr1のソース側のみならず、ドレン側に入力しても良い。
さらに、制御用として機能させるPMOSトランジスタTr4のドレイン及び消去用として機能させるPMOSトランジスタTr5のドレインは必ずしも必要ではない。これらは電位的に浮かせておいても構わないからである。ここで、ドレイン領域の代わりにソース領域をなくした構造としても構造としても勿論、構わない。
本発明は電子部品を製造・販売する産業において有効に利用し得る。
本発明の第1の実施の形態に係る不揮発性メモリセルを示す回路図である。 図1に示す不揮発性メモリセルの各モードを示す回路図で、(a)は書込みモード、(b)は読出しモード、(c)は消去モード、(d)は待機モードである。 図2に示す不揮発性メモリセルの動作を説明するための各部に供給する信号の波形を示す波形図で、書込みデータ信号W−DataがH状態の場合である。 図2に示す不揮発性メモリセルの動作を説明するための各部に供給する信号の波形を示す波形図で、書込みデータ信号W−DataがL状態の場合である。 本発明の第2の実施の形態に係る不揮発性メモリセルを示す回路図である。 本発明の第3の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。 図6の各部の波形を示す波形図である。 本発明の第4の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。 本発明の第5の実施の形態に係る不揮発性メモリセル内蔵データラッチを示す回路図である。 従来技術に係る不揮発メモリ用素子の一例を示す構造図である。
符号の説明
Tr1〜Tr3,Tr7 NMOSトランジスタ
Tr4〜Tr6 PMOSトランジスタ
CG 制御ゲート信号
FG フローティングゲート
ER 消去信号
RD 読出し信号
W−Data 書込みデータ信号
MRout メモリ出力
FF Dフリップフロップ回路

Claims (10)

  1. フローティングゲートを有する第1のNMOSトランジスタと、この第1のNMOSトランジスタのドレイン側とソース側に接続された第2及び第3のNMOSトランジスタと、前記フローティングゲートをゲートとする第1のPMOSトランジスタとを有するとともに、
    前記第2及び第3のNMOSトランジスタのゲートには読出し信号が入力され、
    前記第1のPMOSトランジスタのソースとnウェルには制御ゲート信号が入力され、
    不揮発性NMOSトランジスタのドレイン又はソースの何れか一方に書込みデータ信号が入力されるように構成したことを特徴とする不揮発性メモリセル。
  2. 請求項1に記載する不揮発性メモリセルにおいて、
    前記書込みデータ信号は開閉ゲートを介して入力されるように構成したことを特徴とする不揮発性メモリセル。
  3. 請求項1又は請求項2に記載する不揮発性メモリセルにおいて、
    前記フローティングゲートをゲートとする第2のPMOSトランジスタを有し、この第2のPMOSトランジスタのソースとnウェルには消去信号が入力されるように構成したことを特徴とする不揮発性メモリセル。
  4. 請求項3に記載する不揮発性メモリセルにおいて、
    前記フローティングゲートからの電子の消去は、前記制御ゲート信号を基準電圧にした状態で前記消去信号としてプラスの電圧パルスにより前記第2のPMOSトランジスタのゲート絶縁膜を流れるトンネル電流を利用して行うように構成したことを特徴とする不揮発性メモリセル。
  5. 請求項3又は請求項4に記載する不揮発性メモリセルにおいて、
    前記フローティングゲートへの電子の書込みは、前記読出し信号により第2及び第3のNMOSトランジスタをオフし、前記制御ゲート信号及び前記消去信号としてプラスの電圧パルスを印加して、前記書込みデータ信号の論理レベルにより制御された前記第1のNMOSトランジスタのゲート絶縁膜を流れるトンネル電流により行うことを特徴とする不揮発性メモリセル。
  6. 請求項1乃至請求項5の何れか一つに記載する不揮発性メモリセルにおいて、
    当該不揮発性メモリセルからの読出しは、前記読出し信号としてプラス電圧を入力するとともに、前記第2及び前記第3のNMOSトランジスタのゲートを開いて前記第2のNMOSトランジスタのドレイン電流を利用して行うように構成したことを特徴とする不揮発性メモリセル。
  7. 請求項2乃至請求項6の何れか一つに記載する不揮発性メモリセルにおいて、
    前記開閉ゲートはNMOSトランジスタ又はPMOSトランジスタの何れかにより構成したことを特徴とする不揮発性メモリセル。
  8. 請求項2乃至請求項7の何れか一つに記載する不揮発性メモリセルにおいて、
    前記開閉ゲートは、前記フローティングゲートへの電子の書込み時に導通するように構成したことを特徴とする不揮発性メモリセル。
  9. 請求項2乃至請求項7の何れか一つに記載する不揮発性メモリセルにおいて、
    前記開閉ゲートは、読出し時のみ遮断するように構成したことを特徴とする不揮発性メモリセル。
  10. 請求項1乃至請求項9の何れか一つに記載する不揮発性メモリセルと、データラッチ回路とを有する一方、前記第2のNMOSトランジスタのドレインは負荷素子に接続されて前記データラッチ回路の状態を設定するセット信号となり、前記データラッチ回路のQ出力又はQ出力の反転出力が前記書込みデータ信号となるように構成したことを特徴とする不揮発性メモリセル内蔵データラッチ。
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