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JP5577681B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ＧａＮ系の半導体装置に関する。
ＧａＮ系半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子として用いられている。特に、マイクロ波、準ミリ波、ミリ波などの高周波帯域での増幅に適した半導体装置として、例えば高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）などのＦＥＴが知られている。
ＧａＮ系半導体を用いたＨＥＭＴ（以下、ＧａＮ系ＨＥＭＴと称す）においては、高周波数動作および高出力動作が求められ、それを実現するためには、相互コンダクタンスおよび耐圧を高くすることが求められている。例えば、特許文献１に、ゲート電極とドレイン電極との間およびゲート電極とソース電極との間のＡｌＧａＮ電子供給層に凹部を設けたＧａＮ系ＨＥＭＴが開示されている。
また、非特許文献１には、ＧａＮ電子走行層およびＡｌＧａＮ電子供給層からなるＧａＮ系ＨＥＭＴにおいて、ＡｌＧａＮ電子供給層上にＧａＮキャップ層が設けられた構造が開示されている。
特開２００６−２８６７４０号公報 Ｔ．Ｋｉｋｋａｗａ、他９名、「Ａｎ Ｏｖｅｒ ２００−Ｗ Ｏｕｔｐｕｔ Ｐｏｗｅｒ ＧａＮ ＨＥＭＴ Ｐｕｓｈ−Ｐｕｌｌ Ａｍｐｌｉｆｉｅｒ ｗｉｔｈ Ｈｉｇｈ Ｒｅｌｉａｂｉｌｉｔｙ」、２００４ ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ、２００４年、ｐ．１３４７−１３５０
基板上にＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層が順次積層されたＧａＮ系ＨＥＭＴにおいて、ＧａＮキャップ層は、ゲート電極端での電界緩和による耐圧の向上、ＡｌＧａＮ電子供給層の表面を保護すると共に表面電荷の影響を受け難くすることによる高信頼性の確保、閾値電圧の制御性、または相互コンダクタンスの線形性の向上などのために設けられており、それぞれの目的に応じた厚さにＧａＮキャップ層を厚膜にすることが求められる。
ＧａＮキャップ層には、ＧａＮ電子走行層およびＡｌＧａＮ電子供給層に生じる分極の向きと反対の向きのピエゾ分極が生じる。ＧａＮキャップ層が厚膜になるほど、ＧａＮキャップ層に生じるピエゾ分極は大きくなり、この結果、２ＤＥＧ（２次元電子ガス）の濃度が低下する。これにより、相互コンダクタンス（ｇｍ）および最大順電流（Ｉｆｍａｘ）の低下が引き起こされる。したがって、ＧａＮ系ＨＥＭＴに求められている高周波数動作および高出力動作を実現することが難しくなってしまう。
本発明は、上記課題に鑑みなされたものであり、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層が順次積層された半導体装置において、高周波数動作および高出力動作を実現することが可能な半導体装置を提供することを目的とする。
本発明は、基板上に順次積層されたＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層と、前記ＧａＮキャップ層上に形成されたゲート電極と、前記ゲート電極の両側を挟む位置の前記ＡｌＧａＮ電子供給層の表面に接して形成されたソース電極およびドレイン電極と、前記ゲート電極と前記ソース電極との間の前記ＧａＮキャップ層に形成された第１の凹部と、を具備し、前記第１の凹部が有する底面下における前記ＧａＮキャップ層の厚さは、前記ゲート電極下における前記ＧａＮキャップ層の厚さに比べて薄く、前記ゲート電極の前記ソース電極側の端部と前記第１の凹部の前記ゲート電極側の端部との間隔は０．２μｍ以上であることを特徴とする半導体装置である。本発明によれば、ＧａＮキャップ層の厚さを薄くした部分に対応する２ＤＥＧ濃度が向上するので、相互コンダクタンス（ｇｍ）および最大順電流（Ｉｆｍａｘ）の低下を抑制でき、高周波数動作および高出力動作が可能な半導体装置が得られる。
上記構成において、前記ゲート電極下における前記ＧａＮキャップ層の厚さは１０ｎｍ以上である構成とすることができる。この構成によれば、ゲート電極端部での電界集中を緩和でき、耐圧を向上できる。
上記構成において、前記第１の凹部が有する底面下における前記ＧａＮキャップ層の厚さは５ｎｍ以下である構成とすることができる。この構成によれば、２ＤＥＧ濃度をより向上できる。
上記構成において、前記基板の材料がＳｉＣ、ＧａＮおよびサファイアの何れかにおいて、前記基板の主面は（０００１）面であり、前記基板の材料がＳｉにおいて、前記基板の主面は（１１１）面である構成とすることができる。
上記構成において、前記第１の凹部の前記ソース電極側の端部は前記ソース電極の側面にまで延在するように形成されている構成とすることができる。この構成によれば、ゲート電極とソース電極との間全体で、２ＤＥＧ濃度を向上できる。
上記構成において、前記ゲート電極と前記ドレイン電極との間の前記ＧａＮキャップ層に形成された第２の凹部を具備し、前記第２の凹部が有する底面下における前記ＧａＮキャップ層の厚さは、前記ゲート電極下における前記ＧａＮキャップ層の厚さに比べて薄い構成とすることができる。この構成によれば、第２の凹部を設けてＧａＮキャップ層の厚さを薄くした部分に対応する２ＤＥＧ濃度を向上でき、また、ドレイン電極端部での電界集中を緩和でき、ドレイン耐圧を向上できる。
上記構成において、前記第２の凹部は、前記第２の凹部が有する底面下における前記ＧａＮキャップ層の厚さが前記ドレイン電極に向かって段々に薄くなる多段構造を有している構成とすることができる。この構成によれば、ドレイン電極端部での電界集中をより緩和でき、ドレイン耐圧をより向上できる。
上記構成において、前記第２の凹部の前記ドレイン電極側の端部は前記ドレイン電極の側面にまで延在するように形成されている構成とすることができる。この構成によれば、ゲート電極とドレイン電極との間全体で、２ＤＥＧの濃度を向上できる。
本発明は、基板上に順次積層されたＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層と、前記ＧａＮキャップ層上に形成されたゲート電極と、前記ゲート電極の両側を挟む位置の前記ＡｌＧａＮ電子供給層の表面に接して形成されたソース電極およびドレイン電極と、前記ゲート電極と前記ソース電極との間の前記ＧａＮキャップ層に形成された第１の凹部と、前記ゲート電極と前記ドレイン電極との間の前記ＧａＮキャップ層に形成された第２の凹部と、を具備し、前記第１の凹部が有する底面下における前記ＧａＮキャップ層の厚さは、前記ゲート電極下における前記ＧａＮキャップ層の厚さに比べて薄く、前記第２の凹部が有する底面下における前記ＧａＮキャップ層の厚さは、前記ゲート電極下における前記ＧａＮキャップ層の厚さに比べて薄く、前記第２の凹部は、前記第２の凹部が有する底面下における前記ＧａＮキャップ層の厚さが前記ドレイン電極に向かって段々に薄くなる多段構造を有していることを特徴とする半導体装置である。本発明によれば、高周波数動作および高出力動作が可能な半導体装置が得られる。
本発明によれば、ＧａＮキャップ層の厚さを薄くした部分に対応する２ＤＥＧ濃度が向上するので、相互コンダクタンス（ｇｍ）および最大順電流（Ｉｆｍａｘ）の低下を抑制でき、高周波数動作および高出力動作が可能な半導体装置が得られる。
図１は比較例に係る半導体装置の例を示す断面模式図である。 図２は比較例に係る半導体装置に生じる分極について説明するための図である。 図３は実施例１に係る半導体装置の例を示す断面模式図である。 図４（ａ）から図４（ｃ）は実施例１に係る半導体装置の製造方法の例を示す断面模式図である。 図５はシミュレーションに用いた実施例１に係る半導体装置の各構成部の寸法の例を説明するための断面模式図である。 図６は比較例に係る半導体装置と実施例１に係る半導体装置との最大順電流（Ｉｆｍａｘ）についてのミュレーション結果の図である。 図７はゲート電極と第１の凹部との間隔を変化させた場合における空乏層の形状ついてのシミュレーション結果の図である。 図８はゲート電極と第１の凹部との間隔を変化させた場合における電流電圧特性についてのシミュレーション結果の図である。 図９は実施例２に係る半導体装置の例を示す断面模式図である。 図１０は実施例２の変形例に係る半導体装置の例を示す断面模式図である。
本発明に係る実施例を説明する前に、比較例とその課題についてまず説明する。図１は比較例に係る半導体装置の例を示す断面模式図である。比較例に係る半導体装置は、例えばＧａＮ系ＨＥＭＴである。
図１のように、比較例に係る半導体装置１００は、例えばＳｉＣからなる基板１０の（０００１）面上にＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４、ＧａＮキャップ層１６、および絶縁膜１７が順次積層され、ＧａＮキャップ層１６上面に接してゲート電極１８が設けられている。ゲート電極１８両側のＡｌＧａＮ電子供給層１４上面に、ソース電極２０およびドレイン電極２２が設けられている。ソース電極２０とドレイン電極２２との間におけるＧａＮキャップ層１６は凹部が形成されてなく、上面は平面形状をしている。ソース電極２０およびドレイン電極２２上面にはそれぞれメッキ層２４が設けられている。メッキ層２４、ソース電極２０、ＧａＮキャップ層１６、絶縁膜１７、ゲート電極１８、およびドレイン電極２２を覆うように保護膜２６が設けられている。
ここで、比較例に係るＧａＮ系ＨＥＭＴに生じる分極について説明し、併せて２ＤＥＧ（２次元電子ガス）の濃度について説明する。分極には、ＧａＮ系半導体結晶を形成する原子の電気陰性度の違いに起因する自発分極と、格子定数の違いによる半導体膜中の応力に起因するピエゾ分極と、がある。
図２は比較例に係るＧａＮ系ＨＥＭＴに生じる分極について説明するための図である。図２のように、ＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４、およびＧａＮキャップ層１６それぞれには、基板１０側が正となる自発分極ＰＳＰが生じる。また、ＡｌＧａＮ電子供給層１４には、ＡｌＧａＮ電子供給層１４中の格子定数の違い（例えば、ＧａＮの格子定数はａ軸が３．１８Å、ｃ軸が５．１７Åであるのに対し、ＡｌＮの格子定数はａ軸が３．１１Å、ｃ軸が４．９８Åである）による応力に起因したピエゾ分極ＰＰＥが、自発分極ＰＳＰと同じ向きに発生する。一方、ＧａＮキャップ層１６には、ＧａＮキャップ層１６とＡｌＧａＮ電子供給層１４との間の格子定数の違いによる歪みに起因したピエゾ分極ＰＰＥが、自発分極ＰＳＰと反対の向きに発生する。このように、ＧａＮキャップ層１６を設けることで、ＧａＮ電子走行層１２とＡｌＧａＮ電子供給層１４との界面でのピエゾ効果を妨げる方向のピエゾ効果が生み出される。ＧａＮキャップ層１６に発生するピエゾ分極ＰＰＥは、ＧａＮキャップ層１６が厚膜になるほど大きくなる。
ＧａＮ電子走行層１２とＡｌＧａＮ電子供給層１４との界面に生じる２ＤＥＧ（図１中の番号２８参照）の濃度は、ＧａＮ電子走行層１２とＡｌＧａＮ電子供給層１４との分極の差により増減する。ＡｌＧａＮ電子供給層１４上にＧａＮキャップ層１６を設けた場合は、ＧａＮ電子走行層１２とＡｌＧａＮ電子供給層１４との界面でのピエゾ効果を妨げる方向のピエゾ効果が生み出されることから、ＧａＮ電子走行層１２とＡｌＧａＮ電子供給層１４との界面に生じる２ＤＥＧの濃度は低減される。２ＤＥＧの濃度が低下すると抵抗は増加する。
このように、比較例に係るＧａＮ系ＨＥＭＴによれば、ＡｌＧａＮ電子供給層１４上に厚膜のＧａＮキャップ層１６を設けることで、ゲート電極１８端部での電界緩和による耐圧の向上、ＡｌＧａＮ電子供給層１４の表面を保護すると共に表面電荷の影響を受け難くすることによる高信頼性の確保、閾値電圧の制御性、または相互コンダクタンスの線形性の向上を実現できる一方で、２ＤＥＧ濃度が低下してしまうため、相互コンダクタンス（ｇｍ）および最大順電流（Ｉｆｍａｘ）が低下してしまう。このため、比較例に係るＧａＮ系ＨＥＭＴでは、高周波数動作および高出力動作を実現することが難しい。そこで、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層が順次積層されたＧａＮ系ＨＥＭＴにおいて、高周波数動作および高出力動作が可能な半導体装置の実施例を以下に説明する。
図３は実施例１に係る半導体装置の例を示す断面模式図である。実施例１に係る半導体装置２００は、例えばＧａＮ系ＨＥＭＴである。図３のように、例えばＳｉＣからなる基板１０の（０００１）面上に、ＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４、ＧａＮキャップ層１６、および例えばＳｉＮ膜である絶縁膜１７が順次積層されている。ＧａＮ電子走行層１２およびＡｌＧａＮ電子供給層１４は不純物の添加はない。ＧａＮキャップ層１６への不純物の添加は本質的には必要ないが、半導体表面のフェルミレベルを安定させ、信頼性を高める目的で、１×１０１８ｃｍ−３程度のｎ型層としている。
ＧａＮキャップ層１６の上面に接して、例えば基板１０側からＮｉとＡｕとの積層体であるゲート電極１８が設けられている。ゲート電極１８の両側を挟む位置のＡｌＧａＮ電子供給層１４の上面には、例えば基板１０側からＴｉとＡｌの積層体であるソース電極２０およびドレイン電極２２とが設けられている。つまり、ＧａＮキャップ層１６は、ソース電極２０とドレイン電極２２との間でＡｌＧａＮ電子供給層１４上面を延在して設けられていて、ＧａＮキャップ層１６の端面は、ソース電極２０およびドレイン電極２２の側面に接している。
ゲート電極１８とソース電極２０との間に位置するＧａＮキャップ層１６には、第１の凹部３０が形成されている。第１の凹部３０は底面３２を有し、底面３２下にはＧａＮキャップ層１６が存在する。つまり、底面３２下におけるＧａＮキャップ層１６の厚さは、ゲート電極１８下におけるＧａＮキャップ層１６の厚さよりも薄い。また、第１の凹部３０は、ＧａＮキャップ層１６の端部にまで延在しており、底面３２はソース電極２０の側面と接続する。つまり、第１の凹部３０のソース電極２０側の端部は、ソース電極２０の側面にまで延在して形成されている。
ソース電極２０およびドレイン電極２２の上面には、例えばＡｕからなり、厚さが３μｍのメッキ層２４が設けられている。メッキ層２４、ソース電極２０、ＧａＮキャップ層１６、絶縁膜１７、ゲート電極１８、およびドレイン電極２２を覆うように、例えばＳｉＮからなり、厚さが４００ｎｍの保護膜２６が設けられている。
次に、実施例１に係るＧａＮ系ＨＥＭＴの製造方法を説明する。図４（ａ）から図４（ｃ）は実施例１に係るＧａＮ系ＨＥＭＴの製造方法の例を示す断面模式図である。
図４（ａ）のように、基板１０の上面に、例えばＭＯＣＶＤ法（有機金属気相成長法）を用いて、ＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４、およびＧａＮキャップ層１６をエピタキシャル成長により順次積層する。
図４（ｂ）のように、ＧａＮキャップ層１６上に、ソース電極２０およびドレイン電極２２を形成すべき領域に開口部を有するフォトレジストを露光法により形成し、塩素系ガスを用いた反応性イオンエッチング（ＲＩＥ）法により、フォトレジストをマスクにしてＧａＮキャップ層１６を除去する。これにより、ソース電極２０およびドレイン電極２２を形成すべき領域で、ＡｌＧａＮ電子供給層１４の表面が露出する。次いで、ＡｌＧａＮ電子供給層１４およびＧａＮキャップ層１６上に、第１の凹部３０を形成すべき領域に開口部を有するフォトレジストを形成し、塩素系ガスを用いたＲＩＥ法により、フォトレジストをマスクにしてＧａＮキャップ層１６を除去する。この際、ＧａＮキャップ層１６が残存するようにエッチングをする。これにより、底面３２下にＧａＮキャップ層１６が残存する第１の凹部３０が形成される。
図４（ｃ）のように、例えば蒸着法およびリフトオフ法を用い、図４（ｂ）の工程により表面が露出したＡｌＧａＮ電子供給層１４上面に、基板１０側からＴｉ／Ａｌからなるソース電極２０およびドレイン電極２２を形成する。次いで、例えばプラズマＣＶＤ法により、ＧａＮキャップ層１６上面、ソース電極２０上面、およびドレイン電極２２上面にＳｉＮ膜からなる絶縁膜１７を堆積する。次いで、ゲート電極１８を形成すべき領域の絶縁膜１７をエッチングにより除去した後、除去した領域のＧａＮキャップ層１６上面に、例えば蒸着法およびリフトオフ法を用いて、基板１０側からＮｉ／Ａｕからなるゲート電極１８を形成する。次いで、ソース電極２０およびドレイン電極２２の上面の絶縁膜１７をエッチングにより除去した後、例えばメッキ法を用いて、ソース電極２０とドレイン電極２２の上面にメッキ層２４を形成する。その後、例えばプラズマＣＶＤ法により、ＳｉＮを全面堆積する。これにより、メッキ層２４、ソース電極２０、ＧａＮキャップ層１６、絶縁膜１７、ゲート電極１８、およびドレイン電極２２を覆う保護膜２６が形成される。以上の工程により、図３に示すようなＧａＮ系ＨＥＭＴが完成する。
次に、実施例１に係る半導体装置２００での最大順電流（Ｉｆｍａｘ）と比較例に係る半導体装置１００での最大順電流（Ｉｆｍａｘ）とを比較したシミュレーション結果を説明する。
まず、図５を用いて、シミュレーションを行った実施例１に係る半導体装置２００の各構成部の寸法を説明する。図５のように、シミュレーションを行った実施例１に係る半導体装置２００は、ＧａＮ電子走行層１２の膜厚が０．３μｍであり、ＡｌＧａＮ電子供給層１４は組成比がＡｌ０．２５Ｇａ０．７５Ｎで、膜厚が２２ｎｍである。ゲート電極１８の厚さは０．５μｍであり、ソース電極２０およびドレイン電極２２の厚さは１．０μｍである。第１の凹部３０の底面３２下におけるＧａＮキャップ層１６の膜厚Ｔ１は５ｎｍであり、ゲート電極１８下におけるＧａＮキャップ層１６の膜厚Ｔ２は１５ｎｍである。ゲート電極１８のゲート長Ｌｇは０．２５μｍである。ゲート電極１８のソース電極２０側の端部とソース電極２０のゲート電極１８側の端部との間隔Ｌｇｓは１．０μｍである。ゲート電極１８のドレイン電極２２側の端部とドレイン電極２２のゲート電極１８側の端部との間隔Ｌｇｄは３．０μｍである。そして、ゲート電極１８のソース電極２０側の端部と第１の凹部３０のゲート電極１８側の端部との間隔Ｌｇｒを、０．５μｍ、０．２μｍ、および０μｍに変化させてシミュレーションを行った。
シミュレーションを行った比較例に係る半導体装置１００の各構成部の寸法および材料は、ＧａＮキャップ層１６の膜厚を５ｎｍおよび１５ｎｍとした以外は、図３および図５で説明した実施例１に係る半導体装置２００の各構成部の寸法および材料と同じである。
図６は、最大順電流（Ｉｆｍａｘ）のシミュレーション結果である。横軸のキャップ層５ｎｍおよびキャップ層１５ｎｍは、比較例に係る半導体装置１００でＧａＮキャップ層１６の膜厚を５ｎｍおよび１５ｎｍとした場合のシミュレーション結果である。Ｌｇｒ０．５μｍ、Ｌｇｒ０．２μｍ、Ｌｇｒ０μｍは、実施例１に係る半導体装置２００でゲート電極１８と第１の凹部３０との間隔Ｌｇｒを０．５μｍ、０．２μｍ、０μｍとした場合のシミュレーション結果である。縦軸は、ＧａＮキャップ層１６の膜厚を５ｎｍにした比較例に係る半導体装置１００での最大順電流（Ｉｆｍａｘ）の値を基準（１００％）とした場合の最大順電流（Ｉｆｍａｘ）の相対値を示している。なお、シミュレーションは、最大順電流（Ｉｆｍａｘ）を、ゲート−ソース間に２Ｖの電圧を、ドレイン−ソース間に１０Ｖの電圧を印加したときのドレイン−ソース間の電流として定義した。
図６のように、比較例に係る半導体装置１００では、ＧａＮキャップ層１６の厚さを５ｎｍから１５ｎｍに厚くすることで、最大順電流（Ｉｆｍａｘ）は低下する。これは、前述したように、ＧａＮキャップ層１６の厚さが厚くなることで、ＧａＮキャップ層１６に生じるピエゾ分極が大きくなり、その結果、２ＤＥＧの濃度が低下したためである。
一方、実施例１に係る半導体装置２００のようにゲート電極１８とソース電極２０との間のＧａＮキャップ層１６に第１の凹部３０を設けた場合は、ゲート電極１８下のＧａＮキャップ層１６の膜厚を１５ｎｍと厚膜にしているにも関わらず、ゲート電極１８とソース電極２０との間のＧａＮキャップ層１６の膜厚を５ｎｍとしているため、ＧａＮキャップ層１６の膜厚を５ｎｍとした比較例に係る半導体装置１００での最大順電流（Ｉｆｍａｘ）と同程度の最大順電流（Ｉｆｍａｘ）特性が得られる。また、ゲート電極１８と第１の凹部３０との間隔Ｌｇｒが異なる場合でも、同程度の大きさの最大順電流（Ｉｆｍａｘ）が得られる。
このように、実施例１によれば、ＧａＮキャップ層１６上に形成されたゲート電極１８と、ＡｌＧａＮ電子供給層１４上に形成されたソース電極２０と、の間のＧａＮキャップ層１６に第１の凹部３０を形成し、第１の凹部３０の底面３２下におけるＧａＮキャップ層１６の厚さを、ゲート電極１８下におけるＧａＮキャップ層１６の厚さより薄くする。これにより、ＧａＮキャップ層１６に生じるピエゾ分極の大きさを小さくすることができ、ゲート電極１８とソース電極２０との間でのＧａＮ電子走行層１２とＡｌＧａＮ電子供給層１４との界面に生じる２ＤＥＧ濃度が向上する。つまり、第１の凹部３０を設けたことで厚さが薄くなったＧａＮキャップ層１６に対応する部分の２ＤＥＧ濃度が向上する。この結果、相互コンダクタンス（ｇｍ）および最大順電流（Ｉｆｍａｘ）などの低下が抑制され、高周波数動作および高出力動作が可能なＧａＮ系ＨＥＭＴが得られる。
ゲート電極１８下におけるＧａＮキャップ層１６の膜厚Ｔ２は、ＡｌＧａＮ電子供給層１４の表面を保護し且つゲート電極１８端部での電界集中を緩和して耐圧を向上させるために、１０ｎｍ以上である場合が好ましい。また、ゲート電極１８を空乏層から遠ざけて表面電荷の影響を受け難くし特性の変動を抑えて高信頼性を確保するために、ゲート電極１８下のＧａＮキャップ層１６の膜厚Ｔ２は、１００ｎｍ程度である場合が好ましい。つまり、ゲート電極１８下のＧａＮキャップ層１６の膜厚Ｔ２は、１０ｎｍ以上１００ｎｍ以下の場合が好ましく、３０ｎｍ以上１００ｎｍ以下の場合がより好ましく、６０ｎｍ以上１００ｎｍ以下の場合がさらに好ましい。
第１の凹部３０が有する底面３２下におけるＧａＮキャップ層１６の膜厚Ｔ１は、２ＤＥＧ濃度を向上させるために、５ｎｍ以下である場合が好ましい。また、ＡｌＧａＮ電子供給層１４の表面を保護する目的からは、第１の凹部３０の底面３２下におけるＧａＮキャップ層１６の膜厚Ｔ１は、１．５ｎｍ以上である場合が好ましい。つまり、第１の凹部３０の底面３２下におけるＧａＮキャップ層１６の膜厚Ｔ１は、１．５ｎｍ以上５ｎｍ以下である場合が好ましく、２ｎｍ以上４．５ｎｍ以下である場合がより好ましく、２．５ｎｍ以上４ｎｍ以下である場合がさらに好ましい。
ここで、図７（ａ）から図７（ｃ）を用い、実施例１に係る半導体装置２００において、ゲート電極１８と第１の凹部３０との間隔Ｌｇｒを変化させた場合における、空乏層の形状の変化についてのシミュレーション結果を説明する。シミュレーションを行った実施例１に係る半導体装置２００の各構成部の寸法は、図５で説明した寸法と同じであり、図７（ｂ）にゲート電極１８と第１の凹部３０との間隔Ｌｇｒを０．２μｍとした場合、図７（ｃ）に間隔Ｌｇｒを０μｍとした場合のシミュレーション結果を示す。また、比較として、図７（ａ）には、ＧａＮキャップ層１６の膜厚を５ｎｍとし、その他の構成部の寸法および材料を図３および図５で説明した実施例１に係る半導体装置２００の各構成部の寸法および材料と同じにした、比較例に係る半導体装置１００のシミュレーション結果を示す。シミュレーションは、ゲート電圧を−６Ｖ、ソース−ドレイン間電圧を６０Ｖにして行った。なお、図７（ａ）から図７（ｃ）で、空乏層３４が形成される領域を斜線部で表す。
図７（ａ）から図７（ｃ）のように、第１の凹部３０が設けられていない比較例に係る半導体装置１００の場合と（図７（ａ））、ゲート電極１８と第１の凹部３０との間隔Ｌｇｒを０．２μｍにした実施例１に係る半導体装置２００の場合と（図７（ｂ））では、同様の形状の空乏層３４が形成される。これに対し、間隔Ｌｇｒを０μｍにした実施例１に係る半導体装置２００の場合では（図７（ｃ））、空乏層３４が延びずに、ＧａＮ電子走行層１２での空乏層３４の幅が狭まっている。このことから、間隔Ｌｇｒを０μｍとした場合は、第１の凹部３０が設けられていない場合や間隔Ｌｇｒを０．２μmとした場合とゲート長が等しくゲート容量が同じであるのに、実効ゲート長は短くなりショートチャネル効果が生じ得る。
次に、図８を用い、ゲート電極１８と第１の凹部３０との間隔Ｌｇｒを変化させた場合における、オフ状態での電流電圧特性についてのシミュレーション結果を説明する。横軸はソース−ドレイン間の電圧であり、縦軸はソース−ドレイン間の電流である。シミュレーションを行った実施例１に係る半導体装置２００の各構成部の寸法は、図５で説明した寸法と同じである。また、比較として、ＧａＮキャップ層１６の膜厚を５ｎｍとし、その他の構成部の寸法および材料を図３および図５で説明した実施例１に係る半導体装置２００の各構成部の寸法および材料と同じにした、比較例に係る半導体装置１００のシミュレーション結果も示す。図８中の一点鎖線はゲート電極１８と第１の凹部３０との間隔Ｌｇｒを０．２μｍにした場合のシミュレーション結果であり、二点鎖線は間隔Ｌｇｒを０μｍにした場合のシミュレーション結果である。破線は第１の凹部３０が設けられていない比較例に係る半導体装置１００でのシミュレーション結果である。
図８のように、第１の凹部３０が設けられていない比較例に係る半導体装置１００の場合と、ゲート電極１８と第１の凹部３０との間隔Ｌｇｒを０．２μｍにした実施例１に係る半導体装置２００の場合とでは、同程度の耐圧特性を有する。これに対して、間隔Ｌｇｒを０μｍにした実施例１に係る半導体装置２００の場合では、耐圧が低下してリーク電流特性が劣化している。
図７（ａ）から図７（ｃ）および図８で説明したように、空乏層３４の形状悪化および耐圧の低下を抑える目的から、ゲート電極１８のソース電極２０側の端部と第１の凹部３０のゲート電極１８側の端部との間隔Ｌｇｒは、０．２μｍ以上である場合が好ましい。特に、第１の凹部３０を製造する際の位置合せなどのプロセスマージンを考慮すると、間隔Ｌｇｒは０．４μｍ以上である場合がより好ましい。また、間隔Ｌｇｒは、２ＤＥＧ濃度の低下を抑制できる程度の長さ以下である場合が好ましい。
図３のように、第１の凹部３０のソース電極２０側の端部は、ソース電極２０の側面にまで延在するように形成されている場合が好ましい。これにより、ゲート電極１８とソース電極２０との間全体で、２ＤＥＧの濃度を向上させることができる。
実施例１において、基板１０はＳｉＣである場合を例に示したが、Ｓｉ基板、ＧａＮ基板、サファイア基板である場合でもよい。ＧａＮ電子走行層１２、ＡｌＧａＮ電子供給層１４、ＧａＮキャップ層１６などを、ＳｉＣ、ＧａＮおよびサファイアの何れかからなる基板１０の（０００１）面上に形成し、あるいは、Ｓｉからなる基板１０の（１１１）面上に形成することで、自発分極およびピエゾ分極を大きくすることができる。このように、基板１０の材料がＳｉＣ、ＧａＮおよびサファイアの何れかである場合において、基板１０の主面は（０００１）面であり、基板１０の材料がＳｉである場合において、基板１０の主面は（１１１）面であることが好ましい。
実施例２は、ゲート電極とドレイン電極との間に位置するＧａＮキャップ層に第２の凹部を有する場合の例である。図９は実施例２に係る半導体装置の例を示す断面模式図である。
図９のように、実施例２に係る半導体装置３００は、ゲート電極１８とドレイン電極２２との間に位置するＧａＮキャップ層１６に、第２の凹部３６が形成されている。第２の凹部３６は底面３８を有し、底面３８下にはＧａＮキャップ層１６が存在する。つまり、底面３８下におけるＧａＮキャップ層１６の厚さは、ゲート電極１８下におけるＧａＮキャップ層１６の厚さよりも薄い。また、第２の凹部３６は、ＧａＮキャップ層１６の端部にまで延在しており、底面３８はドレイン電極２２の側面と接続する。つまり、第２の凹部３６のドレイン電極２２側の端部は、ドレイン電極２２の側面にまで延在して形成されている。その他の構成については、実施例１と同じであり、図３に示しているためここでは説明を省略する。
このように、実施例２によれば、ＧａＮキャップ層１６上に形成されたゲート電極１８と、ＡｌＧａＮ電子供給層１４上に形成されたドレイン電極２２と、の間のＧａＮキャップ層１６に第２の凹部３６を形成し、第２の凹部３６の底面３８下におけるＧａＮキャップ層１６の厚さを、ゲート電極１８下におけるＧａＮキャップ層１６の厚さより薄くする。これにより、ゲート電極１８とドレイン電極２２との間でのＧａＮ電子走行層１２とＡｌＧａＮ電子供給層１４との界面に生じる２ＤＥＧの濃度が向上し、ドレイン電極２２端部での電界集中の緩和、ドレイン耐圧の向上が実現できる。
第２の凹部３６が有する底面３８下におけるＧａＮキャップ層１６の厚さは、実施例１と同様の理由から、１．５ｎｍ以上５ｎｍ以下である場合が好ましく、２ｎｍ以上４．５ｎｍ以下である場合がより好ましく、２．５ｎｍ以上４ｎｍ以下である場合がさらに好ましい。また、ゲート電極１８とドレイン電極２２との間全体で、２ＤＥＧの濃度を向上させるために、第２の凹部３６のドレイン電極２２側の端部は、ドレイン電極２２の側面にまで延在するように形成されている場合が好ましい。
実施例２において、第１の凹部３０の深さと第２の凹部３６の深さとは同じ場合でも異なる場合でもよい。言い換えると、第１の凹部３０の底面３２下におけるＧａＮキャップ層１６の厚さと第２の凹部３６の底面３８下におけるＧａＮキャップ層１６の厚さとは同じ場合でも異なる場合でもよい。第１の凹部３０と第２の凹部３６との深さが同じ場合は、第１の凹部３０と第２の凹部３６とを同一プロセス工程で同時に形成できる。このため、プロセス工数の増加を抑制できる。一方、第１の凹部３０と第２の凹部３６との深さが異なる場合は、ゲート電極１８とソース電極２０との間の抵抗と、ゲート電極１８とドレイン電極２２との間の抵抗と、をそれぞれ個別に制御することが可能となる。
図１０は実施例２の変形例に係る半導体装置の例を示す断面模式図である。図１０のように、実施例２の変形例に係る半導体装置４００は、第２の凹部３６が複数の底面３８を有し、複数の底面３８それぞれにおいて、第２の凹部３６の深さがそれぞれ異なっている。言い換えると、複数の底面３８それぞれの下におけるＧａＮキャップ層１６の厚さがそれぞれ異なっている。つまり、第２の凹部３６は、底面３８下におけるＧａＮキャップ層１６の厚さがドレイン電極２２に向かうに連れて段々に薄くなる多段構造をしている。
このように、実施例２の変形例によれば、第２の凹部３６が、底面３８下におけるＧａＮキャップ層１６の厚さがドレイン電極２２に向かって段々に薄くなる多段構造を有していることで、電界緩和をより促進でき、ドレイン耐圧をより向上させることができる。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２ ＧａＮ電子走行層
１４ ＡｌＧａＮ電子供給層
１６ ＧａＮキャップ層
１８ ゲート電極
２０ ソース電極
２２ ドレイン電極
２４ メッキ層
２６ 保護膜
２８ ２ＤＥＧ
３０ 第１の凹部
３２ 底面
３４ 空乏層
３６ 第２の凹部
３８ 底面
１００ 半導体装置
２００ 半導体装置
３００ 半導体装置
４００ 半導体装置

Claims (9)

  1. 基板上に順次積層されたＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層と、
    前記ＧａＮキャップ層上に形成されたゲート電極と、
    前記ゲート電極の両側を挟む位置の前記ＡｌＧａＮ電子供給層の表面に接して形成されたソース電極およびドレイン電極と、
    前記ゲート電極と前記ソース電極との間の前記ＧａＮキャップ層に形成された第１の凹部と、を具備し、
    前記第１の凹部が有する底面下における前記ＧａＮキャップ層の厚さは、前記ゲート電極下における前記ＧａＮキャップ層の厚さに比べて薄く、
    前記ゲート電極の前記ソース電極側の端部と前記第１の凹部の前記ゲート電極側の端部との間隔は０．２μｍ以上であることを特徴とする半導体装置。
  2. 前記ゲート電極下における前記ＧａＮキャップ層の厚さは１０ｎｍ以上であることを特徴とする請求項１記載の半導体装置。
  3. 前記第１の凹部が有する底面下における前記ＧａＮキャップ層の厚さは５ｎｍ以下であることを特徴とする請求項１または２記載の半導体装置。
  4. 前記第１の凹部の前記ソース電極側の端部は前記ソース電極の側面にまで延在するように形成されていることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
  5. 前記ゲート電極と前記ドレイン電極との間の前記ＧａＮキャップ層に形成された第２の凹部を具備し、
    前記第２の凹部が有する底面下における前記ＧａＮキャップ層の厚さは、前記ゲート電極下における前記ＧａＮキャップ層の厚さに比べて薄いことを特徴とする請求項１から４のいずれか一項記載の半導体装置。
  6. 前記第２の凹部は、前記第２の凹部が有する底面下における前記ＧａＮキャップ層の厚さが前記ドレイン電極に向かって段々に薄くなる多段構造を有していることを特徴とする請求項５記載の半導体装置。
  7. 前記第２の凹部の前記ドレイン電極側の端部は前記ドレイン電極の側面にまで延在するように形成されていることを特徴とする請求項５または６記載の半導体装置。
  8. 前記基板の材料がＳｉＣ、ＧａＮおよびサファイアの何れかにおいて、前記基板の主面は（０００１）面であり、前記基板の材料がＳｉにおいて、前記基板の主面は（１１１）面であることを特徴とする請求項１から７のいずれか一項記載の半導体装置。
  9. 基板上に順次積層されたＧａＮ電子走行層、ＡｌＧａＮ電子供給層、およびＧａＮキャップ層と、
    前記ＧａＮキャップ層上に形成されたゲート電極と、
    前記ゲート電極の両側を挟む位置の前記ＡｌＧａＮ電子供給層の表面に接して形成されたソース電極およびドレイン電極と、
    前記ゲート電極と前記ソース電極との間の前記ＧａＮキャップ層に形成された第１の凹部と、
    前記ゲート電極と前記ドレイン電極との間の前記ＧａＮキャップ層に形成された第２の凹部と、を具備し、
    前記第１の凹部が有する底面下における前記ＧａＮキャップ層の厚さは、前記ゲート電極下における前記ＧａＮキャップ層の厚さに比べて薄く、
    前記第２の凹部が有する底面下における前記ＧａＮキャップ層の厚さは、前記ゲート電極下における前記ＧａＮキャップ層の厚さに比べて薄く、
    前記第２の凹部は、前記第２の凹部が有する底面下における前記ＧａＮキャップ層の厚さが前記ドレイン電極に向かって段々に薄くなる多段構造を有していることを特徴とする半導体装置。
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