JP5421475B2 - 撮像素子、半導体集積回路及び撮像装置 - Google Patents

Description

本発明は、小型化した撮像素子、半導体集積回路及び撮像装置に関する。

固体撮像素子の代表的な構造は、CCD型撮像素子とMOS型撮像素子の二種類に分類される。CCD型撮像素子（以下、CCDセンサと呼ぶ）は、高感度かつ高画質であることに加え、受光領域以外の回路面積が小さいことから、例えば、医療用内視鏡等の小型撮像装置にも広く使われてきた実績がある。しかし、駆動用IC及びCCD専用の製造技術を必要とし、さらに消費電力大きい等の課題を解決する必要がある。後者のMOS型撮像素子、特にCMOS型の撮像素子（以下、MOSセンサと呼ぶ）は、CCDセンサと比較すると、低消費電力であり、かつ標準的なMOS型集積回路製造プロセスを流用することができる。そのため、MOSセンサは、デジタルカメラや携帯電話、監視カメラ、医療用カメラ、その他の画像入力装置等に広く使用されつつある（非特許文献１）。

増大し続ける医療費削減の観点から、多様な撮像素子が医療機器にも広く適用されつつあり、様々な疾患や障害の早期発見と治療に重要な役割を果たすようになっている。このようなニーズにおいては、従来の民生用デジタルカメラや携帯電話機では必ずしも求められない機能、性能、形態等がある。例えば、医療用内視鏡に用いる撮像素子は、高画質かつ実装面積が小さいことが診断精度の向上と患者負担の軽減には必須となる。従来のMOSセンサの構造は、このようなアプリケーションサイドのニーズに応えるものではなく、例えば、MOSセンサには入射光信号に対し撮像感度を有しない所謂「不感帯領域」が存在するため、カプセル内視鏡や内視鏡プローブの小型化、細径化を阻んでいる。

図１７に示すように、従来のMOSセンサ１は、矩形の受光領域２の外周に沿って垂直走査回路３が、これに直角方向に隣接する一辺に水平走査回路４、信号読み出し回路５が配置されている。特に、CMOS型では、撮像領域に隣接して駆動タイミング発生回路６，AD変換回路７、デジタル信号処理回路８、インターフェース（I/F）回路９等を撮像素子と同一半導体基板上に形成することができる。信号読み出し回路５は、相関二重サンプリング回路（CDS）等のノイズ除去回路から構成されている。さらに、これらを取り囲むように入力又は出力バッファ回路１０、入力保護回路１１、さらにボンディングパッドと呼ばれる接続端子１２が配置されている。なお、図面は簡略化のため、入出力バッファ回路、入力保護回路、ボンディングパッド、画素、その他の回路や配線等の一部を記載し、その他は省略して図示している。

MOSセンサの受光領域２は、画素１３を水平方向にｍ個、垂直方向にｎ個（合計ｍ×ｎ個）、二次元アレー状に配置した構造からなる。なお、「画素」とは、理解を容易にするため慣例に従い、図示するような矩形シンボル１３で表現しているが、このような境界線が素子上に存在するわけではない。実際には、後述するように、光電変換部（フォトダイオード）と電荷を読み出すためのMOSトランジスタの組み合わせを一画素単位とし、これらを二次元アレー状に並べたものが、受光領域２を形成する。画素の代表的な回路構成は、例えば、図１７の一部拡大図に示すように、増幅トランジスタ（Ｔｒ１）、リセットトランジスタ（Ｔｒ２）、及び行選択トランジスタ（Ｔｒ３）の合計３個のトランジスタからなる画素回路及びフォトダイオード（PD）１４から構成されている。

これらのトランジスタは画素内部あるいは近傍の画素間で互いに電気的に接続するための配線（例えば、図中の１５）、及び受光領域の外部から、行リセット線１６、行選択線１７等の制御信号線および受光領域外部への列出力信号線１９等の配線がある。さらに、図示していない電源線やグラウンド線等も受光領域内部及び外部に敷設されている。本願発明では、上記、主に画素内及び近傍画素間における配線をローカル配線と呼び、各画素或いは各画素群共通に受光領域を縦断あるいは横断する制御信号線、出力信号線等であって受光領域の外部との電気的接続を要する配線をグローバル配線と呼ぶ。

MOSセンサでは、光電変換を行う受光領域以外の走査回路や信号読み出し回路、その他駆動パルス発生回路等の周辺回路をMOS製造プロセスを用いてオンチップ化できる（例えば特許文献１）。しかし、画素回路等のアナログ回路とデジタル回路が単一半導体基板上に混在するため、各回路ブロックの性能を最適化することが困難である。

また、同一素子サイズにおいては、受光面積に対する周辺回路の面積の割合が大きくなるほど受光領域の面積を相対的に縮小せざるを得ない。図１７に示すように、従来のMOSセンサにおいては少なくとも受光領域の外周の２辺に沿ってタテ方向及びヨコ方向にそれぞれ垂直及び水平走査回路、信号読み出し回路等が配置されている。受光領域内にこれら回路を配置すると被写体像を正しく撮影することができないためである。このような垂直及び水平走査回路等の周辺回路領域及び入出力バッファ回路、入力保護回路、ボンディングパッド部等は、入射する光等の物理信号に対し不感帯領域である。

携帯電話やデジタルカメラで広く使用されているMOSセンサの有効画素領域のサイズには、1／5.8インチ型、1／3.6インチ型、1／2.7インチ型等がある。これに対し医療用内視鏡に使用されるMOSセンサは1／10インチ型等があるが、さらなる小型化が求められている。

一般に、撮像素子サイズが小さくなると不感帯領域の受光領域に対する相対的面積の割合が大きくなる傾向がある。ボンディングパッドや入出力バッファ回路の個数は、受光領域のサイズに必ずしも比例しないからである。また、同一素子サイズにおいては受光面積に対する周辺回路の面積の割合が大きいほど、受光領域の面積を相対的に縮小せざるを得ない。

図１７に示すように、従来のMOSセンサでは、少なくとも受光領域の２辺に沿ってその外周にタテ方向及びヨコ方向にそれぞれ垂直及び水平走査回路、信号読み出し回路等が配置されるため、撮像素子の中心位置と図中の＋印で示した受光領域の中心位置が一致しない。そのため、撮像装置におけるMOSセンサとレンズ光学系との位置合わせにも留意する必要がある。上述の如く、垂直及び水平走査回路等の周辺回路は、入射光信号に対しては不感帯領域であり、この領域の面積を削減あるいは取り除くことができれば、撮像素子の中心位置と受光領域の中心位置を近接あるいは一致させることが容易になり、レンズ光学系を含めた撮像装置全体の小型化が可能になる。

MOSセンサにおける不感帯領域の面積が受光領域の面積に比べどの程度の割合を占めるかを見積もると以下のようになる。但し、この比率は、画素サイズ及び画素数、周辺回路の規模、設計ルール等により変動することは言うまでもない。例えば、画素の一辺が２．０μｍ であって、この画素を二次元アレー状に約５００万画素配列したMOSセンサについて概算すると、５００万画素からなる受光領域が占める面積は、約２２ｍｍ^２であった。本MOSセンサの素子面積が約５６ｍｍ^２であることから、受光領域を除くボンディングパッド、入出力バッファ回路、垂直及び水平走査回路、駆動タイミング発生回路，AD変換回路、デジタル信号処理回路、インターフェース（I/F）回路等が占める面積は、上記受光領域の面積よりも大きいことが分かる。

受光面積に対する周辺回路の面積の割合を相対的に小さくする手段として、受光領域を有する第一半導体素子と、周辺回路の一部を形成した第二半導体素子を積層した構造が提案されている（例えば特許文献２）。しかし、上述の如く、受光領域を形成した第一半導体素子の面積よりも周辺回路やボンディングパッド、入出力バッファ回路等を形成した第二半導体素子の面積が大きくなってしまう可能性があることに留意する必要がある。MOSセンサの形状が、第二半導体素子の外形形状により決まるため内視鏡の細径化を困難にする。特に医療用内視鏡においては、細い撮像プローブ内に撮像部を組み込むため、MOSセンサ自体の小型化が必須となる。

また、従来の固体撮像素子は、他の半導体集積回路素子と同様にその外形形状及び受光領域の形状は矩形である。これは、液晶ディスプレイ等の画像表示装置或いはハードコピー（写真プリント）の画面或いは画像が矩形であることと符合する。しかし、レンズ光学系によりMOSセンサ上に結像する画像は、レンズ形状と同様に円形である。そのため、従来の矩形の撮像素子を使用する限り、受光領域外の画像情報は検出されず、矩形の受光領域内の画像情報のみが電気信号に変換され外部に読み出される。他方、レンズ光学系によりMOSセンサ上に結像した円形画像を受光領域内に入るようにし、全ての入射画像情報を外部に読み出すことも可能であるが、そうすると逆に矩形の受光領域の全てを有効活用できず、MOSセンサの大型化が避けられない。

特許文献３は、カプセル内視鏡に用いるMOSセンサの小型化を図るため、電子シャッター用垂直走査回路を備えず、さらに受光領域中心とセンサの中心位置がほぼ一致するような回路レイアウトを開示しているが、MOSセンサ上には不感帯となる走査回路が配置されている。

特許文献４は、撮像素子及び周辺回路素子を実装した撮像基板全体を小型化するため、CCDセンサを周辺回路素子の上に積層した構造を開示している。周辺回路素子は、プリント基板上にフリップチップ実装されている。これに対して、CCDセンサは、ワイヤボンディングにより直接プリント基板と結線されている。このように、半導体素子を積層し立体構造とすることにより、従来プリント基板上に二次元平面配置されていたCCDセンサ及び周辺回路素子等の基板実装面積の縮小を図っているが、CCDセンサ上には不感帯となる水平転送CCD部及びボンディングパッドが残されている。

特許文献５及び特許文献６はいずれも撮像素子を形成するアナログ回路と読み出し及び駆動回路を形成するCMOS論理回路では、それぞれの回路特性を最適化する製造プロセス要件が異なることに着目し、撮像素子部と周辺回路部を別チップに分離し積層する手段を開示している。特に近年、従来のワイヤボンディングに替わるTSV（Through Silicon Via）と呼ばれる半導体素子間の電気的結合技術が広く普及しつつあり、積層した半導体素子の小型化を加速している。特許文献５においては、列（水平）走査回路及び信号処理回路を下段の第二チップに設けているので、上段の撮像素子をさらに小型化できる効果も期待できる。しかし、特許文献５及び特許文献６において開示された撮像素子には、いずれも水平、垂直走査回路の両方または一方が撮像素子上に配置されている。

上述の如く、MOSセンサ上に配置されていた回路の一部をセンサとは独立の別の半導体素子に設ける場合には、従来必要としなかった入力保護回路が入力ゲート電極側に必要となる。例えば、画素を駆動する制御信号（図１７における行リセット、行選択信号等）を撮像素子上の垂直走査回路から供給せずに、他の独立した素子から供給される場合には、これらの制御信号が入力するMOSトランジスタのゲート酸化膜を静電破壊から保護する手段を講じなければならない。

内視鏡、携帯電話等に使用されるMOSセンサの一画素のサイズあるいは画素ピッチは、数ミクロンメートル以下であり、これに対応した水平、垂直走査回路を構成するシフトレジスタ回路の一行あるいは一列あたりの配列ピッチもこれと同等である。従って、水平、垂直走査回路を第一半導体素子と同一形状、同一面積の第二半導体素子上に形成するには、積層した半導体素子間における水平、垂直走査回路の一行、一列毎の駆動及び読み出し、及びそれらの制御信号線、画素出力信号線との電気的接続構造に関する解決手段を見出す必要がある。

特許文献７は、撮像素子自体の形状を円形あるいは五角形以上の多角形とした構造を開示している。しかし、水平、垂直走査回路が円形あるいは多角形の撮像素子外周と矩形の受光領域との間に配置されている。なお、同文献の実施例１０（図１１（ｄ））には、周辺回路領域が無く、撮像素子面全体が感光素子領域に割り当てられている構成が図示されているが、下段の周辺回路素子の構造が不明であり、そのため撮像素子を駆動する具体的手段については開示されていない。

図１７に示すように、水平、垂直走査回路を構成する多段シフトレジスタ回路を受光領域の外周２辺に沿って配置することにより、画素列及び行方向の画素ピッチと等しくかつ各行及び各列のグローバル配線長を揃えることができた。信号伝搬時間のズレや画素信号レベルの相違による固定パターンノイズ等の画質低下要因を回避するためである。他方、第一半導体素子上に形成された受光領域の直下に、同一形状の第二半導体素子を積層した場合、第二半導体素子上において水平、垂直方向を合わせかつ同一画素ピッチの水平、垂直走査回路を配置することができない。光電変換部を有する第一半導体素子と駆動及び信号読み出し回路等を形成した第二半導体素子を積層した構造においては、このような水平、垂直走査回路の配置をとることができないという技術課題を克服しなければならない。

特開平１０−２２４６９６ 特開２００１−３３９０５７ 特開２００７−１２４２８８ 特開平１１−２６１０４４ 特開２００６−４９３６１ 特開２００４−１４６８１６ 特開２０１０−２７３７５７ 特開２００２−１９２３７０

「CCD/CMOSイメージ・センサの基礎と応用」米本和也著、CQ出版社（２００３年８月１０日発行）

本発明は、上記事情に鑑みてなされたものであり、MOSセンサ上の不感帯領域を削減しMOSセンサ上に結像した画像情報を効率的に電気信号に変換するため、画素を駆動する水平、垂直走査回路等を第二半導体素子上に配置した構造において上記技術課題を克服し、さらに積層構造における静電気破壊を防止可能な高信頼、高歩留り、低コストのMOSセンサ及びこれを備えた撮像装置を提供することを目的とする。

本発明に係るMOSセンサの一態様によれば、少なくとも外形形状が同一の第一半導体素子と第二半導体素子を積層した構造であって、第一半導体素子の一方の面（第一半導体面）を二次元画像情報の入力面となる受光領域とし、その反対側の面（第二半導体面）に画素回路及びグローバル配線層を有し、第二半導体素子の一方の面（第二半導体面）には垂直走査回路、水平走査回路、水平読み出し回路その他の周辺回路を有し、その面から基板貫通電極（ＴＳＶ）により電気的に接続した入出力端子をその反対側の面（第一半導体面）に設けた構造であって、垂直走査回路、水平走査回路、水平読み出し回路は、平面視座上、前記受光領域の内部に位置するように配置され、かつ第二半導体素子上の垂直走査回路部の長手方向と水平走査回路部の長手方向が平行であることを特徴とする。好適には、第一半導体素子の受光領域を形成した面とは反対側の面において平面視座上、互いに直交する二方向のグローバル配線群のいずれか一方の配線群をこれとは異なる配線層上の新たな配線群に接続する構造により、他方の配線群と該新たな配線群が平面視座上、平行であることを特徴とする。

本構造により、受光領域を形成した第一半導体素子の第一半導体面における不感帯領域の面積を削減又は実質的にゼロにすることができるので、MOSセンサの受光領域の面積を拡大することができ、同一素子サイズ・同一画素数であれば、画素サイズを拡大できるので高感度化できる。また、第一半導体素子と同一形状、同一面積の第二半導体素子上に垂直及び水平走査回路を配置し、さらに第二半導体素子の第一半導体面に入出力端子を形成したので、周辺回路を形成する第二半導体素子の第一半導体面の面積増加を抑制できる。さらに、本構造により、第一半導体素子の外形形状と下層の第二半導体素子の外形形状が同一であっても、第二半導体素子上において垂直走査回路の長手方向と水平走査回路及び読み出し回路の長手方向が互いに交差しないので、第一半導体素子の面積と第二半導体素子の面積を同一にすることができ、垂直或いは水平走査回路の長手方向の配列ピッチを圧縮する必要がない。その結果、第一半導体素子上のマイクロバンプとこれらに対応する第二半導体素子上のマイクロバンプを互いに近接させることができるので信号線の負荷容量を低減できる。

さらに、本発明に係るMOSセンサの一態様によれば、前記新たなグローバル配線を形成するのは、水平走査回路部又は垂直走査回路部のいずれか一方であって、長手方向が短い走査回路に接続するグローバル配線群であることを特徴とする。本構造により、第二半導体素子上の垂直走査回路部の長手方向と水平走査回路部の長手方向を平行になるように配置しても、垂直または水平走査回路を構成する一行又は一列の幅を画素の一行又は一列の幅よりも狭くする必要がない。

さらに、本発明に係るMOSセンサの一態様によれば、前記新たなグローバル配線を形成するのは、垂直走査回路部に接続するグローバル配線群であることを特徴とする。本構造により、水平読み出し回路部に接続するグローバル配線、即ち出力信号線の配線長を延長する必要が無く、信号線負荷容量の増大を回避できる。

さらに、本発明に係るMOSセンサの一態様によれば、前記新たなグローバル配線を形成した信号線については、それぞれのグローバル配線の配線長の合計が互いに同一になるように、新たなグローバル配線の長さを延長した延長部を有することを特徴とする。本構造により、信号線負荷容量が一様になるので、信号遅延のバラツキに起因する感度ムラや固定パターンノイズ等の画質低下を改善或いは防止することができる。

さらに、本発明に係るMOSセンサの一態様によれば、水平読み出し回路の画素信号入力接点が垂直画素列の中央部に位置することを特徴とする。本構造により、第一半導体素子の第二半導体面に形成された垂直信号線の中央部分において電気的接続をとることができるので、垂直信号線の端部において電気的接続をとる場合に比べ、撮像面内の上下位置に起因する信号線負荷変動の影響を軽減し、シェーディングを改善できる。

さらに、本発明に係るMOSセンサの一態様によれば、第二半導体素子上に形成した垂直走査回路の配列ピッチが画素の垂直方向の配列ピッチより広い配列ピッチであることを特徴とする。受光領域の外形が横長である場合には、垂直走査回路の長手方向の寸法が水平走査回路の長手方向の寸法より小さいので、水平走査回路の長手方向の寸法を超えない範囲において垂直走査回路の長手方向の寸法を拡大することができるからである。これにより、垂直走査回路の配列ピッチを広げ回路配置を容易にし、画素微細化或いはMOSセンサを小型化できる。

さらに、本発明に係るMOSセンサの一態様によれば、第一半導体素子及び第二半導体素子の外形形状は正方形又は長方形であって、素子周辺の四隅（コーナ部）の一又は複数個所において、研磨領域を有することを特徴とする。本構造により、MOSセンサが実装される撮像装置に合わせ、MOSセンサ外周のコーナ部を研磨等により除去でき、MOSセンサ及びこれを搭載した撮像装置をさらに小型化することができる。

さらに、本発明に係るMOSセンサの一態様によれば、第二半導体素子上には前記長手方向が平行である垂直走査回路部、水平走査回路部及び水平信号読み出し回路部、インターフェース（I/F）回路部を有し、駆動タイミング発生回路，デジタル信号処理回路及び外部インターフェース（I/F）回路部を有する第三半導体素子を第二半導体素子の第一半導体面に積層した構造であることを特徴とする。本構造により、周辺回路を設けた第二半導体素子の面積が受光領域を形成した第一半導体基板の面積よりも大きくなることを防止できるので、MOSセンサ及びMOSセンサが実装される撮像装置をさらに小型化することができる。より好適には、円形又は五角形以上の多角形の第一半導体素子、第二半導体素子、第三半導体素子を積層した円柱形、或いは多角柱型であることを特徴とする。

さらに、本発明に係るMOSセンサの一態様によれば、制御信号に係るグローバル配線を受光領域外の端部まで延長し、各グローバル配線に、画素行又は列に隣接した保護回路に接続していることを特徴とする。より好適には、該保護回路は、第一半導体素子の第一半導体面側に形成した遮光膜の下方に形成されることを特徴とする。本構造により、グローバル配線につながる各画素の入力ゲート酸化膜の静電気破壊を防止でき、さらに保護回路が遮光膜下方に配置しているので、光電荷による誤動作を回避できる利点がある。

さらに、本発明に係るMOSセンサの一態様によれば、制御信号に係るグローバル配線の両端を第一半導体素子の端部まで延在した構造を有することを特徴とする。本構造により、第一半導体素子を形成する第一ウエーハ基板上においてグローバル配線を連続して電気的接続をとることができるので、グローバル配線と接続する入力ゲート酸化膜の静電破壊を防止することができる。

さらに、本発明に係るMOSセンサの一態様によれば、第一半導体素子の第一半導体面側に形成した受光領域の端部における素子分離領域幅は、受光領域内部の画素間の素子分離領域幅の１／２であることを特徴とする。本構造により、二以上のMOSセンサを近接させた多面撮像装置を構成する場合において、素子間において画素の欠落を防止することができ、また素子間につなぎ目がある場合においても画素のサンプリングポイントを複数素子間において一様に維持することができる。

さらに、本発明に係る半導体集積回路の一態様によれば、前記MOSセンサを構成する第一半導体素子を一又は複数個を第一のウエーハ基板上に規則的に配置し、かつスクライブ領域を跨いで各グローバル配線がウエーハ周辺部まで延在し、シャント配線又は入力保護回路に接続していることを特徴とする。本構造により、本発明に係るMOSセンサを構成する第一半導体素子上に入力保護回路を設けることなく、ウエーハ状態においても第一半導体素子上のグローバル配線に接続する入力ゲート電極下のゲート酸化膜を静電気破壊から保護できるので、MOSセンサの信頼性の向上、及び製造歩留りを向上させ、製造コストを削減することができる。

さらに、本発明に係る半導体集積回路の一態様によれば、前記MOSセンサを構成する第一半導体素子を一又は複数個を第一のウエーハ基板上に規則的に連続して配置し、各グローバル配線がウエーハ上において連続しかつウエーハ周辺部まで延在していることを特徴とする。さらに好適には、該グローバル配線の端部には、シャント配線又は入力保護回路が接続されていることを特徴とする。本構造により、MOSセンサを構成する第一半導体素子上に入力保護回路を設けることなく、ウエーハ状態においても第一半導体素子上のグローバル配線に接続する入力ゲート電極下のゲート酸化膜を静電気破壊から保護できるので、MOSセンサの信頼性の向上、及び製造歩留りを向上させ、製造コストを削減することができる。

さらに、本発明に係る半導体集積回路の一態様によれば、前記第一半導体素子の第一半導体面側に形成した受光領域の端部における素子分離領域の幅を、受光領域内部の画素間の素子分離幅の１／２とした第一半導体素子を一又は複数個、第一のウエーハ基板上に連続配置したことを特徴とする。第一のウエーハ基板上において画素を均一な配列ピッチでかつ連続的に分布させることができるので、必要とされるMOSセンサの外形形状、即ち総画素数の多い大サイズのMOSセンサから総画素数の少ない小サイズのMOSセンサまで対応でき、その外形形状もダイシング位置により自由に変更することができる。

本発明に係る撮像装置は、本発明に記載のMOSセンサを組み込んだプローブ型内視鏡装置であることを特徴とする。小型化したMOSセンサを組み込むことにより、内視鏡プローブの細径化が可能になる。

本発明に係る撮像装置は、本発明に記載のMOSセンサを組み込んだカプセル型内視鏡装置であることを特徴とする。ローコストかつ小型化したMOSセンサを組み込んだカプセル型内視鏡による診断と治療の普及に貢献できる。

本発明に係る撮像装置は、本発明に記載のMOSセンサを複数個使用した撮像装置であることを特徴とする。素子間における画素の欠落を無くし、画素のサンプリングポイントを複数の素子間において一様に維持することができるので、例えば、複数のMOSセンサを個別に体内に搬入し、体内患部近傍においてこれら複数のMOSセンサを組み合わせ、受光領域の面積を容易に拡大することができる。

本発明によれば、MOSセンサを小型化できるので、これを用いた内視鏡プローブやカプセル内視鏡の細径化、小型化が容易になり患者の苦痛を低減できる。受光領域の周囲に走査回路、その他の周辺回路やボンディングパッドの配置を回避できるので、受光領域の中心位置と素子の中心位置を一致させることができる。そのため、光学系を含めた撮像モジュールの小型化が容易になる。受光領域の周囲に走査回路等がないため、受光領域の外形形状が矩形に限定されず、使用目的に応じて例えば多角形や円形に近い形状とすることが容易になり、内視鏡等の低侵襲化が可能になる。MOSゲート入力回路につながるグローバル配線は、MOSセンサ製造工程においてシャント配線又は入力保護回路に接続しているので、ゲート絶縁膜の静電破壊を抑止することができる。加えて、MOSセンサの小型化によるスクライブラインの本数増加に対しても、MOSセンサの面付け数を増やすことができるので、特に大幅なコストダウンを要求される使い捨てのカプセル型内視鏡用途等に適用する上で極めて有用である。

（ａ）は第一半導体素子１１０のグローバル配線と画素配置を説明する平面図、（ｂ）は第二半導体素子１２０の第二半導体面上の回路等の配置を示す平面図、及び（ｃ）は第一半導体素子１１０の第二半導体面と第二半導体素子１２０の第二半導体面を対抗させ積層したMOSセンサの斜視図である。 （ａ）は第一の半導体素子１１０と第二半導体素子１２０を積層したMOSセンサであって、図１に示したＡ−Ａ’部分の断面図、（ｂ）はＢ-Ｂ’部分の断面図、及び（ｃ）は第二半導体素子１２０の第二半導体面の平面図である。 （ａ）は第一の実施形態における第一半導体素子１１０のグローバル配線と画素配置を説明する平面図、及び（ｂ）は第二半導体素子１２０の第一半導体面上の回路等の配置を示す平面図である。 （ａ）は第二の実施形態における第二半導体素子１２０の第一半導体面上の回路等の配置を示す平面図、及び（ｂ）は第一半導体素子１１０と第二半導体素子１２０を積層したMOSセンサにおける（ａ）に示すＡ−Ａ’部の断面構造図である。 （ａ）は４トランジスタ構成の画素等価回路図、及び（ｂ）は４画素共有回路構成における等価回路図である。 （ａ）は第三の実施形態における第一半導体素子１１０のグローバル配線と画素配置を説明する平面図、及び（ｂ）は第二半導体素子１２０上の回路等の配置を示す平面図である。 （ａ）は第四の実施形態における第一半導体素子１１０のグローバル配線と画素配置を説明する平面図、及び（ｂ）は第二半導体素子１２０上の回路等の配置を示す平面図である。 （ａ）は第五の実施形態における第一半導体素子１１０のグローバル配線と画素配置を説明する画素配置を示す平面図、（ｂ）は第二半導体素子１２０上の回路等の配置を示す平面図、及び（ｃ）はMOSセンサの四隅（コーナ部）の研磨前、研磨後の斜視図である。 （ａ）は第六の実施形態における第一半導体素子１１０の画素配置を示す平面図、（ｂ）は第二半導体素子１２０上の回路等の配置を示す平面図、及び（ｃ）は第一半導体素子１１０の第二半導体面と第二半導体素子１２０の第一半導体面を対抗させかつ第二半導体素子１２０の第二半導体面と第三半導体素子１３０の第一半導体面積を対抗させ積層したMOSセンサの斜視図である。 （ａ）は第七の実施例における第一半導体素子１１０の第一半導体面の平面図、及び（ｂ）はＡ−Ａ’部における断面構造図である。 （ａ）は一般的な入力保護回路１１の等価回路図、及び（ｂ）は実施形態における入力保護回路１１’の接続を説明する等価回路図である。 （ａ）は第八及び第九の実施形態における第一半導体素子１１０のグローバル配線と画素配置を説明する平面図、及び（ｂ）はＡ−Ａ’部における断面構造図である。 （ａ）は第十の実施形態におけるウエーハ基板２１０の平面図、（ｂ）はその一部拡大図、及び（ｃ）は隣接する第一半導体素子間の断面構造図である。 （ａ）は第十一の実施形態におけるウエーハ基板２１０における第一半導体素子のパターニングを示す平面図、（ｂ）はウエーハ基板２１０とウエーハ基板２２０を積層した半導体集積回路３００の断面図、及び（ｃ）は断面図（ｂ）の一部拡大図である。 実施形態におけるMOSセンサの製造工程を示すフローチャートである。 （ａ）、（ｂ）、及び（ｃ）は、それぞれ第十二、第十三、第十四の実施形態に係るプローブ型内視鏡装置、カプセル型内視鏡装置、及び多面撮像装置の外形図である。 従来のMOSセンサの構造図及び一部拡大図である。

図１（ａ）は、第一半導体素子１１０のグローバル配線と画素配置を説明するための平面図である。第一半導体素子１１０は、第一半導体面とその反対側の第二半導体面を有する。本図では、第一半導体素子１１０の第一半導体面に形成されたｍ×ｎ個のアレー状に配置した画素１３と第二半導体面側に形成されたグローバル配線１６，１７，１９及びマイクロパッド２０等の位置関係を説明するため、これらを同一の図面上に図示している。即ち、第一半導体素子１１０の第一半導体面側から、第一半導体素子１１０の第二半導体面を透視した図面となっている。画素１３は、入射光信号を第一の半導体素子１１０の第二半導体面に形成された画素読み出し回路、例えば図１７の一部拡大図に示した３トランジスタ構成の画素回路等により電気信号に変換する。

同図（ｂ）は、第二半導体素子１２０の第二半導体面上に形成された回路等の配置を示す平面図の一例ある。第二半導体素子１２０の反対側の面（第一半導体面）には図示していない外部入出力端子が配置されている。これら第一半導体素子１１０と第二半導体素子１２０を互いの第二半導体面が対向するように積層することにより構成したMOSセンサ１００の斜視図を同図（ｃ）に示す。

第一半導体素子１１０には、画素を駆動する垂直走査回路、水平走査回路、信号読み出し回路、その他の周辺回路を配置せず、これらを第二半導体素子１２０の第二半導体面上に形成している。そのため、第一半導体素子１１０の第一半導体面は、画素１３からなる受光領域により全領域が占有されている。従って、素子の中心位置が受光領域中心位置（同図（ａ）の＋印）と一致する構造が実現し、さらに不感帯領域を無くした撮像面を形成することが可能である。

３トランジスタ構成の画素回路は、リセット信号１６及び行選択信号１７により駆動され、フォトダイオードに蓄積した信号電荷を出力信号線１９により外部に読み出す。これらの信号線１６，１７，及び１９はグローバル配線となり受光領域外、即ち第二半導体素子上に形成された駆動回路等の周辺回路とマイクロパッド２０、後述するマイクロバンプを介し接続する。本図では、一画素あたり二本の行方向のグローバル配線とこれに直交する方向に走る一本の列方向グローバル配線が形成される。その結果、ｍ×ｎ画素からなる受光領域の場合には、電源及びグラウンド配線を除いて、少なくとも行方向に２ｍ本、列方向にｎ本のグローバル配線が設けられる。

本図（ｂ）に図示した第二半導体素子１２０の第一半導体面上には、後述するように外部入出力端子が形成されている。他方、第二半導体面上には、上述の如く第一半導体素子１１０を駆動する垂直走査回路３、水平走査回路４及び信号読み出し回路５その他の周辺回路（６，７，８，９）が形成されている。第一半導体素子１１０を駆動するため、マイクロパッド２０が走査回路の各行および各列に配置されている。さらに第二半導体素子１２０は、外部回路からの入力信号、外部回路への出力信号及び電源線、グラウンド線等がパッド２１からＴＳＶ２２を介し、図示しない外部入出力端子と接続する。外部入力端子には入力保護回路１１が，外部入出力端子には入出力バッファ回路１０が接続している。

一般に、異なる素子間において電気信号の授受を行う場合には、各々の素子が有するボンディングパッドに接続した入出力バッファ回路を介し電気的接続を行うのに対し、本構造においては後述するように、第一半導体素子の第二半導体面が、第二半導体素子の第二半導体面と互いに対面するように積層し、前記第一半導体素子のマイクロパッド２０と前記第二の半導体素子のマイクロパッド２０とが後述するマイクロバンプを介し直接電気的に接続している。そのため、第一半導体素子のグローバル配線と第二半導体素子の入出力接点との間には入出力バッファ回路や入力保護回路は存在しない。

第一半導体素子の第二半導体面上における２ｍ本の入力信号グローバル配線とｎ本の出力信号グローバル配線は、第二半導体素子と電気的に接続するため、後述するように、コンタクトビアを有している。同様に第二半導体素子の第二半導体面上にも第一半導体素子の第二半導体面上にマイクロパッド２０を有し、コンタクトビアを介し第二半導体素子の第二半導体面側に形成した走査回路その他と接続している。

なお、図１（ａ）における列方向のグローバル配線１９に対応するマイクロパッド２０の配列ピッチと図１（ｂ）の信号読み出し回路５におけるマイクロパッド２０の配列ピッチが異なっている。行方向のグローバル配線を駆動する垂直走査回路３を第一半導体素子と同一形状の第二半導体素子上において、水平走査回路４、信号読み出し回路５と交差しないように配置するためである。このような場合には、グローバル配線１９に対応するマイクロパッド２０又は信号読み出し回路５におけるマイクロパッド２０のいずれか或いは両方の配列ピッチを変更する必要がある。即ち、他の配線を追加し、画素の配列と走査回路のピッチを整合させる必要がある。本課題の解決方法については、図３以降において詳述する。

図２（ａ）、（ｂ）は、第一半導体素子と第二半導体素子とを貼り合わせて形成したMOSセンサの断面構造を説明するための断面図である。第一半導体素子と第二半導体素子を接着層２７により積層した構造であって、図１に示したＡ−Ａ’部分に対応した断面図（ａ）、Ｂ-Ｂ’部分に対応した断面図（ｂ）及び第二半導体素子の第一半導体面の平面図（ｃ）である。

第一半導体素子１１０と第二半導体素子１２０は、互いの第二半導体面が対面するように積層されている。従って、第一半導体素子の第一半導体面が光入射方向に対して露出している。これに対し、第二半導体素子の第一半導体面には外部接続端子２３が露出している（同図（ｂ）、（ｃ））。第一半導体素子１１０と第二半導体素子１２０の間には、第一半導体素子と第二半導体素子が対向し、各信号に対応する位置にあるマイクロパッド２０とこれらの間隙において電気的接続を可能にするマイクロバンプ２６が形成されている（同図（ａ））。マイクロバンプ２６は、例えば、Ｉｎ（インジウム）とＡｕ（金）を含有している。

図２（ａ）に示した図１のＡ−Ａ’部の断面構造についてさらに詳しく説明する。第一半導体素子の第一半導体面には、フォトダイオード１４、素子分離領域２８が形成されている。素子分離領域２８には、公知のシャロートレンチアイソレーション（STI）、高濃度不純物層、或いはLOCOSと呼ばれる厚いシリコン酸化膜層のいずれであっても良い。第一半導体素子の第二半導体面には、画素回路を構成するMOSトランジスタやローカル配線が形成される。図中の２９は、MOSトランジスタを構成するソース或いはドレイン領域（例えば高濃度不純物をドープしたｎ型シリコン層）を示している。グローバル配線１６及び１７は、同一のメタル配線層をパターニングすることにより形成される。グローバル配線１６及び１７は、同一方向に延在し、互いに交差し短絡することがないからである。グローバル配線１６及び１７は層間絶縁膜により被覆されているため、コンタクトビア２５を介してグローバル配線の一部とマイクロパッド２０を接続している。第二の半導体素子についても同様に、グローバル配線１６及び１７に駆動信号を供給或いは出力信号１９を入力するマイクロパッド２０がコンタクトビア２５を介し内部回路に接続している。

第一半導体素子には、グローバル配線１６及び１７とは９０°延在方向が異なるグローバル配線１９が他と異なる配線層に形成されている。グローバル配線１６及び１７と交差させないためである。なお、図１（ａ）のＡ−Ａ’部には、本来、グローバル配線１９は存在していないが、配線層の相対的な位置関係を説明するため、あえて図２（ａ）にグローバル配線層１９を書き加えている。

図２（ｂ）に図示するように、第二半導体素子１２０の第一半導体面には、外部接続端子２３が形成され、第二半導体面に形成されたパッド２１と電気的に接続している。パッド２１の近傍には、入力或いは出力バッファ回路１０が付加されている。外部接続端子２３とパッド２１を電気的に接続可能にするため、Ｓｉ基板を貫通するシリコン貫通ビア（ＴＳＶ）２２が形成されている。

図３は、第一の実施形態における第一半導体素子１１０及び第二半導体素子１２０の構造を示す平面図（ａ）及び（ｂ）である。同図（ａ）も図１（ａ）と同様、第一半導体素子１１０の第一半導体面側から、第一半導体素子１１０の第二半導体面を透視した図面となっている。図１と同様に、第一半導体素子１１０は、第一半導体面とその反対側の第二半導体面を有する。本図では、第一半導体素子１１０の第一半導体面に形成されたｍ×ｎ個のアレー状に配置した画素１３と第二半導体面側に形成されたグローバル配線１６，１７，１９及びマイクロパッド２０等の位置関係を説明するため、これらを同一の図面上に図示している。画素１３は、入射光信号を第一半導体素子１１０の第二半導体面に形成された３トランジスタ構成等の画素読み出し回路により電気信号に変換する。

図１において説明したように、第一半導体素子１１０と第二半導体素子１２０を互いの第二半導体面が対向するように積層することによりMOSセンサを構成した。そのため、水平及び垂直方向のグローバル配線を駆動する垂直、水平走査回路、及び水平読み出し回路を第一半導体素子と同一形状の第二半導体素子上に配置する場合は、何れか一方の走査回路の長手方向の寸法を縮小する必要があった。これら走査回路を受光領域の外周に配置できないためである。その結果、マイクロパッド２０の配列ピッチを変更、或いは、他の配線を追加し、画素の配列と走査回路のピッチを整合させる必要があり、信号線の配線長を均一に揃えることが困難であった。そこで、このような技術課題を解決したのが、図３（ａ）、（ｂ）に図示した構造からなるMOSセンサである。

本実施例では、図３（ｂ）に示すように、第二半導体素子上の垂直走査回路部３の長手方向と水平走査回路部４及び水平読み出し回路部５の長手方向が平行になるように配置している。そのため、図３（ａ）に示すように、グローバル配線１９をこれと平面視座上、直交する新たなグローバル配線１９’に接続し、これに従いマイクロパッド２０の配列方向を９０度方向変換している。即ち、グローバル配線１９と異なる配線層に形成された新たなグローバル配線１９’とを接続点２４においてコンタクトビアを介し電気的に接続する。その結果、行方向のグローバル配線（本実施例では、グローバル配線１６，１７）と新たなグローバル配線１９’は同一方向に延在することになるので、これら行方向のグローバル配線と新たなグローバル配線１９’とを同一配線層を用いて形成することも可能になる。互いに交差することが無いからである。また、図示していないが、グローバル配線１９’と第二半導体素子上の信号読み出し回路との間では、マイクロパッド２０を二箇所以上設けることによりコンタクト抵抗を軽減し、或いはコンタクト不良の発生を防止してもよい。

さらに、前記新たなグローバル配線構造の採用により、同図（ｂ）に示すように、信号読み出し回路５の各列のマイクロパッド２０の配列ピッチを第一の半導体素子の第二の半導体面におけるグローバル配線１９‘に接続するマイクロパッド２０の配列ピッチと同一とすることができる。その結果、行及び列走査回路等を第二の半導体素子上の周辺部の２辺に直交するように配置しなければならないという構造上の制約を克服することができる。

図４は、第二の実施形態における第二半導体素子１２０の第二半導体面側の構造を示す平面図（ａ）及び同図のＡ−Ａ’部におけるMOSセンサの断面構造を示す断面図（ｂ）である。本実施例では、画素１３は、図５（ａ）に示す４トランジスタ構成の画素回路により、電気信号に変換する。読み出しトランジスタ（Ｔｒ４）が追加されたため、さらに読み出し制御のためのグローバル配線１８が必要になる。

なお、図１（ａ）及び図３（ａ）に対応する図面は省略したが、第一の実施例と同様に、第一半導体素子１１０の第一半導体面は、画素１３によりほぼ全領域が占有されている。従って、素子の中心位置が受光領域中心位置と一致する構造を実現し、かつ不感領域を削減した撮像面を形成する。４トランジスタ構成の画素回路は、リセット信号１６、行選択信号１７、読み出し信号１８により駆動され、フォトダイオードに蓄積した信号電荷を出力信号線１９により外部に読み出す。これらの信号線１６，１７，１８及び１９はグローバル配線となり受光領域外、即ち第二半導体素子に形成された集積回路とをマイクロパッド２０及びマイクロバンプ２６を介し接続する。本実施例では、一画素あたり三本の行方向のグローバル配線とこれに直交する方向に走る一本の列方向グローバル配線が形成される。その結果、ｍ×ｎ画素からなる受光領域の場合には、電源及びグラウンド配線を除いて、少なくとも行方向に３ｍ本、列方向にｎ本のグローバル配線が設けられる。

第一の実施例と同様、グローバル配線１９をこれと平面視座上、直交する新たなグローバル配線１９’に接続し、これに従いマイクロパッド２０の配列方向を９０度方向変換している。さらに本実施例では、信号読み出し回路５を第二半導体基板の中央部に配置することにより、グローバル配線１９の配線長に新たなグローバル配線１９’の配線長を加えた総配線長距離を最小化し信号線負荷容量の増大を抑制できると同時に、シェーディング（画面中央付近と周辺部における感度差）を軽減できる。

第一の実施形態と同様、グローバル配線１６、１７、１８は層間絶縁膜により被覆されているため、コンタクトビア２５を介してグローバル配線の一部とマイクロパッド２０とを接続している。第二半導体素子についても同様に、グローバル配線１６、１７、１８に駆動信号を供給或いは出力信号を入力するマイクロパッド２０がコンタクトビア２５を介し内部回路に接続している。図４（ａ）及び（ｂ）に示すように、グローバル配線１６、１７、１８は、同一方向に延在しかつ一画素あたり３本配置する必要がある。そのため、本実施例では、グローバル配線１６と１８を同一のメタル配線層を用い形成されている。他方、グローバル配線１７は、異なるメタル配線層により形成されている。これにより、グローバル配線１６、１７、１８及びマイクロパッド２０同士の間隔を広げることが容易になる。なお、同図（ｂ）では、グローバル配線１７に対応するマイクロパッド２０及びマイクロバンプ２６が図示されていない。これは、同図（ａ）からも明らかなように、グローバル配線１７に対応するマイクロパッド２０及びマイクロバンプ２６がＡ−Ａ’断面位置には存在しないからである。

図６は第三の実施形態に係る第一半導体素子１１０の平面図（ａ）及び第二半導体素子１２０の平面図（ｂ）である。なお、同図（ａ）はすでに説明したように、第一半導体素子１１０の第一半導体面側から第二半導体面を透視した図面となっている。同図（ｂ）に示すように、垂直走査回路３は、水平走査回路４及び水平読み出し回路５とその長手方向が平行になるように配置しており、かつ水平読み出し回路５を第二半導体素子の中央部に配置している。そのため、第二の実施例とは異なり、画素出力信号線に係るグローバル配線１９をこれと平面視座上、直行する新たなグローバル配線とする必要は無い。その代り、以下に説明するように、垂直走査回路から供給する画素駆動信号に係るグローバル配線を、平面視座上、直行する新たなグローバル配線に接続する必要がある。

図５（ａ）に示した４トランジスタ画素回路を採用した場合における行方向のグローバル配線数は、１画素当たり３本であった。素子の微細化等設計上及び製品歩留まり等の製造上の観点から、グローバル配線の本数及びこれらに電気的に接続するためのマイクロパッドの個数が少ないほど好ましい。図５（ｂ）に示す４画素共有回路を用いることにより、フォトダイオード１４及び読み出しトランジスタ（Ｔｒ４）をそれぞれ４個具備するが、増幅トランジスタ（Ｔｒ１）及びリセットトランジスタ（Ｔｒ２）をそれぞれ１個とし、行選択トランジスタを削除することにより、一画素当たり１．５トランジスタの画素回路を実現できる。その結果、行方向のグローバル配線数を、一の４画素共有回路当たり５本、即ち一画素当たり１．２５本に削減することができる。これにより、さらに画素を微細化し、或いはMOSセンサを小型化することが容易になる。本実施例では、図６（ａ）に示すように、破線で囲まれた垂直方向の４画素について上記の共有画素回路構成を適用している。

図６（ａ）において、垂直走査回路３から出力される駆動信号を伝達するグローバル配線群（リセット信号１６、読み出し信号１８−１、１８−２、１８−３、１８−４）をこれらと平面視座上、直交する新たなグローバル配線群（１６’、 １８−１’、１８−２’、１８−３’、１８−４’）に接続し、これに従いマイクロパッド２０の配列方向を９０度方向変換している。これらのグローバル配線は接続点２４においてコンタクトビアを介し電気的に接続する。その結果、新たなグローバル配線群（１６’，１８−１’、 １８−２’、 １８−３’、 １８−４’）とグローバル配線１９は同一方向に延在することになる。そのため、これらを、同一配線層を用いたパターニングにより形成することも可能になる。互いに交差することが無いからである。なお、図６（ａ）中において、一点鎖線で図示した矩形（２か所）は、それぞれ図（ｂ）における垂直走査回路３と水平読み出し回路５に対応する位置を説明するために書きくわえたものである。本構造により、一般的な画面の縦横比（縦方向よりも横方向が長い）においは、垂直走査回路を９０°回転し、水平走査回路と平行になるように配置することにより、垂直走査回路の長手方向を短縮することなく何れの走査回路も第二半導体素子上に並列配置することができる。また、画素信号を出力するグローバル配線１９の配線長を延長する必要が無い。

図７は第四の実施形態に係る第一半導体素子１１０の平面図（ａ）及び第二半導体素子１２０の平面図（ｂ）である。なお、同図（ａ）はすでに説明したように、第一半導体素子１１０の第一半導体面側から、第一半導体素子１１０の第二半導体面を透視した図面となっている。さらに、同図（ａ）においては、図面が煩雑になるのを避けるため、画素信号を出力するグローバル配線１９を敢えて記載していないが、図６（ａ）と同様、新たなグローバル配線群（１６’，１８−１’、 １８−２’、 １８−３’、 １８−４’）と平行にグローバル配線１９が存在する。なお、図７（ａ）中において、一点鎖線で図示した矩形は、図（ｂ）における垂直走査回路３に対応する位置を説明するために書きくわえたものである。第三の実施形態と異なる点は、垂直走査回路３の長手方向を拡大し、水平走査回路４と同等としたことである。これにより、新たなグローバル配線群（１６’、 １８−１’、１８−２’、１８−３’、１８−４’）の配線間の距離（スペース）を広くできるので、画素サイズを微細化した場合においても配線が容易であり、かつ垂直走査回路３の設計も容易になる。さらに好ましくは、グローバル配線（１６、１８−１、１８−２、１８−３、１８−４）と新たなグローバル配線（１６’、 １８−１’、１８−２’、１８−３’、１８−４’）の各信号における総配線長が同一になるように、新たなグローバル配線（１６’、 １８−１’、１８−２’、１８−３’、１８−４’）の配線長の長さを延長した延長部を有している。本構造により、信号線負荷容量が一様になるので、信号遅延のバラツキに起因する感度ムラや固定パターンノイズ等の画質低下を改善或いは防止することができる。

図８は、第五の実施形態における第一半導体素子１１０の平面図（ａ）、第二半導体素子１２０の平面図（ｂ）、及びMOSセンサ１００の斜視図（ｃ）である。なお、同図（ａ）はすでに説明したように、第一半導体素子１１０の第一半導体面側から、第一半導体素子１１０の第二半導体面を透視した図面となっている。本実施形態では、図示するように、第一半導体素子１１０の四隅（コーナ部）に、研磨領域３０−１１、３０−１２、３０−１３、３０−１４、及び第二半導体素子１２０の第一半導体素子１１０の四隅に対応する位置に、研磨領域３０−２１、３０−２２、３０−２３、３０−２４を有している。研磨領域には、第一半導体素子１１０については、画素１３を有していないが、研磨領域外から延長したグローバル配線を有する場合がある。第二半導体素子１２０については、回路部、入出力端子、入出力バッファを有していない。

このような構造を有する第一半導体素子１１０と第二半導体素子１２０を積層し、同図（ｃ）の左に示すMOSセンサ１００を形成する。その後、MOSセンサ１００を搭載する撮像装置の形状に従い、研磨領域に相当する部位の一部またはすべてを化学的、或いは機械的研磨等により除去することにより、同図（ｃ）の右に示すような外周が八角形のMOSセンサ１００を製造することができる。本構造により、撮像装置のニーズに合わせた外形形状を容易に実現することができる。後述するように、ダイシング法によっても五角形以上の多角形或いは円形等の形状を作ることは可能であるが、本構造によれば特殊なダイシング方法を必要とせず、研磨量を調節することにより任意の外形形状を容易かつ迅速に作ることができる。また、本実施例では、同図（ａ）に示すように、受光領域の周囲の一部は画素１３が階段状に並んでおり、結像領域内の情報を効率的に検出できる配置となっている。なお、本実施形態では、四隅の全てを研磨領域としたが、これに限定されず、一か所、二か所、或いは三か所のみを研磨領域とすることもできる。

図９は、第六の実施形態における第一半導体素子１１０の平面図（ａ）、第二半導体素子１２０の平面図（ｂ）、及び第三半導体素子１３０をさらに積層したMOSセンサ１００の斜視図（ｃ）である。なお、同図（ａ）はすでに説明したように、第一半導体素子１１０の第一半導体面側から、第一半導体素子１１０の第二半導体面を透視した図面となっているが、グローバル配線等は省略し画素配列のみ記載している。本実施形態では、MOSセンサ１００をさらに小型化する場合に好適な構造を開示している。既に指摘したように、撮像素子のサイズが小さくなると周辺回路（不感帯領域）の面積は受光領域の面積に対し相対的に大きくなる傾向にある。特に、入出力端子部分の占める面積が、第二半導体素子１２０に占める割合が大きくなるので、端子数を減らし、或いは周辺回路の一部を第二半導体素子１２０の外部に形成する必要が生じる。特に、血管等に内視鏡を挿入する場合等にはより細径化が求められるため、本実施例に示すような円形、或いは五角形以上の多角形であることが望ましい。

図９（ａ）に示すように、第一半導体素子１１０の外形は円形であり、その内部に画素１３をアレー状に配置している。それ以外の構造に関しては、図８（ａ）と同様、グローバル配線を第一半導体素子１１０の第二半導体面側に形成している。さらに、第二半導体素子１２０の平面図（ｂ）に示すように、第二半導体素子１２０の第二半導体面上には、垂直走査回路３、水平走査回路４、水平読み出し回路５、AD変換回路７、及びインターフェース（I/F）回路９が形成されている。なお、AD変換回路７は、図示するように、画素列毎にＡＤ変換を行うカラム型AD変換回路が望ましい。それ以外の周辺回路、例えば、駆動タイミング発生回路，その他のデジタル信号処理回路等は第三半導体素子１３０に形成されている。即ち、同図（ｃ）に示すようにMOSセンサ１００は、第二半導体素子１２０の第一半導体面と第三半導体素子１３０の一方の面をマイクロパッド及びマイクロバンプにより電気的に接続し、第三半導体素子１３０の他方の面に外部入出力パッドを設けた三層構造から構成されている。

前述の如く、第一半導体素子１１０の第一半導体面は画素１３からなる受光領域２に占有させることができるので、従来、不感領域となっていた垂直、水平走査回路等を配置する必要が無い。そのため、レンズ光学系により集光されたセンサ面上の結像領域（図中の一点鎖線の円形）内にのみ画素１３を配置すれば良い。該結像領域の外には画像情報が無いためである。なお、図示していない結像領域の中心、受光領域の中心及び第一の半導体素子１１０の中心位置が一致していることは言うまでもない。

なお、従来のウエーハダイシング技術では、第一半導体素子１１０、第二の半導体素子１２０、及び第三半導体素子１３０の外形を、円形、楕円形、その他五角形以上の多角形に加工することは困難であった。近年、従来のブレードダイシング法或いはレーザ溶融方式とは異なる新たなレーザ加工方法が実用化している（特許文献８）。即ち、多光子吸収を起こさせる条件でかつ加工対象物であるシリコン基板内部に集光点を合わせ、パルスレーザを切断予定ラインに沿って移動させることにより、被加工物、例えばシリコン基板内部にクラック等の改質領域を切断予定ラインに沿って形成する。このようにして形成された改質領域は、基板切断時の起点となるもので、自然に割断あるいはその後の曲げ応力やせん断応力等の人為的な力を加える工程を経て制御性のよい割断方法が実現する。そのため、格子状のダイシングラインに限定されることなく、曲線を含むダイシングラインであっても良いため、素子の外形形状を円形、楕円形及び五角形以上の多角形に加工することも容易である。

図１０は、第七の実施形態における第一半導体素子１１０の平面図（ａ）、及び平面図（ａ）記載のＡ−Ａ’部分に対応するMOSセンサ１００の断面図（ｂ）である。なお、同図（ａ）はすでに説明したように、第一半導体素子１１０の第一半導体面側から、第一半導体素子１１０の第二半導体面を透視した図面となっている。本実施形態では、図７（ａ）に示した制御信号に係るグローバル配線、例えば１６、１８−１、１８−２、１８−３、１８−４を受光領域の外部まで延長する。即ち、図１０（ａ）におけるＡ−Ａ’部断面構造（同図（ｂ））に示すように、グローバル配線（本図では１８−１）を素子端部の素子分離領域２８の下部まで延在させ、図示していない不純物をドープしたポリシリコン抵抗を介しｎ^＋領域に接続している。ｎ^＋領域は、画素読み出し回路に隣接する位置にある、図示していないＭＯＳトランジスタのドレイン部を形成しており、該ＭＯＳトランジスタのゲートはソース部と共に接地(GND)されている。図１０（ａ）に図示するように、これらの抵抗成分とMOSトランジスタは、以下に説明する静電気破壊に対する保護回路１１’を形成する。

図１１（ａ）は、図１７において説明した外部入力端子とＭＯＳトランジスタの入力ゲート電極の間に挿入される入力保護回路１１の一例である。アバランシェブレークダウンを利用した保護回路であり、ゲート接地したｎＭＯＳトランジスタ、ピーク電流を制限する３ＫΩ程度の直列抵抗（Ｒｒ）及び１〜１０ＫΩ程度の並列抵抗（Ｒｄ）から構成され、外部入力端子が高電圧の静電気に曝された場合においてもゲート絶縁膜の静電破壊を防止することができる。これに対し、図１１（ｂ）は、前記図１０（ｂ）に示した入力保護回路11’の等価回路、接地したシャント（短絡）配線３４、及び第一半導体素子１１０のグローバル配線及び第二の半導体素子１２０の出力端子等を含む等価回路図である。本実施例では、入力保護回路１１’の入力部３３が、グローバル配線と直結している。そのため、グローバル配線に接続するMOSトランジスタのゲート酸化膜が静電破壊するリスクを回避できる。

さらに本実施形態においては、第一半導体素子の第一半導体面側に形成した遮光膜３０の下方に保護回路１１’が形成されている。図１０（ａ）に図示したように、遮光膜３０は受光領域の端部において数画素から数十画素列或いは画素行を外光から遮断するため、Ａｌ等の遮光性薄膜からなる。このような遮光領域は、「光学的黒」あるいは「オプティカルブラック（ＯＢ）」と呼ばれ、出力信号の黒レベルの基準を得るために形成される。本構造により、不感帯の面積増加を最小限に抑えつつ、かつグローバル配線につながる各画素の入力ゲート酸化膜の静電気破壊を防止できる。さらに保護回路１１’を遮光膜下方に配置したので、光電荷による誤動作を回避できる利点がある。

図１２は、第八及び第九の実施形態における第一半導体素子１１０の平面図（ａ）、及び平面図（ａ）のＡ−Ａ’部に対応するMOSセンサ１００の断面図（ｂ）である。なお、同図（ａ）はすでに説明したように、第一半導体素子１１０の第一半導体面側から、第一半導体素子１１０の第二半導体面を透視した図面となっている。

第八の実施形態は同図（ａ）、及び（ｂ）に図示するように、制御信号に係るグローバル配線、例えば図示するグローバル配線１８−１の両端が第一半導体素子１１０の端部まで延在している。本構造により、第一半導体素子１１０をウエーハ基板上にパターニングし、かつ素子間の所謂スクライブ領域上にアルミニウム（Ａｌ）等の導電体を別途パターニングしておくことにより、上記第一半導体素子１１０上のグローバル配線と連結することが可能になる。その結果、後述するように、ウエーハ周辺領域等に配置したシャント配線、或いは静電気保護回路と接続し、グローバル配線と接続する入力ゲート酸化膜の静電破壊を防止することができる。第一半導体素子１１０及び第二半導体素子１２０を積層した後においては、グローバル配線が外部環境に曝されることなく、また第二の半導体素子１２０第二の半導体素子１２０側の出力端子（マイクロパッド２０）に直結するため、グローバル配線に接続するMOSトランジスタのゲート酸化膜が静電破壊するリスクは低下する。

他方、第一半導体素子１１０及び第二半導体素子１２０を積層する前においては、第一半導体素子１１０における入力ゲート酸化膜を静電気破壊から保護する必要がある。そこで、本実施例のように、グローバル配線を第一半導体素子１１０上において素子端部まで延在させておけば、少なくとも、図１１（ｂ）に図示するように、グローバル配線がシャント配線、或は保護回路１１’の接続点３３と接続しているので、入力ゲート酸化膜を静電気破壊から保護することができる。他方、第一半導体素子１１０及び第二半導体素子１２０の積層工程後においては、図１１（ｂ）に図示するように、グローバル配線は、第二半導体素子１２０の出力端子に対応するマイクロパッド２０に接続しているので、積層したウエーハ基板をダイシングにより割断した後においても、入力ゲート酸化膜の静電気破壊リスクは軽減される。

第九の実施形態は同図（ｂ）に図示するように、第一半導体基板１１０の第一半導体面側に形成した受光領域の端部における素子分離領域２８の幅（Ｌ３）が、受光領域内部の画素間の素子分離領域２８の幅（Ｌ２）の１／２であることを特徴とする。本構造により、二以上のMOSセンサを近接させて使用する多面撮像装置を構成する場合において、素子間における画素の欠落を最小限とすることができ、また複数の素子間においても画素間距離（Ｌ１）、即ち、サンプリングポイントを素子間境界領域においても一様に維持することができる。さらに好適には、上述の如く、制御信号に係るグローバル配線、例えば１６、１８−１、１８−２、１８−３、１８−４を受光領域の端部まで延在した構造を有することが好ましい。製造段階、即ちウエーハ状態においては、複数の第一半導体素子１１０の間にはスクライブ領域を別途設けることなく、第一半導体素子１１０のマスクパターンを連続してパターニング（面付け）することにより、上記の素子分離領域２８及びグローバル配線が素子と素子の間においても連続形成された構造とすることができる。

図１３は、第十の実施形態における第一半導体素子１１０を製造するためのウエーハ２１０（半導体集積回路）の平面図（ａ）、平面図（ａ）の一部拡大図（ｂ）、及び拡大図（ｂ）の断面構造図（ｃ）である。平面図（ａ）及び平面図（ａ）の一部拡大図（ｂ）に図示するように、第一半導体素子１１０を一又は複数個、第一のウエーハ基板上２１０上に配置し、各信号線に対応するグローバル配線がウエーハ上においても連続し、かつウエーハ周辺部まで延在している。ウエーハ周辺部には、シャント配線３４が、さらに必要な場合は電気的接点３３を介し、保護回路11’がグローバル配線と接続している。入力保護回路11’は、第一半導体素子１１０の外部であるが、第一半導体素子１１０を製造するための同一ウエーハ基板上において製造可能である。これらの等価回路は、既に、図１１（ｂ）において説明した通りである。

同一信号のグローバル配線はスクライブ領域をまたいで複数の第一半導体素子１１０にわたり連続して延在し、入力保護回路11’との間にある短絡配線３４に接続する。短絡配線３４を設けることにより、保護回路と接続すべき多数のグローバル配線を一つにまとめることができる。第一半導体素子１１０を面付けしたウエーハ基板２１０上には保護回路11’がウエーハ基板の外周近傍に面付けされている。一般に、ウエーハ基板の外周近傍における半導体素子の製造歩留まりが低いこと及び保護回路自体は第一の半導体素子１１０に比べ微細加工を求められないからである。

図１３（ｃ）の断面構造図に示すように、第一のウエーハ基板上２１０上にパターニングされた複数の第一半導体素子１１０の境界部分においては、グローバル配線が連続している。複数の第一半導体素子１１０の間の領域にグローバル配線のパターンが存在しない場合は、別途、アルミニウム等の導体を追加しグローバル配線を電気的に連続させる必要があるが、本図に示すように、第一半導体素子１１０のマスクパターンを連続してパターニングすることにより、素子間のグローバル配線をつなげることができる。

なお、第二の半導体素子１２０を面付けしたウエーハ基板２２０は、第一の半導体素子１１０の第二半導体面と第二の半導体素子１２０の第二半導体面が対向するようにウエーハ基板２１０とウエーハ基板２２０を貼り合わせることにより本願発明のMOSセンサ１００が一時に複数形成される。ウエーハ基板２２０上の第二の半導体素子１２０の配置は、ウエーハ基板２１０上の第一の半導体素子１１０配置に対応している。従って、ウエーハ基板２１０上に配置した保護回路１１’の位置に対応するウエーハ基板２２０上には第二の半導体素子１２０は面付けされていない。

上記のウエーハ基板２１０とウエーハ基板２２０を貼り合わせた後に、ダイシングにより本願発明に係る個別のMOSセンサ１００が得られる。ダイシング工程では、スクライブ領域上を通るグローバル配線も同時に切断される。シャント配線３４と第一の半導体素子１１０の間を通るグローバル配線も同時に切断されるため、保護回路１１’、及びシャント配線３４は完全に第一の半導体素子１１０上のグローバル配線から切り離されることになる。

第一半導体素子１１０上のMOSトランジスタのゲート酸化膜を静電破壊から保護する必要があるのは、第一半導体素子１１０及び第二の半導体素子１２０を積層する前の段階、即ち第一半導体素子１１０のウエーハ前工程のみである。既に、図１１（ｂ）に図示したように、グローバル配線がシャント配線３４、或は保護回路１１’の接続点３３と接続しているので、入力ゲート酸化膜を静電気破壊から保護することができ、第一及び第二半導体素子の積層工程後は、グローバル配線は、第二半導体素子１２０の出力端子に対応するマイクロパッド（２０）に接続する。そのため、ウエーハ基板をダイシングにより割断した後も、入力ゲート酸化膜の静電気破壊リスクは軽減されている。

図１４は、第十一の実施形態における第一半導体素子１１０を製造するためのウエーハ２１０（半導体集積回路）の平面図（ａ）、第一半導体素子１１０を製造するための第一のウエーハ基板２１０と第二半導体素子１２０を製造するための第二のウエーハ基板２２０を積層した積層ウエーハ３００（半導体集積回路）の断面構造図（ｂ）、及び断面構造図（ｂ）の一部を拡大した断面構造図（ｃ）である。

同図（ａ）及び（ｂ）に図示するように、第一半導体素子１１０の一又は複数個を第一のウエーハ基板２１０上に連続配置し、図示していないグローバル配線がウエーハ上においても連続し、かつウエーハ周辺部まで延在し、図示していないシャント配線、或は入力保護回路に接続する構造は、図１３で説明した構造と同様である。さらに、第一半導体素子１１０の第二半導体面と第二半導体素子１２０の第二半導体面が対向するように第一のウエーハ基板２１０と第二のウエーハ基板２２０とをマイクロバンプ２６を挟んで貼り合わせ、積層ウエーハ３００を得る。第一半導体素子１１０の第一半導体面側には、画素１３上に複数のマイクロレンズ３２が形成されている。また、第二半導体素子１２０の第一半導体面側には、複数の外部接続端子２３が形成されている。

本実施例では、複数の第一半導体素子１１０の間にはスクライブ領域を別途設けることなく、第一半導体素子１１０のマスクパターンを連続してパターニング（面付け）することにより、上記の素子分離領域２８及びグローバル配線が素子と素子の間においても連続形成された構造とすることができる。図１４（ｃ）の断面構造図を参照しながら説明すると、第一半導体素子１１０と隣接する第一半導体素子１１０の境界はダイシング位置に相当する。この境界部分における素子分離領域の幅は、第一半導体素子１１０に形成された受光領域における素子分離領域の幅（Ｌ２）と同等である。従って、この境界部分の中央部においてウエーハをダイシングすることにより、第九の実施形態におけるMOSセンサ１００を製造することが可能になる。なお、ウエーハダイシングにおいては、既に説明したレーザ加工方法（特許文献８）を用いるのが好適である。

本構造により、複数の第一半導体素子１１０の間にはスクライブ領域を別途設けることなく、第一半導体素子１１０のマスクパターンを間隙を空けずに連続してパターニング（面付け）することにより、上記の素子分離領域２８及びグローバル配線を素子間において連続させ、かつ画素の配列ピッチを一様に維持した状態でウエーハ上に規則的に分布させることができる。そのため、必要とされるMOSセンサの外形形状に応じ、ダイシングにより任意の素子形状を有するMOSセンサを個片化することが可能になる。加えて、スクライブ領域と呼ばれるダイシング時の切り白幅を確保する必要が無いので、一枚のウエーハから個片化できる第一半導体素子１１０の個数を増大させることができる。

また、本構造により、MOSセンサの外形形状を予め決定する以前にMOSセンサを構成する第一半導体基板の製造工程を開始でき、かつ大量生産及び少量多品種のいずれにも対応することができるので、納期短縮と製造コストの削減が容易になる。好ましくは、第十の実施形態（図１３）と同様、ウエーハ周辺部にシャント配線又は入力保護回路を配置することにより、各グローバル配線につながる入力ゲート酸化膜の静電気破壊を防止できることは言うまでもない。このように、一枚のウエーハ基板から多数の第一半導体素子を製造可能であり、かつ静電気破壊による製造歩留りの低下を防止できるので、製造コストの飛躍的な削減が期待される。そのため、特に「使い捨て」を前提とするカプセル型内視鏡用途等に適用する場合において、大幅なコストダウンに寄与する。

本発明の実施形態に係る製造工程（フローチャート）を図１５に示す。第一半導体素子１１０を面付けしたウエーハ２１０の前工程においては、半導体素子１１０上において画素を駆動する各グローバル配線は、ウエーハ周辺領域まで連続して延在した構造を形成する工程を含む。また、第二半導体素子１２０を面付けしたウエーハ２２０の前工程においては、第二半導体素子１２０の第一半導体面の外部接続端子２３と第二半導体面側のパッド２１を電気的に接続するTSV構造の形成工程を含む。ウエーハ２１０、２２０共にマイクロパッド形成工程を有する。次に、ウエーハ２１０、２２０、必要に応じて２３０を互いに貼り合わせた後に、互いに対向するマイクロパッドを確実に導通させるため、ウエーハ２１０、２２０、２３０面上のいずれかまたは全てにマイクロバンプを形成する。

ウエーハ２１０とウエーハ２２０を貼り合わせ後、ダイシング工程に進み、個別のMOSセンサ１００に分割する。なお、第三半導体素子１３０を積層するMOSセンサにおいては、ウエーハ２１０とウエーハ２２０を貼り合わせ後に、第三半導体素子１３０を形成するウエーハ２３０をさらに積層する工程をダイシング工程前に挿入してもよい。既に説明したように、ウエーハ２１０とウエーハ２２０を貼り合わせる前段階においては、第一半導体素子１１０のＭＯＳトランジスタのゲート絶縁膜の静電気破壊を防止する手段を講じている。ダイシング工程において、保護回路部分を分離分割する工程を含む。また、ダイシング後、個片化したMOSセンサ１００の四隅（コーナ部）を研磨し、より狭い空間内への実装を容易にする工程を付加してもよい。

図１６(a)は、第十二の実施形態であり、本願発明のMOSセンサ１００を組み込んだプローブ型内視鏡４００の構造図である。集光レンズ４０１、照明用ＬＥＤ４０３、支持基板４０４、通信ケーブル４０７から構成されている。MOSセンサの外形および受光領域が円形であるため、断面が円形の内視鏡プローブ内に効率的に組み込むことができる。また、受光領域中心の位置がMOSセンサの外形中心位置と一致しているので、レンズ光学系中心４０２に入射角度ゼロ度で入射する入射光がMOSセンサの外形及び撮像領域中心位置に到達する。

図１６（ｂ）は、第十三の実施形態であり、本願発明のMOSセンサ１００を組み込んだカプセル内視鏡５００の構造図である。集光レンズ５０１、照明用ＬＥＤ５０３、支持基板５０４、ボタン電池５０５、無線通信インターフェイス素子５０６、通信アンテナ５０７から構成されている。MOSセンサの外形が円形であるため、レンズと同じ円形のレンズ鏡筒に取り付けられ、断面が円形のカプセル内に搭載されている。また、受光領域中心の位置がMOSセンサの外形中心位置と一致しているので、レンズ光学系中心５０２に入射角度ゼロ度で入射する入射光がMOSセンサの外形及び撮像領域中心位置に到達する。

図１６（ｃ）は、第十四の実施形態であり、本願発明のMOSセンサ１００を縦方向に３個、横方向に３個タイル状に組み合わせた多面撮像装置６００の構造図である。MOSセンサ１００を複数並置することにより、容易に受光面積を拡大できる。既に説明した通り、不感帯領域が無いので組み合わせるMOSセンサ１００の個数や組み合わせ形状は自由である。本撮像装置６００は、初めから複数のMOSセンサ１００を組み立て固定した撮像装置に限定されず、例えば、個別のMOSセンサ１００を体内に挿入し、体内においてこれらをタイル状に密接して並置することにより撮像面積を拡大する用途などにも有効である。

本発明のMOSセンサは、前記プローブ型内視鏡装置及びカプセル内視鏡装置等の医療用途に使用される場合に限定されない。小型、軽量を求められるデジタルカメラや携帯電話器等の小型携帯機器、多数のセンサを搭載する必要がある自動車等の車載用途、監視用途やロボットの目、さらには人工網膜等にも好適であることは言うまでもない。

１ 従来のMOSセンサ
１００ 本発明のMOSセンサ
１１０ 第一半導体素子
１２０ 第二半導体素子
１３０ 第三半導体素子
２１０ 第一半導体素子１１０を製造するためのウエーハ
２２０ 第二半導体素子１２０を製造するためのウエーハ
２３０ 第三半導体素子１３０を製造するためのウエーハ
３００ ウエーハ２１０及び２２０（及び２３０）を貼り合わせた積層ウエーハ
４００ 細径内視鏡装置におけるプローブ先端部分
５００ カプセル型内視鏡装置
６００ 多面撮像装置
PD フォトダイオード
Tr トランジスタ
Si シリコン
SiO₂ 二酸化シリコン
ｎ＋ 高濃度不純物（ヒ素又はリン）をドープしたｎ型シリコン層

Claims (15)

1. 外形形状が同一の第一半導体素子と第二半導体素子を互いの第二半導体面が対向するように積層した構造において、第一半導体素子の第一半導体面を二次元画像情報の入力面となる受光領域とし、第一半導体素子の第二半導体面に画素回路及びグローバル配線層を有し、第二半導体素子の第一半導体面には入出力端子を有し、第二半導体素子の第二半導体面には垂直走査回路、水平走査回路、水平読み出し回路を有した構造であって、前記垂直走査回路、前記水平走査回路、前記水平読み出し回路は、平面視座上、前記受光領域の内部に位置するように配置され、かつ前記垂直走査回路の長手方向と前記水平走査回路の長手方向が平行であることを特徴とするMOSセンサ。
2. 第一半導体素子の第二半導体面において、平面視座上、互いに直交する二方向のグローバル配線群のいずれか一方の配線群を、コンタクトビアを介しこれとは異なる配線層上の新たなグローバル配線群に接続した構造であって、他方の配線群と該新たなグローバル配線群が平面視座上、平行であることを特徴とする請求項１に記載のMOSセンサ。
3. 前記新たなグローバル配線群は、水平読み出し回路又は垂直走査回路のいずれか一方に接続する配線群であって、これら回路について長手方向が短い回路に接続するグローバル配線群に対し、前記新たなグローバル配線群を形成することを特徴とする請求項２に記載のMOSセンサ。
4. 前記新たなグローバル配線群を形成するのは、垂直走査回路に接続するグローバル配線群であることを特徴とする請求項３に記載のMOSセンサ。
   
5. 水平読み出し回路を第二半導体素子の中央部に配置したことを特徴とする請求項４に記載のMOSセンサ。
6. 前記新たなグローバル配線の配線間距離が画素の垂直方向の配列ピッチより広いことを特徴とする請求項４又は請求項５に記載のMOSセンサ。
7. 制御信号に係るグローバル配線の両端を第一半導体素子の両端部まで延在した構造を有することを特徴とする請求項１乃至請求項６のいずれか一項に記載のMOSセンサ。
8. 第一半導体素子の第一半導体面に形成した受光領域の端部における素子分離領域の幅を、受光領域内部の画素間の素子分離領域幅の１／２としたことを特徴とする請求項１乃至請求項７のいずれか一項に記載のMOSセンサ。
9. 円形又は五角形以上の多角形の第一半導体素子、第二半導体素子を積層した円柱形、或いは多角柱形であることを特徴とする請求項１乃至請求項７のいずれか一項に記載のMOSセンサ。
10. 請求項７に記載のMOSセンサを構成する第一半導体素子の一又は複数個を第一のウエーハ基板上に規則的に配置し、かつ制御信号に係るグローバル配線がスクライブ領域を跨いでウエーハ周辺部まで延在していることを特徴とする半導体集積回路を有するウエーハ基板。
11. 請求項８に記載のMOSセンサを構成する第一半導体素子の一又は複数個を第一のウエーハ基板上に連続配置し、制御信号に係る各グローバル配線がウエーハ上において連続しかつウエーハ周辺部まで延在していることを特徴とする半導体集積回路を有するウエーハ基板。
12. 制御信号に係るグローバル配線がウエーハ周辺部においてシャント配線又は入力保護回路に接続していることを特徴とする請求項１０又は請求項１１に記載の半導体集積回路を有するウエーハ基板。
13. 請求項１乃至請求項９のいずれか一項に記載のMOSセンサを組み込んだプローブ型内視鏡装置。
14. 請求項１乃至請求項９のいずれか一項に記載のMOSセンサを組み込んだカプセル型内視鏡装置。
15. 請求項１乃至請求項８のいずれか一項に記載のMOSセンサを複数個タイル状に密接して並置したことを特徴とする撮像装置。

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