[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TWI467746B - 半導體元件及其製造方法與電子裝置 - Google Patents

半導體元件及其製造方法與電子裝置 Download PDF

Info

Publication number
TWI467746B
TWI467746B TW100141094A TW100141094A TWI467746B TW I467746 B TWI467746 B TW I467746B TW 100141094 A TW100141094 A TW 100141094A TW 100141094 A TW100141094 A TW 100141094A TW I467746 B TWI467746 B TW I467746B
Authority
TW
Taiwan
Prior art keywords
connection
semiconductor
connection pad
semiconductor wafer
wafer unit
Prior art date
Application number
TW100141094A
Other languages
English (en)
Other versions
TW201246520A (en
Inventor
Kazuichiroh Itonaga
Machiko Horiike
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2010279833A external-priority patent/JP5664205B2/ja
Application filed by Sony Corp filed Critical Sony Corp
Publication of TW201246520A publication Critical patent/TW201246520A/zh
Application granted granted Critical
Publication of TWI467746B publication Critical patent/TWI467746B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

半導體元件及其製造方法與電子裝置
本發明係關於一種諸如一固態成像元件之半導體元件、製造該半導體元件之一種方法及包括該固態成像元件之一種電子裝置，諸如一相機。
作為一固態成像元件，已知一放大型固態成像元件，諸如一MOS，諸如一CMOS(互補金屬氧化物半導體)、影像感測器。此外，已知一電荷轉移型固態成像元件，諸如一CCD(電荷耦合元件)影像感測器。此等固態成像元件廣泛地用於數位靜態相機、數位視頻攝影機或諸如此類中。於最近數年中，就低電力電壓及電力消耗而言，MOS影像感測器已廣泛地用作裝配於行動裝置(諸如具有一相機或PDA(個人數位助理)之一可攜式電話)中之固態成像元件。
在MOS固態成像元件中，一單元像素包括充當一光電轉換單元之一光電二極體及複數個像素電晶體。MOS固態成像元件包括配置成二維陣列形狀之複數個單元像素之一像素陣列(像素區)及一周邊電路區。該複數個像素電晶體形成為MOS電晶體，且包括為一傳輸電晶體、一重設電晶體、一放大電晶體之三個電晶體，或包括另外包括一選擇電晶體之四個電晶體。
迄今，就一MOS固態成像元件之本身而論，已建議各種固態成像元件，其中包括其中配置複數個像素之一像素陣列之一半導體晶片與包括執行信號處理之一邏輯電路之一半導體晶片彼等電連接且因此組態為一單個元件。舉例而言，日本未經審查之專利申請公開案第2006-49361號揭示一種半導體模組，其中藉由微凸塊將其中在每一像素胞中包括一微墊之一背側照明式影像感測器晶片與包括其中形成一信號處理電路之若干微墊之一信號處理晶片彼此連接。
國際公開案第WO 2006/129762號揭示一種半導體影像感測器模組，其中堆疊包括一影像感測器之一第一半導體晶片、包括一類比/數位轉換器陣列之一第二半導體晶片、及包括一記憶體器件陣列之一第三半導體晶片。該第一半導體晶片與該第二半導體晶片經由一凸塊彼此連接，該凸塊係一導電連接導體。該第二半導體晶片與該第三半導體晶片藉由穿透該第二半導體晶片之一貫通觸點彼此連接。
如日本未經審查之專利申請公開案第2006-49361號中所揭示，已建議用於合併不同電路晶片(諸如影像感測器晶片及執行信號處理之邏輯電路)之各種技術。在相關技術中，實質已完成之功能晶片經由所形成之貫通連接孔彼此連接。另一選擇係，該等晶片經由凸塊彼此連接。
本申請案已建議一固態成像元件，其中包括一像素陣列之一半導體晶片單元與包括一邏輯電路之一半導體晶片單元彼此接合，以使得該等各別半導體晶片發揮充分效能且因此達成大量生產及低成本。該固態成像元件係藉由如下來形成：將包括一半完成像素陣列之一第一半導體晶片單元與包括一半完成邏輯電路之一第二半導體晶片單元接合；薄化該第一半導體晶片單元；及然後連接該像素陣列與該邏輯電路。該像素陣列與該邏輯電路係藉由如下來連接：形成連接至該第一半導體晶片單元之一佈線之一連接導體、穿透該第一半導體晶片單元且連接至該第二半導體晶片單元之一佈線之一貫通連接導體及形成為將該兩個連接導體彼此連接之一連接導體之一連接佈線。此後，將該成品劃分成若干晶片，且因此將該固態成像元件組態為一背側照明式固態成像元件。
在該固態成像元件中，該連接導體與該貫通連接導體經形成以隱埋於其之間間置有一絕緣膜之穿透該第一半導體晶片單元之一矽基板之貫通孔中。連接導體之剖面面積與貫通連接導體之剖面面積係相對較大的。出於此原因，當不忽略矽基板與連接導體及貫通連接導體之間所致的寄生電容時，已證明該寄生電容可使一電路之一驅動速度惡化且因此可致使固態成像元件之高效能之惡化。
在具有其中經接合之半導體晶片單元係藉由連接導體及貫通連接導體彼此連接之一組態之固態成像元件中，一對導體(連接導體及貫通連接導體)係連接至對應於每一垂直信號線之每一佈線(亦即，敷設佈線)。此時，出現作為寄生電容之接地電容及毗鄰耦合電容。舉例而言，接地電容係在一佈線與具有一接地電位之一半導體基板之間的寄生電容。相鄰耦合電容係在毗鄰敷設佈線或一對毗鄰導體之間的寄生電容。當增強功率或提供一緩衝電路流動電流時可使接地電容分解。然而，毗鄰耦合電容可由於與一毗鄰線干擾而不可被分解。
寄生電容之問題甚至可出現於其中各自包括一半導體積體電路之半導體晶片單元彼此接合且該等半導體晶片單元藉由一連接導體及一貫通連接導體彼此連接之一半導體元件中。
期望提供一種半導體元件，諸如能夠減小寄生電容且達成高效能之一固態成像元件，及其一製造方法。此外，期望提供一種包含該固態成像元件之電子裝置，諸如一相機。
根據本發明之一實施例，提供一半導體元件，其包括一經堆疊半導體晶片，該經堆疊半導體晶片係藉由將兩個或兩個以上半導體晶片單元彼此接合來形成，且其中至少一像素陣列及一多層佈線層係形成於一第一半導體晶片單元中且一邏輯電路及一多層佈線層係形成於一第二半導體晶片單元中。該第一半導體晶片單元包括其中該第一半導體晶片單元之一部分之一半導體區段經完全移除之一半導體移除區。根據本發明之該實施例之半導體元件包括形成於該半導體移除區中且將該第一半導體晶片單元與該第二半導體晶片單元彼此連接之複數個連接佈線。因此，該半導體元件經組態為一背側照明式固態成像元件。
在根據本發明之實施例之半導體元件中，該半導體移除區經形成以使得完全移除具有一像素陣列之該第一半導體晶片之一部分之半導體區段。連接該第一半導體晶片單元與該第二半導體晶片單元之連接佈線係形成於該半導體移除區中。因此，可減小連接佈線與半導體之間的寄生電容。
根據本發明之另一實施例，提供製造一半導體元件之一方法。該方法包括接合至少包括一第一半導體晶圓及一第二半導體晶圓之兩個或兩個以上半導體晶圓。在該第一半導體晶圓中，一像素陣列及一多層佈線層係形成於充當一第一半導體晶片單元之一區中。在該第二半導體晶圓中，一邏輯電路及一多層佈線層係形成於充當一第二半導體晶片單元之一區中。該方法進一步包括藉由完全移除充當該第一半導體晶圓中之第一半導體晶片單元之該區之一部分之一半導體區段來形成一半導體移除區。該方法進一步包括在該半導體移除區中形成連接該第一半導體晶片單元與該第二半導體晶片單元之複數個連接佈線且將形成為一最終產品之半導體晶圓劃分成若干晶片。因此，製造背側照明式固態成像元件。
在根據本發明之實施例之製造半導體元件之方法中，將兩個或更多個半導體晶圓彼此接合，完全移除充當具有像素陣列之第一半導體晶片單元之區之一部分之半導體區段，在該半導體移除區中形成將該第一半導體晶片單元與該第二半導體晶片單元彼此連接之連接佈線。因此，可製造能夠減小連接佈線與半導體之間的寄生電容之背側照明式固態成像元件。
根據本發明之又一實施例，提供一電子裝置，其包括：一固態成像元件；將入射光引導至該固態成像元件之一光電轉換單元之一光學系統；處理自該固態成像元件輸出之一信號之一信號處理電路。該固態成像元件包括一經堆疊半導體晶片，該經堆疊半導體晶片係藉由將兩個或兩個以上半導體晶片單元彼此接合來形成，且其中一像素陣列及一多層佈線層至少形成於一第一半導體晶片單元中且一邏輯電路及一多層佈線層至少形成於一第二半導體晶片單元中。該第一半導體晶片單元包括其中該第一半導體晶片單元之一部分之一半導體區段經完全移除之一半導體移除區。根據本發明之該實施例之固態成像元件進一步包括形成於該半導體移除區中且將該第一半導體晶片單元與該第二半導體晶片單元彼此連接之複數個連接佈線。該固態成像元件經組態為背側照明式固態成像元件。
根據本發明之實施例之電子裝置將具有上文所闡述組態之背側照明式固態成像元件包括為固態成像元件。因此，該固態成像元件能夠減小半導體與連接該第一半導體晶片單元與第二半導體晶片單元之連接佈線之間的寄生電容。
根據本發明之又一實施例，提供一半導體元件，該半導體元件包括一經堆疊半導體晶片，該經堆疊半導體晶片係藉由將兩個或兩個以上半導體晶片單元彼此接合來形成，且其中至少一第一半導體積體電路及一多層佈線層係形成於一第一半導體晶片單元中且一第二半導體積體電路及一多層佈線層係形成於一第二半導體晶片單元中。該第一半導體晶片單元包括其中該第一半導體晶片單元之一部分之一半導體區段經完全移除之一半導體移除區。根據本發明之該實施例之半導體元件進一步包括形成於該半導體移除區中且將該第一半導體晶片單元與該第二半導體晶片單元彼此連接之複數個連接佈線。
在根據本發明之該實施例之半導體元件中，形成其中完全移除該第一半導體晶片單元之一部分之半導體區段之半導體移除區且形成將其中一半導體積體電路形成於該半導體移除區中之第一半導體晶片單元與第二半導體晶片單元彼此連接之連接佈線。因此，可減小連接佈線與半導體之間的寄生電容。
根據本發明之實施例之半導體元件，可減少半導體與將該第一半導體晶片單元與該第二半導體晶片單元彼此連接之連接佈線之間的寄生電容。因此，可實現具有高效能之由接合之晶片形成之背側照明式固態成像元件。
根據本發明之該實施例製造該半導體元件之方法，可減少半導體與將該第一半導體晶片單元與該第二半導體晶片單元彼此連接之連接佈線之間的寄生電容。因此，可實現具有高效能之由接合之晶片形成之背側照明式固態成像元件。
根據本發明之該實施例之電子裝置，可減少寄生電容且提供由該等經接合晶片形成之具有高效能之背側照明式固態成像元件。因此，可提供一電子裝置，諸如一高品質相機。
根據根據本發明之該實施例之半導體元件，可減小半導體與將該第一半導體晶片單元與該第二半導體晶片單元彼此連接之連接佈線之間的寄生電容。因此，可實現具有高效能之由經接合之晶片形成之半導體積體電路元件。
在下文中，將闡述用於實行本發明之模式(在下文中稱作實施例)。將按以下次序進行說明。
1. MOS固態成像元件之整體組態之實例
2.　第一實施例(固態成像元件之組態之實例及其製造方法之實例)
3.　第二實施例(固態成像元件之組態之實例及其製造方法之實例)
4.　第三實施例(固態成像元件之組態之實例及其製造方法之實例)
5.　第四實施例(固態成像元件之組態之實例)
6.　第五實施例(固態成像元件之組態之實例)
7.　第六實施例(固態成像元件之組態之實例)
8.　第七實施例(固態成像元件之組態之實例)
9.　第八實施例(半導體元件之組態之實例)
10.第九實施例(半導體元件之組態之實例)
11.第十實施例(半導體元件之組態之實例)
12.第十一實施例(半導體元件之組態之實例)
1.　MOS固態成像元件之整體組態之實例
圖1係根據本發明之實施例應用於一半導體元件之一MOS固態成像元件之整體組態之一圖示。該MOS固態成像元件根據各別實施例應用於一固態成像元件。如在圖1中所展示，一實例性固態成像元件1包括一像素陣列(所謂的像素區)3及一周邊電路區段，在該像素陣列中包括複數個光電轉換單元之像素2以二維陣列形式規則地配置於一半導體基板11(諸如一矽基板)上。像素2包括光電轉換單元(諸如光電二極體)及複數個像素電晶體(所謂的MOS電晶體)。該複數個像素電晶體可包括(舉例而言)三個電晶體：一傳輸電晶體、一重設電晶體及一放大電晶體。該複數個像素電晶體可藉由進一步提供一選擇電晶體而包括四個電晶體。一單元像素之一等效電路具有一常規組態且因此將不作詳細說明。像素2可組態為一個單元像素。此外，像素2具有一像素共用結構。該像素共用結構係由複數個光電二極體、複數個傳輸電晶體、一個共用浮動擴散及一個共用像素電晶體形成。亦即，在該像素共用結構中，形成該複數個單元像素之光電二極體及傳輸電晶體各自共用不同像素電晶體。
周邊電路區段包括一垂直驅動電路4、行信號處理電路5、一水平驅動電路6、一輸出電路7及一控制電路8。
控制電路8接收關於一輸入時脈、一操作模式或諸如此類之一指令之資料並輸出關於固態成像元件之內部資訊或諸如此類之資料。亦即，控制電路8產生充當分別根據一垂直同步信號、一水平同步信號及一主時脈之垂直驅動電路4、行信號處理電路5、水平驅動電路6及諸如此類之操作之參考之時脈信號或控制信號。此等信號係輸入至垂直驅動電路4、行信號處理電路5、水平驅動電路6及諸如此類。
垂直驅動電路4包括(舉例而言)移位暫存器，其選擇像素驅動線、供應脈衝用於驅動該等選定像素驅動線之像素並以一列單元驅動像素。亦即，垂直驅動電路4沿一垂直方向以一列為單位依序選擇及掃描像素陣列3之像素2，並經由垂直信號線9向行信號處理電路5供應基於根據(舉例而言)充當各別像素2之光電轉換單元之光電二極體中所接收之光量所產生之信號電荷之像素信號。
由於像素係以每一行來配置，因而行信號處理電路5係安置於(舉例而言)每一像素2行中，且對自對應於每一像素行中之一條線之像素2輸出之信號執行信號處理，諸如一雜訊移除過程。亦即，行信號處理電路5執行信號處理，諸如移除在像素2中係唯一之固定圖案雜訊之CDS、信號放大及AD轉換。水平選擇開關(未展示)係安裝於行信號處理電路5之輸出級中以連接於該輸出級與水平信號線10之間。
水平驅動電路6包括(舉例而言)一移位暫存器，其藉由依序輸出水平掃描脈衝來依序選擇行信號處理電路5，且將來自行信號處理電路5之像素信號分別輸出至水平信號線10。
輸出電路7對經由水平信號線10自行信號處理電路5依序供應之信號執行信號處理且輸出經處理信號。舉例而言，輸出電路7有時緩衝該等信號或有時執行各種數位信號處理，諸如黑標準調整及行變化校正。一輸入/輸出端子12傳輸並接收來往於外部之信號。
圖2A至圖2C係根據本發明實施例之MOS固態成像元件之基本總體組態之圖示。在根據相關技術之一MOS固態成像元件151中，一像素陣列153、一控制電路154及執行信號處理之一邏輯電路155係裝配於一個半導體晶片152中，如在圖2A中所展示。一般而言，像素陣列153及控制電路154形成一影像感測器156。另一方面，在根據本發明之一實施例之一MOS固態成像元件20中，一像素陣列23及一控制電路24係裝配於一第一半導體晶片單元22中，且包括執行信號處理之一信號處理電路之一邏輯電路25係裝配於一第二半導體晶片單元26中，如在圖2B中所展示。第一半導體晶片單元22與第二半導體晶片單元26彼此電連接以形成MOS固態成像元件20之一單個半導體晶片。在根據本發明之另一實施例之一MOS固態成像元件21中，一像素陣列23係裝配於一第一半導體晶片單元22中，且一控制電路24及包括一信號處理電路之一邏輯電路25係裝配於一第二半導體晶片單元26中，如在圖2C中所展示。第一半導體晶片單元22與第二半導體晶片單元26彼此電連接以形成MOS固態成像元件21之一單個半導體晶片。
雖然未圖解說明，但端視MOS固態成像元件之組態，兩個或兩個以上半導體晶片可係彼此接合的。舉例而言，除上文所闡述之第一半導體晶片單元與第二半導體晶片單元之外，可添加包括一記憶體器件陣列之一半導體晶片單元及包括另一電路器件之一半導體晶片單元，且三個或三個以上半導體晶片單元可彼此接合以形成MOS固態成像元件之一單個晶片。
2.　第一實施例 固態成像元件之組態之實例
圖3係根據本發明之一第一實施例之一半導體元件(亦即，一MOS固態成像元件)之一圖示。根據該第一實施例之一固態成像元件28包括一經堆疊半導體晶片27，其中包括一像素陣列23及一控制電路24之一第一半導體晶片單元22與包括一邏輯電路25之一第二半導體晶片單元26彼此接合。第一半導體晶片單元22與第二半導體晶片單元26彼此接合以使得多層佈線層41與55彼此面對。可藉由一黏合劑層57將該等半導體晶片單元彼此接合，其中保護膜42及56係間置其之間。可藉由電漿焊接將該等半導體晶片單元彼此接合。
在本實施例中，完全移除第一半導體晶片單元22之一部分之一半導體區段以形成一半導體移除區52。在該半導體移除區52中，形成一連接佈線67以將第一半導體晶片單元22連接至第二半導體晶片單元26。半導體移除區52係一整個區，其包括其中形成連接至對應於像素陣列23之每一垂直信號線之一敷設佈線40d之每一連接佈線67之一部分。半導體移除區52係在像素陣列23之外形成，如在圖15A中所展示。半導體移除區52對應於一所謂之電極墊區。在圖15A中，半導體移除區52係在像素陣列23之外垂直地形成。
在第一半導體晶片單元22中，在一經薄化第一半導體基板31中形成充當光電轉換單元之光電二極體(PD)、包括複數個像素電晶體Tr1及Tr2之像素陣列23及包括MOS電晶體Tr3及Tr4之控制電路24。該圖圖解說明代表性像素電晶體Tr1及Tr2及代表性MOS電晶體Tr3及Tr4。在本實施例中，在半導體基板31之一表面31a上，形成一多層佈線層41，在該多層佈線層中沈積由其之間間置有一層間絕緣膜39之三層金屬M1至M3形成之佈線40[40a、40b及40c]。下文當闡述製造像素電晶體Tr1及Tr2及MOS電晶體Tr3及Tr4之一方法時，詳細闡述像素電晶體Tr1及Tr2及控制電路24之MOS電晶體Tr3及Tr4。
在第二半導體晶片單元26中，在一第二半導體基板45上形成包括MOS電晶體Tr6至Tr8之邏輯電路25。在本實施例中，在半導體基板45之一表面45a上，形成一多層佈線層55，在該多層佈線層中沈積由其之間間置有一層間絕緣膜49之三層金屬M11至M13形成之佈線53[53a、53b及53c]。下文當闡述製造MOS電晶體Tr6及Tr8之一方法時，詳細闡述MOS電晶體Tr6及Tr8。
在第一半導體晶片單元22之半導體移除區52中，藉由(舉例而言)蝕刻來移除整個第一半導體基板31。由(舉例而言)氧化矽(SiO2 )膜58及氮化矽(SiN)膜59形成之一經堆疊絕緣膜61係藉由自半導體移除區52之底表面及側表面延伸至半導體基板之表面來形成。經堆疊絕緣膜61充當一保護絕緣膜，其保護朝向半導體移除區52之一凹陷部分之側表面曝露之半導體基板31，且亦充當像素之一抗反射膜。
在半導體移除區52中，形成一連接孔64，以自氮化矽膜59延伸至電連接至第一半導體晶片單元22中之多層佈線層41之一佈線(在此實例中，由第三層金屬M3形成之敷設佈線40d)之一第一連接墊65。此外，形成一貫通連接孔62以穿透第一半導體晶片單元22之多層佈線層41且延伸至電連接至第二半導體晶片單元26中之多層佈線層55之一佈線(在此實例中，由第三層金屬M13形成之一敷設佈線53d)之一第二連接墊63。
連接佈線67包括隱埋於連接孔64及62中且電連接至第一連接墊65之一連接導體68、電連接至第二連接墊63之一貫通連接導體69及電連接連接導體68之上部端與貫通連接導體69之上部端之一連接導體71。
在充當第一半導體晶片單元22之光電二極體34之一光入射表面之一後表面31b上形成覆蓋需要遮蔽光之一區之一光遮蔽膜72。此外，形成一經平坦化膜73，以使得覆蓋光遮蔽膜72，在經平坦化膜73上形成晶片上濾色器74以對應於各別像素，且在晶片上濾色器74上形成晶片上微透鏡75，以使得形成背側照明式固態成像元件28。曝露在連接佈線67之外之連接導體71充當連接至一外部佈線其之間間置有一接合線之一電極墊。
製造固態成像元件之方法實例
圖4至圖14係根據第一實施例製造固態成像元件28之一方法之圖示。
如在圖4中所展示，一半完成影像感測器，亦即，在第一半導體晶圓(在下文中，亦稱作一半導體基板)31之各別晶片單元之區中形成像素陣列23及控制電路24。亦即，在其中形成有半導體基板(舉例而言，一矽基板)31之每一晶片單元之區中形成充當每一像素之光電轉換單元之一光電二極體(PD)。在一半導體井區32中形成每一像素電晶體之源極/汲極區33。半導體井區32係藉由引入第一導電型雜質(舉例而言，p型雜質)而形成，且源極/汲極區33係藉由引入第二導電型雜質(舉例而言，n型雜質)而形成。光電二極體(PD)及每一像素電晶體之源極/汲極區33係藉由自半導體基板之前表面植入離子而形成。
光電二極體(PD)經形成以在基板之表面之側上包括一n型半導體區34及一p型半導體區35。藉由在該基板之表面上其之間間置有一閘極絕緣膜地形成閘極電極36(其形成一像素)，由閘極電極36及一對源極/汲極區33形成像素電晶體Tr1及Tr2。在圖4中，將兩個像素電晶體Tr1及Tr2圖解說明為複數個像素電晶體之代表性像素電晶體。毗鄰光電二極體(PD)之像素電晶體Tr1對應於一傳輸電晶體，且其源極/汲極區對應於一浮動擴散部(FD)。各別單元像素30係藉由一器件隔離區38彼此隔離。舉例而言，藉由在形成於該基板中之一溝槽中隱埋一絕緣膜(諸如SiO2 膜)來以一STI(淺溝道隔離)結構形成器件隔離區38。
另一方面，在控制電路24之側上，在半導體基板31上形成形成控制電路之MOS電晶體。在圖4中，MOS電晶體Tr3及Tr4係圖解說明為形成控制電路23之代表性MOS電晶體。MOS電晶體Tr3及Tr4係由在其之間間置有閘極絕緣膜之n型源極/汲極區33與閘極電極36形成。
接下來，在半導體基板31之表面上形成第一層層間絕緣膜39，且然後在層間絕緣膜39中形成連接孔以形成連接至各別電晶體之連接導體44。在形成具有不同高度之連接導體44時，在包括電晶體之上部表面之整個表面上層壓充當一蝕刻停止層之一第一絕緣薄膜43a(諸如氧化矽膜)及一第二絕緣薄膜43b(諸如氮化矽膜)。第一層層間絕緣膜39係形成於第二絕緣薄膜43b上。具有不同深度之連接孔係選擇性地形成於第一層間絕緣膜39中直到充當蝕刻停止層之第二絕緣薄膜43b。隨後，連接孔經形成以便與藉由在各別單元中以相同膜厚度來選擇性地蝕刻第一絕緣薄膜43a及第二絕緣薄膜43b而形成之連接孔連續。然後，將連接導體44隱埋於各別連接孔中。
接下來，藉由形成佈線40[40a、40b及40c]來形成多層佈線層41，在本實施例中，佈線40係藉由其之間間置有層間絕緣膜39之三層金屬M1至M3來形成以連接至各別連接導體44。佈線40係由銅(Cu)形成。一般而言，以防止Cu擴散之一障壁金屬膜覆蓋各別銅佈線。因此，在該多層佈線層41上形成銅佈線40之一頂蓋膜，一所謂之保護膜42。藉由先前所執行之製程形成作為半完成產品之包括像素陣列23及控制電路24之第一半導體基板31。
另一方面，如圖5中展示，在其中形成有第二半導體基板(半導體晶圓)45之每一晶片單元之區中形成包括執行信號處理之信號處理電路之半完成邏輯電路25。亦即，在半導體基板(舉例而言，一矽基板)45之表面上之p型半導體井區46中，形成形成一邏輯電路之複數個MOS電晶體以藉由器件隔離區50來隔離。此處，MOS電晶體Tr6、Tr7及Tr8係複數個MOS電晶體之代表性MOS電晶體。MOS電晶體Tr6、Tr7及Tr8各自包括其之間間置有一閘極絕緣膜之一對n型源極/汲極區47與一閘極電極48。邏輯電路25可係以CMOS電晶體來組態。藉由在形成於基板中之一溝槽中隱埋一絕緣膜(諸如SiO2 膜)來以一STI結構形成器件隔離區50。
接下來，在半導體基板45之表面上形成第一層層間絕緣膜49，且然後在層間絕緣膜49中形成連接孔以形成連接至各別電晶體之連接導體54。在形成具有不同高度之連接導體54時，在包括電晶體之上部表面之整個表面上層壓充當一蝕刻停止層之一第一絕緣薄膜43a(諸如氧化矽膜)及一第二絕緣薄膜43b(諸如氮化矽膜)，如上文所闡述。第一層層間絕緣膜49係形成於第二絕緣薄膜43b上。具有不同深度之連接孔係選擇性地形成於第一層間絕緣膜39中直至充當蝕刻停止層之第二絕緣薄膜43b。隨後，連接孔經形成以便與藉由在各別單元中以相同膜厚度來選擇性地蝕刻第一絕緣薄膜43a及第二絕緣薄膜43b而形成之連接孔連續。然後，將連接導體44隱埋於各別連接孔中。
接下來，藉由形成佈線53[53a、53b及53c]來形成多層佈線層55，在本實施例中，佈線53係藉由其之間間置有層間絕緣膜49之三層金屬M1至M3來形成以連接至各別連接導體54。佈線53係由銅(Cu)形成。如上文所論述，在該多層佈線層49上形成銅佈線53之一頂蓋膜，一所謂之保護膜56。藉由先前所執行之製程形成作為半完成產品之包括邏輯電路25之第二半導體基板45。
接下來，如圖6中展示，使第一半導體基板31與第二半導體基板45彼此接合以使得多層佈線層41與45彼此面對。舉例而言，藉由電漿焊接或一黏合劑來使半導體基板彼此接合。在此實例中，藉由一黏合劑來使該等半導體基板彼此接合。在使用一黏合劑時，如圖7中展示，在第一半導體基板31及第二半導體基板45之黏合表面中之一者上形成一黏合劑層58，且然後將兩個半導體基板疊置且藉助間置於其之間的黏合劑層58將其彼此黏合。亦即，使第一半導體基板31與第二半導體基板45彼此接合。
當藉由電漿焊接使該兩個半導體基板彼此接合時，雖然未圖解說明，但在第一半導體晶圓31及第二半導體晶圓45之接合表面中之每一者上形成一電漿TEOS膜、一電漿SiN膜、一SiON膜(阻擋膜)、一SiC膜或類似物。使於其上形成此膜之接合表面經受電漿處理、將其疊置且然後經受退火處理，以使得將該兩個半導體基板彼此接合。較佳地藉由在等於或低於400℃之一溫度下之一低溫製程執行該接合，等於或低於400℃之一溫度對佈線或類似物無影響。
接下來，如在圖8中所展示，藉由自第一半導體基板31之後表面31b研磨或拋光將第一半導體基板31薄化。執行該薄化以面對光電二極體(PD)。在該薄化之後，在光電二極體(PD)之後表面上形成防止暗電流之一p型半導體層。半導體基板31之厚度係(舉例而言)約600 μm，但經薄化直至(舉例而言)約3 μm至約5 μm。根據相關技術，藉由接合一經分別製備之支撐基板來執行該薄化。然而，在本實施例中，藉由使用包括邏輯電路25之第二半導體基板45作為一支撐基板來薄化第一半導體基板31。當將該固態成像元件組態為背側照明式固態成像元件時，第一半導體基板31之後表面31b充當一光入射表面。
然後，如在圖9中所展示，在將第一半導體基板31與第二半導體基板45彼此接合中，藉由完全移除充當已完成第一半導體晶片單元(亦即，部分半導體基板31)之區之一部分之一半導體區段來形成半導體移除區52。半導體移除區52係一整個區，其包括其中每一連接佈線連接至對應於像素陣列之每一垂直信號線之敷設佈線40d之一部分且在像素陣列23之外形成，如在圖15A中所展示。在圖15A中，半導體移除區52係在像素陣列23之外垂直地形成。
接下來，如在圖10中所展示，自半導體移除區52之內表面起跨越控制電路24之後表面(光入射表面)及像素陣列23沈積氧化矽(SiO2 )膜58及氮化矽(SiN)膜59之一經堆疊絕緣膜61。經堆疊絕緣膜61不僅充當半導體移除區52之半導體側表面之一保護膜且亦充當像素陣列23之一抗反射膜。
接下來，如在圖11中所展示，在半導體移除區52中，到達連接至第二半導體基板45之多層佈線層55之一佈線53連接墊63之貫通連接孔62自經堆疊絕緣膜61穿透第一半導體基板31之多層佈線層41。此實例之貫通連接孔62到達電連接至多層佈線層之最上層(亦即，由第三層金屬M13形成之佈線53d)之第二連接墊63。該複數個貫通連接孔62經形成以在數目上對應於像素陣列23之垂直信號線之數目。連接至第二連接墊63之由第三層金屬M13形成之佈線53d充當對應於垂直信號線之一敷設佈線。在此實例中，第二連接墊63係由第三層金屬M13形成且係連續地形成於對應於垂直信號線之敷設佈線53d中。
接下來，如在圖12中所展示，在半導體移除區52中形成自經堆疊絕緣膜61到達連接至第一半導體基板31之多層佈線層41之佈線40之第一連接墊65之連接孔64。在此實例中，連接孔64經形成以到達電連接至由多層佈線層41之第三層金屬M3形成之佈線40d之第一連接墊65。複數個連接孔64經形成而在數目上對應於像素陣列23之垂直信號線之數目。連接至第一連接墊65之由第三層金屬M3形成之佈線40d充當對應於垂直信號線之一敷設佈線。在此實例中，第一連接墊65係連續地形成於由第三層金屬M3形成且對應於垂直信號之敷設佈線40d中。
接下來，如在圖13中所展示，形成連接佈線67以將第二連接墊63電連接至第一連接墊65。亦即，在第一半導體基板31之整個後表面上形成一導電膜以隱埋於連接孔62及連接孔64兩者中，且然後藉由回蝕或圖案化來形成連接佈線67。連接佈線67包括連接導體68及貫通連接導體69，連接導體68係隱埋於連接孔64中且連接至第一連接墊65，貫通連接導體69係隱埋於貫通連接孔62中且連接至第二連接墊。連接佈線67進一步包括連接導體71，連接導體71在半導體移除區之曝露底表面上將連接導體68電連接至貫通連接導體69。連接導體68、貫通連接導體69及連接導體71係由同一金屬整體地形成。連接佈線67可由可經由障壁金屬(TiN或諸如此類)予以圖案化之金屬形成，諸如鎢(W)、鋁(Al)或金(Au)。
接下來，如在圖14中所展示，在其中需要遮蔽光之一區上形成光遮蔽膜72。如在該圖式中所示意性地圖解說明，在控制電路24上形成光遮蔽膜72，但亦可在像素電晶體上形成光遮蔽膜72。光遮蔽膜72可由諸如鎢(W)之金屬形成。跨越像素陣列23形成經平坦化膜73以覆蓋光遮蔽膜72。在經平坦化膜73上形成(舉例而言)紅色(R)、綠色(G)及藍色(B)之晶片上濾色器74以對應於各別像素，且在晶片上濾色器74上形成晶片上微透鏡75。在第一半導體基板31中，像素陣列23及控制電路25係形成為成品。連接佈線67之連接導體71充當曝露在外之一電極墊。在第二半導體基板45中，邏輯電路25形成為成品。
接下來，將該等半導體基板劃分成若干晶片，且因此獲得背側照明式固態成像裝置28之一目標，如在圖3中所展示。藉由線接合將固態成像裝置28之連接佈線67之連接導體71所形成之電極墊連接至一外部佈線。
根據第一實施例之固態成像元件及其製造方法，在第一半導體晶片單元22中形成像素陣列23及控制電路24且在第二半導體晶片單元26中形成執行信號處理之邏輯電路25。以此方式，由於在不同晶片單元中實現像素陣列功能與邏輯功能，因而可針對像素陣列23及邏輯電路25使用最佳處理技術。因此，由於可充分地達成像素陣列23及邏輯電路25之各別功能，因而可提供具有高效能之固態成像元件。
特定而言，在本實施例中，完全移除第一半導體晶片單元22之一部分，亦即其中形成有連接導體及貫通連接導體之區之半導體區段。由於連接導體68及貫通連接導體69係形成於其中已移除半導體區段之半導體移除區52中，因此可減少半導體基板31與連接導體68及貫通連接導體69之間的寄生電容，藉此提供具有較高效能之固態成像元件。
當利用圖2C中所展示之組態時，可在第一半導體晶片單元22中僅形成接收光之像素陣列23，且控制電路24及邏輯電路25可分離地形成且形成於第二半導體晶片單元26中。因此，在製造半導體晶片單元22與26中可獨立地選擇最佳處理技術且可減小一產品模組之面積。
在第一實施例中，使包括像素陣列23及控制電路24之半完成之第一半導體基板31與包括邏輯電路25之半完成之第二半導體基板45彼此接合，且然後薄化第一半導體基板31。亦即，將第二半導體基板45用作在薄化第一半導體基板31時之第一半導體基板31之支撐基板。因此，可節約構件且可減少製造步驟。
在本實施例中，由於將第一半導體基板31薄化且將貫通連接孔62及連接孔64形成於其中移除半導體區段之半導體移除區52中，因而減小了孔之縱橫比且可以高精度形成連接孔62及64。因此，可以高精度製造具有高效能之固態成像裝置。
3.　第二實施例 固態成像元件之組態之實例
圖16係根據本發明之一第二實施例之一半導體元件(亦即，一MOS固態成像裝置)之一圖示。根據第二實施例之一固態成像裝置78具有如下組態，其中經堆疊半導體晶片27經形成以使得將包括像素陣列23及控制電路24之第一半導體晶片單元22與包括邏輯電路25之第二半導體晶片單元26彼此接合。將第一半導體晶片單元22與第二半導體晶片單元26彼此接合以使得多層佈線層41與55彼此面對。
在本實施例中，形成其中完全移除第一半導體晶片單元22之一部分之半導體區段之半導體移除區52，且形成自半導體移除區52之內表面延伸至半導體基板31之後表面31b之經堆疊絕緣膜61。在半導體移除區52中形成與半導體基板31上之經堆疊絕緣膜61之表面齊平之一經平坦化絕緣膜77。經平坦化絕緣膜77之蝕刻速率不同於在經堆疊絕緣膜61之表面上之氮化矽膜59之蝕刻速率。舉例而言，經平坦化絕緣膜77係形成為一絕緣膜，諸如氧化矽膜。
穿經經平坦化絕緣膜77形成到達第一連接墊65及第二連接墊63之連接孔64及貫通連接孔62。連接第一連接墊65與第二連接墊63之連接佈線67係穿經連接孔64及62兩者而形成。連接佈線67包括隱埋於連接孔64及62中且電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69、及電連接連接導體68之上部端與貫通連接導體69之上部端之連接導體71。連接導體68、貫通連接導體69及連接導體71係由金屬整體地形成。連接導體71係形成於經平坦化絕緣膜77上。
其他組態與第一實施例中所闡述之組態相同。給對應於圖3之組成器件之組成器件賦予相同參考編號，且將不重複對其之說明。
製造固態成像元件之方法實例
圖17至圖24係根據第二實施例製造固態成像元件78之一方法之圖示。
在圖17中，固態成像元件78之組態與在參考圖10根據上文所闡述之第一實施例製造固態成像元件28之方法中所闡述之組態相同。由於直至圖17之步驟與自圖4至圖10之步驟相同，因而將不重複詳細說明。
在圖17之步驟中，自半導體移除區52之內表面起跨越控制電路24之後表面(光入射表面)及像素陣列23沈積氧化矽(SiO2 )膜58氮化矽(SiN)膜59之經堆疊絕緣膜61。
接下來，如在圖18中所展示，在半導體基板31之整個後表面上堆疊諸如氧化矽膜之絕緣膜77以隱埋於半導體移除區52中。
接下來，如在圖19中所展示，藉由一化學機械拋光(CMP)方法將絕緣膜77拋光直至一定厚度。
接下來，如在圖20中所展示，使用氫氟酸以一濕式蝕刻方法蝕刻絕緣膜77直至氮化矽膜59，且將絕緣膜77平坦化以與氮化矽膜59齊平。此時，氮化矽膜59充當一蝕刻停止層。
接下來，如在圖21中所展示，在半導體移除區52中形成穿透絕緣膜77及多層佈線層41且到達連接至第二半導體基板45之多層佈線層55之佈線53d之第二連接墊63之連接孔62。在此實例中，如上文所闡述，連接孔62經形成以到達電連接至多層佈線層55之最上層之(亦即，由第三層金屬M13形成之佈線53d)第二連接墊63。該複數個連接孔62經形成以在數目上對應於像素陣列23之垂直信號線之數目。連接至第二連接墊63之由第三層金屬M13形成之佈線53d充當對應於垂直信號線之一敷設佈線。在此實例中，第二連接墊63係連續地形成於由第三層金屬M13形成且對應於垂直信號線之敷設佈線53d中。
接下來，如在圖22中所展示，在半導體移除區52中形成自絕緣膜77到達第一連接墊65之連接孔64。在此實例中，連接孔64經形成以到達電連接至由多層佈線層41之第三層金屬M3形成之佈線40d之第一連接墊65。複數個連接孔64經形成而在數目上對應於像素陣列23之垂直信號線之數目。連接至第一連接墊65之由第三層金屬M3形成之佈線40d充當對應於垂直信號線之一敷設佈線。在此實例中，第一連接墊65係連續地形成於由第三層金屬M3形成且對應於垂直信號之敷設佈線40d中。
接下來，如在圖23中所展示，形成連接佈線67以將第二連接墊63電連接至第一連接墊65。亦即，在絕緣薄膜77及第一半導體基板31之整個後表面上形成一導電膜以隱埋於連接孔62及連接孔64兩者中，且然後藉由回蝕或圖案化來形成連接佈線67。連接佈線67包括連接導體68及貫通連接導體69，連接導體68係隱埋於連接孔64中且連接至第一連接墊65，貫通連接導體69係隱埋於貫通連接孔62中且連接至第二連接墊。連接佈線67進一步包括在經平坦化絕緣膜77上將連接導體68電連接至貫通連接導體69之連接導體71。連接導體68、貫通連接導體69及連接導體71係由同一金屬整體地形成以充當一導電膜。連接佈線67可由可經由障壁金屬(TiN或諸如此類)予以圖案化之金屬形成，諸如鎢(W)、鋁(Al)或金(Au)。
接下來，如在圖24中所展示，在其中需要遮蔽光之一區上形成光遮蔽膜72。如在該圖式中所示意性地圖解說明，在控制電路24上形成光遮蔽膜72，但亦可在像素電晶體上形成光遮蔽膜72。光遮蔽膜72可由諸如鎢(W)之金屬形成。跨越像素陣列23形成經平坦化膜73以覆蓋光遮蔽膜72。在經平坦化膜73上形成(舉例而言)紅色(R)、綠色(G)及藍色(B)之晶片上濾色器74以對應於各別像素，且在晶片上濾色器74上形成晶片上微透鏡75。在第一半導體基板31中，像素陣列23及控制電路25係形成為成品。連接佈線67之連接導體71充當曝露在外之一電極墊。在第二半導體基板45中，邏輯電路25形成為成品。
接下來，將該等半導體基板劃分成若干晶片，且因此獲得背側照明式固態成像裝置78之一目標，如在圖16中所展示。
根據第二實施例之固態成像元件78及其製造方法，完全移除第一半導體晶片單元22之一部分(亦即其中形成連接導體68及貫通連接導體69之區之半導體區段)，且將絕緣膜77隱埋於經移除之半導體移除區52中。由於連接導體68及貫通連接導體69係隱埋於形成於絕緣膜77中之連接孔64及貫通連接孔62中，因而連接導體68及69因絕緣膜77而遠離半導體基板31之側表面。因此減少了半導體基板31與連接導體68及69之間的寄生電容。此外，由於半導體移除區52之內側係隱埋於絕緣膜77中，因此可與經堆疊絕緣膜61合作以機械方式可靠地保護半導體基板31之與半導體移除區52之側壁面對之表面。因此，可提供具有較高效能之固態成像元件。
在本實施例中，由於將第一半導體基板31薄化且形成貫通連接孔62及連接孔64，因而減小了孔之縱橫比且可以高精度形成連接孔62及64。因此，可以高精度製造具有高效能之固態成像裝置。
雖然未作其他說明，但可獲得與第一實施例之優點相同之優點。
4.　第三實施例 固態成像元件之組態之實例
圖25係根據本發明之一第三實施例之一半導體元件(亦即，一MOS固態成像裝置)之一圖示。根據第三實施例之一固態成像裝置82具有如下組態，其中經堆疊半導體晶片27經形成以使得將包括像素陣列23及控制電路24之第一半導體晶片單元22與包括邏輯電路25之第二半導體晶片單元26彼此接合。將第一半導體晶片單元22與第二半導體晶片單元26彼此接合以使得多層佈線層41與55彼此面對。
在本實施例中，形成其中完全移除第一半導體晶片單元22之一部分之半導體區段之半導體移除區52，且形成自半導體移除區52之內表面延伸至半導體基板31之後表面之經堆疊絕緣膜61。在半導體移除區52中形成與半導體基板31上之經堆疊絕緣膜61之表面齊平之經平坦化絕緣膜77，且在對應於絕緣膜77之連接佈線67之一部分中形成自該表面起具有一定深度之一凹陷部分81。經平坦化絕緣膜77之蝕刻速率不同於在經堆疊絕緣膜61之表面上之氮化矽膜59之蝕刻速率。舉例而言，經平坦化絕緣膜77係形成為一絕緣膜，諸如氧化矽膜。
連接孔64及貫通連接孔62經形成以穿經凹陷部分81下方之絕緣膜77到達第一連接墊65及第二連接墊63。連接第一連接墊65與第二連接墊63之連接佈線67係穿經連接孔64及62兩者而形成。連接佈線67包括隱埋於連接孔64及62中且電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69、及電連接連接導體68之上部端與貫通連接導體69之上部端之連接導體71。連接導體68、貫通連接導體69及連接導體71係由金屬整體地形成。連接導體71係隱埋於絕緣膜77之凹陷部分81中且連接導體71之表面經形成以與經平坦化絕緣膜77之表面齊平。
其他組態與第一實施例中所闡述之組態相同。給對應於圖3之組成器件之組成器件賦予相同參考編號，且將不重複對其之說明。
製造固態成像元件之方法實例
圖26至圖30係根據第三實施例製造固態成像元件82之一方法之圖示。在圖26中，固態成像元件82之組態與在參考圖20根據上文所闡述之第二實施例製造固態成像元件78之方法中所闡述之組態相同。由於直至圖26之步驟與自圖4至圖10及自圖17至圖20之步驟相同，因而將不重複詳細說明。
在圖26之一步驟中，絕緣膜77經堆疊以隱埋於半導體移除區52中，且然後藉由化學機械拋光(CMP)及濕式蝕刻將絕緣膜77之表面平坦化以與經堆疊絕緣膜61之表面齊平。
接下來，如在圖27中所展示，在絕緣膜77之表面中形成自該表面起具有一定深度之凹陷部分81以對應於其中形成連接佈線67之區。
接下來，如在圖28中所展示，貫通連接孔62穿透凹陷部分81下方之絕緣膜77及多層佈線層41以到達第二連接墊63。在此實例中，如上文所闡述，連接孔62經形成以到達電連接至第二半導體晶片單元26之多層佈線層55之最上層金屬(亦即，第三層金屬M13之佈線53d)之第二連接墊63。該複數個連接孔62經形成以在數目上對應於像素陣列23之垂直信號線之數目。連接至第二連接墊63之佈線53d充當對應於垂直信號線之一敷設佈線。在此實例中，第二連接墊63係連續地形成於由第三層金屬M13形成且對應於垂直信號線之敷設佈線53d中。
此外，在半導體移除區52中形成自凹陷部分81下方之絕緣膜77到達第一連接墊65之連接孔64。在此實例中，連接孔64經形成以到達電連接至由第一半導體晶片單元22之多層佈線層41之第三層金屬M3形成之佈線40d之第一連接墊65。複數個連接孔64經形成而在數目上對應於像素陣列23之垂直信號線之數目。連接至第一連接墊65之第三層金屬之佈線40c充當對應於垂直信號線之一敷設佈線。在此實例中，第一連接墊65係連續地形成於由第三層金屬M13形成且對應於垂直信號之敷設佈線40d中。
接下來，如在圖29中所展示，形成連接佈線67以將第二連接墊63電連接至第一連接墊65。亦即，在絕緣薄膜77及第一半導體基板31之整個後表面上形成一導電膜以隱埋於凹陷部分81與連接孔62及連接孔64兩者中，且然後藉由回蝕或圖案化來形成連接佈線67。連接佈線67包括連接導體68及貫通連接導體69，連接導體68係隱埋於連接孔64中且連接至第一連接墊65，貫通連接導體69係隱埋於貫通連接孔62中且連接至第二連接墊。連接佈線67進一步包括將連接導體68電連接至貫通連接導體69之連接導體71。連接導體71係隱埋於凹陷部分81中且經平坦化以與絕緣膜77之表面齊平。連接導體68、貫通連接導體69及連接導體71係由同一金屬整體地形成以充當一導電膜。由於連接佈線67係藉由回蝕而形成，因而連接佈線67可係由銅(Cu)形成。連接佈線67可經由障壁金屬(TiN或諸如此類)由金屬形成，諸如鎢(W)、鋁(Al)或金(Au)。
接下來，如在圖30中所展示，在其中需要遮蔽光之一區上形成光遮蔽膜72。如在該圖式中所示意性地圖解說明，在控制電路24上形成光遮蔽膜72，但亦可在像素電晶體上形成光遮蔽膜72。光遮蔽膜72可由諸如鎢(W)之金屬形成。跨越像素陣列23形成經平坦化膜73以覆蓋光遮蔽膜72。在經平坦化膜73上形成(舉例而言)紅色(R)、綠色(G)及藍色(B)之晶片上濾色器74以對應於各別像素，且在晶片上濾色器74上形成晶片上微透鏡75。在第一半導體基板31中，像素陣列23及控制電路25係形成為成品。連接佈線67之連接導體71充當曝露在外之一電極墊。在第二半導體基板45中，邏輯電路25形成為成品。
接下來，將該等半導體基板劃分成若干晶片，且因此獲得背側照明式固態成像元件裝置82之一目標，如在圖25中所展示。
根據第三實施例之固態成像元件及其製造方法，完全移除第一半導體晶片單元22之一部分(亦即其中形成連接導體68及貫通連接導體69之區之半導體區段)，且將絕緣膜77隱埋於經移除之半導體移除區52中。凹陷部分81係形成於絕緣膜77中且連接導體68及貫通連接導體69係隱埋於形成於凹陷部分81下方之絕緣膜77中之連接孔64及貫通連接孔62中。由於連接導體68及69因絕緣膜77而遠離半導體基板31之側表面，因而減少了半導體基板31與連接導體68及69之間的寄生電容。此外，半導體移除區52之內側係隱埋於絕緣膜77中，因此可與經堆疊絕緣膜61合作以機械方式可靠地保護半導體基板31之與半導體移除區52之側壁面對之表面。因此，可提供具有較高效能之固態成像元件。
由於連接導體71係隱埋於絕緣膜77之凹面部分81中，且連接導體71經平坦化以與絕緣膜77之表面齊平，因此，可形成具有較小表面步差之固態成像裝置。
在第三實施例中，由於將第一半導體基板31薄化，凹陷部分81另外地形成於絕緣膜77中，且形成貫通連接孔62及連接孔64，因而減小了孔之縱橫比且可以高精度形成連接孔62及64。因此，可以高精度製造具有高效能之固態成像裝置。
雖然未作其他說明，但可獲得與第一實施例之優點相同之優點。
在上文所闡述之第二及第三實施例中，可利用圖2C中所展示之組態。
根據上文所闡述之實施例，將兩個半導體晶片22與26彼此接合。此外，根據本發明之實施例之固態成像元件，可將兩個或兩個以上半導體晶片單元彼此接合。即使在彼此接合之兩個或兩個以上半導體晶片單元中，仍可應用上文所闡述之組態，其中完全移除在包括像素陣列23之第一半導體晶片單元22與包括邏輯電路25之第二半導體晶片單元26之間的連接部分中之半導體區段。
在其中使上文所闡述之半導體晶片單元彼此接合之組態中，出現諸如接地電容毗鄰耦合電容之寄生電容。特定而言，由於連接導體68及貫通連接導體69之表面面積大，因而較佳地在毗鄰行之連接導體之間的間隙中或在毗鄰行之敷設佈線之間的間隙中減少毗鄰耦合電容。此處，連接導體之間的間隙係指當將連接導體68及貫通連接導體69設定為一對連接導體時一對毗鄰連接導體之間的間隙。另一方面，由於第一連接墊65之面積及間距與第二連接墊63之面積及間距大於一像素面積及一像素間距，因此一實際可用佈置係較佳的。
接下來，將根據本發明之一實施例闡述該對之毗鄰耦合電容之減小與實際可用佈置。
5.　第四實施例 固態成像元件之組態之實例
圖31至圖35係根據一第四實施例之一半導體元件(亦即，一MOS固態成像元件)之圖示。特定而言，圖31至圖35僅展示包括將第一半導體晶片單元與第二半導體晶片單元彼此電連接之連接墊之一佈線連接部分之佈置。圖31係一連接墊陣列之一平面圖。圖32係沿圖31之線XXXII-XXXII截取之一剖面圖。圖33係沿圖31之線XXXIII-XXXIII截取之一剖面圖。圖34及圖35係圖31之分解平面圖。
在根據第四實施例之一固態成像元件84中，如上文所闡述，將兩個半導體晶片單元22與26彼此接合，移除第一半導體晶片單元22之一部分之半導體區段，且經由半導體移除區52中之連接佈線67使兩個半導體晶片單元22與26彼此連接。在本實施例中，由於將上文所闡述之實施例之數個組態應用於除佈線連接區段之佈置外的其他組態，因此將不重複對其之詳細說明。
在第四實施例中，第一半導體晶片單元22中之多層佈線41之佈線40[40a、40b、40c、及40d]係形成為複數個層，在此實例中四層金屬M1至M4。第一連接墊65係由第一層金屬M1形成，且對應於垂直信號線之敷設佈線40d係由在第二層之後的一金屬形成。在本實施例中，對應於垂直信號線之敷設佈線40d係由第四層金屬M4形成。第二半導體晶片單元26中之多層佈線層55之佈線53[53a、53b、53c及53d]係由複數個層形成，在此實例中，四層金屬M11至M14。第二連接墊63係由在第二層金屬之後的層(諸如第三層金屬或第四層金屬)形成，在本實施例中，係最上層之第四層金屬M14。對應於垂直信號線之敷設佈線53d係由連接墊63之金屬M14下方之一金屬(在此實例中，第一層金屬M11)形成。在第一半導體晶片單元22中，由第一層金屬形成之第一連接墊65經由由第二層金屬及第三層金屬形成之導通導體86及連接部分85電連接至由第四層金屬形成之敷設佈線40d。在第二半導體晶片單元26中，由第四層金屬形成之第二連接墊63經由由第三層金屬及第二層金屬形成之導通導體88及連接部分87電連接至由第一層金屬形成之敷設佈線53d。
考量第一半導體晶片單元22與第二半導體晶片單元26之接合之位置偏離，第二連接墊63具有大於第一連接墊65之面積之一面積。將一第一連接墊65與一第二連接墊63之一對統稱為一連接墊對89。
一般而言，垂直信號線係以每一像素間距來安置。然而，當像素間距係微小的時，該連接墊對89之間距比像素間距相對較大且因此難以安置佈線。而且，由於垂直信號線係密集地安置，因而垂直信號線之間的毗鄰耦合電容增加且因此出現一缺點。在本實施例中，實現連接佈線與垂直信號線之一佈置以防止此問題。在一個垂直信號線、一個連接導體或一個貫通連接導體中接地電容較佳地係20 fF或更少。此外，毗鄰耦合電容較佳地係接地電容之約1/10或更少，亦即2 fF或更少以避免一拖尾現象。
在一平面圖中，第一連接墊65及第二連接墊63在一平面圖中具有一八邊形形狀，且較佳地具有一正八邊形形狀。形成一連接墊對89之第一連接墊及第二連接墊係沿一水平方向配置。在各別行之敷設佈線40d及53d配置所沿之水平方向上配置複數個連接墊對89。在此實例中，在一垂直方向上配置連接墊89之四個級。亦即，具有正八邊形形狀之第一連接墊65及第二連接墊63在水平方向及垂直方向上交替配置於半導體晶片單元22與26之間的佈線連接部分中。此處，一連接墊陣列91經形成以使得在水平方向上配置複數個連接墊對89且在垂直方向上配置連接墊89之四個級。在下文中，將界定八邊形形狀。在某些情形中，八邊形第一連接墊65整體地具有部分地突出之一連接突出部分65a以供應與敷設佈線40d之連接(參見圖32)。在此情形中，由於該突出部之程度在考量整個八邊形形狀之情形中係小的，因此該突出部納入八邊形之類別中。
舉例而言，在一平面圖中，在連接墊陣列91中，第一連接墊65與第二連接墊63緊密地配置。第一連接墊65與第二連接墊63可彼此部分地重疊。連接導體68及貫通連接導體69分別連接至第一連接墊65及第二連接墊63，且第一半導體晶片單元22及第二半導體晶片單元26經由包括將連接導體68及69兩者彼此連接之連接導體71之連接佈線67彼此電連接。連接導體68及貫通連接導體69可經形成以具有與對應連接墊65及63之平面表面相同之八邊形形狀之剖面。在此實例中，連接佈線67經形成而與第三實施例中相同。亦即，絕緣膜77係隱埋於半導體移除區52中，且連接導體65及貫通連接導體63經形成以穿透絕緣膜77，且將連接導體71平坦化以使得連接導體71之表面與絕緣膜77之表面齊平。
在本實施例中，對應於四個行之垂直信號線之敷設佈線40d及53d分別連接至連接墊對89之四個級之第一連接墊65及第二連接墊63。在第一半導體晶片單元22中，第一連接墊65係由第一層金屬M1形成，且每一敷設佈線40d係由另一層金屬(在此實例中，第四層金屬M4)形成。因此，由於敷設佈線40d可經安置以在第一連接墊65下方跨越，因此可擴大毗鄰敷設佈線40d之間的一距離。同樣，在第二半導體晶片單元26中，第二連接墊63係由第四層金屬M14形成且每一敷設佈線53d係由另一層金屬(在此實例中，第一層金屬M11)形成。因此，由於敷設佈線53d可經安置以在第二連接墊63下方跨越，因此可擴大毗鄰敷設佈線53d之間的一距離。
在本實施例中，實現該佈置以使得於在水平方向上之連接墊對89之一個間距P內配置在垂直方向上對應於連接墊對89之複數個級之複數個行之垂直信號線。在圖31中，實現該佈置以使得於在連接墊對89之一個間距P內配置在作為對應於在垂直方向上之四個級連接墊對89之四個行之垂直信號線之敷設佈線40d及53d。
在根據第四實施例之固態成像元件84中，連接墊陣列91經形成以使得第一連接墊65及第二連接墊63之平面表面形狀各自具有八邊形形狀且第一連接墊65及第二連接墊63在水平方向及垂直方向上係密集地交替配置。亦即，密集連接墊陣列91經形成而位於兩個半導體晶片單元22與26之間的佈線連接部分中。由於作為四個行之垂直信號線之敷設佈線40d及53d係連接至連接墊陣列91之連接墊對89之四個級，因而毗鄰敷設佈線40d之間的間隙及敷設佈線53d之間的間隙得以擴大，藉此減小毗鄰耦合電容。此外，由於絕緣膜77係存在於毗鄰連接導體對之間，因而在連接墊對之間的毗鄰耦合電容亦可得以減小。
由於連接導體68係連接至由第一半導體晶片單元22中之第一層金屬M1形成之連接墊65，因而連接孔之深度得以縮短且因此易於處理該連接孔，此外，易於隱埋連接導體68。
在連接墊對89中，第二半導體晶片單元26中之連接墊63之面積大於第一半導體晶片單元22之連接墊65之面積。可參考形成於第一半導體晶片單元22中之對準標記使第一半導體晶片單元22中之連接孔64與連接墊65之位置彼此精確地匹配。另一方面，當將第一半導體晶片單元22與第二半導體晶片單元26彼此接合時，存在在該接合中可發生一偏離之一憂慮。然而，由於連接墊63之面積大，因而貫通連接孔62與連接墊63可彼此匹配。因此，如上文所闡述，即使當發生接合之位置偏離時，仍可實現連接墊65及63與連接導體64及貫通連接導體69之間的連接。
由於連接墊對89之兩個行與四個級沿垂直方向交替地配置，因而較大連接墊63及較小連接墊65之方向、連接墊63及65可密集地配置。因此，即使當像素間距因像素之微型化而係微小的時，仍可敷設敷設佈線。
與下文所述之其中在垂直方向上配置第一連接墊65與第二連接墊63對之一組態相比，在其中在水平方向配置第一連接墊65與第二連接墊63對之組態中因四個行之敷設佈線之佈線長度之一差所致之一佈線電阻差減小。
連接墊65及63之面積及間距大於像素之面積及間距。然而，由於可藉由形成連接墊65及63之佈置來敷設佈線40d及53d，因而可提供具有高效能之固態成像元件。
在第四實施例中，即使當利用第一實施例及第二實施例之連接佈線67之組態時，仍可同樣地減小毗鄰耦合電容。
在第四實施例中，可獲得與第一實施例至第三實施例之優點相同之優點。
6.　第五實施例 固態成像元件之組態實例
圖36係根據本發明之一實施例之一半導體元件亦即根據一第五實施例之一MOS固態成像元件之一圖示。特定而言，圖36僅展示包括將第一半導體晶片單元22與第二半導體晶片單元26彼此電連接之連接墊65及63之一佈線連接區段之佈置。
在根據第五實施例之一固態成像元件93中，如上文所闡述，將兩個半導體晶片單元22與26彼此接合，移除第一半導體晶片單元22之一部分之半導體區段，且經由半導體移除區52中之連接佈線67將半導體晶片單元22與26兩者彼此連接。在本實施例中，由於將上文所闡述之實施例之數個組態應用於除佈線連接區段之佈置外之其他組態，因此將不重複對其之詳細說明。
在第五實施例中，連接墊陣列91A及91B經安置而兩者皆在外部，在垂直方向上其之間間置有像素陣列23地彼此面對。對應於垂直信號線之敷設佈線40d及53d係交替地連接至連接墊陣列91A及91B。在本實施例中，舉例而言，如在圖31中，連接墊對89(其中第一連接墊65與第二連接墊63對係在水平方向上配置)在水平方向上係以複數個級(在此實例中兩個級)之形式配置。舉例而言，密集地配置連接墊陣列91A及91B之連接墊對89。敷設佈線對40d及53d以每兩行交替地連接至連接墊陣列91A及91B之連接墊對89之該兩個級。連接墊陣列91A及91B兩者分別形成於圖15B中所展示之半導體移除區52a及52b中。
在圖36中，連接墊65及63之平面表面具有八邊形形狀且較佳地具有正八邊形形狀。然而，由於可擴大佈線之間的間隙，因而連接墊之平面表面可具有一矩形形狀或一六邊形形狀(較佳地一正六邊形形狀)。在本實施例中，如下文所闡述，連接墊對89可適用於其中(其中第一連接墊65與第二連接墊63)連接墊對代替地在垂直方向上配置之一組態。
在根據第五實施例之固態成像元件93中，連接墊陣列91A及91B經配置而在其之間間置有像素陣列23，且對應於垂直信號線之敷設佈線交替地連接至每複數個行(在此實例中，每兩個行)中連接墊陣列91A及91B之連接墊對89之兩個級。在此組態中，不必強制窄化毗鄰敷設佈線40d之間的間隙及毗鄰敷設佈線53d之間的間隙。換言之，可以一充分空間擴大毗鄰敷設佈線40d之間的間隙及毗鄰敷設佈線53d之間的間隙。因此，可減小毗鄰耦合電容。由於減小了敷設佈線之間的佈線長度之一差，因此可進一步減小佈線電阻差。
連接墊65及63之面積及間距大於像素之面積及間距。然而，由於可藉由形成連接墊之佈置來敷設佈線40d及53d，因而可提供具有高效能之固態成像元件。
在第五實施例中，即使當利用第一實施例、第二實施例及第三實施例之連接佈線之組態時，仍可同樣地減小毗鄰耦合電容。
在第五實施例中，可獲得與第一實施例至第三實施例之優點相同之優點。
7.　第六實施例 固態成像元件之組態之實例
圖37及圖38係根據一第六實施例之一半導體元件(亦即，一MOS固態成像元件)之圖示。特定而言，圖37及圖38僅展示包括將第一半導體晶片單元22與第二半導體晶片單元26彼此電連接之一連接墊65及63之一佈線連接區段之佈置。
在根據第六實施例之一固態成像元件95中，如上文所闡述，將兩個半導體晶片單元22與26彼此接合，移除第一半導體晶片單元22之一部分之半導體區段，且經由半導體移除區52中之連接佈線67使兩個半導體晶片單元22與26彼此連接。在本實施例中，由於將上文所闡述之實施例之數個組態應用於除佈線連接區段之佈置外的其他組態，因此將不重複對其之詳細說明。
在第六實施例中，舉例而言，連接墊陣列91經形成以使得具有與圖31之八邊形形狀相同之八邊形形狀之第一連接墊65及第二連接墊63在垂直方向及水平方向上交替地配置。四個行之敷設佈線40d及53d係連接至連接墊陣列91之連接墊對89之四個級。第一半導體晶片單元22中之第一連接墊65係由第一層金屬M1形成且連接至連接墊65之敷設佈線40d係由第四層金屬M4形成。第二半導體晶片單元26中之第二連接墊63係由第四層金屬M14形成，且連接至連接墊63之敷設佈線53d係由第一層金屬M11形成。
第一半導體晶片單元22中之敷設佈線40d經安置而在未連接之第一連接墊65下方跨越。由於連接墊65之面積相對大，因而存在在連接墊65與具有不同電位且跨越連接墊65之敷設佈線40d之間可出現耦合電容之一憂慮。因此，在本實施例中，在第一連接墊65與敷設佈線40d之間形成由介於第一連接墊65與敷設佈線40d之間的一層金屬形成之一屏蔽佈線96。亦即，在第一連接墊65與敷設佈線40d之間形成由第二或第三層金屬(在此實例中，第二層金屬M2)形成之屏蔽佈線96。舉例而言，在某些情形中，如在圖38中所展示，由於三個敷設佈線40d在第一連接墊65下方跨越，因而屏蔽佈線96係連續地形成達連接墊對89之四個級以具有對應於連接墊65之寬度之一寬度。
第二半導體晶片單元26中之敷設佈線53d經安置而在未連接之第二連接墊63下方跨越。由於第二連接墊63之面積亦相對大，因而存在在連接墊63與具有不同電位且跨越連接墊63之敷設佈線53d之間可出現耦合電容之一憂慮。因此，在第二連接墊63與敷設佈線53d之間形成由介於第二連接墊63與敷設佈線53d之間的一層金屬形成之一屏蔽佈線。亦即，在第二連接墊63與敷設佈線53d之間形成由第二層金屬或第三層金屬(在此實例中，第三層金屬M13)形成之屏蔽佈線。舉例而言，在某些情形中，由於三個敷設佈線53d在第二連接墊63下方跨越，因而屏蔽佈線係連續地形成達連接墊對89之四個級以具有對應於連接墊63之寬度之一寬度。
在根據第六實施例之固態成像元件中，藉由安置於第一連接墊65與在連接墊65下方跨越之敷設佈線40d之間的屏蔽佈線96來防止在具有不同電位之連接墊65與敷設佈線40d之間出現耦合電容。此外，藉由安置於第二連接墊63與在連接墊63下方跨越之敷設佈線53d之間的屏蔽佈線來防止在具有不同電位之連接墊63與敷設佈線53d之間出現耦合電容。因此，可實現具有較高效能之固態成像元件。
在第六實施例中，可獲得減小減小寄生電容之優點，如在第一至第三實施例中所闡述。
在第六實施例中，可自屏蔽佈線96獲得該優點，而無論連接墊65之平面表面之形狀或連接墊65之佈置。
8.　第七實施例 固態成像元件之組態之實例
圖39係根據本發明之一實施例之一半導體元件亦即根據一第器實施例之一MOS固態成像元件之一圖示。特定而言，圖39僅展示包括將第一半導體晶片單元22與第二半導體晶片單元26彼此電連接之連接墊65及63之一佈線連接區段之佈置。
在根據第七實施例之一固態成像元件97中，如上文所闡述，將兩個半導體晶片單元22與26彼此接合，移除第一半導體晶片單元22之一部分之半導體區段，且經由半導體移除區52中之連接佈線67使兩個半導體晶片單元22與26彼此連接。在本實施例中，由於將上文所闡述之實施例之數個組態應用於除佈線連接區段之佈置外的其他組態，因此將不重複對其之詳細說明。
在第七實施例中，在對應於垂直信號線之敷設佈線40d及53d延伸所沿之一垂直方向(所謂之縱向方向)上配置第一連接墊65與第二連接墊63對。一連接墊陣列98經形成以使得在水平方向上配置複數個連接墊對99，其中敷設佈線40d及53d在垂直方向上係以複數個級(在此實例中三個級)配置。
舉例而言，如在第四實施例中所闡述，第一連接墊65及第二連接墊63在一平面圖中具有一八邊形形狀，且較佳地具有一正八邊形形狀。第一連接墊65與第二連接墊63經由包括連接導體68、貫通連接導體69及連接導體71之連接佈線67彼此電連接。
在第一半導體晶片單元22中，多層佈線層41之佈線40可由複數個層(舉例而言，四層金屬M1至M4)形成。此時，第一連接墊65較佳地由第一層金屬M1形成，連接至連接墊65之敷設佈線40d較佳地由第四層金屬M4形成。本發明之實施例並不限於此，且第一連接墊65及敷設佈線40d可係任一層金屬。
在第二半導體晶片單元26中，多層佈線層55之佈線53可由複數個層(舉例而言，四層金屬M11至M14)形成。此時，第二連接墊63較佳地由第四層金屬M14形成，連接至連接墊63之敷設佈線53d較佳地由第一層金屬M11形成。本發明之實施例並不限於此，且第二連接墊63及敷設佈線53d可係任一層金屬。敷設佈線40d及53d每三行連接至連接墊陣列98之連接墊對99之三個級。
在根據第七實施例之固態成像元件97中，可藉由形成連接墊陣列98來敷設佈線40d及53d，在該連接墊陣列98中，連接墊對99(其中第一連接墊65及第二連接墊63係在垂直方向上配置)係以複數個級配置。特定而言，由於即使在連接墊65及63具有大於像素面積之面積之情形下仍可敷設佈線40d及53d，因而可提供具有高效能之固態成像元件。當敷設佈線40d及53d經安置以分別跨越連接墊65及63時，可以一充分空間擴大毗鄰敷設佈線之間的間隙。因此，可減小在敷設佈線之間隙中出現之毗鄰耦合電容。
在第七實施例中，即使當利用第一實施例、第二實施例及第三實施例之連接佈線之組態時，仍可同樣地減小毗鄰耦合電容。
在第七實施例中，可獲得與第一實施例至第三實施例之優點相同之優點。
在上文所闡述之實例中，連接墊65及63之平面表面具有八邊形形狀，但可具有諸如一矩形形狀或一六邊形形狀(較佳地一正六邊形形狀)或一圓形形狀之一多邊形形狀。連接導體68及貫通連接導體69之剖面形狀可與連接墊65及63之平面表面之形狀相同。連接墊65及63之平面表面之形狀與連接導體68及貫通連接導體69之剖面形狀可彼此不同。
在根據上文所闡述實施例之固態成像元件中，將信號電荷設定為電子，將第一導電類型設定為p型，且將第二導電類型設定為n型。信號電荷可經設定係固態成像元件中之電洞。在此情形中，顛倒設定半導體基板及半導體井區或半導體區之導電類型，且因此將n型設定為第一導電類型且將p型設定為第二導電類型。亦可將n通道電晶體及p通道電晶體應用於邏輯電路中之MOS電晶體。
9.　第八實施例 半導體元件之組態實例
圖40係根據本發明之一第八實施例之一半導體元件之一圖示。根據第八實施例之一半導體元件131包括其中一第一半導體晶片單元101與一第二半導體晶片單元116彼此接合之一經堆疊半導體晶片100。在第一半導體晶片單元101中形成一第一半導體積體電路及一多層佈線層。在第二半導體晶片單元116中形成一第二半導體積體電路及一多層佈線層。將第一半導體晶片單元101與第二半導體晶片單元116彼此接合以使得該等多層佈線層彼此面對。在此實例中藉由一黏合劑層129經由保護膜114及127將該等半導體晶片單元接合。另外，可藉由電漿焊接將該等半導體晶片單元彼此接合。
在本實施例中，完全移除第一半導體晶片單元101之一部分之一半導體區段以形成半導體移除區52。在半導體移除區52中，形成一連接佈線67以將第一半導體晶片單元101連接至第二半導體晶片單元116。半導體移除區52係一整個區，其包括其中形成半導體積體電路之每一連接佈線67之一部分且係形成於(舉例而言)第一半導體晶片單元101之周邊部分中。
在第一半導體晶片單元101中，在經薄化之第一半導體基板103中形成第一半導體積體電路(在此實例中，邏輯電路102)。亦即，在形成於半導體基板(舉例而言，一矽基板)103中之一半導體井區104中形成複數個MOS電晶體Tr11、Tr12及Tr13。MOS電晶體Tr11至Tr13各自包括經形成而在其之間間置有一閘極絕緣膜之一對源極/汲極區105及一閘極電極106。藉由一器件隔離區107來隔離MOS電晶體Tr11至Tr13。
圖解說明代表性MOS電晶體Tr11至Tr13。邏輯電路102可係藉由CMOS電晶體來形成。因此，該複數個MOS電晶體可組態為n通道MOS電晶體或p通道MOS電晶體。因此，當形成n通道MOS電晶體時，在p型半導體井區中形成源極/汲極區。當形成p通道MOS電晶體時，在n型半導體井區中形成p型源極/汲極區。
在半導體基板103上形成一多層佈線層111，在該多層佈線層中堆疊於其之間間置有一層間絕緣膜108之複數個層，在此實例中，由三層金屬形成之若干佈線109。佈線109可由(舉例而言)Cu佈線形成。MOS電晶體Tr11至Tr13經由第一層佈線109及連接導體112彼此連接。此外，三層佈線109經由連接導體彼此連接。
在第二半導體晶片單元116中，在第二半導體基板118中形成第二半導體積體電路(在此實例中，積體電路117)。亦即，在形成於半導體基板(舉例而言，一矽基板)118中之一半導體井區119中形成複數個MOS電晶體Tr21、Tr22及Tr23。MOS電晶體Tr21至Tr23各自包括經形成而在其之間間置有一閘極絕緣膜之一對源極/汲極區121及一閘極電極122。藉由一器件隔離區123來隔離MOS電晶體Tr21至Tr23。
圖解說明代表性MOS電晶體Tr21至Tr23。邏輯電路117可係藉由CMOS電晶體來形成。因此，該複數個MOS電晶體可組態為n通道MOS電晶體或p通道MOS電晶體。因此，當形成n通道MOS電晶體時，在p型半導體井區中形成源極/汲極區。當形成p通道MOS電晶體時，在n型半導體井區中形成p型源極/汲極區。
在半導體基板118上形成一多層佈線層126，在該多層佈線層中堆疊於其之間間置有一層間絕緣膜124之複數個層，在此實例中，由三層金屬形成之若干佈線125。佈線125可由(舉例而言)Cu佈線形成。MOS電晶體Tr21至Tr23經由第一層佈線125及連接導體120彼此連接。此外，三層佈線125經由連接導體120彼此連接。第二晶片單元116之半導體基板118亦充當經薄化第一半導體晶片單元101之一支撐基板。
舉例而言，可代替邏輯電路102，將一半導體記憶體電路用作第一半導體積體電路。於此情形中，提供充當第二半導體積體電路之邏輯電路117以執行半導體記憶體電路之信號處理。
在半導體移除區52中，藉由(舉例而言)蝕刻來移除整個第一半導體基板118。由(舉例而言)氧化矽(SiO2 )膜58及氮化矽(SiN)膜59形成之一經堆疊絕緣膜61係以自半導體移除區52之底表面及側表面延伸至半導體基板118之表面來形成。經堆疊之絕緣膜61保護半導體基板118之表面及朝向半導體移除區52之側表面曝露之半導體基板118。
在半導體移除區52中，形成一連接孔64，以自氮化矽膜59延伸至電連接至第一半導體晶片單元101中之多層佈線層111之一佈線(在此實例中，由第三層金屬形成之敷設佈線109d)之一第一連接墊65。此外，形成一貫通連接孔62以穿透第一半導體晶片單元101且到達電連接至第二半導體晶片單元116中之多層佈線層126之一佈線(在此實例中，由第三層金屬形成之一敷設佈線125d)之第二連接墊63。
連接佈線67包括隱埋於連接孔64及62中且電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69、及電連接連接導體68之上部端與貫通連接導體69之上部端之連接導體71。曝露於每一連接佈線67之外的連接導體71充當經由接合線連接至一外部佈線之一電極墊。
可使用根據上文所闡述之第一實施例之製造方法製造根據第八實施例之半導體元件。然而，由第一半導體積體電路替代根據第一實施例之第一半導體晶片單元之像素陣列及控制電路，且由第二半導體積體電路替代第二半導體晶片單元之邏輯電路。
在根據第八實施例之半導體元件中，將第一半導體晶片單元101與第二半導體晶片單元116彼此接合，且因此在形成第一半導體積體電路及第二半導體積體電路中可使用最佳處理技術。因此，由於第一半導體積體電路及第二半導體積體電路可發揮效能，因而可提供具有高效能之半導體元件。
特定而言，在本實施例中，完全移除第一半導體晶片單.元101之一部分，亦即其中形成有連接導體68及貫通連接導體69之區之半導體區段。由於連接導體68及貫通連接導體69係形成於半導體移除區52中，因此可減少半導體基板104與連接導體68及貫通連接導體69之間的寄生電容，藉此提供具有較高效能之固態成像元件。
在第八實施例中，在形成晶片之前將半完成之第一半導體基板104與半完成之第二半導體基板118兩者彼此接合，且然後將第一半導體基板104薄化。亦即，將第二半導體基板118用作在薄化第一半導體基板104時之第一半導體基板104之支撐基板。因此，可節約構件且可減少製造步驟。在本實施例中，由於將第一半導體基板104薄化且將貫通連接孔62及連接孔64形成於其中移除半導體區段之半導體移除區52中，因而減小了孔之縱橫比且可以高精度形成連接孔62及64。因此，可以高精度製造具有高效能之固態成像裝置。
10.　第九實施例 半導體元件之組態實例
圖41係根據本發明之一第九實施例之一半導體元件之一圖示。根據第九實施例之一半導體元件132包括其中第一半導體晶片單元101與第二半導體晶片單元116彼此接合之經堆疊半導體晶片100。在第一半導體晶片單元101中形成一第一半導體積體電路及一多層佈線層。在第二半導體晶片單元116中形成一第二半導體積體電路及一多層佈線層。將第一半導體晶片單元101與第二半導體晶片單元116彼此接合以使得該等多層佈線層彼此面對。
在本實施例中，形成其中完全移除第一半導體晶片單元101之一部分之半導體區段之半導體移除區52，且形成自半導體移除區52之內表面延伸至半導體基板103之後表面之經堆疊絕緣膜61。在半導體移除區52中形成與半導體基板103上之經堆疊絕緣膜61之表面齊平之經平坦化絕緣膜77。經平坦化絕緣膜77之蝕刻速率不同於在經堆疊絕緣膜61之表面上之氮化矽膜59之蝕刻速率。舉例而言，經平坦化絕緣膜77係形成為一絕緣膜，諸如氧化矽膜。
連接孔64及貫通連接孔62經形成以穿透絕緣膜77且到達第一連接墊65及第二連接墊63。連接第一連接墊65與第二連接墊63之連接佈線67係穿經連接孔64及62兩者而形成。連接佈線67包括電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69、及電連接連接導體68之上部端與貫通連接導體69之上部端之連接導體71。連接導體68及貫通連接導體69經形成以分別隱埋於連接孔64及62中。連接導體68、貫通連接導體69及連接導體71係由金屬整體地形成。連接導體71係形成於經平坦化絕緣膜77上。
其他組態與第八實施例中所闡述之組態相同。給對應於圖40之組成器件之組成器件賦予相同參考編號，且將不重複對其之說明。
可使用根據上文所闡述之第二實施例之製造方法製造根據第九實施例之半導體元件132。然而，由第一半導體積體電路替代根據第二實施例之第一半導體晶片單元之像素陣列及控制電路，且由第二半導體積體電路替代第二半導體晶片單元之邏輯電路。
根據第九實施例之固態成像元件132，完全移除第一半導體晶片單元101之一部分(亦即其中形成有連接佈線67之區之半導體區段)，且將絕緣膜77隱埋於經移除之半導體移除區52中。由於連接導體68及貫通連接導體69係隱埋於形成於絕緣膜77中之連接孔64及貫通連接孔62中，因而連接導體68及69因絕緣膜77而遠離半導體基板103之側表面。因此減少了半導體基板103與連接導體68及69之間的寄生電容。此外，半導體移除區52之內側係隱埋於絕緣膜77中，可與經堆疊絕緣膜61合作以機械方式可靠地保護半導體基板103之面對半導體移除區52之側壁之表面。因此，可提供具有較高效能之固態成像元件。
在本實施例中，由於將第一半導體基板103薄化且形成貫通連接孔62及連接孔64，因而減小了孔之縱橫比且可以高精度形成連接孔62及64。因此，可以高精度製造具有高效能之固態成像裝置。
雖然未作其他說明，但可獲得與第八實施例之優點相同之優點。
11.　第十實施例 半導體元件之組態實例
圖42係根據本發明之一第十實施例之一半導體元件之一圖示。根據第十實施例之一半導體元件133包括其中第一半導體晶片單元101與第二半導體晶片單元116彼此接合之經堆疊半導體晶片100。在第一半導體晶片單元101中形成一第一半導體積體電路及一多層佈線層。在第二半導體晶片單元116中形成一第二半導體積體電路及一多層佈線層。將第一半導體晶片單元101與第二半導體晶片單元116彼此接合以使得該等多層佈線層彼此面對。
在本實施例中，形成其中完全移除第一半導體晶片單元101之一部分之半導體區段之半導體移除區52，且形成自半導體移除區52之內表面延伸至半導體基板103之後表面之經堆疊絕緣膜61。在半導體移除區52中形成與半導體基板103上之經堆疊絕緣膜61之表面齊平之經平坦化絕緣膜77，且在對應於絕緣膜77之連接佈線67之一部分中形成自表面具有一定深度之凹陷部分81。
連接孔64及貫通連接孔62經形成以穿透凹陷部分81下方之絕緣膜77到達第一連接墊65及第二連接墊63。連接第一連接墊65與第二連接墊63之連接佈線67係穿經連接孔64及62兩者而形成。連接佈線67包括電連接至第一連接墊65之連接導體68、電連接至第二連接墊63之貫通連接導體69、及電連接連接導體68之上部端與貫通連接導體69之上部端之連接導體71。連接導體68及貫通連接導體69經形成以分別隱埋於連接孔64及62中。連接導體68、貫通連接導體69及連接導體71係由金屬整體地形成。連接導體71係隱埋於絕緣膜77之凹陷部分81中且連接導體71之表面經形成以與經平坦化絕緣膜77之表面齊平。
其他組態與第八實施例中所闡述之組態相同。給對應於圖40之組成器件之組成器件賦予相同參考編號，且將不重複對其之說明。
可使用根據上文所闡述之第三實施例之製造方法製造根據第十實施例之半導體元件133。然而，由第一半導體積體電路替代根據第三實施例之第一半導體晶片單元之像素陣列及控制電路，且由第二半導體積體電路替代第二半導體晶片單元之邏輯電路。
根據第十實施例之固態成像元件133，完全移除第一半導體晶片單元101之一部分(亦即其中形成有連接佈線67之區之半導體區段)，且將絕緣膜77隱埋於經移除之半導體移除區52中。凹陷部分81係形成於絕緣膜77中，連接導體68及貫通連接導體69係穿經形成於凹陷部分81下方之絕緣膜77中之連接孔64及貫通連接孔62而形成，且形成連接佈線67。因此，由於連接導體68及69因絕緣膜77而遠離半導體基板103之側表面，因此減少了半導體基板103與連接導體68及69之間的寄生電容。此外，半導體移除區52之內側係隱埋於絕緣膜77中，可與經堆疊絕緣膜61合作以機械方式可靠地保護半導體基板103之面對半導體移除區52之側壁之表面。因此，可提供具有較高效能之固態成像元件。
由於連接導體71係隱埋於絕緣膜77之凹面部分81中，且連接導體71經平坦化以與絕緣膜77之表面齊平，因此，可形成具有較小表面步差之固態成像裝置。
在第十實施例中，薄化第一半導體基板103，在絕緣膜77中進一步形成凹面部分81，且形成貫通連接孔62及連接孔64。因此，減小了孔之縱橫比且可以高精度形成連接孔64及貫通連接孔62。因此，可以高精度製造具有高效能之固態成像裝置。
雖然未作其他說明，但可獲得與第八實施例之優點相同之優點。
根據上文所闡述之第八至第十實施例，將兩個半導體晶片彼此接合。此外，根據本發明之實施例之固態成像元件，可將三個或三個以上半導體晶片單元彼此接合。即使在彼此接合之三個或三個以上半導體晶片單元中，仍可應用上文所闡述之組態，其中完全移除在包括第一半導體積體電路之第一半導體晶片單元與包括第二半導體積體電路之第二半導體晶片單元之間的連接部分中之半導體區段。可將除邏輯電路之外的一記憶體電路或另一電子電路應用為半導體積體電路。
在上文所闡述，將第四至第七實施例中所闡述之連接墊陣列91、91A、91B及98之佈置應用於其中完全移除在其中形成有第一至第三實施例中所闡述之連接佈線67之區中之半導體區段之固態成像元件。連接墊陣列91、91A、91B及98之佈置可應用於根據第八至第十實施例之半導體元件。連接墊陣列91、91A、91B、及98之佈置並不限於此，而可應用於其中在接合另一晶圓或晶片且形成連接佈線時不移除連接佈線附近之半導體之一情形。舉例而言，連接墊陣列91、91A、91B及98之佈置適用於一固態成像元件或半導體積體電路(半導體元件)，在該固態成像元件或半導體積體電路中，不移除半導體區段且藉由穿透半導體基板且隱埋其之間間置有絕緣膜之連接導體68及貫通連接導體69來形成一連接佈線。
圖43及圖44係其中形成有連接佈線而不移除半導體區段且應用連接墊佈置之一固態成像元件之圖示。根據本實施例之一固態成像元件135具有一組態，在該組態中在其中在上文所闡述之圖16中所展示之第二實施例中形成連接佈線67之區中不移除半導體區段。在本實施例中，形成穿透第一半導體基板31且到達第一連接墊65之連接孔64。此外，形成穿透包括半導體基板31之第一半導體晶片22且到達第二連接墊63之貫通連接孔62。在連接孔64及貫通連接孔62中之每一者之內表面上形成與半導體基板31絕緣之一絕緣膜136。形成一連接佈線以使得將連接導體68及貫通連接導體69隱埋於連接孔64及貫通連接孔62中以便分別連接至第一連接墊65及第二連接墊63，且藉由連接導體71彼此連接。其他組態與第二實施例之組態相同。給與圖16中所展示之組成器件相同之組成器件賦予相同參考編號，且將不重複對其之說明。
另一方面，如在圖44中所展示，在根據本實施例之固態成像元件135中，包括連接墊63及65之佈線連接部分之佈置具有與圖31中所展示之組態相同之組態。亦即，連接墊陣列91經組態使得由八邊形連接墊63及65形成之連接墊對89係以四個級密集地配置。其他詳細組態與參考圖31所闡述之組態相同。給與圖31中所展示之組成器件相同之組成器件賦予相同參考編號，且將不重複對其之說明。
在固態成像元件135中，如參考圖31所闡述，毗鄰敷設佈線40d之間的間隙及敷設佈線53d之間的間隙得以擴大，藉此減小毗鄰耦合電容。
圖45及圖46係其中形成有連接佈線而不移除半導體區段且將連接墊佈置應用於一半導體積體電路之一半導體元件之圖示。根據本實施例之一固態成像元件137具有一組態，在該組態中在其中在上文所闡述之圖41中所展示之第九實施例中形成連接佈線67之區中不移除半導體區段。在本實施例中，形成穿透第一半導體基板31且到達第一連接墊65之連接孔64。此外，形成穿透包括半導體基板31之第一半導體晶片22且到達第二連接墊63之貫通連接孔62。在連接孔64及貫通連接孔62中之每一者之內表面上形成與半導體基板31絕緣之一絕緣膜136。形成一連接佈線以使得將連接導體68及貫通連接導體69隱埋於連接孔64及貫通連接孔62中以便分別連接至第一連接墊65及第二連接墊63，且藉由連接導體71彼此連接。其他組態與第六實施例之組態相同。給與圖41中所展示之組成器件相同之組成器件賦予相同參考編號，且將不重複對其之說明。
另一方面，如在圖46中所展示，在本實施例中，包括連接墊63及65之佈線連接部分之佈置具有與圖31中所展示之組態相同之組態。亦即，連接墊陣列91經組態使得由八邊形連接墊63及65形成之連接墊對89係以四個級密集地配置。其他詳細組態與參考圖31所闡述之組態相同。給與圖31中所展示之組成器件相同之組成器件賦予相同參考編號，且將不重複對其之說明。
在固態成像元件137中，如參考圖31所闡述，毗鄰敷設佈線40d之間的間隙及敷設佈線53d之間的間隙得以擴大，藉此減小毗鄰耦合電容。
在其中形成有連接佈線而不移除包括一積體電路之半導體區段及一半導體元件之一固態成像元件中，可將第五實施例(圖36)、第六實施例(圖37及圖38)、第七實施例(圖39)或諸如此類之佈置應用於連接墊之佈置。
在上文所闡述之根據該等實施例之固態成像元件中，需要使其中形成第一半導體晶片單元22之像素陣列23之半導體基板或半導體井區之電位穩定。亦即，需要即使當使貫通連接導體69及連接導體68之電位變化時仍使在貫通連接導體69及連接導體68附近之半導體基板或半導體井區之電位(所謂之基板電位)穩定。為使基板電位穩定，在此實例中，藉由一雜質擴散層在半導體井區32中形成一觸點單元。該觸點單元經由連接導體44及佈線40連接至形成於第一半導體晶片單元22附近之一電極墊單元。藉由將(舉例而言)一電源電壓VDD或接地電壓(0 V)供應至該電極墊單元來經由該觸點單元將一電源電壓或一接地電壓(0 V)施加至半導體井區32。因此，使半導體井區之基板電位穩定。舉例而言，當半導體基板或半導體井區係一n型時，供應電源電壓。當半導體基板或半導體井區係一p型時，供應接地電壓。
在上文所闡述之根據該等實施例之固態成像元件中，安裝一保護二極體以使得當處理由貫通連接導體69及連接導體68形成之連接佈線67時邏輯電路中之電晶體不受到電漿損壞。在形成連接佈線67時，藉由電漿蝕刻形成到達墊63及65之連接孔62及65。然而，在該電漿處理中將過量電漿離子充電至(尤其)邏輯電路中之連接墊63。當所充電之過量電漿離子經由佈線53施加至輯電路中之電晶體時，該等電晶體受到所謂之電漿損壞。使用保護二極體來防止電漿損壞。
在本實施例中，在形成行信號處理電路5之每一行電路單元之每一邏輯電路中形成保護二極體。如上文所闡述，對應於每一垂直信號線之敷設佈線經由連接墊63及65中之每一者連接至每一連接佈線67之貫通連接導體69及連接導體68。在第二半導體晶片單元26中，針對其中形成有行電路單元之MOS電晶體之半導體基板45中之每一行電路單元形成保護二極體。每一保護二極體連接至行電路單元之MOS電晶體之閘極電極所連接至之同一敷設佈線。連接至敷設佈線之保護二極體係自行電路單元之MOS電晶體靠近連接墊63來安裝。在電漿處理中，已充電於邏輯電路中之連接墊單元63中之過量電漿離子之電荷流至保護二極體而不在該行電路單元中造成損壞。因此，可在連接佈線67之處理中防止對行電路單元之電漿損壞。此外，可提供相同保護二極體以不僅防止對行電路單元之電漿損壞且亦防止對形成另一周邊電路之MOS電晶體之電漿損壞。
將參考圖47之示意圖闡述一特定實例。此處，將該實例應用於其中在其中圖43中所展示之上文所闡述之連接佈線67之區中不移除半導體區段之固態成像元件135中。在此實例中，第一半導體晶片單元22與第二半導體晶片單元26經由連接佈線67彼此電連接。在第一半導體晶片單元22中，連接佈線67之連接導體68穿透第一半導體基板31且連接至由多層佈線層41之第一層金屬M1形成之第一連接墊65。第一連接墊65經由第一層金屬M1之一擴展部分65a、一導通導體88、第二層金屬M2、一導通導體88、第三層金屬M3及一導通導體88連接至由第四層金屬M4形成之敷設佈線40d。敷設佈線40d對應於垂直信號線，如上文所闡述。
在第二半導體晶片單元26中，連接佈線67之連接導體69穿透第一半導體基板22且連接至由多層佈線層55之第四層金屬M14形成之第二連接墊63。第二連接墊63經由一導通導體88、第三層金屬M13、一導通導體88、第二層金屬M12及一導通導體88連接至由第一層金屬M11形成之敷設佈線53d。敷設佈線53d對應於垂直信號線，如上文所闡述。
連接墊65及63較佳地由(舉例而言)一Al膜形成。使用Al膜之原因如下。亦即，藉由使用一CF氣體之電漿蝕刻來形成分別隱埋連接導體68及貫通連接導體69之連接孔64及貫通連接孔62。由於該電漿處理係過蝕刻的且連接墊65及63曝露至該電漿，因而作為一Cu膜而可不被移除之一反應物附接至連接墊65及63之表面。可不令人滿意地實現因反應物所致的Cu而在連接墊65及63與連接導體68及貫通連接導體69之間的電連接。然而，在Al膜之情形中，由於反應物不附接，因而可令人滿意地實現連接墊65及63與連接導體68及貫通連接導體69之間的電連接。
在Al膜之情形中，提供在Al膜上具有一Ti膜或一TiN膜之一膜組態。除連接墊65之金屬M1之外的一金屬(M2至M4)及除連接墊63之金屬M14之外的金屬(M13至M11)係由一Cu膜形成。
舉例而言，如下文所闡述，當連接佈線67安置於一比較器與一計算迴路之間時，將以高速運作形成一計算迴路之一MOS電晶體連接至垂直信號線。MOS電晶體係由高速運作之高速電晶體Tr21形成。高速電晶體Tr21亦稱作一最小電晶體且閘極絕緣膜係薄的。因此，高速電晶體Tr21連接至充當第二半導體晶片26中之垂直信號線之敷設佈線53d。
在電漿處理中，過量電流經由連接墊63流至敷設佈線53d，且形成計算迴路之高速電晶體Tr21之閘極絕緣膜可被損毀，亦即被損壞。因此，將具有一pn接面之一保護二極體D21連接至靠近連接墊63之敷設佈線53d之區而非高速電晶體Tr21。即使當在電漿處理中過量電流流至敷設佈線53d，過量電流亦可經由保護二極體D21流向基板，且可藉由保護二極體D21防止對高速電晶體Tr21之損壞。
在上文所闡述之第六實施例(參見圖38)中，藉由在第一連接墊65與具有不同電位且緊在第一連接墊65下方跨越之敷設佈線(垂直信號線)40d之間安置屏蔽佈線96來防止出現毗鄰耦合電容。雖然未圖解說明，但藉由在第二連接墊63與具有不同電位且緊在第二連接墊63下方跨越之敷設佈線(垂直信號線)53d之間安置屏蔽佈線來防止出現毗鄰耦合電容。
在上文所闡述之固態成像元件中，對於第一半導體晶片單元22及第二半導體晶片單元26，較佳地電屏蔽毗鄰敷設佈線之間的間隙及毗鄰之敷設佈線與連接導體或貫通連接導體之間的間隙。此外，根據連接墊對之配置，較佳地電磁屏蔽彼此毗鄰之連接導體與貫通連接導體之間的間隙、毗鄰連接導體之間的間隙及毗鄰貫通連接導體之間的間隙。在此情形中，可使用多層佈線層之該等層之金屬佈線來配置對應屏蔽佈線。
雖然未圖解說明，但屏蔽佈線係藉由介於毗鄰敷設佈線之間的、在與敷設佈線相同的層中的或在敷設佈線附近的其他層金屬來配置。將接地電位施加至屏蔽佈線。因此，可減小毗鄰敷設佈線之間的毗鄰耦合電容。
當連接墊及敷設佈線係由同一層之金屬形成時，藉由介於毗鄰之連接導體68與敷設佈線40d之間的、在與敷設佈線40d相同之層中的或在佈線40d附近的其他層之金屬來配置屏蔽佈線。此外，藉由介於毗鄰之貫通連接導體69與敷設佈線53d之間的、在與佈線53d相同之層中的或在佈線53d附近的其他層之金屬來配置屏蔽佈線。將接地電位施加至屏蔽佈線。因此，可減小毗鄰之敷設佈線40d與連接導體68之間的及在毗鄰之敷設佈線53d與貫通連接導體69之間的毗鄰耦合電容。
在其中形成有複數個連接佈線67之連接佈線區中，可藉由形成一導電型半導體雜質區以圍繞其之間間置有一絕緣膜之貫通連接導體及連接導體來減小該毗鄰耦合電容。亦即，可減小毗鄰之貫通連接導體與連接導體之間的、毗鄰貫通連接導體之間的或毗鄰連接導體之間的毗鄰耦合電容。圖48及圖49(沿圖49之線XXXXIX-XXXXIX截取之剖面圖)係該實例之示意性圖示。在此實例中，使用圖43中之固態成像元件135。
在圖48及圖49中，連接墊對89係與圖37中所展示相反地交替配置。在連接佈線區中，一p型半導體區151形成於圍繞半導體基板31之連接導體68及貫通連接導體69之一區中且將p型半導體區151接地。p型半導體區151藉由絕緣膜136與連接導體68及貫通連接導體69電隔離。在此組態中，經接地之p型半導體區151充當一屏蔽層，且因此可減小毗鄰之連接導體68與貫通連接導體69之間的毗鄰耦合電容。當將一雜質擴散層(亦即一p型半導體區)用作隔離各別像素之光電二極體PD之器件隔離區時，可同時以器件隔離區之p型半導體區來形成P型半導體區151。
當將經接地p型半導體區151用作屏蔽層時，接地電容趨於增加。藉由控制絕緣膜136之一膜厚度t1來抑制接地電容。可將該膜厚度t1設定為在自50 nm至300 nm之範圍中，舉例而言可設定為約100 nm。膜厚度t1越大，接地電容[fF]越小。然而，當膜厚度t1等於或大於300 nm時，接地電容幾乎不變化。
在圖39中所展示之連接墊對99之配置中，如在圖49中，連接導體68與貫通連接導體69在垂直方向上彼此毗鄰地配置。如在圖50中，連接導體68在橫向方向上彼此毗鄰地配置，且如在圖51中，貫通連接導體69在橫向方向上彼此毗鄰地配置。在圖50及圖51中，給與圖49之組成器件相同之組成器件賦予相同參考編號且將不重複對其之說明。
雖然未圖解說明，但在p型半導體區151中形成由一雜質擴散層形成之一觸點單元(基板觸點單元)以使在連接導體68及貫通連接導體69附近之p型半導體區151之電位(亦即所謂之基板電位)穩定。觸點單元經形成以圍繞對應於複數個連接墊陣列之連接佈線區且可連接至第一半導體晶片單元22上之電極墊。藉由將接地電壓(0 V)供應至電極墊，可使連接導體68及貫通連接導體69附近之p型半導體區151之基板電位穩定。
第一半導體晶片單元22之半導體基板31係藉由設定n型半導體基板作為一開始材料來形成。第二半導體晶片單元26之半導體基板45係藉由設定p型半導體基板作為一開始材料來形成。當圖2B中所展示之控制電路24及像素陣列23係形成於第一半導體晶片單元22中時，在像素陣列23之p型半導體井區與控制電路24之p型半導體井區之間存在n型基板。因此，在第一半導體晶片單元22中，將用於使對應電位穩定之電壓自該等電極墊經由基板觸點單元供應至p型半導體井區、n型半導體基板、p型半導體區151。在第二半導體晶片單元26中，將用於使對應電位穩定之電壓經由各別基板觸點單元供應至p型半導體基板及其中形成有p通道MOS電晶體之n型半導體井區。
當第一半導體晶片單元22及第二半導體晶片單元26中之基板觸點單元皆連接至(舉例而言)第一半導體晶片單元22之表面之電極墊時，經由單獨之貫通連接導體、連接導體及一層之金屬佈線來實現連接。
當第一半導體晶片單元22及第二半導體晶片單元26中之基板觸點單元皆連接至(舉例而言)第二半導體晶片單元26之表面之電極墊時，經由單獨之貫通連接導體、連接導體及一層之金屬佈線來實現連接。
接下來，將闡述在固態成像元件之一電路上由上文所闡述之連接導體68及貫通連接導體69形成之連接佈線67之一插入部分。圖52係該固態成像元件之主要單元之一示意圖。如上文所闡述，該固態成像元件包括其中以一矩陣形式配置複數個像素2之像素陣列3。行信號處理電路5連接至對應於每一像素2行之垂直信號線9。行信號處理電路5包括一行ADC單元13。行ADC單元13自轉換開始隨時間將一類比信號轉換成一數位信號以判定一參考電壓(燈電壓)與欲被處理之一信號電壓相同。原則上，行ADC單元13包括一比較器(電壓比較器)14及一計算迴路15。行ADC單元13將燈電壓供應至比較器14且用供應至計算迴路15之一參考信號開始計算。藉由比較經由垂直信號線9輸入之一類比影像信號，行ADC單元13執行AD轉換直至可獲得一脈衝信號。
在本實施例中，連接佈線67係安置於圖52中之比較器14與計算迴路15之間的一位置(1)處。在此情形中，比較器14之電路組態係由像素陣列3及第一半導體晶片單元22來形成。第二半導體晶片單元26具有在計算迴路15之後的一電路組態。控制電路可形成於第一半導體晶片單元22或第二半導體晶片單元26中。第一半導體晶片單元22及第二半導體晶片單元26可係藉由包括連接導體68及貫通連接導體69之連接佈線67來彼此連接。
由於計算迴路15快速地執行處理，因而即使對計算迴路15之電晶體亦需要可以高速操作之一高速電晶體。必須藉由一先進設備來製造高速電晶體。根據上文所闡述之組態，具有直至比較器14之電路組態之第一半導體晶片單元22及具有在計算迴路15之後的電路組態之第二半導體晶片單元26可分別藉由若干先進設備來單獨地製造。
在圖52中，可考量固態成像元件之效能(影像品質)將連接佈線67安置於位置(3)或位置(2)處。亦即，連接佈線67可安置於像素陣列3與行信號處理電路5之間的位置(3)處。在此情形中，像素陣列3形成於第一半導體晶片單元22中，且包括行信號處理電路5之信號處理電路形成於第二半導體晶片單元26中。然後藉由包括連接導體68及貫通連接導體69之連接佈線67將第一半導體晶片單元22與第二半導體晶片單元26彼此連接。
此外，連接佈線67可安置於計算迴路15之輸出之位置(2)處。在此情形中，直至計算迴路15及像素陣列3之電路組態係形成於第一半導體晶片單元22中。在第二半導體晶片單元26中，形成在計算迴路15之輸出之後的信號處理電路。然後，藉由包括連接導體68及貫通連接導體69之連接佈線67將第一半導體晶片單元22與第二半導體晶片單元26彼此連接。
提供其中上文所闡述之保護二極體D21之組態、其中在圖48及圖51中p型半導體區151在連接佈線67附近之組態，可將基板觸點單元之組態、用於減小毗鄰耦合電容之每一屏蔽佈線之組態及諸如此類應用於上文所闡述之實施例。
12.第十一實施例 電子裝置之實例
根據本發明之上文所闡述實施例之固態成像元件可應用於電子裝置，諸如相機系統(諸如數位相機或視頻攝影機)、具有一成像功能之行動電話及具有一成像功能之其他裝置。
圖53係作為根據本發明之一第十一實施例之一電子裝置之一實例之一相機之一圖示。根據本實施例之相機係能夠使一靜態影像及一視頻成像的一視頻攝影機之一實例。根據本實施例之一相機141包括一固態成像元件142、將入射光引導至固態成像元件142之一光接收感測器單元之一光學系統143及一快門元件144。相機141包括驅動固態成像元件142之一驅動電路145、及處理自固態成像元件142輸出之一信號之一信號處理電路146。
將根據上文所闡述實施例之固態成像元件中之一者應用為固態成像元件142。光學系統(光學透鏡)143在固態成像元件142之一成像表面上使來自一被攝體之影像光(入射光)成像。因此，信號電荷在固態成像元件142中積聚達一既定週期。光學系統143可係包括複數個光學透鏡之一光學透鏡系統。快門元件144控制固態成像元件142之一光發射週期及一光遮擋週期。驅動電路145供應一驅動信號用於控制固態成像元件142之一傳輸操作及快門元件144之一快門操作。藉由自驅動電路145供應之驅動信號(計時信號)來執行固態成像元件142之信號傳輸。信號處理電路146執行各種信號處理。將已經受信號處理之一影像信號儲存於諸如一記憶體之一儲存媒體中或輸出至一監視器。
在諸如根據第十一實施例之相機之電子裝置中，可實現固態成像元件142且因此提供具有高可靠性之電子裝置。
本發明含有與在2010年12月15日在日本專利局提出申請之日本優先權專利申請案JP 2010-279833中所揭示之標的物相關之標的物，該申請案之全部內容以引用方式藉此併入本文中。
熟習此項技術者應理解，可端視設計要求及其他因素進行各種修改、組合、子組合及變更，只要其在隨附申請專利範圍或其等效內容之範疇內。
1．．．固態成像元件
2．．．像素
3．．．像素陣列
4．．．垂直驅動電路
5．．．行信號處理電路
6．．．水平驅動電路
7．．．輸出電路
8．．．控制電路
9．．．垂直信號線
10．．．水平信號線
11．．．半導體基板
12．．．輸入/輸出端子
13．．．行ADC單元
14．．．比較器
15．．．計算迴路
20．．．金屬氧化物半導體固態成像元件
21．．．金屬氧化物半導體固態成像元件
22．．．第一半導體晶片單元
23．．．像素陣列
24．．．控制電路
25．．．邏輯電路
26．．．第二半導體晶片單元
27．．．經堆疊半導體晶片
28．．．固態成像元件
30．．．單元像素
31．．．半導體基板
31a．．．表面
31b．．．後表面
32．．．半導體井區
33．．．源極/汲極區
34．．．n型半導體區
35．．．p型半導體區
36．．．閘極電極
38．．．器件隔離區
39．．．層間絕緣膜
40．．．佈線
40a．．．佈線
40b．．．佈線
40c．．．佈線
40d．．．佈線
41．．．多層佈線層
42．．．保護膜
43a．．．絕緣薄膜
43b．．．絕緣薄膜
44．．．連接導體
45．．．第二半導體基板
45a．．．表面
46．．．p型半導體井區
47．．．對n型源極/汲極區
48．．．閘極電極
49．．．層間絕緣膜
50．．．器件隔離區
52．．．半導體移除區
52a．．．半導體移除區
52b．．．半導體移除區
53．．．佈線
53a．．．佈線
53b．．．佈線
53c．．．佈線
53d．．．佈線
54．．．連接導體
55．．．多層佈線層
56．．．保護膜
57．．．黏合劑層
58．．．氧化矽膜
59．．．氮化矽膜
61．．．經堆疊絕緣膜
62．．．貫通連接孔
63．．．第二連接墊
64．．．連接孔
65．．．第一連接墊
65a．．．連接突出部分/擴展部分
67．．．連接佈線
68．．．連接導體
69．．．貫通連接導體
71．．．連接導體
72．．．光遮蔽膜
73．．．經平坦化膜
74．．．濾色器
75．．．晶片上微透鏡
77．．．經平坦化絕緣膜
78．．．固態成像元件
81．．．凹陷部分
82．．．固態成像元件
84．．．固態成像元件
85．．．連接部分
86．．．導通導體
87．．．連接部分
88．．．導通導體
89．．．連接墊對
91．．．連接墊陣列
91A．．．連接墊陣列
91B．．．連接墊陣列
93．．．固態成像元件
95．．．固態成像元件
96．．．屏蔽佈線
97．．．固態成像元件
98．．．連接墊陣列
99．．．連接墊對
100．．．經堆疊半導體晶片
101．．．第一半導體晶片單元
102．．．邏輯電路
103．．．半導體基板
104．．．半導體井區
105．．．對源極/汲極區
106．．．閘極電極
107．．．器件隔離區
108．．．層間絕緣膜
109a．．．佈線
109b．．．佈線
109c．．．佈線
109d．．．佈線
111．．．多層佈線層
112．．．連接導體
114．．．保護膜
116．．．第二半導體晶片單元
117．．．積體電路
118．．．第二半導體基板
119．．．半導體井區
120．．．連接導體
121．．．對源極/汲極區
122．．．閘極電極
123．．．器件隔離區
124．．．層間絕緣膜
125．．．佈線
125a．．．佈線
125b．．．佈線
125c．．．佈線
125d．．．佈線
126．．．佈線層
127．．．保護膜
129．．．黏合劑層
131．．．半導體元件
132．．．半導體元件
133．．．半導體元件
135．．．固態成像元件
136．．．絕緣膜
137．．．固態成像元件
141．．．相機
142．．．固態成像元件
143．．．光學系統
144．．．快門元件
145．．．驅動電路
146．．．信號處理電路
151．．．金屬氧化物半導體固態成像元件
152．．．半導體晶片
153．．．像素陣列
154．．．控制電路
155．．．邏輯電路
D21．．．保護二極體
FD．．．浮動擴散部
M1．．．金屬
M2．．．金屬
M3．．．金屬
M4．．．金屬
M11．．．金屬
M12．．．金屬
M13．．．金屬
M14．．．金屬
P．．．間距
PD．．．光電二極體
Tr1．．．金屬氧化物半導體電晶體
Tr2．．．金屬氧化物半導體電晶體
Tr3．．．金屬氧化物半導體電晶體
Tr4．．．金屬氧化物半導體電晶體
Tr6．．．金屬氧化物半導體電晶體
Tr7．．．金屬氧化物半導體電晶體
Tr8．．．金屬氧化物半導體電晶體
Tr11．．．金屬氧化物半導體電晶體
Tr12．．．金屬氧化物半導體電晶體
Tr13．．．金屬氧化物半導體電晶體
Tr21．．．金屬氧化物半導體電晶體
Tr22．．．金屬氧化物半導體電晶體
Tr23．．．金屬氧化物半導體電晶體
t1．．．膜厚度
圖1係應用於本發明之實施例之一MOS固態成像元件之一實例之整體組態之一圖示；
圖2A至圖2C係根據本發明之實施例之一固態成像元件及根據相關技術之一固態成像元件之示意圖；
圖3係根據本發明之一第一實施例之一固態成像元件之主要單元之整體組態之一圖示；
圖4係根據該第一實施例製造該固態成像元件之一製程(部分1)之一實例之一圖示；
圖5係根據該第一實施例製造該固態成像元件之一製程(部分2)之一實例之一圖示；
圖6係根據該第一實施例製造該固態成像元件之一製程(部分3)之一實例之一圖示；
圖7係根據該第一實施例製造該固態成像元件之一製程(部分4)之一實例之一圖示；
圖8係根據該第一實施例製造該固態成像元件之一製程(部分5)之一實例之一圖示；
圖9係根據該第一實施例製造該固態成像元件之一製程(部分6)之一實例之一圖示；
圖10係根據該第一實施例製造該固態成像元件之一製程(部分7)之一實例之一圖示；
圖11係根據該第一實施例製造該固態成像元件之一製程(部分8)之一實例之一圖示；
圖12係根據該第一實施例製造該固態成像元件之一製程(部分9)之一實例之一圖示；
圖13係根據該第一實施例製造該固態成像元件之一製程(部分10)之一實例之一圖示；
圖14係根據該第一實施例製造該固態成像元件之一製程(部分11)之一實例之一圖示；
圖15A及圖15B係根據本發明之實施例之一半導體移除區之位置之示意性平面圖；
圖16係根據本發明之一第二實施例之一固態成像元件之主要單元之整體組態之一圖示；
圖17係根據該第二實施例製造該固態成像元件之一製程(部分1)之一實例之一圖示；
圖18係根據該第二實施例製造該固態成像元件之一製程(部分2)之一實例之一圖示；
圖19係根據該第二實施例製造該固態成像元件之一製程(部分3)之一實例之一圖示；
圖20係根據該第二實施例製造該固態成像元件之一製程(部分4)之一實例之一圖示；
圖21係根據該第二實施例製造該固態成像元件之一製程(部分5)之一實例之一圖示；
圖22係根據該第二實施例製造該固態成像元件之一製程(部分6)之一實例之一圖示；
圖23係根據該第二實施例製造該固態成像元件之一製程(部分7)之一實例之一圖示；
圖24係根據該第二實施例製造該固態成像元件之一製程(部分8)之一實例之一圖示；
圖25係根據本發明之一第三實施例之一固態成像元件之主要單元之整體組態之一圖示；
圖26係根據該第三實施例製造該固態成像元件之一製程(部分1)之一實例之一圖示；
圖27係根據該第三實施例製造該固態成像元件之一製程(部分2)之一實例之一圖示；
圖28係根據該第三實施例製造該固態成像元件之一製程(部分3)之一實例之一圖示；
圖29係根據該第三實施例製造該固態成像元件之一製程(部分4)之一實例之一圖示；
圖30係根據該第三實施例製造該固態成像元件之一製程(部分5)之一實例之一圖示；
圖31係根據本發明之一第四實施例之一固態成像元件之主要單元之整體組態之一圖示；
圖32係沿圖31之線XXXII-XXXII截取之一示意性剖面圖；
圖33係沿圖31之線XXXIII-XXXIII截取之一示意性剖面圖；
圖34係圖31中之一第一連接墊之一分解平面圖；
圖35係圖31中之一第二連接墊之一分解平面圖；
圖36係根據本發明之一第五實施例之一固態成像元件之主要單元之整體組態之一圖示；
圖37係根據本發明之一第六實施例之一固態成像元件之主要單元之整體組態之一圖示；
圖38係沿圖37之線XXXVIII-XXXVIII截取之一示意性剖面圖；
圖39係根據本發明之一第七實施例之一固態成像元件之主要單元之整體組態之一圖示；
圖40係根據本發明之一第八實施例之一半導體元件之整體組態之一圖示；
圖41係根據本發明之一第九實施例之一半導體元件之整體組態之一圖示；
圖42係根據本發明之一第十實施例之一半導體元件之整體組態之一圖示；
圖43係根據本發明之一實施例應用連接墊之一佈置之一固態成像元件之另一實例之整體組態之一圖示；
圖44係圖43之固態成像元件中之連接墊佈置之一實例之一示意性平面圖；
圖45係根據本發明之實施例應用連接墊之一佈置之一固態成像元件之又一實例之整體組態之一圖示；
圖46係圖45之固態成像元件中之連接墊佈置之一實例之一示意性平面圖；
圖47係根據本發明之一實施例包括一保護二極體之一固態成像元件之整體組態之一圖示；
圖48係根據本發明之一實施例在連接佈線區之一實例中之主要單元之一示意性剖面圖；
圖49係沿圖48之線XXXXIX-XXXXIX截取之一示意性剖面圖；
圖50係根據本發明之一實施例在彼此毗鄰之連接導體之區之一實例中之主要單元之一示意性剖面圖；
圖51係根據本發明之一實施例在彼此毗鄰之貫通連接導體之區組態之一實例中主要單元之一示意性剖面圖；
圖52係根據本發明之一實施例在半導體晶片之間的一電路上之連接佈線之插入位置之一示意圖；及
圖53係根據本發明之第十一實施例之一電子裝置之整體組態之一圖示。
22．．．第一半導體晶片單元
23．．．像素陣列
24．．．控制電路
25．．．邏輯電路
26．．．第二半導體晶片單元
27．．．經堆疊半導體晶片
28．．．固態成像元件
30．．．單元像素
31．．．半導體基板
31a．．．表面
31b．．．後表面
32．．．半導體井區
33．．．源極/汲極區
34．．．n型半導體區
35．．．p型半導體區
36．．．閘極電極
38．．．器件隔離區
39．．．層間絕緣膜
40a．．．佈線
40b．．．佈線
40c．．．佈線
40d．．．佈線
41．．．多層佈線層
42．．．保護膜
43a．．．絕緣薄膜
43b．．．絕緣薄膜
44．．．連接導體
45．．．第二半導體基板
45a．．．表面
46．．．p型半導體井區
47．．．對n型源極/汲極區
48．．．閘極電極
49．．．層間絕緣膜
50．．．器件隔離區
52．．．半導體移除區
52a．．．半導體移除區
52b．．．半導體移除區
53a．．．佈線
53b．．．佈線
53c．．．佈線
53d．．．佈線
54．．．連接導體
55．．．多層佈線層
56．．．保護膜
57．．．黏合劑層
58．．．氧化矽膜
59．．．氮化矽膜
61．．．經堆疊絕緣膜
62．．．貫通連接孔
63．．．第二連接墊
64．．．連接孔
65．．．第一連接墊
67．．．連接佈線
68．．．連接導體
69．．．貫通連接導體
71．．．連接導體
72．．．光遮蔽膜
73．．．經平坦化膜
74．．．濾色器
75．．．晶片上微透鏡
FD．．．浮動擴散部
M1．．．金屬
M2．．．金屬
M3．．．金屬
M11．．．金屬
M12．．．金屬
M13．．．金屬
PD．．．光電二極體
Tr1．．．金屬氧化物半導體電晶體
Tr2．．．金屬氧化物半導體電晶體
Tr3．．．金屬氧化物半導體電晶體
Tr4．．．金屬氧化物半導體電晶體
Tr6．．．金屬氧化物半導體電晶體
Tr7．．．金屬氧化物半導體電晶體
Tr8．．．金屬氧化物半導體電晶體

Claims (30)

  1. 一種組態為一背側照明式固態成像元件之半導體元件，其包含：一經堆疊半導體元件，其係藉由將兩個或兩個以上半導體晶片單元彼此接合而形成，且在該經堆疊半導體元件中至少形成在一第一半導體基板中之一像素陣列及一第一多層佈線層係形成於一第一半導體晶片單元中且一邏輯電路及一第二多層佈線層係形成於一第二半導體晶片單元中；一半導體移除區，在該半導體移除區中該第一半導體晶片單元之至少一部分被移除，其中該半導體移除區經組態以具有一表面低於該第一半導體基板之一表面；及複數個連接佈線，其形成於該半導體移除區中且將該第一半導體晶片單元與該第二半導體晶片單元彼此連接。
  2. 如請求項1之半導體元件，其中該複數個連接佈線包括一第一連接導體，其連接至一第一連接墊，該第一連接墊連接至該第一半導體晶片單元中之該第一多層佈線層內部之一佈線，一貫通連接導體，其穿透該第一半導體晶片單元且連接至一第二連接墊，該第二連接墊連接至該第二半導體晶片單元中之該第二多層佈線層內部之一佈線，及一第二連接導體，其將該第一連接導體與該貫通連接導體彼此連接。
  3. 如請求項2之半導體元件，其中充當一抗反射膜之一保護絕緣膜經形成以便自該半導體移除區之一表面延伸至該像素陣列在其中形成之半導體基板之一表面。
  4. 如請求項3之半導體元件，其中在該第一半導體晶片單元中，該第一連接墊係由該第一多層佈線層之一第一層金屬形成，且連接至該第一連接墊之該佈線係由在一第二層金屬之後的一層金屬形成。
  5. 如請求項4之半導體元件，其中一屏蔽佈線係由介於該第一連接墊與該佈線之間的一層金屬形成。
  6. 如請求項3之半導體元件，其進一步包含：一絕緣膜，其隱埋於該半導體移除區中；及該第一連接導體及該貫通連接導體，其穿透該絕緣膜。
  7. 如請求項3之半導體元件，其中各自具有一八邊形形狀之該第一連接墊及該第二連接墊沿水平方向及垂直方向交替地配置且沿該水平方向配置之第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置以形成一連接墊陣列，其中該第二連接墊之面積大於該第一連接墊之面積，且其中分別對應於垂直信號線之敷設佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  8. 如請求項7之半導體元件，其中該等連接墊陣列經安置而彼此面對，其間間置有 該像素陣列，且其中對應於該等垂直信號線之該等佈線交替地連接至該等連接墊陣列。
  9. 如請求項3之半導體元件，其進一步包含：一連接墊陣列，在該連接墊陣列中沿一垂直方向配置之第一連接墊與第二連接墊對係沿該垂直方向及一水平方向配置，且該等第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置，其中分別對應於垂直信號線之佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  10. 如請求項2之半導體元件，其進一步包含：一連接墊陣列，在該連接墊陣列中各自具有一八邊形形狀之該第一連接墊及該第二連接墊沿水平方向及垂直方向交替地配置，且沿該水平方向配置之第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置，其中該第二連接墊之面積經設定而大於該第一連接墊之面積，且其中分別對應於垂直信號線之佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  11. 如請求項2之半導體元件，其進一步包含：一連接墊陣列，在該連接墊陣列中沿一垂直方向配置之第一連接墊與第二連接墊對係沿該垂直方向及一水平方向配置，且該等第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置， 其中分別對應於垂直信號線之佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  12. 如請求項1之半導體元件，其中該半導體移除區包括該第一半導體晶片單元之該第一多層佈線層之一表面，其低於該第一半導體晶片單元之該半導體基板之一表面。
  13. 一種製造組態為一背側照明式固態成像元件之一半導體元件之方法，其包含：將兩個或兩個以上半導體晶圓彼此接合，其至少包括其中一像素陣列及一第一多層佈線層在充當一第一半導體晶片單元之一區中形成之一第一半導體晶圓及其中一邏輯電路及一第二多層佈線層在充當一第二半導體晶片單元之一區中形成之一第二半導體晶圓；藉由完全移除充當該第一半導體晶圓中之該第一半導體晶片單元之該區之一部分的一第一半導體基板來形成一半導體移除區，其中該半導體移除區包括該第一半導體晶片單元之該第一多層佈線層之一表面，其低於該第一半導體晶片單元之該半導體基板之一表面；形成連接該半導體移除區中之該第一半導體晶片單元與該第二半導體晶片單元之複數個連接佈線；及將形成為一成品之該等半導體晶圓劃分成若干晶片。
  14. 如請求項13之方法，其中該形成該等連接佈線包括：形成到達連接至該第一半導體晶片單元中之該第一多層佈線層之一佈線之一第一連接墊的一連接孔及穿透該第一半導體晶片單元且到達連接至該第二半導體晶片單 元中之該第二多層佈線層之一佈線之一第二連接墊的一貫通連接孔；及形成分別在該連接孔及該貫通連接孔中連接至該第一連接墊及該第二連接墊之一第一連接導體及一貫通連接導體，且形成將該第一連接導體與該貫通連接導體彼此連接之一第二連接導體。
  15. 如請求項14之方法，其進一步包含：在該形成該半導體移除區之後，藉由自該半導體移除區之一曝露表面延伸至該像素陣列在其中形成之該半導體晶圓之一表面來形成充當一抗反射膜之一保護絕緣膜。
  16. 如請求項15之方法，其中該第一連接墊係由該第一多層佈線層之一第一層金屬形成，且其中連接至該第一連接墊之該佈線係由在一第二層金屬之後的一層金屬形成。
  17. 如請求項15之方法，其進一步包含：在該形成該保護絕緣膜之後，將一絕緣膜隱埋於該半導體移除區中；及形成穿透該絕緣膜之該連接孔及該貫通連接孔。
  18. 一種電子裝置，其包含：一固態成像元件；一光學系統，其將入射光引導至該固態成像元件之一光電轉換單元； 一信號處理電路，其處理自該固態成像元件輸出之一信號，其中組態為一背側照明式固態成像元件之該固態成像元件包括：一經堆疊半導體元件，其係藉由將兩個或兩個以上半導體晶片單元彼此接合而形成，且在該經堆疊半導體元件中至少形成在一第一半導體基板中之一像素陣列及一第一多層佈線層係形成於一第一半導體晶片單元中且一邏輯電路及一第二多層佈線層係形成於一第二半導體晶片單元中，一半導體移除區，在該半導體移除區中該第一半導體晶片單元之一部分之該第一半導體基板被移除，其中該半導體移除區包括該第一半導體晶片單元之該第一多層佈線層之一表面，其低於該第一半導體晶片單元之該半導體基板之一表面，及複數個連接佈線，其形成於該半導體移除區中且將該第一半導體晶片單元與該第二半導體晶片單元彼此連接。
  19. 如請求項18之電子裝置，其中在該固體成像元件中，充當一抗反射膜之一保護絕緣膜經形成以便自該半導體移除區之一曝露表面延伸至該像素陣列在其中形成之一半導體基板之一表面，其中該複數個連接佈線包括：一第一連接導體，其連接至一第一連接墊，該第一連 接墊連接至該第一半導體晶片單元中之該第一多層佈線層內部之一佈線，一貫通連接導體，其穿透該第一半導體晶片單元且連接至一第二連接墊，該第二連接墊連接至該第二半導體晶片單元中之該第二多層佈線層內部之一佈線，及一第二連接導體，其將該第一連接導體與該貫通連接導體彼此連接。
  20. 如請求項19之電子裝置，其中該固態成像元件包括：一絕緣膜，其隱埋於該半導體移除區中，及該第一連接導體及該貫通連接導體，其穿透該絕緣膜。
  21. 如請求項19之電子裝置，其中該固態成像元件包括一連接墊陣列，在該連接墊陣列中各自具有一八邊形形狀之該第一連接墊及該第二連接墊沿水平方向及垂直方向交替地配置，且沿該水平方向配置之第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置，其中該第二連接墊之面積經設定大於該第一連接墊之面積，且其中分別對應於垂直信號線之佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  22. 如請求項18之電子裝置，其中該等連接佈線包括：一第一連接導體，其連接至一第一連接墊，該第一連接墊連接至該第一半導體晶片單元中之該第一多層佈線 層內部之一佈線，一貫通連接導體，其穿透該第一半導體晶片單元且連接至一第二連接墊，該第二連接墊連接至該第二半導體晶片單元中之該第二多層佈線層內部之一佈線，及一第二連接導體，其將該第一連接導體與該貫通連接導體彼此連接。
  23. 如請求項22之電子裝置，其中，該固態成像元件包括一連接墊陣列，在該連接墊陣列中各自具有一八邊形形狀之該第一連接墊及該第二連接墊沿水平方向及垂直方向交替地配置，且沿該水平方向配置之第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置，其中該第二連接墊之面積經設定而大於該第一連接墊之面積，且其中分別對應於垂直信號線之佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  24. 如請求項22之電子裝置，其中該固態成像元件包括：一連接墊陣列，在該連接墊陣列中沿一垂直方向配置之第一連接墊與第二連接墊對係沿該垂直方向及一水平方向配置，且該等第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置，其中分別對應於垂直信號線之佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  25. 如請求項18之電子裝置，其中該半導體移除區包括該第 一半導體晶片單元之該第一多層佈線層之一表面，其低於該第一半導體晶片單元之該半導體基板之一表面。
  26. 一種半導體元件，其包含：一經堆疊半導體元件，其係藉由將兩個或兩個以上半導體晶片單元彼此接合而形成，且在該經堆疊半導體元件中至少一第一半導體積體電路及一第一多層佈線層係形成於一第一半導體晶片單元中，且一第二半導體積體電路及一第二多層佈線層係形成於一第二半導體晶片單元中；及一半導體移除區，在該半導體移除區中該第一半導體晶片單元之一部分之一第一半導體基板被完全移除；及複數個連接佈線，其中該複數個連接佈線包括一第一連接導體、一貫通連接導體及將該第一連接導體之上部端及該貫通連接導體電連接之一第二連接導體，且其中該複數個連接佈線形成於該半導體移除區中且將該第一半導體晶片單元與該第二半導體晶片單元彼此連接。
  27. 如請求項26之半導體元件，其中其中該第一連接導體電連接至一第一連接墊，該第一連接墊連接至該第一半導體晶片單元中之該第一多層佈線層內部之一佈線，且其中該貫通連接導體穿透該第一半導體晶片單元且電連接至一第二連接墊，該第二連接墊連接至該第二半導體晶片單元中之該第二多層佈線層內部之一佈線。
  28. 如請求項27之半導體元件，其進一步包含： 一連接墊陣列，在該連接墊陣列中之該第一連接墊與該第二連接墊各自具有一八邊形形狀且沿水平方向及垂直方向交替地配置，且沿該水平方向配置之第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置，其中該第二連接墊之面積大於該第一連接墊之面積，且其中分別對應於垂直信號線之佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  29. 如請求項27之半導體元件，其進一步包含：一連接墊陣列，在該連接墊陣列中沿一垂直方向配置之第一連接墊與第二連接墊對係沿該垂直方向及一水平方向配置，且該等第一連接墊與第二連接墊對係沿該垂直方向以複數個級配置，其中分別對應於垂直信號線之佈線連接至以該複數個級配置之該等第一連接墊與第二連接墊對。
  30. 一種半導體元件，其包含：一第一半導體區段，其包括一像素區及在該第一半導體區段之一側處之一第一佈線層；一第二半導體區段，其包括在該第二半導體區段之一側處之一第二佈線層，該第一半導體區段及該第二半導體區段藉由該第一半導體區段及該第二半導體區段之個別的第一佈線層及第二佈線層側彼此面向而固定在一起；一導電材料，其包括一第一連接導體、一貫通連接導 體及將該第一連接導體之上部端及該貫通連接導體電連接之一第二連接導體，其中該貫通連接導體經由該第一半導體區段延伸至該第二半導體區段之該第二佈線層，且其中該導電材料設置該第一佈線層及該第二佈線層彼此電連接；一薄膜區，其係該第一半導體區段之一部分且相較於該第一半導體區段之該像素區更薄；其中該導電材料係位於該薄膜區中。
TW100141094A 2010-12-15 2011-11-10 半導體元件及其製造方法與電子裝置 TWI467746B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010279833A JP5664205B2 (ja) 2009-12-25 2010-12-15 半導体装置とその製造方法、及び電子機器

Publications (2)

Publication Number Publication Date
TW201246520A TW201246520A (en) 2012-11-16
TWI467746B true TWI467746B (zh) 2015-01-01

Family

ID=46457139

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100141094A TWI467746B (zh) 2010-12-15 2011-11-10 半導體元件及其製造方法與電子裝置

Country Status (3)

Country Link
KR (1) KR101918293B1 (zh)
CN (1) CN102569314A (zh)
TW (1) TWI467746B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI690072B (zh) * 2017-09-29 2020-04-01 日商佳能股份有限公司 半導體裝置及設備

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014135326A (ja) * 2013-01-08 2014-07-24 Toshiba Corp 固体撮像装置
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) * 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US9659985B2 (en) * 2015-02-17 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit and image sensing device having metal shielding layer and related fabricating method
KR102422224B1 (ko) * 2015-07-31 2022-07-18 삼성전자주식회사 적층형 이미지 센서 및 이를 포함하는 시스템
US10062722B2 (en) 2016-10-04 2018-08-28 Omnivision Technologies, Inc. Stacked image sensor with shield bumps between interconnects
JP6917716B2 (ja) * 2017-01-23 2021-08-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の情報処理方法
CN110235434B (zh) * 2017-02-01 2022-03-18 索尼半导体解决方案公司 摄像系统、摄像装置和控制装置
CN108183114A (zh) * 2017-12-26 2018-06-19 德淮半导体有限公司 背照式图像传感器及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101228631A (zh) * 2005-06-02 2008-07-23 索尼株式会社 半导体图像传感器模块及其制造方法
TW201029164A (en) * 2008-11-21 2010-08-01 Sony Corp Solid-state imaging device, method for manufacturing solid-state imaging device, and imaging apparatus

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674108B2 (en) * 2000-12-20 2004-01-06 Honeywell International Inc. Gate length control for semiconductor chip design
US6815787B1 (en) * 2002-01-08 2004-11-09 Taiwan Semiconductor Manufacturing Company Grid metal design for large density CMOS image sensor
JP2005322745A (ja) * 2004-05-07 2005-11-17 Sony Corp 半導体素子、半導体素子の製造方法、固体撮像素子、並びに固体撮像素子の製造方法
JP4675231B2 (ja) * 2005-12-28 2011-04-20 パナソニック株式会社 半導体集積回路装置
FR2910707B1 (fr) * 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
KR100855408B1 (ko) * 2007-12-27 2008-08-29 주식회사 동부하이텍 이미지 센서 및 그 제조방법
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
TWI420662B (zh) * 2009-12-25 2013-12-21 Sony Corp 半導體元件及其製造方法，及電子裝置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101228631A (zh) * 2005-06-02 2008-07-23 索尼株式会社 半导体图像传感器模块及其制造方法
TW201029164A (en) * 2008-11-21 2010-08-01 Sony Corp Solid-state imaging device, method for manufacturing solid-state imaging device, and imaging apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI690072B (zh) * 2017-09-29 2020-04-01 日商佳能股份有限公司 半導體裝置及設備
US10811455B2 (en) 2017-09-29 2020-10-20 Canon Kabushiki Kaisha Semiconductor apparatus and equipment
US11552121B2 (en) 2017-09-29 2023-01-10 Canon Kabushiki Kaisha Semiconductor apparatus and equipment

Also Published As

Publication number Publication date
KR101918293B1 (ko) 2018-11-13
CN102569314A (zh) 2012-07-11
TW201246520A (en) 2012-11-16
KR20120067282A (ko) 2012-06-25

Similar Documents

Publication Publication Date Title
US10553637B2 (en) Semiconductor device, manufacturing method thereof, and electronic apparatus
TWI467746B (zh) 半導體元件及其製造方法與電子裝置
KR102343428B1 (ko) 반도체 장치 및 전자 기기
CN110678984B (zh) 成像器件和电子装置
JP6774393B2 (ja) 固体撮像装置、及び、電子機器

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees