JP5459357B2 - 固体撮像装置 - Google Patents

Description

本発明は、固体撮像装置および固体撮像装置の駆動方法に関し、特に基板の裏面側（配線形成側と反対側）から入射光を取り込む裏面入射型固体撮像装置および当該固体撮像装置の駆動方法に関する。

固体撮像装置、例えばＣＭＯＳイメージセンサに代表されるＸ−Ｙアドレス型固体撮像装置において、画素の微細化および高開口率化を図る目的として、半導体基板の一方の面（表面）に配線層を形成し、当該配線層と反対側の面（裏面）側から入射光を取り込む裏面受光型の画素構造が採られている（例えば、特許文献１，２参照）。

特許文献１記載の従来技術に係る画素構造は、図１５に示すように、フォトダイオード１０２が形成されるシリコン層（基板）１０１の一方の面（以下、単に「基板表面」と記す場合もある）側に、層間絶縁膜を介して多層の配線１０６が配置された配線層１０３を形成し、シリコン層１０１の他方の面、即ち配線層１０３と反対側の面（以下、単に「基板裏面」と記す場合もある）側から可視光を取り込む構成となっている。フォトダイオード１０２の周囲には基板裏面に達するｐ型ウェル領域１０７は形成されている。

この裏面入射型ＣＭＯＳイメージセンサにおいては、シリコン界面からの暗電流の発生を防止するために、基板裏面側にｐ＋層１０４を形成している。ｐ＋層１０４の作り方としては、次の２通りの方法がある。

第１の方法は、基板表面側にトランジスタや配線を含む配線層１０３を形成し、その後基板を裏返して基板裏面側に対して研磨等を施した後シリコン酸化膜（ＳｉＯ２）などの電子注入防止層１０５を形成し、しかる後イオン注入によってｐ＋層１０４を形成する方法である。

第２の方法は、基板表面側にトランジスタを作る工程の途中で、基板表面側から高エネルギーイオン注入によって基板の深い部位にｐ+層１０４を形成し、次いで配線１０６を作って配線層１０３を形成し、その後基板を裏返してｐ＋層１０４の位置まで研磨等を施して基板裏面側に受光面を形成する方法である。

特許文献２記載の従来技術に係る画素構造は、図１６に示すように、フォトダイオード２０２が形成されるシリコン部（高抵抗基板）２０１の一方の面（表面）側に、層間絶縁膜を介して多層の配線２０７が配置された配線層２０３を形成し、他方の面（裏面）側から光を取り込む裏面入射型ＣＭＯＳイメージセンサにおいて、フォトダイオード２０２およびその周囲のｐ型ウェル領域２０４を基板裏面に到達しない層構造で配置し、かつ、基板裏面上に電子注入防止膜２０５を介して形成された透明電極２０６に負電圧を印加する構成となっている。

特開２００３−０３１７８５号公報 特開２００３−３３８６１５号公報

上述した特許文献１記載の従来技術では、シリコン界面からの暗電流の発生を防止するために、基板裏面側にｐ＋層１０４を形成しているため、当該ｐ＋層１０４の形成に上記第１の方法を採った場合でも、上記第２の方法を採った場合でも、以下に説明するような課題がある。

（第１の方法を採った場合）
イオン注入したｐ＋層１０４には、活性化のための熱処理を施さないと、暗電流の低減効果を最大限に発揮することができないが、イオン注入が配線形成の後の工程で行われるために、通常の拡散炉などによる熱処理を行ったのでは配線が溶けてしまうために採用できない。

このため、活性化のための熱処理無しで暗電流が大きいことを我慢するか、あるいはレーザーアニールなどで、基板裏面側の浅い領域だけを熱処理することになる。しかし、レーザーアニールは装置が高価であり、またウェーハを順にスキャンするために、何十枚のウェーハを一度に処理できる拡散炉と比べるとスループットが悪く、しかも撮像画像にスキャンの筋がムラとなって現れることがある。

（第２の方法を採った場合）
イオン注入が配線層１０３の前に行われるため、活性化の熱処理は可能であるが、高エネルギーで深い部位にイオン注入するため、ｐ＋層１０４の分布が広がってしまう。ｐ＋層１０４の分布が広がると、基板裏面側の浅い部位で光電変換される、青色の光に対して光電子の捕捉確率が低下する、即ち青色の感度が低下する。

この青色の感度の低下は、裏面受光型の画素構造の特長である配線１０６のけられによる感度低下が無い、という効果を相殺してしまうことになる。これに対し、深い部位まで進入する赤色の光の感度は、裏面入射によって配線１０６のけられが無くなる分だけそのまま上がる。この赤色の感度向上に伴い、青色の感度が相対的に悪くなるため、分光のバランスが崩れることになる。

一方、特許文献２記載の従来技術では、ｐ型ウェル領域２０４を基板裏面に到達しない層構造とした場合でも、基板裏面から入射した光電子をフォトダイオード２０２に適正に誘導するために、透明電極２０６に負電圧を印加し、基板中に深さ方向の電場を発生させる構成を採っており、基板裏面側のシリコン界面からの暗電流の低減に関しては考慮されていなかった。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、基板裏面側にイオン注入したり、濃度を濃くしたり、あるいは活性化のための熱処理を施したりすることなく、基板裏面側界面からの暗電流の発生を低減可能な固体撮像装置および固体撮像装置の駆動方法を提供することにある。

本発明に係る固体撮像装置は、光電変換素子を含む画素が形成された半導体基板の第１面（基板表面）側に配線層を有し、前記配線層と反対側の第２面（基板裏面）側から光が入射される固体撮像装置であって、半導体基板内に形成された第１導電型の光電変換領域と、光電変換領域の周囲に、半導体基板の第１面側から第２面に到達するように形成された第２導電型の半導体ウェル領域と、半導体基板の第２面上に形成された絶縁膜と、半導体基板内の第２面側の絶縁膜との界面に形成される正孔蓄積層とを備え、正孔蓄積層は、負の電圧を前記絶縁膜に印加することにより形成される。

本発明の固体撮像装置では、基板裏面側から入射光を取り込む裏面入射型の固体撮像装置において、半導体基板のポテンシャルに対して逆極性の電圧（半導体基板がｎ型のときは負の電圧、ｐ型のときは正の電圧）を絶縁膜に印加すると、基板裏面側の半導体界面（絶縁膜との境界面）に、例えば半導体基板がｎ型のときは正孔（ｐ型のときは電子）が貯まり、基板裏面側界面に正孔蓄積層（または、電子蓄積層）が存在しているのと等価となる。そして、この正孔（または、電子）が貯まった部分の作用により、暗電流の支配的な発生原因である、基板裏面側界面からの電子（または、正孔）の発生が減少する。

本発明の固体撮像装置は、光電変換素子を含む画素が形成された半導体基板の第１面側に配線層を有し、配線層と反対側の第２面側から入射光を取り込む固体撮像装置であって、半導体基板の第２面上に形成された絶縁膜と、光電変換素子の信号電荷と同極性の電圧を絶縁膜に印加し、信号電荷と逆極性の電荷を半導体基板の第２面側に誘起する電圧印加手段とを備える。

本発明の固体撮像装置では、基板裏面側から入射光を取り込む裏面入射型の固体撮像装置において、光電変換素子の信号電荷と同極性の電圧を絶縁膜に印加して、信号電荷と逆極性の電荷を半導体基板の第２面側に誘起する。このことにより、暗電流の発生原因である、基板裏面側からの信号電荷と同極性の電荷の発生が減少する。

本発明に係る固体撮像装置の駆動方法は、光電変換素子を含む画素が形成された半導体基板の第１面側に配線層を有し、配線層と反対側の第２面側から光が入射される固体撮像装置の駆動方法であって、負の電圧を前記半導体基板の第２面上に形成された絶縁膜に印加することにより、半導体基板内の第２面側の絶縁膜との界面に正孔蓄積層を形成する。

本発明の固体撮像装置の駆動方法では、基板裏面側から入射光を取り込む裏面入射型の固体撮像装置の駆動方法において、半導体基板のポテンシャルに対して逆極性の電圧を絶縁膜に印加すると、基板裏面側の半導体界面（絶縁膜との境界面）に、例えば半導体基板がｎ型のときは正孔（ｐ型のときは電子）が貯まり、基板裏面側界面に正孔蓄積層（または、電子蓄積層）が存在しているのと等価となる。
この正孔（または、電子）が貯まった部分の作用により、暗電流の支配的な発生原因である、基板裏面側界面からの電子（または、正孔）の発生が減少する。

本発明に係る固体撮像装置は、半導体基板に光電変換素子を含む画素が形成され、半導体基板の裏面側から光が入射されるようになされ、裏面側に絶縁膜が形成され、少なくとも画素アレイ部では、絶縁膜を介して裏面電極が形成され、裏面電極により負の電圧を絶縁膜に印加することにより半導体基板内の裏面側の絶縁膜との界面に正孔蓄積層が形成され、裏面電極のパッド部直下に、パッド部と半導体基板との間のリーク電流を阻止するリーク電流阻止領域が設けられている。

本発明の固体撮像装置では、裏面電極に、上記のように半導体基板のポテンシャルに対して逆極性の電圧を印加することにより、基板裏面側界面からの暗電流の発生が減少する。さらに、パッド部の直下にリーク電流阻止領域が設けられるので、パッド部に検査用の針を何度も当てたとしても、裏面電極下の絶縁膜破壊を防止でき、あるいは絶縁膜破壊してもパッド部と半導体基板間のリーク電流を阻止することができる。

本発明に係る固体撮像装置によれば、半導体基板の裏面上に絶縁膜を形成し、半導体基板のポテンシャルに対して逆極性の電圧を絶縁膜に印加することで、基板裏面側界面に正孔蓄積層（または、電子蓄積層）と等価な構造を作ることができるため、基板裏面側にイオン注入したり、濃度を濃くしたり、あるいは活性化のための熱処理を施したりしなくても、基板裏面側界面からの暗電流の発生を低減できる。
本発明に係る固体撮像装置によれば、半導体基板版の裏面上に絶縁膜を形成し、光電変換素子の信号電荷と同極性の電圧を絶縁膜に印加することで、基板裏面側界面に正孔蓄積層（または、電子蓄積層）と等価な構造を作ることができるため、基板裏面側にイオン注入したり、濃度を濃くしたり、あるいは活性化のための熱処理を施したりしなくても、基板裏面側界面からの暗電流の発生を低減できる。

本発明に係る固体撮像装置の駆動方法によれば、半導体基板の裏面上に形成した絶縁膜に、半導体基板のポテンシャルに対して逆極性の電圧を印加することにより、基板裏面側にイオン注入したり、濃度を濃くしたり、あるいは活性化のための熱処理を施したりしなくても、基板裏面側界面からの暗電流の発生を低減して駆動することができる。

本発明に係る固体撮像装置によれば、上記の基板裏面側界面からの暗電流の発生を低減できることに加え、パッド部直下のリーク電流阻止領域でパッド部と半導体基板間のリーク電流の発生を阻止できるので、裏面電極の下の絶縁膜の厚さを薄くすることができる。これにより、裏面電極に印加する電圧を低いレベルに抑えつつ、パッド部におけるリーク電流発生を防止することができる。

本発明が適用されるＣＭＯＳイメージセンサの全体の構成を示すブロック図である。 画素の回路構成の一例を示す回路図である。 本発明の第１実施の形態に係る固体撮像装置、特にその裏面受光型画素構造の主要部を示す断面図である。 本発明の第３実施の形態に係る固体撮像装置、特にその裏面受光型画素構造の主要部を示す断面図である。 ｐウェル領域の望ましい態様を示す要部の拡大図である。 本発明の第４実施の形態に係る固体撮像装置の主要部を示す断面図である。 本発明に係る固体撮像装置におけるパッド部の取出し方の一例を示す基板裏面側からみた平面図である。 本発明に係る固体撮像装置におけるパッド部の取出し方の他の例を示す基板裏面側からみた平面図である。 本発明の第５実施の形態に係る固体撮像装置の主要部を示す断面図である。 本発明に適用される２層構造の裏面電極におけるコンタクト部の一例を示す断面図である。 本発明に適用される２層構造の裏面電極におけるコンタクト部の他の例を示す断面図である。 本発明の第６実施の形態に係る固体撮像装置の主要部を示す断面図である。 本発明の第７実施の形態に係る固体撮像装置の主要部を示す断面図である。 本発明の第８実施の形態に係る固体撮像装置の主要部を示す断面図である。 従来の裏面入射型の固体撮像装置の画素の一例を示す断面図である。 従来の裏面入射型の固体撮像装置の画素の他の例を示す断面図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの全体の構成を示すブロック図である。なお、ここでは、ＣＭＯＳ型の固体撮像装置に適用する場合を例に挙げて説明するが、本発明はこの適用例に限られるものではなく、ＭＯＳ型固体撮像装置等のＸ−Ｙアドレス方式固体撮像装置全般に対して同様に適用可能である。

図１に示すように、本適用例に係るＣＭＯＳイメージセンサ１０は、光電変換素子を含む画素１１が行列状（マトリックス状）に多数２次元配置されてなる画素アレイ部１２に加えて、垂直駆動回路１３、カラム信号処理回路１４、水平駆動回路１５、水平信号線１６、出力回路１７および制御回路１８を有するシステム構成となっている。

このシステム構成において、制御回路１８は、本ＣＭＯＳイメージセンサ１０の動作モードなどを指令するデータを外部から受け取り、また本ＣＭＯＳイメージセンサ１０の情報を含むデータを外部に出力するとともに、垂直同期信号Ｖｓｙｎｃ、水平同期信号ＨｓｙｎｃおよびマスタークロックＭＣＫに基づいて、垂直駆動回路１３、カラム信号処理回路１４および水平駆動回路１５などの動作の基準となるクロック信号や制御信号などを生成し、垂直駆動回路１３、カラム信号処理回路１４および水平駆動回路１５などに対して与える。

画素アレイ部１２には、画素１１が２次元配置されるとともに、この画素配置に対して画素行ごとに行制御線が図の横方向（左右方向）に配線され、画素列ごとに垂直信号線１９が図の縦方向（上下方向）に配線されている。垂直駆動回路１３は、シフトレジスタなどによって構成され、画素アレイ部１２の各画素１１を行単位で順次選択走査し、その選択行の各画素に対して上記行制御線を通して必要な制御パルスを供給する。

選択行の各画素から出力される信号は、垂直信号線１９を通してカラム信号処理回路１４に供給される。カラム信号処理回路１４は、画素アレイ部１２の例えば画素列ごとに配置されており、１行分の画素１１から出力される信号を画素列ごとに受けて、その信号に対して画素１１固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling;相関二重サンプリング)や信号増幅などの信号処理を行う。

カラム信号処理回路１４の入力段には、図２に示すように、定電流源としての負荷トランジスタ１４１が設けられている。この負荷トランジスタ１４１は、垂直信号線１９と基準電位、例えばグランドとの間に接続され、ゲートが負荷配線２５に接続され、選択行の画素の増幅トランジスタ１１４とソースフォロア回路を構成することで、選択行の画素から垂直信号線１９に信号を出力させる。

カラム信号処理回路１４の出力段には、水平選択スイッチ（図示せず）が水平信号線１６との間に接続されて設けられている。なお、カラム信号処理回路１４に、Ａ／Ｄ（アナログ／デジタル）変換機能を持たせた構成を採ることも可能である。

水平駆動回路１５は、シフトレジスタなどによって構成され、水平走査パルスφＨ１〜φＨｎを順次出力することによってカラム信号処理回路１４の各々を順番に選択し、カラム信号処理回路１４の各々から画素信号を水平信号線１６に出力させる。

出力回路１７は、カラム信号処理回路１４の各々から水平信号線１６を通して順に供給される信号に対して種々の信号処理を施して出力する。この出力回路１７での具体的な信号処理としては、例えば、バッファリングだけする場合もあるし、あるいはバッファリングの前に黒レベル調整、列ごとのばらつきの補正、信号増幅、色関係処理などを行うこともある。

図２は、画素１１の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る画素１１は、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４および選択トランジスタ１１５の４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタ１１２〜１１５として、例えばＮチャネルのＭＯＳトランジスタを用いている。

フォトダイオード１１１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、電子）に光電変換する。フォトダイオード１１１のカソード（ｎ型領域）は、転送トランジスタ１１２を介して増幅トランジスタ１１４のゲートと接続されている。この増幅トランジスタ１１４のゲートと電気的に繋がったノード１１６をＦＤ（フローティングディフュージョン）部と呼ぶ。

転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ部１１６との間に接続され、ゲートに転送線２１を介して転送パルスφＴＲＧが与えられることによってオン状態となり、フォトダイオード１１１で光電変換された光電荷をＦＤ部１１６に転送する。

リセットトランジスタ１１３は、ドレインが画素電源Ｖｄｄに、ソースがＦＤ部１１６にそれぞれ接続され、ゲートにリセット線２２を介してリセットパルスφＲＳＴが与えられることによってオン状態となり、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ＦＤ部１１６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部１１６をリセットする。

増幅トランジスタ１１４は、ゲートがＦＤ部１１６に、ドレインが画素電源Ｖｄｄにそれぞれ接続され、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして出力し、さらに転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして出力する。

選択トランジスタ１１５は、例えば、ドレインが増幅トランジスタ１１４のソースに、ソースが垂直信号線１９にそれぞれ接続され、ゲートに選択線２３を介して選択パルスφＳＥＬが与えられることによってオン状態となり、画素１１を選択状態として増幅トランジスタ１１４から出力される信号を垂直信号線１９に中継する。

横方向の配線、即ち転送線２１、リセット線２２および選択線２３は、同一行の画素について共通となっており、垂直駆動回路１３によって制御される。但し、画素１１のｐウェル電位を固定するためのｐウェル配線２４は、グランド電位に固定されている。

なお、この選択トランジスタ１１５については、画素電源Ｖｄｄと増幅トランジスタ１１４のドレインとの間に接続した回路構成を採ることも可能である。

また、画素１１としては、上記構成の４トランジスタ構成のものに限られるものではなく、増幅トランジスタ１１４と選択トランジスタ１１５を兼用した３トランジスタ構成のものであっても良い。

上記構成の画素１１では、画素の微細化および高開口率化を図る目的として、半導体基板の第１面（基板表面）に配線層を形成し、当該配線層と反対側の第２面（基板裏面）側から入射光を取り込む裏面受光型（裏面入射型）の画素構造が採られている。この裏面受光型の画素構造の具体的な構成が本発明の特徴とする。さらに、裏面受光型の画素構造に加えて、基板裏面側に形成するボンディング用のパッド部での構造も本発明の特徴である。本発明の具体的な実施の形態について以下に説明する。

［第１実施の形態］
図３は、本発明の第１実施の形態に係る裏面入射型のＣＭＯＳイメージセンサ、特にその裏面受光型画素構造の主要部を示す断面図である。本実施の形態に係る裏面受光型画素構造では、半導体基板として第１導電型、例えばｎ型（ｎ−）のシリコン基板が用いられている。

図３において、ウェーハをＣＭＰ（Chemical Mechanical Polishing;化学的機械研磨）にて研磨することにより、所定の厚さのシリコン部（以下、「シリコン基板」と記す）３１が形成され、このシリコン基板３１中に当該基板（ｎ−型領域３２）を利用してフォトダイオード３３（図２のフォトダイオード１１１に相当）が形成される。シリコン基板３１の厚さとしては、可視光に対しては５μｍ〜１０μｍ程度が好ましい。この厚さ設定により、可視光をフォトダイオード３２で良好に光電変換できる。

フォトダイオード３３は、ｎ−型領域３２が光電変換領域となり、このｎ−型領域３２で光電変換した光電荷（本例では、電子）を蓄積するｎ型領域３４を有し、さらに基板表面（第１面）側シリコン界面にキャリア、本例では正孔を蓄積するｐ＋層３５を有する埋め込みダイオード（ＨＡＤ;Hole Accumulated Diode）であり、その周囲のｐ型半導体ウェル領域（以下、ｐ型ウェル領域という）３６と共にシリコン基板３１の裏面（第２面）に到達するように形成されている。

シリコン基板３１の表面側には、画素１１の各種の配線、具体的には先述した転送線２１、リセット線２２、選択線２３、ｐウェル配線２４等が配線されてなる配線層、すなわち層間絶縁膜を介して多層の配線４５を有した配線層３７が形成されている。この配線層３７には、転送トランジスタ１１２のゲート電極３８を始め、他のトランジスタのゲート電極（図示せず）も形成されることになる。

ｐウェル領域３６は、上述したように、シリコン基板３１の裏面に到達するように形成されているとともに、配線層３７、具体的にはｐウェル配線２４を通して基準電位、例えばグランド（ＧＮＤ）電位が与えられている。図３では、ＭＯＳトランジスタとして転送トランジスタのみが示されている。転送トランジスタは、フォトダイオード３３、特にｎ型領域３４をソースとし、ＦＤ部となるｎ型ソース・ドレイン領域４６及びゲート絶縁膜を介して形成されたゲート電極３８を有して形成される。

このように、フォトダイオード３３の周囲を、基板裏面に到達するように形成され、基準電位が与えられたｐウェル領域３６によって囲むことで、基板裏面に近い部位で光電変換された光電荷をｎ型領域３４に適正に誘導することができる。

シリコン基板３１の裏面上には絶縁膜３９が形成されている。この絶縁膜３９は、例えばシリコン酸化膜（ＳｉＯ２）の１層構造である。但し、絶縁膜３９としては、シリコン酸化膜の１層構造に限られるものではなく、例えばシリコン酸化膜とシリコン窒化膜の２層構造であっても良い。この２層構造を採ることにより、シリコン窒化膜による反射防止効果が得られ、入射光をより多く取り込むことができるため、感度を向上できるメリットがある。

絶縁膜３９の上には、電圧源４１からの例えば負の電圧（例えば、−３Ｖ程度）を絶縁膜３９に印加するための電極、いわゆる裏面電極が形成されている。図示の例では、ＩＴＯ（インジウムとすずの酸化物）からなる透明電極４０が形成されている。この透明電極４０と電圧源４１は、シリコン基板３１のポテンシャル（本例では、正の電位）に対して逆極性の電圧、即ち負の電圧を絶縁膜３９に印加する電圧印加手段を構成している。

なお、本例では、絶縁膜３９に電圧を印加するための電極として透明電極４０を用いるとしたが、必ずしも全面に亘って透明な電極である必要はなく、少なくとも光電変換が行われるｎ−型領域３２に対応する領域に１つの透孔、あるいは当該領域内に複数の透孔を有する構成の電極など、入射光をｎ−型領域３２内に取り込み可能な構成の電極であれば良い。

上述したように、シリコン基板３１の裏面上に絶縁膜３９を設けるとともに、当該絶縁膜３９にシリコン基板３１のポテンシャルに対して逆極性の電圧、例えば−３Ｖ程度の電圧を印加することにより、基板裏面側シリコン界面に正孔が貯まり、当該シリコン界面に正孔蓄積層が存在しているのと等価となる。このとき、シリコン基板３１と透明電極４０とは絶縁膜３９によって電気的に絶縁されているため、空乏化していないｐウェル領域３６内には基本的に電場は形成されない。そして、この正孔が貯まったシリコン界面の作用により、暗電流の支配的な発生原因である、基板裏面側シリコン界面からの電子の発生が減少する。

この正孔が貯まった界面部分（正孔蓄積層）の作用は、埋め込みダイオード構成のフォトダイオード３３におけるｐ＋層３５の作用と同じである。このｐ＋層３５の作用とは次の通りである。すなわち、フォトダイオード３３の表面のｐ＋層３５に存在する自由な電荷は正孔だけで、電子は枯渇状態になる。この結果、シリコン界面は正孔で満たされ、暗電流の支配的な発生原因である、シリコン界面からの電子の発生が著しく減少する。このｐ＋層３５の作用により、暗電流の少ないフォトダイオードを実現できる。このことは、基板裏面側についても同様である。

このように、第１実施の形態によれば、このような裏面電極を有する構成を採ることにより、基板裏面側のシリコン界面に正孔蓄積層と等価な構造を作ることができるため、基板裏面側界面からの暗電流の発生を低減できる。特に、従来技術のように、基板裏面側にイオン注入したり、濃度を濃くしたり、あるいは活性化のための熱処理を施したりする工程が不要となるため、製造工程も非常に簡単であるし、形成される正孔蓄積層の基板深さ方向の分布が非常に浅いため、青色の感度を最大限にとることができる。

ところで、裏面入射型では、基板裏面側で発生した光電子が表面に来るまでに、正孔と再結合しないことが重要である。特に、本例のように、フォトダイオード３３の表面から裏面までにシリコンのバンドギャップ以上のポテンシャル差を発生しない場合は、電子を表面に収集する力に限りがあるため、光電変換によって生じた正孔をすばやく引き抜くことが重要になる。

そこで、画素１１の周囲だけでなく、画素１１内を通る配線、具体的にはｐウェル配線２４（図２を参照）を通して１画素ごと、または数画素に一箇所、ｐウェル領域３６の電位を固定するコンタクトを設けることが望ましい。これにより、ｐウェル領域３６に正孔が過剰になったときにすばやく引き抜くことができるため、感度を向上できる。

（製造方法）
続いて、上記構成の裏面受光型画素構造（裏面入射型）のＣＭＯＳイメージセンサを作成するプロセスについて説明する。

（１）シリコン基板３１の表面側からフォトダイオード３３およびｐウェル領域３６を形成するとともに、シリコン基板３１の表面側に画素１１のトランジスタ（転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、選択トランジスタ１１５）を形成し、次いでトランジスタのゲート電極や各種の配線（転送線２１、リセット線２２、選択線２３、ｐウェル配線２４等）を含む配線層３７を形成する。

（２）支持基板を貼り、ウェーハを裏返して研磨し、５μｍ〜１０μｍ程度のシリコン基板３１の厚さになるように裏面側を形成する。
（３）ＬＰＣＶＤ(low pressure chemical vapor deposition)により、３２０℃程度の低温レシピにて絶縁膜３９、具体的にはシリコン酸化膜であるＴＥＯＳ膜を２０ｎｍ〜４０ｎｍ程度形成する。
（４）スパッタ法により、透明電極４０であるＩＴＯ膜を５０ｎｍ〜１００ｎｍ程度形成する。

上述したプロセスにより、裏面受光型の画素構造を作製することができる。その後、遮光のための別の電極や、色フィルタやオンチップレンズを透明電極４０の上に、必要に応じて形成しても良い。

但し、裏面受光型画素構造のＣＭＯＳイメージセンサの製造方法としては、上記の製法に限定されるものではない。例えば、ＳＯＩ基板（シリコン-酸化膜-シリコンの構造の基板）を用いておいて、上記（２）の工程で裏面側を形成する方法として、酸化膜と基板側シリコンを除去するような方法でも良い。

あるいは、配線４５が溶けない３００℃程度の低温でシリコンを薄く酸化する方法を見つければ、上記（３）の工程でその方法により酸化することによって形成しても良い。また、（３）の工程では、反射防止のために、シリコン酸化膜をつけて直後にシリコン窒化膜をつけることで、絶縁膜３９を２層構造にしても良い。

［第２実施の形態］
第１実施の形態では、透明電極４０と電圧源４１を用いて−３Ｖ程度の電圧を絶縁膜３９に印加するとしたが、第２実施の形態では、絶縁膜３９上に、シリコンに対して実質的に負の電圧を与える仕事関数差を持つ物質を用いて透明電極を形成し、この透明電極の仕事関数差分の負電圧と電圧源４１による負電圧とを併用して絶縁膜３９に印加するようにする。

なお、負の電圧を与える仕事関数差を持つ物質からなる透明電極としては、第１実施の形態の場合と同様に、必ずしも全面に亘って透明な電極である必要はなく、少なくとも光電変換が行われるｎ−型領域３２に対応する領域に１つの透孔、あるいは当該領域内に複数の透孔を有する構成の電極など、入射光をｎ−型領域３２内に取り込み可能な構成の電極であれば良い。

このように、透明電極として、仕事関数差を利用して、０Ｖの状態で実質的に仕事関数差分の負電圧をかけたことになる物質を用いることで、当該負電圧の値の分だけ電圧源４１の負電圧値を低減することができる。

一例として、絶縁膜３９、本例ではシリコン酸化膜の膜厚を２０ｎｍ以下とし、負の電圧を与える仕事関数差を持つ物質として、シリコン基板３１と異なる導電型の半導体、例えば３０ｎｍ程度の薄膜のｐ型ポリシリコンを用いて透明電極を形成することで、当該透明電極によって仕事関数差分の負電圧として−０．５Ｖ程度を得ることができるため、電圧源４１の負電圧値を−２．５Ｖに低減することができる。

また、絶縁膜３９、即ちシリコン酸化膜の膜厚を数ｎｍ程度に薄膜化すれば、−０．５Ｖ程度の電圧でシリコン界面に正孔を貯めることができるので、電圧源４１の負電圧値を０Ｖに低減することも可能である。このことは、電圧源４１を用いなくて済むことを意味する。

ポリシリコンは青感度を低下させるので、その影響を最小限にするために、上述したようにポリシリコン（透明電極）を薄膜化することが好ましい。

［第３実施の形態］
図４は、本発明の第３実施の形態に係る裏面入射型のＣＭＯＳイメージセンサ、特にその裏面受光型画素構造の主要部を示す断面図であり、図中、図３と同等部分には同一符号を付して示している。

第３実施の形態に係る裏面受光型画素構造では、シリコン基板３１の裏面上に絶縁膜３９を設けるとともに、当該絶縁膜３９にシリコン基板３１のポテンシャルに対して逆極性の電圧、例えば−３Ｖ程度の電圧を印加することにより、基板裏面側シリコン界面に正孔を蓄積する構造を採る点については第１、第２実施の形態の場合と同じである。

第１、第２実施の形態の場合と異なる点は、半導体基板として真性半導体に近い高抵抗基板４２を用いていることと、ｐウェル領域４３が基板裏面に到達していないことである。また、図１５に示した従来技術とは、電子注入防止膜２０５が正孔を通す膜であるのに対して、絶縁膜３９は正孔を通さない膜である点で異なる。

フォトダイオード３３は、ｐ＋層３５と、ｎ型領域３４と、その下部の高抵抗基板領域４２とからなる。かかる構成の裏面受光型画素構造において、高抵抗基板４２の厚さが薄い場合は、フォトダイオード３３のｎ型領域３４から裏面にかけて空乏層が拡がるので、直近のフォトダイオードに大多数の電子を収集することができる。あるいは、混色のスペックが緩い場合は、高抵抗基板４２の厚さを厚くすることができる。

シリコン基板３１の裏面上に絶縁膜３９を設け、当該絶縁膜３９にシリコン基板３１のポテンシャルに対して負の電圧を印加することにより、基板裏面側シリコン界面に正孔を蓄積することに伴う作用効果は、第１、第２実施の形態の場合と同じである。

次に、第３実施の形態に係る裏面受光型画素構造におけるｐウェル領域４３の望ましい形状について説明する。

ｐウェル領域４３′の望ましい態様としては、図５に示すように、基板表面側の開口よりも基板裏面側の開口を大きくする。このように、ｐウェル領域４３′が基板裏面に到達していない画素構造において、ｐウェル領域４３′の基板裏面側の開口を大きくすることにより、高抵抗基板４２で光電変換された光電子をｎ型領域３４に収集し易くなるメリットがある。

かかる形状のｐウェル領域４３′の作製方法としては、例えば、複数回のイオン注入で異なる深さにイオンを打ち分けて形成する際に、深い部分へのイオン注入を別のマスクを用いて別工程で形成する方法を用いることができる。

［第４実施の形態］
図６は、本発明の第４実施の形態に係る裏面入射型のＣＭＯＳイメージセンサの主要部、すなわち画素アレイ部、周辺回路部及びボンディング用のパッド部を示す断面図である。本実施の形態のＣＭＯＳ型イメージセンサ５０は、図６に示すように、第１導電型の半導体基板、例えばｎ型のシリコン基板５４の画素アレイ部５１において、光電変換素子となるフォトダイオード５５（図２のフォトダイオード１１１に相当）と、ｐ型ウェル領域５６内の設けた複数のＭＯＳトランジスタとから構成される画素６０（図１の画素１１に相当）が複数（多数）マトリックス状に２次元的な配列をもって形成されている。ＭＯＳトランジスタはシリコン基板５４の表面側に形成され、図６ではＭＯＳトランジスタとして、転送トランジスタ５７（図２の転送トランジスタ１１２に相当）のみを示す。転送トランジスタ５７は、フォトダイオード５５をソースとし、ＦＤ部となるｎ型ソース・ドレイン領域５８及びゲート絶縁膜を介して形成されたゲート電極５９を有して形成されている。

またシリコン基板５４の周辺回路５２では、ＣＭＯＳトランジスタが形成されている。すなわち、ｐ型ウェル領域５６にｎ型のソース・ドレイン領域６１、６２とゲート絶縁膜を介して形成したゲート電極６３とからなるｎチャネルＭＯＳトランジスタＴｒｎが形成され、ｐ型ウェル領域５６内のｎ型ウェル領域６５にｐ型のソース・ドレイン領域６６、６７とゲート絶縁膜を介して形成されたゲート電極６８とからなるｐチャネルＭＯＳトランジスタＴｒｐが形成される。

フォトダイオード５５を含む画素６０が形成されたシリコン基板５４の表面側に層間絶縁膜７１を介して多層の配線７２が形成された配線層７３が形成されている。

一方、シリコン基板５４の裏面側に、画素アレイ部５１から周辺回路部５２およびパッド部５３を形成する周辺を含むほぼ全面にわたって、絶縁膜７５を介して透明電極（例えばＩＴＯ膜：インジウムとすずの酸化物）７６が形成され、この透明電極６６７６上にフォトダイオード５５に対応する部分を除いて遮光膜（遮光電極）となる金属膜、例えばＡｌＳｉ膜７７が形成される。この透明電極７６と遮光膜となるＡｌＳｉ膜７７で２層構造の裏面電極７８が形成される。更に裏面表面に保護用のパシベーション膜７９が形成されている。シリコン基板５４の裏面側の周辺部に一部パシベーション膜７９が選択的に除去され、パシベーション膜７９の開口８０からＡｌＳｉ膜７７が露出したパッド部（いわゆるボンディングパッド部）５３が形成される。このパッド部５３には、前述したようにフォトダイオード５５の信号電荷が電子の場合には、所要の負電圧が与えられる。

裏面電極７８の目的は、フォトダイオードの信号電荷が電子の場合には、画素アレイ部５１の裏面電極に負電圧を与えて基板裏面の界面に暗電流の発生を抑制するためのキャリア（正孔）を誘起させることと、不要な部分を遮光することである。画素アレイ部分では、透明電極７６は全面に存在するが、金属膜７７は光電変換素子（フォトダイオード）６７５５の部分のみ開口が形成された格子状に形成されている。画素部の遮光部や周辺回路は、金属膜を含む裏面電極で覆われており、光が入射されないようになっている。

パッド部５３は、外界との物理的なインターフェイスをとる部分であり、検査時には、このパッド部５３に検査装置の針を当てて電圧を与えたり、実装時にはこのパッド部にワイヤボンディングされる。

シリコン基板５４は、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）にて研磨することにより、所要の厚さに形成されている。シリコン基板５４の厚さとしては、可視光に対しては５μｍ〜１０μｍ程度が好ましい。この厚さに設定することにより、可視光をフォトダイオード５５で良好に光電変換できる。

フォトダイオード５５は、シリコン基板５４による低濃度のｎ- 領域が光電変換領域となり、この光電変換した光電荷（本例では電子）を蓄積する濃度の高いｎ領域を有し、さらに基板表面側のシリコン界面にキャリア（本例では正孔）を蓄積するｐ+ 領域（いわゆるｐ+ アキュミュレーション層）を有する埋め込みダイオード（ＨＡＤ：Hole Accumulated Diode）である。

ｐ型ウェル領域５６は、配線７２、具体的にはｐウェル配線２４（図２参照）を通して基準電位、例えばグランド（ＧＮＤ）電位が与えられる。画素６０のリセットトランジスタ１１３、 増幅トランジスタ１１４、選択トランジスタ１１５（図２参照）は、ｐ型ウェル領域５６上に形成されている。

基板裏面上の絶縁膜７５は、例えばシリコン酸化膜（ＳｉＯ２）の１層構造である。但し、絶縁膜７５としては、シリコン酸化膜の１層構造に限られるものではなく、例えばシリコン酸化膜とシリコン窒化膜の複数層構造であってもよい。この複数層構造を採るときは、各層の厚さを適切にとることによって、シリコン窒化膜による反射防止効果が得られ、入射光をより多く取り込むことができるため、感度を向上することができる。

パッド部５３を通してＡｌＳｉによる遮光膜７７および透明電極７６に与えられる負電圧としては、例えば−３Ｖ程度とすることができる。

上述したように、シリコン基板５４の裏面上に絶縁膜７５を設けると共に、絶縁膜５５７５上にフォトダイオード４５の信号電荷と同極性の電圧、例えば−３Ｖ程度の負電圧を印加することにより、基板裏面側のシリコン界面に正孔が誘起され、このシリコン界面に正孔蓄積層（いわゆるｐ＋ アキュミュレーション層）が存在していると等価となる。このとき、シリコン基板５４と透明電極７６とは絶縁膜７５によって電気的に絶縁されているため、空乏化していないｐ型ウェル領域５６内には基本的に電場は形成されない。そして、前述したように、この正孔が誘起したシリコン界面の作用により、暗電流の支配的な発生原因である、基板裏面側シリコン界面からの電子の発生が減少する。

裏面入射型であるので、画素アレイ部５１を含めて主要部の回路は、シリコン基板５４の表面側に形成されている。裏面側には透明電極７６と遮光膜であるＡｌＳｉ膜７７からなる２層構造の裏面電極７８が形成されており、その概略平面図が図７である。画素のフォトダイオードに相当する部分は、裏面電極７８のうち少なくとも遮光膜であるＡｌＳｉ膜７７の開口７７ａを通して光が透過するようになっており、それ以外の部分では遮光を兼ねて覆っている。但し、暗時レベル検出用の遮光画素等ではＡｌＳｉ膜７７に開口は形成されない。ＡｌＳｉ膜７７に電圧を与えるためのパッド部５３は、前述のようにＡｌＳｉ膜７７上でパシベーション膜７９をくりぬいて形成されている。図７の例では、表側の配線７２のパッド部は表側に形成される。パッド部の形成としては、図８に示すように、裏面電極７８のパッド部５３を裏面側に形成すると共に、表側の配線用のパッド部８９を、シリコン基板５４を貫通して裏面側に導出するようにして形成することもできる。

このように、図６の裏面入射型のＣＭＯＳイメージセンサ５０は、基板裏面側のシリコン界面に正孔蓄積層と等価な構造を作ることができるため、基板裏面側界面からの暗電流の発生を低減できる。特に、従来技術のように、基板裏面側にイオン注入したり、濃度を濃くしたり、あるいは活性化のための熱処理を施したりする工程が不要となる。このため、製造工程も非常に簡単であるし、形成される正孔蓄積層の基板深さ方向の分布が非常に浅いため、青色の感度を最大限にとることができる。

上述の第４実施の形態に係る裏面入射型のＣＭＯＳイメージセンサ５０は、基本形であるが、パッド部５３に対して、検査装置の針を当てて検査したり、ワイヤボンディングした場合でも、絶縁膜７５が破損して裏面電極（透明電極７６と遮光膜となるＡｌＳｉ膜７７）とシリコン基板５４とがショートしてリーク電流が発生することを確実に阻止する必要がある。

裏面電極７８は電圧を与えるだけであり、定常電流は流れないはずであるが、リーク電流が流れる虞れがある場合には、これを確実に阻止する必要がある。リーク電流が流れると、基板電圧が不安定になったり、スタンバイ時でも電力を消費してしまう不具合が生じ、歩留りを落とすことになる。

このリーク電流の発生原因としては、基板裏面上の絶縁膜７５の厚さが１００ｎｍ程度かそれ以下であるため、パッド部５３に何度も検査用の針を当てたり、ボッディングの仕方によっては、絶縁膜７５が破壊され、裏面電極７８とシリコン基板５４が電気的にショートすることによると考えられる。しかし、絶縁膜７５を厚くすると、裏面電極７８に与える電圧を増加させなくてはならない。

次に、この点を改良し、裏面電極７８に与える電圧を低レベルに抑えてパッド部でのリーク電流を阻止できるようにした実施の形態を示す。

［第５実施の形態］
図９は、上記の改良に係る第５実施の形態の裏面入射型のＣＭＯＳイメージセンサの主要部（第４実施の形態と同様の部分）を示す断面図である。なお、図９において、図６と対応する部分には同一符号を付して重複説明を省略する。本実施の形態のＣＭＯＳイメージセンサ８１は、前述と同様に第１導電型の半導体基板、例えばｎ型のシリコン基板５４の画素アレイ部５１の領域に光電変換素子となるフォトダイオード５５と基板表面側の複数のＭＯＳトランジスタ（図示では転送トランジスタ５７のみを示す）とからなる画素６０が複数（多数）マトリックス状に２次元的に配列形成され、基板表面上に多層配線層７３が形成され、基板裏面上に絶縁膜７５を介して透明電極（例えばＩＴＯ膜）７６と、遮光膜となる金属膜、例えばＡｌＳｉ膜７７とからなる２層構造の裏面電極７８が形成されて成る。

そして、本実施の形態においては、特に、透明電極７６を画素アレイ部５１の領域に限って形成し、透明電極７６上を含む基板裏面側の全面に層間絶縁膜９１を形成し、この層間絶縁膜９１上に遮光膜となるＡｌＳｉ膜７７を形成する。ＡｌＳｉ膜７７は、画素アレイ部５１において、フォトダイオード５５に対応する領域を除いて格子状に形成されている。そして、画素アレイ部５１においては、層間絶縁膜９１の複数箇所、好ましくはＡｌＳｉ膜の各開口を挟む４か所に設けたコンタク部９２を通じてＡｌＳｉ膜７７と透明電極７６とを電気的に接続している。さらに、基板裏面の画素アレイ部５１、周辺回路部５２を含み、且つパッド部５３を除く全面にパシベーション膜７９が形成されている。ここで、層間絶縁膜９１は、例えばシリコン酸化膜、シリコン窒化膜などで形成することができる。パッド部５３直下の層間絶縁膜９１が、リーク電流阻止領域となる。絶縁膜７５の膜厚ｔ１は、シリコン基板５４と透明電極７６間の電気的な絶縁性を保つことができれば、出来るだけ薄くすることが好ましく、例えば６０ｎｍ以下とすることができる。また、パッド部５３直下の層間絶縁膜９１の膜厚ｔ２は、パッド部５３に検査針を当ててもシリコン基板５４との間の絶縁破壊が回避されリーク電流が発生しない程度の膜厚であればよい。例えば、パッド部５３のＡｌＳｉ膜７７とシリコン基板５４までの絶縁膜７５と層間絶縁膜９１の和の厚さｔ３は、例えば１００ｎｍ以上、好ましくは１５０ｎｍ〜８００ｎｍ程度とすることができる。ｔ３の厚い側は、製造工程が容易であり、斜め入射光の集光も容易である範囲で決まっている。例えば、ｔ３は数百ｎｍとすることができる。それ以外の構成は、図６と同様である。

次に、図９の第５実施の形態に係るＣＭＯＳイメージセンサ８１の製造方法を説明する。ここでは、製造工程のうち、本実施の形態に関連する基板裏面上の各膜７５、７６、７７、９１、７９の部分の工程を示す。

先ず、シリコン基板５４の裏面上の全面に裏面側の絶縁膜７５、例えばシリコン酸化膜（ＳｉＯ２）を、ＣＶＤ方や低温酸化法により形成する。
次に、絶縁膜７５上の全面に透明電極７６、例えばＩＴＯ膜をスパッタリング法により形成する。
次に、透明電極７６を、ウェットエッチングにより選択的に除去して、画素アレイ部５１のみに残す。
次に、透明電極７６の特性を調整するためにアニールする。
次に、層間絶縁膜９１を全面に形成する。例えば有機シラン（ＴＥＯＳ）を用いて低圧ＣＶＤ法で形成したＣＶＤ酸化膜により層間絶縁膜９１を形成する。
次に、画素アレイ部５１の層間絶縁膜９１にコンタクトホールを形成する。
次に、コンタクトホール内に導電体によるコンタクト部を埋め込む。
次に、全面に遮光膜となる金属膜、例えばＡｌＳｉ膜７７をスパッタリング法により形成する。
次に、ＡｌＳｉ膜７７を選択エッチングして、画素アレイ部５５においてそのフォトダイオード４５に対応する部分に開口を形成する。
次に、全面にパシベーション膜７９、例えばシリコン窒化膜（ＳｉＮ）を形成する。
次に、パシベーション膜７９を選択エッチングして、パッド部５３に対応する部分に開口７９ａを形成してＡｌＳｉ膜７７を露出し、パッド部５３を形成する。

コンタクト埋め込みについては、例えば図１０に示すように、層間絶縁膜９１のコンタクト孔９１ａ内に通常のタングステン（Ｗ）層９４を埋め込む方法を用いることができる。この場合、密着性とコンタクト抵抗を下げるための、バリアメタルとしてＴｉ／ＴｉＮ膜９５をタングステン層９４と透明電極７６、ＡｌＳｉ層７７および層間絶縁膜９１との間に介挿することが好ましい。コンタクトホール９１ａのアスペクト比が小さいときは、コンタクト埋め込みの工程を省略し、図１１に示すように、ＡｌＳｉ膜７７をスパッタリング法によりコンタクトホール９１ａ内に直接埋め込むようにして形成することが好ましい。この場合も、密着性とコンタクト抵抗を下げるために、バリアメタルとなるＴｉ／ＴｉＮ膜９５を挟むことが好ましい。

透明電極（例えばＩＴＯ膜）７６は、前述の図６のようにほぼ全面に残してもよいが、本例では画素アレイ部５１近傍のみに残す構成にしている。透明電極７６がほぼ全面に有る場合には、そこに負電圧をかけると、画素アレイ部５１以外の部分で寄生ＭＯＳトランジスタが働いて、例えば異電位のＰウェル間でリークを起こしてしまうなどの不具合を起こすことがある。Ｓｉ基板に近い側である透明電極７６を画素アレイ部５１とその近くのみに残し、周辺回路部分は層間膜９１を介してＳｉ基板の遠くからＡｌＳｉ層７７で遮光することで、上記寄生ＭＯＳトランジスタの導通を防止することができる。この場合、下層に透明電極７６が有るところと無いところの境界で層間絶縁膜９１上にも数十ｎｍ程度の段差が生じてＡｌＳｉ層７７のエッチングが難しくなると一般には考えられるが、段差が小さいことと、ＡｌＳｉ膜７７のエッチングが厚い層間絶縁膜９１上で行うので、オーバーエッチングを多くして加工することが可能になる。勿論、層間絶縁膜９１の平坦化工程を入れてもよい。

前述の図６では、透明電極７６より外周に絶縁膜７５が無いが、図９の第５実施の形態では、透明電極７６の外周まで絶縁膜７５が有る。図６の第４実施の形態では、ＡｌＳｉ膜７７をエッチングするときに、オーバーエッチングで周辺の絶縁膜７５も無くなるが、図９の第５実施の形態では厚い層間絶縁膜が存在するので、周辺の絶縁膜７５をシリコン基板５４までエッチングすることがない。因みに、透明電極７６のエッチングは、ウェットエッチングにより絶縁膜７５をほとんど削らずに選択エッチングが可能になる。

裏面電極７８の上方に色フィルタやオンチップレンズを形成しても良い。図９の第５実施の形態では、ＡｌＳｉ膜７７の開口を１画素ごとに形成して、コンタクトを画素アレイ部５１の１画素、１画素に形成する構成としたが、その他、例えば画素アレイ部５１の全体をＡｌＳｉ膜の開口として、画素アレイ部５１の周囲でコンタクトをとる構成とするようにしても良い。

第５実施の形態によれば、画素アレイ部５１の絶縁膜７５は薄く形成することができるので、画素５５に対して低電圧で裏面電極７８に裏面電圧を印加することができる。すなわち、基板裏面のシリコン界面に暗電流の発生を阻止できる程度の正孔を低電圧で誘起することができる。しかも、パッド部５３の下には厚い層間絶縁膜９１が存在するので、絶縁破壊から保護することができる。図９では示していないが、パッド部５３の下の表面側に回路を作ることもできる。

［第６実施の形態］
第５実施の形態では、ＡｌＳｉ膜７７がシリコン基板５４から離れた位置に形成されている。この場合、１画素ごとにＡｌＳｉ膜７７に開口７７ａを形成すると、層間絶縁膜９１の厚み分だけシリコン基板５４から離れるため、斜め光の開口７７ａでの蹴られが影響して、集光に不利となる。次に、この点を改良した第６実施の形態について説明する。

図１２は、第６実施の形態に係る裏面入射型のＣＭＯＳイメージセンサの主要部（第４実施の形態と同様の部分）を示す断面図である。なお、図１２において、図６と対応する部分には同一符号を付して重複説明を省略する。本実施の形態のＣＭＯＳイメージセンサ８２は、前述と同様に第１導電型の半導体基板、例えばｎ型のシリコン基板５４の画素アレイ部５１の領域に光電変換素子となるフォトダイオード５５と基板表面側の複数のＭＯＳトランジスタ（図示では転送トランジスタ５７のみを示す）とからなる画素６０が複数（多数）マトリックス状に２次元的に配列形成され、基板表面上に多層配線層７３が形成され、基板裏面上に絶縁膜７５を介して透明電極（例えばＩＴＯ膜）７５と遮光膜となる金属膜、例えばＡｌＳｉ膜７７とからなる２層構造の裏面電極７８が形成されて成る。

そして、本実施の形態においては、特に、透明電極７６を基板裏面のほぼ全面にわたって形成すると共に、遮光膜となるＡｌＳｉ膜７７を画素アレイ部５１に対応する領域のみに、しかも透明電極７６に直接重ねて形成する。このＡｌＳｉ膜７７に１画素ごとの開口７７ａを形成する。次いで全面に層間絶縁膜９１を形成し、層間絶縁膜９１上の周辺回路部５２およびパッド部５３の領域のみに２層目の遮光膜となる例えばＡｌＳｉ膜９６を形成する。この２層目のＡｌＳｉ膜９６と１層目のＡｌＳｉ膜７７とを、画素アレイ部５１の周囲でコンタクト部９７を介して接続する。層間絶縁膜９１は、絶縁膜７５および透明電極７６を囲う外周で基板裏面に接触するように形成されている。さらに、全面にパシベーション膜７９を形成し、パシベーション膜７９を選択エッチングしてパッド部５３に対応する部分に開口７９ａを形成してＡｌＳｉ膜９６を露出し、パッド部５３を形成する。パッド部５３直下の層間絶縁膜９１が、リーク電流阻止領域となる。その他の構成は、図９と同様である。

第６実施の形態によれば、画素アレイ部５１では遮光膜となるＡｌＳｉ膜７７とシリコン基板５４との間隔が図９の場合より小さくなるので、フォトダイオード５５への集光が有利となる。その他、図９で説明したと同様に、裏面電極７８に印加する裏面電圧を低レベルに抑えつつ、パッド部５３における絶縁破壊を防止し、リーク電流の発生を阻止することができる。

［第７実施の形態］
図１３は、第７実施の形態に係る裏面入射型のＣＭＯイメージセンサの要部（第４実施の形態と同様の部分）を示す断面図である。なお、図１３において、図６と対応する部分には同一符号を付して重複説明を省略する。本実施の形態の裏面入射型のＣＭＯＳイメージセンサ８３は、前述と同様に第１導電型の半導体基板、例えばｎ型のシリコン基板５４の画素アレイ部５１の領域に光電変換素子となるフォトダイオード５５と基板表面側の複数のＭＯＳトランジスタ（図示では転送トランジスタ５７のみを示す）とからなる画素６０が複数（多数）マトリックス状に２次元的に配列形成され、基板表面上に多層配線層７３が形成され、基板裏面上に絶縁膜７５を介して透明電極（例えばＩＴＯ膜）７６と遮光膜となる金属膜、例えばＡｌＳｉ膜７７とからなる２層構造の裏面電極７８が形成されて成る。

そして、本実施の形態においては、透明電極７６を基板裏面のほぼ全面にわたって形成すると共に、透明電極７６上のパッド部５３に対応する位置に限って、層間絶縁膜、すなわちクッションとなる層間絶縁膜９１Ａを形成する。この層間絶縁膜９１Ａ上に乗り上げるように画素アレイ部５１および周辺回路部５２を含むほぼ全面上に遮光膜となる金属膜、例えばＡｌＳｉ膜７７を形成する。さらに、全面にパシベーション膜７９を形成し、パシベーション膜７９を選択エッチングしてパッド部５３に対応する部分に開口７９ａを形成してＡｌＳｉ膜７７を露出し、パッド部５３を形成する。パッド部５３直下の層間絶縁膜９１Ａが、リーク電流阻止領域となる。クッションとなる層間絶縁膜９１Ａは、透明電極７６と絶縁膜７５との間に形成するも考えられる。しかし、層間絶縁膜９１Ａは、前述と同様に１００ｎｍ以上の厚さとするので、層間絶縁膜９１Ａの選択エッチング時のエッチングストッパの役割を果たす透明電極７６上に設けることが好ましい。その他の構成は、図６と同様である。

第７実施の形態によれば、パッド部５３の直下にのみクッションとなる層間絶縁膜９１Ａを形成するので、パッド部５３はシリコン基板５４との距離が遠くなる。一方、画素アレイ部５１では透明電極７６上に直に遮光膜であるＡｌＳｉ膜７７が形成されるので、フォトダイオード５５への集光が有利となる。従って、第６実施の形態と同様に、フォトダイオードへの集光効率を上げると共に、裏面電極７８に印加する裏面電圧を低レベルに抑えつつ、パッド部５３における絶縁破壊を防止し、リーク電流の発生を阻止することができる。

ここでは、クッションとなる層間絶縁膜９１Ａの周囲に１００ｎｍ以上の段差が生じるので、ＡｌＳｉ膜７７の選択エッチングで段差部にエッチング残りが生じ易いが、クッションの層間絶縁膜９１Ａをパッド部５３のみに形成して置けば、エッチング残りが生じても、他の配線とショートすることはない。または、ＡｌＳｉ膜７７が層間絶縁膜９１Ａを覆うようにすれば、そもそも段差部のエッチング残りが発生しない。

［第８実施の形態］
図１４は、第８実施の形態に係る裏面入射型のＣＭＯＳイメージセンサの主要部（第４実施の形態と同様の部分）を示す断面図である。なお、図１４において、図６と対応する部分には同一符号を付して重複説明を省略する。本実施の形態のＣＭＯＳイメージセンサ８４は、基板裏面上の２層構造の裏面電極７８が前述した図６と同様に構成される。すなわち、基板裏面上に絶縁膜７５を介して透明電極（例えばＩＴＯ膜）６６、遮光膜となる例えばＡｌＳｉ膜７７が積層され、画素アレイ部５１のフォトダイオード５５に対応する部分に開口が形成される。そして、パッド部５３を除いて全面にパシベーション膜７９が形成される。

本実施の形態においては、特に、パッド部５３直下のシリコン基板５４において、シリコン基板５４の少なくとも基板裏面に接するように、電気的にフローティングまたは裏面電極７８と同電位の半導体ウェル領域９８を形成し、この半導体ウェル領域９８を裏面電極７８の電位に対して逆バイアスとなるようにされた逆導電型の半導体領域で囲んで構成される。図示では、半導体ウェル領域９８として、ｎ型のシリコン基板５４と逆導電型のｐ型ウェル領域で形成される。このｐ型ウェル領域９８は、シリコン基板５４の裏面から表面にわたって形成されているが、基板表面に達することなく、基板裏面から基板厚み方向の途中まで形成された構成としても良い。半導体ウェル領域９８がリーク電流阻止領域となる。その他の構成は、図６と同様である。

第８実施の形態では、ｎ型のシリコン基板５４には電源電圧が印加され、裏面電極７８には負電圧が印加される。従って、パッド部５３下の絶縁膜７５が破壊され、パッド部５３とｐ型ウェル領域９８とがショートしても、ｐ型ウェル領域９８に裏面電圧の負電圧が印加されるので、ｐ型ウェル領域９８とｎ型シリコン基板５４で形成されるｐｎ接合が逆バイアスされ、リーク電流はほとんど流れない。本質的には、絶縁膜７５が破壊されてもパッド部５３に短絡されたシリコン基板５４側の領域が周囲と逆バイアスされてリーク電流が防止される構成とすることであるので、図１４以外の基板導電型や半導体ウェル構造でも構わない。

第８実施の形態によれば、電気的にフローティングまたは逆バイアスされた半導体ウェル領域９８を、パッド部５３直下のシリコン基板５４に設けることにより、絶縁膜７５が破壊されてもリーク電流を阻止することができる。同時に、絶縁膜７５の厚みを薄くできるので、裏面電極７８に印加する電圧の低電圧化を図ることができる。

上述した第５〜第８実施の形態によれば、裏面入射型のＣＭＯＳイメージセンサにおいて、裏面電極に印加する電圧を低いレベルに抑えたまま、パッド部における絶縁破壊を防止することができ、または絶縁破壊してもリーク電流を阻止することができる。

上例では、裏面電極７８として、シリコン基板５４の裏面ほぼ全面に透明電極７６と遮光膜（遮光電極）７７の２層構造としたが、それ以外の裏面電極構造の場合にも上述したパッド部下の構造を応用することができる。例えば周辺回路部５２が全てデジタル回路で形成されて遮光が必要無い場合には、画素アレイ部５１のみ遮光膜７７を形成すれば良い。

上述の各実施例では、半導体基板としてｎ型の基板を用いるとしたが、ｐ型の基板を用いて構成することも可能である。この場合、当然のことながら、各実施例において、ｎ型とｐ、電子と正孔、電圧の極性は全て反対とすることができる。

本発明に係る固体撮像装置は、ビデオカメラやデジタルスチルカメラなどの撮像装置の撮像デバイスとして利用することができる他、カメラ付き携帯電話などの携帯機器の撮像デバイスとしても利用することができる。

１０・・ＣＭＯＳイメージセンサ、１１・・画素、１２・・画素アレイ部、１３・・垂直駆動回路、１４・・カラム信号処理回路、１５・・水平駆動回路、１６・・水平信号線、１７・・出力回路、１８・・制御回路、１９・・垂直信号線、２１・・転送線、２２・・リセット線、２３・・選択線、３１・・シリコン基板、３２・・ｎ−型領域、３３・・フォトダイオード、３５・・ｐ＋層、３６，４３，４３′・・ｐウェル領域、３７・・配線層、３９・・絶縁膜、４０・・透明電極、４１・・電圧源、４２・・高抵抗基板、５０、８１、８２、８３、８４・・ＣＭＯＳイメージセンサ、５１・・画素アレイ部、５２・・周辺回路部、５３・・パッド部、５４・・半導体基板、５５・・フォトダイオード、５６・・ｐ型半導体ウェル領域、５７・・転送トランジスタ、６０・・画素、６５・・ｎ型半導体ウェル領域、Ｔｒｎ・・ｎチャネルＭＯＳトランジスタ、Ｔｒｐ・・ｐチャネルＭＯＳトランジスタ、７３・・配線層、７５・・絶縁膜、７６・・透明電極、７７・・遮光膜（金属膜）、７８・・裏面電極、７９・・パシベーション膜、９１、９１Ａ・・層間絶縁膜、９２、９７・・コンタクト部、９６・・遮光膜、９８・・ｐ型半導体ウェル領域

Claims (15)

1. 光電変換素子を含む画素が形成された半導体基板の第１面側に配線層を有し、前記配線層と反対側の第２面側から光が入射される固体撮像装置であって、
   前記半導体基板内に形成された第１導電型の光電変換領域と、
   前記光電変換領域の周囲に、前記半導体基板の第１面側から第２面に到達するように形成された第２導電型の半導体ウェル領域と、
   前記半導体基板の第２面上に形成された絶縁膜と、
   前記半導体基板内の第２面側の前記絶縁膜との界面に形成される正孔蓄積層とを備え、
   前記正孔蓄積層は、負の電圧を前記絶縁膜に印加することにより形成される
   固体撮像装置。
2. 前記半導体ウェル領域は、前記配線層を通して基準電位が与えられている
   請求項１記載の固体撮像装置。
3. 前記正孔蓄積層は、少なくとも前記光電変換領域上の前記半導体基板の界面に、イオン注入をせずに形成されている
   請求項１または２記載の固体撮像装置。
4. 前記負の電圧は、前記絶縁膜上の全面に形成された電圧印加手段により前記絶縁膜に印加される
   請求項１〜３の何れかに記載の固体撮像装置。
5. 前記電圧印加手段は、前記絶縁膜上に形成され、前記半導体基板内に入射光を取り込み可能な電極と、当該電極に前記電圧を与える電圧源とを有する
   請求項４記載の固体撮像装置。
6. 前記電極は透明電極である
   請求項５記載の固体撮像装置。
7. 前記半導体基板はシリコン基板であり、
   前記絶縁膜は、シリコン酸化膜の１層構造、またはシリコン酸化膜とシリコン窒化膜の２層構造である
   請求項１〜６の何れかに記載の固体撮像装置。
8. 前記電圧印加手段は、前記絶縁膜上に形成され、前記絶縁膜に対して前記電圧を与える仕事関数差を持つ物質の層である
   請求項４記載の固体撮像装置。
9. 前記物質は、前記半導体基板と異なる導電型の半導体である
   請求項８記載の固体撮像装置。
10. 半導体基板に光電変換素子を含む画素が形成され、
    前記半導体基板の裏面側から光が入射されるようになされ、
    前記裏面側に絶縁膜が形成され、
    少なくとも画素アレイ部では、前記絶縁膜を介して裏面電極が形成され、当該裏面電極により負の電圧を前記絶縁膜に印加することにより前記半導体基板内の裏面側の前記絶縁膜との界面に正孔蓄積層が形成され、
    前記裏面電極のパッド部直下に、パッド部と前記半導体基板との間のリーク電流を阻止するリーク電流阻止領域が設けられ、
    前記裏面電極が２層構造を有し、
    前記裏面電極のパッド部に対応する前記２層構造に層間絶縁膜が介挿され、
    前記層間絶縁膜により前記リーク電流阻止領域が形成されている
    固体撮像装置。
11. 前記層間絶縁膜は、前記パッド部を含む前記半導体基板の全面に設けられ、
    前記２層構造が前記層間絶縁膜に設けられたコンタクト部で接続されている
    請求項１０記載の固体撮像装置。
12. 前記２層構造のうち、Ｓｉ基板に近い側の層が、前記画素アレイ部近傍のみに形成されている
    請求項１１記載の固体撮像装置。
13. 前記裏面電極は、前記２層構造と前記絶縁膜との間に、当該２層構造のうちＳｉ基板に近い側の層に接する透明電極を有する
    請求項１２記載の固体撮像装置。
14. 前記層間絶縁膜は、前記裏面電極のパッド部に対応する位置のみに設けられている
    請求項１０記載の固体撮像装置。
15. 半導体基板に光電変換素子を含む画素が形成され、
    前記半導体基板の裏面側から光が入射されるようになされ、
    前記裏面側に絶縁膜が形成され、
    少なくとも画素アレイ部では、前記絶縁膜を介して裏面電極が形成され、当該裏面電極により負の電圧を前記絶縁膜に印加することにより前記半導体基板内の裏面側の前記絶縁膜との界面に正孔蓄積層が形成され、
    前記裏面電極のパッド部直下に、パッド部と前記半導体基板との間のリーク電流を阻止するリーク電流阻止領域が設けられ、
    前記パッド部直下の前記半導体基板の少なくとも裏面に接してフローティングまたは前記裏面電極と同電位の半導体ウェル領域が形成され、
    前記半導体ウェル領域が、前記裏面電極の電位に対して逆バイアスとなる前記半導体ウェル領域と逆導電型の半導体領域で囲われて
    前記半導体ウェル領域により前記リーク電流阻止領域が形成されている
    固体撮像装置。

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