[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5450313B2 - 高周波半導体用パッケージおよびその作製方法 - Google Patents

高周波半導体用パッケージおよびその作製方法 Download PDF

Info

Publication number
JP5450313B2
JP5450313B2 JP2010176926A JP2010176926A JP5450313B2 JP 5450313 B2 JP5450313 B2 JP 5450313B2 JP 2010176926 A JP2010176926 A JP 2010176926A JP 2010176926 A JP2010176926 A JP 2010176926A JP 5450313 B2 JP5450313 B2 JP 5450313B2
Authority
JP
Japan
Prior art keywords
layer
forming
base plate
disposed
intermediate layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010176926A
Other languages
English (en)
Other versions
JP2012038875A (ja
Inventor
一考 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010176926A priority Critical patent/JP5450313B2/ja
Priority to US13/088,722 priority patent/US8759838B2/en
Publication of JP2012038875A publication Critical patent/JP2012038875A/ja
Application granted granted Critical
Publication of JP5450313B2 publication Critical patent/JP5450313B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3733—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon having a heterogeneous or anisotropic structure, e.g. powder or fibres in a matrix, wire mesh, porous structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6644—Packaging aspects of high-frequency amplifiers
    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H01L2224/49176—Wire connectors having the same loop shape and height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L29/772—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10254—Diamond [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13051—Heterojunction bipolar transistor [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13063—Metal-Semiconductor Field-Effect Transistor [MESFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明の実施形態は、高周波半導体用パッケージおよびその作製方法に関する。
従来から半導体素子をパッケージングした半導体装置として、樹脂封止型の半導体装置と気密封止型の半導体装置とが知られている。
樹脂封止型は、リードフレームに搭載した半導体素子をトランスファーモールドなどにより直接、樹脂内に埋め込んだ構造のものであり、コストが安い、大量生産に向いている、小型化が可能などの利点により広く採用されている。
気密封止型は、セラミックなど絶縁体からなる基体に搭載した半導体素子を中空で気密保持した構造のものであり、樹脂封止型の半導体装置に比べてコストは高くなるが、気密性に優れるため、高い信頼性が要求される場合に採用されている。
近年、半導体素子の大型化、高密度化および高集積化が進み、半導体素子の動作時に発生する発熱量が急激に増大してきた。
気密封止型の半導体装置においては、金属からなる放熱体の上に直接、半導体素子を搭載した気密封止型の半導体装置が知られている（例えば、特許文献１参照。）。
特開２０００−１８３２２２号公報
銅（Ｃｕ）をベースとするパッケージは、発熱を良好に放熱することが出来る一方で、そこに搭載するアルミナ製の高周波回路基板との熱膨張差のために、反りやアルミナ基板の割れが生じていた。
アルミナ基板の割れを回避するために、モリブデン（Ｍｏ）とＣｕのラミネート構造が用いられているが、Ｍｏ層が熱伝導を妨げている。
ベース全体はＭｏなどアルミナに近い熱膨張係数を持つ金属体で形成し、発熱部である半導体の直下のみ、Ｃｕを埋め込む構造も用いられているが、発熱帯の搭載位置に合わせて専用パッケージを作製しなければならない。
反りを抑制するために、ラミネートの層数を増やし、各層の厚さを微調整することで線熱膨張、ヤング率の設計自由度を高めている構造も提案されているが、層数が多いこと、各層の厚さが異なり、積層順番にもルールがあることから、生産時のミスが生じやすい。また、多層のラミネート各層の厚さを微調整して、反り量とバランスをとる方式では、部品・品種数が多いため、生産管理が難しい。
アルミナ基板の割れを回避するために、ＭｏとＣｕのコンパウンド材が用いられている。混合比を微調整することで線熱膨張、ヤング率の設計自由度を高めている。材料段階で混ぜているので生産管理がしやすい。しかし、コンパウンド材は純金属に比べて熱伝導率が低く、熱伝導を妨げている。
一態様によれば、コンパウンド材からなる中間層と、中間層上に配置され、Ｃｕからなる熱伝導層とを有する導体ベースプレートを備え、中間層は、第１のコンパウンド材と第２のコンパウンド材とから構成され、中間層の厚さ方向に沿って、熱伝導層に近づくにつれて第１のコンパウンド材の混合比を増加させ、熱伝導層から遠ざかるにつれて第２のコンパウンド材の混合比を増加させ、中間層の第１のコンパウンド材と第２のコンパウンド材との混合比は、２０％／８０％〜８０％／２０％であり、中間層の厚さは、０．４ｍｍ〜０．８ｍｍである高周波半導体用パッケージが提供される。
第１の実施の形態に係る高周波半導体用パッケージを説明する模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）メタル壁１６、（ｄ）中間層４０と熱伝導層５０からなる導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２、およびフィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成図。 第１の実施の形態に係る高周波半導体用パッケージの模式的平面パターン構成図。 （ａ）図２のＩ−Ｉ線に沿う第１の実施の形態に係る高周波半導体用パッケージの模式的断面構造図、（ｂ）中間層４０と熱伝導層５０からなる積層構造の反りを表す模式的断面構造図。 図２のＩ−Ｉ線に沿う第２の実施の形態に係る高周波半導体用パッケージの模式的断面構造図。 図２のＩ−Ｉ線に沿う第３の実施の形態に係る高周波半導体用パッケージの模式的断面構造図。 図２のＩ−Ｉ線に沿う第４の実施の形態に係る高周波半導体用パッケージの模式的断面構造図。 （ａ）第１〜第４の実施の形態に係る高周波半導体用パッケージに適用可能な半導体装置の模式的平面パターン構成の拡大図、（ｂ）図７（ａ）のＪ部分の拡大図。 第１〜第４の実施の形態に係る高周波半導体用パッケージに適用可能な半導体装置の構成例１であって、図７（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。 第１〜第４の実施の形態に係る高周波半導体用パッケージに適用可能な半導体装置の構成例２であって、図７（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。 第１〜第４の実施の形態に係る高周波半導体用パッケージに適用可能な半導体装置の構成例３であって、図７（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。 第１〜第４の実施の形態に係る高周波半導体用パッケージに適用可能な半導体装置の構成例４であって、図７（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構造図。
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（高周波半導体用パッケージ構造）
第１の実施の形態に係る高周波半導体用パッケージ１を説明する模式的鳥瞰構成は、図１に示すように表される。図１（ａ）はメタルキャップ１０、図１（ｂ）はメタルシールリング１４ａ、図１（ｃ）は、メタル壁１６、図１（ｄ）は、中間層４０と熱伝導層５０からなる導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂの模式的構成をそれぞれ表す。
第１の実施の形態に係る高周波半導体用パッケージ１は、図１に示すように、中間層４０と熱伝導層５０からなる導体ベースプレート２００と、導体ベースプレート２００上に配置されたフィードスルー下層部２０と、フィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、導体ベースプレート２００上に配置されたメタル壁１６と、メタル壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備える。
（平面パターン構成）
第１の実施の形態に係る高周波半導体用パッケージ１の模式的平面パターン構成は、図２に示すように表される。また、図２のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。
第１の実施の形態に係る高周波半導体用パッケージ１は、図２に示すように、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４を内在し、導体ベースプレート２００上に配置されたメタル壁１６と、メタル壁１６の入出力部に設けられた貫通孔３４（図１（ｃ）参照）と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、メタル壁１６の入力部において、フィードスルー下層部２０上に配置された入力ストリップライン１９ａと、メタル壁１６の出力部において、フィードスルー下層部２０上に配置された出力ストリップライン１９ｂとを備える。
また、図２に示すように、入力ストリップライン１９ａおよび出力ストリップライン１９ｂには、それぞれ入力端子Ｐ１となる端子電極２１ａおよび出力端子Ｐ２となる端子電極２１ｂが接続されている。
また、図１および図３に示すように、メタル壁１６上にメタルシールリング１４ａを介してメタルキャップ１０が配置されるが、図２では、図示を省略している。
また、フィードスルー下層部２０は、メタル壁１６と同一の材質、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
また、第１の実施の形態に係る高周波半導体用パッケージ１は、図２に示すように、メタル壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８と、入力回路基板２６上に配置され、入力ストリップライン１９ａに接続された入力整合回路１７と、出力回路基板２８上に配置され、出力ストリップライン１９ｂに接続された出力整合回路１８と、半導体装置２４と入力整合回路１７を接続するボンディングワイヤ１２および半導体装置２４と出力整合回路１８を接続するボンディングワイヤ１４とを備えていても良い。
また、入力ストリップライン１９ａと入力整合回路１７とを接続するボンディングワイヤ１１と、出力ストリップライン１９ｂと出力整合回路１８とを接続するボンディングワイヤ１５とを備えていても良い。
また、第１の実施の形態に係る高周波半導体用パッケージ１は、図３に示すように、メタル壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備えていても良い。
（導体ベースプレート２００）
図２のＩ−Ｉ線に沿う第１の実施の形態に係る高周波半導体用パッケージの模式的断面構造は、図３（ａ）に示すように表され、中間層４０と熱伝導層５０からなる積層構造の反りを表す模式的断面構造は、図３（ｂ）に示すように表される。
第１の実施の形態に係る高周波半導体用パッケージは、コンパウンド材からなる中間層４０と、中間層４０上に配置され、Ｃｕからなる熱伝導層５０とを有する導体ベースプレート２００を備える。
導体ベースプレート２００は、図３（ａ）には示されていないが、詳細には、図３（ｂ）に示すように、反り量ｔを有する。この反り量ｔの値は、例えば、約１μｍ〜５μｍである。また、図３（ｂ）に示すように、導体ベースプレート２００の反る方向は、半導体装置２４、入力回路基板２６、出力回路基板２８などの搭載面と反対の下面方向に凸となる方向である。これは、Ｃｕの線熱膨張係数は、例えば１６．８×１０-6／Ｋであるのに対して、中間層４０の、例えば、ＣｕとＭｏのコンパウンド材の線熱膨張係数は、例えば、７．０〜１３．０×１０-6／Ｋと小さいため、高温での接合後、冷却すると、図３（ｂ）に示すように、半導体装置２４、入力回路基板２６、出力回路基板２８などをＣｕからなる熱伝導層５０の搭載面にはんだ付けなどで搭載後、冷却すると、Ｃｕからなる熱伝導層５０は、半導体装置２４、入力回路基板２６、出力回路基板２８などの搭載面と反対の下面方向に凸となる方向に、反り量ｔで反ることによる。
ここで、中間層４０を形成するコンパウンド材としては、例えば、ＣｕとＭｏのコンパウンド、ＣｕとＷのコンパウンド、ＡｌとＭｏのコンパウンド、若しくはＡｌとＷのコンパウンドのいずれかを適用することができる。
反り量ｔは、メタル壁１６、或いは入力回路基板２６および出力回路基板２８などのアルミナ（Ａｌ2Ｏ3）などを搭載することによっても変化するが、中間層４０を構成するコンパウンド材のコンパウンド比および中間層４０の厚さを調整することによって、反り量ｔを調整することができる。
中間層４０は、例えば、ＣｕとＭｏのコンパウンド材で構成し、混合比を微調整することで、導体ベースプレート２００の線熱膨張、ヤング率の設計自由度を高めることができる。
中間層４０の厚さは、例えば、約０．４ｍｍ〜０．８ｍｍ程度である。
例えば、ＣｕとＭｏのコンパウンド材で構成する中間層４０のコンパウンド混合比は、約Ｃｕ／Ｍｏ＝２０％／８０％〜８０％／２０％程度である。また、中間層４０内でのコンパウンド混合比に厚さ方向で分布を持たせても良い。例えば、熱伝導層５０に近い方向で、Ｃｕの混合比を多くし、熱伝導層５０から遠ざかる方向でＭｏ混合比を増加させることで、さらに良好な放熱性を確保することができる。
また、Ｃｕからなる熱伝導層５０の厚さも、例えば、約０．４ｍｍ〜０．８ｍｍ程度である。
尚、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
熱伝導層５０は、熱の拡散性を確保するため、熱伝導性の高いことが望ましい。
第１の実施の形態に係る高周波半導体用パッケージ１において、導体ベースプレート２００は、熱伝導層５０に対向し、中間層４０の下面に配置された接触熱抵抗低減層７０をさらに備えていても良い。
接触熱抵抗低減層７０は、例えば、熱伝導層５０の厚さよりも薄いＣｕで形成することができる。薄いＣｕで形成する接触熱抵抗低減層７０の厚さは、例えば、約０．１ｍｍ〜０．４ｍｍ程度である。
接触熱抵抗低減層７０は、導体ベースプレート２００を搭載するヒートシンクとの間の接触熱抵抗を下げる役割をする層であり、導体ベースプレート２００の下反りを妨害しないことが望ましく、そのために、熱伝導層５０或いは中間層４０に比べて、相対的に薄い層として形成する。
また、Ｃｕの熱伝導係数は、約４０１Ｗ／ｍ・Ｋであるのに対して、Ｍｏの熱伝導係数は、１３８Ｗ／ｍ・Ｋである。このため、Ｍｏ層をＣｕ層で挟むラミネート構造では、熱伝導が阻害されてしまう。これに対して、図３に示すように、アルミナの熱膨張係数に近いＭｏを含むコンパウンド材からなる中間層４０と、中間層４０上に配置され、半導体装置２４の実装面となる熱伝導層５０の積層構造で形成された導体ベースプレート２００を備える第１の実施の形態に係る高周波半導体用パッケージ１においては、熱伝導層５０により良好な放熱特性を確保するとともに、中間層４０のコンパウンド比或いは厚さを調整することによって、導体ベースプレート２００の反り量を微調整することができる。
（メタル壁１６）
メタル壁１６は、例えば、アルミニウム、銅、モリブデン、タングステン、銅モリブデン合金、銅タングステン合金などの導電性金属によって形成される。
メタル壁１６の上面には、メタルシールリング１４ａを介して、半田付けのための半田メタル層（図示省略）が形成される。半田メタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
（メタルキャップ１０）
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
また、フィードスルー下層部２０とフィードスルー上層部２２は、同一の材質、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
第１の実施の形態に係る高周波半導体用パッケージは、３ＧＨｚ以上の高周波特性を有する。このため、高周波数（すなわち３ＧＨｚを越える周波数）のデバイス及び構成部品用のパッケージとして適用可能である。
（高周波半導体用パッケージの作製方法）
第１の実施の形態に係る高周波半導体用パッケージ１の作製方法は、図１〜図３に示すように、コンパウンド材からなる中間層４０を形成する工程と、中間層４０上にＣｕからなる熱伝導層５０を形成する工程とを有する導体ベースプレート２００の形成工程を有する。
導体ベースプレート２００の形成工程は、熱伝導層５０に対向し、中間層４０の下面に接触熱抵抗低減層７０を形成する工程をさらに有していても良い。
第１の実施の形態に係る高周波半導体用パッケージ１の作製方法は、図１〜図３に示すように、上記工程によって形成された導体ベースプレート２００上に半導体装置２４を形成する工程と、半導体装置２４を内在し、導体ベースプレート２００上にメタル壁１６を形成する工程と、メタル壁１６の入出力部に貫通孔３４を形成する工程と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上にフィードスルー下層部２０を形成する工程と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上にフィードスルー上層部２２を形成する工程と、メタル壁１６の入力部において、フィードスルー下層部２０上に入力ストリップライン１９ａを形成する工程と、メタル壁１６の出力部において、フィードスルー下層部２０上に出力ストリップライン１９ｂを形成する工程とを有していても良い。
さらに、第１の実施の形態に係る高周波半導体用パッケージ１の作製方法は、図１〜図３に示すように、メタル壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して入力回路基板２６および出力回路基板２８を形成する工程と、入力回路基板２６上に、入力ストリップライン１９ａに接続された入力整合回路１７を形成する工程と、出力回路基板２８上に、出力ストリップライン１９ｂに接続された出力整合回路１８を形成する工程と、半導体装置２４と入力整合回路１７を接続するボンディングワイヤ１２を形成する工程と、半導体装置２４と出力整合回路１８を接続するボンディングワイヤ１４を形成する工程とを有していても良い。
さらに、第１の実施の形態に係る高周波半導体用パッケージ１の作製方法は、図２〜図３に示すように、入力ストリップライン１９ａと入力整合回路１７を接続するボンディングワイヤ１１を形成する工程と、出力ストリップライン１９ｂと出力整合回路１８を接続するボンディングワイヤ１５を形成する工程とを有していても良い。
さらに、第１の実施の形態に係る高周波半導体用パッケージ１の作製方法は、図１および図３に示すように、メタル壁１６上にメタルシールリング１４ａを形成する工程と、メタルシールリング１４ａ上にメタルキャップ１０を形成する工程とを有していても良い。
第１の実施の形態に係る半導体パッケージにおいては、導体ベースプレート２００が、アルミナと線熱膨張率が近い金属、例えばＭｏとＡｌのコンパウンド材からなる中間層４０と、中間層４０上に配置され、Ｃｕからなる熱伝導層５０とを有することから、半導体実装面となる熱伝導層５０がもっとも熱密度が高い。このため、半導体実装面となる熱伝導層５０は、熱伝導性が高いＣｕで形成することにより、熱を拡散することができる。広い面積で熱を伝えることで、中間層４０以下の層の熱伝導率が低いことの影響を低減できる。
第１の実施の形態に係る半導体パッケージによれば、上記の放熱性に加えて、コンパウンド材で構成する中間層のコンパウンド混合比を微調整することで線熱膨張、ヤング率の設計自由度を高めることができるため、反り量を微調整することもできる。
[第２の実施の形態］
第２の実施の形態に係る高周波半導体用パッケージ１の平面パターン構成は、図２と同様に表される。そこで、図２のＩＩ−ＩＩ線に沿う第２の実施の形態に係る高周波半導体用パッケージ１の模式的断面構造は、図４に示すように表される。
第２の実施の形態に係る高周波半導体用パッケージ１においては、図４に示すように、導体ベースプレート２００は、熱伝導層５０と中間層４０との間に介在された熱拡散層６０を備える。
熱拡散層６０は、例えば、カーボンファイバとＣｕのコンパウンド、カーボンファイバとＡｌのコンパウンド、ダイヤモンドとＣｕのコンパウンド、ダイヤモンドとＡｌのコンパウンドのいずれかで形成することができる。
熱拡散層６０は、熱拡散性が良好であることが望ましい。その他の構成は第１の実施の形態と同様であるため、重複説明は省略する。
第２の実施の形態に係る高周波半導体用パッケージの作製方法は、図４に示すように、導体ベースプレート２００を形成する工程において、熱伝導層５０と中間層４０との間に熱拡散層６０を形成する工程を有する点が異なるのみであり、その他の工程は、第１の実施の形態に係る高周波半導体用パッケージの作製方法と同様であるため、重複説明は省略する。
第２の実施の形態によれば、熱伝導層５０と中間層４０との間に熱拡散層６０を備えるため、第１の実施の形態に比べ、さらに放熱特性を良好にすることができる。
第２の実施の形態に係る半導体パッケージにおいては、導体ベースプレート２００が、例えばＣｕとＭｏのコンパウンド材からなる中間層４０と、中間層４０上に配置され、例えばカーボンファイバとＡｌのコンパウンド材からなる熱拡散層６０と、熱拡散層６０上に配置され、Ｃｕからなる熱伝導層５０とを有することから、Ｃｕからなる熱伝導層５０から伝えられた熱は、熱拡散層６０により拡散され、より広い接合面積で熱を伝えることで、中間層４０以下の層の熱伝導率の低いことの影響を低減する。
熱拡散層６０は、例えばカーボンファイバとＡｌのコンパウンドであり、その平面方向の熱伝導係数は、例えば７００〜８００ｍＷ／ｍ・Ｋであり、Ｃｕの数倍の高さを有するが、その板厚方向の熱伝導係数は、３００ｍＷ／ｍ・Ｋであり、Ｃｕよりも低いため、その厚さは、０．１〜０．２ｍｍと薄いことが望ましい。
熱拡散層６０は、例えばカーボンファイバとＡｌのコンパウンドであり、その線熱膨張係数は、例えば５．０〜９．０×１０-6／Ｋであり、Ｃｕよりも低いため、搭載面側の上面方向に凸となる方向に反るため、好ましくないが、コンパウンド材で構成する中間層のコンパウンド混合比を調整することで線熱膨張、ヤング率の設計自由度を高めることができるため、反り量を微調整することもできる。
[第３の実施の形態］
第３の実施の形態に係る高周波半導体用パッケージ１の平面パターン構成は、図２と同様に表される。そこで、図２のＩＩ−ＩＩ線に沿う第３の実施の形態に係る高周波半導体用パッケージ１の模式的断面構造は、図５に示すように表される。
第３の実施の形態に係る高周波半導体用パッケージ１においては、図５に示すように、導体ベースプレート２００は、熱伝導層５０上に配置された熱拡散層６０を備える。
熱拡散層６０は、例えば、カーボンファイバとＣｕのコンパウンド、カーボンファイバとＡｌのコンパウンド、ダイヤモンドとＣｕのコンパウンド、若しくはダイヤモンドとＡｌのコンパウンドのいずれかで形成することができる。その他の構成は第１の実施の形態と同様であるため、重複説明は省略する。
熱拡散層６０は、熱拡散性が良好であることが望ましい。
第３の実施の形態に係る高周波半導体用パッケージの作製方法は、図５に示すように、導体ベースプレート２００を形成する工程において、熱伝導層５０上に熱拡散層６０を形成する工程を有する点が異なるのみであり、その他の工程は、第１の実施の形態に係る高周波半導体用パッケージの作製方法と同様であるため、重複説明は省略する。
第３の実施の形態によれば、中間層４０と、中間層４０上に配置された熱伝導層５０と、熱伝導層５０上に配置された熱拡散層６０とを備えるため、第１の実施の形態に比べ、さらに放熱特性を良好にすることができる。
第３の実施の形態に係る半導体パッケージにおいては、導体ベースプレート２００が、例えばＣｕとＭｏのコンパウンド材からなる中間層４０と、中間層４０上に配置され、Ｃｕからなる熱伝導層５０と、熱伝導層５０上に配置され、例えばカーボンファイバとＡｌのコンパウンド材からなる熱拡散層６０とを有することから、熱拡散層６０から伝えられた熱は、熱伝導層５０により拡散され、より広い接合面積で熱を伝えることで、中間層４０以下の層の熱伝導率の低いことの影響を低減する。
熱拡散層６０は、例えばカーボンファイバとＡｌのコンパウンドであり、その平面方向の熱伝導係数は、例えば７００〜８００ｍＷ／ｍ・Ｋであり、Ｃｕの数倍の高さを有するが、その板厚方向の熱伝導係数は、３００ｍＷ／ｍ・Ｋであり、Ｃｕよりも低いため、その厚さは、０．１〜０．２ｍｍと薄いことが望ましい。
熱拡散層６０は、例えばカーボンファイバとＡｌのコンパウンドであり、その線熱膨張係数は、例えば５．０〜９．０×１０-6／Ｋであり、Ｃｕよりも低いため、搭載面側の上面方向に凸となる方向に反るため、好ましくないが、コンパウンド材で構成する中間層のコンパウンド混合比を調整することで線熱膨張、ヤング率の設計自由度を高めることができるため、反り量を微調整することもできる。
[第４の実施の形態］
第４の実施の形態に係る高周波半導体用パッケージ１の平面パターン構成は、図２と同様に表される。そこで、図２のＩＩ−ＩＩ線に沿う第４の実施の形態に係る高周波半導体用パッケージ１の模式的断面構造は、図６に示すように表される。
第４の実施の形態に係る高周波半導体用パッケージ１においては、図６に示すように、導体ベースプレート２００は、熱伝導層５０上に配置された熱拡散層６０ａと、熱伝導層５０と中間層４０との間に介在された熱拡散層６０ｂとを備える。
熱拡散層６０ａ、６０ｂは、例えば、カーボンファイバとＣｕのコンパウンド、カーボンファイバとＡｌのコンパウンド、ダイヤモンドとＣｕのコンパウンド、若しくはダイヤモンドとＡｌのコンパウンドのいずれかで形成することができる。その他の構成は第１の実施の形態と同様であるため、重複説明は省略する。
熱拡散層６０ａおよび６０ｂは、熱拡散性が良好であることが望ましい。
第４の実施の形態に係る高周波半導体用パッケージの作製方法は、図６に示すように、導体ベースプレート２００を形成する工程において、熱伝導層５０上に第１熱拡散層６０ａを形成する工程と、熱伝導層５０と中間層４０との間に第２熱拡散層６０ｂを形成する工程を有する点が異なるのみであり、その他の工程は、第１の実施の形態に係る高周波半導体用パッケージの作製方法と同様であるため、重複説明は省略する。
第４の実施の形態によれば、中間層４０と、中間層４０上に配置された熱拡散層６０ｂと、熱拡散層６０ｂ上に配置された熱伝導層５０と、熱伝導層５０上に配置された熱拡散層６０ａとを備えるため、第１〜第３の実施の形態に比べ、さらに放熱特性を良好にすることができる。
第４の実施の形態に係る半導体パッケージにおいては、導体ベースプレート２００が、
例えばＣｕとＭｏのコンパウンド材からなる中間層４０と、中間層４０上に配置され、例えばカーボンファイバとＡｌのコンパウンド材からなる熱拡散層６０ｂと、熱拡散層６０ｂ上に配置され、Ｃｕからなる熱伝導層５０と、熱伝導層５０上に配置され、例えばカーボンファイバとＡｌのコンパウンド材からなる熱拡散層６０ａを有することから、熱拡散層６０ａおよび熱伝導層５０から伝えられた熱は、熱拡散層６０ｂにより拡散され、より広い接合面積で熱を伝えることで、中間層４０以下の層の熱伝導率の低いことの影響を低減する。
熱拡散層６０ａおよび６０ｂは、例えばカーボンファイバとＡｌのコンパウンドであり、その平面方向の熱伝導係数は、例えば７００〜８００ｍＷ／ｍ・Ｋであり、Ｃｕの数倍の高さを有するが、その板厚方向の熱伝導係数は、３００ｍＷ／ｍ・Ｋであり、Ｃｕよりも低いため、その厚さは、０．１〜０．２ｍｍと薄いことが望ましい。
熱拡散層６０は、例えばカーボンファイバとＡｌのコンパウンドであり、その線熱膨張係数は、例えば５．０〜９．０×１０-6／Ｋであり、Ｃｕよりも低いため、搭載面側の上面方向に凸となる方向に反るため、好ましくないが、コンパウンド材で構成する中間層のコンパウンド混合比を調整することで線熱膨張、ヤング率の設計自由度を高めることができるため、反り量を微調整することもできる。
（半導体素子構造）
第１〜第４の実施の形態に係る高周波半導体用パッケージに搭載可能な半導体装置２４の模式的平面パターン構成の拡大図は、図７（ａ）に示すように表され、図７（ａ）のＪ部分の拡大図は、図７（ｂ）に示すように表される。また、第１〜第４の実施の形態に係る高周波半導体用パッケージに搭載可能な半導体装置２４の構成例であって、図７（ｂ）のＩＩ−ＩＩ線に沿う模式的断面構成例１〜４は、それぞれ図８〜１２に示すように表される。
第１〜第４の実施の形態に係る高周波半導体用パッケージに搭載可能な半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図７〜図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
（構造例１）
第１〜第４の実施の形態に係る高周波半導体用パッケージに搭載可能な半導体装置２４のＦＥＴセルの構成例１は、図８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図８に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
（構造例２）
第１〜第４の実施の形態に係る高周波半導体用パッケージに搭載可能な半導体装置２４のＦＥＴセルの構成例２は、図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図９に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
（構造例３）
第１〜第４の実施の形態に係る高周波半導体用パッケージに搭載可能な半導体装置２４のＦＥＴセルの構成例３は、図１０に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１０に示す構成例３では、ＨＥＭＴが示されている。
（構造例４）
第１〜第４の実施の形態に係る高周波半導体用パッケージに搭載可能な半導体装置２４のＦＥＴセルの構成例４は、図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１５に示す構成例４では、ＨＥＭＴが示されている。
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
素子分離領域上およびデバイス表面上には、パッシベーション用のフィードスルー下層部（図示省略）が形成されている。このフィードスルー下層部としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
なお、第１〜第４の実施の形態に係る高周波半導体用パッケージに搭載可能な半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
以上の実施の形態によれば、コンパウンド材からなる中間層におけるコンパウンド比および厚さで、反り量および放熱性を微調整することができるので生産管理が容易である。
[その他の実施の形態]
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、実施の形態に係る高周波半導体用パッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
このように、ここでは記載していない様々な実施の形態などを含む。
１…高周波半導体用パッケージ
１０…メタルキャップ
１１、１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…メタル壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０…フィードスルー下層部
２１ａ…ＲＦ入力端子
２１ｂ…ＲＦ出力端子
２２…フィードスルー上層部
２４…半導体装置
２６…入力回路基板
２８…出力回路基板
３０…第２熱伝導層
３４…貫通孔
４０…コンパウンド層
５０…熱伝導層
６０、６０ａ、６０ｂ…熱拡散層
７０…接触熱抵抗低減層
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール

Claims (20)

  1. コンパウンド材からなる中間層と、
    前記中間層上に配置され、Ｃｕからなる熱伝導層と
    を有する導体ベースプレートを備え、
    前記中間層は、第１のコンパウンド材と第２のコンパウンド材とから構成され、前記中間層の厚さ方向に沿って、前記熱伝導層に近づくにつれて前記第１のコンパウンド材の混合比を増加させ、前記熱伝導層から遠ざかるにつれて前記第２のコンパウンド材の混合比を増加させ、
    前記中間層の前記第１のコンパウンド材と前記第２のコンパウンド材との混合比は、２０％／８０％〜８０％／２０％であり、前記中間層の厚さは、０．４ｍｍ〜０．８ｍｍであることを特徴とする高周波半導体用パッケージ。
  2. 前記導体ベースプレートは、前記熱伝導層と前記中間層との間に介在された熱拡散層をさらに備えることを特徴とする請求項１に記載の高周波半導体用パッケージ。
  3. 前記導体ベースプレートは、前記熱伝導層上に配置された熱拡散層をさらに備えることを特徴とする請求項１に記載の高周波半導体用パッケージ。
  4. 前記導体ベースプレートは、前記熱伝導層上に配置された第１熱拡散層と、前記熱伝導層と前記中間層との間に介在された第２熱拡散層とをさらに備えることを特徴とする請求項１に記載の高周波半導体用パッケージ。
  5. 前記熱拡散層は、カーボンファイバとＣｕのコンパウンド、カーボンファイバとＡｌのコンパウンド、ダイヤモンドとＣｕのコンパウンド、若しくはダイヤモンドとＡｌのコンパウンドのいずれかであることを特徴とする請求項２〜４のいずれか１項に記載の高周波半導体用パッケージ。
  6. 前記コンパウンド材は、ＣｕとＭｏのコンパウンド、ＣｕとＷのコンパウンド、ＡｌとＭｏのコンパウンド、若しくはＡｌとＷのコンパウンドのいずれかであることを特徴とする請求項１〜５のいずれか１項に記載の高周波半導体用パッケージ。
  7. 前記導体ベースプレートは、前記熱伝導層に対向し、前記中間層の下面に配置された接触熱抵抗低減層をさらに備えることを特徴とする請求項１〜６のいずれか１項に記載の高周波半導体用パッケージ。
  8. 前記接触熱抵抗低減層は、Ｃｕで形成されたことを特徴とする請求項７に記載の高周波半導体用パッケージ。
  9. 前記導体ベースプレート上に配置された半導体装置と、
    前記半導体装置を内在し、前記導体ベースプレート上に配置されたメタル壁と、
    前記メタル壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記メタル壁の入力部において、前記フィードスルー下層部上に配置された入力ストリップラインと、
    前記メタル壁の出力部において、前記フィードスルー下層部上に配置された出力ストリップラインと
    を備えることを特徴とする請求項１〜８のいずれか１項に記載の高周波半導体用パッケージ。
  10. 前記メタル壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板と、
    前記入力回路基板上に配置され、前記入力ストリップラインに接続された入力整合回路と、
    前記出力回路基板上に配置され、前記出力ストリップラインに接続された出力整合回路と、
    前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
    を備えることを特徴とする請求項９に記載の高周波半導体用パッケージ。
  11. 前記メタル壁上に配置されたメタルシールリングと、
    前記メタルシールリング上に配置されたメタルキャップと
    を備えることを特徴とする請求項１０に記載の高周波半導体用パッケージ。
  12. 前記半導体装置は、
    半絶縁性基板と、
    前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
    前記ソース端子電極の下部に配置されたＶＩＡホールと、
    前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
    を備えることを特徴とする請求項９〜１１のいずれか１項に記載の高周波半導体用パッケージ。
  13. 前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１２に記載の高周波半導体用パッケージ。
  14. コンパウンド材からなる中間層を形成する工程と、前記中間層上にＣｕからなる熱伝導層を形成する工程とを有する導体ベースプレートを形成する工程を有し、
    前記中間層は、第１のコンパウンド材と第２のコンパウンド材とから構成され、前記中間層の厚さ方向に沿って、前記熱伝導層に近づくにつれて前記第１のコンパウンド材の混合比を増加させ、前記熱伝導層から遠ざかるにつれて前記第２のコンパウンド材の混合比を増加させ、
    前記中間層の前記第１のコンパウンド材と前記第２のコンパウンド材との混合比は、２０％／８０％〜８０％／２０％であり、前記中間層の厚さは、０．４ｍｍ〜０．８ｍｍであることを特徴とする高周波半導体用パッケージの作製方法。
  15. 前記導体ベースプレートを形成する工程は、前記熱伝導層と前記中間層との間に熱拡散層を形成する工程をさらに有することを特徴とする請求項１４に記載の高周波半導体用パッケージの作製方法。
  16. 前記導体ベースプレートを形成する工程は、前記熱伝導層上に熱拡散層を形成する工程をさらに有することを特徴とする請求項１４に記載の高周波半導体用パッケージの作製方法。
  17. 前記導体ベースプレートを形成する工程は、前記熱伝導層上に第１熱拡散層を形成する工程と、前記熱伝導層と前記中間層との間に第２熱拡散層を形成する工程とをさらに有することを特徴とする請求項１４に記載の高周波半導体用パッケージの作製方法。
  18. 前記導体ベースプレートを形成する工程は、前記熱伝導層に対向し、前記中間層の下面に接触熱抵抗低減層を形成する工程をさらに有することを特徴とする請求項１４〜１７のいずれか１項に記載の高周波半導体用パッケージの作製方法。
  19. 前記導体ベースプレート上に半導体装置を形成する工程と、
    前記半導体装置を内在し、前記導体ベースプレート上にメタル壁を形成する工程と、
    前記メタル壁の入出力部に貫通孔を形成する工程と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上にフィードスルー下層部を形成する工程と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上にフィードスルー上層部を形成する工程と、
    前記メタル壁の入力部において、前記フィードスルー下層部上に入力ストリップラインを形成する工程と、
    前記メタル壁の出力部において、前記フィードスルー下層部上に出力ストリップラインを形成する工程と、
    前記メタル壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して入力回路基板および出力回路基板を形成する工程と、
    前記入力回路基板上に、前記入力ストリップラインに接続された入力整合回路を形成する工程と、
    前記出力回路基板上に、前記出力ストリップラインに接続された出力整合回路を形成する工程と、
    前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤを形成する工程と
    を有することを特徴とする請求項１４〜１８のいずれか１項に記載の高周波半導体用パッケージの作製方法。
  20. 前記メタル壁上にメタルシールリングを形成する工程と、
    前記メタルシールリング上にメタルキャップを形成する工程と
    を有することを特徴とする請求項１９に記載の高周波半導体用パッケージの作製方法。
JP2010176926A 2010-08-06 2010-08-06 高周波半導体用パッケージおよびその作製方法 Expired - Fee Related JP5450313B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010176926A JP5450313B2 (ja) 2010-08-06 2010-08-06 高周波半導体用パッケージおよびその作製方法
US13/088,722 US8759838B2 (en) 2010-08-06 2011-04-18 Package and fabrication method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010176926A JP5450313B2 (ja) 2010-08-06 2010-08-06 高周波半導体用パッケージおよびその作製方法

Publications (2)

Publication Number Publication Date
JP2012038875A JP2012038875A (ja) 2012-02-23
JP5450313B2 true JP5450313B2 (ja) 2014-03-26

Family

ID=45555470

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010176926A Expired - Fee Related JP5450313B2 (ja) 2010-08-06 2010-08-06 高周波半導体用パッケージおよびその作製方法

Country Status (2)

Country Link
US (1) US8759838B2 (ja)
JP (1) JP5450313B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5588419B2 (ja) * 2011-10-26 2014-09-10 株式会社東芝 パッケージ
JP5843703B2 (ja) * 2012-06-15 2016-01-13 株式会社東芝 高周波半導体用パッケージ
KR101363392B1 (ko) * 2012-10-17 2014-02-17 (주)엘이디팩 고출력 증폭기용 GaN 반도체 패키지 및 그 제조방법
JP6051814B2 (ja) 2012-11-27 2016-12-27 三菱電機株式会社 高周波装置
CN105051893A (zh) * 2013-01-16 2015-11-11 西门子研究中心有限责任公司 芯片封装组件和使用该组件的方法
JP6258748B2 (ja) * 2014-03-28 2018-01-10 京セラ株式会社 半導体素子収納用パッケージおよび半導体装置
JP6462535B2 (ja) * 2015-08-28 2019-01-30 株式会社東芝 高周波半導体装置
US20170069723A1 (en) * 2015-09-08 2017-03-09 M/A-Com Technology Solutions Holdings, Inc. Iii-nitride semiconductor structures comprising multiple spatially patterned implanted species
KR20170039833A (ko) 2015-10-02 2017-04-12 주식회사 지피 코바링을 포함하는 고출력 증폭기용 GaN 반도체 패키지
US9960127B2 (en) 2016-05-18 2018-05-01 Macom Technology Solutions Holdings, Inc. High-power amplifier package
US10134658B2 (en) 2016-08-10 2018-11-20 Macom Technology Solutions Holdings, Inc. High power transistors
US20190006254A1 (en) * 2017-06-30 2019-01-03 Kyocera International, Inc. Microelectronic package construction enabled through ceramic insulator strengthening and design
US10699948B2 (en) 2017-11-13 2020-06-30 Analog Devices Global Unlimited Company Plated metallization structures
CN111095535B (zh) * 2017-11-14 2023-06-16 日本碍子株式会社 封装体和半导体装置
US11444588B2 (en) * 2018-11-19 2022-09-13 Illinois Tool Works Inc. Copper wire bond solution for reducing thermal stress on an intermittently operable chipset controlling RF application for cooking
US11706852B2 (en) * 2018-11-19 2023-07-18 Illinois Tool Works Inc. Ribbon bond solution for reducing thermal stress on an intermittently operable chipset controlling RF application for cooking

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5015803A (en) * 1989-05-31 1991-05-14 Olin Corporation Thermal performance package for integrated circuit chip
JPH03266457A (ja) * 1990-03-16 1991-11-27 Furukawa Electric Co Ltd:The 半導体装置
JP2924177B2 (ja) * 1990-11-30 1999-07-26 株式会社村田製作所 傾斜機能型回路用基板
JPH05166957A (ja) * 1991-12-13 1993-07-02 Shinko Electric Ind Co Ltd 高周波素子用パッケージ
JPH10270613A (ja) * 1997-03-21 1998-10-09 Honda Motor Co Ltd 傾斜機能材料を用いた半導体回路基板
JP3336982B2 (ja) 1998-12-16 2002-10-21 松下電器産業株式会社 半導体装置およびその製造方法
JP2001105124A (ja) * 1999-10-04 2001-04-17 Kubota Corp 半導体素子用放熱基板
JP2003085843A (ja) * 2001-09-07 2003-03-20 Sony Corp 光磁気ディスクの製造方法およびその製造装置
US6727117B1 (en) * 2002-11-07 2004-04-27 Kyocera America, Inc. Semiconductor substrate having copper/diamond composite material and method of making same
JP2004327711A (ja) * 2003-04-24 2004-11-18 Toyota Motor Corp 半導体モジュール
JP4395747B2 (ja) * 2003-11-27 2010-01-13 三菱マテリアル株式会社 絶縁回路基板およびパワーモジュール構造体
JP4975445B2 (ja) * 2004-12-08 2012-07-11 株式会社アライドマテリアル ヒートシンク材の製造方法
JP4575147B2 (ja) * 2004-12-28 2010-11-04 株式会社東芝 半導体装置
JP2006344764A (ja) * 2005-06-09 2006-12-21 Sumitomo Electric Ind Ltd 放熱基板及びその製造方法
JP2007059875A (ja) * 2005-07-26 2007-03-08 Kyocera Corp 放熱部材およびこれを用いた電子部品収納用パッケージおよび電子装置
JP2007066797A (ja) * 2005-09-01 2007-03-15 Tokyo Cathode Laboratory Co Ltd 冷陰極蛍光ランプ用の有底筒状電極及びその製造方法、これを用いる冷陰極蛍光ランプ
JP2008112810A (ja) * 2006-10-30 2008-05-15 Kyocera Corp 回路基板、半導体素子収納用パッケージおよび半導体装置
JP4558012B2 (ja) 2007-07-05 2010-10-06 株式会社東芝 半導体パッケージ用放熱プレート及び半導体装置
US8098375B2 (en) * 2007-08-06 2012-01-17 Lumencor, Inc. Light emitting diode illumination system
JP4504401B2 (ja) * 2007-08-07 2010-07-14 株式会社東芝 半導体パッケージ
JP5262473B2 (ja) * 2008-09-09 2013-08-14 富士通株式会社 電子機器及びそのコンポーネント
US20100091477A1 (en) 2008-10-14 2010-04-15 Kabushiki Kaisha Toshiba Package, and fabrication method for the package
US8431973B2 (en) * 2008-12-10 2013-04-30 Kabushiki Kaisha Toshiba High frequency semiconductor device

Also Published As

Publication number Publication date
US8759838B2 (en) 2014-06-24
JP2012038875A (ja) 2012-02-23
US20120032190A1 (en) 2012-02-09

Similar Documents

Publication Publication Date Title
JP5450313B2 (ja) 高周波半導体用パッケージおよびその作製方法
US8637873B2 (en) Package and high frequency terminal structure for the same
TWI836222B (zh) 用於在裸晶之前側上之柱連接及在裸晶之後側上之被動裝置整合之方法
US11749622B2 (en) Field effect transistor and semiconductor device
US8471382B2 (en) Package and high frequency terminal structure for the same
JP2012038837A (ja) パッケージおよびその作製方法
JP5439415B2 (ja) Ｍｍｉｃ用パッケージ
TWI469275B (zh) Package
JP2012178525A (ja) パッケージ
US7990223B1 (en) High frequency module and operating method of the same
JP5269864B2 (ja) 半導体装置
JP2012182386A (ja) パッケージ
JP2012209334A (ja) ミリ波帯用薄型パッケージおよびその製造方法
JP5851334B2 (ja) 高周波半導体用パッケージ
JP5843703B2 (ja) 高周波半導体用パッケージ
JP5562898B2 (ja) 半導体装置およびその製造方法
JP2024531574A (ja) 異種パッケージングのための無線周波数トランジスタ増幅器ダイにおけるメタル・ピラー接続トポロジ
JP5513991B2 (ja) 高周波モジュールおよびその動作方法
JP2012146910A (ja) 半導体装置
JP5433242B2 (ja) 半導体パッケージ
JP2012146728A (ja) パッケージ
JP5892770B2 (ja) 高周波半導体装置
JP2010186962A (ja) 半導体パッケージおよびその作製方法
US20240105692A1 (en) Packaged flip chip radio frequency transistor amplifier circuits
JP2011250360A (ja) 高周波モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131225

R151 Written notification of patent or utility model registration

Ref document number: 5450313

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

LAPS Cancellation because of no payment of annual fees