JP2012178525A

JP2012178525A - パッケージ

Info

Publication number: JP2012178525A
Application number: JP2011041882A
Authority: JP
Inventors: Kazutaka Takagi; 一考高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-02-28
Filing date: 2011-02-28
Publication date: 2012-09-13

Abstract

【課題】ベース面の反りの少ないパッケージを提供する。
【解決手段】導体ベースプレート２００と、導体ベースプレート上に配置された半導体装置と、半導体装置を内在し、導体ベースプレート上に配置され、導体ベースプレートとは異なる材料からなる金属壁１６とを備え、導体ベースプレートは、対抗する1対の端面１００a・１００bが緩やかな弧を有し、金属壁も緩やかな弧を有しているので、接合時や基板実装時、キャップ半田付け時の反りの発生を抑制できる。
【選択図】図９

Description

本発明の実施形態は、パッケージに関する。

従来から半導体素子をパッケージングした半導体装置として、樹脂封止型の半導体装置と気密封止型の半導体装置とが知られている。

樹脂封止型は、リードフレームに搭載した半導体素子をトランスファーモールドなどにより直接、樹脂内に埋め込んだ構造のものであり、コストが安い、大量生産に向いている、小型化が可能などの利点により広く採用されている。

気密封止型は、セラミックなど絶縁体からなる基体に搭載した半導体素子を中空で気密保持した構造のものであり、樹脂封止型の半導体装置に比べてコストは高くなるが、気密性に優れるため、高い信頼性が要求される場合に採用されている。

近年、半導体素子の大型化、高密度化および高集積化が進み、半導体素子の動作時に発生する発熱量が急激に増大してきた。

気密封止型の半導体装置においては、金属からなる放熱体の上に直接、半導体素子を搭載した気密封止型の半導体装置が知られている。

特開２０００−１８３２２２号公報特開２０１１−３７１８号公報

導体ベースプレートは、放熱性が高い銅（Ｃｕ）、Ｃｕとモリブデン（Ｍｏ）のクラッド材、若しくはＣｕとＭｏのコンパウンド材などで構成される。一方、金属外壁は低価格で、硬度が高いＫＯＶＡＬで作られることが多い。ここで、導体ベースプレート材とＫＯＶＡＬの熱膨張係数は異なるため、銀ロウ付けする際の反りが生じる。

初期状態が平面な導体ベースプレート材と金属外壁を高温で接合しているために駒状、もしくはお椀状の大きな反りが生じる。

本発明が解決しようとする課題は、ベース面の反りが制御されたパッケージを提供することである。

本実施の形態に係るパッケージは、導体ベースプレートと、半導体装置と、金属壁とを備える。半導体装置は、導体ベースプレート上に配置される。金属壁は、半導体装置を内在し、導体ベースプレート上に配置され、前記導体ベースプレートとは異なる材料からなる。導体ベースプレートは、緩やかな弧を有する。

実施の形態に係るパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、入力ストリップライン１９ａおよび出力ストリップライン１９ｂ、およびフィードスルー上層部２２の模式的構成図。実施の形態に係るパッケージの模式的平面パターン構成図。実施の形態に係るパッケージの模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。実施の形態に係るパッケージの模式的断面構成であって、図２のＩＩ−ＩＩ線に沿う模式的断面構造図。実施の形態に係るパッケージの模式的断面構成であって、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。実施の形態に係るパッケージの模式的平面パターン構成であって、予めＣ−Ｃ’方向に反りを持つ構造のパッケージのＣ−Ｃ’方向、Ａ−Ａ’方向を説明する図。実施の形態に係るパッケージのＣ−Ｃ’方向の反りを説明する図。実施の形態に係るパッケージにおいて、Ａ−Ａ’方向の反りを説明する図。実施の形態に係るパッケージの模式的鳥瞰構造であって、予めＣ−Ｃ’方向に反りを持つ構造の説明図。比較例に係るパッケージの模式的平面パターン構成において、パッケージのＣ−Ｃ’方向、Ａ−Ａ’方向を説明する図。比較例に係るパッケージのＣ−Ｃ’方向の反りを説明する図。比較例に係るパッケージのＡ−Ａ’方向の反りを説明する図。（ａ）比較例に係るパッケージの模式的平面パターン構成において、駒状の反りの方向Ｃ−Ｃ’、Ａ−Ａ’を説明する図、（ｂ）Ａ−Ａ’方向の反りを説明する図、（ｃ）Ｃ−Ｃ’方向の反りを説明する図。（ａ）比較例に係るパッケージの模式的平面パターン構成において、お椀状の反りの方向Ｃ−Ｃ’、Ａ−Ａ’を説明する図、（ｂ）Ａ−Ａ’方向の反りを説明する図、（ｃ）Ｃ−Ｃ’方向の反りを説明する図。（ａ）実施の形態に係るパッケージに搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１５（ａ）のＪ部分の拡大図。実施の形態に係るパッケージに搭載される半導体装置の構成例１であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。実施の形態に係るパッケージに搭載される半導体装置の構成例２であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。実施の形態に係るパッケージに搭載される半導体装置の構成例３であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。実施の形態に係るパッケージに搭載される半導体装置の構成例４であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。

次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。

[第１の実施の形態]
（パッケージ構造）
実施の形態に係るパッケージを説明する模式的鳥瞰構成は、図１に示すように表される。図１（ａ）はメタルキャップ１０、図１（ｂ）はメタルシールリング１４ａ、図１（ｃ）は、金属壁１６、図１（ｄ）は、導体ベースプレート２００、フィードスルー下層部２０、入力ストリップライン１９ａおよび出力ストリップライン１９ｂ、およびフィードスルー上層部２２の模式的構成をそれぞれ表す。

実施の形態に係るパッケージは、図１に示すように、メタルキャップ１０と、メタルシールリング１４ａと、金属壁１６と、導体ベースプレート２００と、導体ベースプレート２００上に配置されたフィードスルー下層部２０と、フィードスルー下層部２０上に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、フィードスルー下層部２０上に配置されたフィードスルー上層部２２とを備える。

実施の形態に係るパッケージ１の模式的平面パターン構成は、図２に示すように表される。また、図２のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。

また、図２のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように表され、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図５に示すように表される。

実施の形態に係るパッケージ１の構成例は、図１〜図５に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４を内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６の入出力部に設けられた貫通孔３４（図１（ｃ）参照）と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２とを備える。

また、実施の形態に係るパッケージ１は、図１〜図４に示すように、金属壁１６の入力部において、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された入力ストリップライン１９ａと、金属壁１６の出力部において、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された出力ストリップライン１９ｂとを備えていても良い。

また、実施の形態に係るパッケージ１は、図２〜図３に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８と、入力回路基板２６上に配置され、入力ストリップライン１９ａに接続された入力整合回路１７と、出力回路基板２８上に配置され、出力ストリップライン１９ｂに接続された出力整合回路１８と、半導体装置２４と入力整合回路１７を接続するボンディングワイヤ１２と、半導体装置２４と出力整合回路１８を接続するボンディングワイヤ１４とを備えていても良い。

実施の形態に係るパッケージ１においては、半導体装置２４、入力回路基板２６、および出力回路基板２８の長辺方向に垂直な方向（ＩＩＩ−ＩＩＩ線方向）に、約１０μｍ程度の緩やかな弧を導体ベースプレート２００および／若しくは金属壁１６に持たせ、その反り量をネジ７０ａ・７０ｂを用いて、ヒートシンク（図示省略）にネジ止めすることで、平坦化するように抑えている。

また、半導体装置２４、入力回路基板２６、および出力回路基板２８が図２のように配置されることから、入力部の凸状フィードスルー２５部分では、ＲＦ入力端子２１ａが接続される入力ストリップライン１９ａは、入力回路基板２６の短辺方向から入力整合回路１７に接続され、出力部の凸状フィードスルー２５部分では、ＲＦ出力端子２１ｂが接続される出力ストリップライン１９ｂは、出力回路基板２８の短辺方向から出力整合回路１８に接続される。

また、実施の形態に係るパッケージ１は、図１、図３〜図５に示すように、金属壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備えていても良い。

導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。

金属壁１６は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。

金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。

また、実施の形態に係るパッケージにおいて、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。

実施の形態に係るパッケージ１の構成例では、図３に示すように、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成しても良い。

実施の形態に係るパッケージ１の構成例では、図３に示すように、フィードスルー下層部２０とフィードスルー上層部２２からなる凸状フィードスルー２５において、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、フィードスルー下層部２０とフィードスルー上層部２２の接続部分の応力集中点と応力発生源（金属壁１６）を離すことができる。これによって、応力が緩和され、応力集中点におけるクラックの発生を抑制することができる。

フィードスルー下層部２０およびフィードスルー上層部２２は、同一の材質、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ₂Ｏ₃）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。

メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。

金属壁１６上にメタルシールリング１４ａを介してメタルキャップ１０を配置する。

結果として、実施の形態に係るパッケージは、図１に示すように、金属壁１６と、金属壁１６上に配置されたメタルシールリング１４ａと、金属壁１６上にメタルシールリング１４ａを介して配置されたメタルキャップ１０とを備える。

実施の形態に係るパッケージ１は、前述のように、予め所定の方向（図２のＩＩＩ−ＩＩＩ線に沿う方向）に約１０μｍ程度の反りを有する。すなわち、実施の形態に係るパッケージ１の模式的平面パターン構成であって、予めＣ−Ｃ’方向に反りを持つ構造のパッケージ１のＣ−Ｃ’方向、Ａ−Ａ’方向は図６に示すように表される。また、実施の形態に係るパッケージ１のＣ−Ｃ’方向の反りは、図７に示すように表され、実施の形態に係るパッケージ１のＡ−Ａ’方向の形状は、図８に示すように表される。また、実施の形態に係るパッケージ１の模式的鳥瞰構造であって、予めＣ−Ｃ’方向に反りを持つ構造は、図９に示すように表される。図７および図８から明らかなように、実施の形態に係るパッケージ１は、予めＣ−Ｃ’方向に反りを有するが、Ａ−Ａ’方向には、ほとんど反りを有していない。

実施の形態に係るパッケージ１は、図６〜図９に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された半導体装置２４と、半導体装置２４を内在し、導体ベースプレート２００上に配置され、導体ベースプレート２００とは異なる材料からなる金属壁１６とを備え、導体ベースプレート２００はベース面に緩やかな弧を有する。

また、実施の形態に係るパッケージ１は、図９に示すように、金属壁１６は、緩やかな弧を有していても良い。

また、実施の形態に係るパッケージ１は、図９に示すように、導体ベースプレート２００の対抗する1対の端面１００ａ・１００ｂが約１０μｍ程度の緩やかな弧を有していても良い。

また、実施の形態に係るパッケージ１においては、図６〜図９に示すように、半導体装置２４の基板の長辺は、緩やかな弧を有する導体ベースプレート２００の長辺方向Ｃ−Ｃ’に垂直に配置されている。

また、実施の形態に係るパッケージ１においては、図６〜図９に示すように、金属壁１６に囲まれた導体ベースプレート２００上に半導体装置２４に隣接して配置された入力回路基板２６および出力回路基板２８を備え、入力回路基板２６および出力回路基板２８の長辺は、緩やかな弧を有する導体ベースプレート２００の長辺方向Ｃ−Ｃ’に垂直に配置されていても良い。

実施の形態に係るパッケージ１においては、図９の鳥瞰図のように、予め短辺方向に反り量を有する導体ベースプレート２００をプレス型で形成している。

ここで、対向する１対の端面１００ａ・１００ｂが約１０μｍ程度の緩やかな孤を有する。対向する１対の端面１００ａ・１００ｂが弧に対する接線との開き量ｄが約１０μｍ程度の緩やかな孤を有する。

予め導体ベースプレート２００および／若しくは金属壁１６に緩やかな弧を設けることによって、その結果、接合時や基板実装時、キャップ半田付け時の反りの発生を抑えることができる。
基板実装時、キャップ半田付け時には加熱するため、基板やキャップとパッケージとの線熱膨張率差から、冷却時に反りが生じる。基板が長方形の場合、長手方向において熱収縮差が大きいため、短辺方向に反りが生じ易い。一般に、弧状の板は、平面状の板よりも弧を描いていない長辺方向に対しては強度が高い。このため、実施の形態に係るパッケージ１においては、図９に示すように、導体ベースプレート２００はベース面に短辺方向に約１０μｍ程度の反り量の緩やかな弧を持たせている。

尚、上記において、約１０μｍ程度の反り量とする理由は、既存パッケージの同心円状の反りが約１０μｍ程度であることから、実験的に得られる数値であり、予め与えておく反り量としても同程以上は必要だからである。

実施の形態に係るパッケージ１においては、導体ベースプレート２００が平面構造を有するために外力（金属枠との線熱膨張差）で反りが生じ易くなっていることに対して、導体ベースプレート２００の短辺方向に弧を持たせることで、導体ベースプレート２００の長辺方向に強度を持たせている。柔らかい紙でも、弧をつければ立てることができるが、平らな状態では立てることができないように、弧を持たせることで強度が生まれるからである。尚、導体ベースプレート２００の長辺方向にも弧をもたせると、強度は得られなくなる。

（比較例）
比較例に係るパッケージ１ａの模式的平面パターン構成において、パッケージのＣ−Ｃ’方向、Ａ−Ａ’方向を説明する図は、図１０に示すように表される。また、比較例に係るパッケージ１ａのＣ−Ｃ’方向の反りは、図１１に示すように表され、Ａ−Ａ’方向の反りは、図１２に示すように表される。

比較例に係るパッケージ１ａにおいては、半導体装置２４、入力回路基板２６、および出力回路基板２８の長辺方向に並行な方向（Ｃ−Ｃ’線に沿う方向）に、導体ベースプレート２００のネジ止め位置が配置され、当該長辺方向に垂直な方向（Ａ−Ａ’線に沿う方向）に、ＲＦ入力端子２１ａ・ＲＦ出力端子２１ｂが配置される。

また、半導体装置２４、入力回路基板２６、および出力回路基板２８が図１０のように配置されることから、入力部の凸状フィードスルー２５部分では、ＲＦ入力端子２１ａが接続される入力ストリップライン１９ａは、入力回路基板２６の長辺方向から入力整合回路１７に接続され、出力部の凸状フィードスルー２５部分では、ＲＦ出力端子２１ｂが接続される出力ストリップライン１９ｂは、出力回路基板２８の長辺方向から出力整合回路１８に接続される。

図１０に示す比較例に係るパッケージ１ａにおいては、導体ベースプレート２００の長辺方向に反ることから、図１１に示すように、Ｃ−Ｃ’方向に反りが生じる。また、図１０に示す比較例に係るパッケージ１ａにおいては、半導体装置２４、入力回路基板２６、および出力回路基板２８が図１０のように配置されることから、図１２に示すように、Ａ−Ａ’方向にも反りが生じる。

比較例に係るパッケージ１ａの模式的平面パターン構成において、駒状の反りの方向Ｃ−Ｃ’、Ａ−Ａ’を説明する図は、図１３（ａ）に示すように表され、Ａ−Ａ’方向の反りは、図１３（ｂ）に示すように表され、Ｃ−Ｃ’方向の反りは、図１３（ｃ）に示すように表される。

比較例に係るパッケージ１ａの模式的平面パターン構成において、お椀状の反りの方向Ｃ−Ｃ’、Ａ−Ａ’を説明する図は、図１４（ａ）に示すように表され、Ａ−Ａ’方向の反は、図１４（ｂ）に示すように表され、Ｃ−Ｃ’方向の反りは、図１４（ｃ）に示すように表される。

基板実装時、キャップ半田付け時には加熱するため、基板やキャップとパッケージとの線熱膨張率差から、冷却時に反りが生じる。平面の場合、Ａ−Ａ’方向とＣ−Ｃ’方向ともに強度は同程度なのでほぼ同心円上に反る。正確には実装する基板形状の影響を受けるので多少歪みが生じ、駒状若しくはお碗状に反る。

（半導体素子構造）
実施の形態に係るパッケージに搭載される半導体装置２４の模式的平面パターン構成の拡大図は、図１５（ａ）に示すように表され、図１５（ａ）のＪ部分の拡大図は、図１５（ｂ）に示すように表される。また、実施の形態に係るパッケージに搭載される半導体装置２４の構成例１〜４であって、図１５（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成例１〜４は、それぞれ図１６〜図１９に示すように表される。

実施の形態に係るパッケージに搭載される半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１６〜図１９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。

ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。

半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。

（構造例１）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例１は、図１６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１６に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。

（構造例２）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例２は、図１７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１７に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。

（構造例３）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例３は、図１８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１８に示す構成例３では、ＨＥＭＴが示されている。

（構造例４）
実施の形態に係るパッケージに搭載される半導体装置２４のＦＥＴセルの構成例４は、図１９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１９に示す構成例４では、ＨＥＭＴが示されている。

また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。

素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０¹⁴（ｉｏｎｓ／ｃｍ²）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。

素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ₂Ｏ₃）膜、酸化膜（ＳｉＯ₂）、酸窒化膜（ＳｉＯＮ）などで形成することができる。

ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。

なお、実施の形態に係るパッケージに搭載される半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。

また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。

本実施の形態に係るパッケージによれば、回路基板、半導体装置の長辺が緩やかな弧をもつ導体ベースプレートおよび／若しくは金属壁の辺に垂直に配置されている。

本実施の形態に係るパッケージによれば、導体ベースプレートおよび／若しくは金属壁に弧を与えることで強度を得ている。

本実施の形態に係るパッケージによれば、予めベースプレート材と金属外壁に緩やかな弧を設けることで、接合時や基板実装時、キャップ半田付け時のそりの発生を抑えることができる。

本実施の形態に係るパッケージによれば、配置を実装する部品の長辺が緩やかな弧をもつ辺に垂直になるようにすることによって、緩やかな弧を描いているベースプレートに回路基板、半導体装置を実装したパッケージを筐体にネジ止めするときに、回路基板、半導体装置の割れを防止することができる。

本実施の形態によれば、ベース面の反りの少ないパッケージを提供することができる。

[その他の実施の形態]
本実施形態および変形例を説明したが、この実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、実施の形態に係るパッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。

このように、ここでは記載していない様々な実施の形態などを含む。

１、１ａ…パッケージ
１０…メタルキャップ
１１、１２，１４，１５…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁
１７…入力整合回路
１８…出力整合回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０…フィードスルー下層部
２１ａ…ＲＦ入力端子
２１ｂ…ＲＦ出力端子
２２…フィードスルー上層部
２４…半導体装置
２５…凸状フィードスルー
２６…入力回路基板
２８…出力回路基板
３４…貫通孔
７０ａ、７０ｂ…ネジ
１００ａ、１００ｂ…端面
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール

Claims

導体ベースプレートと、
前記導体ベースプレート上に配置された半導体装置と、
前記半導体装置を内在し、前記導体ベースプレート上に配置され、前記導体ベースプレートとは異なる材料からなる金属壁と
を備え、前記導体ベースプレートはベース面に緩やかな弧を有することを特徴とするパッケージ。
前記金属壁は、緩やかな弧を有することを特徴とする請求項１に記載のパッケージ。
前記導体ベースプレートの対抗する1対の端面が１０μｍの緩やかな弧を有することを特徴とする請求項１に記載のパッケージ。
前記半導体基板の長辺は、前記緩やかな弧を有する前記導体ベースプレートの弧を有する辺に垂直に配置されたことを特徴とする請求項１に記載のパッケージ。
前記金属壁に囲まれた前記導体ベースプレート上に前記半導体装置に隣接して配置された入力回路基板および出力回路基板を備え、
前記入力回路基板および出力回路基板の長辺は、前記緩やかな弧を有する前記導体ベースプレートの弧を有する辺に垂直に配置されたことを特徴とする請求項１に記載のパッケージ。
前記金属壁上に配置されたメタルシールリングと、
前記メタルシールリング上に配置されたメタルキャップと
を備えることを特徴とする請求項１に記載のパッケージ。
前記金属壁の入出力部に設けられた貫通孔と、
前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部とを備えたことを特徴とする請求項１〜６のいずれか１項に記載のパッケージ。
前記金属壁の入力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインと、
前記金属壁の出力部において、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された出力ストリップライン
とを備えることを特徴とする請求項７に記載のパッケージ。
前記入力回路基板上に配置され、前記入力ストリップラインに接続された入力整合回路と、
前記出力回路基板上に配置され、前記出力ストリップラインに接続された出力整合回路と、
前記半導体装置と前記入力整合回路および前記出力整合回路を接続するボンディングワイヤと
を備えることを特徴とする請求項８に記載のパッケージ。
前記半導体装置は、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜９のいずれか１項に記載のパッケージ。
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１０に記載のパッケージ。