JP5322441B2 - 半導体装置のレイアウト構造 - Google Patents

Description

本発明は、半導体装置のレイアウト構造に関するものであり、特に、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造に関する。

近年、ＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いたＬＳＩにおいて、スタンバイ電流を低減させることが重要になっている。しかしながら、プロセスの微細化やＬＳＩの低電圧化に伴う閾値電圧の低下によって、トランジスタのオフ状態におけるリーク電流は、無視できない程度にまで増大している。

このような問題に対し、基板またはウェル電位をソース電位と異なる値に設定し、閾値電圧を見かけ上高く設定することによって、トランジスタのリーク電流を低減させる方法が知られている。この方法では、Ｎ型トランジスタについては基板電位をソース電位よりも低く設定し、Ｐ型トランジスタについては基板電位をソース電位よりも高く設定する。また、この方法を用いるためには、自動配置配線を用いたＬＳＩ設計において、スタンダードセルライブラリに含まれるセルデータについて、基板またはウェル電位をソース電位と異なる値に設定可能にする必要がある。

図１２は従来のセルレイアウト構造の一例を示す図であり、基板またはウェル電位を電源電位と独立に給電可能に構成された構造を示す図である。同図中、（ａ）は平面図、（ｂ）〜（ｅ）は（ａ）における断面を示す図である。

図１２において、ＶＤＤ配線１５０及びＶＳＳ配線１５１は、セル内配線のための第１の配線層、および第１の配線層の上層に形成された第２の配線層に設けられている。ＰＭＯＳ ＴＰ１５の基板またはウェル電位は、ＰＭＯＳ基板またはＮウェル上の高濃度Ｎ型不純物拡散領域１５２から給電され、ＶＤＤ配線１５０からは給電されない。また、ＮＭＯＳ ＴＮ１５の基板またはウェル電位は、ＮＭＯＳ基板またはＰウェル上の高濃度Ｐ型不純物拡散領域１５３から給電され、ＶＳＳ配線１５１からは給電されない。図１２のレイアウト構造では、基板またはウェル電位の給電が不純物拡散領域のみによって行われている。不純物拡散領域は配線層に比べて１桁以上シート抵抗が高いため、電位降下が生じやすい。このため、基板またはウェル電位が安定せず、トランジスタの閾値変動等が生じ、ＬＳＩ動作の信頼性が低下したり、スタンバイリーク電流が十分抑制できない、といった問題が生じる。

これを回避するため、図１３に示すような補強給電用セルを用いる手法が提案されている（特許文献１および２に開示）。同図中、（ａ）は平面図、（ｂ）〜（ｅ）は（ａ）における断面を示す図である。この提案では、図１３に示す補強給電用セルと図１２に示すレイアウト構造を持つセルとを組み合わせて、例えば図１４のように配置する。これにより、図１３において第１の配線層および第２の配線層に設けられている配線１６０および１６１を通じて、基板またはウェル電位の補強給電を行うことができる。このため、電源電位と独立で安定した電位を基板またはウェル電位として供給することができる。
特許第３６７２７８８号公報 特開２００３−３０９１７８号公報 特開２００１−１４８４６４号公報

しかしながら、従来のレイアウト構造には、以下のような問題がある。

図１２〜図１４のレイアウト構造では、補強給電用セルを通じて、高電位（ＮＷＶＤＤ）側の基板またはウェル、及び、低電位（ＰＷＶＳＳ）側の基板またはウェルの両方に同時に給電を行う構成となっている。しかしながら、プロセスの微細化につれて、基板またはウェル電位の制御によるリーク電流の削減効果は、必ずしもＮＷＶＤＤ側とＰＷＶＳＳ側の両方を同時に行った場合に最大になるとは限らず、ＮＷＶＤＤ側のみ、あるいは、ＰＷＶＳＳ側のみ制御した方が効果の大きい場合があることが明らかになってきた。

もう少し詳しく説明する。図１５のＮＭＯＳの模式図に示すように、リーク電流は、（１）トランジスタが非導通状態においてドレインからソースに流れるサブスレッショルドリーク電流、（２）トランジスタが非導通状態においてバンド間トンネルによりドレインから基板に流れる接合リーク電流、（３）トランジスタが導通状態においてゲート電極からゲート絶縁膜をトンネリングし、反転層を経由してソースとドレインに流れるゲートリーク電流に大別され、ＬＳＩのリーク電流はこれら３つの電流の総和となる。このうちサブスレッショルドリーク電流を制御する方法として導入されたのが、いわゆる基板制御技術である。基板制御技術とは、トランジスタの基板端子に対してバイアス電圧を印加することによってしきい値電圧を制御する技術のことである。特に、キャリアが流れにくい方向にバイアス電圧を印加することをReverse Body Bias（ＲＢＢ）と呼ぶ。サブスレッショルドリーク電流を減らすためには、ＲＢＢによるバイアスの印加が有効である。なお、そのバイアス量が大きいほどサブスレッショルドリーク電流の削減効果は大きいとされている。

一方、接合リーク電流の一種として、ドレイン近傍のゲートに近い領域に高い電界が加わった場合に流れるＧＩＤＬ（gate induced drainleakage）と呼ばれる電流がある。このＧＩＤＬ電流は、ＲＢＢによるバイアス印加を増やすことによって増加する性質を有する。なお、近年のプロセスの微細化により、ドレイン近傍のゲートに近い領域の電界の制御が難しくなってきているため、リーク電流に占めるＧＩＤＬ電流の割合が無視できなくなりつつある。

このように、ＲＢＢによるバイアス印加を増やすことによって、サブスレッショルドリーク電流は減少するものの、ＧＩＤＬ電流（接合リーク電流）は増えるという関係にある。このため、リーク電流を最小化するためには、単にＲＢＢを大きく設定するという従来の方法は不適切であり、最適値を見極めた上で設定する必要がある。例えば、トランジスタの特性によっては、基板制御を行うことによって削減可能なサブスレッショルドリーク電流よりも、増えてしまうＧＩＤＬ電流（接合リーク電流）の方が大きくなる場合があり、この場合、リーク電流を削減できない。以上のような理由から、ＮＷＶＤＤ側あるいはＰＷＶＳＳ側のみを制御した方が、リーク電流の削減効果が大きい場合があることが分かる。

このような場合、本来、基板またはウェル電位に電源電位と異なる電位を給電することを目的として配置した補強給電セルを流用して、基板またはウェル電位にあえて電源電位と同じ電位を与え、所望のリーク電流削減効果を得ることも可能である。例えば、図１３において、ＶＤＤ配線１６２とＮＷＶＤＤ側の基板またはウェル電位の補強給電用配線（以下、「ＮＷＶＤＤ配線」と記す）１６０とを第２の配線層において接続する。これにより、正の電源電位とＮＷＶＤＤ側の基板またはウェル電位とを同一電位にすることができる。しかしながら、この方法では、補強給電用セル内の第２の配線層の配線領域を無駄に使用していることになり、チップ面積の増大につながる。

また、半導体装置のレイアウト面積をさらに削減するためには、図１３の補強給電用セルと同様の効果が得られ、かつ、さらに配線効率の高いレイアウト構造を有する補強給電用セルを考える必要がある。

また、半導体装置のレイアウト面積をさらに削減するためには、電源電位と独立で安定した電位を基板またはウェル電位として給電するという目的を果たしつつ、補強給電用セルを配置する個数をなるべく少なくすることが好ましい。

前記の問題に鑑み、本発明は、基板またはウェル電位を電源電位と独立に給電可能なレイアウト構造において、レイアウト面積をより削減可能にすることを課題とする。

第１の発明は、半導体装置のレイアウト構造として、複数のセルが直列に配置されたセル行と、前記セル行において、前記セル同士の間のいずれかに配置された補強給電用セルとを備え、前記各セルは、Ｐ型トランジスタ配置領域に対し、正の電源電位と異なる基板またはウェル電位を給電するための第１の不純物拡散領域と、Ｎ型トランジスタ配置領域に対し、接地電位と異なる基板またはウェル電位を給電するための第２の不純物拡散領域とを備え、前記第１および第２の不純物拡散領域は、それぞれ、隣接するセル同士で電気的に接続されるものであり、前記補強給電用セルは、隣接するセルが有する前記第１および第２の不純物拡散領域を、それぞれ、電気的に接続する第１および第２の給電用不純物拡散領域と、前記第１および第２の給電用不純物拡散領域の上層に形成された第１の配線層に設けられ、前記第１および第２の給電用不純物拡散領域とそれぞれ、電気的に接続された第１および第２の給電用配線と、前記第１および第２の給電用配線の上層に形成された第２の配線層に設けられ、前記第１および第２の給電用配線とそれぞれ、電気的に接続された第１および第２のピンとを備え、前記第１および第２のピンは、セルの並び方向と平行な、同一直線上に配置されているものである。

第１の発明によると、補強給電用セルにおいて、ＮＷＶＤＤ側の補強給電用の第１のピンと、ＰＷＶＳＳ側の補強給電用の第２のピンとが、セルの並び方向と平行な、同一直線上に配置されているので、補強給電用セル内で使用する第２の配線層の使用領域を削減することができる。このため、例えば削減された領域を別のセルのピンの接続に活用したりできるので、結果的にレイアウト面積を削減することができる。

第２の発明は、半導体装置のレイアウト構造として、複数のセルが直列に配置されたセル行と、前記セル行において、前記セル同士の間のいずれかに配置された補強給電用セルとを備え、前記各セルは、Ｐ型トランジスタ配置領域に対し、正の電源電位と異なる基板またはウェル電位を給電するための第１の不純物拡散領域と、Ｎ型トランジスタ配置領域に対し、接地電位と異なる基板またはウェル電位を給電するための第２の不純物拡散領域とを備え、前記第１および第２の不純物拡散領域は、それぞれ、隣接するセル同士で電気的に接続されるものであり、前記補強給電用セルは、隣接するセルが有する前記第１および第２の不純物拡散領域を、それぞれ、電気的に接続する第１および第２の給電用不純物拡散領域と、前記第１および第２の給電用不純物拡散領域の上層に形成された第１の配線層に設けられ、前記第１および第２の給電用不純物拡散領域とそれぞれ、電気的に接続された第１および第２の給電用配線と、前記第１および第２の給電用配線の上層に形成された第２の配線層に設けられ、前記第１および第２の給電用配線とそれぞれ、電気的に接続された第１および第２のピンとを備え、前記第１および第２のピンは、セルの並び方向と直交する、同一直線上に配置されているものである。

第２の発明によると、補強給電用セルにおいて、ＮＷＶＤＤ側の補強給電用の第１のピンと、ＰＷＶＳＳ側の補強給電用の第２のピンとが、セルの並び方向と直交する、同一直線上に配置されているので、補強給電用セル内で使用する第２の配線層の使用領域を削減することができる。このため、例えば削減された領域を別のセルのピンの接続に活用したりできるので、結果的にレイアウト面積を削減することができる。

以上のように本発明によると、基板またはウェル電位を電源電位とは分離した独立の電位として給電できる構造において、レイアウト面積の増大を招くことなく、基板またはウェル電位の安定化、または電源電位の安定化を実現することができる。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の参考例）
図１は本参考例に係る補強給電用セルのレイアウト構造を示す図である。同図中、（ａ）は平面図、（ｂ）は図１（ａ）のＡ−Ａ’断面図、（ｃ）は図１（ａ）のＢ−Ｂ’断面図、（ｄ）は図１（ａ）のＣ−Ｃ’断面図である。

図２は本参考例に係る半導体装置を構成するセルのレイアウト構造を示す図である。同図中、（ａ）は平面図、（ｂ）は図２（ａ）のＤ−Ｄ’断面図、（ｃ）は図２（ａ）のＥ−Ｅ’断面図、（ｄ）は図２（ａ）のＦ−Ｆ’断面図、（ｅ）は図２（ａ）のＧ−Ｇ’断面図である。

図２に示すセルは、Ｎウェル側すなわちＰ型トランジスタ配置領域において、正の電源電位ＶＤＤと基板またはウェル電位ＮＷＶＤＤとを分離して給電可能に構成されている。一方、Ｐウェル側すなわちＮ型トランジスタ配置領域では、基板またはウェル電位は接地電位ＶＳＳと同一の電位になっている。そして、図１に示す補強給電用セルは、図２のレイアウト構造を有するセルに対応したものである。

図２（ａ）において、ＴＰ２はＮウェル上の高濃度Ｐ型不純物拡散領域２０１によって形成されたソースおよびドレインとゲート電極とから成るＰＭＯＳであり、ＴＮ２はＰウェル上の高濃度Ｎ型不純物拡散領域２０２によって形成されたソースおよびドレインとゲート電極とから成るＮＭＯＳである。

２０３はＮウェル上に高濃度Ｐ型不純物拡散領域２０１と分離して形成され、ＰＭＯＳ ＴＰ２の基板またはウェル電位を給電するための高濃度Ｎ型不純物拡散領域であり、２０４はＰウェル上に高濃度Ｎ型不純物拡散領域２０２と分離して形成され、ＮＭＯＳ ＴＮ２の基板またはウェル電位を給電するための高濃度Ｐ型不純物拡散領域である。

また、基板上層には第１および第２の配線層が形成されている。第２の配線層において、高濃度Ｎ型不純物拡散領域２０３の上方にはＶＤＤ配線２０７が設けられ、高濃度Ｐ型不純物拡散領域２０４の上方にはＶＳＳ配線２０８が設けられている。また、第１の配線層において、ＶＤＤ配線２０７とコンタクトホールによって電気的に接続された配線２０５、およびＶＳＳ配線２０８と高濃度Ｐ型不純物拡散領域２０４とにコンタクトホールによって電気的に接続された配線２０６が設けられている。なお、図示の都合上、図２（ａ）において、高濃度Ｎ型不純物拡散領域２０３および配線２０５をＶＤＤ配線２０７よりも優先して示し、高濃度Ｐ型不純物拡散領域２０４および配線２０６をＶＳＳ配線２０８よりも優先して示している（他の図面についても同様）。各層の接続については、図２（ｂ）〜（ｅ）の断面図を適宜参照されたい。

ＰＭＯＳ ＴＰ２には基板またはウェル電位として、Ｎ型不純物拡散領域２０３から電位ＮＷＶＤＤが給電される。また、ＶＤＤ配線２０７とＰ型不純物拡散領域２０１とはコンタクトホールおよび第１の配線層に設けられた配線２０５を介して接続されており、これにより、ＰＭＯＳ ＴＰ２のソース電位として正の電源電位ＶＤＤが給電される。

一方、ＶＳＳ配線２０８とＮ型不純物拡散領域２０２およびＰ型不純物拡散領域２０４とは、コンタクトホールおよび第１の配線層に設けられた配線２０６を介して接続されているため、ＮＭＯＳ ＴＮ２には基板またはウェル電位として、Ｐ型不純物拡散領域２０４から接地電位ＶＳＳと等しい電位が給電され、ソース電位としても接地電位ＶＳＳが給電される。

一方、補強給電用セルに関しては、図１（ａ）において、Ｎウェル上に給電用不純物拡散領域としての高濃度Ｎ型不純物拡散領域１０１が設けられている。この給電用不純物拡散領域１０１は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する、基板またはウェル電位が給電される不純物拡散領域２０３と電気的に接続されるように構成されている。また、給電用不純物拡散領域１０１の上方の第２の配線層にはＶＤＤ配線１０３が設けられており、このＶＤＤ配線１０３は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＤＤ配線２０７と電気的に接続されるように構成されている。さらに、給電用不純物拡散領域１０１はＶＤＤ配線１０３と重ならない領域まで引き出されており、給電用配線１０５，１０６と接続されている。

またＰウェル上に高濃度Ｐ型不純物拡散領域１０２が設けられている。この給電用不純物拡散領域１０２は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有する、基板またはウェル電位が給電される不純物拡散領域２０４と電気的に接続されるように構成されている。また、給電用不純物拡散領域１０２の上方の第２の配線層にはＶＳＳ配線１０４が設けられており、このＶＳＳ配線１０４は、図２に示すセルがこの補強給電用セルに隣接したとき、隣接したセルが有するＶＳＳ配線２０８と電気的に接続されるように構成されている。

図１（ｂ）において、給電用不純物拡散領域１０１は第１の配線層に設けられた配線１０５および第２の配線層に設けられた給電用配線１０６とコンタクトホールを介して接続されている。また給電用不純物拡散層１０１のＶＤＤ配線１０３の下方から引き出された部分は、ＳＴＩ等の素子分離領域１０７によって隣接セルから離されており、これに接続された配線１０５，１０６もセル境界から離されている。

また図１（ｃ）から分かるように、ＶＤＤ配線１０３と給電用配線１０６とは電気的に絶縁されている。従って、給電用配線１０６には正の電源電位ＶＤＤと異なる電位ＮＷＶＤＤを給電することができる。

図１に示すような補強給電用セルを、図２に示すレイアウト構造のセルから成るセル行に適宜配置し、給電用配線１０６に電位を給電することによって、基板またはウェル電位の電位降下を回避することができる。

図３は図２に示すセルを直列に配置したセル行に図１に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図３ではインバータ（セル３０１）が直列に３段接続されており、第２段と第３段のインバータの間に補強給電用セル３０２が配置されている。図２に示すレイアウト構造では、基板またはウェル電位を給電するための不純物拡散領域２０３，２０４はセルの両端まで延びている。このため、図２のセルを直列に配置した場合には、図３に示すように、不純物拡散領域２０３，２０４はそれぞれ連続して接続される。また同様に、ＶＤＤ配線２０７およびＶＳＳ配線２０８並びにこれらに接続された第１の配線層の配線２０５，２０６もセルの両端まで延びているので、セルを並べて配置した場合には、ＶＤＤ配線２０７およびＶＳＳ配線２０８並びに配線２０５、２０６がそれぞれ連続して接続される。

ここで、図１に示す補強給電用セルをセル間に配置することによって、給電用配線１０６から電位ＮＷＶＤＤを基板またはウェル電位に給電することができる。また、図１に示す補強給電用セルをセル間に配置しても、セル行における、不純物拡散領域２０３，２０４、配線２０５，２０６、ＶＤＤ配線２０７およびＶＳＳ配線２０８の連続性は損なわれない。

（第２の参考例）
図４は本参考例に係る補強給電用セルのレイアウト構造を示す図である。同図中、（ａ）は平面図、（ｂ）は図４（ａ）のＨ−Ｈ’断面図、（ｃ）は図４（ａ）のＩ−Ｉ’断面図、（ｄ）は図４（ａ）のＪ−Ｊ’断面図である。

第１の参考例で説明したように、図１に示す補強給電用セルと図２に示すセルとを図３のように組み合わせることによって、Ｐ型トランジスタ配置領域においてのみ、基板またはウェル電位ＮＷＶＤＤを正の電源電位ＶＤＤと独立に給電でき、かつ、基板またはウェル電位ＮＷＶＤＤを補強可能な半導体装置を実現することができた。

これに対して、図４に示す補強給電用セルを用いることによって、Ｎ型トランジスタ配置領域においてのみ、基板またはウェル電位ＰＷＶＳＳを接地電位ＶＳＳと独立に給電でき、かつ、基板またはウェル電位ＰＷＶＳＳを補強可能な半導体装置を実現することができる。４０１は基板またはウェル電位ＰＷＶＳＳを給電するための給電用不純物拡散領域であり、４０２，４０３は給電用不純物拡散領域４０１の上層に形成された配線層に設けられ、給電用不純物拡散領域４０１と電気的に接続された給電用配線である。

なお、図４の補強給電用セルと組み合わせることによって効果が得られるセルのレイアウト構造は、図２とは異なる。具体的には、図２において、配線２０６と高濃度Ｐ型不純物拡散領域２０４とは接続されておらず、一方、配線２０５と高濃度Ｎ型不純物拡散領域２０３とは接続された構造である必要がある。すなわち、Ｐ型トランジスタ配置領域において、正の電源電位ＶＤＤと同一の基板またはウェル電位が給電され、かつ、Ｎ型トランジスタ配置領域において、接地電位ＶＳＳと異なる基板またはウェル電位ＰＷＶＳＳが給電可能に構成されている。このようなセルのレイアウト構造を図１６に示す。また図１７は、図１６に示すセルを直列に配置したセル行に図４に示す補強給電用セルを挿入したレイアウト構造を示す平面図である。図１７ではセル３０３が直列に３段接続されており、第２段と第３段のセル３０３の間に補強給電用セル３０４が配置されている。この場合、高濃度Ｐ型不純物拡散領域２０４が、図４の補強給電用セルの給電用不純物拡散領域４０１と電気的に接続される。

また、第１および第２の参考例を組み合わせて実現してもよい。例えば、あるセル行では、図１に示すような補強給電用セルが挿入されており、Ｐ型トランジスタ配置領域においてのみ、基板またはウェル電位ＮＷＶＤＤを正の電源電位ＶＤＤと独立に補強給電可能にし、他のセル行では、図４に示すような補強給電用セルが挿入されており、Ｎ型トランジスタ配置領域においてのみ、基板またはウェル電位ＰＷＶＳＳを接地電位ＶＳＳと独立に補強給電可能にするようにしてもよい。図１８にレイアウト構造の一例を示す。上側のセル行は図３に示したものと同様であり、下側のセル行は図１７に示したものと同様であり、第２のセル行に対応している。下側のセル行において、セル３０３が第２のセルに、補強給電用セル３０４が第２の補強給電用セルに、高濃度Ｐ型不純物拡散領域２０４が第２の不純物拡散領域に、給電用不純物領域４０１が第２の給電用不純物拡散領域に、そして給電用配線４０３が第２の給電用配線に、それぞれ対応している。

例えば複数のブロックから成るチップ設計を行う場合、あるブロックにはＮＷＶＤＤ側用の補強給電用セルを用い、他のブロックにはＰＷＶＳＳ側用の補強給電用セルを用いる、といった自由度の高い設計が可能となり、結果的にレイアウト面積が縮小されるという効果が得られる。また、特許文献１に開示された、Ｐ型トランジスタ配置領域およびＮ型トランジスタ配置領域の両方の補強給電を行う補強給電用セルを混載して用いてもかまわない。これにより、より自由度の高い設計が可能となる。

（第１の実施形態）
図５は本実施形態に係る補強給電用セルのレイアウト構造を示す図である。同図中、（ａ）は平面図、（ｂ）は図５（ａ）のＫ−Ｋ’断面図、（ｃ）は図５（ａ）のＬ−Ｌ’断面図、（ｄ）は図５（ａ）のＭ−Ｍ’断面図である。また、（ｅ）は変形例に係る補強給電用セルのレイアウト構造を示す平面図である。

図５（ａ）〜（ｄ）に示す補強給電用セルは、図１２のレイアウト構造を有するセルに対応したものであり、図１に示す補強給電用セルと図４に示す補強給電用セルを１つのセルにまとめたような構造になっている。

すなわち、第１の給電用不純物拡散領域５０５は、図１２のセルが隣接したとき、第１の不純物拡散領域としての高濃度Ｎ型不純物拡散領域１５２と電気的に接続される。また、第２の給電用不純物拡散領域５０６は、図１２のセルが隣接したとき、第２の不純物拡散領域としての高濃度Ｐ型不純物拡散領域１５３と電気的に接続される。そして、第１および第２の給電用不純物拡散領域５０５，５０６の上層に形成された第１の配線層には、第１の給電用不純物拡散領域５０５とコンタクトホールによって電気的に接続された第１の給電用配線５０７と、第２の給電用不純物拡散領域５０６とコンタクトホールによって電気的に接続された第２の給電用配線５０８とが設けられている。さらに、第１および第２の給電用配線５０７，５０８の上層に形成された第２の配線層には、第１の給電用配線５０７とコンタクトホール５０９ａ，５０９ｂによって電気的に接続された第１のピン５０１と、第２の給電用配線５０８とコンタクトホール５１０ａ，５１０ｂによって電気的に接続された第２のピン５０２とが設けられている。第１のピン５０１には電位ＮＷＶＤＤが給電され、第２のピン５０２には電位ＰＷＶＳＳが給電される。

そして、ＶＤＤ配線５０３およびＶＳＳ配線５０４の長辺と直交する方向にＹ軸をとった場合、第２の配線層に形成された第１および第２のピン５０１，５０２を同一Ｙ座標に配置する。言い換えると、図５（ａ）〜（ｄ）に示す補給給電用セルをセル行に挿入した場合に、セルの並び方向と平行な同一直線上に、第１および第２のピン５０１，５０２は配置されている。図１９にこの場合のレイアウト構造を示す。図１９では、図１２に示したセル５２１が直列に３段接続されており、第２段と第３段のセル５２１の間に図５（ａ）〜（ｄ）に示した補強給電用セル５２２が配置されている。これにより、第２の配線層において、ＶＤＤ配線５０３と第１のピン５０１との間、および、ＶＳＳ配線５０４と第２のピン５０２との間等に空き領域が生じる。したがって、この空き領域を、隣接して配置するセル間の接続などに有効活用することによって、チップ面積を削減することができる。

また、第１および第２のピン５０１，５０２は、セルの並び方向に垂直な方向における幅が、プロセスルールで許容される最小線幅に設定されているのが好ましい。これにより、補強給電用セルの第２の配線層における配線領域をより削減できるので、チップ面積を削減することができる。

あるいは、第１の給電用配線５０７と第１のピン５０１との電気的接続、および、第２の給電用配線５０８と第２のピン５０２との電気的接続は、それぞれ、２個以上のコンタクトホールを用いて行われているのが好ましい。これにより、接続の冗長性が増し、ＬＳＩ動作の信頼性が高まる。

また、図５（ｅ）に示すように、本実施形態の変形例に係る補強給電用セルでは、第１および第２のピン５０１，５０２は、セルの並び方向と直交する同一直線上に、配置されている。図２０にこの場合のレイアウト構造を示す。図２０では、図１２に示したセル５２３が直列に３段接続されており、第２段と第３段のセル５２３の間に図５（ｅ）に示した補強給電用セル５２４が配置されている。またこの場合、第１および第２のピン５０１，５０２は、セルの並び方向に平行な方向における幅が、プロセスルールで許容される最小線幅に設定されているのが好ましい。これにより、補強給電用セルの第２の配線層における配線領域をより削減できるので、チップ面積を削減することができる。

あるいは、第１の給電用配線５０７と第１のピン５０１との電気的接続、および、第２の給電用配線５０８と第２のピン５０２との電気的接続は、それぞれ、２個以上のコンタクトホールを用いて行われているのが好ましい。これにより、接続の冗長性が増し、ＬＳＩ動作の信頼性が高まる。

（第３の参考例）
図６は本参考例に係る補強給電用セルのレイアウト構造を示す図である。同図中、（ａ）は平面図、（ｂ）は図６（ａ）のＮ−Ｎ’断面図、（ｃ）は図６（ａ）のＯ−Ｏ’断面図、（ｄ）は図６（ａ）のＰ−Ｐ’断面図、（ｅ）は図６（ａ）のＱ−Ｑ’断面図、（ｆ）は図６（ａ）のＲ−Ｒ’断面図、（ｇ）は図６（ａ）のＳ−Ｓ’断面図である。

図６に示す補強給電用セルは、図１２のレイアウト構造を有するセルに対応したものである。すなわち、図１２に示すセルが直列に配置されたセル行に挿入され、給電用不純物拡散領域６０３が、隣接するセルが有する高濃度Ｎ型不純物拡散領域１５２と電気的に接続されるとともに、給電用不純物拡散領域６０４が、隣接するセルが有する高濃度Ｐ型不純物拡散領域１５３と電気的に接続される。

そして、給電用不純物拡散領域６０３，６０４の上層に形成された第１の配線層に、給電用不純物拡散領域６０３，６０４とそれぞれ電気的に接続された第１の給電用配線６０５，６０６が設けられている。さらに、第１の給電用配線６０５，６０６の上層に形成された第２の配線層に、第１の給電用配線６０５，６０６とそれぞれ電気的に接続された第２の給電用配線６０１，６０２が設けられている。

そして、第２の給電用配線６０１，６０２はそれぞれ、当該補強給電用セルの、セルの並び方向に垂直な方向における一端まで延びている。すなわち、電位ＮＷＶＤＤを給電するための第２の給電用配線６０１は、給電用不純物拡散領域６０４を超えて、当該補強給電用セルの下端まで延びている。一方、電位ＰＷＶＳＳを給電するための第２の給電用配線６０２は、給電用不純物拡散領域６０３を超えて、当該補強給電用セルの上端まで延びている。

また、第１の配線層には、配線６０７，６０８が設けられている。配線６０７は給電用不純物拡散領域６０３と重なりを有しており、配線６０８は給電用不純物拡散領域６０４と重なりを有している。そして、第２の給電用配線６０１は、給電用不純物拡散領域６０４および配線６０８と重なりを有するように設けられており、第２の給電用配線６０２は、給電用不純物拡散領域６０３および配線６０７と重なりを有するように設けられている。

図６に示した補強給電用セルと図１３に示した従来の補強給電用セルとの大きな違いは２点ある。１点目は、図７に示すように、図６の補強給電用セル６２１を上下に連続して配置した場合に、電位ＮＷＶＤＤの給電用配線および電位ＰＷＶＳＳの給電用配線が、上下に隣接する補強給電用セル６２１同士で容易に接続できる点である。従来の補強給電用セルの場合、複数の補強給電用セルのＮＷＶＤＤ配線とＰＷＶＳＳ配線を互いに接続するためには、例えば第２の配線層に新たに配線を設けなければならなかった。これに対して、本参考例における補強給電用セルの場合、複数の補強給電用セルを上下に隣接して配置するだけで、それぞれのＮＷＶＤＤ配線とＰＷＶＳＳ配線の接続は完了する。したがって、新たに配線する必要がないため面積効率が高い。

２点目は、図１２のレイアウト構造を有するセルに隣接して配置した場合、ＶＤＤ配線１５０の第２の配線層部およびＶＳＳ配線１５１の第２の配線層部が、補強給電用セルにおいて分断される点である。このため、分断されたＶＤＤ配線とＶＳＳ配線を、より上層の電源幹線にそれぞれ接続する必要がある。ただし、補強給電用セルの配置間隔に対して電源幹線の配置間隔の方が狭い場合は、特にデメリットは生じない。

図８は本参考例に係る補強給電用セルの他のレイアウト構造を示す図である。同図中、（ａ）は平面図、（ｂ）は図８（ａ）のＴ−Ｔ’断面図、（ｃ）は図８（ａ）のＵ−Ｕ’断面図、（ｄ）は図８（ａ）のＶ−Ｖ’断面図、（ｅ）は図８（ａ）のＷ−Ｗ’断面図、（ｆ）は図８（ａ）のＸ−Ｘ’断面図、（ｇ）は図８（ａ）のＹ−Ｙ’断面図である。なお、図６と共通の構成要素には図６と同一の符号を付している。

図８のレイアウト構造では、図６のレイアウト構造に対して、第２の配線層に設けられた第３の給電用配線８０１，８０２がさらに追加されている。電位ＮＷＶＤＤを給電するための第３の給電用配線８０１は、給電用不純物拡散領域６０３を超えて、当該補強給電用セルの上端まで延びている。一方、電位ＰＷＶＳＳを給電するための第３の給電用配線８０２は、給電用不純物拡散領域６０４を超えて、当該補強給電用セルの下端まで延びている。すなわち、第３の給電用配線８０１，８０２はそれぞれ、第２の給電用配線６０１，６０２が延びている当該補強給電用セルの一端と反対側の、セルの並び方向に垂直な方向における他端まで延びている。

図９に示すように、図８の補強給電用セル６２２を上下に連続して配置した場合、電位ＮＷＶＤＤの給電用配線および電位ＰＷＶＳＳの給電用配線が、隣接する補強給電用セル６２２同士で接続可能となる。これにより、給電用配線の抵抗を下げることができるため、より安定した電位を基板またはウェル電位として給電することができる。

（第４の参考例）
図１０は本参考例に係る補強給電用セルを用いた半導体装置のレイアウト構造を示す図である。図１０では、図１２のセルを配置したセル行に図１３の従来の補強給電用セルを挿入した構成を示している。図１０に示すように、複数のセル行から成るセル領域の各行において、補強給電用セルを等間隔（間隔ｄ）に配置する。これにより、補強給電用セル間に挟まれた、基板またはウェル電位が不純物拡散領域によってのみ給電されるセル領域の区間の長さを、限定することができる。このため、その区間で発生する電位降下を抑制することができるので、電源電位と独立で安定した電位を基板またはウェル電位として給電可能になる。したがって、トランジスタの閾値変動等が生じず、ＬＳＩ動作の信頼性が高まり、スタンバイリーク電流を効果的に抑制することができる。

また、自動配置配線ツールを使用した設計フローにおいて、まず補強給電用セルを等間隔に配置した上で、その他のセルを空き領域に配置するようにすれば、レイアウト設計上の工数を大幅に増やすことなく所望のレイアウト構造を実現できる。その上、補強給電用セルと電源幹線との接続に必要な配線領域を最小限に抑えることができるため、チップ面積を削減することができる。なお、ここでいう電源幹線とは、一般に、多層配線において上層に格子状に形成される電源電位の供給を目的とした配線を指し、電位降下を防ぐため、その幅は太く設定することが多い。

なお、図１０では、図１２のセルを配置したセル行に図１３の従来の補強給電用セルを挿入した構成を示したが、上述した各参考例および実施形態における補強給電用セルを挿入した構成としてもかまわない。

（第５の参考例）
図１１は本参考例に係る補強給電用セルを用いた半導体装置のレイアウト構造を示す図である。図１１では、図１２のセルを配置したセル行に図１３の従来の補強給電用セルを挿入した構成を示している。また、複数のセル行１１５ａ，１１５ｂ，１１５ｃは、１行おきに、Ｐ型トランジスタ配置領域とＮ型トランジスタ配置領域の位置が入れ換えられており、隣接するセル行同士で、電源配線および基板またはウェル電位配線が共有されている。同図中、（ａ）は従来例、（ｂ）は本参考例の一例である。

一般に、複数のセル行から成るレイアウトでは、図１１（ａ）に示すように、面積削減を図るために、電源配線や基板またはウェル電位配線を上下に隣接するセル同士で共有するように配置する。そして図１１（ａ）では、全てのセル行において補強給電用セルを配置している。これによって、電源電位と独立で安定した電位を基板またはウェル電位として給電することが可能である。ただし、補強給電用セルを全てのセル行に配置した場合、他のセルを配置する領域が減り、また第２の配線層を補強給電用セル内で使用するため第２の配線層で使用できる配線リソースも減るので、チップ面積の増大につながる。

これに対して、図１１（ｂ）では、図１１（ａ）からセル行１１５ｂの補強給電用セル１１２を取り除き、複数のセル行からなるセル領域において、補強給電用セルを１行おきに配置している。この場合でも、Ｐウェル１１０には補強給電用セル１１３により電位ＰＷＶＳＳが給電され、Ｎウェル１１１には補強給電用セル１１４により電位ＮＷＶＤＤが給電される。

本参考例によると、電源電位と独立で安定した電位を基板またはウェル電位として給電するという補強給電用セルの当初の目的を果たしつつ、補強給電用セルを配置する個数を減らすことができる。このため、その他のセルを配置する領域が増え、また、主に第２の配線層における配線領域が増加することにより、チップ面積を削減することができる。

なお、図１１では、図１２のセルを配置したセル行に図１３の従来の補強給電用セルを挿入した構成を示したが、上述した各参考例および実施形態における補強給電用セルを挿入した構成としてもかまわない。

本発明に係る半導体装置のレイアウト構造は、各種電子機器に搭載される半導体集積回路等に利用することができる。

本発明の第１の参考例に係る補強給電用セルのレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ）は断面図である。 本発明の第１の参考例に係る半導体装置を構成するセルのレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ），（ｅ）は断面図である。 本発明の第１の参考例に係る半導体装置のレイアウト構造を示す図であり、図１の補強給電用セルと図２のセルとを組み合わせた構成を示す図である。 本発明の第２の参考例に係る補強給電用セルのレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ）は断面図である。 本発明の第１の実施形態に係る補強給電用セルのレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ）は断面図、（ｅ）は変形例に係る補強給電用セルの平面図である。 本発明の第３の参考例に係る補強給電用セルのレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｇ）は断面図である。 本発明の第３の参考例に係る半導体装置のレイアウト構造を示す図であり、図６の補強給電用セルと図１２のセルとを組み合わせた構成を示す図である。 本発明の第３の参考例に係る補強給電用セルの他のレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｇ）は断面図である。 本発明の第３の参考例に係る半導体装置のレイアウト構造を示す図であり、図８の補強給電用セルと図１２のセルとを組み合わせた構成を示す図である。 本発明の第４の参考例に係る半導体装置のレイアウト構造を示す図である。 （ａ）は従来の半導体装置のレイアウト構造を示す図、（ｂ）は本発明の第５の参考例に係る半導体装置のレイアウト構造を示す図である。 従来のセルレイアウト構造の一例を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ），（ｅ）は断面図である。 従来の補強給電用セルのレイアウト構造の一例を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ），（ｅ）は断面図である。 図１３の補強給電用セルと図１２のセルとを組み合わせた従来のレイアウト構造の一例を示す図である。 リーク電流を構成する３つの成分を表すための、ＮＭＯＳトランジスタの模式図である。 本発明の第２の参考例に係る半導体装置を構成するセルのレイアウト構造を示す図であり、（ａ）はレイアウト平面図、（ｂ），（ｃ），（ｄ），（ｅ）は断面図である。 本発明の第２の参考例に係る半導体装置のレイアウト構造を示す図であり、図４の補強給電用セルと図１６のセルとを組み合わせた構成を示す図である。 本発明の第１および第２の参考例を組み合わせて実現した場合の、半導体装置のレイアウト構造を示す図である。 本発明の第１の実施形態に係る半導体装置のレイアウト構造を示す図であり、図５（ａ）〜（ｄ）の補強給電用セルと図１２のセルとを組み合わせた構成を示す図である。 本発明の第１の実施形態の変形例に係る半導体装置のレイアウト構造を示す図であり、図５（ｅ）の補強給電用セルと図１２のセルとを組み合わせた構成を示す図である。

ＶＤＤ：正の電源電位
ＶＳＳ：接地電位
ＮＷＶＤＤ：高電位側の基板またはウェル電位
ＮＷＶＳＳ：低電位側の基板またはウェル電位
１０１ 給電用不純物拡散領域
１０５，１０６ 給電用配線
１１２，１１３，１１４ 補強給電用セル
１１５ａ，１１５ｂ，１１５ｃ セル行
２０３，２０４ 不純物拡散領域
３０１ セル
３０２ 補強給電用セル
４０１ 給電用不純物拡散領域
４０２，４０３ 給電用配線
５０１ 第１のピン
５０２ 第２のピン
５０５ 第１の給電用不純物拡散領域
５０６ 第２の給電用不純物拡散領域
５０７ 第１の給電用配線
５０８ 第２の給電用配線
５０９ａ，５０９ｂ，５１０ａ，５１０ｂ コンタクトホール
６０１，６０２ 第２の給電用配線
６０３，６０４ 給電用不純物拡散領域
６０５，６０６ 第１の給電用配線
６０７，６０８ 配線
８０１，８０２ 第３の給電用配線

Claims (5)

1. 複数のセルが直列に配置されたセル行と、
   前記セル行において、前記セル同士の間のいずれかに配置された補強給電用セルとを備え、
   前記各セルは、
   Ｐ型トランジスタ配置領域に対し、正の電源電位と異なる基板またはウェル電位を給電するための第１の不純物拡散領域と、
   Ｎ型トランジスタ配置領域に対し、接地電位と異なる基板またはウェル電位を給電するための第２の不純物拡散領域とを備え、
   前記第１および第２の不純物拡散領域は、それぞれ、隣接するセル同士で電気的に接続されるものであり、
   前記補強給電用セルは、
   隣接するセルが有する前記第１および第２の不純物拡散領域を、それぞれ、電気的に接続する第１および第２の給電用不純物拡散領域と、
   前記第１および第２の給電用不純物拡散領域の上層に形成された第１の配線層に設けられ、前記第１および第２の給電用不純物拡散領域とそれぞれ、電気的に接続された第１および第２の給電用配線と、
   前記第１および第２の給電用配線の上層に形成された第２の配線層に設けられ、前記第１および第２の給電用配線とそれぞれ、電気的に接続された第１および第２のピンとを備え、
   前記第１および第２のピンは、セルの並び方向と平行な、同一直線上に配置されている
   ことを特徴とする半導体装置のレイアウト構造。
2. 請求項１記載の半導体装置のレイアウト構造において、
   前記第１および第２のピンは、セルの並び方向と垂直方向における幅が、プロセスルールで許容される最小線幅に設定されている
   ことを特徴とする半導体装置のレイアウト構造。
3. 複数のセルが直列に配置されたセル行と、
   前記セル行において、前記セル同士の間のいずれかに配置された補強給電用セルとを備え、
   前記各セルは、
   Ｐ型トランジスタ配置領域に対し、正の電源電位と異なる基板またはウェル電位を給電するための第１の不純物拡散領域と、
   Ｎ型トランジスタ配置領域に対し、接地電位と異なる基板またはウェル電位を給電するための第２の不純物拡散領域とを備え、
   前記第１および第２の不純物拡散領域は、それぞれ、隣接するセル同士で電気的に接続されるものであり、
   前記補強給電用セルは、
   隣接するセルが有する前記第１および第２の不純物拡散領域を、それぞれ、電気的に接続する第１および第２の給電用不純物拡散領域と、
   前記第１および第２の給電用不純物拡散領域の上層に形成された第１の配線層に設けられ、前記第１および第２の給電用不純物拡散領域とそれぞれ、電気的に接続された第１および第２の給電用配線と、
   前記第１および第２の給電用配線の上層に形成された第２の配線層に設けられ、前記第１および第２の給電用配線とそれぞれ、電気的に接続された第１および第２のピンとを備え、
   前記第１および第２のピンは、セルの並び方向と直交する、同一直線上に配置されている
   ことを特徴とする半導体装置のレイアウト構造。
4. 請求項３記載の半導体装置のレイアウト構造において、
   前記第１および第２のピンは、セルの並び方向と平行方向における幅が、プロセスルールで許容される最小線幅に設定されている
   ことを特徴とする半導体装置のレイアウト構造。
5. 請求項１または３記載の半導体装置のレイアウト構造において、
   前記第１の給電用配線と前記第１のピンとの電気的接続、および、前記第２の給電用配線と前記第２のピンとの電気的接続は、それぞれ、２個以上のコンタクトホールを用いて行われている
   ことを特徴とする半導体装置のレイアウト構造。

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