JP4781040B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に基板電位をコントロールする基板バイアス供給用の配線を備える半導体集積回路装置に関する。

近年の携帯端末などモバイル製品で用いられるＬＳＩは、処理の高速化と共に低電力化が求められている。これらは一般に相反する技術であって、周波数を上げて高速処理を行えば、発熱を伴い、消費電力は増加してしまう。この様な相反する要求に対応するために、トランジスタのソースと異なる電位を基板に与え、基板電位をコントロールして、オフリークを削減する「基板バイアス技術」が取り入れられている。基板バイアス技術では、基板バイアスをコントロールするために、通常の電源の他に、コントロール用の基板電位が別途必要となる。

このような基板電位をコントロールする基板バイアス供給用の配線を備える半導体集積回路装置の例が、特許文献１において開示されている。この半導体集積回路装置は、図１９に示すような構成を有している。半導体基板上に、図中横方向に沿って第１配線層として電源電圧ＶＤＤ線（ＶＤＤ）１０１と接地電圧ＶＳＳ線（ＧＮＤ）１０２とが交互に一定間隔を開けて配線されている。この電源電圧ＶＤＤ線１０１と接地電圧ＶＳＳ線１０２との間に、論理セルＣＡが図中横方向に沿って配置されている。

論理セルＣＡにおいて、電源電圧ＶＤＤ線１０１を挟む領域１０５は、電源電圧ＶＤＤを供給されて動作するＰチャネルトランジスタが形成されている。接地電圧ＶＳＳ線１０２を挟む領域１０６は、接地電圧ＶＳＳを供給されて動作するＮチャネルトランジスタが形成されている。

さらに、Ｎ型基板電位ＮＳＵＢ線１１１と、Ｐ型基板電位ＰＳＵＢ線１１２とが１組となって、電源電圧ＶＤＤ線１０１及び接地電圧ＶＳＳ線１０２と直交する図中縦方向に第２配線層として形成されている。さらに、論理セルＣＡの配置領域内に基板電位供給セルＶＳＣが配置されている。基板電位供給セルＶＳＣは、Ｎ型基板電位ＮＳＵＢ線１１１及びＰ型基板電位ＰＳＵＢ線１１２に沿って縦方向に連続的に配置され、Ｎ型基板電位ＮＳＵＢ線１１１及びＰ型基板電位ＰＳＵＢ線１１２からそれぞれＮ型基板電位ＮＳＵＢ及びＰ型基板電位ＰＳＵＢを供給されてＮ型基板とＰ型基板に印加する。このような構造とすることで、面積効率を向上させている。

特開２００１−１４８４６４号公報（図１）

近年、半導体集積回路装置では、より高集積化が進められ、配線の数が大幅に増加している。その結果、大きなサイズのチップが必要となればコストアップに直結してしまう。特に電源系の配線では、配線幅が太いことが多く、電源系の配線の方法は、半導体集積回路装置の集積度向上に大いに影響する。

ところで、図１９に示した半導体集積回路装置では、電源電圧ＶＤＤ線（ＶＤＤ）１０１と接地電圧ＶＳＳ線（ＧＮＤ）１０２とが第１配線層において配線され、Ｎ型基板電位ＮＳＵＢ線１１１とＰ型基板電位ＰＳＵＢ線１１２とが第２配線層において配線されている。一般に上層の配線では、配置位置の精度を確保するためにビア径や配線幅を大きくする必要がある。したがって、上記の例で第２配線層が第１配線層より上層（基板からより遠い位置）にあるとすれば、第１配線層と、第１配線層における配線密度より低下してしまう虞がある第２配線層との二層で配線がなされるため、集積度の向上が充分とはならない。

本発明の１つのアスペクトに係る半導体装置は、基板内の第１導電型ウェルに沿って配設された第１の配線と、基板内の第２導電型ウェルに沿って配設された第２の配線と、第１および第２の配線と同一の層に配されるとともに、第１および第２の配線と交差する方向に配され、かつ、第１および第２の配線と電気的に絶縁された第３の配線と、第１の配線と第３の配線の配線方向が交差する部分の近傍における第１導電型ウェル内に配されるとともに、第１の配線とコンタクトを介して電気的に接続された第２導電型の第１の拡散層と、第２の配線と第３の配線の配線方向が交差する部分の近傍における第２導電型ウェル内に配されるとともに、第２の配線とコンタクトを介して電気的に接続された第１導電型の第２の拡散層と、を備え、第１の拡散層を第１の配線に係る配線経路として用い、第２の拡散層を第２の配線に係る配線経路として用いる。

本発明の他のアスペクトに係る半導体装置は、半導体基板上に複数のスタンダードセルが配置されるセル配置領域を含む半導体集積回路装置において、スタンダードセルに第１の電源電位を供給する第１の電源線と、スタンダードセルに第２の電源電位を供給し、第１の電源線と平行に配される第２の電源線と、セル配置領域における第１導電型ウェルに第３の電源電位を供給し、第１の電源線と交差する方向に配される第３の電源線と、セル配置領域における第２導電型ウェルに第４の電源電位を供給し、第３の電源線と平行に配される第４の電源線と、セル配置領域に配される第１および第２の基板バイアス供給用セルと、第１導電型ウェル内に配されると共に、第１の電源線とコンタクトを介して電気的に接続された第２導電型の第１の拡散層と、第２導電型ウェル内に配されると共に、第２の電源線とコンタクトを介して電気的に接続された第１導電型の第２の拡散層と、を備える。また、第１、第２、第３および第４の電源線は、半導体集積回路装置の第１の金属配線層に形成され、第１の基板バイアス供給用セルは、第３の電源線と、第３の電源線に接続され、第１導電型ウェルに第３の電源電位を供給するための第１のウェルコンタクトと、第１の拡散層と、第２の拡散層と、を含む。さらに、第２の基板バイアス供給用セルは、第４の電源線と、第４の電源線に接続され、第２導電型ウェルに第４の電源電位を供給するための第２のウェルコンタクトと、第１の拡散層と、第２の拡散層と、を含む。またさらに、第１および第２の基板バイアス供給用セルにおいて、第１の拡散層が第１の電源線に係る配線経路として用いられ、第２の拡散層が第２の電源線に係る配線経路として用いられる。

本発明によれば、ＶＤＤ電源線、ＧＮＤ接地線、基板バイアスＶＤＤ２電源線および基板バイアスＧＮＤ２接地線が基板に最も近い同一の配線層に配されるので、半導体集積回路装置の集積度をより向上させることができる。

図１は、本発明の実施形態に係る半導体集積回路装置の配線構造を示す図であり、図１（ａ）は平面図を表わし、図１（ｂ）は、図１（ａ）のＸ１−Ｘ２における断面図を表わす。図１において、ＶＤＤ配線１は、基板１０内のＮウェル２に沿って配線される。また、ＧＮＤ配線３は、基板１０内のＰウェル４に沿って配線される。さらに、基板バイアスＶＤＤ２配線５は、ＶＤＤ配線１およびＧＮＤ配線３と同一の層に配されるとともに、ＶＤＤ配線１およびＧＮＤ配線３と交差する方向に配され、かつ、ＶＤＤ配線１およびＧＮＤ配線３と電気的に絶縁されている。また、基板バイアスＧＮＤ２配線６は、ＶＤＤ配線１およびＧＮＤ配線３と同一の層に配されるとともに、ＶＤＤ配線１およびＧＮＤ配線３と交差する方向に配され、ＶＤＤ配線１およびＧＮＤ配線３と電気的に絶縁され、基板バイアスＶＤＤ２配線５と所定の間隔をおいて配される。基板バイアスＶＤＤ２配線５および基板バイアスＧＮＤ２配線６は、Ｎウェル２およびＰウェル４との間に層間絶縁膜１１を配してＮウェル２およびＰウェル４と絶縁される。

Ｐ＋拡散層７が、ＶＤＤ配線１と基板バイアスＶＤＤ２配線５の配線方向が交差する部分の少なくとも近傍と、ＶＤＤ配線１と基板バイアスＧＮＤ２配線６の配線方向が交差する部分の少なくとも近傍とにおけるＮウェル２内に配されるとともに、ＶＤＤ配線１とコンタクト９ａを介して電気的に接続される。Ｐ＋拡散層７は、ＶＤＤ配線１に係る配線経路として用いられる。また、Ｎ＋拡散層８が、ＧＮＤ配線３と基板バイアスＶＤＤ２配線５の配線方向が交差する部分の少なくとも近傍と、ＧＮＤ配線３と基板バイアスＧＮＤ２配線６の配線方向が交差する部分の少なくとも近傍とにおけるＰウェル４内に配されるとともに、ＧＮＤ配線３とコンタクト９ｂを介して電気的に接続される。Ｎ＋拡散層８は、ＧＮＤ配線３に係る配線経路として用いられる。

以上のような構造の半導体集積回路装置では、ＶＤＤ配線１、ＧＮＤ配線３、基板バイアスＶＤＤ２配線５および基板バイアスＧＮＤ２配線６が基板に最も近い同一のメタル層に配される。従来、２層で配線されていた配線が基板に最も近い１層で配線されるので、半導体集積回路装置の集積度がより向上する。以下、セルベースの半導体集積回路装置を例として、実施例に即し、詳細に説明する。

図２は、本発明の第１の実施例に係る半導体集積回路装置の部分構造を示す平面図である。図２において、半導体集積回路装置は、基板バイアス供給用セル２０とスタンダードセル３０とを備え、これらは、Ｎウェル２とＰウェル４とにまたがって図中横方向に並べられて存在する。図２では、半導体集積回路装置内に多数存在するセルの中の、スタンダードセル３０と、２つのスタンダードセル３０に挟まれる基板バイアス供給用セル２０とを示している。このような構成の半導体集積回路装置において、ＶＤＤ配線１、ＧＮＤ配線３、基板バイアスＶＤＤ２配線５、基板バイアスＧＮＤ２配線６は、同一のメタル層で配線され、基板バイアスＶＤＤ２配線５と基板バイアスＧＮＤ２配線６とは、基板バイアス供給用セル２０において縦方向に配線され、ＶＤＤ配線１とＧＮＤ配線３とは、スタンダードセル３０において横方向に配線される。基板バイアス供給用セル２０では、ＶＤＤ配線１とＧＮＤ配線３とは配線されず、Ｐ＋拡散層７がＶＤＤ配線１に係る配線経路として、Ｎ＋拡散層８がＧＮＤ配線３に係る配線経路として用いられる。

図３は、スタンダードセル３０の構造を示す図であり、図３（ａ）は平面図を表わし、図３（ｂ）は、図３（ａ）のＸ１−Ｘ２における断面図を表わす。図３において、スタンダードセル３０は、２入力ＮＡＮＤゲートとなるスタンダードセルであって、半導体基板上にＮウェル２とＰウェル４とが形成される構造上に存在する。Ｎウェル２には、Ｐ＋拡散層７、７ｂが形成され、Ｐウェル４には、Ｎ＋拡散層８、８ｂが形成されている。Ｐ＋拡散層７ｂとＮ＋拡散層８ｂとの上部には、絶縁層を介して金属配線１６ａに接続されるポリシリコン等のゲート電極１５ａと、絶縁層を介して金属配線１６ｂに接続されるポリシリコン等のゲート電極１５ｂとが存在する。金属配線１５ａと金属配線１５ｂとは、２入力ＮＡＮＤゲートのそれぞれの入力端となる。Ｐ＋拡散層７ｂの上部にコンタクトを介して配線されるＶＤＤ配線１の一部は、Ｐ＋拡散層７ｂの上部に伸ばされ、コンタクトを介してＰ＋拡散層７ｂの左右端に接続される。一方、Ｎ＋拡散層８の上部にコンタクトを介して配線されるＧＮＤ配線３の一部は、Ｎ＋拡散層８ｂの上部に伸ばされ、コンタクトを介してＮ＋拡散層８ｂの左端に接続される。Ｐ＋拡散層７ｂのゲート電極１５ａ、１５ｂに挟まれる中央部と、Ｎ＋拡散層８ｂの右端とは、コンタクトを介して出力電極配線４２ａで接続され、２入力ＮＡＮＤゲートの出力端となる。

なお、以下の実施例では、スタンダードセルとしてスタンダードセル３０を用いて説明するが、これに限定されるものではないことはいうまでもない。

図４は、基板バイアス供給用セル２０の構造を示す図であり、図４（ａ）は平面図を表わし、図４（ｂ）は、図４（ａ）のＸ１−Ｘ２における断面図を表わす。図４において、基板バイアス供給用セル２０は、Ｎウェル２とＰウェル４とにそれぞれバイアス電圧を与えるセルであって、半導体基板上にＮウェル２とＰウェル４とが形成される構造上に存在する。Ｎウェル２には、スタンダードセル３０と同様のＰ＋拡散層７が形成され、Ｐウェル４には、スタンダードセル３０と同様のＮ＋拡散層８が形成されている。また、Ｎウェル２には、基板バイアスＶＤＤ２配線５からコンタクトを介して接続されるＮ＋拡散層８ａが形成され、Ｐウェル４には、基板バイアスＧＮＤ２配線６からコンタクトを介して接続されるＰ＋拡散層７ａが形成される。

ＶＤＤ配線１に供給される電源電圧より高くなりえるＰＭＯＳトランジスタ基板バイアス電源は、基板バイアスＶＤＤ２配線５からコンタクトを介してＮ＋拡散層８ａに供給され、Ｎウェル２に与えられる。基板バイアスＶＤＤ２配線５にＶＤＤ配線１よりも低い電圧（順方向基板バイアス）を印加することで、Ｐ＋拡散層７ａに構成されるトランジスタのチャネルにおいて電流を流れやすくする。一方、基板バイアスＶＤＤ２配線５の電位をＶＤＤ配線１の電位より高くすることで、トランジスタの停止時において、Ｎウェル２に逆方向基板バイアスを与えて、電流のリークを少なくしている。

また、ＧＮＤ配線３に供給される接地電圧より低くなりえるＮＭＯＳトランジスタ基板バイアス電源は、基板バイアスＧＮＤ２配線６からコンタクトを介してＰ＋拡散層７ａに供給され、Ｐウェル４に与えられる。基板バイアスＧＮＤ２配線６とＧＮＤ配線３とを同電位とすることで、Ｎ＋拡散層８ａに構成されるトランジスタの動作時においては、基板バイアスを順方向にかけて、トランジスタのチャネルにおいて電流を流れやすくする。一方、基板バイアスＧＮＤ２配線６の電位をＧＮＤ配線３の電位より低くすることで、トランジスタの停止時において、Ｐウェル４に基板バイアスを与えて、電流のリークを少なくしている。

以上のように図２に示す半導体集積回路装置では、基板バイアス供給用セル２０が２つのスタンダードセル３０の間に挟んで配され、ＶＤＤ配線１、ＧＮＤ配線３、基板バイアスＶＤＤ２配線５および基板バイアスＧＮＤ２配線６が基板に最も近い同一のメタル層で配線されるので、半導体集積回路装置の集積度がより向上する。

図５は、本発明の第２の実施例に係る基板バイアス供給用セルの構造を示す図である。図５（ａ）は、基板バイアスＶＤＤ２電源電位を供給する為の基板バイアス供給用セルの平面図である。また、図５（ｂ）は、基板バイアスＧＮＤ２接地電位を供給する為の基板バイアス供給用セルの平面図である。図５（ａ）の基板バイアス供給用セル２０ａは、図４に示した基板バイアス供給用セル２０の右半分と同様の構造を有し、図５（ｂ）の基板バイアス供給用セル２０ｂは、図４に示した基板バイアス供給用セル２０の左半分と同様の構造を有する。

すなわち、図５（ａ）において、基板バイアス供給用セル２０ａは、Ｎウェル２にバイアス電圧を与えるセルであって、半導体基板上にＮウェル２とＰウェル４とが形成される構造上に存在する。Ｎウェル２には、図３のスタンダードセル３０と同様のＰ＋拡散層７が形成され、Ｐウェル４には、スタンダードセル３０と同様のＮ＋拡散層８が形成されている。また、Ｎウェル２には、基板バイアスＶＤＤ２配線５からコンタクトを介して接続されるＮ＋拡散層８ａが形成される。

また、図５（ｂ）において、基板バイアス供給用セル２０ｂは、Ｐウェル４にそれぞれバイアス電圧を与えるセルであって、半導体基板上にＮウェル２とＰウェル４とが形成される構造上に存在する。Ｎウェル２には、スタンダードセル３０と同様のＰ＋拡散層７が形成され、Ｐウェル４には、スタンダードセル３０と同様のＮ＋拡散層８が形成されている。また、Ｐウェル４には、基板バイアスＧＮＤ２配線６からコンタクトを介して接続されるＰ＋拡散層７ａが形成される。

図６は、本発明の第２の実施例に係る半導体集積回路装置の部分構造を示す平面図である。図６において、半導体集積回路装置は、基板バイアス供給用セル２０ａ、２０ｂとスタンダードセル３０とを備え、これらは、Ｎウェル２とＰウェル４とにまたがって図中横方向に並べられて存在する。図６では、半導体集積回路装置内に多数存在するセルの中の、３つのスタンダードセル３０と、右と中央の２つのスタンダードセル３０に挟まれる基板バイアス供給用セル２０ａと、左と中央の２つのスタンダードセル３０に挟まれる基板バイアス供給用セル２０ｂとを示している。このような構成の半導体集積回路装置において、ＶＤＤ配線１、ＧＮＤ配線３、基板バイアスＶＤＤ２配線５、基板バイアスＧＮＤ２配線６は、同一のメタル層で配線される。基板バイアスＶＤＤ２配線５は、基板バイアス供給用セル２０ａにおいて縦方向に配線され、基板バイアスＧＮＤ２配線６は、基板バイアス供給用セル２０ｂにおいて縦方向に配線され、ＶＤＤ配線１とＧＮＤ配線３とは、スタンダードセル３０において横方向に配線される。基板バイアス供給用セル２０ａ、２０ｂでは、ＶＤＤ配線１とＧＮＤ配線３とは配線されず、Ｐ＋拡散層７がＶＤＤ配線１に係る配線経路として、Ｎ＋拡散層８がＧＮＤ配線３に係る配線経路として用いられる。

このような構造の半導体集積回路装置において、例えばＮウェル２の基板バイアスを強化したい場合には、図５（ａ）の基板バイアス供給用セル２０ａを半導体集積回路装置中に多く配置すれば良く、実施例１に比べて必要以上に基板バイアスＧＮＤ２配線６を増やさなくて済む。第２の実施例の半導体集積回路装置では、基板バイアスＶＤＤ２配線５と基板バイアスＧＮＤ２配線６とを対で構成していた図４に示す基板バイアス供給用セル２０を、基板バイアスＶＤＤ２電源供給用の基板バイアス供給用セル２０ａと、基板バイアスＧＮＤ２接地供給用の基板バイアス供給用セル２０ｂとに分離する。これによって、それぞれの基板バイアス供給用セルを必要に応じて自由な位置及び個数で配置可能にし、更なる基板の配線リソースを有効にする効果がある。

なお、第２の実施例の基板バイアス供給用セル２０ａ、２０ｂを隣接して配置することで、第１の実施例の基板バイアス供給用セル２０と全く同一の構成とすることが可能である。

図７は、本発明の第３の実施例に係る基板バイアス供給用セルの構造を示す図である。図７（ａ）は、基板バイアスＶＤＤ２電源電位を供給する為の基板バイアス供給用セルの平面図である。また、図７（ｂ）は、基板バイアスＧＮＤ２接地電位を供給する為の基板バイアス供給用セルの平面図である。図７（ａ）の基板バイアス供給用セル２０ｃは、図５（ａ）に示した基板バイアス供給用セル２０ａに対し、さらにＰウェル４上にトランジスタを構成している。また、図７（ｂ）の基板バイアス供給用セル２０ｄは、図５（ｂ）に示した基板バイアス供給用セル２０ｂに対し、さらにＮウェル２上にトランジスタを構成している。

すなわち、図７（ａ）において、基板バイアス供給用セル２０ｃは、Ｐウェル４に形成されたＮ＋拡散層８の一部をＮウェル２の方向にコの字状に分岐させ、分岐部の横方向のＮ＋拡散層８の上部にゲート電極１５ｃを配し、トランジスタ構造を形成する。さらに、ゲート電極１５ｃと基板バイアスＶＤＤ２配線５とがコンタクトで接続されている。このような構造の基板バイアス供給用セル２０ｃにおけるトランジスタのゲート容量がＰウェル４の領域に対するＩＲ−Ｄｒｏｐ等による電位変動を低減する機能を有する。

また、図７（ｂ）において、基板バイアス供給用セル２０ｄは、Ｎウェル２に形成されたＰ＋拡散層７の一部をＰウェル４の方向にコの字状に分岐させ、分岐部の横方向のＰ＋拡散層７の上部にゲート電極１５ｄを配し、トランジスタ構造を形成する。さらに、ゲート電極１５ｄと基板バイアスＧＮＤ２配線６とがコンタクトで接続されている。このような構造の基板バイアス供給用セル２０ｄにおけるトランジスタのゲート容量がＮウェル２の領域に対するＩＲ−Ｄｒｏｐ等による電位変動を低減する機能を有する。

図８は、本発明の第３の実施例に係る半導体集積回路装置の部分構造を示す平面図である。図８において、半導体集積回路装置は、基板バイアス供給用セル２０ｃ、２０ｄとスタンダードセル３０とを備え、これらは、Ｎウェル２とＰウェル４とにまたがって図中横方向に並べられて存在する。図８の半導体集積回路装置は、図６における基板バイアス供給用セル２０ａ、２０ｂをそれぞれ基板バイアス供給用セル２０ｃ、２０ｄに置き換えた構成となっている。このような構成の半導体集積回路装置は、第２の実施例と同様の効果を有し、さらに、トランジスタゲートによる容量素子を形成する事でＩＲ−Ｄｒｏｐ等による電位変動の低減効果を得ることが可能である。

図９は、本発明の第４の実施例に係る基板バイアス供給用セルの構造を示す図である。図９（ａ）は、基板バイアスＶＤＤ２電源電位を供給する為の基板バイアス供給用セルの平面図である。また、図９（ｂ）は、基板バイアスＧＮＤ２接地電位を供給する為の基板バイアス供給用セルの平面図である。図９（ａ）の基板バイアス供給用セル２０ｅは、図７（ａ）に示した基板バイアス供給用セル２０ｃに対して、ゲート電極１５ｃと基板バイアスＶＤＤ２配線５間のコンタクトを廃した構造となっている。また、図９（ｂ）の基板バイアス供給用セル２０ｆは、図７（ｂ）に示した基板バイアス供給用セル２０ｄに対して、ゲート電極１５ｄと基板バイアスＧＮＤ２配線６間のコンタクトを廃した構造となっている。

このような構造の基板バイアス供給用セル２０ｅ、２０ｆは、トランジスタにおけるゲートコンタクトを抜いた構造を持つので、基板のリーク電流が発生する可能性を減らすことができる。一方で、トランジスタを形成しておくことで、Ｐ＋拡散層７の分岐部、Ｎ＋拡散層８の分岐部、ゲート電極１５ｃ、１５ｄを残し、チップ上にトランジスタが極端に多い場合や少ない場合に、うまくシリコンの形成が出来ない事がないようにデータ密度を確保（フィールド及びゲートデータ率の確保）している。あるいは予めトランジスタを形成しておく事で、後工程でリペア用のトランジスタとして利用することも可能である。

図１０は、本発明の第４の実施例に係る半導体集積回路装置の部分構造を示す平面図である。図１０において、半導体集積回路装置は、基板バイアス供給用セル２０ｅ、２０ｆとスタンダードセル３０とを備え、これらは、Ｎウェル２とＰウェル４とにまたがって図中横方向に並べられて存在する。図１０の半導体集積回路装置は、図６における基板バイアス供給用セル２０ａ、２０ｂをそれぞれ基板バイアス供給用セル２０ｅ、２０ｆに置き換えた構成となっている。このような構成の半導体集積回路装置は、第２の実施例と同様の効果を有し、さらに、うまくシリコンの形成が出来ない事がないようにデータ密度を確保している。

以上で説明した図６、図８、図１０の半導体集積回路装置において、基板バイアス供給用セル２０ａ、２０ｃ、２０ｅは、それぞれが互いに置換え可能である。また、基板バイアス供給用セル２０ｂ、２０ｄ、２０ｆは、それぞれが互いに置換え可能である。すなわち、これら第２、第３、第４のそれぞれの実施例における基板バイアス供給用セルは、目的に応じて自由に組み合わせて基板上に配置することが可能である。また、組み合わせたセル同士を、実施例１に示したように隣接させて配置してもよい。

以上の第１〜第４の実施例では、主として半導体集積回路装置の最下位層のメタル配線および基板バイアス供給用セルにおける拡散層での配線経路について説明した。次に、上位のメタル配線について説明する。図１１は、半導体集積回路装置のメタル配線に係る部分構造を示す平面図である。図１１において、セル配置領域３１ａ、３１ｂ、３１ｃは、スタンダードセル３０と基板バイアス供給用セルとが配置される領域である。セル配置領域３１ａ、３１ｂ、３１ｃのそれぞれの間には、最下位層においてＶＤＤ配線１あるいはＧＮＤ配線３が横方向に配線される。また、領域３２ｂの基板バイアス供給用セル配置領域２１、領域３３ａの基板バイアス供給用セル配置領域２２ａ、領域３３ｂの基板バイアス供給用セル配置領域２２ｂ、領域３４の基板バイアス供給用セル配置領域２１には、基板バイアス供給用セルが配置され、最下位層において基板バイアスＶＤＤ２配線５あるいは基板バイアスＧＮＤ２配線６が縦方向に配線される。

ここで、基板バイアス供給用セル配置領域２１には、例えば基板バイアス供給用セル２０、あるいは基板バイアス供給用セル２０ａ、２０ｃ、２０ｅから選択される一つと基板バイアス供給用セル２０ｂ、２０ｄ、２０ｆから選択される一つとの組み合わせが配置される。また、基板バイアス供給用セル配置領域２２ａには、例えば基板バイアス供給用セル２０ａ、２０ｃ、２０ｅから選択される一つが配置される。さらに、基板バイアス供給用セル配置領域２２ｂには、例えば基板バイアス供給用セル２０ｂ、２０ｄ、２０ｆから選択される一つが配置される。

一方、領域３２ａ、３３ａ、３３ｂ、３４の上位のメタル層では、それぞれＶＤＤ配線１ｂとＧＮＤ配線３ｂとが対で縦方向に配線される。それぞれＶＤＤ配線１ｂがビア（スルーホール）を介してそれぞれＶＤＤ配線１に接続される。また、それぞれＧＮＤ配線３ｂがビア（スルーホール）を介してそれぞれＧＮＤ配線３に接続される。

以上のような構造の半導体集積回路装置において、最下位層の横方向メタルへのＶＤＤ配線１への電位供給は、縦方向のメタル配線であるＶＤＤ配線１ｂから行われ、ＧＮＤ配線３への電位供給は、縦方向のメタル配線であるＧＮＤ配線３ｂから行われる。基板バイアス供給用セル配置領域２１、２２ａ、２２ｂでは、ＶＤＤ配線１とＧＮＤ配線３が配線されず、拡散層が配線の補助を行う構造になっているため、よりＩＲ−Ｄｒｏｐ等の影響を受け難い特徴がある。

なお、図１１の構造では、領域３２ａ、３２ｂ、３３ａ、３３ｂ、３４を並べた例を示しているが、領域３２ａ、３２ｂの組み合わせのみを配置しても良く、領域３３ａ、３３ｂの組み合わせのみを配置しても良く、領域３４のみを配置しても良い。さらに、これら領域を適宜組み合わせて配置するようにしてもよい。

図１２は、本発明の第５の実施例に係る半導体集積回路装置の部分構造を示す平面図である。図１２における半導体集積回路装置は、図２に示した半導体集積回路装置に対し、さらに上位層においてＶＤＤ配線１ａ、１ｂ、１ｃ、ＧＮＤ配線３ａ、３ｂ、３ｃを備える。ＶＤＤ配線１ａ、ＧＮＤ配線３ａは、基板バイアス供給用セル２０上で上位のメタル層において横方向に配線される。ＶＤＤ配線１ｂ、ＧＮＤ配線３ｂは、より上位のメタル層において縦方向に配線される。ＶＤＤ配線１ｃ、ＧＮＤ配線３ｃは、さらに上位のメタル層において横方向に配線される。

図１３（ａ）は、図１２における半導体集積回路装置のＡ１−Ａ２における断面図を表わす。図１３（ａ）において、ＶＤＤ配線１は、基板上に形成される配線層のうち基板側に最も近い配線層であるメタル層Ｍ１に配置され、コンタクトを介してＰ＋拡散層７に接続される。また、メタル層Ｍ１では、図１２の基板バイアス供給用セル２０上で基板バイアスＶＤＤ２配線５と基板バイアスＧＮＤ２配線６とが縦方向に配置される。第２層のメタル層Ｍ２では、ＶＤＤ配線１ｄ、１ｅが配置され、ビアを介してＶＤＤ配線１に接続される。第３層のメタル層Ｍ３では、ＶＤＤ配線１ａが配置され、ビアを介してＶＤＤ配線１ｄ、１ｅにブリッジ状に接続される。第４層のメタル層Ｍ４では、ＶＤＤ配線１ｂが配置され、ビアを介してＶＤＤ配線１ａに接続される。また、第４層のメタル層Ｍ４では、ＧＮＤ配線３ｂが孤立して配線される。なお、ＶＤＤ配線１ｂ、ＧＮＤ配線３ｂは、図１２における縦方向の配線である。第５層のメタル層Ｍ５では、ＶＤＤ配線１ｃが配置され、ビアを介してＶＤＤ配線１ｂに接続される。

また、図１３（ｂ）は、図１２における半導体集積回路装置のＢ１−Ｂ２における断面図を表わす。図１３（ｂ）において、ＧＮＤ配線３は、基板上に形成される配線層のうち基板側に最も近い配線層であるメタル層Ｍ１に配置され、コンタクトを介してＮ＋拡散層８に接続される。また、メタル層Ｍ１では、図１２の基板バイアス供給用セル２０上で基板バイアスＶＤＤ２配線５と基板バイアスＧＮＤ２配線６とが縦方向に配置される。第２層のメタル層Ｍ２では、ＧＮＤ配線３ｄ、３ｅが配置され、ビアを介してＧＮＤ配線３に接続される。第３層のメタル層Ｍ３では、ＧＮＤ配線３ａが配置され、ビアを介してＧＮＤ配線３ｄ、３ｅにブリッジ状に接続される。第４層のメタル層Ｍ４では、ＧＮＤ配線３ｂが配置され、ビアを介してＧＮＤ配線３ａに接続される。また、第４層のメタル層Ｍ４では、ＶＤＤ配線１ｂが孤立して配線される。第５層のメタル層Ｍ５では、ＧＮＤ配線３ｃが配置され、ビアを介してＧＮＤ配線３ｂに接続される。

以上のような構造を有する半導体集積回路装置は、基板バイアス供給用セル２０上で配線が断ち切られるＶＤＤ配線１およびＧＮＤ配線３に関し、上位のメタル層でブリッジ構造の配線を形成するので、常により安定したメタルによるＶＤＤ電源及びＧＮＤ接地電位を供給することが可能である。なお、本構造は、本発明の実施例１〜４のそれぞれに対して適用が可能である。

次に、図１２、１３に示す構造が特に有効に機能する例について説明する。図１４は、マクロ領域を有する半導体集積回路装置のメタル配線に係る部分構造を示す平面図である。図１４に示す半導体集積回路装置は、図１１に示す半導体集積回路装置の中央部においてセル配置領域３１ａ、３１ｂ、３１ｃに跨ってマクロ領域３１が配置されている。このような構造では、マクロ領域３１の配置によってＶＤＤ配線１およびＧＮＤ配線３が断ち切られる。また、領域３２ｂの基板バイアス供給用セル配置領域２１では、ＶＤＤ配線１およびＧＮＤ配線３が断ち切られ、拡散層による配線の補助が行われるに過ぎない。このため、領域３２ｂとマクロ領域３１との間の領域３３に存在するセルでは、拡散層による電源供給のみが行われるために電源供給の安定性が低下する虞が生じる。そこで上記のように、ＶＤＤ配線１あるいはＧＮＤ配線３と、基板バイアスＶＤＤ２配線５および基板バイアスＧＮＤ２配線６とが交差する領域Ｑの上位のメタル層で、ＶＤＤ配線１あるいはＧＮＤ配線３に対しブリッジ構造の配線を形成することで領域３３に存在するセルへの電源供給が安定して行われるようになる。なお、図１４の領域３２ｂでは、図１２に示したＶＤＤ配線１ｂ、１ｃ、ＧＮＤ配線３ｂ、３ｃは、特に配線されていない。これらの配線は、必要に応じ追加しても構わない。

図１５は、本発明の第６の実施例に係る基板バイアス供給用セルの平面図である。図１５において、基板バイアス供給用セル２０ｇは、基板バイアスＧＮＤ２接地電位を供給する為のセルであり、図５（ｂ）の基板バイアス供給用セル２０ｂに対し、Ｎウェル２およびＰ＋拡散層７が廃され、代わりにＰウェル４が全面に配されている。

図１６（ａ）は、本発明の第６の実施例に係る半導体集積回路装置の部分構造を示す平面図である。図１６（ａ）において、半導体集積回路装置は、基板バイアス供給用セル２０ｇ、２０ｈ、スタンダードセル３０ａ、３０ｂとを備える。図１６では、半導体集積回路装置内に多数存在するセルの中の、３つのスタンダードセル３０ａ、３０ａ、３０ｂと、右と中央の２つのスタンダードセル３０ａに挟まれる基板バイアス供給用セル２０ｈと、左と中央の２つのスタンダードセル３０ａ、３０ｂに挟まれる基板バイアス供給用セル２０ｇとを示している。図１６（ｂ）は、図１６（ａ）における半導体集積回路装置のＸ１−Ｘ２における断面図を表わす。図１６（ｂ）において、基板１０の上にはディープＮウェル１２が配され、さらにディープＮウェル１２の上にＮウェル２、２ａ、Ｐウェル４が配される。なお、実施例１〜５において説明したスタンダードセル、基板バイアス供給用セルでは、明示していないが、下部にディープＮウェルが配されることは一般的である。ここでは、スタンダードセル３０ａ、３０ｂ、基板バイアス供給用セル２０ｇ、２０ｈの下部にディープＮウェル１２が配されることを明示している。実質的には、スタンダードセル３０ａ、３０ｂは、スタンダードセル３０と同様の構造を有し、基板バイアス供給用セル２０ｈは、基板バイアス供給用セル２０ａと同様の構造を有する。

以上のような構造を有する半導体集積回路装置において、図１６（ｂ）に示すように、基板バイアスＶＤＤ２配線５のバイアス電圧は、コンタクト、Ｎ＋拡散層８ａ、Ｎウェル２、ディープＮウェル１２、Ｎウェル２ａのような経路Ｐを介して、スタンダードセル３０ｂのトランジスタにおけるバックゲートバイアスとして供給される。すなわち、Ｐウェル４によって、Ｎウェル２とＮウェル２ａとが分断されていても、ディープＮウェル１２がＮウェル間のバイアス電圧の供給を担うこととなる。一方、Ｐウェル４は、Ｎウェルを囲んでメッシュ状に存在する。この様子を次に説明する。

図１７は、実施例１〜５における半導体集積回路装置のＰウェルとＮウェルの配置構造を表わす図である。図１７において、セル配置領域に沿ってＰウェル４とＮウェル２とが交互に帯状に配置される。これに対し、実施例６における半導体集積回路装置では、ＰウェルとＮウェルの配置構造は、図１８に示すように孤立して（島状に）配置されるＮウェル２ａと、これらを取り囲んでメッシュ状に（海状に）配置されるＰウェル４ａとからなる。

このような構造の半導体集積回路装置では、基板バイアスＶＤＤ２は、先に述べたようにディープＮウェル１２を介して各Ｎウェル２ａに供給され、基板バイアスＧＮＤ２は、メッシュ状に配置されるＰウェル４ａによって供給されることとなる。したがって、Ｎウェル２ａ、Ｐウェル４ａとも充分な電圧供給がなされることとなる。

以上のような第６の実施例に係る半導体集積回路装置は、基板内に島状に形成される複数の第１のウェル領域と、基板内に複数の第１のウェル領域を取り囲むように海状に形成される第２のウェル領域と、第１および第２のウェル下の基板内に形成される第１のウェルと同じ導電型の第３のウェル領域と、複数の第１のウェル領域の一部に供給される第１の基板バイアス供給用電源を、第３のウェル領域を配線経路として他の第１のウェル領域に供給し、第２の基板バイアス供給用電源を、第２のウェル領域を用いて供給することを特徴とする。

本発明の実施形態に係る半導体集積回路装置の配線構造を示す図である。 本発明の第１の実施例に係る半導体集積回路装置の部分構造を示す平面図である。 スタンダードセルの構造を示す図である。 本発明の第１の実施例に係る基板バイアス供給用セルの構造を示す図である。 本発明の第２の実施例に係る基板バイアス供給用セルの構造を示す図である。 本発明の第２の実施例に係る半導体集積回路装置の部分構造を示す平面図である。 本発明の第３の実施例に係る基板バイアス供給用セルの構造を示す図である。 本発明の第３の実施例に係る半導体集積回路装置の部分構造を示す平面図である。 本発明の第４の実施例に係る基板バイアス供給用セルの構造を示す図である。 本発明の第４の実施例に係る半導体集積回路装置の部分構造を示す平面図である。 半導体集積回路装置のメタル配線に係る部分構造を示す平面図である。 本発明の第５の実施例に係る半導体集積回路装置の部分構造を示す平面図である。 本発明の第５の実施例に係る半導体集積回路装置の部分構造を示す断面図である。 マクロ領域を有する半導体集積回路装置のメタル配線に係る部分構造を示す平面図である。 本発明の第６の実施例に係る基板バイアス供給用セルの平面図である。 本発明の第６の実施例に係る半導体集積回路装置の部分構造を示す平面図および部分断面図である。 実施例１〜５における半導体集積回路装置のＰウェルとＮウェルの配置構造を表わす図である。 実施例６における半導体集積回路装置のＰウェルとＮウェルの配置構造を表わす図である。 従来の半導体集積回路装置の配線構造を示す図である。

符号の説明

１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ ＶＤＤ配線
２、２ａ Ｎウェル
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ ＧＮＤ配線
４、４ａ Ｐウェル
５ 基板バイアスＶＤＤ２配線
６ 基板バイアスＧＮＤ２配線
７、７ａ、７ｂ Ｐ＋拡散層
８、８ａ、８ｂ Ｎ＋拡散層
９ａ、９ｂ コンタクト
１０ 基板
１１ 層間絶縁膜
１２ ディープＮウェル
１５ａ、１５ｂ、１５ｃ、１５ｄ ゲート電極
１６ａ、１６ｂ 金属配線
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ 基板バイアス供給用セル
２１、２２ａ、２２ｂ 基板バイアス供給用セル配置領域
３０、３０ａ、３０ｂ スタンダードセル
３１ マクロ領域
３１ａ、３１ｂ、３１ｃ セル配置領域
３２ａ、３２ｂ、３３、３３ａ、３３ｂ、３４ 領域
４２ａ 出力電極配線

Claims (12)

1. 基板内の第１導電型ウェルに沿って配設された第１の配線と、
   前記基板内の第２導電型ウェルに沿って配設された第２の配線と、
   前記第１および第２の配線と同一の層に配されるとともに、前記第１および第２の配線と交差する方向に配され、かつ、前記第１および第２の配線と電気的に絶縁された第３の配線と、
   前記第１の配線と前記第３の配線の配線方向が交差する部分の近傍における前記第１導電型ウェル内に配されるとともに、前記第１の配線とコンタクトを介して電気的に接続された第２導電型の第１の拡散層と、
   前記第２の配線と前記第３の配線の配線方向が交差する部分の近傍における前記第２導電型ウェル内に配されるとともに、前記第２の配線とコンタクトを介して電気的に接続された第１導電型の第２の拡散層と、
   を備え、
   前記第１の拡散層を前記第１の配線に係る配線経路として用い、前記第２の拡散層を前記第２の配線に係る配線経路として用いることを特徴とする半導体集積回路装置。
2. 前記第１の配線および前記第２の配線と同一の層に配されるとともに、前記第１の配線および前記第２の配線と交差する方向に配され、前記第１の配線および前記第２の配線と電気的に絶縁され、かつ、前記第３の配線と所定の間隔をおいて配される第４の配線をさらに備え、
   前記第１の配線と前記第４の配線の配線方向が交差する部分の近傍において、前記第１の拡散層が前記第１の配線とコンタクトを介して電気的に接続され、前記第１の配線に係る配線経路として用いられ、
   前記第２の配線と前記第４の配線の配線方向が交差する部分の近傍において、前記第２の拡散層が前記第２の配線とコンタクトを介して電気的に接続され、前記第２の配線に係る配線経路として用いられることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記第１および第２の配線は、前記基板上に形成される配線層のうち前記基板側に最も近い配線層に形成されることを特徴とする請求項１または２記載の半導体集積回路装置。
4. 半導体基板上に複数のスタンダードセルが配置されるセル配置領域を含む半導体集積回路装置において、
   前記スタンダードセルに第１の電源電位を供給する第１の電源線と、
   前記スタンダードセルに第２の電源電位を供給し、前記第１の電源線と平行に配される第２の電源線と、
   前記セル配置領域における第１導電型ウェルに第３の電源電位を供給し、前記第１の電源線と交差する方向に配される第３の電源線と、
   前記セル配置領域における第２導電型ウェルに第４の電源電位を供給し、前記第３の電源線と平行に配される第４の電源線と、
   前記セル配置領域に配される第１および第２の基板バイアス供給用セルと、
   前記第１導電型ウェル内に配されると共に、前記第１の電源線とコンタクトを介して電気的に接続された第２導電型の第１の拡散層と、
   前記第２導電型ウェル内に配されると共に、前記第２の電源線とコンタクトを介して電気的に接続された第１導電型の第２の拡散層と、
   を備え、
   前記第１、第２、第３および第４の電源線は、前記半導体集積回路装置の第１の金属配線層に形成され、
   前記第１の基板バイアス供給用セルは、
   前記第３の電源線と、
   前記第３の電源線に接続され、前記第１導電型ウェルに前記第３の電源電位を供給するための第１のウェルコンタクトと、
   前記第１の拡散層と、
   前記第２の拡散層と、
   を含み、
   前記第２の基板バイアス供給用セルは、
   前記第４の電源線と、
   前記第４の電源線に接続され、前記第２導電型ウェルに前記第４の電源電位を供給するための第２のウェルコンタクトと、
   前記第１の拡散層と、
   前記第２の拡散層と、
   を含み、
   前記第１および第２の基板バイアス供給用セルにおいて、前記第１の拡散層が前記第１の電源線に係る配線経路として用いられ、前記第２の拡散層が前記第２の電源線に係る配線経路として用いられることを特徴とする半導体集積回路装置。
5. 前記第１の金属配線層は、前記基板上に形成される配線層のうち前記基板側に最も近い配線層に形成される配線層であることを特徴とする請求項４記載の半導体集積回路装置。
6. 前記第１および第２の基板バイアス供給用セルにおいて、
   前記第１および第２の電源線が第２の金属配線層を迂回して配線されていることを特徴とする請求項５記載の半導体集積回路装置。
7. 前記第１の基板バイアス供給用セルは、前記第２の拡散層の一部をソースとドレインとして構成する第１のＭＯＳトランジスタを備えることを特徴とする請求項４または６記載の半導体集積回路装置。
8. 前記第１のＭＯＳトランジスタのゲート電極は、ビアを介して前記第３の電源線に接続されるか、またはフローティングであることを特徴とする請求項７記載の半導体集積回路装置。
9. 前記第２の基板バイアス供給用セルは、前記第１の拡散層の一部をソースとドレインとして構成する第２のＭＯＳトランジスタを備えることを特徴とする請求項４、６、７のいずれか一に記載の半導体集積回路装置。
10. 前記第２のＭＯＳトランジスタのゲート電極は、ビアを介して前記第４の電源線に接続されるか、またはフローティングであることを特徴とする請求項９記載の半導体集積回路装置。
11. 前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタは、短絡されたソースおよびドレインとゲート電極との間に設けられた容量素子として機能することを特徴とする請求項９記載の半導体集積回路装置。
12. 前記第１および前記第２の基板バイアス供給用セルが隣接してペアとして配置されていることを特徴とする請求項４〜１１のいずれか一に記載の半導体集積回路装置。

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