JP5308616B2 - 受光領域が拡張されたイメージセンサ及びその製造方法 - Google Patents
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Description
本発明は、イメージセンサに関し、特に、３次元集積構造の高性能ＣＭＯＳイメージセンサ及びその製造方法に関する。
イメージセンサは、光学的映像を電気信号に変換する半導体素子である。イメージセンサのうち、電荷結合素子（ＣＣＤ：Charge Coupled Device）は、それぞれのＭＯＳ（Metal-Oxide-Silicon）キャパシタが互いに非常に近接した位置に配置され、電荷キャリアがキャパシタに格納された後に移送される素子である。
一方、ＣＭＯＳ（Complementary MOS）イメージセンサは、制御回路及び信号処理回路を周辺回路として備えている。
ＣＭＯＳイメージセンサの周辺回路では、ＣＭＯＳ技術を用いて、画素数と同じだけＭＯＳトランジスタが形成されており、ＣＭＯＳイメージセンサでは、これらを用いて順に出力を検出するスイッチング方式を採用している。
図１は、ＣＭＯＳイメージセンサのチップレイアウトを示すブロック図である。
図１に示しているように、チップ中央にピクセルアレイ部１０が配置され、ロードライバ（Row driver）１５とカラムドライバ（Column driver）１４とがそれぞれピクセルアレイ１０のロー及びカラム方向に配置されており、ピクセルアレイ部１０とカラムドライバ１４との間にＣＤＳ（Corelated Data Sampling）部１３が配置され、ロードライバ１５と対向するピクセルアレイ１０のロー方向にＡＤＣ（Analog to Digital Converter）部１１と、ＰＧＡ（Programmable Gain Amplifier）部１２とが配置され、ロードライバ１５の側面及びピクセルアレイ部１０の上まで拡張された形状で、デジタルコントロールブロック１６（Digital control block）が配置されている。チップの外郭に沿って複数のパッド１７が配置され、パッド１７は各ブロックと接続する。
以下、図１の構造において、ピクセルアレイ部１０が受光領域であり、その他の領域が周辺領域である。図１のようなチップの構成によって、チップ面積に対するピクセルアレイ部１０の面積は、約４０％に限定される。
また、高画質のために、ピクセルサイズが減少するようになり、これによって、１つの受光素子で受光できる光の量が減少する。光の量の減少は、ノイズの増加によって、ノーズにイメージデータが埋没する危険性を増大させ、画質を劣化させる原因となる。
図２は、ユニットピクセル（単位画素）の構造を概略的に示す断面図である。
図２に示しているように、高濃度のＰ型Ｐ＋＋型領域とエピタキシャル層Ｐ−ｅｐｉとが積層された構造を有する基板ＳＵＢに、局部的にフィールド酸化膜ＦＯＸが形成されており、基板ＳＵＢ上には、トランスファトランジスタ（図示せず）を含む複数のトランジスタＴＲが形成されており、例えば、トランスファゲートの一側にアラインメントされた基板ＳＵＢの表面下に、深いイオン注入によるＮ型領域（図示せず）と基板ＳＵＢの表面に接する領域に位置したＰ型領域（図示せず）とからなるフォトダイオードＰＤが形成されている。図示していないが、トランスファゲートの他側にアラインメントされた基板ＳＵＢの表面下に、イオン注入による高濃度Ｎ型Ｎ＋型のフローティング拡散領域が形成されている。
フォトダイオードＰＤ及びトランスファゲートが形成された全面に、メタルライン形成前の絶縁膜（Pre-Metal Dielectric、図示せず）と、第１メタルラインＭ１及び第２メタルラインＭ２間に絶縁膜（Inter-Metal Dielectric-１;以下、ＩＭＤと記す）とが形成されている。
第１及び第２メタルラインＭ１、Ｍ２は、電源ラインまたは信号ラインと単位画素及びロジック回路とを接続するためのものであり、フォトダイオードＰＤ以外の領域に光が入射するのを防止するためのシールドとしての役割をも同時に果す。
また、ここでは第２メタルラインＭ２が、最終のメタルラインであると示されているが、それ以上のメタルラインを含む場合もあり得る。
第２メタルラインＭ２上には、下部構造の保護のための保護膜（Passivation Layer；以下、ＰＬと記す）が形成されており、ＰＬ上には、第２メタルラインＭ２の形成によって生じた段差を減少させるための第１オーバーコート層（Over Coating Layer；以下、ＯＣＬ１と記す）が形成されている。ここで、ＰＬは通常、窒化膜及び酸化膜の２重構造を有する。
ＯＣＬ１上には、各単位画素毎に、ＲＧＢ色相を実現するためのカラーフィルタアレイ（Color Filter Array；以下、ＣＦＡと記す）が形成されている。
通常は光の３原色であるＲ（Red：赤）、Ｇ（Green：緑）及びＢ（Blue：青）を用いるが、これ以外にも、補色であるイエロー（Y; Yellow）、深紅色（Magenta）（Magenta; Mg）、青緑色（Cyan; Cy）を用いることができる。
ＣＦＡ上には、マイクロレンズ（以下、ＭＬと記す）の形成時に、工程マージンを確保するための第２オーバーコート層（以下、ＯＣＬ２とする）が形成されている。
ＭＬ上には、ＭＬがひっかかったり破損したりすることを防止するための保護膜が形成されているが、ここでは省略した。
図２の構造から分かるように、１つのピクセル内でもチップの受光部分が広い空間を占めることができないために、実際、イメージセンサのチップ面積に対する光受光領域が占める面積がより一層減少することになる。
そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、イメージセンサチップ上で占める受光領域を最大限確保することができるイメージセンサ及びその製造方法を提供することにある。
上記目的を達成するために、本発明によれば、第１基板に配置された受光素子と第２基板に配置された周辺回路とが、３次元構造に集積されたイメージセンサであって、前記第１基板及び前記第２基板が、それぞれの前面に配置されたボンディングパッドを介して接合され、接合時に、前記第１基板の背面が上に配置され、前記第１基板の背面の最上部にマイクロレンズを備えることを特徴とするイメージセンサを提供することができる。
また、上記の目的を達成するために本発明によれば、第１基板の内部に、第１絶縁膜を形成するステップと、該第１絶縁膜上の前記第１基板に、エピタキシャル層を形成するステップと、該エピタキシャル層内にフォトダイオードを形成するステップと、該フォトダイオードに隣接した前記エピタキシャル層にトランスファトランジスタを形成するステップと、該トランスファトランジスタの上に第１ボンディングパッドを形成するステップと、第２基板に、複数のトランジスタを形成するステップと、前記第２基板の内部に拡張された接続部を形成するステップと、前記接続部に接続する第２ボンディングパッドを形成するステップと、前記第１ボンディングパッド及び前記第２ボンディングパッドが互いに対応するように、前記第１基板及び前記第２基板の前面を接合させるステップと、前記第２基板の背面で前記接続部に接続するように入出力パッドを形成するステップと、前記第１基板の背面で前記第１絶縁膜が露出するように前記第１基板の背面を除去するステップと、前記第１絶縁膜の上にマイクロレンズを形成するステップとを含むことを特徴とするイメージセンサの製造方法を提供することができる。
本発明は、１つの基板、例えば、ＳＯＩ（Silicon On Insulator）基板に受光素子だけを配置し、別の基板に受光素子を駆動するためのデジタルブロックとＡＤコンバータなどの周辺回路を配置する。この２つの基板は、深いコンタクト（Deep contact）によって、ウエハレベルの３次元集積構造に構成される。このように構成されたイメージセンサチップは、一方の面がほとんど１００％の受光領域をなるため、ピクセルサイズが減少しても特性の低下を防止することができる。
本発明によれば、チップ面積全体を受光面積として確保し、マイクロレンズとフォトダイオードとの間の距離を短くし、光効率を増大させることによって、イメージセンサの性能を大きく向上させることができる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図３は、本発明の実施の形態に係るイメージセンサの単位画素を示す断面図である。
本発明のＣＭＯＳイメージセンサでは、ＳＯＩで具現された第３絶縁膜１０１と、第３絶縁膜１０１上に形成されたカラーフィルタアレイ（ＣＦＡ）１１２と、カラーフィルタアレイ１１２上に形成されたオーバーコート層１１３と、オーバーコート層１１３上に形成されたマイクロレンズ（ＭＬ）１１４とマイクロレンズ１１４上に形成されたレンズ保護膜１１５と、第３絶縁膜１０１の下に形成され、互いに異なる２つのフォトダイオード用の不純物領域１０３、１０４からなるフォトダイオードＰＤと、フォトダイオードＰＤの下側の導電領域１０４と当接する導電性不純物領域１０５、例えばソース領域と、導電性不純物領域１０５から離隔されて配置された導電性不純物領域１０６と、導電性不純物領域１０５及び１０６をそれぞれソース及びドレインとするゲート電極１０７とを備える。ゲート電極１０７と導電性不純物領域１０５及び１０６とは、トランスファトランジスタＲＸを構成する。フォトダイオードＰＤと導電性不純物領域１０５、１０６とは、エピタキシャル層１０２に形成されている。
トランスファトランジスタＴｘの下には、第２絶縁膜１０８が形成されており、第２絶縁膜１０８を貫通して導電性不純物領域１０６に電気的に接続された接続部１０９が形成されており、第２絶縁膜１０８と接続部１０９との下には、第１絶縁膜１１０が配置されており、第１絶縁膜１１０を貫通して接続部１０９などに接続されたメタルライン１１１Ａ〜１１１Ｃが配置されている。
第１絶縁膜１１０からマイクロレンズ１１４までは、受光領域を示しており、この受光部はチップ全体のほとんど全面に配置される。
一方、受光素子を駆動するための周辺回路は、別の基板２００に集積されており、メタルライン１１１Ａ〜１１１Ｃと互いに対向するメタルライン２０６Ａ〜２０６Ｃを介して受光部に接続される。周辺回路部は、第２基板２００上に形成されたゲート電極２０１と、ゲート電極２０１とアラインメントされて第２基板２００の表層部に配置された導電性不純物領域であるソース／ドレイン領域２０２と、ゲート電極２０１上に形成された第１絶縁膜２０３と、第１絶縁膜２０３を貫通してソース／ドレイン２０２に接続された第１接続部２０４Ａを含み、第１接続部２０４Ａは、メタルライン２０６Ａ〜２０６Ｃと接続され、メタルライン２０６Ａ〜２０６Ｃは、第２絶縁膜２０５によって囲まれている。
第１絶縁膜２０３と第２基板２００とを貫通する第２接続部２０４Ｂを介してメタルライン２０６Ｃと第２基板２００の反対側で接続されたパッド２０７が配置されており、パッド２０７は、保護膜２０８によって外周を囲まれている。
図３の構造は、互いに異なる２つの基板に、それぞれ受光素子（受光領域）と周辺回路とを分離して形成し、フォトダイオードＰＤに近い部分が前面に位置するように受光素子が形成された基板をひっくり返して周辺回路が形成された基板と３次元的に集積させ、フォトダイオードに近い部分にカラーフィルタアレイとマイクロレンズとを形成し、その対向する部分にパッドを形成することによって完成される。
したがって、チップ全面に受光素子を配置でき、ピクセルサイズの減少による受光領域の減少とこれによる画質劣化を防止できる。
以下では、上記した構成を有するイメージセンサの製造方法を説明する。
図４Ａ〜図４Ｃは、本発明の実施の形態に係るＣＭＯＳイメージセンサの製造方法の各工程を示す断面図である。
図４Ａに示しているように、第１基板４００がＳＯＩ構造を有するように第１基板４００内部に第１絶縁膜４０１を形成する。第１絶縁膜４０１は、酸化膜系を用いて０．３μｍ〜１０μｍの厚さに形成する。
エピタキシャル成長（Epitaxial growth）工程を実施し、第１絶縁膜４０１上の第１基板４００にエピタキシャル層４０２を形成する。エピタキシャル層４０２は、０．３μｍ〜１０μｍの厚さに形成する。
以下では、エピタキシャル層４０２が、Ｐ型の導電型である場合を一例として説明する。
エピタキシャル層４０２に、Ｐ型及びＮ型の導電領域４０３、４０４が積層された構造のフォトダイオードＰＤを形成する。Ｐ型及びＮ型のフォトダイオード用の不純物領域４０３、４０４は、イオン注入、または蒸着及び成長などの方法を利用して形成できる。
Ｐ型導電領域４０３は、５０Å〜１０００Åの厚さに形成することが好ましい。
エピタキシャル層４０２上にゲート電極４０７を形成し、その両側のエピタキシャル層４０２の上部にソース／ドレインの不純物領域４０５、４０６を形成する。
フォトダイオードＰＤから、生成された光電荷を移動させるために、Ｎ型導電領域４０４と不純物領域４０５との一部が重畳するように形成する。
ゲート電極４０７と不純物領域４０５、４０６とは、フォトダイオードＰＤから、生成された光電荷を、フローティング拡散領域の役割を果す不純物領域４０６に伝達する役割を果たすトランスファトランジスタＴｘを構成する。
トランスファトランジスタＴｘ上に第２絶縁膜４０８を形成する。第２絶縁膜４０８は、酸化膜系の絶縁性物質の膜である。
第２絶縁膜４０８を選択的にエッチングし、不純物領域４０６を露出させた後、不純物領域４０６に電気的に接続した接続部４０９を形成する。
接続部４０９は、フローティング拡散領域の役割をする不純物領域４０６に蓄積された光電荷を周辺回路側に伝達する役割をする。
接続部４０９は、Ｔｉ、ＴｉＮ、ＴｉＷ、タングステンプラグなどを、単独で、またはこれらを積層して用い、１００Å〜１０００Åの厚さに形成する。
接続部４０９上に接続部４０９と電気的に接続し、周辺回路部と接続されるＣｕボンディングパッド４１１Ａ〜４１１Ｃを、第３絶縁膜４１０に囲まれるように形成する。
Ｃｕボンディングパッド４１１Ａ〜４１１Ｃは、０．３μｍ〜２．０μｍの厚さに形成する。
Ｃｕボンディングパッド４１１Ａ〜４１１Ｃは、ダマシン処理により形成することもでき、通常のリソグラフィにより形成することができる。
以上、図４Ａに示した構造を形成して、３次元集積以前の受光素子を形成する工程は完了する。
次いで、図４Ｂに示すような３次元集積以前の周辺回路を形成する工程を実施する。
第２基板５００に周辺回路を構成する各種素子を形成するが、ここではトランジスタだけを示す。
第２基板５００上にゲート電極５０１を形成した後、ゲート電極５０１にアライメントされるように、第２基板２００の表層部にソース／ドレインなどの不純物領域５０２を形成する。
トランジスタ形成工程が完了した第２基板５００の全面に第１絶縁膜５０３を形成する。
第１絶縁膜５０３と第２基板５００とをエッチングし、深いコンタクトホールを形成する。この時、コンタクトホールは、その直径が１μｍ〜５μｍ、その深さが５μｍ〜５０μｍになるように形成する。
深いコンタクトホールを埋め込む接続部にＷ（タングステン）を主に用いる。絶縁性ライナ（Liner）は、窒化膜と酸化膜とをステップカバレッジが３０％以上になるように１００Å〜３０００Åの厚さに形成する。
一方、Ｗライナには、Ｔｉ、ＴｉＮ、ＴｉＷを、単独で、またはこれらを組み合わせて用いて１００Å〜１０００Åの厚さに形成することもできる。ここで、ライナは図示されていない。
ライナ上にＷを、０．１μｍ〜１.５μｍの厚さに蒸着し、化学機械的研磨（Chemical Mechanical Polishing;以下、ＣＭＰと記す）工程を実施して平坦化された第２接続部５０４Ｂを形成する。
この時、第１絶縁膜５０３を選択的にエッチングして、不純物領域５０２及びゲート電極５０１のように電気的接続が必要である部分にも第１接続部５０４Ａが形成される。
第１接続部及び２接続部５０４Ａ、５０４Ｂ上に第１接続部及び２接続部５０４Ａ、５０４Ｂと電気的に接続され、受光素子と接続するＣｕボンディングパッド５０６Ａ〜５０６Ｃを第２絶縁膜５０５に囲まれるように形成する。
Ｃｕボンディングパッド５０６Ａ〜５０６Ｃは、０．３μｍ〜２.０μｍの厚さに形成する。
Ｃｕボンディングパッド５０６Ａ〜５０６Ｃは、ダマシン処理により形成する事もでき、通常リソグラフィ工程により形成できる。
後続の接合を容易にするために、第２絶縁膜５０５を一部リセスさせることが好ましい。この時、リセスの深さは、０．１μｍ〜１．０μｍ程度が好ましく、ドライまたはウェット方式を用いることができる。
以上、図４Ｂ示した構造を形成して、３次元集積以前の周辺回路の形成工程が完了する。
次に、図４Ｃに示しているように、受光素子が形成された第１基板４００と周辺回路が形成された第２基板５００とが互いに対向するようにボンディング（接合）される。
この時、それぞれのＣｕボンディングパッド４１１Ａ〜４１１Ｃと５０６Ａ〜５０６Ｃとが対応するようにした後、３００℃〜６００℃の温度で熱処理を実施することによって、２つの基板４００、５００の間の接合がなされる。
２つの基板４００、５００を接合する時、第１基板４００の背面が上部に位置するようにする。これは、第１基板４００の背面部分にフォトダイオードＰＤが形成され、この上にマイクロレンズが形成されるためである。
次に、図４Ｄに示しているように、第２基板５００の背面を一部除去して、第２接続部５０４Ｂが露出するようにする。この時、エッチングされる第２基板５００の背面の厚さは、残存する第２基板５００の厚さが５μｍ〜５０μｍ程度残るようにすることによって決まる。
この時、機械的研磨（Mechanical grinding）とＣＭＰを用いることができる。
露出した第２接続部５０４Ｂに接続するように、入出力パッド５０７を形成した後、入出力パッド５０７の上部だけをオープンさせ、他の部分は覆う保護膜５０８を形成する。
次に、第１基板４００のを全て除去して第１絶縁膜４０１が露出するようにする。この時、物理的研磨またはウェットエッチングを用いる。
このとき、第１絶縁膜４０１の平坦度及び膜厚の均一度が、最初にＳＯＩ構造の基板を形成した時の第１基板４００の均一度から±１０％以上変化しないようにする。
第１絶縁膜４０１上にカラーフィルタアレイ４１２を形成した後、カラーフィルタアレイ４１２上にオーバーコート層４１３を形成する。
次いで、フォトレジストを塗布した後、熱処理を実施すると、フォトレジストが溶けながらフォトレジストの表面張力によって凸状のマイクロレンズ４１４が形成される。
マイクロレンズ４１４上にレンズ保護膜１１５を形成する。レンズ保護膜４１５は、高温工程時、マイクロレンズ４１４の変形が発生するため、レンズ保護膜４１５ではＬＴＯ（Low Temperature Oxide）膜を主に用いる。ＬＴＯ膜は、３００℃以下の温度で形成する。
複数のメタルラインが無く、フォトダイオードＰＤとマイクロレンズ４１４との間に第１絶縁膜４０１とカラーフィルタアレイ４１２及びオーバーコート層４１３とが存在するため、焦点距離の確保が容易であり、光が減少する原因となる部分を減らすことができる。
第２基板５００の入出力パッド５０７に、ＢＧＡ（Ball Grid Array）法、または通常のパッケージ方法を用いてパッケージすることによって、イメージセンサチップを形成する工程が完了する。
上述の本発明によれば、３次元集積構造でイメージセンサを具現することによって、イメージセンサチップ全面を受光素子で具現できて光特性を極大化でき、マイクロレンズとフォトダイオードとの間の距離を短くし、光の減少を最小化して光電変換効率を増大させることができる。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、上記した本発明の実施の形態では、ＣＭＯＳイメージセンサを一例としているが、それ以外にも受光部とマイクロレンズとを有する全てのイメージセンサに適用が可能である。
また、本発明の実施の形態では、ウエハレベルで３次元集積構造のイメージセンサを具現したが、絶縁膜の接合によるウエハレベルの３次元集積構造及びチップ間のマルチスタック構造とチップとウエハとの間のマルチスタック構造またはＳＩＰ（System In Package）方式にも適用が可能である。
１０１、１０８、１１０、２０３、２０５ 絶縁膜
１０２ エピタキシャル層
１０３、１０４ フォトダイオード用不純物領域
ＰＤ フォトダイオード
１０５、１０６、２０２ 導電性不純物領域
１０７、２０１ ゲート電極
１０９、２０４Ａ、２０４Ｂ 接続部
１１２ カラーフィルタアレイ
１１１Ａ〜１１１Ｃ、２０６Ａ〜２０６Ｃ ボンディングパッド
１１３ オーバーコート層
１１４ マイクロレンズ
１１５ レンズ保護膜
２００ 第２基板
２０７ 入出力パッド
２０８ 保護膜
１０２ エピタキシャル層
１０３、１０４ フォトダイオード用不純物領域
ＰＤ フォトダイオード
１０５、１０６、２０２ 導電性不純物領域
１０７、２０１ ゲート電極
１０９、２０４Ａ、２０４Ｂ 接続部
１１２ カラーフィルタアレイ
１１１Ａ〜１１１Ｃ、２０６Ａ〜２０６Ｃ ボンディングパッド
１１３ オーバーコート層
１１４ マイクロレンズ
１１５ レンズ保護膜
２００ 第２基板
２０７ 入出力パッド
２０８ 保護膜
Claims (18)
- 受光素子であって、該受光素子の第１の端部に形成されたフォトダイオードと、該受光素子の該第１の端部とは反対側の第２の端部に形成された第１の複数のボンディングパッドと、該フォトダイオードで生成された光電荷を移動させるように構成されたトランスファトランジスタであって、該トランスファトランジスタは電極を有し、該フォトダイオードと該第１の複数のボンディングパッドとの間に位置するように配置され、該トランスファトランジスタの該電極は該フォトダイオードにより画定される平面より下に位置する、トランスファトランジスタとを備える受光素子と、
周辺回路素子であって、該周辺回路素子の一端に形成された第２の複数のボンディングパッドを備え、該周辺回路素子はさらに基板上に形成された周辺回路を備える、周辺回路素子と
を備え、
前記受光素子は前記周辺回路素子の最上部で前記第１の複数のボンディングパッドの１つが前記第２の複数のボンディングパッドの関連する一つに電気的に接続されて前記フォトダイオードと前記周辺回路との間の電気的接続を提供するように積層されることを特徴とするイメージセンサ。 - 前記第１の複数のボンディングパッド及び前記第２の複数のボンディングパッドが、Ｃｕを備えて形成されることを特徴とする請求項１に記載のイメージセンサ。
- 第１基板に、第１絶縁膜を形成するステップと、
前記第１絶縁膜上の前記第１基板に、エピタキシャル層を形成するステップと、
前記エピタキシャル層内にフォトダイオードを形成するステップと、
前記エピタキシャル層において、前記フォトダイオードの上部にトランスファトランジスタを形成するステップであって、該トランスファトランジスタの不純物領域が前記フォトダイオードに直接接続される、トランスファトランジスタを形成するステップと、
前記トランスファトランジスタの上部に複数の第１ボンディングパッドを形成するステップであって、前記トランスファトランジスタが前記フォトダイオードと該複数の第１ボンディングパッドの間に位置するように、複数の第１ボンディングパッドを形成するステップと
を備える受光素子を製造するステップと、
第２基板上に、複数のトランジスタを形成するステップと、
前記複数のトランジスタから離れて、前記第２基板から延在した複数の接続部を形成するステップであって、前記複数の接続部の少なくとも一つは前記第２基板を貫通するように形成される、複数の接続部を形成するステップと、
前記接続部の端部に複数の第２ボンディングパッドを形成するステップと
を備える周辺回路素子を製造するステップと、
前記第１ボンディングパッド及び前記第２ボンディングパッドが互いに対向し電気的に接続され、前記トランスファトランジスタの電極が前記フォトダイオードにより画定される平面の下に位置するように配置されるように、前記受光素子と前記周辺回路素子を共に積層し接合させるステップと、
前記第２基板の背面上に前記第２基板を貫通する前記複数の接続部の少なくとも一つに接続するように入出力パッドを形成するステップと、
前記第１基板の背面で前記第１絶縁膜が露出するように前記第１基板の背面を除去するステップと、
前記第１絶縁膜の上にカラーフィルタアレイ及びオーバーコート層を形成するステップと、
前記オーバーコート層の上にマイクロレンズを形成するステップと
を含むことを特徴とするイメージセンサの製造方法。 - 前記第１絶縁膜が、０．３μｍ〜１０μｍの厚さの酸化膜系の膜を備えて形成されることを特徴とする請求項３に記載のイメージセンサの製造方法。
- 前記第１及び第２ボンディングパッドが、Ｃｕを備えて形成されることを特徴とする請求項３に記載のイメージセンサの製造方法。
- 前記第２基板を貫通する前記少なくとも一つの前記複数の接続部の直径が１μｍ〜５μｍであり、前記第２基板を貫通する前記少なくとも一つの前記複数の接続部の長さが５μｍ〜５０μｍであることを特徴とする請求項３に記載のイメージセンサの製造方法。
- 前記受光素子と前記周辺回路素子を接合させる前記ステップが、３００℃〜６００℃の範囲の温度で実施されることを特徴とする請求項５に記載のイメージセンサの製造方法。
- 前記入出力パッドを形成する前記ステップが、
前記複数の接続部の少なくとも１つが露出するように前記第２基板の背面の一部を除去するステップと、
前記入出力パッドを、露出された前記複数の接続部の一つに電気的に接続するように形成するステップと
を含むことを特徴とする請求項３に記載のイメージセンサの製造方法。 - 前記第２基板の前記背面の前記一部を除去する前記ステップにおいて、前記第２基板が５μｍ〜５０μｍの厚さに残るように前記第２基板を除去することを特徴とする請求項８に記載のイメージセンサの製造方法。
- 前記第２基板の前記背面の前記一部を除去する前記ステップにおいて、機械的研磨または化学的機械的研磨法を用いることを特徴とする請求項８に記載のイメージセンサの製造方法。
- 前記第２ボンディングパッドを形成する前記ステップが、
前記接続部上に第２絶縁膜を形成するステップと、
該第２絶縁膜を選択的にエッチングして前記接続部を露出させるステップと、
露出された前記接続部に接続され、前記第２絶縁膜と平坦化されるように第２ボンディングパッドを形成するステップと
を含むことを特徴とする請求項３に記載のイメージセンサの製造方法。 - 前記第２ボンディングパッドを形成する前記ステップの後、前記第２絶縁膜を０．１μｍ〜１μｍだけリセスするステップをさらに含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
- 前記周辺回路が、
前記基板と前記第２の複数のボンディングパッドとの間に配置された複数のトランジスタと、
前記第２の複数のボンディングパッドから前記複数のトランジスタの少なくとも１つへ延在する１以上の第１接続部と、
前記第２の複数のボンディングパッドが配置された前記端部とは反対側の前記周辺回路素子の反対側の端部上に配置された入出力パッドと、
前記第２の複数のボンディングパッドと前記入出力パッドとの間の電気的経路を形成する、前記基板を通って延在する少なくとも１つの第２接続部と
を備えることを特徴とする、請求項１に記載のイメージセンサ。 - 前記受光素子の前記第１の端部の上方に形成されたマイクロレンズと、
前記フォトダイオードと前記マイクロレンズとの間に配置されたカラーフィルタアレイと、
ＳＯＩ（Silicon On Insulator）構造で形成された絶縁膜であって、前記絶縁膜は前記カラーフィルタアレイと前記フォトダイオードとの間に配置された、絶縁膜と
をさらに備え、
前記トランスファトランジスタの不純物領域の１つが前記フォトダイオードに直接接続されることを特徴とする、請求項１に記載のイメージセンサ。 - 前記フォトダイオードは、２つの異なる導電領域を備え、該２つの異なる導電領域のＰＮ接合が水平に形成されることを特徴とする、請求項１に記載のイメージセンサ。
- 前記フォトダイオードは、２つの異なる導電領域を備え、該２つの異なる導電領域のＰＮ接合が水平に形成されることを特徴とする、請求項３に記載のイメージセンサの製造方法。
- 前記少なくとも一つの前記第２接続部の直径が１μｍ〜５μｍであり、前記少なくとも一つの前記第２接続部の長さが５μｍ〜５０μｍであることを特徴とする請求項１３に記載のイメージセンサ。
- 前記絶縁膜が、０．３μｍ〜１０μｍの厚さの酸化膜系の膜を備えて形成されることを特徴とする請求項１４に記載のイメージセンサ。
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