JP5570377B2 - 固体撮像装置 - Google Patents

Description

本発明は固体撮像装置に関し、具体的には、光電変換部と画素回路部とを別基板に分けて構成した固体撮像装置に関する。

固体撮像装置において、光電変換部と画素回路部とを別基板に分けて形成し、それらをマイクロバンプ等で電気的に接続する構成が知られている。

特許文献１には、画素回路を構成する増幅トランジスタと選択トランジスタ、もしくは選択トランジスタのみを第２の半導体基板に配する構成が記載されている。

また特許文献２には、第１及び第２チップを備えた固体撮像装置が開示されている。第１チップの複数の受光画素は受光面に配列され、入射光に応じた電気信号を生成する。そして、貫通配線により受光画素の電気信号を受光面の反対面へ伝達する。第２チップには、読み出し回路が形成される。読み出し回路は、貫通配線を介して電気信号を読み出して画像信号として出力する。この固体撮像装置は、上記第１チップの反対面と、上記第２チップの読み出し回路とが対向する向きに配置され、貫通配線と読み出し回路との端子間が電気的に接合される。更に、画素ごとに信号電荷のメモリ領域などを設けることにより、グローバル電子シャッタを実現すること、また、画素単位にＡＤ変換回路を追加することによって、デジタル画像信号を出力することが開示されている。

特開２００９−１７０４４８号公報 特開２００８−２３５４７８号公報

しかしながら特許文献１の構成では近年多様化する固体撮像装置の機能を満足させるには不十分である。例えばダイナミックレンジの向上、電子シャッタ機能、画素ごとにＡＤ変換を行う機能等を実現するためには、画素付加回路が必要となる。

これに対して特許文献２には、画素ごとにメモリ領域、ＡＤ変換回路などの画素付加回路を設ける旨の開示がある。また第２チップに設けられた読み出し回路を遮光する旨の開示がある。

ただし特許文献２には遮光構造の具体的な構造に関しては開示がない。むしろ、特許文献２によれば、読み出し回路の上方は、第１チップで覆われるため、遮光層を省略したり薄膜化することが可能になると記載されている。しかしながら、ダイナミックレンジの向上、電子シャッタ機能、画素ごとにＡＤ変換を行う画素付加回路を設けた場合には、さらなる遮光構造の検討が必要となる。

本発明は上記課題に鑑み、画素付加回路を設けた場合の画素付加回路の好適な遮光構造を提供することを目的とする。

本発明は、光電変換部と前記光電変換部の信号電荷をフローティングノードへ転送する転送部と前記フローティングノードの電位を基準電位に設定するリセット部と、前記フローティングノードに転送された信号電荷に基づく信号を増幅する増幅部と、前記フローティングノードに保持された信号電荷もしくは、前記増幅部で増幅された信号を処理する画素付加回路を有する画素を複数有する画素配列と、を有し、前記光電変換部、前記転送部、及び前記フローティングノードに含まれる半導体領域が第１の基板に配され、前記画素付加回路が第２の基板に配される固体撮像装置であって、前記光電変換部を透過した光の前記画素付加回路への入射を抑制する第１の遮光部材が前記第１の基板に配され、前記光電変換部を透過した光の前記画素付加回路への入射を抑制する第２の遮光部材が前記第２の基板に配され、前記画素付加回路は、前記第１の遮光部材を前記第２の基板へ垂直投影した投影領域に配された部分と、前記投影領域の外側に配された部分とを含み、前記第２の遮光部が、少なくとも、前記画素付加回路の前記投影領域の外側に配された部分への光の入射を抑制することを特徴とする。

本発明によれば、光電変換領域の面積を減少させることなく、画素ごとに高度な信号処理が可能となる。

実施例１の画素の等価回路図である。 実施例１の画素に供給される駆動パルスの一例を示す図である。 固体撮像装置の断面図である。 固体撮像装置の平面図の第１の例を示す図である。 固体撮像装置の平面図の第２の例を示す図である。 固体撮像装置の平面図の第３の例を示す図である。 固体撮像装置の平面図の第４の例を示す図である。 変形例の駆動パルスの一例を示す図である。 変形例の画素の等価回路図である。 他の変形例の駆動パルスの一例を示す図である。 実施例２の画素の等価回路図である。 実施例３の画素の等価回路図である。

本発明は、光電変換部が配された第１の基板と、画素付加回路が配された第２の基板を有する固体撮像装置に関するものである。より具体的には、第１の基板に前記光電変換部を透過した光の画素付加回路への入射を抑制する第１の遮光部材が配されている。画素付加回路は前記光電変換部で生じた信号もしくはこの信号を増幅した信号に対して、何らかの信号処理を行うものである。具体例は以下の実施例で詳細に説明する。

（実施例１）
図１に本発明の実施例１における画素の等価回路図を示す。ここでは１画素のみを示すが実際には画素を複数含んで画素配列が構成される。本実施例においては画素付加回路として、感度切り替え用の容量が設けられている。

１０１は光電変換部であり、光の入射により光電変換が行われ、正孔と電子が生じる。光電変換部１０１としては例えばフォトダイオードが用いられる。

１０２は転送部であり、光電変換部１０１の電荷を信号読み出し用のフローティングノード１０３に転送する。転送部１０２には例えばＭＯＳトランジスタ（転送ＭＯＳトランジスタ）が用いられる。

１０３はフローティングノードである。フローティングノード１０３としては例えばフローティングディフュージョン（以下ＦＤ）が含まれる。

１０４はリセット部であり、少なくともフローティングノード１０３の電位を基準電位に設定する。更に、リセット部と転送部１０２とを同時にオン状態とすることにより光電変換部１０１の電位を基準電位に設定してもよい。リセット部１０４としては例えばＭＯＳトランジスタ（リセットＭＯＳトランジスタ）が用いられる。

１０５は増幅部であり、光電変換部１０１で生じた電荷対のうち一方の電荷に基づく信号を増幅して出力する。増幅部１０５としては例えばＭＯＳトランジスタ（増幅ＭＯＳトランジスタ）が用いられ、図１の場合には増幅ＭＯＳトランジスタのゲートとＦＤとが電気的に接続された構成となる。

１０６は転送部の動作を制御するための転送制御線である。

１０７はリセット部の動作を制御するためのリセット制御線である。転送部１０２、リセット部１０７がＭＯＳトランジスタの場合には制御線１０６、１０７はＭＯＳトランジスタのゲートに、該トランジスタがオン、オフするパルスを伝達する配線である。

１０８は共通出力線であり、増幅部１０５で増幅された信号が出力される。画素配列に含まれる複数の画素からの信号が読み出される。共通出力線１０８が画素列ごとに設けられている場合には、各共通出力線を垂直出力線と呼ぶことができ、画素列に含まれる複数の画素からの信号が順次読み出される。

１０９は電流源である。増幅部１０５へバイアス電流を供給する。本回路構成においては、電流源１０９は増幅部１０５のＭＯＳトランジスタをソースフォロワ動作させるためのバイアス電流を供給する。

１１０は画素付加回路である。画素付加回路１１０はスイッチ１１１と容量１１２を含んで構成される。スイッチ１１１を介して容量１１２の一方のノードがフローティングノード１０３に接続可能な構成となっている。

なお更に画素付加回路１１０と共通出力線１０８との間に、画素の選択を制御する選択トランジスタ（不図示）を配してもよい。

１１３はスイッチ１１１の導通を制御するための制御配線である。
Ｖ１は増幅部１０５及びリセット部１０４を構成するＭＯＳトランジスタのドレインに供給される電圧である。ここでは共通電圧で記載しているが電圧供給配線を分けて別電源とすることも可能である。Ｖ２は電流源１０９に供給される電圧である。

画素を構成する要素のうち、ｐｉｘＡは第１の基板に配される部分を示し、ｐｉｘＢは第２の基板に配される部分を示している。ｐｉｘＡ、ｐｉｘＢにより画素ｐｉｘが構成される。具体的には第１の基板には光電変換部１０１、転送部１０２及びフローティングノード１０３の一部を構成するＦＤが配されている。第２の基板には画素付加回路１１０が配されている。更に、第２の基板には、リセット部１０４、増幅部１０５、共通出力線１０８、電流源１０９が配される。ＦＤと増幅ＭＯＳトランジスタのゲート、リセットＭＯＳトランジスタのソースとが電気的に接続されている。

以上、画素の構成に関して具体的に説明したが、上記構成に限定されない。例えば増幅部１０５を構成するトランジスタとして接合型電界効果型トランジスタ（ＪＦＥＴ）を用いることもできる。また正孔を信号電荷として用いる構成としてもよい。この場合には転送ＭＯＳトランジスタをＰＭＯＳトランジスタとすればよい。また複数の光電変換部１０１で増幅部１０５、リセット部１０４を共有する構成としても良い。

また複数の基板への画素の構成を振り分けも上記の構成に限られない。上記構成以外にも、リセット部１０４、増幅部１０５を第１の基板に配しても良い。しかしながら画素付加回路１１０は第２の基板に配する必要がある。

次に、画素付加回路１１０の具体的動作に関して説明する。以下の説明では、転送部、リセット部、増幅部としてＭＯＳトランジスタを用い、信号電荷として電子を用いる構成で説明を行う。

第１の基板に光電変換部１０１と転送部１０２を構成する転送ＭＯＳトランジスタとＦＤとが配される。第２の基板にリセットＭＯＳトランジスタと増幅ＭＯＳトランジスタ、画素付加回路１１０が配される。光電変換部１０１で発生した信号電荷は転送部１０２によりフローティングノード１０３に転送される。フローティングノード１０３に転送された信号電荷は、フローティングノード１０３の容量に応じて電圧に変換される。この電圧の変化量Ｖは、フローティングノードの容量値をＣ、信号電荷量をｑとすると、
Ｖ＝ｑ／Ｃ
の関係となる。したがってフローティングノード１０３の容量値が小さければ電圧の変化量Ｖが大きく感度が高くなる。また反対にフローティングノード１０３の容量値が大きければ感度が低くなる。

画素付加回路１１０はこの画素感度を切り換える機能を有する。スイッチ１１１と容量１１２により、フローティングノード１０３の容量値を切り替えることが可能となる。すなわち制御配線１１３に供給されるパルスがハイレベルとなりスイッチ１１１がオンとなれば、容量１１２がフローティングノードの容量に付加される。これによりフローティングノード１０３全体の容量値が大きくなり、画素の感度が低下する（低感度モード）。制御配線１１３に供給されるパルスがローレベルとなりスイッチ１１１がオフとなれば、容量１１２はフローティングノード１０３から切り離される。これによりフローティングノード１０３全体の容量値が小さくなり画素の感度が高くなる（高感度モード）。高感度モードと、低感度モードとを適宜切り替えて撮像することで画像を構成する信号のダイナミックレンジを拡大することが可能となる。また容量１１１を光電変換部１０１が飽和した後の溢れた電荷を保持する用途として用いてもよい。

図２に画素に供給される駆動パルスの一例を示す。図２（ａ）が高感度モード、図２（ｂ）が低感度モードの駆動パルスを示す。すべてハイレベルのパルスで導通し、ローレベルのパルスで非導通となる。

両者に共通する駆動シーケンスとしては、まずリセット制御線１０７に供給されるパルスがハイレベルからローレベルに遷移する。これによりフローティングノード１０３に基準電位を供給するリセット動作が解除される。

そして転送制御線１０６に供給されるパルスがローレベルからハイレベルに遷移し、光電変換部１０１の信号電荷がフローティングノード１０３に転送される。これらの動作期間中、選択画素においては、Ｖ１はハイレベルを保持しており、共通出力線１０８に信号が出力可能な状態となっている。非選択の画素はＶ１がローレベルとなっている。

両者の駆動シーケンスとして異なるのは、制御線１１３に供給されるパルスである。高感度モードにおいてはローレベルに保持されており、低感度モードにおいてはハイレベルに保持されている。このような動作により、高感度モードにおいては容量１１２がフローティングノード１０３から切り離され、低感度モードにおいては容量１１２がフローティングノード１０３に接続された状態となる。

図３に第１の基板に配された素子と第２の基板に配された素子との電気的接続を説明するための模式的断面図を示す。本図では画素単位が繰り返して配置されていることを説明するために２画素分の断面図を示している。

２０１は光電変換部１０１が配される第１の基板、２０２は画素付加回路が配される第２の基板である。

第１の基板は第１の半導体基板とこの第１の半導体基板上に配された第１の絶縁膜を含んで構成される。ここで第１の絶縁膜はいわゆる層間絶縁膜であり、複数の配線層間を絶縁するためのものである。第１の絶縁膜は複数の絶縁膜を積層した構造でもよい。

第２の基板は第２の半導体基板とこの第２の半導体基板上に配された第２の絶縁膜を含んで構成される。第２の絶縁膜も同様に層間絶縁膜であり、複数の絶縁膜を積層した構造でもよい。

また図１の等価回路に対応する断面構造には図１と同じ符号を用いて詳細な説明を省略する。

１０１ａはＮ型の半導体領域である。信号電荷である電子を蓄積可能な領域である。１０１ｂは第１のＰ型の半導体領域である。１０１ｃは第２のＰ型の半導体領域である。Ｎ型の半導体領域１０１ａ、第１のＰ型半導体領域１０１ｂ、第２のＰ型半導体領域１０１ｃにより光電変換部１０１となるフォトダイオードが構成される。第２のＰ型半導体領域１０１ｃは、転送ＭＯＳトランジスタのチャネルを提供するウエルとしても機能している。図の矢印は入射光を示す。本実施例においては光が第１のＰ型半導体領域１０１ｂ側から入射する裏面照射型である。

２１０は第１及び第２のＰ型半導体領域１０１ｂ、１０１ｃに基準電圧を供給するための第３のＰ型半導体領域である。第３のＰ型半導体領域１０１ｃにはコンタクトプラグ、電源供給線を介して基準電圧が供給される。第３のＰ型半導体領域１０１ｃは、第１及び第２のＰ型半導体領域１０１ｂ、ｃよりも不純物濃度が高い。供給される基準電圧としては例えば０Ｖである。

第１の基板と第２の基板との電気的接続は、第１及び第２の絶縁膜に設けられた導電体を電気的に接続することにより行う。第１及び第２の半導体基板を貫通させる貫通配線を用いることなく電気的接続を行うことが可能である。

画素付加回路１１０を構成するスイッチ１１１、容量１１２は光電変換部が配された第１の基板には配置せず、光電変換部が配されない第２の基板に配する。そのため、光電変換部の開口を十分に確保することが可能となり感度を向上させることが可能となる。また容量１１１の占有面積を大きくすることが可能となり、低感度モード時の感度をより低下させることが可能となる。これによって光量の大きな光に対しても線形性の優れた信号を出力することが可能となる。

更に、本実施例の構成によれば、画素付加回路１１０の遮光性能を高めることが可能となる。画素付加回路１１０を構成する、スイッチ１１１、容量１１２に接続されている半導体領域に光が入射すると容量１１２に保持した信号レベルが変化する。仮に、画素付加回路１１０を第１の基板に配した場合には、光電変換部１０１が第１の基板に配されているため、上記半導体領域の遮光性能を高めることは困難である。これに対して、画素付加回路１１０を光電変換部１０１が配されていない第２の基板に配することにより、上記半導体領域の遮光性能を充分高めることが可能となる。更に、第１の基板に配された遮光部材の少なくとも一部を用いて、画素付加回路の全体を平面的に覆う構成としている。この具体的な平面構成に関しては図４〜６においてさらに詳細に説明する。

また、本実施例では第１の基板と第２の基板の配線を利用してスイッチ１１１、容量１１２に接続されている半導体領域の遮光を行なっている。更に遮光専用の部材を設けてもよい。

図４に図３に対応する平面図を示す。特に本発明に関係する各回路素子と遮光部材との位置関係が分かる部分を抜き出している。

３０１は光電変換部、３０２は転送部、３０３はフローティングノードを構成するＦＤである。３０４はＦＤ３０３と画素の増幅ＭＯＳトランジスタのゲートを電気的に接続する配線である。３０５は第３のＰ型半導体領域１０１ｃに基準電圧を供給するための配線である。３０６は画素回路配置領域、３０７は画素付加回路配置領域である。３０８はＦＤ３０３と増幅ＭＯＳトランジスタのゲート及びリセットＭＯＳトランジスタのソースとを接続するための配線である。３０９は画素付加回路のスイッチと容量とを電気的に接続するための配線である。配線３０４、３０５が第１の基板に配される第１の遮光部材として機能している。配線３０８、３０９とが第２の基板に配される第２の遮光部材として機能する。第１の遮光部材、第２の遮光部材によって画素付加回路領域の少なくとも一部に対する光の入射を抑制する。より好ましくは画素付加回路領域全体に対しての光の入射を抑制するのがよい。

ここで第２の遮光部材の配置、形状に関して説明する。図４において、第１の遮光部材の第２の基板側への垂直投影した領域は画素付加回路配置領域の全体を平面的に覆っていない。配線３０４、３０５との間にスペースが存在するためである。このような場合にこのスペースに対応する位置に第２の遮光部材を配するとスペースを抜けてきた光を効果的に遮光できるため好ましい。

図５から７を用いて遮光部材の他の例を説明する。
図５に本実施例の固体撮像装置の平面図の第１の例を示す。図５（ａ）は第１の基板を上面からみた図であり、図５（ｂ）は第２の基板を上面からみた図である。ここでは２×２の画素を示しているが、更に多数の画素が配されていてもよい。

４００ａは第１の基板に配された第１の遮光部材、４００ｂは第１の遮光部材４００ａを第２の基板側に垂直投影した投影領域を示す。４０１は光電変換部、４０２は転送部、４０３はフローティングノードを構成するＦＤである。４０４は画素回路配置領域、４０５は画素付加回路配置領域である。第２の基板には遮光部材が設けられていない。

画素付加回路配置領域は、光電変換部を第２の基板側への垂直投影した投影領域４００ｂ内に配されており、投影領域４００ｂ外には配されていない。第１の遮光部材４００ａは光電変換部の一部を平面的に覆い、且つ、その投影領域４００ｂは画素付加回路配置領域の全体を覆っている。また投影領域４００ｂは画素配置領域の一部も平面的に覆っている。

このような配置とすることにより、光電変換部を透過してきた光を光電変換部へ反射させて感度を高めることが可能となり、且つ、画素付加回路への光の入射も抑制することが可能となる。

図６に本実施例の固体撮像装置の平面図の第２の例を示す。図６（ａ）は第１の基板を上面からみた図であり、図６（ｂ）は第２の基板を上面からみた図である。図４、５の配置との違いは第１の遮光部による投影領域が、画素付加回路の全体を平面的に覆うが、画素回路は覆っていない点である。

５００ａは第１の基板に配された第１の遮光部材、５００ｂは第１の遮光部材５００ａを第２の基板側に垂直投影した投影領域を示す。５０１は光電変換部、５０２は転送部、５０３はフローティングノードを構成するＦＤである。５０４は画素回路配置領域、５０５は画素付加回路配置領域である。

画素付加回路は画素回路に比べてより高い遮光性能を求められる場合がある。特に画素付加回路が容量を含む場合には、占有面積が大きいこともあり、より高い遮光性能が要求される。このような場合には、本例のように画素付加回路のみを平面的に覆う構成も考えられる。ただし画素回路領域上には、画素回路領域の配線は設けられるため、これらの配線が遮光部材を兼ねて一定の遮光性能を有してもよい。

図７に本実施例の固体撮像装置の平面図の第３の例を示す。図７（ａ）は第１の基板を上面からみた図であり、図７（ｂ）は第２の基板を上面からみた図である。ここでは２×２の画素を示しているが、更に多数の画素が配されていてもよい。第１，２の例と異なる点は第２の基板にも第２の遮光部材が配されている点である。

６０１は光電変換部、６０２は転送部、６０３はフローティングノードを構成するＦＤである。６０４は画素回路配置領域、６０５は画素付加回路配置領域である。

６００ａは第１の基板に配された遮光部材、６００ｂは第２の基板に配された遮光部材、６００ｃは遮光部材６００ａの第２の基板側に垂直投影した投影領域を示す。本例においては、第１の基板に配された遮光部材の第２の基板側への投影領域６００ｃが画素付加回路領域６０５の一部の領域を平面的に覆っており、第２の基板に配された遮光部材６００ｂが他の一部を覆っている。遮光部材６００ｂと投影領域６００ｃとにより画素付加回路領域の全体が平面的に覆われた構成となっている。

このような構成によっても画素付加回路領域への光の入射を抑制することが可能である。

遮光部材としては遮光専用の部材を配線層と同一層により形成して設けることもできるし、配線そのものを兼用させることもできる。

特に第３の例によれば複数の配線層を用いて形成した遮光部材を用いて画素付加回路領域を遮光できるので遮光性を高めることが可能となる。更に、図７の構成のように、光電変換部を第２の基板に垂直投影した際の投影領域外に、画素付加回路領域が存在する場合には複数の配線層で形成された遮光部材で遮光するのがよい。

（変形例１）
次に実施例１の第１の変形例を示す。画素付加回路１１０の構成部材としてスイッチ、容量を有する点は同様であるが、画素付加回路１１０を電子シャッター、特にグローバル電子シャッタ用の部材として用いることもできる。この場合、１フレーム中の最後に読みだされる画素は画素付加回路において長時間保持されることとなるため、画素付加回路には高い遮光性能が要求される。

図８に本変形例の駆動パルスの一例を示す。図８（ａ）はｎ行目の画素に供給される駆動パルス、図８（ｂ）はｎ＋１行目に供給される駆動パルスを示す。

まず、Ｔ１以前においては、リセット制御線１０７（ｎ）、１０７（ｎ＋１）に供給されるパルスがハイレベルであり、Ｖ１（ｎ）、Ｖ１（ｎ＋１）がハイレベルである。したがってフローティングノードの電位が基準電位にリセットされる。

次に、Ｔ１においてリセット制御線１０７（ｎ）、１０７（ｎ＋１）に供給される駆動パルスがハイレベルからローレベルに遷移し、Ｖ（ｎ＋１）がローレベルに遷移する。これにより、フローティングノード１０３の電位がフローティングとなり、ｎ＋１行目の増幅ＭＯＳトランジスタのドレイン電位がオフ電位となる。したがってｎ＋１行目の画素が非選択状態となる。

次にＴ２において、転送制御線１０６、制御線１１３に供給されるパルスが全画素一括でローレベルからハイレベルに遷移する。続いてＴ３において、転送制御線１０６、制御線１１３に供給されるパルスが全画素一括でハイレベルからローレベルへ遷移する。これにより、全画素の光電変換部での蓄積期間の終了をそろえることが可能となる。転送された信号電荷は、容量１１２に保持される。

次にＴ４において、制御線１１３（ｎ）に供給されるパルスがローレベルからハイレベルへ遷移する。続いてＴ５において、制御線１１３（ｎ）に供給されるパルスがハイレベルからローレベルへ遷移する。これにより容量１１２に保持されていた信号が、フローティングノード１０３に転送される。そして増幅部を介してｎ行目の画素の信号が共通出力線に信号が読み出される。

次にＴ６において、Ｖ１（ｎ）がハイレベルからローレベルに遷移し、Ｖ１（ｎ＋１）がローレベルからハイレベルに遷移する。これによりｎ行目の画素が非選択状態となり、ｎ＋１行目の画素が選択状態となる。

次にＴ７において、リセット制御線１０７（ｎ）、１０７（ｎ＋１）に供給されるパルスがローレベルからハイレベルに遷移する。続いてＴ８において、リセット制御線１０７（ｎ）、１０７（ｎ＋１）に供給されるパルスがハイレベルからローレベルに遷移する。これによりｎ＋１行目のフローティングノードの電位が基準電位に設定される。Ｔ７−Ｔ８において、リセット制御線１０７（ｎ）に供給されるハイレベルのパルスは供給せずにローレベルのままとしても良い。しかし、ハイレベルとすることによりｎ行目の非選択状態を確実なものとすることができるため好ましい。ただし、増幅ＭＯＳトランジスタのドレインと、リセットＭＯＳトランジスタのドレインとに供給される配線を分け、増幅ＭＯＳトランジスタのドレイン電位を一定とした場合は、上記ハイレベルパルスの供給が必要となる。

次にＴ９において、制御線１１３（ｎ＋１）に供給されるパルスがローレベルからハイレベルへ遷移する。続いてＴ１０において、制御線１１３（ｎ＋１）に供給されるパルスがハイレベルからローレベルへ遷移する。これにより容量１１２に保持されていた信号が、フローティングノード１０３に転送される。そしてｎ＋１行目の画素の信号が増幅部を介して共通出力線に信号が読み出される。

このような動作によって、画素付加回路１１０を電子シャッタ用の信号保持部として用いることが可能となる。また感度切替動作と、電子シャッタ動作とを切り換えて動作させる制御部を有して、制御部からの制御信号により上記駆動を切り替えるようにしても良い。

（変形例２）
次に実施例１の変形例２の説明を行なう。実施例１及び変形例１と同様に画素付加回路としてスイッチと容量を有する。更に変形例１と同様に画素付加回路が電子シャッタの信号保持部として機能する点は共通である。ただし、その回路の接続関係が異なる。

図９に変形例２の画素の等価回路図、図１０に駆動パルス図の一例を示す。

８０１は光電変換部である。８０２は第１の転送部である。８０３は第１フローティングノードである。８０４はリセット部である。８０５は増幅部である。８０６は選択部である。４０７は第２のフローティングノードである。８０８は共通出力線である。８０９は電流源である。８１０は画素付加回路である。８１１はスイッチ、８１２は容量であり、画素付加回路に含まれている。８１３はオーバーフロードレイン用のスイッチである。

φＴＸ１は第１の転送部の導通を制御する第１の転送制御線に供給されるパルス、φＴＸ２は第２の転送部の導通を制御する第２の転送制御線に供給されるパルスである。φＲＥＳはリセット部の導通を制御するリセット制御線に供給されるパルス、φＳＥＬは選択部の導通を制御する選択制御線に供給されるパルスである。φＯＦＤはオーバーフロードレインへの導通を制御するＯＦＤ制御線に供給されるパルスである。

図１０において本変形例の動作を説明する。
まずＴ１においてｎ行目のφＲＥＳがハイレベルからローレベルに遷移する。これによりｎ行目の第２フローティングノードの電位がフローティングとなる。

次にＴ２において、全行のφＴＸがローレベルからハイレベルに遷移し、続いてＴ３において全行のφＴＸ１がハイレベルからローレベルに遷移する。これにより全画素の光電変換部の信号が、容量８１２に転送されて保持される。

次にＴ４において、全行のφＯＦＤがローレベルからハイレベルに遷移する。これにより光電変換部で発生した電荷がオーバーフロードレインに排出される。

次にＴ５において、ｎ行のφＴＸ２がローレベルからハイレベルに遷移し、Ｔ６においてｎ行のφＴＸ２がハイレベルからローレベルへ遷移する。これによりｎ行目の画素の容量８１２で保持されていた信号が、第２のフローティングノード８０７へ転送される。第２のフローティングノード８０７は増幅部８０５を構成する増幅ＭＯＳトランジスタのゲートと電気的に接続されている。第２のフローティングノードに転送された信号が増幅部８０５により増幅され共通出力線８０８に出力される。

次にＴ７において、ｎ行目のφＳＥＬがハイレベルからローレベルへ遷移する。これによりｎ行目の画素が非選択状態となる。同時に、ｎ＋１行目のφＲＥＳがハイレベルからローレベルに遷移する。これによりｎ＋１行目の画素の第２のフローティングノードの電位がフローティングとなる。

次にＴ８において、ｎ＋１行目のφＳＥＬがローレベルからハイレベルに遷移する。これによりｎ＋１行目の画素が選択状態となる。

次にＴ９において、ｎ＋１行のφＴＸ２がローレベルからハイレベルに遷移し、Ｔ１０においてｎ＋１行のφＴＸ２がハイレベルからローレベルへ遷移する。これによりｎ＋１行目の画素の容量８１２で保持されていた信号が、第２のフローティングノード８０７へ転送される。第２のフローティング部８０７は増幅部８０５を構成する増幅ＭＯＳトランジスタのゲートと電気的に接続されている。第２のフローティングノードに転送された信号が増幅部８０５により増幅され共通出力線８０８に出力される。

以上説明したように本実施例の変形例によれば、光電変換部の受光面積を低下させること無く、画素付加回路を設けることにより電子シャッタ、より好ましくはグローバル電子シャッタ動作を行なうことが可能となる。このような画素付加回路を図４〜６で示した遮光構造により遮光することにより、光電変換部を透過してきた光の、画素付加回路への入射を抑制することが可能となる。

（実施例２）
図１１に本発明の実施例２における画素の等価回路図を示す。
本実施例の実施例１との違いは画素付加回路とその配線接続関係である。実施例１と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。符号に付した添え字は、繰り返し配置された同一機能を有する他の素子と区別するために付したものである。

実施例１と同様にｐｉｘＡは第１の基板に、ｐｉｘＢは第２の基板に配されている。本実施例における断面構造の主要部は実施例１と同様であるため省略する。

本実施例は２つの光電変換部１０１とこれらに対応する転送部１０２とによる組を有し、この１組に対し共有の増幅部、リセット部を設ける構成である。ここでは４画素を示すが実際には更に多数の画素を含んで画素配列を構成してもよい。

画素付加回路１００１は、フローティングノード１０３−１、１０３−２の電気的接続を制御するためのスイッチである。

制御配線１００２に供給されるパルスがハイレベルとなった時、画素付加回路１００１はオン状態となりフローティングノード１０３−１と１０３−２は導通状態となる。このとき例えば転送制御線１０６−１、１０６−３に供給されるパルスをハイレベルとし、転送部１０２−１，１０２−３をオン状態とする。これにより光電変換部１０１−１、１０１−３の信号電荷を、フローティングノード１０３−１及び１０３−２で加算することが可能となる。

本実施例では、画素付加回路１００１を第２の基板に配しているため光電変換部の受光面積の低下を抑制することが可能となる。さらにこの画素付加回路１００１はフローティングノード１０３と電気的に接続される素子であるためこの領域に光が入射すると画質に影響を与える。これに対して、本実施例によれば、画素付加回路１００１は第２の基板に配置されているため、第１の基板に配置された場合と比較して入射光が基板の半導体領域を透過する距離を長くすることができる。そのため、半導体基板で吸収される光の割合を高めることが可能となり、遮光性能を改善できる。更に図４〜７に示したように遮光部材を新たに設けて画素付加回路１００１に対する光の入射を抑制することにより、画質を向上させることが可能となる。

また、画素付加回路１００１は所望の数の光電変換部と転送部との組ごとに配することによって、加算数を適宜変更することが可能となる。

また本実施例においては２つの光電変換部と２つの転送部に対し１つの増幅部、１つのリセット部を設けて共有化しているが、共有化する数はこれに限られるものでは無い。

以上説明したように本実施例によれば、光電変換部の受光面積の低減を抑制しつつ、フローティングノードの信号を加算することが可能となる。また、画素付加回路に入射する光を抑制することが可能となるため、ノイズを抑制することが可能となる。

（実施例３）
図１２に本発明の実施例３における画素の等価回路図を示す。ここでは１画素のみを示すが実際には画素を複数含んで画素配列が構成される。
本実施例の実施例１、２との違いは画素付加回路１１０１とその接続関係である。具体的に本実施例の画素付加回路１１０１はＡＤ変換回路として機能する。本実施例では実施例１、２と同様の機能を有する部分には同様の符号を付し詳細な説明は省略する。

１１００はＡＤ変換器として機能する画素付加回路である。ＮＭＯＳトランジスタ１１０１，１１０２，１１０５、ＰＭＯＳトランジスタ１１０３，１１０４、メモリ１１０９を含んで構成される。

Ｖ３はＰＭＯＳトランジスタ１１０３、１１０４のソースに供給される電源である。

増幅部１０５、ＮＭＯＳトランジスタ１１０２、ＰＭＯＳトランジスタ１１０３、１１０４とで差動増幅回路を構成している。１１０８は演算増幅回路の出力ノードである。出力ノード１１０８からの信号をメモリ１１０９が保持する。

１１０５はメモリ１１０９に保持されたＡＤ変換後の信号を後段のバスへ出力するためのスイッチである。

１１０６はＰＭＯＳトランジスタのゲートに参照信号を供給するための参照信号供給配線である。

１１０７はバイアス配線であり、ＮＭＯＳトランジスタ１１０１のゲートに所定のバイアスを供給する。これによりＮＭＯＳトランジスタ１１０１は電流源として動作しテール電流を供給する。

１１１１はスイッチ１１０５の動作を制御するための制御配線である。
この差動増幅回路をコンパレータ動作させれば、ＡＤ変換動作が可能となる。例えば参照信号供給配線１１０６に一定の傾きを持つランプ電圧信号を供給すれば差動増幅回路の出力ノード１１０８の出力レベルがハイレベルからローレベルへと変化する。すなわちフローティングノード１０３より参照信号供給配線１１０６に供給される信号レベルが低い場合は出力ノード１１０８の出力レベルがハイレベルであり、高い場合にはローレベルである。

この変化のタイミングを不図示のカウンターでカウントしそのカウント値をメモリ１１０９に保持すればカウント値をデジタルデータとするＡＤ変換が可能となる。

本実施例においても画素付加回路を第２の基板に配しているため光電変換部の受光面積の低下を抑制することが可能となる。さらに画素付加回路１１００はメモリを含むためこの領域に光が入り込むと画質に影響を与えることは明らかである。またメモリ１１０９に電気的に接続される画素付加回路１１００に光が入射する場合も同様である。これに対しメモリを含む画素付加回路１１００を第２の基板に配することで十分な遮光性能を確保できる効果が得られるし、図４〜７に示したような遮光構造をとるため遮光性能を高めることが可能となる。

本実施例においてはＡＤ変換機能を有する画素付加回路１１００をコンパレータを含む構成とした。しかし、参照信号供給配線１１０６に供給される信号を所望の固定とすることによってアナログ差動増幅回路として用いてもよい。また更に差動増幅回路にアナログ容量を付加してスイッチドキャパシタ回路等を構成しても良い。この場合、アナログ容量を第２の基板に配することで遮光性能を向上させることが可能となる。

以上具体的に実施例を挙げて本発明を説明したが、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。上記の実施例は、種々の組み合わせが可能である。

具体的には、複数の光電変換部で増幅部を共通化する構成において、画素付加回路として、ダイナミックレンジ拡大、電子シャッタ、ＡＤ変換を行なう構成を適用しても良い。これらの構成によれば、第２の基板の素子レイアウトの自由度が向上する。また、ＭＯＳトランジスタのゲート面積を大きくすることにより１／ｆノイズを抑制する構成とすることもできる。

１０１ 光電変換部
１０２ 転送部
１０３ フローティングノード
１０４ リセット部
１０５ 増幅部
４００、５００、６００ 遮光部材
１１０、４０５、５０５、６０５、８１０、１００１、１１００ 画素付加回路
２０１ 第１の基板
２０２ 第２の基板

Claims (11)

1. 光電変換部と
   前記光電変換部の信号電荷をフローティングノードへ転送する転送部と
   前記フローティングノードの電位を基準電位に設定するリセット部と、
   前記フローティングノードに転送された信号電荷に基づく信号を増幅する増幅部と、
   前記フローティングノードに保持された信号電荷もしくは、前記増幅部で増幅された信号を処理する画素付加回路を有する画素を複数有する画素配列と、を有し、
   前記光電変換部、前記転送部、及び前記フローティングノードに含まれる半導体領域が第１の基板に配され、前記画素付加回路が第２の基板に配される固体撮像装置であって、
   前記光電変換部を透過した光の前記画素付加回路への入射を抑制する第１の遮光部材が前記第１の基板に配され、
   前記光電変換部を透過した光の前記画素付加回路への入射を抑制する第２の遮光部材が前記第２の基板に配され、
   前記画素付加回路は、前記第１の遮光部材を前記第２の基板へ垂直投影した投影領域に配された部分と、前記投影領域の外側に配された部分とを含み、
   前記第２の遮光部が、少なくとも、前記画素付加回路の前記投影領域の外側に配された部分への光の入射を抑制することを特徴とする固体撮像装置。
2. 前記第１の基板は、第１の半導体基板と該第１の半導体基板上に配された第１の絶縁膜を含んで構成され、
   前記第２の基板は、第２の半導体基板と該第２の半導体基板上に配された第２の絶縁膜を含んで構成され、
   前記第１の基板と前記第２の基板との電気的接続は、前記第１及び第２の絶縁膜に設けられた導電体を接続することにより行うことを特徴とする請求項１に記載の固体撮像装置。
3. 前記画素付加回路は、前記信号電荷もしくは前記増幅部での増幅後の信号を保持する容量を含むことを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
4. 前記画素付加回路は差動増幅回路を有することを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
5. 前記画素付加回路はＡＤ変換機能を有することを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
6. 前記画素付加回路は複数の光電変換部で発生した電荷を加算することを特徴とする請求項１または２のいずれかに記載の固体撮像装置。
7. 前記リセット部及び前記増幅部は、前記第２の基板に配されることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像装置。
8. 前記リセット部、前記増幅部、前記画素付加回路が複数の前記光電変換部に対して共通に配されていることを特徴とする請求項１〜７のいずれか１項に記載の固体撮像装置。
9. 前記第２の遮光部材の一部が、前記射影領域に重なって配されていることを特徴とする請求項１〜８のいずれか１項に記載の固体撮像装置。
10. 複数の配線層を有し、
    前記第１の遮光部材、および、前記第２の遮光部材は前記複数の配線層に含まれることを特徴とする請求項１〜９のいずれか１項に記載の固体撮像装置。
11. 前記フローティングノードに含まれる第２の半導体領域が前記第２の基板に配されていることを特徴とする請求項１〜１０のいずれか１項に記載の固体撮像装置。

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