JP2000013215A

JP2000013215A - 半導体集積回路

Info

Publication number: JP2000013215A
Application number: JP11096294A
Authority: JP
Inventors: Koichi Kumagai; 浩一熊谷; Susumu Kurosawa; 晋黒澤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-20
Filing date: 1999-04-02
Publication date: 2000-01-14

Abstract

(57)【要約】【課題】簡略な素子構成で低スレッショルド相補型Ｆ
ＥＴを含む論理回路の待機時のリーク電流低減を図ると
共に待機時にも各ノードの電位状態を保持する。【解決手段】半導体集積回路において、電源線２と疑
似電源線３の間に制御トランジスタ４と電位クランプ回
路９とを配置し、制御トランジスタ４がオフした待機状
態でも疑似電源線３を電位クランプ回路９により一定電
位にクランプし、論理回路の各ノードの電位状態（ハイ
レベル、ロウレベル）を保持する。この時、論理回路を
構成するＦＥＴはバックバイアスが印加された状態とな
り、動作時よりもＶｔが高くなるためリーク電流を低減
可能である。更にこの半導体集積回路では、制御トラン
ジスタ４と論理回路を構成する相補型ＦＥＴの一ＦＥＴ
は、同じＶｔを設定可能であるため、制御トランジスタ
４に高Ｖｔトランジスタを用いる従来技術よりもレイア
ウト面積が縮小可能で製造工程数も削減可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低スレッショルド
電圧の相補型ＭＩＳ(metal insulator semiconductor)
電界効果トランジスタで構成された半導体集積回路に関
し、特に待機（スリープ）時の消費電力削減を目的とし
た回路構成に関する。

【０００２】

【従来の技術】近年の相補型ＭＩＳ(metal insulator s
emiconductor) 論理ＬＳＩ(large-scal integrated cir
cuit) においては、主にＭＩＳ電界効果トランジスタの
ゲート長（Ｌ）の縮小によりトランジスタの駆動能力向
上が図られ、ＬＳＩチップとして高速化および素子の高
集積化を実現している。Ｌの縮小に伴い、トランジスタ
素子の耐圧・信頼性の保証のため、また素子密度増加に
よるチップ全体の消費電力増加を抑えるため、動作電源
電圧は低下する傾向にある。

【０００３】この電源電圧の低下は論理回路の動作速度
の劣化をもたらすが、論理回路を構成する電界効果トラ
ンジスタ（以下、ＦＥＴと記す）のスレッショルド電圧
（以下、Ｖｔと記す）の絶対値を電源電圧の低下に合わ
せて低下させることにより、Ｌのスケーリングに見合つ
た回路の性能向上が図られている。

【０００４】しかしながら、このＭＩＳＦＥＴの低Ｖｔ
化により、ＦＥＴが非導通時のリーク電流（以下、オフ
電流と記す）が増加し、動作（アクティブ）時、待機
（スリープ）時合わせた論理回路全体の消費電力の中
で、待機（スリープ）時の消費電力が占める割合が増加
する傾向にある。

【０００５】図１３を参照すると、例えば、Ｌ＝０．２
５μｍ、｜Ｖｔ｜＝０．２ＶのＰチャネル型ＭＯＳ(met
al oxide semiconductor) ＦＥＴ（ＰＭＯＳと図示）及
びＮチャネル型ＭＯＳＦＥＴ（ＮＭＯＳと図示）の場
合、ゲート幅（Ｗ）５０μｍに対して、Ｐチャネル型Ｍ
ＯＳＦＥＴ（ＰＭＯＳ）及びＮチャネル型ＭＯＳＦＥＴ
（ＮＭＯＳ）共に１０ｎＡ（＝１０^-8Ａ）のオーダーの
オフ電流（｜Ｉ_off｜）が流れている。図１３におい
て、｜Ｖ_bs｜はバックゲートバイアス電圧を示してい
る。チップ全体の静的なリーク電流の上限を１μＡとす
ると、オフ状態のトランジスタのＷの合計が、５０ｍｍ
までしかトランジスタを集積できない。このように、Ｌ
の微細化に伴うＦＥＴのオフ電流の増加により、チップ
全体の静的なリーク電流がチップレベルでの素子の集積
度の上限を決定する要因となる。また単位ゲート幅当た
りのオフ電流の値は、今後Ｌの縮小と共に増加するた
め、Ｌのスケーリングに対してＦＥＴの集積度の向上が
伴わないという事態が懸念される。

【０００６】図１４を参照すると、このような低Ｖｔト
ランジスタを用いた論理回路の、待機時の消費電力を削
減する目的を有する構成例として、例えば、特開平６−
２９８３４号公報に開示された回路が示されている。図
１４では、電源１に接続される電源線（ＶＤＤ）２と疑
似電源線（ＶＶＤ）３との間に配置される高スレッショ
ルド制御トランジスタ１６によって構成される第１の電
源回路と、接地５に接続される接地線（ＧＮＤ）６と疑
似接地線（ＶＧＤ）７との間に配置される高スレッショ
ルド制御トランジスタ１７によって構成される第２の電
源回路とを備えて、低スレッショルド論理回路１５の電
源端子の一つが疑似電源線（ＶＶＤ）３に接続され、低
スレッショルド論理回路１５の電源端子のもう一つが疑
似接地線（ＶＧＤ）７に接続されている。また、電源
線、接地線の電位安定を図る目的で電源線（ＶＤＤ）２
と疑似電源線（ＶＶＤ）３、並びに接地線と疑似接地線
（ＶＧＤ）７の間に容量１８を接続した構成も開示され
ている。

【０００７】図１４の構成において、低スレッショルド
論理回路１５は、高スレッショルド制御トランジスタ１
６、１７を介して電源供給が行われている。前述のＬ＝
０．２５μｍのＭＯＳＦＥＴの場合でも、高スレッショ
ルド制御トランジスタ１６、１７のＶｔを０．５Ｖに設
定すれば、Ｗ＝５０μｍのオフ電流は１ｐＡオーダーに
低減可能である。従って図１４の構成では、待機時（Ｃ
Ｓ＝ロウレベル、ＣＳＢ＝ハイレベル）は、高スレッシ
ョルド制御トランジスタ１６、１７がオフして電源１−
接地５間のリーク電流を低く抑えるため、待機時の消費
電力を動作時に比べて、十分抑えることができる。

【０００８】しかしながらこの従来例では、ＰＭＯＳ及
びＮＭＯＳの少なくとも一方には低Ｖｔと高Ｖｔの２種
類のＶｔ設定としなければならないため、製造工程が増
加するという問題点がある。

【０００９】また制御トランジスタには、小さなソース
・ドレイン間電圧（以下、Ｖｄｓと記す）で低スレッシ
ョルド論理回路が要求される速度で動作するのに必要な
電流を供給する能力が求められる。この従来例の様に制
御トランジスタ１６、１７にオフ電流が十分に小さい高
Ｖｔトランジスタを適用すると、低Ｖｔトランジスタを
適用した場合よりもこれら制御トランジスタ１６、１７
のゲート幅を大きくしなければならず、レイアウト面積
が増加するという問題点がある。

【００１０】図１４のような電源構成で待機時にも情報
を保持するための回路として、たとえば、１９９５Ｓ
ｙｍｐｏｓｉｕｍｏｎＶＬＳＩＣｉｒｃｕｉｔｓ
ＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅ
ｒｓの１２５頁および１２６頁（Ｓ．Ｓｈｉｇｅｍａ
ｔｓｕ他、“Ａ１−ＶＨｉｇｈ−ｓｐｅｅｄＭＴ
ＣＭＯＳｃｉｒｃｕｉｔｓｃｈｅｍｅｆｏｒｐ
ｏｗｅｒ−ｄｏｗｎａｐｐｌｉｃａｔｉｏｎｓ”）に
は、図１５のような回路が記載されている。

【００１１】図１５では、低スレッショルド論理回路１
５の電源回路との接続関係は図１４と同じである。この
低スレッショルド論理回路１５の内部ノード（ＤＡＴ
Ａ）の情報を待機時にも保持するため、ラッチ回路１９
が構成されている。図１５のラッチ回路１９は、高Ｖｔ
トランジスタで構成された２個のインバータＩＮＶ１，
ＩＮＶ２と、２個のトランスファゲートＴＧ１、ＴＧ２
で構成されている。

【００１２】図１５の回路の動作／待機時のモード切替
と、ラッチ動作のタイミングを図１６に示す。

【００１３】図１６において、Ｔ１からＴ４の各タイミ
ングにおける低スレッショルド論理回路１５とラッチ回
路１９の状態は、次のようになっている。

【００１４】Ｔ１：通常の動作状態。ＴＧ１、ＴＧ２は
両方オフ。

【００１５】Ｔ２：ＴＧ１がオン、ＴＧ２がオフし、図
１５中のＤＡＴＡノードの情報がラッチ回路１９中に伝
搬する。

【００１６】Ｔ３：待機状態。ＴＧ１がオフ、ＴＧ２が
オンし、待機状態に切り替わる直前のＤＡＴＡノードの
情報がラッチ回路１９中にラッチされる。

【００１７】Ｔ４：ＴＧ１、ＴＧ２共にオンし、ラッチ
回路１９中に保持されていたデータが低スレッショルド
論理回路１５へ伝搬する。

【００１８】このように従来技術の回路構成では、待機
時に情報を保持するための回路を通常の論理回路とは別
に設けなければならず、従ってレイアウト面積の増加を
招いていた。またこの情報保持回路の動作タイミングは
図１６に示すように複雑で、図１４の電源構成を用いな
い場合に比べ、回路設計工数が増加する。

【００１９】

【発明が解決しようとする課題】第１の問題点は、従来
のＣＭＯＳ集積回路装置は、製造工程数が増加しコスト
が高くなるという点である。

【００２０】その理由は、高、低、２種類のスレッショ
ルド電圧を設定するための工程が付加されるためであ
る。ＭＯＳＦＥＴのチャネル領域への不純物イオン注人
でスレッショルド電圧を設定する場合、Ｐチャネル型Ｍ
ＯＳＦＥＴ、Ｎチャネル型ＭＯＳＦＥＴそれぞれに高、
低２種類のスレッショルド電圧を設定すると２パターン
のマスクが追加となる。

【００２１】第２の問題点は、電源回路の制御トランジ
スタのレイアウト面積が増大するという点である。

【００２２】その理由は、電源回路の制御トランジスタ
にオフ電流が十分に小さい高Ｖｔトランジスタを使用し
ているため、低Ｖｔトランジスタを使用した場合に比べ
てゲート幅が大きくなるためである。

【００２３】第３の問題点は、待機時の情報保持のため
のラッチ回路を通常の論理回路とは別に構成しなければ
ならないため、レイアウト面積が増加し、並びにレイア
ウ卜設計並びにタイミング設計が複雑になり、設計工数
が増加するという点である。

【００２４】それ故本発明の課題は、上述の問題点を除
去した半導体集積回路を提供することにある。

【００２５】本発明のもう一つの課題は、電源制御の階
層化を実現し、よりきめ細かな電力制御を可能にする半
導体集積回路を提供することにある。

【００２６】

【課題を解決するための手段】本発明の第１の態様によ
れば、Ｐチャネル型ＭＩＳ(metal insulator semicondu
ctor) 電界効果トランジスタとＮチャネル型ＭＩＳ電界
効果トランジスタとの組合せからなる相補型トランジス
タと、該相補型トランジスタの前記Ｐチャネル型ＭＩＳ
電界効果トランジスタ及び前記Ｎチャネル型ＭＩＳ電界
効果トランジスタにそれぞれ接続された第１及び第２の
電源端子とを有する論理回路と、電源に接続される電源
線と、前記第２の電源端子に接続されると共に接地に接
続される接地線と、前記電源線と前記論理回路との間の
電力供給をする電力供給部とを有する半導体集積回路に
おいて、前記Ｐチャネル型ＭＩＳ電界効果トランジスタ
の基板端子は前記電源線に接続され、かつ前記Ｎチャネ
ル型ＭＩＳ電界効果トランジスタの基板端子は前記接地
線に接続され、前記電力供給部は、前記論理回路の前記
第１の電源端子に接続された疑似電源線と、前記電源線
と前記疑似電源線との間に接続された電源スイッチ回路
とを有し、前記電源スイッチ回路は、前記電源線と前記
疑似電源線との間に接続されたＰチャネル型ＭＩＳ型の
制御トランジスタと、前記電源線と前記疑似電源線との
間に接続され、前記制御トランジスタがオフした時に、
前記疑似電源線の電位を、前記電源線の電位よりも低く
前記接地線の電位よりも高いクランプ電位に、クランプ
するクランプ回路を有し、該クランプ回路は、前記制御
トランジスタがオフした時に、前記論理回路に、前記制
御トランジスタがオフする直前の前記論理回路の内部ノ
ードの論理レベルの状態を保持させることを特徴とする
半導体集積回路が得られる。

【００２７】本発明の第２の態様によれば、Ｐチャネル
型ＭＩＳ(metal insulator semiconductor) 電界効果ト
ランジスタとＮチャネル型ＭＩＳ電界効果トランジスタ
との組合せからなる相補型トランジスタと、該相補型ト
ランジスタの前記Ｐチャネル型ＭＩＳ電界効果トランジ
スタ及び前記Ｎチャネル型ＭＩＳ電界効果トランジスタ
にそれぞれ接続された第１及び第２の電源端子とを有す
る論理回路と、電源に接続されると共に前記第１の電源
端子に接続される電源線と、接地に接続される接地線
と、前記論理回路と前記接地線との間の電力供給をする
電力供給部とを有する半導体集積回路において、前記Ｐ
チャネル型ＭＩＳ電界効果トランジスタの基板端子は前
記電源線に接続され、かつ前記Ｎチャネル型ＭＩＳ電界
効果トランジスタの基板端子は前記接地線に接続され、
前記電力供給部は、前記論理回路の前記第２の電源端子
に接続された疑似接地線と、前記接地線と前記疑似接地
線との間に接続された電源スイッチ回路とを有し、前記
電源スイッチ回路は、前記接地線と前記疑似接地線との
間に接続されたＮチャネル型ＭＩＳ型の制御トランジス
タと、前記接地線と前記疑似接地線との間に接続され、
前記制御トランジスタがオフした時に、前記疑似接地線
の電位を、前記接地線の電位よりも高く前記電源線の電
位よりも低いクランプ電位に、クランプするクランプ回
路を有し、該クランプ回路は、前記制御トランジスタが
オフした時に、前記論理回路に、前記制御トランジスタ
がオフする直前の前記論理回路の内部ノードの論理レベ
ルの状態を保持させることを特徴とする半導体集積回路
が得られる。

【００２８】本発明の第３の態様によれば、Ｐチャネル
型ＭＩＳ(metal insulator semiconductor) 電界効果ト
ランジスタとＮチャネル型ＭＩＳ電界効果トランジスタ
との組合せからなる相補型トランジスタと、該相補型ト
ランジスタの前記Ｐチャネル型ＭＩＳ電界効果トランジ
スタ及び前記Ｎチャネル型ＭＩＳ電界効果トランジスタ
にそれぞれ接続された第１及び第２の電源端子とを有す
る論理回路と、電源に接続される電源線と、接地に接続
される接地線と、前記電源線から前記論理回路に電力供
給をする電力供給部とを、所定階層の回路として含む半
導体集積回路において、前記Ｐチャネル型ＭＩＳ電界効
果トランジスタの基板端子は前記電源線に接続され、か
つ前記Ｎチャネル型ＭＩＳ電界効果トランジスタの基板
端子は前記接地線に接続され、前記電力供給部は、前記
論理回路の前記第１の電源端子に接続された疑似電源線
と、前記電源線と前記疑似電源線との間に接続された第
１の電源スイッチ回路と、前記論理回路の前記第２の電
源端子に接続された疑似接地線と、前記接地線と前記疑
似接地線との間に接続された第２の電源スイッチ回路と
を有し、前記第１の電源スイッチ回路は、前記電源線と
前記疑似電源線との間に接続されたＰチャネル型ＭＩＳ
型の第１の制御トランジスタと、前記電源線と前記疑似
電源線との間に接続され、前記第１の制御トランジスタ
がオフした時に、前記疑似電源線の電位を、前記電源線
の電位よりも低く前記接地線の電位よりも高い第１のク
ランプ電位に、クランプする第１のクランプ回路を有
し、前記第２の電源スイッチ回路は、前記接地線と前記
疑似接地線との間に接続されたＮチャネル型ＭＩＳ型の
第２の制御トランジスタと、前記接地線と前記疑似接地
線との間に接続され、前記第２の制御トランジスタがオ
フした時に、前記疑似接地線の電位を、前記接地線の電
位よりも高く前記第１のクランプ電位よりも低い第２の
クランプ電位に、クランプする第２のクランプ回路を有
し、前記第１及び前記第２のクランプ回路は、前記第１
及び前記第２の制御トランジスタがオフした時に、前記
論理回路に、前記第１及び前記第２の制御トランジスタ
がオフする直前の前記論理回路の内部ノードの論理レベ
ルの状態を保持させることを特徴とする半導体集積回路
が得られる。

【００２９】本発明の第４の態様によれば、上述の第３
の態様による半導体集積回路において、上位階層の回路
を更に有し、前記所定階層の回路の前記第１の制御トラ
ンジスタは、前記上位階層の回路から第１の切替信号を
受け、前記第１の切替信号がハイレベルの時にオフする
ものであり、前記所定階層の回路の前記第２の制御トラ
ンジスタは、前記上位階層の回路から第２の切替信号を
受け、前記第２の切替信号がロウレベルの時にオフする
ものであることを特徴とする半導体集積回路が得られ
る。

【００３０】本発明の第５の態様によれば、上述の第４
の態様による半導体集積回路において、下位階層の回路
を更に有し、前記所定階層の回路は、前記第１の切替信
号及び前記第２の切替信号を生成する切替信号生成手段
と、前記上位階層の回路及び前記切替信号生成手段に接
続され、前記上位階層の回路から受けた前記第１の切替
信号と、前記切替信号生成手段から受けた前記第１の切
替信号とのＮＯＲをとるＮＯＲ回路と、このＮＯＲ回路
の出力信号を反転する第１のインバータと、前記上位階
層の回路及び前記切替信号生成手段に接続され、前記上
位階層の回路から受けた前記第２の切替信号と、前記切
替信号生成手段から受けた前記第２の切替信号とのＮＡ
ＮＤをとるＮＡＮＤ回路と、このＮＡＮＤ回路の出力信
号を反転する第２のインバータとを、更に有し、前記第
１のインバータの出力信号が前記下位階層の回路のため
の前記第１の切替信号として前記下位階層の回路に供給
され、前記第２のインバータの出力信号が前記下位階層
の回路のための前記第２の切替信号として前記下位階層
の回路に供給されることを特徴とする半導体集積回路が
得られる。

【００３１】

【作用】このように本発明では、電源線と疑似電源線と
の間に、または接地線と疑似接地線との間に、制御トラ
ンジスタと電位クランプ回路が配置された構成を有す
る。このとき、前記制御トランジスタには高Ｖｔトラン
ジスタを使用する必要はない。このような構成とするこ
とにより、制御トランジスタがオフして論理回路が待機
状態となったときに、論理回路の電源端子の電位が一定
電位にクランプされる。

【００３２】

【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。

【００３３】図１は本発明の第１の実施例を示してい
る。

【００３４】図１では、電源１に接続される電源線（Ｖ
ＤＤ）２と疑似電源線（ＶＶＤ）３との間に配置される
制御トランジスタ４及び電位クランプ回路９によって構
成される電源スイッチ回路と、接地５に接続される接地
線（ＧＮＤ）６と疑似接地線（ＶＧＤ）７の間に配置さ
れる制御トランジスタ８及び電位クランプ回路９によっ
て構成される電源スイッチ回路とを備えている。更に、
論理回路１０の電源端子の一つ（即ち、第１の電源端
子）が前記疑似電源線（ＶＶＤ）３に接続され、残りの
電源端子（即ち、第２の電源端子）が前記疑似接地線
（ＶＧＤ）７に接続されている。論理回路１０を構成す
るＰチャネル型ＭＯＳＦＥＴの基板端子の全ては電源線
（ＶＤＤ）２に接続され、Ｎチャネル型ＭＯＳＦＥＴの
基板端子は全て接地線（ＧＮＤ）６に接続されている。
図１に示す論理回路１０は、入力端子１１と直列に接続
された２個のインバータ１２１と１２２から構成されて
いる。

【００３５】なお、この第１の実施例の変形例として
は、上記２つの電源スイッチ回路のうち一方のみが設け
られても良い。制御トランジスタ４及び電位クランプ回
路９によって構成される電源スイッチ回路が設けられる
場合、論理回路１０の上記第２の電源端子は、疑似接地
線（ＶＧＤ）７と制御トランジスタ８及び電位クランプ
回路９を含む電源スイッチ回路との組合せを介さずに、
直接に接地線（ＧＮＤ）６に接続される。制御トランジ
スタ８及び電位クランプ回路９によって構成される電源
スイッチ回路が設けられる場合には、論理回路１０の上
記第１の電源端子は、疑似電源線（ＶＶＤ）３と制御ト
ランジスタ４及び電位クランプ回路９を含む電源スイッ
チ回路との組合せを介さずに、直接に電源線（ＶＤＤ）
２に接続される。

【００３６】次に図１の実施例の動作状態と待機状態の
説明を、電源電圧ＶＤＤ＝２．５Ｖ、疑似電源線（ＶＶ
Ｄ）３のクランプ電位を１．９Ｖ、疑似接地線（ＶＧ
Ｄ）７のクランプ電位を０．６Ｖとして、おこなう。

【００３７】論理回路１０が動作状態のとき（ＣＳ＝ハ
イレベル、ＣＳＢ＝ロウレベル）、論理回路１０には、
導通状態の制御トランジスタ４、８を介して電源供給が
行われる。このとき、電位クランプ回路は動作せず、電
源線（ＶＤＤ）２と疑似電源線（ＶＶＤ）３、接地線
（ＧＮＤ）６と疑似接地線（ＶＧＤ）７はそれぞれ、ほ
ぼ等しい電位となる。

【００３８】次に、動作状態から待機状態（ＣＳ＝ロウ
レベル、ＣＳＢ＝ハイレベル）に切り替わると、制御ト
ランジスタ４、８は共にオフし、これら制御トランジス
タ４及び８にはオフ電流が流れる。通常の回路構成では
論理回路１０を構成するトランジスタのゲート幅の総和
は、制御トランジスタ４、８の各ゲート幅よりも十分に
大きいため、疑似電源線（ＶＶＤ）３の電位は徐々に低
下し、逆に疑似接地線（ＶＧＤ）７の電位は徐々に上昇
する。ただし、疑似電源線（ＶＶＤ）３の電位は、電位
クランプ回路９の働きで１．９Ｖよりも低下せず、同様
に、疑似接地線（ＶＧＤ）７の電位は０．６Ｖを越えて
上昇しない。

【００３９】図１の回路が待機状態で疑似電源線（ＶＶ
Ｄ）３の電位が１．９Ｖ、疑似接地線（ＶＧＤ）７の電
位が０．６Ｖにそれぞれクランプされていると仮定する
と、論理回路１０のインバータ１２１、１２２中の２個
のＰＭＯＳＦＥＴ（ＭＰ１、ＭＰ２）と２個のＮＭＯＳ
ＦＥＴ（ＭＮ１、ＭＮ２）のソース端子と基板端子間に
は、それぞれ０．６Ｖのバックゲートバイアス電圧（Ｖ
ｂｓ）が印加されていることになる。このようにＭＯＳ
ＦＥＴにバックゲートバイアス電圧が印加されると、Ｖ
ｂｓ＝０Ｖの状態に比べて｜Ｖｔ｜が上昇し、オフ電流
が減少する。

【００４０】図１３は、ゲート長Ｌ＝０．２５μｍ．｜
Ｖｔ｜＝０．２Ｖ、ゲート幅Ｗ＝５０μｍでのバツクゲ
ートバイアス電圧（｜Ｖｂｓ｜）とオフ電流（｜Ｉ_off
｜）の関係を示したものである。前記の例のように、｜
Ｖｂｓ｜＝０．６Ｖのバックバイアスが印加された場
合、Ｖｂｓ＝０Ｖに比べてＮＭＯＳＦＥＴではオフ電流
が約１／１０に、ＰＭＯＳＦＥＴでは約１／４にそれぞ
れ減少する。

【００４１】このように本発明では、待機時に論理回路
を構成するＭＩＳＦＥＴにバックバイアスが印加される
ため、これらのＶｔが上昇し、待機時の消費電流が削減
される。

【００４２】上記の動作説明から明らかなように、本発
明の図１の構成では、制御トランジスタ４、８は高Ｖｔ
トランジスタである必要はなく、｜Ｖｔ｜＝０．２Ｖ程
度の低Ｖｔトランジスタで構成可能である。これによ
り、制御トランジスタ４、８のゲート幅を小さくするこ
とができ、従来技術のように高Ｖｔトランジスタで構成
する場合よりもレイアウト面積を低減可能である。

【００４３】さらに図１の構成では、制御トランジスタ
４、８のＶｔをそれぞれ論理回路を構成するＰＭＯＳ、
ＮＭＯＳのＶｔと製造上同じに設定することにより、従
来例よりも製造工程を削減可能である。

【００４４】図２、図３は、それぞれ本発明第２、第３
の実施例の構成図である。本発明第２の実施例となる図
２では、図１中の電位クランプ回路が１個のダイオード
素子１３で構成されている。すなわち、図２の実施例
は、制御トランジスタ４及びダイオード素子１３からな
る第１の電源スイッチ回路３１と、制御トランジスタ８
及びダイオード素子１３からなる第２の電源スイッチ回
路３２とを有する。電源側のダイオード素子１３は、電
源線（ＶＤＤ）２にアノード、疑似電源線（ＶＶＤ）３
にカソードが接続され、接地側のダイオード素子１３
は、疑似接地線（ＶＧＤ）７にアノード、接地線（ＧＮ
Ｄ）６にカソードが接続されている。このような接続と
することにより、電源線（ＶＤＤ）２と疑似電源線（Ｖ
ＶＤ）３間の電位差、並びに接地線（ＧＮＤ）６と疑似
接地線（ＶＧＤ）７間の電位差を、それぞれダイオード
素子１３のビルトイン電圧（Ｖｆｂ）以下に抑えること
が可能となる。

【００４５】本発明第３の実施例となる図３では、図１
中の電位クランプ回路が２個の直列接続されたダイオー
ド素子１３で構成されている。このような接続により、
電源線（ＶＤＤ）２と疑似電源線（ＶＶＤ）３間の電位
差、並びに接地線（ＧＮＤ）６と疑似接地線（ＶＧＤ）
７間の電位差を、それぞれダイオード素子１３のビルト
イン電圧（Ｖｆｂ）の２倍以下に抑えることが可能とな
る。

【００４６】このように第２、第３の実施例では、ダイ
オード素子のビルトイン電圧を利用して、簡単な素子構
成で電位クランプ回路を構成可能である。

【００４７】図４は、本発明第４の実施例の構成図であ
る。本実施例では、図１中の電位クランプ回路が電源線
（ＶＤＤ）２と疑似電源線（ＶＶＤ）３の間、並びに接
地線（ＧＮＤ）６と疑似接地線（ＶＧＤ）７の間にそれ
ぞれ配置された抵抗素子１４で構成されている。

【００４８】この実施例では、待機時に抵抗素子１４を
流れる電流により電源線（ＶＤＤ）２と疑似電源線（Ｖ
ＶＤ）３間、並びに接地線（ＧＮＤ）６と疑似接地線
（ＶＧＤ）７間に電位差が発生し、論理回路１０を構成
するＭＯＳＦＥＴにバックバイアスを与えることができ
る。

【００４９】このように本実施例では、待機時に抵抗素
子１４を流れる電流により発生する電位差を利用して、
簡単な素子構成で電位クランプ回路を構成可能である。

【００５０】図５は、本発明第５の実施例の構成図であ
る。本実施例では、図１中の電位クランプ回路が電源側
電位クランプトランジスタ２０、並びに接地側電位クラ
ンプトランジスタ２１で構成されている。これら電位ク
ランプトランジスタ２０、２１の導電型は、それぞれ、
制御トランジスタ４、８の導電型とは逆のチャネル型
（導電型）になっており、各ゲート端子には制御トラン
ジスタへの制御信号と同じ信号が入力される。

【００５１】本実施例では、待機時に電源線（ＶＤＤ）
２と疑似電源線（ＶＶＤ）３との間の電位差を電源側電
位クランプトランジスタ２０の｜Ｖｔ｜以下に、並びに
接地線（ＧＮＤ）６と疑似接地線（ＶＧＤ）７との間の
電位差を接地側電位クランプトランジスタ２１の｜Ｖｔ
｜以下に、それぞれ抑えることが可能となる。

【００５２】このように本実施例では、電位クランプト
ランジスタのＶｔを利用して、簡単な素子構成で電位ク
ランプ回路を構成可能である。

【００５３】図６は、本発明第６の実施例の構成図であ
る。図６は、図２の第２の実施例の構成で、ラッチ回路
を構成した場合の構成図を示している。図６では、論理
回路１０の電源スイッチ回路との接続関係は図２と同じ
である。この論理回路１０の内部ノード（ＤＡＴＡ）の
情報を保持するため、ラッチ回路１９が構成されている
が、この回路は通常の論理回路で用いられているもので
あり、本発明の電源スイット回路構成を適用するために
追加されたものではない。図６のラッチ回路１９は、２
個のインバータＩＮＶ１、ＩＮＶ２と、２個のトランス
ファゲートＴＧ１、ＴＧ２で構成されている。図６のラ
ッチ回路１９を構成するトランジスタのＶｔは、論理回
路１０を構成するトランジスタのＶｔと同じに設定され
ている。また図６中では明示されていないが、ラッチ回
路を構成するＰチャネル型ＭＯＳＦＥＴの基板端子はす
べて電源線（ＶＤＤ）２に接続され、同Ｎチャネル型Ｍ
ＯＳＦＥＴの基板端子は全て接地線（ＧＮＤ）６に接続
されている。

【００５４】いま、電源電圧ＶＤＤ＝２．５Ｖ、ダイオ
ード素子１３のビルトイン電圧（Ｖｆｂ）を０．７Ｖと
すると、図６の回路は、待機状態でも疑似電源線（ＶＶ
Ｄ）３の電位が１．８Ｖ以上、疑似接地線（ＶＧＤ）７
の電位が０．７Ｖ以下に保たれる。従って、論理回路１
０並びにラッチ回路１９の内部ノードの状態は、疑似電
源線（ＶＶＤ）３の電位をハイレベル、疑似接地線（Ｖ
ＧＤ）７の電位をロウレベルとして、動作状態から待機
状態へ切り替わる直前の状態が保持される。

【００５５】このように本発明の電源回路構成では、特
別なラッチ回路を設けることなく、待機時に各ノードの
ハイレベル、ロウレベルの状態を保持可能である。

【００５６】図７は、本発明の第７の実施例を示してい
る。図７は、図２の回路を複数個を用いて階層化した構
成を示している。

【００５７】即ち、図７の実施例は、図２の回路のよう
に、電源線VDD と疑似電源線VVD 間に、電源スイッチト
ランジスタ４を有する電源スイッチ回路３１と、接地線
GNDと疑似接地線VGD 間に、電源スイッチトランジスタ
８を有する電源スイッチ回路３２とのすくなくとも一方
を有し、その電源スイッチトランジスタのオン／オフに
よってアクティブ／スリープのモード切替を実現する回
路において、電源スイッチトランジスタの制御の階層化
を実現可能にするものである。

【００５８】図７では、第n 階層の回路群３３（図中の
中央の回路群３３）を中心に、上位階層である第(n-1)
階層の回路群３３（図中の左側の回路群３３）と下位階
層である第(n+1) 階層の回路群（図中の右側の回路群３
３）を示している。

【００５９】第n 階層（中央）の回路群３３では、電源
線VDD と疑似電源線VVD(n)の間に電源側の電源スイッチ
回路３１が挿入され、接地線GND と疑似接地線VGD(n)の
間には接地側の電源スイッチ回路３２が挿入されてい
る。図７において、第n 階層の回路群３３から第(n-1)
階層の回路群３３に対するアクティブ／スリープモード
切替信号CS(n+1),CSB(n+1)を生成するために、本発明に
従って最終段にはCS用インバータ３５とCSB 用インバー
タ３６が設けられている。CS用インバータ３５を構成す
るNMOSトランジスタとPMOSトランジスタは、ゲートどう
し、ドレインどうしがそれぞれ接続され、NMOSトランジ
スのソースが接地線GND に接続され、PMOSトランジスタ
のソースが疑似電源線VVD(n)に接続されている。このよ
うな接続とすることにより、第n 階層がスリープモード
になった場合にCS(n+1) 信号は接地(GND) レベルとなる
ため、第(n+1) 階層の回路群３３に接続する接地側の電
源スイッチ回路３２をオフ状態にすることができる。同
様に、CSB 用インバータ３６を構成するNMOSトランジス
タとPMOSトランジスタは、ゲートどうし、ドレインどう
しがそれぞれ接続され、NMOSトランジスタのソースが疑
似接地線VGD(n)に接続され、PMOSトランジスタのソース
が電源線VDD に接続されている。このような接続とする
ことにより、第n 階層がスリープモードになった場合に
CSB(n+1)信号は電源(VDD) レベルとなるため、第(n+1)
階層の回路群３３に接続する電源側の電源スイッチ回路
３１をオフ状態にすることができる。

【００６０】従って、図７の回路においては、ある階層
の回路群３３がスリープモードになると、それ以下の階
層の回路群３３は自動的にスリープモードになり、スリ
ープ時のモード切替信号CS/CSBはそれぞれ接地(GND) 電
位、電源(VDD) 電位となる。これにより、回路群３３毎
にきめ細かなパワーマネージメントが可能となり、より
低電力化が可能になるという効果が得られる。

【００６１】図７の実施例をより詳細に説明する。

【００６２】本実施例では電源系が独立した回路群３３
が複数あり、ある階層の回路群３３の電源スイッチ３２
及び３１は上位階層の回路群３３から出力される制御信
号CS/CSBにより制御されるという、階層構造を有してい
る。また本実施例では、一つ上位階層の回路群または一
つ下の階層の回路群との間でのみ信号のやりとりが行わ
れる。

【００６３】図７において、電源側の電源スイッチ回路
３１は、低｜Ｖｔ｜PMOSトランジスタと順方向にバイア
スされたダイオード素子で構成されている。接地側の電
源スイッチ回路３２は、低｜Ｖｔ｜NMOSトランジスタと
順方向にバイアスされたダイオード素子で構成されてい
る。ダイオード素子は、MOS トランジスタがオフになっ
てスリープ状態となった場合、疑似電源線VVD が電源電
位VDD に対してある電圧以下に低下しないよう、また疑
似接地線VGD が接地電位GND に対してある電圧以上に上
昇しないようクランプする働きをする。この働きにより
スリープ時にも回路内の各ノードの電位状態（ハイレベ
ル、ロウレベル）は保持される。電源スイッチ回路３１
及び３２内の電位クランプ回路は、図７に図示のダイオ
ード素子に限定されるものではなく、当該電位クランプ
回路としては図３〜図５に図示されている種々の素子が
用いられても良い。

【００６４】図７は、第n 階層の回路群３３を中心に、
上位階層である第(n-1) 階層の回路群３３と下位階層で
ある第(n+1) 階層の回路群３３を示している。各回路群
３３の電源系は独立しており、各回路群３３は、電源
側、接地側にそれぞれ電源スイッチ回路３１、３２を有
している。各階層における回路群３３は、論理回路３４
と、CS用インバータ３５と、CSB 用インバータ３６とを
有する。各階層の論理回路３４は、疑似電源線VVD と疑
似接地線VGD とに接続されている。また図示はしていな
いが、図７中の回路群３３を構成するPMOS,NMOS トラン
ジスタの基板電位は、それぞれ電源線VDD,接地線GND か
ら供給されている。本実施例での各階層の論理回路３４
は、通常のCMOS論理回路（例えば、図１の１０）と、CS
制御回路、並びにCS制御回路からの出力信号と上位階層
からのCS/CSB信号を入力とするNAND/NORゲートから構成
されている。この論理回路３４は、図７に示す様に、一
つ上位、または一つ下位の回路群との間でのみ信号S の
やりとりが行われる。なお、CS用インバータ３５、CSB
用インバータ３６の回路構成は先に説明済みなので説明
を省略する。

【００６５】本実施例においては、論理回路３４の内部
にCS制御回路を有しているため、各階層で下位階層の電
源スイッチの制御信号を生成可能である。CS制御回路の
出力信号のうち、正論理（High/Lowが下位階層の電源ス
イッチON/OFFに対応）の信号ICは上位階層からのCS制御
信号CSと共に２入力NANDゲートに入力され、その出力が
CS用インバータ３５に入力に接続されている。一方、CS
制御回路の出力信号のうち、負論理（High/Lowが下位階
層の電源スイッチOFF/ONに対応）の信号ICB は上位階層
からのCSB 制御信号CSB と共に２入力NOR ゲートに入力
され、その出力がCSB 用インバータ３６に入力に接続さ
れている。

【００６６】以下、図７の実施例の動作を図８のタイミ
ング図を用いて説明する。まず、第(n-1) 階層, 第n 階
層, 第(n+1) 階層の回路群３３が全てアクティブ状態か
ら、第(n-1) 階層の回路群内の論理回路４で下位階層の
回路群をスリープ状態にする信号が生成される場合の動
作について説明する。初期状態は第(n-1) 階層, 第n階
層, 第(n+1) 階層の回路群３３が全てアクティブ状態な
ので、CS(n-1),CS(n),CS(n+1),CS(n+2) は全てHighレベ
ル、CSB(n-1), CSB(n), CSB(n+1), CSB(n+2)は全てLow
レベルとなっている。また、各階層の回路群中のCS制御
回路からは、下位階層の回路群をアクティブにする信号
が出力されている。従って、各階層の電源側、接地側の
電源スイッチ回路３１及び３２は全てオン状態となるた
め、各回路群３３の疑似電源線VVD(n-1), VVD(n), VVD
(n+1)の電位はDC的には電源電位VDD が与えられ、各回
路群３３の疑似接地線VGD(n-1), VGD(n), VGD(n+1)の電
位はDC的には接地電位GND が与えられる。この状態か
ら、第(n-1) 階層回路群３３中の論理回路４のCS制御回
路から下位階層をスリープモードにする信号が生成され
たとすると、IC(n-1) はLow, ICB(n-1) はHighとなる。
IC(n-1) の出力先の２入力NANDからはHighが出力され、
CS用インバータ３５からはLow が出力されるために、第
n 階層の接地側電源スイッチ回路３２はオフ状態にな
る。一方、ICB(n-1)の出力先の２入力NOR からはLow が
出力され、CSB 用インバータ３６からはHighが出力され
るため、第n 階層の電源側電源スイッチ回路３１も同様
にオフ状態になる。このように第(n-1) 階層の回路群３
３内で生成されるCS/CSB信号により、第n 階層の回路群
３３がスリープ状態になる。

【００６７】第n 階層の回路群３３がスリープ状態とな
っている場合は、図８に示すように疑似電源線VVD(n)は
電源電位（VDD ）よりも低下し、疑似接地線VGD(n)は接
地電位（GND ）よりも上昇する。これら疑似電源線VVD
(n)、疑似接地線VGD(n)のスリープ時の電位変化量はそ
れぞれ電源側、接地側の電源スイッチ回路３１，３２の
中のダイオード素子によりクランプされるため、VVD-VG
D 間にはある一定の電位差が残る。この電位差により第
ｎ階層の回路群３３の内部ノードの電位関係(High/Low)
はスリープ時にも保持される。この動作に関しては、上
述したとおりである。さらにこの状態では、CS(n),CSB
(n)がそれぞれLow, High であることから、第n 階層の
回路群内のCS用インバータ３５、CSB 用インバータ３６
にはそれぞれHigh, Low が入力され、CS(n+1),CSB(n+1)
がそれぞれLow, High として出力される。本実施例の回
路構成では、CS用インバータ３５のNMOSトランジスタの
ソースが接地線GND に接続され、一方のCSB 用インバー
タ３６のPMOSトランジスタのソースが電源線VDD に接続
されているため、第n 階層がスリープ状態でも第(n+1)
階層の電源スイッチ制御信号CS,CSBはそれぞれGND,VDD
電位が供給され、中間電位となっている疑似電源線VDD
(n)、疑似接地線VGD(n)の電位が供給されることはな
い。これにより、スリープ状態における第(n+1) 階層の
電源スイッチ回路３１及び３２でのリーク電流を低減す
ることができる。これにより第(n+1) 階層の回路群３３
もスリープ状態となる。第(n+1) 階層の回路群内でも第
n 階層の回路群内と同様の動作により、CS(n+2),CSB(n+
2)からはそれぞれ接地電位GND(Low), 電源電位VDD(Hig
h) が出力される。これにより、図示はしていないが、
第(n+2) 階層の回路群３３もスリープ状態になる。

【００６８】さらに前述の状態から第(n-1) 階層の回路
群３３中の論理回路４のCS制御回路から下位階層をアク
ティブモードにする信号が生成されたとすると、図８に
示すようにIC(n-1) はHigh, ICB(n-1)はLow となる。IC
(n-1) の出力先の２入力NANDからはLow が出力され、CS
用インバータ３５からはHighが出力されるため、第n階
層の接地側電源スイッチ回路３２はオン状態になる。一
方、ICB(n-1)の出力先の２入力NOR からはHighが出力さ
れ、CSB 用インバータ３６からはLow が出力されるた
め、第n 階層の電源側電源スイッチ回路３１も同様にオ
ン状態になる。これにより、第n 階層の回路群３３の疑
似電源線VVD(n)はDC的には電源電位VDD 、疑似接地線VG
D(n)はDC的には接地電位GND となるため第ｎ階層の回路
群は再びアクティブ状態になる。

【００６９】第n 階層の回路群３３がアクティブになる
と、CS(n) が入力されている入力NANDからはLow が出力
され、CS用インバータ３５の出力CS(n+1) はHighとなる
ために、第(n+1) 階層の接地側電源スイッチ５はオン状
態になる。一方、CSB(n)が入力されている２入力NOR か
らはHighが出力され、CSB 用インバータ３６の出力CSB
(n+1)はLow となるため、第(n+1) 階層の電源側電源ス
イッチ６も同様にオン状態になる。以上のような信号変
化により第(n+1) 階層の回路群３３もアクティブにな
る。

【００７０】第(n+1) 階層の回路群３３の内部において
も前述の第n 階層の回路群３３と同様の信号処理によ
り、CS用インバータ３５の出力CS(n+2) はHigh、CSB 用
インバータ３６の出力CSB(n+2)はLow となる。従って、
図示はしていないが、第(n+2)階層の回路群３３もアク
ティブになる。

【００７１】このように本実施例においては、ある階層
の回路群がスリープモードになると、それ以下の階層の
回路群は自動的にスリープモードになり、逆にその状態
からある階層以下一括してアクティブモードに復旧させ
ることも可能である。

【００７２】このように、本発明は、電源スイッチ回路
の制御の階層化を実現可能にするため、回路群３３毎の
パワーマネージメントが可能となり、スリープ時だけで
なく動作時の電力削減を図ることができる。また、本発
明では、ある階層の回路群がスリープ状態になった場合
でも、その回路群から出力される下位階層の電源スイッ
チ制御信号は、中間電位とならずに電源電位または接地
電位となるため、下位階層の電源スイッチ回路でのリー
ク電流を低減することができる。

【００７３】図９は、本発明の第８の実施例を示してい
る。この実施例は、第n 階層の回路群３３がCS制御回路
を有しないことを除けば、図７の実施例と同様である。
図９は、図７と同様に、第ｎ階層の回路群３３を中心
に、上位階層である第(n-1) 階層の回路群３３と下位階
層である第(n+1) 階層の回路群３３を示している。各回
路の電源系は独立しており、各回路群３３には電源側、
接地側にそれぞれ電源スイッチ３１、３２を有してい
る。本実施例では、第n 階層の回路群３３中の論理回路
３４内にCS制御回路を設けていない構成を示している。
この構成では、第(n-1) 階層の回路群３３から出力され
るCS(n), CSB(n) 信号により第n 階層と第(n+1) 階層の
２つの回路群３３の電源スイッチ回路の制御を行う。

【００７４】本実施例では、このような構成にすること
により、第n 階層の回路が簡略化され、素子数が削減さ
れるという効果が得られる。

【００７５】図１０は、本発明の第９の実施例を示して
いる。図７及び図９の実施例では、電源スイッチ回路の
制御構造に分岐の無い階層構造の場合を示しているが、
図１０の実施例はこの電源スイッチ回路の制御構造に分
岐がある階層構造に適用したものである。

【００７６】そのための構成を、第３の実施例として図
１０に示す。図１０においては、図示されている第n 階
層、第(n+1) 階層を含むn 系の回路群３７から、電源系
の制御信号が０系の回路群３８、１系の回路群３９、ｋ
系の回路群４０の(k+1) 系統に分岐した構成が示されて
いる。本実施例のような構成においては、n 系統の第(n
+1) 階層の回路群３３から(k+1) 系統それぞれアクティ
ブ状態／スリープ状態を選択的に設定可能である。実
際、デコード回路を介した回路にはこのような電源制御
構成が有効である。例えば、ＲＡＭ(random access mem
ory)／ＲＯＭ(read-only memory) のワード線デコーダ
などは、２^m（m は１以上の整数）本の中から一本のワ
ード線が選択される構成となっていることが多い。従っ
て、１本のワード線が選択されてそのワード線からHigh
レベルが出力されたとすると、他のワード線のドライバ
は、図７に示すCS用インバータ３５と同じ構成で接地電
位を出力したスリープ状態とすることが可能である。こ
れにより、ＲＡＭ／ＲＯＭの動作時でも（２^m−１）本
のワード線ドライバはスリープ状態にすることができる
ため、ＲＡＭ／ＲＯＭ回路の動作電力を低減可能であ
る。

【００７７】図１１は、本発明の第１０の実施例を示し
ている。図７、図９、及び図１０の各実施例では、階層
間の信号に関しては特に言及しなかったが、下位階層の
回路群がスリープ状態になった場合、この下位階層から
出力される信号レベルは疑似電源線電位または疑似接地
線のレベルとなっている。これらの出力レベルは中間電
位であるため、これらの出力信号がアクティブ状態にあ
る上位階層の回路群に入力されるとこの上位階層の回路
群でリーク電流が増加する。これを解決するための回路
構成が図１１に示されている。

【００７８】図１１では、第n 階層と第(n+1) 階層間と
の信号のやりとりを中心に示している。本実施例では、
第n 階層の回路群３３に上位階層からの電源スイッチ制
御信号CS(n)/CSB(n)によりラッチ状態とデータスルー状
態が切り替わる入力ラッチＤと、第ｎ階層で生成する電
源スイッチ制御信号CS(n+1)/CSB(n+1)によりラッチ状態
とデータスルー状態が切り替わる入力ラッチＵが備わっ
ていることを特徴としている。入力ラッチＤ，Ｕを構成
するラッチ回路は、トランスファゲートで信号を受ける
回路構成になっている。入力ラッチＤには上位階層から
の出力信号SO(n-1) が入力され、入力ラッチＵには下位
階層からの出力信号SI(n) が入力される回路構成となっ
ている。

【００７９】いま、第n 階層で第(n+1) 階層の回路群を
スリープ状態にする信号が生成されたとすると、CS(n+
1) は接地電位, CSB(n+1)は電源電位が出力される。こ
れにより第(n+1) 階層の回路群３３がスリープ状態にな
ると共に、本実施例の場合は、入力ラッチＵがデータス
ルー状態からラッチ状態となる。入力ラッチＵでは、信
号が入力されるトランスファゲートがCS(n+1), CSB(n+
1) によりオフ状態となるため、スリープ状態の第(n+1)
階層の回路群から、中間電位が出力される信号SI(n)
が入力されても第n 階層の回路群ではリーク電流が発生
しない。

【００８０】このように本実施例では、下位階層の回路
群がスリープ状態になったことにより発生する、上位階
層の回路群の入力回路でのリーク電流増加をなくすこと
ができる。なお、本実施例の構成は前述の図９及び図１
０の実施例の場合にも適用可能であり、同様の効果を得
ることができる。

【００８１】図１２は、本発明の第１１の実施例を示し
ている。図７、図９、図１０、図１１の各実施例では、
一つ上位または下位の階層との間だけで信号のやりとり
が行われているが、図１２の実施例では階層を飛び越え
た信号のやりとりを可能としたものである。

【００８２】図１２では、第n 階層、第(n+1) 階層と第
(n+2) 階層間の信号のやりとりを中心に示している。本
実施例では、第n 階層と第(n+1) 階層間、第(n+1) 階層
と第(n+2) 階層間の信号のやりとりだけでなく、第(n+
2) 階層からの出力の一部SI(n,1) が第n 階層に入力さ
れる例を示している。第n 階層の回路群３３には、上位
階層からの電源スイッチ制御信号CS(n)/CSB(n)によりラ
ッチ状態とデータスルー状態が切り替わる入力ラッチＤ
と、第ｎ階層で生成する電源スイッチ制御信号CS(n+1)/
CSB(n+1)によりラッチ状態とデータスルー状態が切り替
わる入力ラッチＵ１，さらに第( ｎ+1) 階層で生成する
電源スイッチ制御信号CS(n+2)/CSB(n+2)によりラッチ状
態とデータスルー状態が切り替わる入力ラッチＵ２が備
わっていることを特徴としている。入力ラッチＤ，Ｕ
１，Ｕ２を構成するラッチ回路は、トランスファゲート
で信号を受ける回路構成になっている。入力ラッチＤに
は上位階層からの出力信号SO(n-1) が入力され、入力ラ
ッチＵ１には第(n+1) 階層からの出力信号SI(n,0) が入
力され、入力ラッチＵ２には第(n+2) 階層からの出力信
号SI(n,1) が入力される回路構成となっている。

【００８３】いま、第n 階層で第(n+1) 階層の回路群を
スリープ状態にする信号が生成されたとすると、CS(n+
1) は接地電位, CSB(n+1)は電源電位が出力される。こ
れにより第(n+1) 階層の回路群３３がスリープ状態にな
ると共に、入力ラッチＵ１がデータスルー状態からラッ
チ状態となる。さらに本実施例では、第(n+2) 階層の回
路群３３がスリープ状態になると共に、入力ラッチＵ２
がデータスルー状態からラッチ状態となる。入力ラッチ
Ｕ１では、信号が入力されるトランスファゲートがCS(n
+1), CSB(n+1) によりオフ状態となるため、スリープ状
態の第(n+1) 階層の回路群から中間電位が出力される信
号SI(n,0) が入力されても第n 階層の回路群ではリーク
電流が発生しない。同様に入力ラッチＵ２では、信号が
入力されるトランスファゲートがCS(n+2), CSB(n+2) に
よりオフ状態となるため、スリープ状態の第(n+2) 階層
の回路群から中間電位が出力される信号SI(n,1) が入力
されても第n 階層の回路群ではリーク電流が発生しな
い。

【００８４】このように本実施例では、信号のやりとり
が一つ上位または下位の階層との間だけではない場合に
おいても、下位階層の回路群がスリープ状態になったこ
とにより発生する、上位階層の回路群の入力回路でのリ
ーク電流増加をなくすことができる。なお、本実施例の
構成は図９及び図１０の実施例の場合にも適用可能であ
り、同様の効果を得ることができる。

【００８５】

【発明の効果】以上述べたように本発明は、電源線と疑
似電源線の間に制御トランジスタと電位クランプ回路が
配置される構成とすることにより、制御トランジスタが
非導通となって前記疑似電源線に電源端子が接続された
論理回路が待機状態となっても疑似電源線はある一定電
位にクランプされるため、前記論理回路を構成するＭＩ
ＳＦＥＴはバックバイアスが印加された状態となり、ス
レッショルド電圧が動作時よりも高くなるため、リーク
電流を低減可能である。この回路構成では、制御トラン
ジスタの｜Ｖｔ｜を論理回路を構成するＭＩＳＦＥＴの
｜Ｖｔ｜と同じに低く設定可能となるため、制御トラン
ジスタのゲート幅並びにレイアウト面積を低減できる。
また、制御トランジスタの｜Ｖｔ｜を論理回路を構成す
るＭＩＳＦＥＴの｜Ｖｔ｜と製造上同じに設定すること
により、従来技術よりも製造工程を削減でき、製造コス
トを抑えることが可能となる。

【００８６】また、本発明の半導体集積回路では、待機
（スリープ）時に、動作（アクティブ）状態から待機状
態へ切り替わる直前の内部ノードの電位関係（ハイレベ
ル、ロウレベル）が保たれる。このため、従来技術のよ
うな待機時の情報保持のためのラッチ回路の追加やその
制御信号のタイミング設計等が不要になり、レイアウト
面積の低減と設計容易化が可能である。

【００８７】更に本発明では、電源制御の階層化によ
り、きめ細かなパワーマネージメントを実現することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成図である。

【図２】本発明の第２の実施例の構成図である。

【図３】本発明の第３の実施例の構成図である。

【図４】本発明の第４の実施例の構成図である。

【図５】本発明の第５の実施例の構成図である。

【図６】本発明の第６の実施例の構成図である。

【図７】本発明の第７の実施例の構成図である。

【図８】図７の実施例を説明するためのタイムチャート
である。

【図９】本発明の第８の実施例の構成図である。

【図１０】本発明の第９の実施例の構成図である。

【図１１】本発明の第１０の実施例の構成図である。

【図１２】本発明の第１１の実施例の構成図である。

【図１３】ＭＯＳＦＥＴのオフ電流の基板電圧依存性を
説明するための図である。

【図１４】従来の回路の構成図である。

【図１５】前記従来の回路でラッチ回路を構成した場合
の構成図である。

【図１６】図１５の回路のタイミングチャートである。

【符号の説明】

１電源２電源線（ＶＤＤ）３疑似電源線（ＶＶＤ）４電源側制御トランジスタ５接地６接地線（ＧＮＤ）７疑似接地線（ＶＧＤ）８接地側制御トランジスタ９電位クランプ回路１０論理回路１１入力端子１２１インバータ１２２インバータ１３ダイオード１４抵抗１５低スレッショルド論理回路１６電源側制御トランジスタ（高スレッショルド電
圧）１７接地側制御トランジスタ（高スレツシヨルド電
圧）１８容量１９ラッチ回路２０電源側電位クランプトランジスタ２１接地側電位クランプトランジスタ３１電源スイッチ回路３２電源スイッチ回路

Claims

【特許請求の範囲】

【請求項１】Ｐチャネル型ＭＩＳ(metal insulator s
emiconductor) 電界効果トランジスタとＮチャネル型Ｍ
ＩＳ電界効果トランジスタとの組合せからなる相補型ト
ランジスタと、該相補型トランジスタの前記Ｐチャネル
型ＭＩＳ電界効果トランジスタ及び前記Ｎチャネル型Ｍ
ＩＳ電界効果トランジスタにそれぞれ接続された第１及
び第２の電源端子とを有する論理回路と、電源に接続される電源線と、前記第２の電源端子に接続されると共に接地に接続され
る接地線と、前記電源線と前記論理回路との間の電力供給をする電力
供給部とを有する半導体集積回路において、前記Ｐチャネル型ＭＩＳ電界効果トランジスタの基板端
子は前記電源線に接続され、かつ前記Ｎチャネル型ＭＩ
Ｓ電界効果トランジスタの基板端子は前記接地線に接続
され、前記電力供給部は、前記論理回路の前記第１の電源端子に接続された疑似電
源線と、前記電源線と前記疑似電源線との間に接続された電源ス
イッチ回路とを有し、前記電源スイッチ回路は、前記電源線と前記疑似電源線との間に接続されたＰチャ
ネル型ＭＩＳ型の制御トランジスタと、前記電源線と前記疑似電源線との間に接続され、前記制
御トランジスタがオフした時に、前記疑似電源線の電位
を、前記電源線の電位よりも低く前記接地線の電位より
も高いクランプ電位に、クランプするクランプ回路を有
し、該クランプ回路は、前記制御トランジスタがオフした時
に、前記論理回路に、前記制御トランジスタがオフする
直前の前記論理回路の内部ノードの論理レベルの状態を
保持させることを特徴とする半導体集積回路。
【請求項２】請求項１に記載の半導体集積回路におい
て、前記制御トランジスタは、前記論理回路の前記Ｐチャネ
ル型ＭＩＳ電界効果トランジスタのスレッショルド電圧
と同じスレッショルド電圧を有することを特徴とする半
導体集積回路。
【請求項３】請求項１に記載の半導体集積回路におい
て、前記電位クランプ回路が少なくとも１個のダイオード素
子を有することを特徴とする半導体集積回路。
【請求項４】請求項１に記載の半導体集積回路におい
て、前記電位クランプ回路が少なくとも１個の抵抗素子を有
することを特徴とする半導体集積回路。
【請求項５】請求項１に記載の半導体集積回路におい
て、前記電位クランプ回路が前記制御トランジスタとは逆の
チャネル型の、少なくとも１個のＭＩＳ電界効果トラン
ジスタを有することを特徴とする半導体集積回路。
【請求項６】Ｐチャネル型ＭＩＳ(metal insulator s
emiconductor) 電界効果トランジスタとＮチャネル型Ｍ
ＩＳ電界効果トランジスタとの組合せからなる相補型ト
ランジスタと、該相補型トランジスタの前記Ｐチャネル
型ＭＩＳ電界効果トランジスタ及び前記Ｎチャネル型Ｍ
ＩＳ電界効果トランジスタにそれぞれ接続された第１及
び第２の電源端子とを有する論理回路と、電源に接続されると共に前記第１の電源端子に接続され
る電源線と、接地に接続される接地線と、前記論理回路と前記接地線との間の電力供給をする電力
供給部とを有する半導体集積回路において、前記Ｐチャネル型ＭＩＳ電界効果トランジスタの基板端
子は前記電源線に接続され、かつ前記Ｎチャネル型ＭＩ
Ｓ電界効果トランジスタの基板端子は前記接地線に接続
され、前記電力供給部は、前記論理回路の前記第２の電源端子に接続された疑似接
地線と、前記接地線と前記疑似接地線との間に接続された電源ス
イッチ回路とを有し、前記電源スイッチ回路は、前記接地線と前記疑似接地線との間に接続されたＮチャ
ネル型ＭＩＳ型の制御トランジスタと、前記接地線と前記疑似接地線との間に接続され、前記制
御トランジスタがオフした時に、前記疑似接地線の電位
を、前記接地線の電位よりも高く前記電源線の電位より
も低いクランプ電位に、クランプするクランプ回路を有
し、該クランプ回路は、前記制御トランジスタがオフした時
に、前記論理回路に、前記制御トランジスタがオフする
直前の前記論理回路の内部ノードの論理レベルの状態を
保持させることを特徴とする半導体集積回路。
【請求項７】請求項６に記載の半導体集積回路におい
て、前記制御トランジスタは、前記論理回路の前記Ｎチャネ
ル型ＭＩＳ電界効果トランジスタのスレッショルド電圧
と同じスレッショルド電圧を有することを特徴とする半
導体集積回路。
【請求項８】請求項６に記載の半導体集積回路におい
て、前記電位クランプ回路が少なくとも１個のダイオード素
子を有することを特徴とする半導体集積回路。
【請求項９】請求項６に記載の半導体集積回路におい
て、前記電位クランプ回路が少なくとも１個の抵抗素子を有
することを特徴とする半導体集積回路。
【請求項１０】請求項６に記載の半導体集積回路にお
いて、前記電位クランプ回路が前記制御トランジスタとは逆の
チャネル型の、少なくとも１個のＭＩＳ電界効果トラン
ジスタを有することを特徴とする半導体集積回路。
【請求項１１】Ｐチャネル型ＭＩＳ(metal insulator
semiconductor) 電界効果トランジスタとＮチャネル型
ＭＩＳ電界効果トランジスタとの組合せからなる相補型
トランジスタと、該相補型トランジスタの前記Ｐチャネ
ル型ＭＩＳ電界効果トランジスタ及び前記Ｎチャネル型
ＭＩＳ電界効果トランジスタにそれぞれ接続された第１
及び第２の電源端子とを有する論理回路と、電源に接続される電源線と、接地に接続される接地線と、前記電源線から前記論理回路に電力供給をする電力供給
部とを、所定階層の回路として含む半導体集積回路にお
いて、前記Ｐチャネル型ＭＩＳ電界効果トランジスタの基板端
子は前記電源線に接続され、かつ前記Ｎチャネル型ＭＩ
Ｓ電界効果トランジスタの基板端子は前記接地線に接続
され、前記電力供給部は、前記論理回路の前記第１の電源端子に接続された疑似電
源線と、前記電源線と前記疑似電源線との間に接続された第１の
電源スイッチ回路と、前記論理回路の前記第２の電源端子に接続された疑似接
地線と、前記接地線と前記疑似接地線との間に接続された第２の
電源スイッチ回路とを有し、前記第１の電源スイッチ回路は、前記電源線と前記疑似電源線との間に接続されたＰチャ
ネル型ＭＩＳ型の第１の制御トランジスタと、前記電源線と前記疑似電源線との間に接続され、前記第
１の制御トランジスタがオフした時に、前記疑似電源線
の電位を、前記電源線の電位よりも低く前記接地線の電
位よりも高い第１のクランプ電位に、クランプする第１
のクランプ回路を有し、前記第２の電源スイッチ回路は、前記接地線と前記疑似接地線との間に接続されたＮチャ
ネル型ＭＩＳ型の第２の制御トランジスタと、前記接地線と前記疑似接地線との間に接続され、前記第
２の制御トランジスタがオフした時に、前記疑似接地線
の電位を、前記接地線の電位よりも高く前記第１のクラ
ンプ電位よりも低い第２のクランプ電位に、クランプす
る第２のクランプ回路を有し、前記第１及び前記第２のクランプ回路は、前記第１及び
前記第２の制御トランジスタがオフした時に、前記論理
回路に、前記第１及び前記第２の制御トランジスタがオ
フする直前の前記論理回路の内部ノードの論理レベルの
状態を保持させることを特徴とする半導体集積回路。
【請求項１２】請求項１１に記載の半導体集積回路に
おいて、前記第１の制御トランジスタは、前記論理回路の前記Ｐ
チャネル型ＭＩＳ電界効果トランジスタのスレッショル
ド電圧と同じスレッショルド電圧を有し、前記第２の制御トランジスタは、前記論理回路の前記Ｎ
チャネル型ＭＩＳ電界効果トランジスタのスレッショル
ド電圧と同じスレッショルド電圧を有することを特徴と
する半導体集積回路。
【請求項１３】請求項１１に記載の半導体集積回路に
おいて、前記第１及び前記第２の電位クランプ回路の少なくとも
一方が少なくとも１個のダイオード素子を有することを
特徴とする半導体集積回路。
【請求項１４】請求項１１に記載の半導体集積回路に
おいて、前記第１及び前記第２の電位クランプ回路の少なくとも
一方が少なくとも１個の抵抗素子を有することを特徴と
する半導体集積回路。
【請求項１５】請求項１１に記載の半導体集積回路に
おいて、前記第１の電位クランプ回路が前記第１の制御トランジ
スタとは逆のチャネル型の、少なくとも１個のＭＩＳ電
界効果トランジスタを有し、前記第２の電位クランプ回路が前記第２の制御トランジ
スタとは逆のチャネル型の、少なくとも１個のＭＩＳ電
界効果トランジスタを有することを特徴とする半導体集
積回路。
【請求項１６】請求項１１に記載の半導体集積回路に
おいて、上位階層の回路を更に有し、前記所定階層の回路の前記第１の制御トランジスタは、
前記上位階層の回路から第１の切替信号を受け、前記第
１の切替信号がハイレベルの時にオフするものであり、前記所定階層の回路の前記第２の制御トランジスタは、
前記上位階層の回路から第２の切替信号を受け、前記第
２の切替信号がロウレベルの時にオフするものであるこ
とを特徴とする半導体集積回路。
【請求項１７】請求項１６に記載の半導体集積回路に
おいて、下位階層の回路を更に有し、前記所定階層の回路は、前記第１の切替信号及び前記第２の切替信号を生成する
切替信号生成手段と、前記上位階層の回路及び前記切替信号生成手段に接続さ
れ、前記上位階層の回路から受けた前記第１の切替信号
と、前記切替信号生成手段から受けた前記第１の切替信
号とのＮＯＲをとるＮＯＲ回路と、このＮＯＲ回路の出力信号を反転する第１のインバータ
と、前記上位階層の回路及び前記切替信号生成手段に接続さ
れ、前記上位階層の回路から受けた前記第２の切替信号
と、前記切替信号生成手段から受けた前記第２の切替信
号とのＮＡＮＤをとるＮＡＮＤ回路と、このＮＡＮＤ回路の出力信号を反転する第２のインバー
タとを、更に有し、前記第１のインバータの出力信号が前記下位階層の回路
のための前記第１の切替信号として前記下位階層の回路
に供給され、前記第２のインバータの出力信号が前記下位階層の回路
のための前記第２の切替信号として前記下位階層の回路
に供給されることを特徴とする半導体集積回路。