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JP5289479B2 - 半導体装置の製造方法 - Google Patents

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Description

実施形態は、半導体装置の製造方法に関する。
半導体プロセス技術の一つとして側壁マスクプロセス（又はダブルパターニングプロセス）がある。このプロセスの特徴は、フォトリソグラフィによる最小加工サイズよりも小さいサイズのパターンを形成できる点にある。これによれば、フォトリソグラフィサイズが縮小されても、加工されるパターンの幅にばらつきが発生しないため、例えば、微細化が顕著な、アクティブエリアや、ゲート配線などの加工に有望である。しかし、側壁マスクプロセスでは、同時に、異なる幅を持つ複数のパターンを形成できない。
特開２００９−１３００３５号公報
実施形態は、側壁マスクプロセスにより同時に異なる幅を持つパターンを形成する技術について提案する。
実施形態によれば、半導体装置の製造方法は、被加工材上に第１及び第２の芯材を形成する工程と、前記第１及び第２の芯材の上面及び側面を覆う第１及び第２の層を有する被覆材を形成する工程と、前記第１の芯材を覆う前記第２の層を除去する工程と、前記被覆材をエッチングすることにより、前記第１の芯材の側面に前記第１の層を有する第１の側壁マスクを形成し、前記第２の芯材の側面に前記第１及び第２の層を有する第２の側壁マスクを形成する工程と、前記第１及び第２の芯材を除去する工程と、前記第１及び第２の側壁マスクをマスクとして前記被加工材をエッチングすることにより、異なる幅を持つ第１及び第２のパターンを同時に形成する工程とを備える。
参考例の製造方法を示す図。 参考例の製造方法を示す図。 参考例の製造方法を示す図。 参考例の製造方法を示す図。 参考例の製造方法を示す図。 参考例の製造方法を示す図。 参考例の製造方法を示す図。 参考例の製造方法を示す図。 参考例の製造方法を示す図。 ライン幅ラフネスを示す図。 複数のメモリコア部を有する半導体装置を示す図。 パターン幅を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第１の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第２の実施例の製造方法を示す図。 第３の実施例の製造方法を示す図。 第１の適用例を示す図。 第２の適用例を示す図。
以下、図面を参照しながら実施形態を説明する。
図１Ａ乃至図１Ｉは、参考例の製造方法を示している。
ここでは、フォトリソグラフィによる最小加工サイズが２Ｆのときに、側壁マスクプロセスにより、ハーフピッチ１Ｆのライン＆スペースパターンを形成する例を説明する。
まず、図１Ａに示すように、半導体基板１０上に被加工材１１，１２を形成する。続けて、被加工材１１，１２上に芯材１３及び反射防止材１４を形成する。そして、フォトリソグラフィにより、反射防止材１４上にハーフピッチ２Ｆ（ライン幅２Ｆ、スペース幅２Ｆ）のレジストパターン１５を形成する。
また、レジストパターン１５をマスクにして反射防止材１４及び芯材１３をエッチングした後にレジストパターン１５を除去し、さらに、反射防止材１４を除去すると、レジストパターン１５が芯材１３に転写される。即ち、図１Ｂに示すように、芯材１３は、ハーフピッチ２Ｆ（ライン幅２Ｆ、スペース幅２Ｆ）のライン＆スペースパターンを有する。
次に、図１Ｃに示すように、芯材１３にスリミング処理を施し、芯材１３のライン幅を１Ｆとし、芯材１３間のスペース幅を３Ｆとする。
次に、図１Ｄに示すように、芯材１３の上面及び側面を覆う被覆材１６を形成する。また、ＲＩＥにより、被覆材１６をエッチングし、芯材１３の側面に被覆材１６を残存させる。この後、芯材１３を除去すると、図１Ｅに示すように、ハーフピッチ１Ｆ（ライン幅１Ｆ、スペース幅１Ｆ）のライン＆スペースパターンを有する側壁マスク１６’が形成される。
次に、図１Ｆに示すように、再び、被加工材１１，１２上にマスク材１７，１８を形成する。続けて、フォトリソグラフィにより、マスク材１７，１８上にライン幅２Ｆ，３Ｆのレジストパターン１９を形成する。
また、レジストパターン１９をマスクにしてマスク材１７，１８をエッチングした後にレジストパターン１９を除去すると、レジストパターン１９がマスク材１７，１８に転写される。即ち、図１Ｇに示すように、マスク材１７，１８は、ライン幅２Ｆ，３Ｆを有する。
そして、側壁マスク１６’及びマスク材１７，１８をマスクにして、ＲＩＥにより、被加工材１２をエッチングした後に、これら側壁マスク１６’及びマスク材１７，１８を除去すると、図１Ｈに示すように、被加工材は、例えば、異なるライン幅１Ｆ，２Ｆ，３Ｆを有するハードマスク１２’に加工される。
最後に、図１Ｉに示すように、ハードマスク１２’をマスクにして、ＲＩＥにより、被加工材１１をエッチングする。
以上の側壁マスクプロセスによれば、フォトリソグラフィによる最小加工サイズ２Ｆのときに、ハーフピッチ１Ｆのライン＆スペースパターンを形成できる。しかし、このプロセスにより形成可能なライン幅は、１Ｆのみである。例えば、ライン幅２Ｆ，３Ｆのパターンについては、側壁マスクプロセスが適用されない。
この場合、図２に示すように、ライン幅２Ｆ，３Ｆのパターンについては、側壁マスクプロセス無しのために、フォトリソグラフィによるゆらぎに起因するライン幅（例えば、ゲート幅）のばらつきが発生する。これは、ライン幅ラフネスと称される。
これに対し、側壁マスクプロセス有りのときは、芯材にライン幅ラフネスが発生したとしても、芯材の側面に形成される側壁マスクにライン幅ラフネスが発生することはない。従って、フォトリソグラフィによる最小加工サイズ２Ｆのときに、側壁マスクプロセスにより、ライン幅１Ｆのパターンとライン幅２Ｆ以上のパターンとを同時に形成できればさらに望ましい。
また、近年では、フォトリソグラフィによる最小加工サイズ２Ｆによりハーフピッチ１Ｆのライン＆スペースパターンを形成するとき、これと同時に、ライン幅が、１Ｆを超え、２Ｆ未満であるパターン（例えば、ライン幅１．５Ｆのパターン）を形成なければならない、といった事態が発生している。
例えば、図３に示すように、半導体基板（チップエリア）２０上に複数のメモリセルアレイ部２１が配置される半導体メモリでは、メモリセルアレイ部２１のパターニングをライン幅Ｗ１（＝１Ｆ）のマスク材を用いて行い、メモリセルアレイ部２１に隣接して配置されるコア部２２のパターニングをライン幅Ｗ２（１Ｆ＜Ｗ２＜２Ｆ）のマスク材を用いて行う、ということがある。
即ち、ＭＲＡＭ、ＲｅＲＡＭ、ＮＡＮＤフラッシュメモリなどの半導体メモリでは、寄生容量や電圧ドロップなどに起因する特性劣化を防止するため、１チップ内にできるだけ多くのメモリセルアレイ部２１を形成し、１つのメモリセルアレイ部２１のサイズを小さくすることが望ましい。
この場合、コア部２２内に配置されるドライバのサイズ（ＦＥＴのゲート幅）は、周辺回路部２３内のＦＥＴのサイズよりも小さくすることが可能であり、チップ面積の縮小の観点から、コア部２２のパターニングをライン幅Ｗ２のマスク材を用いて行うことは非常に有効である。
そこで、以下の実施形態では、側壁マスクプロセスにおいて、芯材の側面に複数の層から構成される被覆材を形成した後に、複数の層をそのまま側壁マスクとするか、又は、複数の層の少なくとも１つを選択的に除去してから側壁マスクとするか、により、側壁マスクの幅を可変とすることができる技術について提案する。
例えば、第１及び第２の芯材の上面及び側面を覆う第１及び第２の層を有する被覆材を形成した後に、第１の芯材を覆う第２の層を選択的に除去すれば、ＲＩＥにより、第１の芯材の側面に第１の層（第１の幅）を有する第１の側壁マスクが形成され、第２の芯材の側面に第１及び第２の層（第２の幅）を有する第２の側壁マスクが形成される。
また、芯材の上面及び側面を覆う第１及び第２の層を有する被覆材を形成した後に、芯材の第１の部分を覆う第２の層を選択的に除去すれば、ＲＩＥにより、芯材の第１の部分の側面に第１の層（第１の幅）を有する第１の側壁マスクが形成され、芯材の第２の部分の側面に第１及び第２の層（第２の幅）を有する第２の側壁マスクが形成される。
このように、側壁マスクプロセスにより同時に異なる幅を持つ単一又は複数のパターンを形成可能なため、フォトリソグラフィによる最小加工サイズよりも小さい幅を複数種類同時に形成することにより、ＭＲＡＭ、ＲｅＲＡＭなどの次世代半導体メモリや、ＮＡＮＤフラッシュメモリに有効なプロセスを実現できる。
例えば、図４に示すように、メモリセルアレイ部のライン＆スペースパターン（ハーフピッチ１Ｆ）と、コア部のパターン（パターン幅１．５Ｆ）と、周辺回路部のパターン（パターン幅２Ｆ，３Ｆ）とを、側壁マスクプロセスにより同時に形成可能である。
尚、図３及び図４は、互いに対応している。また、図４のメモリセルアレイ部、コア部及び周辺回路部のパターンは、それぞれ、アクティブエリア、導電線、ＦＥＴのゲート電極などである。
また、フォトリソグラフィによる最小加工サイズ以上の幅についても、製造工程数の増加なく（製造コストの増加なく）、側壁マスクプロセスにより、フォトリソグラフィによる最小加工サイズよりも小さい幅と同時に形成可能なため、フォトリソグラフィによる最小加工サイズ以上のパターンにライン幅ラフネスが発生することもなく、寸法精度の向上による信頼性の向上を実現できる。
図５Ａ乃至図５Ｊは、第１の実施例の製造方法を示している。
ここでは、フォトリソグラフィによる最小加工サイズ２Ｆのときに、側壁マスクプロセスにより、幅Ｗ１（＝１Ｆ）のパターンと幅Ｗ２（１Ｆ＜Ｗ２＜２Ｆ）のパターンとを同時に形成する例を説明する。
まず、図５Ａに示すように、半導体基板１０上に被加工材１１，１２を形成する。
本例では、被加工材１１，１２をパターニングする例を説明するが、被加工材１１，１２と共に半導体基板１０を被加工材としてもよいし、また、被加工材１１，１２を省略して、半導体基板１０を被加工材としてもよい。
また、被加工材１１，１２は、導電物でも、絶縁物でも、いずれでも構わない。被加工材１１，１２は、抵抗体（可変抵抗体を含む）であってもよい。被加工材１１，１２の各々は、さらに、複数の層から構成されていてもよい。
続けて、被加工材１１，１２上に芯材１３及び反射防止材１４を形成する。
芯材１３は、例えば、ＴＥＯＳ（Tetraethoxysilane）、ＳｉＯ２、ＳｉＮ、Ｃなどから構成される。芯材１３の材料及び厚さは、被加工材１１，１２及び後述する被覆材１６ａ，１６ｂ（図５Ｄ参照）とのエッチング選択比を考慮して決定される。
そして、フォトリソグラフィにより、反射防止材１４上に、ライン幅２Ｆ及びスペース幅２Ｆのレジストパターン１５、並びに、ライン幅２．５Ｆ及びスペース幅３．５Ｆのレジストパターン１５を形成する。
また、レジストパターン１５をマスクにして反射防止材１４及び芯材１３をエッチングした後にレジストパターン１５を除去し、さらに、反射防止材１４を除去すると、レジストパターン１５が芯材１３に転写される。即ち、図５Ｂに示すように、第１の芯材１３ａは、ライン幅２Ｆ及びスペース幅２Ｆのパターンを有し、第２の芯材１３ｂは、ライン幅２．５Ｆ及びスペース幅３．５Ｆのパターンを有する。
次に、図５Ｃに示すように、第１及び第２の芯材１３ａ，１３ｂにスリミング処理を施し、第１の芯材１３ａのライン幅を１Ｆ、スペース幅を３Ｆとし、第２の芯材１３ｂのライン幅を１．５Ｆ、スペース幅を４．５Ｆとする。
ここで、スリミング処理は、ウェットエッチング、ドライエッチング、又は、ウェットエッチングとドライエッチングとの組み合わせにより行われる。
本例では、図５Ａの反射防止材１４及びレジストパターン１５は、スリミング処理前に除去するが、これらをスリミング処理後に除去しても構わない。また、図５Ａの反射防止材１４及びレジストパターン１５は、例えば、Ｏ２プラズマエッチングにより除去される。図５Ａの反射防止材１４及びレジストパターン１５は、同時に除去してもよいし、それぞれ別々に除去してもよい。
次に、図５Ｄに示すように、第１及び第２の芯材１３ａ，１３ｂの上面及び側面を覆う被覆材１６を形成する。被覆材１６は、２つ以上の層から構成される。本例では、被覆材１６は、第１の層（下層側壁材）１６ａ及び第２の層（上層側壁材）１６ｂから構成される。
第１の層１６ａの厚さは、１Ｆであり、第２の層１６ｂの厚さは、０．５Ｆである。また、第１の層１６ａと第２の層１６ｂとは、エッチング選択比を有する異なる材料から構成される。また、既に述べたように、第１及び第２の層１６ａ，１６ｂは、芯材１３及び被加工材１１，１２に対してもエッチング選択比を有することが必要である。
例えば、第１及び第２の層１６ａ，１６ｂのうちの１つは、不純物（例えば、ボロン）を含む非晶質シリコンであり、他の１つは、不純物を含まない非晶質シリコンである。被覆材１６が第１及び第２の層１６ａ，１６ｂを含む３層以上の積層構造を有するとき、積層構造の各層は、不純物を含む非晶質シリコン、不純物を含まない非晶質シリコン及び絶縁物から選択される１つであるのが望ましい。
被覆層１６の第２の層１６ｂを、不純物を含まない非晶質シリコンとし、被覆層１６の第１の層１６ａを、不純物を含む非晶質シリコンとしたとき、アルカリ溶液を用いることにより、第１及び第２の層１６ａ，１６ｂのエッチング選択比を大きくとることができるため、第２の層１６ｂのみを選択的に除去できる。
被覆層１６の第２の層１６ｂを、ＳｉＯ２とし、被覆層１６の第１の層１６ａを、不純物を含む非晶質シリコン又は不純物を含まない非晶質シリコンとしたとき、弗酸系溶液を用いることにより、第１及び第２の層１６ａ，１６ｂのエッチング選択比を大きくとることができるため、第２の層１６ｂのみを選択的に除去できる。
そして、第２の芯材１３ｂを覆う被覆材１６上にレジストパターン１９ａを形成する。
また、レジストパターン１９ａをマスクにして第２の層１６ｂをエッチングし、第１の芯材１３ａを覆う第２の層１６ｂを選択的に除去し、さらに、レジストパターン１９ａを除去すると、図５Ｅに示すように、第１の芯材１３ａが第１の層１６ａにより覆われ、第２の芯材１３ｂが第１及び第２の層１６ａ，１６ｂにより覆われた構造が得られる。
この後、ＲＩＥにより、第１及び第２の芯材１３ａ，１３ｂの上面が露出するまで、被覆材１６をエッチング（全面エッチバック）し、第１及び第２の芯材１３ａ，１３ｂの側面に被覆材１６を残存させる。
このエッチングは、第１及び第２の層１６ａ，１６ｂが同じ又はほぼ同じレートでエッチングされる条件で同時に行ってもよいし、第１及び第２の層１６ａ，１６ｂのエッチング選択比を確保したうえで、まず、第２の層１６ｂを第１の層１６ａの側壁に残し、続けて、第１の層１６ａを第１及び第２の芯材１３ａ，１３ｂの側面に残してもよい。
そして、第１及び第２の芯材１３ａ，１３ｂをウェットエッチング等により除去すると、図５Ｆに示すように、ハーフピッチ１Ｆ（ライン幅１Ｆ、スペース幅１Ｆ）のライン＆スペースパターンを有し、第１の層１６ａから構成される側壁マスク１６’と、ハーフピッチ１．５Ｆ（ライン幅１．５Ｆ、スペース幅１．５Ｆ）のライン＆スペースパターンを有し、第１及び第２の層１６ａ，１６ｂから構成される側壁マスク１６’とが形成される。
次に、図５Ｇに示すように、再び、被加工材１１，１２上にマスク材（例えば、絶縁物など）１７及びマスク材（例えば、塗布系酸化物など）１８を形成する。続けて、フォトリソグラフィにより、マスク材１７，１８上にライン幅２Ｆのレジストパターン１９ｂを形成する。
また、レジストパターン１９ｂをマスクにしてマスク材１７，１８をエッチングした後にレジストパターン１９ｂを除去すると、レジストパターン１９ｂがマスク材１７，１８に転写される。即ち、図５Ｈに示すように、マスク材１７，１８は、ライン幅２Ｆを有する。
そして、側壁マスク１６’及びマスク材１７，１８をマスクにして、ＲＩＥにより、被加工材１２をエッチングした後に、これら側壁マスク１６’及びマスク材１７，１８を除去すると、図５Ｉに示すように、被加工材は、例えば、異なるライン幅１Ｆ，１．５Ｆ，２Ｆを有するハードマスク１２’に加工される。
最後に、図５Ｊに示すように、ハードマスク１２’をマスクにして、ＲＩＥにより、被加工材１１をエッチングする。
尚、上述の例は、被覆材１６が第１及び第２の層１６ａ，１６ｂから構成されるが、被覆材１６が３層から構成されるときの材料例として、例えば、最下層を、不純物を含む非晶質シリコンとし、中間層を、不純物を含まない非晶質シリコンとし、最上層をＳｉＯ２とすることが可能である。この場合、最上層のＳｉＯ２は、弗酸系溶液により選択的に除去し、中間層の不純物を含まない非晶質シリコンは、アルカリ溶液により選択的に除去することが可能である。
図６Ａ乃至図６Ｉは、第２の実施例の製造方法を示している。
ここでは、フォトリソグラフィによる最小加工サイズ２Ｆのときに、側壁マスクプロセスにより、幅Ｗ１（＝１Ｆ）のパターンと幅Ｗ２（２Ｆ≦Ｗ２）のパターンとを同時に形成する例を説明する。
まず、図６Ａに示すように、半導体基板１０上に被加工材１１，１２を形成する。
本例では、被加工材１１，１２をパターニングする例を説明するが、被加工材１１，１２と共に半導体基板１０を被加工材としてもよいし、また、被加工材１１，１２を省略して、半導体基板１０を被加工材としてもよい。
また、被加工材１１，１２は、導電物でも、絶縁物でも、いずれでも構わない。被加工材１１，１２は、抵抗体（可変抵抗体を含む）であってもよい。被加工材１１，１２の各々は、さらに、複数の層から構成されていてもよい。
続けて、被加工材１１，１２上に芯材１３及び反射防止材１４を形成する。
芯材１３は、例えば、ＴＥＯＳ、ＳｉＯ２、ＳｉＮ、Ｃなどから構成される。芯材１３の材料及び厚さは、被加工材１１，１２及び後述する被覆材１６ａ，１６ｂ（図５Ｄ参照）とのエッチング選択比を考慮して決定される。
そして、フォトリソグラフィにより、反射防止材１４上に、ライン幅２Ｆ及びスペース幅２Ｆのレジストパターン１５、ライン幅３Ｆ及びスペース幅５Ｆのレジストパターン１５、並びに、ライン幅２Ｆの単独のレジストパターン１５を形成する。
また、レジストパターン１５をマスクにして反射防止材１４及び芯材１３をエッチングした後にレジストパターン１５を除去し、さらに、反射防止材１４を除去すると、レジストパターン１５が芯材１３に転写される。即ち、図６Ｂに示すように、第１の芯材１３ａは、ライン幅２Ｆ及びスペース幅２Ｆのパターンを有し、第２の芯材１３ｂは、ライン幅３Ｆ及びスペース幅５Ｆのパターンを有し、第３の芯材１３ｃは、ライン幅２Ｆのパターンを有する。
次に、図６Ｃに示すように、第１、第２及び第３の芯材１３ａ，１３ｂ，１３ｃにスリミング処理を施し、第１の芯材１３ａのライン幅を１Ｆ、スペース幅を３Ｆとし、第２の芯材１３ｂのライン幅を２Ｆ、スペース幅を６Ｆとし、第３の芯材１３ｃのライン幅を１Ｆとする。
ここで、スリミング処理は、ウェットエッチング、ドライエッチング、又は、ウェットエッチングとドライエッチングとの組み合わせにより行われる。
本例では、図６Ａの反射防止材１４及びレジストパターン１５は、スリミング処理前に除去するが、これらをスリミング処理後に除去しても構わない。また、図６Ａの反射防止材１４及びレジストパターン１５は、例えば、Ｏ２プラズマエッチングにより除去される。図６Ａの反射防止材１４及びレジストパターン１５は、同時に除去してもよいし、それぞれ別々に除去してもよい。
次に、図６Ｄに示すように、第１、第２及び第３の芯材１３ａ，１３ｂ，１３ｃの上面及び側面を覆う被覆材１６を形成する。被覆材１６は、２つ以上の層から構成される。本例では、被覆材１６は、第１の層１６ａ及び第２の層１６ｂから構成される。
第１の層１６ａの厚さは、１Ｆであり、第２の層１６ｂの厚さは、１Ｆである。また、第１の層１６ａと第２の層１６ｂとは、エッチング選択比を有する異なる材料から構成される。また、既に述べたように、第１及び第２の層１６ａ，１６ｂは、芯材１３及び被加工材１１，１２に対してもエッチング選択比を有することが必要である。
例えば、第１及び第２の層１６ａ，１６ｂのうちの１つは、不純物（例えば、ボロン）を含む非晶質シリコンであり、他の１つは、不純物を含まない非晶質シリコンである。被覆材１６が第１及び第２の層１６ａ，１６ｂを含む３層以上の積層構造を有するとき、積層構造の各層は、不純物を含む非晶質シリコン、不純物を含まない非晶質シリコン及び絶縁物から選択される１つであるのが望ましい。
被覆層１６の第２の層１６ｂを、不純物を含まない非晶質シリコンとし、被覆層１６の第１の層１６ａを、不純物を含む非晶質シリコンとしたとき、アルカリ溶液を用いることにより、第１及び第２の層１６ａ，１６ｂのエッチング選択比を大きくとることができるため、第２の層１６ｂのみを選択的に除去できる。
被覆層１６の第２の層１６ｂを、ＳｉＯ２とし、被覆層１６の第１の層１６ａを、不純物を含む非晶質シリコン又は不純物を含まない非晶質シリコンとしたとき、弗酸系溶液を用いることにより、第１及び第２の層１６ａ，１６ｂのエッチング選択比を大きくとることができるため、第２の層１６ｂのみを選択的に除去できる。
そして、第２の芯材１３ｂを覆う被覆材１６上にレジストパターン１９ａを形成する。
また、レジストパターン１９ａをマスクにして第２の層１６ｂをエッチングし、第１及び第３の芯材１３ａ，１３ｃを覆う第２の層１６ｂを選択的に除去し、さらに、レジストパターン１９ａを除去すると、図６Ｅに示すように、第１及び第３の芯材１３ａ，１３ｃが第１の層１６ａにより覆われ、第２の芯材１３ｂが第１及び第２の層１６ａ，１６ｂにより覆われた構造が得られる。
この後、ＲＩＥにより、被覆材１６をエッチング（全面エッチバック）し、第１、第２及び第３の芯材１３ａ，１３ｂ，１３ｃの側面に被覆材１６を残存させる。
また、図６Ｆに示すように、第３の芯材１３ｃ及びその側面の第１の層１６ａを覆うレジストパターン１９ｃを形成する。
そして、第１及び第２の芯材１３ａ，１３ｂをウェットエッチング等により除去すると共にレジストパターン１９ｃを除去すると、図６Ｇに示すように、ハーフピッチ１Ｆ（ライン幅１Ｆ、スペース幅１Ｆ）のライン＆スペースパターンを有し、第１の層１６ａから構成される側壁マスク１６’と、ハーフピッチ２Ｆ（ライン幅２Ｆ、スペース幅２Ｆ）のライン＆スペースパターンを有し、第１及び第２の層１６ａ，１６ｂから構成される側壁マスク１６’とが形成される。
また、ライン幅３Ｆを有し、第３の芯材１３ｃ及び第１の層１６ａから構成されるマスク材１６’が形成される。
本例では、ライン幅３Ｆのパターン（マスク材１６’）を、新たなフォトリソグラフィプロセス（例えば、図５Ｇ〜図５Ｈ）なしに形成できる。即ち、ライン幅ラフネスが大きく影響するライン幅１Ｆ，２Ｆのパターンについては、側壁マスク１６’とし、ライン幅ラフネスの影響が少ないライン幅３Ｆのパターンについては、第３の芯材１３ｃと第１の層１６ａとを利用するマスク材１６’とすることが可能である。
そして、側壁マスク１６’及びマスク材１６’をマスクにして、ＲＩＥにより、被加工材１２をエッチングした後に、これら側壁マスク１６’及びマスク材１６’を除去すると、図６Ｈに示すように、被加工材は、例えば、異なるライン幅１Ｆ，２Ｆ，３Ｆを有するハードマスク１２’に加工される。
最後に、図６Ｉに示すように、ハードマスク１２’をマスクにして、ＲＩＥにより、被加工材１１をエッチングする。
尚、上述の例は、被覆材１６が第１及び第２の層１６ａ，１６ｂから構成されるが、被覆材１６が３層から構成されるときの材料例として、例えば、最下層を、不純物を含む非晶質シリコンとし、中間層を、不純物を含まない非晶質シリコンとし、最上層をＳｉＯ２とすることが可能である。この場合、最上層のＳｉＯ２は、弗酸系溶液により選択的に除去し、中間層の不純物を含まない非晶質シリコンは、アルカリ溶液により選択的に除去することが可能である。
図７は、第３の実施例の製造方法を示している。
この実施例は、異なる幅を持つ１つのパターン（例えば、ラインパターン）を形成する方法に関する。製造方法の具体的な手順については、第１の実施例（図５Ａ〜図５Ｊ）又は第２の実施例（図６Ａ〜図６Ｉ）と同じである。
まず、被加工材上に第１の部分（メモリセルアレイ部）及び第２の部分（コア部）を有する芯材１３を形成する。また、芯材１３の上面及び側面を覆う第１及び第２の層１６ａ，１６ｂを有する被覆材１６を形成する。この後、芯材１３の第１の部分を覆う第２の層１６ｂを除去する。
次に、被覆材１６をエッチングすることにより、芯材１３の第１の部分の側面に第１の層１６ａを有する第１の側壁マスクを形成し、芯材１３の第２の部分の側面に第１及び第２の層１６ａ，１６ｂを有する第２の側壁マスクを形成する。この後、芯材１３を除去する。
最後に、第１及び第２の側壁マスクをマスクとして被加工材をエッチングすることにより、異なる幅を持つ１つのパターンを形成する。例えば、メモリセルアレイ部においては、ライン幅１Ｆを有し、コア部においては、ライン幅１．５Ｆを有するパターンが形成される。
図８は、第１の適用例としての半導体装置の平面図を示している。
この半導体装置は、ＭＲＡＭ、ＲｅＲＡＭなどの次世代半導体メモリに関する。このような半導体メモリでは、メモリセルアレイ部のメモリセルは、例えば、１つのＦＥＴ Ｔ０と１つのメモリ素子ＭＥとから構成される。
実施形態に係わる側壁マスクプロセスを適用すれば、メモリセルアレイ部のアクティブエリア（幅１Ｆ）ＡＡ０、コア部のアクティブエリア（幅１．５Ｆ）ＡＡ０及び周辺回路部のアクティブエリア（幅２Ｆ）ＡＡ２を同時に形成することができる。
また、メモリセルアレイ部からコア部に延びるビット線ＵＢＬ，ＬＢＬについて、実施形態に係わる側壁マスクプロセスを適用することも可能である。
さらに、メモリセルアレイ部のワード線（ＦＥＴ Ｔ０のゲート電極）Ｇ０、コア部のＦＥＴ Ｔ１のゲート電極Ｇ１及び周辺回路部のＦＥＴ Ｔ２のゲート電極Ｇ２について、実施形態に係わる側壁マスクプロセスを適用することも可能である。
図９は、第２の適用例としての半導体装置の平面図を示している。
この半導体装置は、ＮＡＮＤフラッシュメモリに関する。
実施形態に係わる側壁マスクプロセスを適用すれば、メモリセルアレイ部のアクティブエリア（幅１Ｆ）ＡＡ０、コア部のアクティブエリア（幅１．５Ｆ）ＡＡ０及び周辺回路部のアクティブエリア（幅２Ｆ）ＡＡ２を同時に形成することができる。
また、メモリセルアレイ部のワード線（ＦＥＴ Ｔ０のゲート電極）Ｇ０、コア部のＦＥＴ Ｔ１のゲート電極Ｇ１及び周辺回路部のＦＥＴ Ｔ２のゲート電極Ｇ２について、実施形態に係わる側壁マスクプロセスを適用することも可能である。
以上、実施形態によれば、側壁マスクプロセスにより同時に異なる幅を持つパターンを形成することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０，２０： 半導体基板、 １１，１２： 被加工材、 １３，１３ａ，１３ｂ，１３ｃ： 芯材、 １４： 反射防止材、 １５，１９： レジストパターン、 １６： 被覆材、 １６ａ： 第１の層、 １６ｂ： 第２の層、 １６’： 側壁マスク、 １７，１８： マスク材、 ２１： メモリセルアレイ部、 ２２： コア部、 ２３： 周辺回路部。

Claims (5)

  1. 被加工材上に第１及び第２の芯材を形成する工程と、前記第１及び第２の芯材の上面及び側面を覆う第１及び第２の層を有する被覆材を形成する工程と、前記第１の芯材を覆う前記第２の層を除去する工程と、前記被覆材をエッチングすることにより、前記第１の芯材の側面に前記第１の層を有する第１の側壁マスクを形成し、前記第２の芯材の側面に前記第１及び第２の層を有する第２の側壁マスクを形成する工程と、前記第１及び第２の芯材を除去する工程と、前記第１及び第２の側壁マスクをマスクとして前記被加工材をエッチングすることにより、異なる幅を持つ第１及び第２のパターンを同時に形成する工程とを具備する半導体装置の製造方法。
  2. 被加工材上に第１及び第２の部分を有する芯材を形成する工程と、前記芯材の上面及び側面を覆う第１及び第２の層を有する被覆材を形成する工程と、前記芯材の前記第１の部分を覆う前記第２の層を除去する工程と、前記被覆材をエッチングすることにより、前記芯材の前記第１の部分の側面に前記第１の層を有する第１の側壁マスクを形成し、前記芯材の前記第２の部分の側面に前記第１及び第２の層を有する第２の側壁マスクを形成する工程と、前記芯材を除去する工程と、前記第１及び第２の側壁マスクをマスクとして前記被加工材をエッチングすることにより、異なる幅を持つパターンを形成する工程とを具備する半導体装置の製造方法。
  3. フォトリソグラフィによる最小加工サイズを２Ｆとしたとき、前記第１の側壁マスクの幅Ｗ１は、１Ｆ、第２の側壁マスクの幅Ｗ２は、１Ｆ＜Ｗ２＜２Ｆである請求項１又は２に記載の製造方法。
  4. フォトリソグラフィによる最小加工サイズを２Ｆとしたとき、前記第１の側壁マスクの幅Ｗ１は、１Ｆ、第２の側壁マスクの幅Ｗ２は、２Ｆ≦Ｗ２である請求項１又は２に記載の製造方法。
  5. 前記半導体装置は、メモリセルアレイ部、前記メモリセルアレイ部に隣接するコア部、及び、前記メモリセルアレイ部と前記コア部を取り囲む周辺回路部を有し、前記第１の側壁マスクは、前記メモリセルアレイ部のパターニングに使用され、前記第２の側壁マスクは、前記コア部のパターニングに使用される請求項１乃至４のいずれか１項に記載の製造方法。
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