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KR102341458B1 - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

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KR102341458B1
KR102341458B1 KR1020150053284A KR20150053284A KR102341458B1 KR 102341458 B1 KR102341458 B1 KR 102341458B1 KR 1020150053284 A KR1020150053284 A KR 1020150053284A KR 20150053284 A KR20150053284 A KR 20150053284A KR 102341458 B1 KR102341458 B1 KR 102341458B1
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Abstract

상기 반도체 장치 제조 방법은 제1 영역 및 제2 영역을 포함하는 기판 상에, 마스크 층과, 제1 희생층을 순차적으로 형성하고, 상기 제1 영역의 상기 제1 희생층 상에 맨드릴 패턴과, 상기 제2 영역의 상기 제1 희생층 상에 제1 마크(mark) 생성층을 동시에 형성하고, 상기 제1 마크 생성층 상에, 상부 키 패턴(key pattern)을 형성하고, 상기 상부 키 패턴을 마스크로 이용하여, 상기 제1 마크 생성층의 적어도 일부를 제거하여, 제1 마크 생성 패턴을 형성하고, 상기 맨드릴 패턴을 마스크로 이용하여, 상기 제1 영역의 상기 제1 희생층을 식각하여, 제1 맨드릴을 형성하고, 상기 제1 마크 생성 패턴을 이용하여, 상기 제2 영역의 상기 제1 희생층을 식각하여, 하부 키 패턴을 형성하고, 상기 제1 맨드릴의 측벽 상에 제1 스페이서와, 상기 하부 키 패턴의 측벽 상에 제1 키 스페이서(key spacer)를 형성하고, 상기 제1 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제1 영역에 제1 핀형 패턴을 형성하고, 상기 하부 키 패턴 및 상기 제1 키 스페이서를 이용하여, 상기 제2 영역에 트렌치 키를 형성하는 것을 포함한다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 집적도가 증가됨에 따라, 반도체 장치의 구성 요소들에 대한 디자인 룰(design rule)이 감소되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 장치를 제조하는 데 있어서, 포토 리소그래피(photolithography) 장비의 해상도 한계를 초월하는 미세한 선폭을 가지는 패턴들을 구현하는 것이 요구된다.
또한, 포토 리소그래피 공정 및 마스크층 형성 공정의 적용 횟수를 감소한 단순한 공정을 이용하여 동일한 선폭을 가지고 서로 다른 피치(pitch)를 가지는 미세한 선폭의 패턴들을 형성할 수 있는 기술이 필요하다. 덧붙여, 이러한 미세한 선폭의 활성 패턴들을 이용한 반도체 장치가 요구된다.
본 발명이 해결하려는 과제는, 단순화된 공정으로 동일한 선폭을 가지고, 다양한 피치를 가지는 미세한 선폭의 핀형 패턴들을 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는, 추가적으로 적층되는 희생층 없이, 포토 공정의 순서 변경 및 절연막 패턴을 이용하여, 미세한 선폭의 핀형 패턴과 트렌치 키를 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판 상에, 마스크 층과, 제1 희생층을 순차적으로 형성하고, 상기 제1 영역의 상기 제1 희생층 상에 맨드릴 패턴과, 상기 제2 영역의 상기 제1 희생층 상에 제1 마크(mark) 생성층을 동시에 형성하고, 상기 제1 마크 생성층 상에, 상부 키 패턴(key pattern)을 형성하고, 상기 상부 키 패턴을 마스크로 이용하여, 상기 제1 마크 생성층의 적어도 일부를 제거하여, 제1 마크 생성 패턴을 형성하고, 상기 맨드릴 패턴을 마스크로 이용하여, 상기 제1 영역의 상기 제1 희생층을 식각하여, 제1 맨드릴을 형성하고, 상기 제1 마크 생성 패턴을 이용하여, 상기 제2 영역의 상기 제1 희생층을 식각하여, 하부 키 패턴을 형성하고, 상기 제1 맨드릴의 측벽 상에 제1 스페이서와, 상기 하부 키 패턴의 측벽 상에 제1 키 스페이서(key spacer)를 형성하고, 상기 제1 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제1 영역에 제1 핀형 패턴을 형성하고, 상기 하부 키 패턴 및 상기 제1 키 스페이서를 이용하여, 상기 제2 영역에 트렌치 키를 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 마스크 층과, 상기 제1 희생층 사이의 상기 제2 영역에, 제2 마크 생성층을 형성하는 것을 더 포함하고, 상기 하부 키 패턴은 상기 제2 마크 생성층 상에 상기 제2 마크 생성층과 중첩되도록 형성된다.
본 발명의 일 실시예에 있어서, 상기 마스크 층은 상기 기판 상에 순차적으로 형성되는 하부 마스크 층과 상부 마스크 층을 포함하고, 상기 제2 마크 생성층은 상기 상부 마스크 층에 대해 높은 식각 선택비를 갖는 물질을 포함한다.
본 발명의 일 실시예에 있어서, 상기 트렌치 키를 형성하는 것은 상기 하부 키 패턴 및 상기 제1 키 스페이서를 이용하여, 상기 제2 마크 생성층을 패터닝하여, 제2 마크 생성 패턴을 형성하고, 상기 하부 키 패턴을 제거하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 트렌치 키를 형성하는 것은 상기 제2 마크 생성 패턴을 마스크로 이용하여, 상기 마스크 층을 식각하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제2 마크 생성 패턴을 형성하는 것은 상기 마스크 층의 상면을 노출시키는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 상부 키 패턴을 형성하는 것은 상기 맨드릴 패턴을 덮는 블로킹 패턴을 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 상부 키 패턴과 상기 블로킹 패턴을 형성하는 것은 상기 제1 희생층 상에, 상기 맨드릴 패턴과 상기 제1 마크 생성층을 덮는 제2 희생층을 형성하고, 상기 제2 희생층을 패터닝하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 마크 생성 패턴을 형성하는 것은 상기 상부 키 패턴의 측벽 상에 제2 키 스페이서를 형성하고, 상기 상부 키 패턴 및 상기 제2 키 스페이서를 마스크로 이용하여, 상기 제1 마크 생성층의 적어도 일부를 식각하여, 상기 제1 마크 생성층 내에 리세스를 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 하부 키 패턴을 형성하는 것은 상기 상부 키 패턴을 제거한 후, 상기 제2 키 스페이서 및 상기 제1 마크 생성 패턴을 이용하여, 상기 제1 희생층을 패터닝하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 기판은 제3 영역을 포함하고, 상기 상부 키 패턴을 형성하는 것은 상기 제3 영역의 상기 제1 희생층 상에 제2 상부 맨드릴을 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제2 상부 맨드릴의 측벽 상에 제2 스페이서를 형성하고, 상기 제2 스페이서를 이용하여, 상기 제1 희생층을 식각하여, 제2 하부 맨드릴을 형성하고, 상기 제2 하부 맨드릴의 측벽 상에 제3 스페이서를 형성하고, 상기 제3 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제3 영역에 제2 핀형 패턴을 형성하는 것을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판 상에, 마스크 층을 형성하고, 상기 제2 영역의 상기 마스크 층 상에, 제1 마크 생성층을 형성하고, 상기 마스크 층 상에, 상기 제1 마크 생성층을 덮는 제1 희생층을 형성하고, 상기 제2 영역의 상기 제1 희생층 상에, 상기 제1 마크 생성층과 중첩되는 제2 마크 생성층을 형성하고, 상기 제1 영역의 상기 제1 희생층 상에 제1 상부 맨드릴과, 상기 제2 영역의 상기 제2 마크 생성층 상에 상부 키 패턴을 형성하고, 상기 제1 상부 맨드릴의 측벽 상에 제1 스페이서와, 상기 상부 키 패턴의 측벽 상에 제1 키 스페이서를 형성하고, 상기 제1 스페이서를 이용하여, 상기 제1 희생층을 식각하여, 제1 하부 맨드릴을 형성하고, 상기 상부 키 패턴 및 상기 제1 키 스페이서를 이용하여, 상기 제2 마크 생성층 및 상기 제1 희생층을 식각하여, 상기 제1 마크 생성층 상에 하부 키 패턴을 형성하고, 상기 제1 하부 맨드릴의 측벽 상에 제2 스페이서와, 상기 하부 키 패턴의 측벽 상에 제2 키 스페이서를 형성하고, 상기 제2 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제1 영역에 제1 핀형 패턴을 형성하고, 상기 하부 키 패턴 및 상기 제2 키 스페이서를 이용하여, 상기 제2 영역에 트렌치 키를 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 트렌치 키를 형성하는 것은 상기 하부 키 패턴 및 상기 제2 키 스페이서를 이용하여, 상기 제1 마크 생성층을 패터닝하여, 제1 마크 생성 패턴을 형성하고, 상기 하부 키 패턴을 제거한 후, 상기 제1 마크 생성 패턴을 마스크로 이용하여, 상기 마스크 층을 식각하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 하부 키 패턴을 형성하는 것은 상기 상부 키 패턴 및 상기 제1 키 스페이서를 마스크로 이용하여, 상기 제2 마크 생성층의 적어도 일부를 식각하여, 제2 마크 생성 패턴을 형성하고, 상기 상부 키 패턴을 제거한 후, 상기 제1 키 스페이서 및 상기 제2 마크 생성 패턴을 이용하여, 상기 제1 희생층을 패터닝하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제2 마크 생성 패턴을 형성하는 것은 상기 상부 키 패턴 및 상기 제1 키 스페이서와 비오버랩되는 상기 제2 마크 생성층을 식각하여, 상기 제2 마크 생성층 내에 리세스를 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 상부 키 패턴과 상기 제1 상부 맨드릴은 동시에 형성된다.
본 발명의 일 실시예에 있어서, 상기 기판은 제3 영역을 포함하고, 상기 제2 마크 생성층을 형성할 때, 상기 제3 영역의 상기 제1 희생막 상에, 맨드릴 패턴을 형성하고, 상기 하부 키 패턴을 형성할 때, 상기 맨드릴 패턴을 이용하여, 상기 제1 희생층을 식각하여, 제2 맨드릴을 형성하고, 상기 제2 맨드릴의 측벽 상에 제3 스페이서를 형성하고, 상기 제3 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제3 영역에 상기 제1 핀형 패턴과 다른 피치를 갖는 제2 핀형 패턴을 형성하는 것을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 또 다른 태양은 제1 내지 제3 영역을 포함하는 기판 상에, 마스크 층과, 제1 마크 생성층과, 제1 희생층을 순차적으로 형성하되, 상기 제1 마크 생성층은 상기 제1 영역 및 제2 영역에 비형성되고, 상기 마스크 층 상에, 상기 제1 마크 생성층을 덮는 제1 희생층을 형성하고, 상기 제2 영역의 상기 제1 희생층 상에 맨드릴 패턴과, 상기 제3 영역의 상기 제1 희생층 상에 제2 마크 생성층을 형성하고, 상기 제1 영역의 상기 제1 희생층 상에 제1 상부 맨드릴과, 상기 맨드릴 패턴을 덮는 블로킹 패턴과, 상기 제2 마크 생성층 상에 상부 키 패턴을 형성하고, 상기 제1 상부 맨드릴의 측벽 상에 제1 스페이서와, 상기 상부 키 패턴의 측벽 상에 제1 키 스페이서를 형성하고, 상기 상부 키 패턴 및 상기 제1 키 스페이서를 마스크로 이용하여, 상기 제2 마크 생성층의 적어도 일부를 제거하여, 제1 마크 생성 패턴을 형성하고, 상기 제1 마크 생성 패턴을 형성한 후, 상기 제1 상부 맨드릴과, 상기 블로킹 패턴과, 상기 상부 키 패턴을 제거하고, 상기 제1 스페이서를 이용하여, 상기 제1 희생층을 식각하여, 제1 하부 맨드릴을 형성하고, 상기 맨드릴 패턴을 이용하여, 상기 제1 희생층을 식각하여, 제2 맨드릴을 형성하고, 상기 제1 마크 생성 패턴을 이용하여, 상기 제1 희생층을 식각하여, 상기 제1 마크 생성층 상에 하부 키 패턴을 형성하고, 상기 제1 하부 맨드릴의 측벽 상에 제2 스페이서와, 상기 제2 맨드릴의 측벽 상에 제3 스페이서와, 상기 하부 키 패턴의 측벽 상에 제2 키 스페이서를 형성하고, 상기 하부 키 패턴 및 상기 제2 키 스페이서를 이용하여, 상기 제1 마크 생성층을 패터닝하여, 상기 마스크 층의 상면을 노출시키는 제1 마크 생성 패턴을 형성하는 것을 포함한다.
본 발명의 일 실시예에 있어서, 상기 맨드릴 패턴과, 상기 제1 마크 생성층은 동시에 형성된다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 15 내지 도 21은 본 발명의 실시예에 따라 제조한 반도체 장치를 이용하여, 핀형 전계 트랜지스터를 제조하는 방법을 설명하는 도면들이다.
도 22은 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23은 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24 내지 도 26은 본 발명의 실시예에 따라 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 14를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1 내지 도 14는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 참고적으로, 도 7b는 도 7a의 O 부분을 확대하여 도시한 것이다.
덧붙여, 도 1 내지 도 14는 서로 다른 영역에서 반도체 장치가 제조되는 과정을 설명하고 있다. 하지만, 도 1 내지 도 14는 서로 다른 영역을 각각의 영역을 분리하여 반도체 장치가 제조되는 과정으로 이해할 수 있음은 당업자에게 자명하다. 다시 말하면, 도 1 내지 도 14는 제1 내지 제3 영역뿐만 아니라, 제1 영역 및 제3 영역, 또는 제2 영역 및 제3 영역에서 반도체 장치가 제조되는 과정으로 이해될 수도 있다.
도 1을 참고하면, 제1 내지 제3 영역(I, II, III)을 포함하는 기판(100) 상에, 마스크 층(210)을 형성할 수 있다.
제1 영역(I), 제2 영역(II) 및 제3 영역(III)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 제1 영역(I)은 4중 패터닝 기술(Quadruple Patterning Technology, QPT)을 이용하여 핀형 패턴을 형성하는 영역이고, 제2 영역(II)은 2중 패터닝 기술(Double Patterning Technology, DPT)을 이용하여 핀형 패턴을 형성하는 영역이고, 제3 영역(III)은 트렌치 키(trench key)가 형성되는 영역일 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
마스크 층(210)은 기판(100) 상에 순차적으로 적층되는 하부 마스크 층(203)과 상부 마스크 층(205)을 포함할 수 있다. 하부 마스크 층(203)은 제1 하부 마스크 층(201)과 제2 하부 마스크 층(202)을 포함할 수 있다.
제1 하부 마스크 층(201)과, 제2 하부 마스크 층(202)과, 상부 마스크 층(205)은 각각 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 하부 마스크 층(201)은 실리콘 질화물을 포함할 수 있고, 실리콘 질화물의 하부에 얇은 실리콘 산화물을 더 포함할 수 있다. 제2 하부 마스크 층(202)은 실리콘 산화물을 포함할 수 있고, 상부 마스크 층(205)은 다결정질 실리콘을 포함할 수 있다.
제1 하부 마스크 층(201)과, 제2 하부 마스크 층(202)과, 상부 마스크 층(205)은 각각 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
이어서, 마스크 층(210) 상에, 제1 프리 마크 생성층(211)을 형성한다. 제1 프리 마크 생성층(211)은 하부에 위치하는 상부 마스크 층(205)과 식각 선택비를 갖는 물질을 포함할 수 있다. 즉, 제1 프리 마크 생성층(211)은 상부 마스크 층(205)에 대한 높은 식각 선택비를 가질 수 있다.
제1 프리 마크 생성층(211)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 프리 마크 생성층(211)은 실리콘 산화물을 포함할 수 있다. 제1 프리 마크 생성층(211)은 예를 들어, 원자층 증착법, 화학 기상 증착법 등의 공정을 통해 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제3 영역(III)의 제1 프리 마크 생성층(211) 상에, 제1 감광막 패턴(212)을 형성할 수 있다.
제1 프리 마크 생성층(211) 상에, 감광막(photoresist, PR)을 덮고, 사진 식각 공정을 통해 제1 감광막 패턴(212)을 형성할 수 있다. 도 1에서, 제1 감광막 패턴(212)은 단일층인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 감광막 패턴(212)은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 반사 방지층을 포함할 수 있다. 반사 방지층은 예를 들어, BARC(Bottom Anti-Reflective Coating) 또는 dBARC(developable Bottom Anti-Reflective Coating)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 2를 참고하면, 제1 감광막 패턴(212)을 식각 마스크로 이용하여, 제1 프리 마크 생성층(211)을 패터닝할 수 있다.
제1 프리 마크 생성층(211)의 식각을 통해, 제1 영역(I) 및 제2 영역(II)에 형성된 제1 프리 마크 생성층(211)은 제거되고, 제3 영역(III)에 제1 마크 생성층(215)이 형성될 수 있다.
다시 말하면, 제1 마크 생성층(215)은 제3 영역(III)의 마스크 층(210) 상에 형성될 수 있다. 제1 마크 생성층(215)은 제1 영역(I) 및 제2 영역(II)의 마스크 층(210) 상에 형성되지 않는다.
도 3을 참고하면, 마스크 층(210) 상에 제1 희생층(220)과 제1 캡핑층(221)을 순차적으로 형성할 수 있다.
제1 희생층(220)은 제3 영역(III)에 형성된 제1 마크 생성층(215)을 덮을 수 있다. 제1 희생층(220)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
제1 희생층(220)은 후속 공정에서 맨드릴 등을 형성하기 위한 층일 수 있으므로, 상부 마스크 층(205)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 마스크 층(205)은 다결정질 실리콘을 포함할 수 있으므로, 제1 희생층(220)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중 하나를 포함할 수 있다.
제1 캡핑층(221)은 예를 들어, 실리콘 산질화물(SiON)을 포함할 수 있다.
제1 희생층(220) 및 제1 캡핑층(221)은 각각 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
이어서, 제1 캡핑층(221) 상에, 제2 프리 마크 생성층(231)을 형성한다.
제2 프리 마크 생성층(231)은 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나를 포함할 수 있다.
예를 들어, 제2 프리 마크 생성층(231)은 실리콘 산화물을 포함할 수 있다. 제2 프리 마크 생성층(231)은 예를 들어, 원자층 증착법, 화학 기상 증착법 등의 공정을 통해 형성될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제2 프리 마크 생성층(231) 상에, 제2 감광막 패턴(232)을 형성할 수 있다.
제2 감광막 패턴(232)은 제1 부분(232a)와 제2 부분(232b)을 포함할 수 있다. 제2 감광막 패턴의 제1 부분(232a)은 제2 영역(II)의 제2 프리 마크 생성층(231) 상에 형성되고, 제2 감광막 패턴의 제2 부분(232b)은 제3 영역(III)의 제2 프리 마크 생성층(231) 상에 형성될 수 있다. 제2 감광막 패턴의 제2 부분(232b)은 하부에 위치하는 제1 마크 생성층(215)과 중첩되도록 형성될 수 있다.
제2 프리 마크 생성층(231) 상에, 감광막(photoresist, PR)을 덮고, 사진 식각 공정을 통해 제2 감광막 패턴(232)을 형성할 수 있다. 도 3에서, 제2 감광막 패턴(232)은 단일층인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제2 감광막 패턴(232)은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 반사 방지층을 포함할 수 있다. 반사 방지층은 예를 들어, BARC(Bottom Anti-Reflective Coating) 또는 dBARC(developable Bottom Anti-Reflective Coating)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 4를 참고하면, 제2 감광막 패턴(232)을 식각 마스크로 이용하여, 제2 프리 마크 생성층(231)을 패터닝할 수 있다.
제2 프리 마크 생성층(231)의 식각을 통해, 제1 영역(I)에 형성된 제2 프리 마크 생성층(231)은 제거될 수 있다. 제2 감광막 패턴(232)은 제2 영역(II) 및 제3 영역(III)에 형성되므로, 식각 공정을 통해, 제1 캡핑층(221) 상에 맨드릴 패턴(236) 및 제2 마크 생성층(235)이 형성될 수 있다.
제2 감광막 패턴의 제1 부분(232a)이 위치하던 제2 영역(II)에는 맨드릴 패턴(236)이 형성될 수 있다. 제2 감광막 패턴의 제2 부분(232b)이 위치하던 제3 영역(III)에는 제2 마크 생성층(235)이 형성될 수 있다. 제1 영역(I)의 제1 캡핑층(221) 상에는 제2 프리 마크 생성층(231)에 의해 기인되는 패턴이 형성되지 않을 수 있다.
맨드릴 패턴(236) 및 제2 마크 생성층(235)은 동일한 식각 공정을 통해 형성될 수 있으므로, 맨드릴 패턴(236) 및 제2 마크 생성층(235)은 제1 캡핑층(221) 상에 동시에 형성될 수 있다.
덧붙여, 제2 마크 생성층(235)은 제2 감광막 패턴의 제2 부분(232b)에 의해 덮인 부분이 남은 것이므로, 제2 마크 생성층(235)은 하부에 위치하는 제1 마크 생성층(215)과 오버랩될 수 있다.
또한, 도 4에서, 맨드릴 패턴(236)은 두 개인 것으로 도시하였지만, 설명의 편의성을 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 맨드릴 패턴(236)은 하나일 수도 있고, 3개 이상일 수도 있다.
다만, 맨드릴 패턴(236)이 두 개 이상인 경우, 맨드릴 패턴(236) 사이의 이격된 거리는 최종적으로 형성하고자 하는 제2 영역(II)의 제2 핀형 패턴들(120, 도 13 참조) 사이의 간격을 고려하여 결정될 수 있다.
도 5를 참고하면, 제1 캡핑층(221) 상에, 제2 희생층(240)과 제2 캡핑층(241)을 순차적으로 형성할 수 있다.
제2 희생층(240)은 제2 영역(II)에 형성된 맨드릴 패턴(236) 및, 제3 영역(III)에 형성된 제2 마크 생성층(235)을 덮을 수 있다. 제2 희생층(240)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
제2 캡핑층(241)은 예를 들어, 실리콘 산질화물(SiON)을 포함할 수 있다.
제2 희생층(240) 및 제2 캡핑층(241)은 각각 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
이어서, 제2 캡핑층(241) 상에, 제3 감광막 패턴(242)을 형성할 수 있다.
제3 감광막 패턴(242)은 제1 부분(242a)와, 제2 부분(242b)와, 제3 부분(242c)을 포함할 수 있다. 제3 감광막 패턴의 제1 부분(242a)은 제1 영역(I)의 제2 캡핑층(241) 상에 형성되고, 제3 감광막 패턴의 제2 부분(242b)은 제2 영역(II)의 제2 캡핑층(241) 상에 형성되고, 제3 감광막 패턴의 제3 부분(242c)은 제3 영역(III)의 제2 캡핑층(241) 상에 형성될 수 있다.
제3 감광막 패턴의 제2 부분(242b)은 하부에 위치하는 맨드릴 패턴(236)과 중첩되도록 형성되고, 제3 감광막 패턴의 제3 부분(242c)은 하부에 위치하는 제2 마크 생성층(235)과 중첩되도록 형성될 수 있다.
제2 캡핑층(241) 상에, 감광막(photoresist, PR)을 덮고, 사진 식각 공정을 통해 제3 감광막 패턴(242)을 형성할 수 있다. 도 5에서, 제3 감광막 패턴(242)은 단일층인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제3 감광막 패턴(242)은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 반사 방지층을 포함할 수 있다. 반사 방지층은 예를 들어, BARC(Bottom Anti-Reflective Coating) 또는 dBARC(developable Bottom Anti-Reflective Coating)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 6을 참고하면, 제3 감광막 패턴(242)을 식각 마스크로 이용하여, 제2 캡핑층(241) 및 제2 희생층(240)을 패터닝할 수 있다.
제2 캡핑층(241) 및 제2 희생층(240)의 식각을 통해, 제1 상부 맨드릴(251)과, 블로킹 패턴(261)과, 상부 키 패턴(271)이 각각 형성될 수 있다. 제1 상부 맨드릴(251)과, 블로킹 패턴(261)과, 상부 키 패턴(271)은 각각 서로 간에 이격되어 형성된다.
예를 들어, 제1 상부 맨드릴(251)과, 블로킹 패턴(261)과, 상부 키 패턴(271)은 동시에 형성될 수 있다.
제3 감광막 패턴의 제1 부분(242a)이 위치하던 제1 영역(I)에는 제1 상부 맨드릴(251)이 형성될 수 있다. 제1 영역(I)의 제1 희생층(220) 상에 형성된 제1 상부 맨드릴(251)은 제2 희생층의 제1 부분(251b)과, 제2 캡핑층의 제1 부분(251a)을 포함할 수 있다.
제3 감광막 패턴의 제2 부분(242b)이 위치하던 제2 영역(II)에는 블로킹 패턴(261)이 형성될 수 있다. 제3 감광막 패턴의 제2 부분(242b)은 하부의 맨드릴 패턴(236)과 중첩되도록 형성되므로, 블로킹 패턴(261)도 맨드릴 패턴(236)과 중첩될 수 있다. 예를 들어, 제2 영역(II)의 제1 희생층(220) 상에 형성된 블로킹 패턴(261)은 맨드릴 패턴(236)을 덮을 수 있다.
블로킹 패턴(261)은 제2 희생층의 제2 부분(261b)와 제2 캡핑층의 제2 부분(261a)을 포함할 수 있다.
제3 감광막 패턴의 제3 부분(242c)이 위치하던 제3 영역(III)에는 상부 키 패턴(271)이 형성될 수 있다. 상부 키 패턴(271)은 제2 마크 생성층(235) 상에 형성될 수 있다. 즉, 상부 키 패턴(271)은 제2 마크 생성층(235)과 중첩되도록 형성될 수 있다.
덧붙여, 상부 키 패턴(271)은 제1 마크 생성층(215)과도 중첩되도록 형성될 수 있다.
상부 키 패턴(271)은 제2 희생층의 제3 부분(271b)와 제2 캡핑층의 제3 부분(271a)을 포함할 수 있다.
도 7a 및 도 7b를 참고하면, 제1 상부 맨드릴(251)의 측벽 상에 제1 상부 스페이서(252)를 형성하고, 상부 키 패턴(271)의 측벽 상에 제1 키 스페이서(272)를 형성할 수 있다. 또한, 블로킹 패턴(261)의 측벽 상에도, 제1 더미 스페이서(262)가 형성될 수 있다.
즉, 제1 영역(I)의 제1 캡핑층(221) 상에 제1 상부 스페이서(252)가 형성되고, 제2 영역(II)의 제1 캡핑층(221) 상에 제1 더미 스페이서(262)가 형성되고, 제3 영역(III)의 제2 마크 생성층(235) 상에 제1 키 스페이서(272)가 형성될 수 있다.
구체적으로, 제1 상부 맨드릴(251)과, 블로킹 패턴(261)과, 상부 키 패턴(271)을 컨포말(conformal)하게 덮는 제1 스페이서층을 형성한다. 이 후, 에치백(etchback) 공정을 수행함으로써 제1 상부 맨드릴(251)의 측벽 상에 제1 상부 스페이서(252)와, 블로킹 패턴(261)의 측벽 상에 제1 더미 스페이서(262)와, 상부 키 패턴(271)의 측벽 상에 제1 키 스페이서(272)를 각각 형성할 수 있다.
제1 스페이서 물질층의 두께는 최종적으로 형성하고자 하는 제1 영역(I)의 제1 핀형 패턴들(110, 도 13 참조) 사이의 간격을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 핀형 패턴들(110) 사이의 간격은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
제1 스페이서 물질층은 제1 상부 맨드릴, 블로킹 패턴(261) 및 상부 키 패턴(271)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들어, 제1 상부 맨드릴, 블로킹 패턴(261) 및 상부 키 패턴(271)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 경우, 제1 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제1 스페이서 물질층은 예를 들어, 원자층 증착법(ALD)에 의해 형성될 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 제1 상부 스페이서(252) 및 제1 키 스페이서(272)는 실리콘 산화물을 포함하는 것으로 설명한다.
덧붙여, 제1 키 스페이서(272) 및 상부 키 패턴(271)을 식각 마스크로 이용하여, 제2 마크 생성층(235)의 적어도 일부를 제거할 수 있다. 이를 통해, 제3 영역(III)의 제1 캡핑층(221) 상에 제2 마크 생성 패턴(273)이 형성될 수 있다.
제2 마크 생성 패턴(273)은 제1 캡핑층(221)과 상부 키 패턴(271) 사이에 위치할 수 있다.
좀 더 구체적으로, 제1 키 스페이서(272)가 제2 마크 생성층(235) 상에 형성된 후, 제1 키 스페이서(272) 및 상부 키 패턴(271)과 중첩되지 않는 제2 마크 생성층(235)의 적어도 일부를 식각하여, 제2 마크 생성층(235) 내에 리세스(273r)을 형성할 수 있다.
이를 통해, 리세스(273r)을 포함하는 제2 마크 생성 패턴(273)이 형성될 수 있다.
도 7a 및 도 7b에서, 제2 마크 생성 패턴(273)에 의해 하부의 제1 캡핑층(221)은 노출되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 8을 참고하면, 제1 상부 맨드릴(251)과, 블로킹 패턴(261)과, 상부 키 패턴(271)을 제거할 수 있다.
제1 상부 맨드릴(251)을 선택적으로 제거함으로써, 제1 상부 스페이서(252)가 제1 영역(I)에 남을 수 있다.
또한, 블로킹 패턴(261)과, 상부 키 패턴(271)을 선택적으로 제거함으로써, 제1 더미 스페이서(262)와, 블로킹 패턴(261)에 의해 덮여 있던 맨드릴 패턴(236)이 제2 영역(II)에 남고, 제1 키 스페이서(272)와 제2 마크 생성 패턴(273)이 제3 영역(III)에 남을 수 있다.
도 9를 참고하면, 제1 상부 스페이서(252)와, 맨드릴 패턴(236)과, 제2 마크 생성 패턴(273)과, 제1 키 스페이서(272)를 식각 마스크로 이용하여, 제1 캡핑층(221) 및 제1 희생층(220)을 패터닝할 수 있다.
제1 캡핑층(221) 및 제1 희생층(220)의 식각을 통해, 제1 하부 맨드릴(256)과, 제2 맨드릴(266)과, 하부 키 패턴(276)이 각각 형성될 수 있다.
제1 희생층(220) 및 제1 캡핑층(221)을 패터닝하는 것은 제2 마크 생성 패턴(273)의 두께 차이를 이용하여 제1 희생층(220) 및 제1 캡핑층(221)을 식각하는 것일 수 있다.
제1 캡핑층(221)을 식각하는 공정에 사용되는 에천트는 제1 캡핑층(221)뿐만 아니라, 제1 키 스페이서(272) 및 제2 마크 생성 패턴(273)도 식각 시킬 수 있다. 또한, 리세스(273r)이 형성된 제2 마크 생성 패턴(273) 부분은 리세스(273r)이 형성되지 않은 부분에 비해 두께가 얇다.
즉, 식각 공정에서, 리세스(273r)가 형성된 부분의 제2 마크 생성 패턴(273)이 가장 먼저 제거될 수 있다.
이와 같이, 제2 마크 생성 패턴(273)의 두께 차이를 이용하여 제1 희생층(220) 및 제1 캡핑층(221)을 패터닝함으로써, 상부 키 패턴(271) 및 제1 키 스페이서(272)에 대응되는 하부 키 패턴(276)이 제1 마크 생성층(215) 상에 형성될 수 있다.
예를 들어, 제1 하부 맨드릴(256)과, 제2 맨드릴(266)과, 하부 키 패턴(276)은 동시에 형성될 수 있다.
제1 상부 스페이서(252)가 위치하던 제1 영역(I)에는 제1 하부 맨드릴(256)이 형성될 수 있다. 제1 영역(I)의 마스크 층(210) 상에 형성된 제1 하부 맨드릴(256)은 제1 희생층의 제1 부분(256b)과, 제1 캡핑층의 제1 부분(256a)을 포함할 수 있다.
맨드릴 패턴(236)이 위치하던 제2 영역(II)에는 제2 맨드릴(266)이 형성될 수 있다. 덧붙여, 제1 더미 스페이서(262)에 의해 형성된 더미 맨드릴(268)도 제2 영역(II)에 형성될 수 있다.
제2 영역(II)의 마스크 층(210) 상에 형성된 제2 맨드릴(266)은 제1 희생층의 제2 부분(266b)와 제1 캡핑층의 제2 부분(266a)을 포함할 수 있다.
제2 마크 생성 패턴(273) 및 제1 키 스페이서(272)가 위치하던 제3 영역(III)에는 하부 키 패턴(276)이 형성될 수 있다. 다시 말하면, 하부 키 패턴(276)은 상부 키 패턴(271) 및 제1 키 스페이서(272)를 이용하여, 제2 마크 생성층(235)과, 제1 희생층(220)을 식각하여 형성될 수 있다.
제2 마크 생성 패턴(273)은 제1 마크 생성층(215)과 중첩되므로, 하부 키 패턴(276)은 제1 마크 생성층(215) 상에 형성될 수 있다. 즉, 하부 키 패턴(276)은 제1 마크 생성층(215)과 중첩되도록 형성될 수 있다.
하부 키 패턴(276)은 제1 희생층의 제3 부분(276b)와 제1 캡핑층의 제3 부분(276a)을 포함할 수 있다.
도 10을 참고하면, 제1 하부 맨드릴(256)의 측벽 상에 제1 하부 스페이서(257)를 형성하고, 제2 맨드릴(266)의 측벽 상에 제2 스페이서(267)를 형성하고, 하부 키 패턴(276)의 측벽 상에 제2 키 스페이서(277)를 형성할 수 있다. 또한, 더미 맨드릴(268)의 측벽 상에도, 제2 더미 스페이서(269)가 형성될 수 있다.
즉, 제1 영역(I)의 마스크 층(210) 상에 제1 하부 스페이서(257)가 형성되고, 제2 영역(II)의 마스크 층(210) 상에 제2 스페이서(267)가 형성되고, 제3 영역(III)의 제1 마크 생성층(215) 상에 제2 키 스페이서(277)가 형성될 수 있다.
구체적으로, 제1 하부 맨드릴(256)과, 제2 맨드릴(266)과, 하부 키 패턴(276)을 컨포말(conformal)하게 덮는 제2 스페이서층을 형성한다. 이 후, 에치백(etchback) 공정을 수행함으로써 제1 하부 맨드릴(256)의 측벽 상에 제1 하부 스페이서(257)와, 제2 맨드릴(266)의 측벽 상에 제2 스페이서(267)와, 하부 키 패턴(276)의 측벽 상에 제2 키 스페이서(277)를 각각 형성할 수 있다.
제2 스페이서 물질층의 두께는 최종적으로 형성하고자 하는 제1 영역(I)의 제1 핀형 패턴들(110, 도 13 참조) 및 제2 영역(II)의 제2 핀형 패턴들(120, 도 13 참조)사이의 간격을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 핀형 패턴들(110) 사이의 간격 및 제2 핀형 패턴들(120) 사이의 간격은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
제2 스페이서 물질층은 제1 하부 맨드릴, 제2 맨드릴(266) 및 하부 키 패턴(276)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들어, 제1 하부 맨드릴, 제2 맨드릴(266) 및 하부 키 패턴(276)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 경우, 제2 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제2 스페이서 물질층은 예를 들어, 원자층 증착법(ALD)에 의해 형성될 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 제1 하부 스페이서(257), 제2 스페이서(267) 및 제2 키 스페이서(277)는 실리콘 산화물을 포함하는 것으로 설명한다.
덧붙여, 제2 키 스페이서(277) 및 하부 키 패턴(276)을 식각 마스크로 이용하여, 제1 마크 생성층(215)을 패터닝할 수 있다. 이를 통해, 제3 영역(III)의 마스크 층(210) 상에 제1 마크 생성 패턴(278)이 형성될 수 있다.
좀 더 구체적으로, 제2 키 스페이서(277)가 제1 마크 생성층(215) 상에 형성된 후, 제2 키 스페이서(277) 및 하부 키 패턴(276)과 중첩되지 않는 제1 마크 생성층(215)을 식각하여, 마스크 층(210)의 상면을 노출시킬 수 있다. 이를 통해, 하부 키 패턴(276)과 마스크 층(210) 사이에 제1 마크 생성 패턴(278)이 형성될 수 있다.
도 11을 참고하면, 제1 하부 맨드릴(256)과, 제2 맨드릴(266)과, 하부 키 패턴(276)을 제거할 수 있다.
제1 하부 맨드릴(256)을 선택적으로 제거함으로써, 제1 하부 스페이서(257)가 제1 영역(I)에 남을 수 있다.
또한, 제2 맨드릴(266)과, 하부 키 패턴(276)을 선택적으로 제거함으로써, 제2 스페이서(267)와, 더미 맨드릴(268)의 측벽 상에 형성된 제2 더미 스페이서(269)가 제2 영역(II)에 남고, 제2 키 스페이서(277)와 제1 마크 생성 패턴(278)이 제3 영역(III)에 남을 수 있다.
도 12를 참고하면, 제1 하부 스페이서(257)와, 제2 스페이서(267)와, 제1 마크 생성 패턴(278)과, 제2 키 스페이서(277)를 식각 마스크로 이용하여, 상부 마스크 층(205)을 패터닝할 수 있다.
상부 마스크 층(205)의 식각을 통해, 상부 마스크 패턴(205a, 205b, 205c, 206)을 형성할 수 있다. 상부 마스크 패턴의 제1 부분(205a)는 제1 하부 스페이서(257)에 대응되도록 형성되고, 상부 마스크 패턴의 제2 부분(205b)는 제2 스페이서(267)에 대응되도록 형성될 수 있다. 또한, 상부 마스크 패턴의 제3 부분(205c)는 제1 마크 생성 패턴(278) 및 제2 키 스페이서(277)에 대응되도록 형성되고, 상부 마스크 패턴의 제4 부분(206)은 제2 더미 스페이서(269)에 대응되도록 형성될 수 있다.
도 13을 참고하면, 제1 하부 스페이서(257) 및 상부 마스크 패턴의 제1 부분(205a)을 식각 마스크로 이용하여, 하부 마스크 층(203) 및 기판(100)의 적어도 일부를 식각하여, 제1 영역(I)에 제1 핀형 패턴(110)을 형성할 수 있다.
제2 스페이서(267) 및 상부 마스크 패턴의 제2 부분(205b)을 식각 마스크로 이용하여, 하부 마스크 층(203) 및 기판(100)의 적어도 일부를 식각하여, 제2 영역(II)에 제2 핀형 패턴(120)을 형성할 수 있다. 제2 더미 스페이서(269)에 대응되도록 더미 핀형 패턴(121)이 형성될 수 있다.
덧붙여, 제1 마크 생성 패턴(278) 및 상부 마스크 패턴의 제3 부분(205c)을 식각 마스크로 이용하여, 하부 마스크 층(203) 및 기판(100)의 적어도 일부를 식각하여, 제3 영역(III)에 제3 핀형 패턴(130) 및 제3 핀형 패턴(130)을 정의하는 트렌치(130t)를 형성할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법에서, 제1 영역(I)에 형성된 제1 핀형 패턴(110) 사이의 제1 피치(P1)은 제2 영역(II)에 형성된 제2 핀형 패턴(120) 사이의 제2 피치(P2)와 다를 수 있다. 예를 들어, 제1 영역(I)에 형성된 제1 핀형 패턴(110) 사이의 제1 피치(P1)는 제2 영역(II)에 형성된 제2 핀형 패턴(120) 사이의 제2 피치(P2)보다 좁을 수 있다.
제1 영역(I)에 형성된 제1 핀형 패턴(110)은 4중 패터닝 기술(Quadruple Patterning Technology, QPT)을 이용하여 형성되고, 제2 영역(II)에 형성된 제2 핀형 패턴(120)은 2중 패터닝 기술(Double Patterning Technology, DPT)을 이용하여 형성된다. 4중 패터닝 기술(QPT)이 2중 패터닝 기술(DPT)보다 좁은 피치를 갖는 패턴 형성에 유리할 수 있어, 제1 핀형 패턴(110) 사이의 제1 피치(P1)는 제2 영역(II)에 형성된 제2 핀형 패턴(120) 사이의 제2 피치(P2)보다 좁은 것으로 설명하지만, 이에 제한되는 것은 아니다.
제3 영역에 형성된 제3 핀형 패턴(130) 및 제3 핀형 패턴(130)을 정의하는 트렌치(130t)는 트렌치 키(trench key)일 수 있다. 트렌치 키(trench key)는 예를 들어, 이 후에 진행되는 공정에 사용되는 얼라인 마크(align mark)로 사용될 수 있다. 얼라인 마크(align mark)로 트렌치(130t)의 바닥면이 사용될 수도 있고, 제3 핀형 패턴(130)의 상면이 사용될 수도 있다.
도 14를 참고하면, 제1 핀형 패턴(110), 제2 핀형 패턴(120) 및 제3 핀형 패턴(130)의 상부가 돌출되도록 필드 절연막(105)을 형성할 수 있다.
일 예로, 기판(100)을 식각하여 형성된 핀형 패턴들 사이의 얕은 트렌치(shallow trench)를 채우는 절연층을 형성한 후, 제1 하부 마스크 패턴(201a, 201b, 201c)이 드러나도록 평탄화 공정을 진행하여 프리 필드 절연막을 형성할 수 있다.
다음으로, 추가적으로 깊은 트렌치(deep trench)를 형성한 후, 깊은 트렌치를 채우도록 절연층을 형성할 수 있다. 다음으로, 제1 하부 마스크 패턴(201a, 201b, 201c)가 노출되도록 평탄화 공정을 수행하여 필드 절연막(105)을 형성할 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 실시예에 따라, 깊은 트렌치가 형성하지 않을 수 있다.
덧붙여, 깊은 트렌치를 형성하는 과정에서, 제2 영역(II)에 형성된 더미 핀형 패턴(121)이 제거될 수 있지만, 이에 제한되는 것은 아니다.
다른 예로, 깊은 트렌치를 형성한 후, 얕은 트렌치 및 깊은 트렌치를 채우도록 절연층을 형성할 수 있다. 다음으로, 제1 하부 마스크 패턴(201a, 201b, 201c)가 노출되도록 평탄화 공정을 수행하여 필드 절연막(105)을 형성할 수 있다.
도 15 내지 도 21을 참조하여, 반도체 장치의 일 예인 핀형 전계 트랜지스터(FinFET)를 제조하는 방법에 대해서 설명한다.
도 15 내지 도 21은 본 발명의 실시예에 따라 제조한 반도체 장치를 이용하여, 핀형 전계 트랜지스터를 제조하는 방법을 설명하는 도면들이다.
참고적으로, 도 15는 도 14의 제1 영역을 나타내는 평면도일 수 있다. 또한, 도 16 내지 도 21은 도 15의 A - A 및 B - B를 따라 절단한 단면도일 수 있다.
도 15 및 도 16을 참고하면, 게이트 마스크 패턴(143)을 이용하여 식각 공정을 진행하여, 제1 핀형 패턴(110)과 교차하는 더미 게이트 전극(142)을 형성할 수 있다.
이를 통해, 더미 게이트 전극(142)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 더미 게이트 전극(142)은 제1 핀형 패턴(110)의 일부와 중첩될 수 있다.
더미 게이트 전극(142)은 예를 들어, 폴리 실리콘 또는 비정질 실리콘 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 게이트 마스크 패턴(143)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
더미 게이트 전극(142)과 제1 핀형 패턴(110) 사이에는 더미 게이트 절연막(141)이 형성될 수 있다. 더미 게이트 절연막(141)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
더미 게이트 절연막(141)은 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법, 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법, 열 산화(thermal oxidation) 방법, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 16에서, 더미 게이트 절연막(141)은 제1 핀형 패턴(110)의 프로파일을 따라 형성되고, 필드 절연막(105)과 더미 게이트 전극(142) 사이에 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 더미 게이트 절연막(141)의 형성 방법에 따라, 필드 절연막(105)과 더미 게이트 전극(142) 사이에 형성될 수 있음은 물론이다.
도 17을 참고하면, 더미 게이트 전극(142)의 측벽 상에 게이트 스페이서(145)를 형성할 수 있다.
구체적으로, 더미 게이트 전극(142) 상에 절연막을 형성한 후 에치백 공정을 진행하여, 게이트 스페이서(145)를 형성할 수 있다. 게이트 스페이서(145)는 더미 게이트 전극(142)와 오버랩되지 않는 제1 핀형 패턴(110)의 상면을 노출시킬 수 있다.
게이트 스페이서(145)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 더미 게이트 전극(142)의 양측에 노출된 제1 핀형 패턴(110)의 일부를 제거하여, 제1 핀형 패턴(110) 내에 리세스(150r)를 형성할 수 있다.
도 18을 참고하면, 더미 게이트 전극(142)의 양측에, 제1 핀형 패턴(110) 상에 소오스/드레인(150)을 형성할 수 있다.
소오스/드레인(150)은 리세스(150r)를 채워서 형성될 수 있다. 소오스/드레인(150)은 에피 공정에 의해 형성될 수 있다. 소오스/드레인(150)은 예를 들어, 상승된 소오스/드레인일 수 있다.
도 17 및 도 18에서, 더미 게이트 전극(142)의 양측에 리세스(150r)을 형성한 후, 에피 공정을 이용하여 소오스/드레인(150)을 형성하는 것으로 설명하였지만, 이에 제한되는 것은 아니다.
다른 예로, 더미 게이트 전극(142)의 양측에 리세스를 형성하지 않고, 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110) 상에 에피층을 형성함으로써 소오스/드레인을 형성할 수 있다.
도 19를 참고하면, 소오스/드레인(150)을 덮는 층간 절연막(180)을 기판(100) 상에 형성할 수 있다.
이어서, 더미 게이트 전극(142)의 상면이 노출될 때까지, 층간 절연막(180)을 평탄화한다. 그 결과, 게이트 마스크 패턴(143)이 제거되고 더미 게이트 전극(142)의 상면이 노출될 수 있다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS(Tetra Ethyl Ortho Silicate), FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 저율전율 물질 중 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
층간 절연막(180)은 예를 들어, 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD), 원자층 증착법(Atomic Layer Deposition: ALD), 스핀 코팅 방법 또는 이들의 조합으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
도 20을 참고하면, 더미 게이트 전극(142) 및 더미 게이트 절연막(141)을 제거하여, 게이트 트렌치(140t)를 형성할 수 있다.
게이트 트렌치(140t)는 게이트 스페이서(145)의 측벽에 의해 정의될 수 있다. 게이트 트렌치(140t)가 형성됨에 따라, 필드 절연막(105)이 노출될 수 있다. 또한, 더미 게이트 전극(142)과 중첩된 제1 핀형 패턴(110)이 노출될 수 있다.
도 21을 참고하면, 게이트 트렌치(140t) 내에 게이트 절연막(155) 및 게이트 전극(140)을 형성할 수 있다.
게이트 절연막(155)은 게이트 트렌치(140t)의 측벽 및 하면을 따라서 형성될 수 있다. 또한, 게이트 절연막(155)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라 형성될 수 있다. 게이트 절연막(155)은 필드 절연막(105)의 상면을 따라 연장될 수 있다.
덧붙여, 게이트 절연막(155)은 제1 핀형 패턴(110)의 프로파일을 따라 형성되는 계면막(interfacial layer)를 포함할 수 있다.
게이트 절연막(155)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극(140)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
게이트 전극(140)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 22은 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 22를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 23은 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예에 따라 제조한 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 24 내지 도 26은 본 발명의 실시예에 따라 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 24는 태블릿 PC(1200)을 도시한 도면이고, 도 25는 노트북(1300)을 도시한 도면이며, 도 26은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예에 따라 제조한 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예에 따라 제조한 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 120, 130: 핀형 패턴 210: 마스크 층
215, 235: 마크 생성층 220, 240: 희생층
236: 맨드릴 패턴 251, 256, 266: 맨드릴
271, 276: 키 패턴 273, 278: 마크 생성 패턴

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판 상에, 마스크 층과, 제1 희생층을 순차적으로 형성하고,
    상기 제1 영역의 상기 제1 희생층 상에 맨드릴 패턴과, 상기 제2 영역의 상기 제1 희생층 상에 제1 마크(mark) 생성층을 동시에 형성하고,
    상기 제1 마크 생성층 상에, 상부 키 패턴(key pattern)을 형성하고,
    상기 상부 키 패턴을 마스크로 이용하여, 상기 제1 마크 생성층의 적어도 일부를 제거하여, 제1 마크 생성 패턴을 형성하고,
    상기 맨드릴 패턴을 마스크로 이용하여, 상기 제1 영역의 상기 제1 희생층을 식각하여, 제1 맨드릴을 형성하고,
    상기 제1 마크 생성 패턴을 이용하여, 상기 제2 영역의 상기 제1 희생층을 식각하여, 하부 키 패턴을 형성하고,
    상기 제1 맨드릴의 측벽 상에 제1 스페이서와, 상기 하부 키 패턴의 측벽 상에 제1 키 스페이서(key spacer)를 형성하고,
    상기 제1 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제1 영역에 제1 핀형 패턴을 형성하고,
    상기 하부 키 패턴 및 상기 제1 키 스페이서를 이용하여, 상기 제2 영역에 트렌치 키를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 마스크 층과, 상기 제1 희생층 사이의 상기 제2 영역에, 제2 마크 생성층을 형성하는 것을 더 포함하고,
    상기 하부 키 패턴은 상기 제2 마크 생성층 상에 상기 제2 마크 생성층과 중첩되도록 형성되는 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 마스크 층은 상기 기판 상에 순차적으로 형성되는 하부 마스크 층과 상부 마스크 층을 포함하고,
    상기 제2 마크 생성층은 상기 상부 마스크 층에 대해 높은 식각 선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  4. 제2 항에 있어서,
    상기 트렌치 키를 형성하는 것은
    상기 하부 키 패턴 및 상기 제1 키 스페이서를 이용하여, 상기 제2 마크 생성층을 패터닝하여, 제2 마크 생성 패턴을 형성하고,
    상기 하부 키 패턴을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  5. 제4 항에 있어서,
    상기 트렌치 키를 형성하는 것은
    상기 제2 마크 생성 패턴을 마스크로 이용하여, 상기 마스크 층을 식각하는 것을 포함하는 반도체 장치 제조 방법.
  6. 제4 항에 있어서,
    상기 제2 마크 생성 패턴을 형성하는 것은 상기 마스크 층의 상면을 노출시키는 것을 포함하는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 상부 키 패턴을 형성하는 것은
    상기 맨드릴 패턴을 덮는 블로킹 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  8. 제7 항에 있어서,
    상기 상부 키 패턴과 상기 블로킹 패턴을 형성하는 것은
    상기 제1 희생층 상에, 상기 맨드릴 패턴과 상기 제1 마크 생성층을 덮는 제2 희생층을 형성하고,
    상기 제2 희생층을 패터닝하는 것을 포함하는 반도체 장치 제조 방법.
  9. 제7 항에 있어서,
    상기 제1 마크 생성 패턴을 형성하는 것은
    상기 상부 키 패턴의 측벽 상에 제2 키 스페이서를 형성하고,
    상기 상부 키 패턴 및 상기 제2 키 스페이서를 마스크로 이용하여, 상기 제1 마크 생성층의 적어도 일부를 식각하여, 상기 제1 마크 생성층 내에 리세스를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  10. 제9 항에 있어서,
    상기 하부 키 패턴을 형성하는 것은
    상기 상부 키 패턴을 제거한 후, 상기 제2 키 스페이서 및 상기 제1 마크 생성 패턴을 이용하여, 상기 제1 희생층을 패터닝하는 것을 포함하는 반도체 장치 제조 방법.
  11. 제1 항에 있어서,
    상기 기판은 제3 영역을 포함하고,
    상기 상부 키 패턴을 형성하는 것은 상기 제3 영역의 상기 제1 희생층 상에 제2 상부 맨드릴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  12. 제11 항에 있어서,
    상기 제2 상부 맨드릴의 측벽 상에 제2 스페이서를 형성하고,
    상기 제2 스페이서를 이용하여, 상기 제1 희생층을 식각하여, 제2 하부 맨드릴을 형성하고,
    상기 제2 하부 맨드릴의 측벽 상에 제3 스페이서를 형성하고,
    상기 제3 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제3 영역에 제2 핀형 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  13. 제1 영역 및 제2 영역을 포함하는 기판 상에, 마스크 층을 형성하고,
    상기 제2 영역의 상기 마스크 층 상에, 제1 마크 생성층을 형성하고,
    상기 마스크 층 상에, 상기 제1 마크 생성층을 덮는 제1 희생층을 형성하고,
    상기 제2 영역의 상기 제1 희생층 상에, 상기 제1 마크 생성층과 중첩되는 제2 마크 생성층을 형성하고,
    상기 제1 영역의 상기 제1 희생층 상에 제1 상부 맨드릴과, 상기 제2 영역의 상기 제2 마크 생성층 상에 상부 키 패턴을 형성하고,
    상기 제1 상부 맨드릴의 측벽 상에 제1 스페이서와, 상기 상부 키 패턴의 측벽 상에 제1 키 스페이서를 형성하고,
    상기 제1 스페이서를 이용하여, 상기 제1 희생층을 식각하여, 제1 하부 맨드릴을 형성하고,
    상기 상부 키 패턴 및 상기 제1 키 스페이서를 이용하여, 상기 제2 마크 생성층 및 상기 제1 희생층을 식각하여, 상기 제1 마크 생성층 상에 하부 키 패턴을 형성하고,
    상기 제1 하부 맨드릴의 측벽 상에 제2 스페이서와, 상기 하부 키 패턴의 측벽 상에 제2 키 스페이서를 형성하고,
    상기 제2 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제1 영역에 제1 핀형 패턴을 형성하고,
    상기 하부 키 패턴 및 상기 제2 키 스페이서를 이용하여, 상기 제2 영역에 트렌치 키를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  14. 제13 항에 있어서,
    상기 트렌치 키를 형성하는 것은
    상기 하부 키 패턴 및 상기 제2 키 스페이서를 이용하여, 상기 제1 마크 생성층을 패터닝하여, 제1 마크 생성 패턴을 형성하고,
    상기 하부 키 패턴을 제거한 후, 상기 제1 마크 생성 패턴을 마스크로 이용하여, 상기 마스크 층을 식각하는 것을 포함하는 반도체 장치 제조 방법.
  15. 제13 항에 있어서,
    상기 하부 키 패턴을 형성하는 것은
    상기 상부 키 패턴 및 상기 제1 키 스페이서를 마스크로 이용하여, 상기 제2 마크 생성층의 적어도 일부를 식각하여, 제2 마크 생성 패턴을 형성하고,
    상기 상부 키 패턴을 제거한 후, 상기 제1 키 스페이서 및 상기 제2 마크 생성 패턴을 이용하여, 상기 제1 희생층을 패터닝하는 것을 포함하는 반도체 장치 제조 방법.
  16. 제15 항에 있어서,
    상기 제2 마크 생성 패턴을 형성하는 것은
    상기 상부 키 패턴 및 상기 제1 키 스페이서와 비오버랩되는 상기 제2 마크 생성층을 식각하여, 상기 제2 마크 생성층 내에 리세스를 형성하는 것을 포함하는 반도체 장치 제조 방법.
  17. 제13 항에 있어서,
    상기 상부 키 패턴과 상기 제1 상부 맨드릴은 동시에 형성되는 반도체 장치 제조 방법.
  18. 제17 항에 있어서,
    상기 기판은 제3 영역을 포함하고,
    상기 제2 마크 생성층을 형성할 때, 상기 제3 영역의 상기 제1 희생층 상에, 맨드릴 패턴을 형성하고,
    상기 하부 키 패턴을 형성할 때, 상기 맨드릴 패턴을 이용하여, 상기 제1 희생층을 식각하여, 제2 맨드릴을 형성하고,
    상기 제2 맨드릴의 측벽 상에 제3 스페이서를 형성하고,
    상기 제3 스페이서를 이용하여, 상기 마스크 층 및 상기 기판의 일부를 식각하여, 상기 제3 영역에 상기 제1 핀형 패턴과 다른 피치를 갖는 제2 핀형 패턴을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  19. 제1 내지 제3 영역을 포함하는 기판 상에, 마스크 층과, 제1 마크 생성층과, 제1 희생층을 순차적으로 형성하되, 상기 제1 마크 생성층은 상기 제1 영역 및 제2 영역에 비형성되고,
    상기 마스크 층 상에, 상기 제1 마크 생성층을 덮는 제1 희생층을 형성하고,
    상기 제2 영역의 상기 제1 희생층 상에 맨드릴 패턴과, 상기 제3 영역의 상기 제1 희생층 상에 제2 마크 생성층을 형성하고,
    상기 제1 영역의 상기 제1 희생층 상에 제1 상부 맨드릴과, 상기 맨드릴 패턴을 덮는 블로킹 패턴과, 상기 제2 마크 생성층 상에 상부 키 패턴을 형성하고,
    상기 제1 상부 맨드릴의 측벽 상에 제1 스페이서와, 상기 상부 키 패턴의 측벽 상에 제1 키 스페이서를 형성하고,
    상기 상부 키 패턴 및 상기 제1 키 스페이서를 마스크로 이용하여, 상기 제2 마크 생성층의 적어도 일부를 제거하여, 제1 마크 생성 패턴을 형성하고,
    상기 제1 마크 생성 패턴을 형성한 후, 상기 제1 상부 맨드릴과, 상기 블로킹 패턴과, 상기 상부 키 패턴을 제거하고,
    상기 제1 스페이서를 이용하여, 상기 제1 희생층을 식각하여, 제1 하부 맨드릴을 형성하고,
    상기 맨드릴 패턴을 이용하여, 상기 제1 희생층을 식각하여, 제2 맨드릴을 형성하고,
    상기 제1 마크 생성 패턴을 이용하여, 상기 제1 희생층을 식각하여, 상기 제1 마크 생성층 상에 하부 키 패턴을 형성하고,
    상기 제1 하부 맨드릴의 측벽 상에 제2 스페이서와, 상기 제2 맨드릴의 측벽 상에 제3 스페이서와, 상기 하부 키 패턴의 측벽 상에 제2 키 스페이서를 형성하고,
    상기 하부 키 패턴 및 상기 제2 키 스페이서를 이용하여, 상기 제1 마크 생성층을 패터닝하여, 상기 마스크 층의 상면을 노출시키는 제1 마크 생성 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  20. 제19 항에 있어서,
    상기 맨드릴 패턴과, 상기 제1 마크 생성층은 동시에 형성되는 반도체 장치 제조 방법.
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