JP5274527B2

JP5274527B2 - Ｄｃ−ｄｃコンバータ

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Publication number: JP5274527B2
Application number: JP2010204295A
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Inventors: 祐一後藤
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Priority date: 2010-09-13
Filing date: 2010-09-13
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Description

本発明の実施形態は、ＤＣ−ＤＣコンバータに関する。

降圧型ＤＣ−ＤＣコンバータにおいては、ハイサイドスイッチ及びローサイドスイッチを交互にオン／オフしてインダクタを駆動する同期整流方式と、ハイサイドスイッチのみをオン／オフするチョッパ方式と、が用いられている。
チョッパ方式は、小電流時のスイッチング損失は少ないが、ローサイド素子をダイオードで構成するため、ダイオードによる電圧降下が大きく、大電流時の効率が悪い。一方、同期整流方式は、ローサイド側もスイッチングを行うため、大電流時の効率は優れるが、小電流時はスイッチング損失が大きく効率が悪化する。また、小電流時にインダクタの電流がローサイドスイッチを逆向きに流れて、効率が悪化する場合がある。

特開２００７−２２１９２２号公報

本発明の実施形態は、広い電流領域で電力効率の良いＤＣ−ＤＣコンバータを提供する。

実施形態によれば、ハイサイドスイッチと、前記ハイサイドスイッチと直列に接続されたローサイドスイッチと、前記ローサイドスイッチと並列に接続されたダイオードと、前記ハイサイドスイッチの電流を検出する検出回路を有し、前記検出回路の出力に応じて前記ハイサイドスイッチをオンまたはオフに制御するハイサイド制御回路と、前記ハイサイドスイッチがオンのとき前記ローサイドスイッチをオフに制御し、前記ハイサイドスイッチがオフのとき、前記検出回路の出力のピーク値に応じて前記ローサイドスイッチをオンまたはオフに制御するローサイド制御回路と、を備え、前記ローサイドスイッチをオンからオフに制御する前記検出回路の出力のピーク値は、前記ローサイドスイッチをオフからオンに制御する前記検出回路の出力のピーク値よりも小さく設定されていることを特徴とするＤＣ−ＤＣコンバータが提供される。
別の実施形態によれば、ハイサイドスイッチと、前記ハイサイドスイッチと直列に接続されたローサイドスイッチと、前記ローサイドスイッチと並列に接続されたダイオードと、ハイサイド制御回路と、ローサイド制御回路と、を備えた半導体回路が提供される。ハイサイド制御回路は、前記ハイサイドスイッチの電流を検出する検出回路を有し、前記検出回路の出力に応じて前記ハイサイドスイッチをオンまたはオフに制御する。ローサイド制御回路は、前記ハイサイドスイッチがオンのとき前記ローサイドスイッチをオフに制御し、前記ハイサイドスイッチがオフのとき、前記検出回路の出力のピーク値に応じて前記ローサイドスイッチをオンまたはオフに制御する。前記ローサイド制御回路は、前記ハイサイドスイッチがオフのときに前記ローサイドスイッチをオンまたはオフに制御する選択信号を保持する保持回路と、前記検出回路の出力と基準電圧とを比較して前記保持回路に出力する第１の比較回路と、を有し、前記保持回路が保持する前記選択信号は、前記ハイサイドスイッチがオフするときに前記第１の比較回路の出力信号に更新されることを特徴とする。

第１の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。インダクタの電流のピーク値の出力電圧依存性を表す特性図である。ＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）は、クロックＣＬＫ、（ｂ）はハイサイドスイッチの電流ＩＱ１、（ｃ）は第２の比較回路の出力信号ＰＷＭ、（ｄ）はハイサイド制御信号ＶＨ、（ｅ）はローサイド制御信号ＶＬ、（ｆ）は選択信号ＳＥＬ、（ｇ）は基準電圧ＶＴを示す。

以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係るＤＣ−ＤＣコンバータの構成を例示する回路図である。
ＤＣ−ＤＣコンバータ１は、ハイサイドスイッチＱ１、ハイサイドスイッチＱ１と直列に接続されたローサイドスイッチＱ２、ハイサイドスイッチＱ１を制御するハイサイド制御回路６、ローサイドスイッチＱ２を制御するローサイド制御回路７などを備える。ＤＣ−ＤＣコンバータ１は、電源電圧ＶＩＮを降圧した出力電圧ＶＯＵＴを出力する。

電源線２と駆動線３との間にハイサイドスイッチＱ１が接続されている。駆動線３と接地線４との間にローサイドスイッチＱ２が接続されている。ローサイドスイッチＱ２は、ハイサイドスイッチＱ１と直列に接続される。

なお、図１においては、ハイサイドスイッチＱ１は、Ｐチャンネル形ＭＯＳＦＥＴ（以下、ＰＭＯＳ）で構成されている。また、ローサイドスイッチＱ２は、Ｎチャンネル形ＭＯＳＦＥＴ（以下、ＮＭＯＳ）で構成されている。しかし、ハイサイドスイッチＱ１は、ＮＭＯＳで構成してもよい。

インダクタＬ１の一端は、駆動線３を介してハイサイドスイッチＱ１及びローサイドスイッチＱ２に接続される。インダクタＬ１の他端は、出力線５に接続される。出力線５と接地線４との間に、帰還抵抗Ｒ１、Ｒ２、平滑コンデンサＣ１がそれぞれ接続される。

インダクタＬ１は、駆動線３を介してハイサイドスイッチＱ１により駆動され、出力線５に出力電圧ＶＯＵＴを生成する。出力電圧ＶＯＵＴは、平滑コンデンサＣ１で平滑化される。また、帰還抵抗Ｒ１、Ｒ２により、出力電圧ＶＯＵＴから電圧ＶＦＢが生成される。電圧ＶＦＢは、ハイサイド制御回路６に帰還される。

なお、図１においては、出力電圧ＶＯＵＴを帰還抵抗Ｒ１、Ｒ２で分圧した電圧ＶＦＢをハイサイド制御回路６に帰還している。しかし、出力電圧ＶＯＵＴを電圧ＶＦＢとして、ハイサイド制御回路６に帰還してもよい。

ハイサイドスイッチＱ１はハイサイド制御回路６から出力されるハイサイド制御信号ＶＨにより、オンまたはオフに制御される。ハイサイドスイッチＱ１はＰＭＯＳで構成されているため、ハイサイド制御信号ＶＨの論理は、負論理である。ハイサイド制御信号ＶＨがローレベルのとき、ハイサイドスイッチＱ１はオンし、ハイレベルのとき、ハイサイドスイッチＱ１はオフする。

ローサイドスイッチＱ２はローサイド制御回路７から出力されるローサイド制御信号ＶＬにより、オンまたはオフに制御される。ローサイドスイッチＱ２は、ＮＭＯＳで構成されているため、ローサイド制御信号ＶＬの論理は、正論理である。ローサイド制御信号ＶＬがローレベルのとき、ローサイドスイッチＱ２はオフし、ハイレベルのとき、ローサイドスイッチＱ２はオンする。

ローサイドスイッチＱ２の両端に、ダイオードＤ１が接続される。ダイオードＤ１は、ハイサイドスイッチＱ１と接地線４との間に、ローサイドスイッチＱ２と並列に接続される。ダイオードＤ１には、ローサイドスイッチＱ２がオフのときインダクタＬ１の回生電流が、接地線４からインダクタＬ１の向きに流れる。なお、ダイオードＤ１は、ローサイドスイッチＱ２に含まれる寄生ダイオードでもよい。

ハイサイド制御回路６は、出力電圧ＶＯＵＴから帰還された電圧ＶＦＢが、基準となる電圧ＶＲＥＦと等しくなるように、ハイサイドスイッチＱ１をオンまたはオフに制御する。
ハイサイド制御回路６は、電圧ＶＦＢと電圧ＶＲＥＦとの誤差と、ハイサイドスイッチＱ１の電流ＩＱ１とを比較して、ハイサイドスイッチＱ１をオンまたはオフに制御する。

ハイサイドスイッチＱ１の電流ＩＱ１は、検出回路８により検出される。検出回路８は、ハイサイドスイッチＱ１と並列に接続された検出トランジスタＱ３の電流を電圧に変換することにより、ハイサイドスイッチＱ１の電流ＩＱ１を検出する。検出トランジスタＱ３の電流は、ハイサイドスイッチＱ１の電流ＩＱ１に比例し、検出回路８は、電流ＩＱ１に比例した電圧を出力する。

なお、ハイサイドスイッチＱ１がオンのときのハイサイドスイッチＱ１の電流ＩＱ１は、インダクタＬ１の電流ＩＬ１と等しい。検出回路８は、ハイサイドスイッチＱ１の電流ＩＱ１を検出することにより、インダクタＬ１の電流ＩＬ１を検出している。

電圧ＶＦＢと電圧ＶＲＥＦとの誤差は、誤差増幅回路９で増幅される。誤差増幅回路９の出力は、第２の比較回路１０の正入力端子に入力される。第２の比較回路１０の負入力端子には、検出回路８からハイサイドスイッチＱ１の電流ＩＱ１の検出値が入力される。

第２の比較回路１０は、正入力端子に入力された誤差の方が、負入力端子に入力された電流ＩＱ１の検出値よりも大きいとき、ハイレベルを出力する。また、正入力端子に入力された誤差の方が、負入力端子に入力された電流ＩＱ１の検出値よりも小さいとき、ローレベルを出力する。

第２の比較回路１０の出力は、２つのＮＡＮＤ（論理積の否定回路）で構成されたラッチ回路１１の一方の入力端子に入力される。ラッチ回路１１の他方の入力端子には、クロック発振回路１２で生成されたクロックＣＬＫが入力される。ラッチ回路１１の出力は、２段のインバータを介してハイサイド制御信号ＶＨとして出力される。

ハイサイド制御回路６は、クロックＣＬＫに同期して動作する。
クロックＣＬＫがローレベルのとき、ラッチ回路１１はリセットされ、ローレベルを出力する。ハイサイド制御信号ＶＨは、ローレベルとなり、ハイサイドスイッチＱ１はオンする。第２の比較回路１０の出力がローレベルのとき、ラッチ回路１１はセットされ、ラッチ回路１１は、ハイレベルを出力する。ハイサイド制御信号ＶＨは、ハイレベルとなり、ハイサイドスイッチＱ１はオフする。

従って、電圧ＶＦＢの電圧ＶＲＥＦに対する誤差よりも、電流ＩＱ１の検出値が小さいとき、ハイサイド制御信号ＶＨにローレベルを出力して、ハイサイドスイッチＱ１をオンに制御する。また、電圧ＶＦＢの電圧ＶＲＥＦに対する誤差よりも、電流ＩＱ１の検出値が大きいとき、ハイサイド制御信号ＶＨにハイレベルを出力して、ハイサイドスイッチＱ１をオフに制御する。

ローサイド制御回路７は、ローサイドスイッチＱ２をオンまたはオフに制御するローサイド制御信号ＶＬを出力する。ハイサイドスイッチＱ１がオンのとき、ローサイドスイッチＱ２をオフするローサイド制御信号ＶＬを出力する。また、ハイサイドスイッチＱ１がオフのとき、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値に応じて、ローサイドスイッチＱ２をオンまたはオフに制御するローサイド制御信号ＶＬを出力する。

なお、インダクタＬ１の電流ＩＬ１及びハイサイドスイッチＱ１の電流ＩＱ１は、時間とともに変動する。そこで、電流ＩＱ１のピーク値で、インダクタＬ１の電流ＩＬ１の大小を検出する構成とした。

ハイサイドスイッチＱ１がオフのとき、ローサイドスイッチＱ２をオフに制御した場合は、チョッパ方式で動作することになる。インダクタＬ１の回生電流はダイオードＤ１を流れる。
また、ハイサイドスイッチＱ１がオフのとき、ローサイドスイッチＱ２をオンに制御した場合は、同期整流方式で動作することになる。インダクタＬ１の回生電流はローサイドスイッチＱ２を流れる。

このように、ローサイド制御回路７は、ＤＣ−ＤＣコンバータ１がチョッパ方式で動作するか、同期整流方式で動作するかを選択する。以下、ＤＣ−ＤＣコンバータ１がチョッパ方式で動作する場合をチョッパモードといい、同期整流方式で動作する場合を同期整流モードという。

チョッパモードと同期整流モードとは、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値に応じて生成される選択信号ＳＥＬにより選択される。選択信号ＳＥＬがローレベルのとき、同期整流モードであり、選択信号ＳＥＬがハイレベルのとき、チョッパモードである。

上記のとおり、チョッパ方式は、小電流時の効率が高いが大電流時の効率が悪い。また、同期整流方式は、小電流時の効率が悪く大電流時の効率が高い。チョッパ方式の効率と同期整流方式の効率とが等しくなるときのピーク電流の規定値は、ＤＣ−ＤＣコンバータ１の電源電圧ＶＩＮ、出力電圧ＶＯＵＴ、出力電流などの設計値で定まる。

従って、インダクタＬ１の電流ＩＬ１のピーク値が規定値よりも大きい場合は、同期整流方式の方が、チョッパ方式よりも効率が高い。そこで、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値が規定値よりも大きい場合、選択信号ＳＥＬはローレベルになり、同期整流モードになる。ハイサイドスイッチＱ１がオフのとき、ローサイドスイッチＱ２はオンに制御される。

また、インダクタＬ１の電流ＩＬ１のピーク値が規定値よりも小さい場合は、チョッパ方式の方が、同期整流方式よりも効率が高い。そこで、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値が規定値よりも小さい場合、選択信号ＳＥＬがハイレベルになり、チョッパモードになる。ハイサイドスイッチＱ１がオフのとき、ローサイドスイッチＱ２はオフに制御される。

そのため、ＤＣ−ＤＣコンバータ１においては、広い電流領域で電力効率を良くすることができる。
なお、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値が規定値と等しい場合は、同期整流モードまたはチョッパモードのどちらに制御してもよい。

また、ＤＣ−ＤＣコンバータ１においては、検出回路８によりハイサイドスイッチＱ１の電流ＩＱ１のピーク値に応じて、チョッパモードまたは同期整流モードに制御している。
ハイサイドスイッチＱ１のピーク値の検出は、ローサイドスイッチＱ２の電流の検出やインダクタＬ１の電流ＩＬ１のゼロクロスの検出よりも比較的容易であり、精度良くピーク値を検出することができる。そのため、検出誤差による電力効率の改善効果の低下を抑制することができる。

降圧型ＤＣ−ＤＣコンバータにおいては、チョッパモードで動作する場合、ハイサイドスイッチＱ１のオンのデューティ比が５０％以下の条件では、ダイオードＤ１の順方向電圧により、同じ出力電流値における、インダクタＬ１の電流ＩＬ１のピーク値ＩＬｐｅａｋが同期整流モードよりも高い値を示す。

図２は、インダクタの電流のピーク値の出力電圧依存性を表す特性図である。
図２においては、出力電圧ＶＯＵＴに対するインダクタＬ１の電流ＩＬ１のピーク値ＩＬｐｅａｋの依存性を、チョッパモードの場合を破線で、同期整流モードの場合を実線でそれぞれ表している。なお、電源電圧ＶＩＮ＝５Ｖ、出力電流０．５Ａであり、電流連続モードである。

デューティ比をハイサイドスイッチＱ１がオンになる期間ＴＯＮの一周期Ｔに対する比ＴＯＮ／Ｔと定義すると、デューティ比は、ほぼＶＯＵＴ／ＶＩＮで表される。例えば、電源電圧ＶＩＮ＝５Ｖ、出力電圧ＶＯＵＴ＝２．５Ｖのとき、ディーティ比はほぼ５０％になる。

図２に表したように、出力電圧ＶＯＵＴ＝２．５Ｖ以下（デューティ比が５０％以下）のとき、一定の出力電圧ＶＯＵＴに対するインダクタＬ１の電流ＩＬ１のピーク値ＩＬｐｅａｋは、チョッパモードの方が同期整流モードの場合よりも大きい。

例えば、出力電圧ＶＯＵＴ＝１．２Ｖであり、インダクタＬ１の電流ＩＬ１のピーク値ＩＬｐｅａｋに対する規定値が１．０Ａとする（図２のＰ点）。
ローサイド制御回路７においては、ハイサイドスイッチＱ１の電流ＩＱ１によりインダクタＬ１の電流ＩＬ１のピーク値ＩＬｐｅａｋを検出して、検出値が規定値１．０Ａよりも低いときにチョッパモードを選択する。また、検出値が規定値１．０Ａよりも大きいときに同期整流モードを選択する。

従って、例えば同期整流モードで動作する場合は、ピーク値ＩＬｐｅａｋは規定値１．０Ａよりも小さく、ローサイド制御回路７は、チョッパモードを選択する。しかし、次のサイクルにおいてチョッパモードで動作する場合は、ピーク値ＩＬｐｅａｋは規定値１．０Ａよりも大きく、ローサイド制御回路７は、同期整流モードを選択する。このように、同じ出力電流の状態で、チョッパモードと、同期整流モードとが１サイクルごとに交互に選択され、出力電圧変動の原因となる可能性がある。

これを防ぐために、ローサイド制御回路７においては、チョッパモードから同期整流モードへ切り替わる電流のピーク値より、同期整流モードからチョッパモードへ切り替わるピーク値を小さく設定する構成としている。これにより一定の出力電流に対して安定な出力電圧を供給することができる。

ローサイド制御回路７においては、ハイサイドスイッチＱ１の電流ＩＱ１の検出値を、２つのしきい値を持った第１の比較回路１３に入力する。ハイサイドスイッチＱ１の電流ＩＱ１のピーク値に対して、同期整流モードを選択するときと、チョッパモードを選択するときとで、異なるしきい値が設定される。従って、同期整流モードからチョッパモードになるピーク値と、チョッパモードから同期整流モードになるピーク値とに、ヒステリシスを持たせた構成となっている。

電圧生成回路１６は、チョッパモードのしきい値（第１のしきい値）ＶＣ、または同期整流モードのしきい値（第２のしきい値）ＶＳを基準電圧ＶＴとして出力する。チョッパモードのしきい値ＶＣは、第１のスイッチＱ４を介して基準電圧ＶＴとして出力される。同期整流モードのしきい値ＶＳは、第２のスイッチＱ５を介して基準電圧ＶＴとして出力される。

第１のスイッチＱ４のゲートには、選択信号ＳＥＬが入力される。第２のスイッチＱ５のゲートには、選択信号ＳＥＬの否定が入力される。なお、第１及び第２のスイッチＱ４、Ｑ５は、それぞれＮＭＯＳで構成されている。

従って、電圧生成回路１６は、選択信号ＳＥＬがハイレベルのとき、チョッパモードのしきい値ＶＣを基準電圧ＶＴとして出力する。また、選択信号ＳＥＬがローレベルのとき、同期整流モードのしきい値ＶＳを基準電圧ＶＴとして出力する。
第１の比較回路１３の正入力端子には、電圧生成回路１６から出力される基準電圧ＶＴが入力される。

選択信号ＳＥＬがハイレベルで、チョッパモードのとき、第１のスイッチＱ４はオン、第２のスイッチＱ５はオフする。第１の比較回路１３の基準電圧ＶＴは、チョッパモードのしきい値ＶＣになる。また、選択信号ＳＥＬがローレベルで、同期整流モードのとき、第１のスイッチＱ４はオフ、第２のスイッチＱ５はオンする。第１の比較回路１３の基準電圧ＶＴは、同期整流モードのしきい値ＶＳになる。

このように、第１の比較回路１３の基準電圧ＶＴとして、チョッパモードのときはＶＣ、同期整流モードのときはＶＳが、第１の比較回路１３の正入力端子に入力される。ただし、ＶＣ＞ＶＳである。また、第１の比較回路１３の負入力端子には、比較信号としてハイサイドスイッチＱ１の電流ＩＱ１の検出値が入力される。第１の比較回路１３の出力は、保持回路１４に入力される。

保持回路１４は、Ｄ形フリップフロップ回路（ＤＦＦ）で構成されている。保持回路１４のクロック端子ＣＫにはハイサイド制御回路６のラッチ回路１１の出力が入力される。保持回路１４のＱ端子には、チョッパモードと同期整流モードとを選択する選択信号ＳＥＬが出力される。なお、選択信号ＳＥＬは、ハイレベルのときチョッパモードであり、ローレベルのとき同期整流モードである。

なお、図１においては、保持回路１４をＤＦＦで構成している。しかし、保持回路１４は、クロック端子ＣＫに入力された信号の立上がりまたは立ち下がりで、入力端子に入力された信号を更新して保持できればよい。

ハイサイドスイッチＱ１がオフするとき、保持回路１４のクロック端子ＣＫに入力されるラッチ回路１１の出力がハイレベルに立上がる。そして、保持回路１４には、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値と基準電圧ＶＴ（＝ＶＣまたはＶＳ）との比較結果が保持される。

ハイサイドスイッチＱ１の電流ＩＱ１のピーク値が基準電圧ＶＴよりも大きいとき、選択信号ＳＥＬにローレベルが出力される。ハイサイドスイッチＱ１の電流ＩＱ１のピーク値が基準電圧ＶＴよりも小さいとき、選択信号ＳＥＬにハイレベルが出力される。

論理和の否定回路（ＮＯＲ）１５の一方の入力端子に、ハイサイド制御信号ＶＨを反転した信号が入力され、ＮＯＲ１５の他方の入力端子に、選択信号ＳＥＬが入力される。ＮＯＲ１５の出力は、ローサイド制御回路７の出力であり、ローサイド制御信号ＶＬとして、ローサイドスイッチＱ２を制御する。

ローサイド制御回路７は、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値に応じて、ハイサイドスイッチＱ１がオフのときにローサイドスイッチＱ２をオフまたはオンに制御する。ＤＣ−ＤＣコンバータ１は、チョッパモードまたは同期整流モードで動作する。

電流ＩＱ１のピーク値が規定値よりも小さい場合、ローサイド制御回路７はローサイドスイッチＱ２をオフに制御する。ＤＣ−ＤＣコンバータ１は、チョッパモードで動作する。また、電流ＩＱ１のピーク値が規定値よりも大きい場合は、ローサイド制御回路７はローサイドスイッチＱ２をオンに制御する。ＤＣ−ＤＣコンバータ１は、同期制御モードで動作する。
そのため、ＤＣ−ＤＣコンバータ１においては、広い電流領域で電力効率を良くすることができる。

図３は、ＤＣ−ＤＣコンバータの主要な信号のタイミングチャートであり、（ａ）は、クロックＣＬＫ、（ｂ）はハイサイドスイッチの電流ＩＱ１、（ｃ）は第２の比較回路の出力信号ＰＷＭ、（ｄ）はハイサイド制御信号ＶＨ、（ｅ）はローサイド制御信号ＶＬ、（ｆ）は選択信号ＳＥＬ、（ｇ）は基準電圧ＶＴを示す。

なお、図３（ｄ）においては、ハイサイドスイッチＱ１がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。また、図３（ｅ）においては、ローサイドスイッチＱ２がオンまたはオフに制御されていることを、それぞれＯＮ、ＯＦＦで表している。

次に、図１、図３（ａ）〜（ｇ）を参照しつつ、ＤＣ−ＤＣコンバータ１の動作について説明する。なお、選択信号ＳＥＬはローレベルと仮定する。従って、基準電圧ＶＴは、同期整流モードのしきい値ＶＳになっている。

クロックＣＬＫは、ローレベルの期間の短い負のパルス信号である（図３（ａ））。クロックＣＬＫの１周期が１サイクルであり、ＤＣ−ＤＣコンバータ１は、クロックＣＬＫに同期して動作する。
クロックＣＬＫがハイレベルからローレベルに立ち下がったとき（図３（ａ））、ラッチ回路１１はリセットされてローレベルを出力する。

ハイサイド制御信号ＶＨがローレベルになり（図３（ｄ））、ハイサイドスイッチＱ１がオンになる。ハイサイド制御信号ＶＨの否定はハイレベルのため、ローサイド制御信号ＶＬは選択信号ＳＥＬによらずローレベルになり（図３（ｅ））、ローサイドスイッチＱ２はオフになる。

ハイサイドスイッチＱ１がオンのため、ハイサイドスイッチＱ１の電流ＩＱ１は増加する（図３（ｂ））。ハイサイドスイッチＱ１の電流ＩＱ１が誤差増幅回路９の出力を超えると、第２の比較回路１０の出力信号ＰＷＭはローレベルになる（図３（ｃ））。ラッチ回路１１がセットされハイレベルを出力する。

ハイサイド制御信号ＶＨはハイレベルに変化し（図３（ｄ））、ハイサイドスイッチＱ１がオフする。第２の比較回路１０の出力信号ＰＷＭは、ハイレベルに戻る（図３（ｃ））。
また、ラッチ回路１１がセットされてラッチ回路１１の出力がローレベルからハイレベルに変化したため、保持回路１４の出力は更新される。

ハイサイドスイッチＱ１の電流ＩＱ１のピーク値は基準電圧ＶＴよりも大きい場合、選択信号ＳＥＬはローレベルになる（図３（ｆ））。ハイサイド制御信号ＶＨの否定がローレベルであり、選択信号ＳＥＬはローレベルのため、ローサイド制御信号ＶＬはハイレベルになる（図３（ｅ））。

ローサイドスイッチＱ２はオンになり、ＤＣ−ＤＣコンバータ１は同期整流モードになる。
また、選択信号ＳＥＬはローレベルのため、基準電圧ＶＴは、同期整流モードのしきい値ＶＳになる。

一方、保持回路１４の出力が更新されるとき、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値が基準電圧ＶＴよりも小さい場合、選択信号ＳＥＬはハイレベルになる（図３（ｆ））。ハイサイド制御信号ＶＨの否定はローレベルであり、選択信号ＳＥＬはハイレベルのため、ローサイド制御信号ＶＬはローレベルになる（図３（ｅ））。

ローサイドスイッチＱ２はオフになり、ＤＣ−ＤＣコンバータ１はチョッパモードになる。
また、選択信号ＳＥＬはハイレベルのため、基準電圧ＶＴは、基準電圧ＶＴは、チョッパモードのしきい値ＶＣになる。

次のクロックＣＬＫの立ち下がりで、ラッチ回路１１がリセットされる。次サイクル以降、同様の動作が繰り返される。

このように、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値に応じて、チョッパモードと同期整流モードとに切り替わる。すなわち、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値が、基準電圧ＶＴよりも小さいときチョッパモードになり、基準電圧ＶＴよりも大きいとき同期整流モードになる。
従って、広い電流領域で電力効率を良くすることができる。

また、ハイサイドスイッチＱ１の電流ＩＱ１のピーク値に対して、ローサイドスイッチＱ２をオフするときと、オンするときとでそれぞれ異なる基準電圧ＶＴ（＝ＶＣまたはＶＳ）を設定し、ローサイドスイッチＱ２のオン・オフする値にヒステリシスを持たせている。
従って、一定の出力電流に対して、チョッパモードと同期整流モードとの間で切り換えたときの電圧変動を抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ＤＣ−ＤＣコンバータ
６ハイサイド制御回路
７ローサイド制御回路
８検出回路
１３第１の比較回路
１４保持回路
１６電圧生成回路
Ｃ１平滑コンデンサ
Ｄ１ダイオード
Ｌ１インダクタ
Ｑ１ハイサイドスイッチ
Ｑ２ローサイドスイッチ
Ｒ１、Ｒ２帰還抵抗

Claims

ハイサイドスイッチと、
前記ハイサイドスイッチと直列に接続されたローサイドスイッチと、
前記ローサイドスイッチと並列に接続されたダイオードと、
前記ハイサイドスイッチの電流を検出する検出回路を有し、前記検出回路の出力に応じて前記ハイサイドスイッチをオンまたはオフに制御するハイサイド制御回路と、
前記ハイサイドスイッチがオンのとき前記ローサイドスイッチをオフに制御し、前記ハイサイドスイッチがオフのとき、前記検出回路の出力のピーク値に応じて前記ローサイドスイッチをオンまたはオフに制御するローサイド制御回路と、
を備え、
前記ローサイドスイッチをオンからオフに制御する前記検出回路の出力のピーク値は、前記ローサイドスイッチをオフからオンに制御する前記検出回路の出力のピーク値よりも小さく設定されていることを特徴とするＤＣ−ＤＣコンバータ。
ハイサイドスイッチと、
前記ハイサイドスイッチと直列に接続されたローサイドスイッチと、
前記ローサイドスイッチと並列に接続されたダイオードと、
前記ハイサイドスイッチの電流を検出する検出回路を有し、前記検出回路の出力に応じて前記ハイサイドスイッチをオンまたはオフに制御するハイサイド制御回路と、
前記ハイサイドスイッチがオンのとき前記ローサイドスイッチをオフに制御し、前記ハイサイドスイッチがオフのとき、前記検出回路の出力のピーク値に応じて前記ローサイドスイッチをオンまたはオフに制御するローサイド制御回路と、
を備え、
前記ローサイド制御回路は、
前記ハイサイドスイッチがオフのときに前記ローサイドスイッチをオンまたはオフに制御する選択信号を保持する保持回路と、
前記検出回路の出力と基準電圧とを比較して前記保持回路に出力する第１の比較回路と、
を有し、
前記保持回路が保持する前記選択信号は、前記ハイサイドスイッチがオフするときに前記第１の比較回路の出力信号に更新されることを特徴とするＤＣ−ＤＣコンバータ。
前記ローサイド制御回路は、前記選択信号に応じて、第１のしきい値または前記第１のしきい値よりも低い第２のしきい値を前記基準電圧として出力する電圧生成回路をさらに有することを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
前記ローサイドスイッチをオンからオフに制御する前記検出回路の出力のピーク値は、前記ローサイドスイッチをオフからオンに制御する前記検出回路の出力のピーク値よりも小さく設定されていることを特徴とする請求項２または３に記載のＤＣ−ＤＣコンバータ。
前記ローサイド制御回路は、前記検出回路の出力のピーク値が規定値よりも小さいとき前記ローサイドスイッチをオフに制御し、前記検出回路の出力のピーク値が規定値よりも大きいとき前記ローサイドスイッチをオンに制御することを特徴とする請求項１〜４のいずれか１つに記載のＤＣ−ＤＣコンバータ。
前記ハイサイドスイッチに一端が接続されたインダクタと、
前記インダクタの他端と接地との間に接続された平滑コンデンサと、
前記インダクタの他端と接地との間に接続され、出力電圧を前記ハイサイド制御回路に帰還する帰還抵抗と、
をさらに備えたことを特徴とする請求項１〜５のいずれか１つに記載のＤＣ−ＤＣコンバータ。