JP5708202B2 - Ｄｃ−ｄｃコンバータの制御方法およびｄｃ−ｄｃコンバータの制御回路 - Google Patents

Description

本発明は、ＤＣ−ＤＣコンバータの制御方法およびＤＣ−ＤＣコンバータの制御回路に関する。

直流電圧を別の直流電圧に変換する電力変換装置として、例えば、図４の参考技術のような、変換効率にすぐれるスイッチング方式のＤＣ−ＤＣコンバータが広く普及している。

この図４に示される参考技術のＤＣ−ＤＣコンバータは、出力電圧Ｖｏｕｔを出力する出力端子に直列に接続されたスイッチング素子ＳＷおよびインダクタＬと、出力端子と接地電位（ＧＮＤ）との間に接続されたコンデンサＣと、スイッチング素子ＳＷとインダクタＬとの接続点と接地電位との間に接続された転流ダイオードＤと、スイッチング素子ＳＷのＯＮ／ＯＦＦをＰＷＭ（パルス幅変調）制御するための駆動信号Ｖｄｒｖを生成するＰＷＭ信号生成回路と、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｄを生成する分圧抵抗Ｒｄ１，Ｒｄ２と、出力電圧Ｖｅａを生成してＰＷＭ信号生成回路に入力するトランスコンダクタンスアンプからなる誤差増幅器と、誤差増幅器の出力に接続された位相補償容量Ｃｃを備えている。

誤差増幅器は、位相補償容量Ｃｃに対し基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔを分圧抵抗Ｒｄ１，Ｒｄ２で分圧して帰還した帰還電圧Ｖｄの差に応じた電流を注入または排出することにより、基準電圧Ｖｒｅｆと帰還電圧Ｖｄの差を増幅した出力電圧Ｖｅａを位相補償容量Ｃｃの電圧として生成する。

ＰＷＭ信号生成回路は、誤差増幅器の出力電圧Ｖｅａに応じて駆動信号Ｖｄｒｖを生成する。このＰＷＭ信号生成回路では、出力する駆動信号Ｖｄｒｖのパルス幅Ｔｄｒｖには最小値Ｔｍｉｎが設けられており、Ｖｅａが制御範囲を超えて低下した場合、このパルス幅Ｔｄｒｖの最小値Ｔｍｉｎを有する駆動信号Ｖｄｒｖが出力される。

ここで、負荷のモード変更などにより負荷電流が急減した場合を考えると、出力電圧Ｖｏｕｔが上昇し、帰還電圧Ｖｄも上昇するため、誤差増幅器の出力電圧Ｖｅａが低下し始める。パルス幅Ｔｄｒｖが最小値Ｔｍｉｎまで小さくなっても、帰還電圧ＶｄがＶｒｅｆより高ければ（すなわち、出力電圧Ｖｏｕｔが目標値を超えていれば）、誤差増幅器の出力電圧Ｖｅａは下がり続ける。

なお、図４には図示していないが、駆動信号Ｖｄｒｖのパルス幅が最小値ＴｍｉｎとなってもＶｏｕｔの上昇が見込まれる条件でＤＣ−ＤＣコンバータを動作させる場合、過電圧を検出してパルスをスキップする回路を設け、Ｖｏｕｔの上昇を所定の範囲に抑えることがある。このような場合、誤差増幅器の出力電圧Ｖｅａが、誤差増幅器の回路構成で決まる下限まで低下した状態で、静定する。

ここで、誤差増幅器の出力電圧Ｖｅａが下限まで振り切れた状態で負荷電流が急増すると、Ｖｅａは再び上昇を始めるが、この時、ＶｅａがＰＷＭ制御範囲（パルス幅ＴｄｒｖがＴｍｉｎより広がる範囲）に達するまでに時間を要するため、出力電圧Ｖｏｕｔの低下が大きくなってしまうという技術的課題がある。

なお、スイッチング素子の最小オン時間に関しては、以下の特許文献１および特許文献２の技術が知られている。
特許文献１には、負荷の大きさによってスイッチング素子の制御を、ＰＦＭ制御またはＰＷＭ制御に切り換える構成において、ＰＷＭ制御には最小オン期間を設定し、最小オン期間の経過後にスイッチング素子に流れる電流が許容値を超えるとスイッチング素子をオフにする動作を行うとともに、最小オン期間をＰＦＭ制御のオン期間より短くする技術が開示されている。

一方、特許文献２では、誤差増幅器の出力電圧Ｖｅａの回復に関して同様の課題が認識されており、誤差増幅器の回路構成を工夫して、誤差増幅器の出力電圧の下限を制限する手法が開示されている。

しかし、このような回路では、ＰＷＭ信号生成回路の制御範囲を誤差増幅器の出力電圧の下限に合わせないと、効果を得ることができない。差動増幅器を用いて、誤差増幅器の出力が所定電圧を下回ると電流を位相補償容量Ｃｃに供給するような回路を構成すれば、下限値を自由に設定することも可能ではあるが、ＰＷＭ制御範囲が動作条件によって変化する場合（例えば、Ｔｍｉｎは固定値であるが、スイッチング周波数を変更可能にする場合等）は、予め、Ｖｅａに固定の下限値を与える手法では対応が困難である。

特開２００８−１８７８１３号公報 特開２００９−６０４３９号公報

本発明の目的は、ＰＷＭ制御を行うスイッチング電源において、負荷変動等における出力電圧の過渡応答の改善を実現することが可能な技術を提供することにある。

本発明の第１の観点は、出力段からの帰還電圧と基準電圧との差電圧を増幅して出力する誤差増幅器と、前記誤差増幅器の出力に接続された位相補償容量と、前記誤差増幅器の出力電圧によって前記出力段のスイッチング素子を駆動する出力信号のパルス幅が変化するＰＷＭ信号生成回路を具備したＤＣ−ＤＣコンバータの制御方法であって、
前記ＰＷＭ信号生成回路の出力信号のパルス幅に非ゼロの最小値を設定し、前記出力信号の前記パルス幅が前記非ゼロの最小値で動作している場合は、前記位相補償容量に電流を供給するＤＣ−ＤＣコンバータの制御方法を提供する。

本発明の第２の観点は、出力段からの帰還電圧と基準電圧との差電圧を増幅して出力する誤差増幅器と、
前記誤差増幅器の出力側に接続された位相補償容量と、
前記誤差増幅器の出力電圧によって前記出力段のスイッチング素子に対する出力信号のパルス幅を変化させるパルス幅変調（ＰＷＭ）を行うＰＷＭ信号生成回路と、を含み、
前記ＰＷＭ信号生成回路は、
前記スイッチング素子に対する前記出力信号の前記パルス幅に非ゼロの最小値を設定する最小パルス幅設定回路と、
前記出力信号の前記パルス幅が前記非ゼロの最小値で動作している場合は前記位相補償容量に電流を供給する最小パルス幅検出回路と、
を具備したＤＣ−ＤＣコンバータの制御回路を提供する。

本発明によれば、ＰＷＭ制御を行うスイッチング電源において、負荷変動等における出力電圧の過渡応答の改善を実現することが可能な技術を提供することができる。

本発明の制御方法，制御回路に係る一実施の形態であるＤＣ−ＤＣコンバータの制御回路の構成の一例を示す図である。 本発明の制御方法，制御回路に係る一実施の形態である図１のＤＣ−ＤＣコンバータの制御回路の一部の構成をさらに詳細に例示した図である。 本発明の制御方法，制御回路に係る一実施の形態であるＤＣ−ＤＣコンバータの制御回路の作用の一例を示すタイミングチャートである。 本発明の参考技術のＤＣ−ＤＣコンバータの回路図である。

本実施の形態では、一態様として、ＰＷＭ制御を行うスイッチング電源において、ＰＷＭ制御のパルス幅が最小値になると、位相補償容量に電流を供給し、誤差増幅器の出力電圧の低下を防止する。

これにより、ＰＷＭ信号の制御範囲の下限を超えて、誤差増幅器の出力電圧が低下することを防止し、過渡応答の改善を図ることが可能となる。
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。

図１は、本発明の制御方法，制御回路に係る一実施の形態であるＤＣ−ＤＣコンバータの制御回路の構成の一例を示す図である。
図２は、本発明の制御方法，制御回路に係る一実施の形態である図１のＤＣ−ＤＣコンバータの制御回路の一部の構成をさらに詳細に例示した図である。

図３は、本発明の一実施の形態である制御方法を実施するＤＣ−ＤＣコンバータの制御回路の作用の一例を示すタイミングチャートである。
図１に例示される本実施の形態のＰＷＭ信号生成回路１１０を備えたＤＣ−ＤＣコンバータＭは、上述の図４の参考技術とは、ＰＷＭ信号生成回路に、Ｔｍｉｎ検出回路が設けられており、パルス幅がＴｍｉｎの場合に（すなわち、最小パルス幅Ｔｍｉｎを設けなければパルス幅がＴｍｉｎより小さくなってしまう場合に）、位相補償容量Ｃｃに電流Ｉｕｐが供給される点が異なる。

図１に例示されるように、本実施の形態のＤＣ−ＤＣコンバータＭは、スイッチング素子２１０（ＳＷ）、直流電源２５０、インダクタ２２０（Ｌ）、転流ダイオード２３０（Ｄ）、コンデンサ２４０（Ｃ）からなる出力段２００と、この出力段２００のスイッチング素子２１０のＯＮ／ＯＦＦを制御するための制御回路１００を備えている。

この実施の形態のＤＣ−ＤＣコンバータＭの場合、出力段２００のスイッチング素子２１０とインダクタ２２０は、負荷に対して直列に接続されてバックコンバータを構成し、直流電源２５０の直流電圧を降圧して出力端子２６０に出力する。

また、制御回路１００は、ＰＷＭ信号生成回路１１０と、トランスコンダクタンスアンプからなる誤差増幅器１５０、位相補償容量１６０（Ｃｃ）を備えている。
ＰＷＭ信号生成回路１１０から出力される駆動信号ＶｄｒｖによってＯＮ／ＯＦＦが制御される出力段２００のスイッチング素子２１０は、インダクタ２２０、転流ダイオード２３０、コンデンサ２４０に対する直流電源２５０の接続経路をＯＮ／ＯＦＦすることで、出力端子２６０に、ＯＮとＯＦＦの比率に応じた直流の出力電圧Ｖｏｕｔを出力する。

また、出力電圧Ｖｏｕｔは、分圧抵抗１４０を介して誤差増幅器１５０の帰還電圧Ｖｄとなる。
誤差増幅器１５０は、所定の基準電圧Ｖｒｅｆと、出力段２００の出力電圧Ｖｏｕｔを分圧抵抗１４０で分圧して帰還した帰還電圧Ｖｄとの差を増幅し、後段のＰＷＭ信号生成回路１１０へ出力電圧Ｖｅａを出力する。より詳細には、位相補償容量Ｃｃに対し基準電圧Ｖｒｅｆと帰還電圧Ｖｄの差に応じた電流を注入または排出することにより、基準電圧Ｖｒｅｆと帰還電圧Ｖｄの差を増幅した出力電圧Ｖｅａを位相補償容量Ｃｃの電圧として生成する。

そして、本実施の形態の場合、制御回路１００のＰＷＭ信号生成回路１１０は、後述の最小パルス幅検出回路１３０を備え、この最小パルス幅検出回路１３０は、電流Ｉｕｐを、後述のようなタイミングで、誤差増幅器１５０の位相補償容量Ｃｃに供給可能になっている。

次に、図２を参照して、本実施の形態のＤＣ−ＤＣコンバータＭの制御回路１００を構成するＰＷＭ信号生成回路１１０の内部構成の一例をさらに詳細に説明する。
本実施の形態の制御回路１００を構成するＰＷＭ信号生成回路１１０は、誤差増幅器１５０の出力電圧ＶｅａをＰＷＭ原信号（パルス幅変調原信号）Ｖｐｗｍに変換するＰＷＭ変換器１１１と、ＰＷＭ原信号Ｖｐｗｍのパルス幅が最小値Ｔｍｉｎよりも小さい時にパルス幅を延長して最小値Ｔｍｉｎを設定するとともに位相補償容量Ｃｃに電流を注入する回路として、最小パルス幅設定回路１２０および最小パルス幅検出回路１３０を備えている。

ここで、ＰＷＭ変換器１１１から出力されるＰＷＭ原信号Ｖｐｗｍは、まだ最小オン時間である最小値Ｔｍｉｎが設定されていない信号で、その最小値はゼロである。具体的には、誤差増幅器１５０の出力電圧（誤差信号）Ｖｅａと三角波もしくは鋸波からなる図示しないキャリア信号Ｖｃａｒｙとを比較して生成する信号で、Ｖｅａ＞ＶｃａｒｙのときにＨｉｇｈレベルとなる信号である。

誤差増幅器１５０の出力電圧ＶｅａがＶｃａｒｙの最小値より小さいと、ＰＷＭ原信号ＶｐｗｍはＬｏｗレベルのままで、オン時間はゼロとなる。
最小パルス幅設定回路１２０は、立ち下がり遅延時間が最小値Ｔｍｉｎの遅延回路１２３（Ｄ２）、非同期リセット機能を有するＤ−フリップフロップ１２１（Ｄ−ＦＦ）、ＮＯＲ（否定論理和）ゲート１２２で構成されている。

立下り遅延時間Ｔｍｉｎの遅延回路１２３（Ｄ２）は、入力（この場合、駆動信号Ｖｄｒｖの反転信号）の前縁（立下り）のみ遅延させる回路で、立ち上がりは遅延させない回路である。この遅延回路１２３（Ｄ２）の遅延時間Ｔｍｉｎが最小パルス幅（最小値Ｔｍｉｎ）に相当する。

そして、Ｄ−ＦＦのＤ入力は固定入力１２４でＨｉｇｈレベルに固定され、ＰＷＭ原信号Ｖｐｗｍの立ち上がりエッジでＤ−ＦＦの出力ＱをＨｉｇｈレベル（Ｑの反転のＱｂはＶｄｒｖの反転論理であるＬｏｗレベル）にセットし、遅延回路１２３（Ｄ２）の出力Ｖ１の立ち下がりとＰＷＭ原信号Ｖｐｗｍの立ち下がりの遅い方を示す電圧Ｖ２をＤ−ＦＦのＣＬＲ入力とすることによって、Ｄ−ＦＦをリセットすることで、パルス幅が出力電圧Ｖｅａに応じた値であるとともに最小値Ｔｍｉｎを有する駆動信号Ｖｄｒｖでスイッチング素子２１０をＯＮ／ＯＦＦ制御する動作を実現できる。

さらに、本実施の形態の場合、ＰＷＭ信号生成回路１１０の電流Ｉｕｐを制御する最小パルス幅検出回路１３０は、Ｖｐｗｍの後縁（立ち下がり）を微少時間Ｔｓ（最小パルス幅設定回路１２０のＤ−ＦＦ等のロジックゲートの遅延時間より若干長い程度）遅延させる立ち下がり遅延回路１３５（Ｄ１）、遅延回路１３５（Ｄ１）の出力を反転させるインバータ１３４、インバータ１３４の出力Ｖ３と駆動信号Ｖｄｒｖの論理積の反転を得るＮＡＮＤ（否定論理積）ゲート１３３、およびＮＡＮＤゲート１３３の出力に応じて導通し電流を出力するＰチャネルＭＯＳＦＥＴ１３２を備えている。

そして、ＰチャネルＭＯＳＦＥＴ１３２は、定電流源１３１からの定電流をＯＮ／ＯＦＦすることで電流Ｉｕｐによる位相補償容量１６０（Ｃｃ）の充電動作のＯＮ／ＯＦＦを制御する。

次に、図３等を参照して、本実施の形態のＤＣ−ＤＣコンバータＭにおける、ＰＷＭ信号生成回路１１０、誤差増幅器１５０、位相補償容量１６０、分圧抵抗１４０等で構成される制御回路の作用の一例を説明する。

ＰＷＭ信号生成回路１１０において、ＰＷＭ変換器１１１から出力されるＰＷＭ原信号Ｖｐｗｍのパルス幅Ｔｐが所定の最小値Ｔｍｉｎよりも大きい場合（図３の左側半分）、ＶｐｗｍがＬｏｗレベルとなる時点で、遅延回路１２３（Ｄ２）の出力Ｖ１が既にＬｏｗレベルとなっているため電圧Ｖ２がＨｉｇｈレベルになってＤ−ＦＦにリセットがかかり、ＰＷＭ信号生成回路１１０の出力である駆動信号Ｖｄｒｖは、Ｄ−ＦＦ等のロジックゲートの遅延を以って即座にＬｏｗレベルとなる。

このため、最小パルス幅検出回路１３０においては、Ｖｐｗｍを遅延回路１３５（Ｄ１）で遅延させて反転させた信号（出力Ｖ３）と、駆動信号Ｖｄｒｖとが、共にＨｉｇｈレベルになることはなく、ＰチャネルＭＯＳＦＥＴ１３２は導通（ＯＮ）せず、電流Ｉｕｐによる位相補償容量１６０（Ｃｃ）の充電は行われない。

一方、Ｖｐｗｍのパルス幅Ｔｐが最小値Ｔｍｉｎよりも小さい場合には（図３の右側半分）、ＶｐｗｍがＬレベルとなっても、最小パルス幅設定回路１２０における遅延回路１２３（Ｄ２）の出力Ｖ１がＬレベルとなるまで（すなわち、Ｄ−ＦＦのリセット入力（ＣＬＲ）である電圧Ｖ２がＨレベルになるまで）、駆動信号ＶｄｒｖはＬｏｗレベルにならない。

そして、Ｖｐｗｍが立ち上がってから時間Ｔｍｉｎが経過すると、遅延回路１２３（Ｄ２）の出力Ｖ１がＬｏｗレベルになることにより、Ｄ−ＦＦがリセットされて駆動信号ＶｄｒｖはＬｏｗレベルになる。したがい、Ｖｐｗｍのパルス幅Ｔｐが最小値Ｔｍｉｎよりも小さい場合、駆動信号Ｖｄｒｖは最小値Ｔｍｉｎの期間は必ずＨｉｇｈレベルを保つ。すなわち、駆動信号Ｖｄｒｖに最小パルス幅Ｔｍｉｎが設定されることになる。

このため、Ｖｐｗｍのパルス幅Ｔｐが駆動信号Ｖｄｒｖの最小パルスＴｍｉｎよりも小さい場合には、駆動信号ＶｄｒｖがＬｏｗレベルになるまでのΔｔの間（すなわち、駆動信号Ｖｄｒｖのパルス幅Ｈが最小値Ｔｍｉｎまで延長されている期間）、ＰチャネルＭＯＳＦＥＴ１３２が導通し、位相補償容量Ｃｃへと電流Ｉｕｐが供給される。

この結果、誤差増幅器１５０の出力電圧Ｖｅａは、Ｖｐｗｍのパルス幅が最小値Ｔｍｉｎとなる電圧より低下しなくなる。
このため、負荷電流の増加により必要な駆動信号Ｖｄｒｖのパルス幅が増加した場合に、誤差増幅器１５０の出力電圧Ｖｅａが、それに応じた値まで増加する時の増加幅を最低限にし、これに要する時間を最小限に抑えることができるため、ＤＣ−ＤＣコンバータＭの出力電圧Ｖｏｕｔの低下を最小限に抑えることができる。

これにより、例えば、ＤＣ−ＤＣコンバータＭの出力端子２６０の接続される負荷が過渡的に大きく変動する場合における出力電圧の変動を抑制することが可能となる。
すなわち、本実施の形態のＤＣ−ＤＣコンバータＭによれば、制御回路１００の誤差増幅器１５０の出力電圧Ｖｅａが、最小値Ｔｍｉｎで規定されるＰＷＭ制御範囲の下限よりも低下することを防止し、ＤＣ−ＤＣコンバータＭの過渡応答が改善される、という効果が得られる。

なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１００ 制御回路
１１０ ＰＷＭ信号生成回路
１１１ ＰＷＭ変換器
１２０ 最小パルス幅設定回路
１２１ Ｄ−フリップフロップ
１２２ ＮＯＲゲート
１２３ 遅延回路
１２４ 固定入力
１３０ 最小パルス幅検出回路
１３１ 定電流源
１３２ ＰチャネルＭＯＳＦＥＴ
１３３ ＮＡＮＤゲート
１３４ インバータ
１３５ 遅延回路
１４０ 分圧抵抗
１５０ 誤差増幅器
１６０ 位相補償容量
２００ 出力段
２１０ スイッチング素子
２２０ インダクタ
２３０ 転流ダイオード
２４０ コンデンサ
２５０ 直流電源
２６０ 出力端子

Claims (6)

1. 出力段からの帰還電圧と基準電圧との差電圧を増幅して出力する誤差増幅器と、前記誤差増幅器の出力に接続された位相補償容量と、前記誤差増幅器の出力電圧によって前記出力段のスイッチング素子を駆動する出力信号のパルス幅が変化するＰＷＭ信号生成回路を具備したＤＣ−ＤＣコンバータの制御方法であって、
   前記ＰＷＭ信号生成回路の出力信号のパルス幅に非ゼロの最小値を設定し、前記出力信号の前記パルス幅が前記非ゼロの最小値で動作している場合は、前記位相補償容量に電流を供給することを特徴とするＤＣ−ＤＣコンバータの制御方法。
2. 出力段からの帰還電圧と基準電圧との差電圧を増幅して出力する誤差増幅器と、
   前記誤差増幅器の出力側に接続された位相補償容量と、
   前記誤差増幅器の出力電圧によって前記出力段のスイッチング素子に対する出力信号のパルス幅を変化させるパルス幅変調（ＰＷＭ）を行うＰＷＭ信号生成回路と、を含み、
   前記ＰＷＭ信号生成回路は、
   前記スイッチング素子に対する前記出力信号の前記パルス幅に非ゼロの最小値を設定する最小パルス幅設定回路と、
   前記出力信号の前記パルス幅が前記非ゼロの最小値で動作している場合は前記位相補償容量に電流を供給する最小パルス幅検出回路と、
   を具備したことを特徴とするＤＣ−ＤＣコンバータの制御回路。
3. 前記ＤＣ−ＤＣコンバータの制御回路は、前記誤差増幅器の出力に基づき最小パルス幅がゼロのパルス幅変調原信号（Ｖｐｗｍ）を生成するＰＷＭ変換器を有し、
   前記最小パルス幅設定回路は、前記パルス幅変調原信号に前記非ゼロの最小値を設定することにより前記スイッチング素子に対する前記出力信号を生成し、
   前記最小パルス幅検出回路は、前記パルス幅変調原信号のパルス出力が終了しても前記スイッチング素子に対する前記出力信号のパルス出力が終了していないと、前記スイッチング素子に対する前記出力信号のパルス出力が終了するまで前記位相補償容量に電流を供給することを特徴とする請求項２記載のＤＣ−ＤＣコンバータの制御回路。
4. 前記最小パルス幅検出回路は、
   前記位相補償容量に対する前記電流の供給のオン／オフを制御する開閉素子と、
   前記パルス幅変調原信号の後縁を遅延させた信号を生成する第１遅延回路と、
   前記第１遅延回路の出力を反転させるインバータと、
   前記インバータの反転出力と前記スイッチング素子に対する前記出力信号との否定論理積で前記開閉素子の前記オン／オフを制御する否定論理積回路と、
   を含むことを特徴とする請求項２または３に記載のＤＣ−ＤＣコンバータの制御回路。
5. 前記最小パルス幅設定回路は、
   前記パルス幅変調原信号をクロック入力とし、Ｑ出力を前記スイッチング素子に対する前記出力信号とするＤ−フリップフロップと、
   前記Ｄ−フリップフロップの反転Ｑ出力の前縁を前記非ゼロの最小値で遅延させる第２遅延回路と、
   前記第２遅延回路の出力と前記パルス幅変調原信号の否定論理和を前記Ｄ−フリップフロップのリセット入力とする否定論理和回路と、
   を含むことを特徴とする請求項２ないし４のいずれか１項に記載のＤＣ−ＤＣコンバータの制御回路。
6. 前記誤差増幅器がトランスコンダクタンスアンプからなることを特徴とする請求項２ないし５のいずれか１項に記載のＤＣ−ＤＣコンバータの制御回路。

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